JP4371263B2 - Equalizer circuit device - Google Patents
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Description
本発明は、イコライザ回路装置に関するものであり、特に、高い周波数まで使用可能なイコライザ回路装置に関するものである。 The present invention relates to an equalizer circuit device, and more particularly to an equalizer circuit device that can be used up to a high frequency.
従来、デジタル伝送回線を経て受信された受信信号の波形の歪みを補償する等化回路として各種のイコライザ回路が提案されている。下記特許文献1には、デジタル処理およびアナログ処理が可能なトランスバーサルフィルタ型のイコライザ回路が開示されている。
上記した従来のイコライザ回路をデジタル信号処理する場合には高精度でA/D変換し、乗算、加算等の処理をする処理装置が必要があり、またアナログ信号処理にて実現する場合には、係数を乗算する乗算器として利得の精密な制御が可能でダイナミックレンジが広い可変利得アンプが必要となる。伝送路の伝送速度が低速の場合においては上記したA/D変換器、処理装置あるいは可変利得アンプは容易に入手あるいは製造可能であり、デジタル処理およびアナログ処理のいずれも実現可能である。 When the above-described conventional equalizer circuit performs digital signal processing, it is necessary to have a processing device that performs A / D conversion, multiplication, addition, and the like with high accuracy, and when it is realized by analog signal processing, As a multiplier for multiplying coefficients, a variable gain amplifier capable of precise control of gain and having a wide dynamic range is required. When the transmission speed of the transmission line is low, the A / D converter, the processing device, or the variable gain amplifier described above can be easily obtained or manufactured, and both digital processing and analog processing can be realized.
ところが、伝送速度が数ギガbps以上という高速の全二重デジタルデータ伝送路(LAN)に必要な数百MHz以上の伝送帯域の信号はデジタル信号処理は非常に困難である。また、アナログ処理するとしても、非常に高い周波数において利得の精密な制御が可能でありかつダイナミックレンジが広い可変利得アンプは入手あるいは製造が不可能であるかあるいは非常に困難であるという問題点があった。 However, digital signal processing is very difficult for signals in a transmission band of several hundred MHz or more necessary for a high-speed full-duplex digital data transmission line (LAN) having a transmission speed of several gigabps or more. In addition, even with analog processing, there is a problem that a variable gain amplifier that can precisely control gain at a very high frequency and has a wide dynamic range cannot be obtained or manufactured, or is very difficult. there were.
本発明は上記した課題を解決することを目的とし、このために、本発明のイコライザ回路装置は、差動信号の一方の信号を遅延させる遅延手段と、差動信号の他方の信号と前記遅延手段の出力信号とを入力し、それぞれ異なる割合で2つの信号を加算した複数の加算信号を出力する加算手段と、前記複数の加算信号のそれぞれを増幅する複数の可変利得増幅手段と、前記複数の可変利得増幅手段の出力信号を加算する出力合成手段とを備えたことを主要な特徴とする。また、前記加算手段は直列に接続された複数の抵抗手段から成る点にも特徴がある。 The present invention has been made to solve the above-described problems. To this end, the equalizer circuit device of the present invention includes a delay unit that delays one signal of a differential signal, the other signal of the differential signal, and the delay. An output signal of the means, and an addition means for outputting a plurality of addition signals obtained by adding two signals at different ratios, a plurality of variable gain amplification means for amplifying each of the plurality of addition signals, And output synthesizing means for adding the output signals of the variable gain amplifying means. Further, the adding means is characterized by comprising a plurality of resistance means connected in series.
本発明のイコライザ回路装置は上記のような構成によって、可変利得アンプに利得の精密な制御や大きなダイナミックレンジが必要なくなり、数百MHz以上という伝送帯域の信号を処理可能なイコライザ回路が現在入手可能な素子あるいは製造技術によって容易に実現できるという効果がある。 The equalizer circuit device according to the present invention eliminates the need for precise gain control and a large dynamic range in the variable gain amplifier, and an equalizer circuit capable of processing a signal in a transmission band of several hundred MHz or more is now available. There is an effect that it can be easily realized by a simple element or a manufacturing technique.
本発明のイコライザ回路装置は、ツイストペアケーブルや同軸ケーブルを使用した数Gbps以上の超高速デジタルデータ伝送装置(LAN)に使用することを前提として開発されたものである。以下実施例1について説明する。 The equalizer circuit device of the present invention is developed on the assumption that it is used for an ultrahigh-speed digital data transmission device (LAN) of several Gbps or more using a twisted pair cable or a coaxial cable. Example 1 will be described below.
図3は、本発明のイコライザ回路を使用した伝送装置全体の構成を示すブロック図である。本発明を適用した伝送装置は、同じ構成の相手側伝送装置とツイストペアケーブルあるいは同軸ケーブル31で接続する。
伝送装置は4つの全2重送受信回路30、データ分配回路33およびデータ合成回路34からなる。データ分配回路33は、例えば送信データを8ビット毎に区切り、4つの全2重送受信回路30にそれぞれ2ビットずつ分配する。また、データ合成回路34は、4チャネルの各2ビットデータを元の8ビットデータに復元する。なお、必要に応じて全2重送受信回路30に分配されるデータを2ビットより多くして誤り検出/訂正が可能なデータ構成としてもよい。
FIG. 3 is a block diagram showing the configuration of the entire transmission apparatus using the equalizer circuit of the present invention. A transmission apparatus to which the present invention is applied is connected to a counterpart transmission apparatus having the same configuration through a twisted pair cable or a
The transmission apparatus includes four full duplex transmission /
図4は、全2重送受信回路30の構成を示すブロック図である。送信データは送信回路40によって例えばOFDM方式で伝送に適したアナログ信号に変換され、増幅器41により伝送に適した大きさに増幅され、ハイブリッド回路42を経てケーブル31に出力される。送信信号の一部は、ケーブル31に存在する接続点等での反射により「エコー」と呼ばれる不要信号を生ずる。正確なデータ伝送のためにはこの不要信号を適切に除去する必要がある。キャンセル信号生成回路47は、送信データに基づいて不要信号を消去するためのキャンセル信号を生成する。
FIG. 4 is a block diagram showing a configuration of the full duplex transmission /
ケーブル31からの受信信号はハイブリッド回路42によって送信信号と分離され、本発明のイコライザ回路(補償回路)43に接続する。イコライザ回路43ではケーブル31の周波数特性による波形の劣化を後述の方法で補償する。受信回路45においては、イコライザ回路43の出力信号がOFDM復調され、干渉ひずみ補正回路によってひずみやエコーが補正され、アナログデジタル変換器によりデジタル信号に変換される。デジタル信号は一括して並列直列変換および評価信号生成処理が行われ、受信データおよび評価信号が得られる。
The reception signal from the
上記の一連の受信動作のタイミングについては、クロック再生回路46によりクロック信号が抽出され、各種タイミング信号が生成される。調整制御回路48はCPUを内蔵し、評価信号に基づいてデータを正しく送受信できるようにイコライザ回路43を含む各回路を調整する。
With respect to the timing of the above series of reception operations, a clock signal is extracted by the
ここで、イコライザ回路について説明する。従来例にも記載されているように、イコライザ回路はトランスバーサルフィルタによって実現できる。本発明者は実験の結果、イコライザ回路としてのトランスバーサルフィルタの遅延段数は1段を基本形とし、必要な特性に応じてこの1段の基本形を複数個縦続接続すればよいことを発見し、またトランスバーサルフィルタの基本形として伝達関数Fが下記の数式1で表されるようなフィルタを実現すればよいことを発見した。
Here, the equalizer circuit will be described. As described in the conventional example, the equalizer circuit can be realized by a transversal filter. As a result of experiments, the inventor has found that the number of delay stages of a transversal filter as an equalizer circuit is one stage, and a plurality of one stage basic forms may be cascaded according to the required characteristics. As a basic form of the transversal filter, it has been found that a filter whose transfer function F is represented by the following
F=G(1-kZ-1)・・・数式1
F = G (1-kZ -1 )
但し、G=1/(1-k)あるいはこの値に比例する値である。実施例においてはイコライザー回路の出力信号を公知の方法で評価して、可変利得アンプによる利得調整によってイコライザ回路が調整され、この調整によってGが最適な値に設定される。
kはケーブルの長さ等によって変化する係数であり、ケーブルの長さによっては、おおよそ0.9〜0.95の範囲で調整する必要がある。従来の方法では、この伝達特性を実現する場合に、遅延した信号を−k倍するために可変利得アンプを使用していた。しかし、ケーブル長が長いほど信号が減衰すると共にkの値が1に近づくために、可変利得アンプには利得の精密な制御が可能であり、かつダイナミックレンジが広い低雑音のアンプが必要であった。ところが、数百MHz以上という周波数においてこのような可変利得アンプは入手あるいは製造が非常に困難であるという問題点があった。そこで、本発明者は、上記特性を実現する回路として、以下に示すような回路を発明した。
However, G = 1 / (1-k) or a value proportional to this value. In the embodiment, the output signal of the equalizer circuit is evaluated by a known method, and the equalizer circuit is adjusted by gain adjustment by a variable gain amplifier, and G is set to an optimum value by this adjustment.
k is a coefficient that varies depending on the length of the cable and the like, and depending on the length of the cable, it is necessary to adjust in a range of approximately 0.9 to 0.95. In the conventional method, when realizing this transfer characteristic, a variable gain amplifier is used to multiply the delayed signal by -k. However, the longer the cable length, the more the signal attenuates and the k value approaches 1. Therefore, the variable gain amplifier requires a low-noise amplifier that can control the gain precisely and has a wide dynamic range. It was. However, there is a problem that such a variable gain amplifier is very difficult to obtain or manufacture at a frequency of several hundred MHz or more. Accordingly, the present inventors have invented the following circuit as a circuit for realizing the above characteristics.
図1は、本発明のイコライザ回路の実施例1の構成を示すブロック図である。図1の回路において、+側信号処理回路1と−側信号処理回路2とは同一の構成を有している。従って、上側の回路1についてのみ説明する。上側(下側)の回路1にはハイブリッド回路42の差動出力信号の+出力信号(−出力信号)が入力される。入力信号はアンプ10に入力され、所定の利得で増幅される。
FIG. 1 is a block diagram showing a configuration of an equalizer circuit according to a first embodiment of the present invention. In the circuit of FIG. 1, the + side
アンプ10の出力信号(I)は加算回路14および遅延線路12に入力される。遅延線路12は差動信号を遅延させる遅延手段であり、所定の長さの同軸ケーブルを使用可能である。遅延線路12の出力(D)は他方の信号処理回路2の加算回路15に出力される。加算回路14は、差動信号の正側信号であるアンプ10の出力信号(I)と負側の遅延手段である遅延線路13の出力信号(D)とを入力し、それぞれ異なる割合で2つの信号を加算した複数の加算信号を出力する加算手段である。
The output signal (I) of the
図2は、加算回路の構成を示す機能ブロック図および回路図である。図2(a)は加算回路14の機能を示す機能ブロック図である。アンプ10(11)の出力信号である入力信号Iは2つの加算器52、53にそれぞれそのまま(×1.0)入力される。一方、遅延線路13(12)の出力信号(D)は2つの乗算器(減衰器)50、51に入力され、それぞれから0.9倍および0.95倍の信号が出力される。2つの加算器52、53はそれぞれの乗算器50、51の出力と信号Iとを加算して出力する。この結果、加算回路14の出力としては、A=(1−0.9Z-1)およびB=(1−0.95Z-1)の出力信号が得られる。
FIG. 2 is a functional block diagram and circuit diagram showing the configuration of the adder circuit. FIG. 2A is a functional block diagram showing the function of the
図2(b)は加算回路14の構成例を示す回路図である。本発明の加算回路14は図示するように複数個(3個)の抵抗の直列回路によって実現できる。そして、出力端子Aと出力端子Bに接続する可変利得アンプ16、17の入力インピーダンスが十分大きいときには、3個の抵抗、抵抗54、抵抗55、抵抗56の抵抗値の比を例えば95:2.5:102.5とすることにより、抵抗55の両端である2つの出力端子にはA=[(1−0.9Z-1)×g1 ]およびB=[(1−0.95Z-1)×g2 ]に相当する出力信号が得られる。
なお、抵抗値の比は上記に限定されるものではなく、イコライザ回路の調整範囲をカバーできる範囲で任意に設定可能である。
また、g1、g2は固定係数であり、g1≠g2であるので、この回路の2つの出力信号のレベルは厳密には一致していないが、後段の可変利得アンプ16、17によってそれぞれの信号レベルが調整されるので問題はない。
出力端子Aと出力端子Bに接続する可変利得アンプ16、17の入力インピーダンスが十分大きくない場合でも、公知の設計手法により抵抗54:抵抗55:抵抗56の抵抗値を設計可能であり、出力端子Aと出力端子Bに、A=[(1−0.9Z-1)×g1 ]およびB=[(1−0.95Z-1)×g2 ]に相当する出力信号が得られる。
FIG. 2B is a circuit diagram illustrating a configuration example of the
The ratio of the resistance values is not limited to the above, and can be arbitrarily set within a range that can cover the adjustment range of the equalizer circuit.
Since g 1 and g 2 are fixed coefficients and g 1 ≠ g 2 , the levels of the two output signals of this circuit do not exactly coincide with each other. Since each signal level is adjusted, there is no problem.
Even when the input impedances of the
可変利得増幅手段である可変利得アンプ16、17は図4の調整制御回路48によって、公知の方法で例えば受信信号の誤り率が最小になるようにイコライザ特性(各可変利得アンプの相対的な利得)が調整される。例えば可変利得アンプ16、19の利得を最大とし、可変利得アンプ17、18の利得を最小(0)とすれば、フィルターの特性は(1−0.9Z-1)となるが、可変利得アンプ16〜19の利得を全て同じ(最大)にすれば、フィルターの特性はほぼ(1−0.925Z-1)となる。なお、可変利得アンプ16、17の内の一方は固定利得にして、他方のみを調整するようにしてもよい。出力合成手段である加算器20は2つの可変利得アンプ16、17の出力信号を加算、合成して出力する。
The
なお、シングルエンドの信号を処理する場合には、図1の+信号処理回路1(遅延線路12を除く)、アンプ11と遅延線路13のみを使用し、差動増幅器やコモンモードチョークトランス等を用いてシングルエンドの入力信号を差動信号に変換して+入力とー入力に入力すればよい。 When processing a single-ended signal, the + signal processing circuit 1 (excluding the delay line 12) of FIG. 1, only the amplifier 11 and the delay line 13 are used, and a differential amplifier, a common mode choke transformer, etc. are used. The single-ended input signal may be converted into a differential signal and input to the + input and the − input.
図5は、実施例1の回路例を示す回路図である。上下同一の回路であるので、上側の回路1についてのみ説明する。+入力信号は直流カット用コンデンサ60を介してアンプ61に入力される。アンプ61としては、例えばMini-Circuits(登録商標)社のモノリシックアンプIC、ERA-4を使用可能である。このICは出力インピーダンスが50Ωであり、出力端から電源を供給するものであるので、この実施例においては負荷抵抗62(例えば330Ω)だけでなく、加算回路14の抵抗67〜73、抵抗64、65、遅延線路66、−信号処理回路2における加算回路14の抵抗67〜73に相当する抵抗を介して電源が供給される。
FIG. 5 is a circuit diagram illustrating a circuit example of the first embodiment. Since the upper and lower circuits are the same, only the
アンプ61の出力は信号分配とインピーダンスマッチング用の抵抗64、65(例えば43Ω)を介して遅延線路66および加算回路14を構成する抵抗ネットワークに入力される。遅延線路66としては例えば所定長の特性インピーダンス75Ωの同軸ケーブルを使用可能である。抵抗ネットワーク内の抵抗の内、図2(b)の抵抗54、55、56と対応する抵抗は順に抵抗67、68、69である。残りの抵抗70〜73はインピーダンスマッチングあるいは電源供給のための抵抗であり、加算処理を目的とするものではない。
抵抗ネットワークを構成する各抵抗の抵抗値の一例を以下に示す。抵抗67…138Ω、抵抗68…2.2Ω、抵抗69…150Ω、抵抗70…150Ω、抵抗71…300Ω、抵抗72…300Ω、抵抗73…150Ω。この場合には、前記したkの値が0.9〜0.95の範囲で調整が可能である。コンデンサ63、74、75、76、79、80は直流カット用のコンデンサであり、交流的にはコンデンサの両端を短絡したものと等価である。
The output of the
An example of the resistance value of each resistor constituting the resistor network is shown below. Resistance 67: 138Ω, resistance 68: 2.2Ω, resistance 69: 150Ω, resistance 70: 150Ω, resistance 71: 300Ω, resistance 72: 300Ω, resistance 73: 150Ω. In this case, adjustment can be made in the range of k to 0.9 to 0.95.
2つの可変利得アンプ77、78は外部(調整制御回路48)から設定された利得で信号を増幅する。可変利得アンプ77としては、例えばANALOG DEVICES(登録商標)社のAD8370を使用可能である。このICは利得を外部からデジタル制御可能である。また、NEC(登録商標)のμPC2712TBも使用可能である。このICは電源電圧を変化させることによって利得を調整可能であるので、調整を行うためには電圧の制御が可能な電源回路が必要である。 The two variable gain amplifiers 77 and 78 amplify the signal with a gain set from the outside (adjustment control circuit 48). As the variable gain amplifier 77, for example, AD8370 manufactured by ANALOG DEVICES (registered trademark) can be used. This IC can digitally control the gain from the outside. NEC (registered trademark) μPC2712TB can also be used. Since the gain of this IC can be adjusted by changing the power supply voltage, a power supply circuit capable of controlling the voltage is necessary to perform the adjustment.
加算器20を構成する3個の抵抗81〜83は2つの可変利得アンプ77、78の出力信号を加算、合成して出力する。
以上のような構成によって、現在入手あるいは製造可能な素子のみによって、非常に高い周波数まで動作可能なイコライザ回路が実現できる。また、遅延線路以外はIC化が可能である。
The three resistors 81 to 83 constituting the
With the above-described configuration, an equalizer circuit that can operate up to a very high frequency can be realized by using only currently available or manufacturable elements. In addition to the delay line, an IC can be formed.
実施例2は、加算回路からの出力信号数を4個とした場合の本発明のイコライザ回路の例である。図7は、本発明のイコライザ回路の実施例2の回路構成を示す回路図である。実施例1の回路構成では、ケーブル長と関連する広い調整範囲をカバーするようにすると、特に前述した係数kが1に近い領域において等化の精度が低下してしまう。そこで、実施例2においては、kが1に近い領域を細かく分けてそれぞれに対応する複数の出力を設け、可変利得アンプの利得を制御することによってそれらを所望の特性に合成するようにした。
The second embodiment is an example of the equalizer circuit of the present invention when the number of output signals from the adder circuit is four. FIG. 7 is a circuit diagram showing a circuit configuration of an
図7に示す回路図において、図5に示す実施例1の回路と異なる点は加算回路14を構成する抵抗ネットワーク以降の構成であり、抵抗ネットワークからは4個の異なる出力信号が出力され、可変利得アンプ(105〜108)も4個設けられている。
In the circuit diagram shown in FIG. 7, the difference from the circuit of the first embodiment shown in FIG. 5 is the configuration after the resistor network constituting the
図6は、実施例2における加算回路の構成例を示す回路図である。実施例2のの回路は図示するように5個の抵抗の直列回路によって実現される。これらの抵抗は図7の抵抗90〜94に相当し、残りの抵抗95〜100はインピーダンスマッチングあるいは電源供給のための抵抗であり、加算処理を目的とするものではない。
FIG. 6 is a circuit diagram illustrating a configuration example of an adder circuit according to the second embodiment. The circuit of the second embodiment is realized by a series circuit of five resistors as shown in the figure. These resistors correspond to the
出力端子E〜Hに接続する可変利得アンプの入力インピーダンスが十分大きいときには、上記した5個の抵抗の抵抗値の比、抵抗90:抵抗91:抵抗92:抵抗93:抵抗94を例えば90:5:2.5:1.5:101とすることにより、4つの出力端子にはE=[(1-0.8Z-1)×g3 ]、F=[(1-0.9Z-1)×g4 ]、G=[(1-0.95Z-1)×g5 ]、H=[(1-0.98Z-1)×g6 ]に相当する出力信号が得られる。なお、g3〜g6は固定係数である。
可変利得アンプの入力インピーダンスが十分大きくない場合でも、公知の設計手法により抵抗90:抵抗91:抵抗92:抵抗93:抵抗94の抵抗値を設計可能であり、4つの出力端子にはE=[(1-0.8Z-1)×g3 ]、F=[(1-0.9Z-1)×g4 ]、G=[(1-0.95Z-1)×g5 ]、H=[(1-0.98Z-1)×g6 ]に相当する出力信号が得られる。
図7の抵抗ネットワークを構成する各抵抗の抵抗値の一例を以下に示す。抵抗90…134Ω、抵抗91…2.4Ω、抵抗92…1Ω、抵抗93…0.68Ω、抵抗94…150Ω、抵抗95…150Ω、抵抗96…300Ω、抵抗97…300Ω、抵抗98…300Ω、抵抗99…300Ω、抵抗100…150Ω。
When the input impedance of the variable gain amplifier connected to the output terminals E to H is sufficiently large, the ratio of the resistance values of the five resistors described above, for example, the resistor 90: resistor 91: resistor 92: resistor 93:
Even when the input impedance of the variable gain amplifier is not sufficiently large, the resistance values of the resistor 90: resistor 91: resistor 92: resistor 93:
An example of the resistance value of each resistor constituting the resistor network of FIG. 7 is shown below.
4個の可変利得アンプ105〜108は、同時には多くとも2個のアンプのみが動作するように制御される。即ち、フィルターの特性を(1−0.97Z-1)程度となるようにしたい場合には、可変利得アンプ107の利得を中程度とし、可変利得アンプ108の利得を最大とし、可変利得アンプ105、106の利得を最小(0)とすればよい。以上のような構成によって、広い調整範囲に渡ってより高精度の等化が可能となる。
The four
図8は、実施例3の回路構成を示すブロック図である。実施例1、2においては、遅延段数が1段の調整可能なトランスバーサルフィルタを構成する例を開示したが、実施例3は遅延段数が2段以上(3段)の場合の構成例である。入力信号Iは遅延線路150、151、152でそれぞれ遅延され信号D1、D2、D3が出力される。なお、実現したいフィルターの特性に従って負の信号が必要な場合には、差動信号の+信号と−信号の入れ替えを行う。
FIG. 8 is a block diagram illustrating a circuit configuration of the third embodiment. In the first and second embodiments, an example in which an adjustable transversal filter with one delay stage is configured is disclosed. However, the third embodiment is a configuration example when the number of delay stages is two or more (three stages). . The input signal I is delayed by
加算回路153、154、155は3つの同じ構成のブロックからなる。各ブロックの機能としては乗算器(減衰器)160〜163によって各入力信号にそれぞれ係数a1〜d1を乗算し、加算器164によって加算するものである。実際の回路としては抵抗ネットワークによって特定のケーブル長と対応する所望のフィルター特性となる信号を合成して出力する。
The
3つの可変利得アンプ156〜158は、実施例1の可変利得アンプ16、17に相当するものであり、所望の出力特性となるようにそれぞれの利得が相対的に制御される。加算器159は全ての可変利得アンプの出力信号を加算、合成して出力する。なお、この実施例3はシングルエンド信号用であるが、差動信号用の回路は、図8の回路を差動の構成とすることによって実現できる。このとき、可変利得アンプ156〜158は差動の構成のものを用いる。
The three
このような構成によって、現在入手あるいは製造可能な素子のみによって、非常に高い周波数まで動作可能な多段のイコライザ回路(トランスバーサルフィルタ)が実現できる。 With such a configuration, a multi-stage equalizer circuit (transversal filter) that can operate up to a very high frequency can be realized by using only elements that can be currently obtained or manufactured.
以上、実施例を開示したが、本発明には以下のような変形例も考えられる。上述の実施例において、図1、図5、図7の回路では、+入力と−入力からの信号を用いているが、アンプ10と11の出力端にコモンモードチョークトランスを挿入することによって、+入力側と−入力側で発生する雑音の同相成分を除去することが可能である。これにより、コライザー回路の雑音を低減することが可能である。
実施例においてはトランスバーサルフィルタの遅延段数が1段の基本形について開示したが、イコライザー回路に必要な特性に応じてこの1段の基本形を複数回路縦続接続してもよい。
本発明のイコライザー回路は、OFDM方式の信号だけでなくPAM方式の信号など任意の信号について、ケーブル等の伝送における歪みを補償することが出来る。
While the embodiments have been disclosed, the following modifications are also conceivable for the present invention. In the above-described embodiment, the circuits of FIGS. 1, 5 and 7 use signals from the + input and the − input. By inserting a common mode choke transformer at the output terminals of the
In the embodiment, the basic form in which the number of delay stages of the transversal filter is one stage has been disclosed. However, a plurality of basic forms in one stage may be cascaded in accordance with the characteristics required for the equalizer circuit.
The equalizer circuit of the present invention can compensate distortion in transmission of a cable or the like for an arbitrary signal such as a PAM signal as well as an OFDM signal.
10、11 アンプ
12、13 遅延線路
14、15 加算回路
16〜19 可変利得アンプ
20、21 加算器
10, 11
Claims (4)
差動信号の他方の信号と前記遅延手段の出力信号とを入力し、それぞれ異なる割合で2つの信号を加算した複数の加算信号を出力する加算手段と、
前記複数の加算信号のそれぞれを増幅する複数の可変利得増幅手段と、
前記複数の可変利得増幅手段の出力信号を加算する出力合成手段と
を備えたことを特徴とするイコライザ回路装置。 Delay means for delaying one of the differential signals;
Adding means for inputting the other signal of the differential signal and the output signal of the delay means, and outputting a plurality of addition signals obtained by adding the two signals at different ratios;
A plurality of variable gain amplifying means for amplifying each of the plurality of addition signals;
An equalizer circuit device comprising: output combining means for adding the output signals of the plurality of variable gain amplifying means.
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