JP4371244B2 - アナログフロントエンド回路及び電子機器 - Google Patents
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Description
図1(A)にイメージセンサ22(広義には撮像素子)の構成例を示す。イメージセンサ22(例えばCCDラインセンサ)は、例えば受光部202、転送ゲート204、転送部(シフトレジスタ)206を含む。また、受光部202は、光電変換を行う複数の受光素子(フォトダイオード、画素)を含む。なお、以下の図において同符号のものは同様の意味を表す。
図2に本実施形態にかかるアナログフロントエンド回路24の構成例を示す。アナログフロントエンド回路24は、送信回路100、受信回路200、タイミングジェネレータ300、アナログ処理部400、A/D変換器500、PLL回路600を含むがこれに限定されない。例えばアナログ処理部400やPLL回路600を省略する構成でもよい。
図4に本実施形態に係る送信回路100の構成例を示す。送信回路100は、複数の差動増幅回路RSDS−TXを含み、そのうちの一つは送信用クロックTXCKを受けて差動クロック信号TXCKP及びTXCKMを出力する。本実施形態において、例えば図3に示すセレクタSLを設け、Mビットの画像データDPDをM/2の画像データに時分割して出力する場合には、図4に示すように送信回路100には送信用クロックTXCKを受ける差動増幅回路RSDS−TXのほかに、(M/2)個の差動増幅回路RSDS−TXが設けられる。
図2のタイミングジェネレータ300はクロックパターン設定レジスタ310を含む。クロックパターン設定レジスタ310には、タイミングジェネレータ300が生成する複数のクロックに関するクロックパターンを示す情報が格納されている。このクロックパターンを示す情報に基づいて、タイミングジェネレータ300は複数のクロックを生成する。クロックパターン設定レジスタ310の内容は、例えば制御信号CS1を用いてプログラマブルに変更可能なため、ユーザーが所望するクロックパターンの情報をクロックパターン設定レジスタ310に格納することが可能である。
図8は、アナログ処理部400のブロック図である。アナログ処理部400は、相関二重サンプリング(Correlated-Double-Sampling)処理部CDSと、増幅処理部PGAを含む。
図9は本実施形態に係る変形例のアナログフロントエンド回路25の構成例を示す図である。アナログフロントエンド回路25は、読み取り画素に対して例えば3色(R、G、B)を割り当てるために、図2のアナログフロントエンド回路24にセレクタSLが追加され、アナログ処理部400、A/D変換器500が図9に示すように変更されたものである。具体的には、アナログフロントエンド回路25のアナログ処理部400は、R用アナログ処理部410、G用アナログ処理部420及びB用アナログ処理部430を含む。また、アナログフロントエンド回路25のA/D変換器500は、R用A/D変換器510、G用A/D変換器520及びB用A/D変換器530を含む。
図11は、本実施形態に係るアナログフロントエンド回路(AFE)24(又は25)を含む電子機器10を示す図である。なお電子機器10は、図11の全ての構成要素を含む必要はなく、その一部を省略する構成にしてもよい。
図13は本実施形態に係る比較例の電子機器710を示す図である。電子機器710はヘッド側基板720を含む。このヘッド側基板720にはイメージセンサ22、光源26、レンズ28などの光学系(光学ヘッド)が搭載される。イメージセンサ22により読み取られたアナログの画像データAPD3はA/D変換器740に入力され、A/D変換器740はこれをデジタルの画像データ(画像信号)に変換して、メイン基板750に出力する。
24 アナログフロントエンド回路、25 アナログフロントエンド回路、
50 メイン基板、60 画像処理部、
100 送信回路、200 受信回路、300 タイミングジェネレータ、
310 クロックパターン設定レジスタ、400 アナログ処理部、
500 A/D変換器、600 PLL回路、800 接続ケーブル、
ADCK A/D変換器用クロック、
APD1、APD2、 アナログの画像信号、CDS 相関二重サンプリング処理部、
CLK1 第1の基準クロック、CLK2 第2の基準クロック、
CS1 タイミング制御クロック、CS2 タイミング制御クロック、
DPD デジタルの画像データ、φ1、φ2 駆動クロック、
PGA 増幅処理部、RSDS−TX 差動増幅回路、RXCKP、RXCKM 基準クロック用差動信号、TXCK 送信用クロック、TXCKP、TXCKM 差動クロック信号
Claims (10)
- 撮像素子を制御して、前記撮像素子から出力されるアナログの画像信号を処理するアナログフロントエンド回路であって、
前記撮像素子からアナログの画像信号を受け、前記画像信号に対して所与の処理を行い、出力するアナログ処理部と、
前記アナログ処理部から出力される画像信号をA/D変換するA/D変換器と、
前記A/D変換器から出力されるデジタルの画像データを受け、前記デジタルの画像データに基づいて差動信号を生成し、出力する送信回路と、
第1の基準クロックに基づいて、前記撮像素子を駆動するための多相の駆動クロックを含む複数のクロックを生成するタイミングジェネレータと、
前記A/D変換器と前記送信回路との間に、前記A/D変換器から出力される前記デジタルの画像データを時分割に出力するセレクタと、
を含み、
前記送信回路は、
前記A/D変換器から出力される前記デジタルの画像データに基づいて差動信号を生成する差動増幅回路を含み、前記差動増幅回路で生成された差動信号を出力し、
前記セレクタは、前記デジタルの画像データを時分割で所定のビット数に分割して、分割されたデータを順次に前記送信回路に出力することを特徴とするアナログフロントエンド回路。 - 請求項1において、
前記タイミングジェネレータは、前記複数のクロックに含まれるクロックとして、送信用クロックを生成して前記送信回路に出力し、
前記送信回路は、前記送信用クロックに基づいて差動信号を生成し、前記送信回路が出力する前記差動信号の同期クロックである差動クロック信号を生成して出力することを特徴とするアナログフロントエンド回路。 - 請求項1又は2において、
前記タイミングジェネレータは、前記複数のクロックに含まれるクロックとして、前記A/D変換器がA/D変換を行うために用いるA/D変換器用クロックを生成して前記A/D変換器に出力することを特徴とするアナログフロントエンド回路。 - 請求項1乃至3のいずれかにおいて、
前記タイミングジェネレータは、前記複数のクロックに含まれるクロックとして、前記アナログ処理部のタイミング制御クロックを生成して前記アナログ処理部に出力することを特徴とするアナログフロントエンド回路。 - 請求項1乃至4のいずれかにおいて、
前記アナログ処理部は、前記所与の処理として、相関二重サンプリング処理と、増幅処理を行うことを特徴とするアナログフロントエンド回路。 - 請求項1乃至5のいずれかにおいて、
前記タイミングジェネレータは、前記複数のクロックのクロックパターンを設定するためのクロックパターン設定レジスタを含み、
前記タイミングジェネレータは、前記クロックパターン設定レジスタの設定値に基づいて、前記第1の基準クロックから、クロックパターンの異なる前記複数のクロックを生成することを特徴とするアナログフロントエンド回路。 - 請求項6において、
前記タイミングジェネレータの前記クロックパターン設定レジスタの設定情報は、前記送信回路から出力される画像データを処理する画像処理部が実装されるメインから供給される制御信号に基づいて設定され、
前記制御信号は、シリアル通信によって供給されることを特徴とするアナログフロントエンド回路。 - 請求項1乃至7のいずれかに記載のアナログフロントエンド回路と、撮像素子とが実装されるヘッド側基板と、
前記アナログフロントエンド回路から出力される画像データを処理する画像処理部が実装されるメイン基板と、
前記ヘッド側基板と前記メイン基板とを接続する接続ケーブルと、
を含み、
前記接続ケーブルは、複数対の差動信号線を含み、
前記アナログフロントエンド回路から出力される画像データは、前記接続ケーブルを介して差動信号で伝送されることを特徴とする電子機器。 - 請求項8において、
前記撮像素子を駆動するための前記複数の駆動クロックは、前記接続ケーブルを介さずに前記アナログフロントエンド回路から前記撮像素子に供給されることを特徴とする電子機器。 - 請求項8又は9において、
前記メイン基板は、
前記接続ケーブルを介して伝送される差動信号を受信する差動信号受信回路と、
前記接続ケーブルを介して前記ヘッド側基板に、差動信号を用いて基準クロックを送信する差動信号送信回路と、
を含むことを特徴とする電子機器。
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