JP4370484B2

JP4370484B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4370484B2
Application number: JP22965499A
Authority: JP
Inventors: 久雄朝倉; ▲芳▼▲隆▼ 只木; 静憲大湯; 敏宏関口
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 1999-08-16
Filing date: 1999-08-16
Publication date: 2009-11-25
Anticipated expiration: 2019-08-16
Also published as: JP2001053240A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、化学機械研磨（Chemical Mechanical Polishing;ＣＭＰ）法を用いて素子分離溝を形成する工程を有する半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体基板に形成した溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことによって形成される素子分離溝は、（ａ）素子分離間隔を縮小することができる、（ｂ）素子分離膜厚の制御が容易であり、フィールド反転電圧の設定がし易い、（ｃ）溝内の側壁と底部とで不純物を打ち分けることにより、反転防止層を素子用の拡散層やチャネル領域から分離できるので、サブスレッショルド特性の確保、接合リーク、バックゲート効果の低減に対しても有利である、などの優れた利点を備えている。
【０００３】
半導体基板（以下、単に基板という）に素子分離溝を形成するには、例えば特開平１１−１６９９９号公報に記載されているように、基板の素子分離領域をエッチングして溝を形成し、続いてこの溝の内部および基板上にＣＶＤ法で酸化シリコン膜を堆積した後、化学機械研磨法を用いて溝の外部の不要な酸化シリコン膜を除去する、という方法が用いられている。
【０００４】
【発明が解決しようとする課題】
上記したように、基板に素子分離溝を形成するには、基板に形成した溝の内部および基板上に酸化シリコン膜を堆積した後、化学機械研磨法を用いて溝の外部の不要な酸化シリコン膜を除去する。
【０００５】
ところが、化学機械研磨法の特性上、酸化シリコン膜の研磨レートは、ウエハの中心部で最も小さく、最外周部で最大となることから、ウエハの外周部近傍に形成される素子分離溝においては、その内部に埋め込まれる酸化シリコン膜の後退量がウエハの中心部近傍に形成される素子分離溝のそれよりも大きくなる。
【０００６】
その結果、素子分離溝によって囲まれた基板の活性領域にＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) のしきい値電圧（Ｖth）を調整するための不純物をイオン注入法によって導入すると、酸化シリコン膜の後退によって露出した活性領域の側壁部において不純物のドーズ量が不足する結果、活性領域に形成されるＭＩＳＦＥＴのしきい値電圧が設計値よりも低下してしまうことが本発明者の検討によって明らかになった。
【０００７】
従って、上記ＭＩＳＦＥＴがＤＲＡＭのメモリセルを構成するＭＩＳＦＥＴである場合には、しきい値電圧の低下によってリーク電流が増加し、リフレッシュ特性が低下してしまう。
【０００８】
本発明の目的は、化学機械研磨法を用いて素子分離溝を形成する半導体装置において、ＭＩＳＦＥＴのしきい値電圧がウエハ面内でばらつく不具合を防止することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明の半導体装置の製造方法は、以下の工程を含んでいる。
【００１２】
（ａ）半導体ウエハの主面の素子分離領域に溝を形成した後、前記溝の内部および前記半導体ウエハ上に絶縁膜を形成する工程、
（ｂ）前記溝の外部の前記絶縁膜を化学機械研磨法で除去し、前記溝の内部に前記絶縁膜を残すことにより、前記素子分離領域に素子分離溝を形成する工程、
（ｃ）前記素子分離溝が形成された前記半導体ウエハの主面に、ＭＩＳＦＥＴのしきい値電圧を調整するための第１の不純物を導入する工程、
（ｄ）前記第１の不純物が導入された前記半導体ウエハの主面の外周部近傍に、前記ＭＩＳＦＥＴのしきい値電圧を調整するための第２の不純物を選択的に導入する工程、
（ｅ）前記素子分離領域によって周囲を規定された前記半導体基板の主面の活性領域にＭＩＳＦＥＴを形成する工程。
【００１３】
上記した手段によれば、しきい値電圧を調整する不純物の濃度をウエハの全域でほぼ等しくすることができるので、ＭＩＳＦＥＴのしきい値電圧の低下を防止することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
本実施の形態であるＤＲＡＭの製造方法を図１〜図１６を用いて説明する。なお、特に断らない限り、これらの図の左側部分はＤＲＡＭのメモリアレイの一部を示し、右側部分はＤＲＡＭの周辺回路の一部を示している。
【００１６】
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる基板（ウエハ）１を約８５０℃で熱酸化してその表面に膜厚１０nm程度の薄い酸化シリコン膜（第１の酸化シリコン膜）２を形成した後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１２０nm程度の窒化シリコン膜（耐酸化膜）３を堆積する。窒化シリコン膜３は、素子分離領域の基板１をエッチングして溝を形成する際のマスクとして使用する。また、窒化シリコン膜３は、酸化されにくい性質を持つので、その下部の基板１の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜３の下部の酸化シリコン膜２は、基板１と窒化シリコン膜３との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。
【００１７】
次に、図２に示すように、フォトレジスト膜４をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３とその下部の酸化シリコン膜２とを選択的に除去した後、図３に示すように、窒化シリコン膜３をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０〜４００nm程度の溝５ａを形成する。
【００１８】
次に、図４に示すように、基板１を約８００〜１０００℃で熱酸化することによって、溝５ａの内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成する。この酸化シリコン膜６は、溝５ａの内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝５ａの内部に埋め込まれる酸化シリコン膜７と基板１との界面に生じるストレスを緩和するために形成する。
【００１９】
次に、図５に示すように、溝５ａの内部を含む基板１上にＣＶＤ法で酸化シリコン膜７を堆積する。この酸化シリコン膜７は、溝５ａの深さよりも厚い膜厚（例えば４５０〜５００nm程度）で堆積し、溝５ａの内部に酸化シリコン膜７を隙間なく埋め込む。酸化シリコン膜７は、例えば酸素とテトラエトキシシラン((Ｃ₂Ｈ₅)₄Ｓｉ) とを使って成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。
【００２０】
次に、基板１を約１０００℃で熱酸化し、溝５ａに埋め込んだ酸化シリコン膜７の膜質を改善するためのデンシファイ（焼き締め）処理を行った後、図６に示すように、化学機械研磨（ＣＭＰ）法を用いて溝５ａの外部の酸化シリコン膜７を除去すると共に、溝５ａの上部の酸化シリコン膜７の表面を平坦化する。この研磨は、活性領域の基板１の表面を覆っている窒化シリコン膜３をストッパに用いて行ない、酸化シリコン膜７の表面の高さが窒化シリコン膜３のそれと同じになった時点を終点とする。
【００２１】
化学機械研磨法によって酸化シリコン膜７を研磨するには、例えば図７に示すような化学機械研磨装置を使用する。図示のように、この化学機械研磨装置１００は、上部が開口された筐体１０１を有しており、この筐体１０１に回転自在に取り付けられた回転軸１０２の上端部にはモータ１０３によって回転駆動される研磨盤（プラテン）１０４が取り付けられている。この研磨盤１０４の表面には、多数の気孔を有する合成樹脂を均一に貼り付けて形成した研磨パッド１０５が取り付けられている。
【００２２】
また、この化学機械研磨装置１００は、ウエハ（基板）１を保持するためのウエハキャリア１０６を備えている。ウエハキャリア１０６を取り付けた駆動軸１０７は、ウエハキャリア１０６と一体となってモータ（図示せず）により回転駆動され、かつ研磨盤１０４の上方で上下動されるようになっている。
【００２３】
ウエハ１は、ウエハキャリア１０６に設けられた真空吸着機構（図示せず）により、その主面すなわち被研磨面を下向きとしてウエハキャリア１０６に保持される。ウエハキャリア１０６の下端部には、ウエハ１が収容される凹部１０６ａが形成されており、この凹部１０６ａ内にウエハ１を収容したときに、その被研磨面がウエハキャリア１０６の下端面とほぼ同一かあるいは僅かに突出した状態となる。
【００２４】
研磨盤１０４の上方には、研磨パッド１０５の表面とウエハ１の被研磨面との間にスラリ（Ｓ）を供給するためのスラリ供給管１０８が設けられており、その下端から供給されるスラリ（Ｓ）によってウエハ１の被研磨面が化学的および機械的に研磨される。
【００２５】
また、この化学機械研磨装置１００は、研磨パッド１０５の表面を整形（ドレッシング）するための工具であるドレッサ１０９を備えている。このドレッサ１０９は、研磨盤１０４の上方で上下動する駆動軸１１０の下端部に取り付けられ、モータ（図示せず）により回転駆動されるようになっている。
【００２６】
ドレッシングは、何枚かのウエハ１の研磨作業が終了した後、または１枚のウエハ１の研磨作業が終了する毎に行われる。あるいは研磨と同時にドレッシングを行うようにしてもよい。例えばウエハ１がウエハキャリア１０６によって研磨パッド１０５に押し付けられ、所定の時間研磨が行われると、ウエハキャリア１０６が上方に退避移動される。次いで、ドレッサ１０９が下降移動して研磨パッド１０５に押し付けられ、その表面が所定の時間ドレッシングされた後、ドレッサ１０９が上方に退避移動される。引き続いて他のウエハ１がウエハキャリア１０６に取り付けられ、上記の研磨工程が繰り返される。このようにして所定枚数のウエハ１が研磨された後、研磨盤１０４の回転が停止されることによって研磨作業が終了する。
【００２７】
その後、基板１の活性領域を覆う窒化シリコン膜３を熱リン酸などのエッチング液を用いて除去することにより、図８に示すように、酸化シリコン膜７が埋め込まれた素子分離溝５が完成する。
【００２８】
上記した化学機械研磨法を用いて酸化シリコン膜７を研磨した場合、化学機械研磨法の特性により、酸化シリコン膜７の研磨レートがウエハ（基板）１の中心部で最も小さくなり、ウエハ１の最外周部で最大となる。その結果、ウエハ１の外周部近傍に形成された素子分離溝５と、ウエハ１の中心部に形成された素子分離溝５とを比較した場合、素子分離溝５の内部に埋め込まれた酸化シリコン膜７の表面の後退量は、ウエハ１の外周部近傍の方が大きくなる。この後退量の差は、例えば８インチウエハの場合、５０nm程度である。
【００２９】
次に、図９に示すように、基板１にウエル（ｐ型ウエル８、ｎ型ウエル９）を形成するために、酸化シリコン膜２を通して基板１の一部にｎ型不純物（例えばリン）を打ち込み、他の一部にｐ型不純物（ホウ素）を打ち込む。またこのとき、後に形成されるＭＩＳＦＥＴのしきい値電圧を調整するために、上記酸化シリコン膜２を通して基板１にｐ型不純物（ホウ素）を打ち込む。ウエル（ｐ型ウエル８、ｎ型ウエル９）を形成するための不純物は、高いエネルギーで基板１の深い領域に導入し、しきい値電圧を調整するための不純物は、低いエネルギーで基板１の浅い領域に導入する。しきい値電圧を調整するための不純物（ホウ素）のドーズ量は、約１×１０¹³／ｃｍ²とする。
【００３０】
前述したように、素子分離溝５の内部に埋め込まれた酸化シリコン膜７の表面の後退量は、ウエハ１の外周部近傍に形成された素子分離溝５の方がウエハ１の中心部に形成された素子分離溝５よりも大きい。
【００３１】
そのため、しきい値電圧を調整するための不純物の打ち込みを行うと、ウエハ１の外周部近傍では、図１０に示すように、酸化シリコン膜７の後退によって露出した活性領域Ｌの側壁部（矢印で示す領域）において不純物のドーズ量が不足する。その結果、図１１に示すように、ウエハ１の外周部近傍に形成されるＭＩＳＦＥＴのしきい値電圧（Ｖth２）は、ウエハ１の中心部に形成されるＭＩＳＦＥＴのしきい値電圧（Ｖth１）よりも低くなる。
【００３２】
そこで本実施の形態では、このしきい値電圧の差（Ｖth１−Ｖth２）を解消するために、不純物のドーズ量が不足したウエハ１の外周部近傍に、しきい値電圧を調整するための不純物（ホウ素）をもう一度打ち込む。
【００３３】
ウエハ１の外周部近傍のみに不純物を打ち込むには、図１２に示すように、ウエハ１の主面上にフォトレジスト膜１０を形成した後、ウエハ１の外周部のフォトレジスト膜１０を露光、現像して取り除き、この状態で不純物の打ち込みを行う。このときの不純物のドーズ量は、約２×１０¹²／ｃｍ²である。
【００３４】
次に、図１３に示すように、基板１を約９５０℃で熱処理して上記不純物を引き延ばし拡散させることにより、メモリアレイの基板１にｐ型ウエル８を形成し、周辺回路の基板１にｐ型ウエル８およびｎ型ウエル９を形成する。
【００３５】
次に、フッ酸を用いたウェットエッチングで基板１の表面の酸化シリコン膜２を除去した後、図１４に示すように、基板１を約８００〜８５０℃で熱酸化することによって、その表面に清浄なゲート酸化膜１１を形成する。
【００３６】
次に、図１５に示すように、上記ゲート酸化膜１１の上部にゲート電極１２Ａ（ワード線ＷＬ）、１２Ｂ、１２Ｃを形成する。ゲート電極１２Ａ（ワード線ＷＬ）、１２Ｂ、１２Ｃは、例えばゲート酸化膜１１上にリンをドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパッタリング法でＷＮ膜およびＷ膜を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜１３を堆積した後、フォトレジスト膜（図示せず）をマスクにしたエッチングでこれらの膜をパターニングすることによって形成する。
【００３７】
次に、図１６に示すように、ｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン注入することによって、メモリアレイのｐ型ウエル８にメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成するｎ^-型半導体領域１４を形成し、周辺回路のｐ型ウエル８にｎ^-型半導体領域１４を形成する。また、周辺回路のｎ型ウエル９にｐ型不純物（ホウ素）をイオン注入することによって、ｐ^-型半導体領域１５を形成する。ここまでの工程により、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００３８】
このように、本実施の形態によれば、しきい値電圧を調整する不純物の濃度をウエハ（基板）１の全域でほぼ等しくすることができるので、ＭＩＳＦＥＴのしきい値電圧の低下を防止することができる。これにより、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓのリーク電流が増加を防止できるので、リフレッシュ特性の向上したＤＲＡＭを形成することができる。
【００３９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４１】
本発明によれば、しきい値電圧を調整する不純物の濃度をウエハの全域でほぼ等しくすることができるので、ＭＩＳＦＥＴのしきい値電圧の低下を防止することができるので、化学機械研磨法を用いて素子分離溝を形成する半導体装置の信頼性、製造歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図７】化学機械研磨装置の概略図である。
【図８】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図１１】ウエハの中心部と外周部におけるＭＩＳＦＥＴのしきい値電圧を示すグラフである。
【図１２】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の平面図である。
【図１３】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図１５】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造方法を方法を示す基板（ウエハ）の要部断面図である。
【符号の説明】
１ウエハ（基板）
２酸化シリコン膜
３窒化シリコン膜
４フォトレジスト膜
５素子分離溝
５ａ溝
６酸化シリコン膜
７酸化シリコン膜
８ｐ型ウエル
９ｎ型ウエル
１０フォトレジスト膜
１１ゲート酸化膜
１２Ａ〜１２Ｃゲート電極
１３窒化シリコン膜
１４ｎ^-型半導体領域
１５ｐ^-型半導体領域
１００化学機械研磨装置
１０１筐体
１０２回転軸
１０３モータ
１０４研磨盤（プラテン）
１０５研磨パッド
１０６ウエハキャリア
１０６ａ凹部
１０７駆動軸
１０８スラリ供給管
１０９ドレッサ
１１０駆動軸
Ｑｓメモリセル選択用ＭＩＳＦＥＴ
Ｓスラリ
ＷＬワード線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device manufacturing technique, and more particularly to a technique that is effective when applied to a semiconductor device manufacturing method including a step of forming an element isolation groove using a chemical mechanical polishing (CMP) method.
[0002]
[Prior art]
An element isolation trench formed by embedding an insulating film such as a silicon oxide film in a trench formed in a semiconductor substrate can reduce (a) the element isolation interval, and (b) control the element isolation film thickness. (C) Since the inversion prevention layer can be separated from the element diffusion layer and the channel region by separating impurities between the side wall and the bottom in the groove, the subfield can be easily set. It has excellent advantages such as ensuring threshold characteristics, junction leakage, and reducing the back gate effect.
[0003]
In order to form an element isolation groove in a semiconductor substrate (hereinafter simply referred to as a substrate), for example, as described in Japanese Patent Application Laid-Open No. 11-16999, an element isolation region of the substrate is etched to form a groove. A method is used in which a silicon oxide film is deposited inside the leverage and on the substrate by a CVD method, and then an unnecessary silicon oxide film outside the trench is removed using a chemical mechanical polishing method.
[0004]
[Problems to be solved by the invention]
As described above, in order to form the element isolation groove on the substrate, after depositing a silicon oxide film inside and on the groove formed on the substrate, an unnecessary silicon oxide outside the groove is formed using a chemical mechanical polishing method. Remove the membrane.
[0005]
However, because of the characteristics of the chemical mechanical polishing method, the polishing rate of the silicon oxide film is the smallest at the center of the wafer and the maximum at the outermost periphery, so in the element isolation groove formed near the outer periphery of the wafer. The receding amount of the silicon oxide film embedded therein becomes larger than that of the element isolation trench formed near the center of the wafer.
[0006]
As a result, when an impurity for adjusting the threshold voltage (Vth) of a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is introduced into the active region of the substrate surrounded by the element isolation trench by the ion implantation method, the silicon oxide film As a result of examination by the present inventor, the threshold voltage of the MISFET formed in the active region becomes lower than the design value as a result of a shortage of the impurity dose in the side wall portion of the active region exposed by the receding. became.
[0007]
Therefore, when the MISFET is a MISFET constituting a DRAM memory cell, a leak current increases due to a decrease in the threshold voltage, and the refresh characteristics are deteriorated.
[0008]
An object of the present invention is to provide a technique capable of preventing a problem that a threshold voltage of a MISFET varies in a wafer surface in a semiconductor device in which an element isolation trench is formed using a chemical mechanical polishing method.
[0009]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0010]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0011]
The method for manufacturing a semiconductor device of the present invention includes the following steps.
[0012]
(A) a step of forming an insulating film on the inside of the groove and on the semiconductor wafer after forming the groove in the element isolation region of the main surface of the semiconductor wafer;
(B) forming the element isolation groove in the element isolation region by removing the insulating film outside the groove by a chemical mechanical polishing method and leaving the insulating film inside the groove;
(C) introducing a first impurity for adjusting a threshold voltage of the MISFET into the main surface of the semiconductor wafer in which the element isolation trench is formed;
(D) selectively introducing a second impurity for adjusting a threshold voltage of the MISFET in the vicinity of the outer peripheral portion of the main surface of the semiconductor wafer into which the first impurity is introduced;
(E) forming a MISFET in the active region of the main surface of the semiconductor substrate, the periphery of which is defined by the element isolation region;
[0013]
According to the above-described means, the concentration of the impurity for adjusting the threshold voltage can be made substantially equal over the entire area of the wafer, so that a decrease in the threshold voltage of the MISFET can be prevented.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that in all the drawings for describing the embodiments, the same members are denoted by the same reference numerals, and the repeated description thereof is omitted.
[0015]
A method for manufacturing a DRAM according to the present embodiment will be described with reference to FIGS. Unless otherwise specified, the left part of these figures shows a part of the DRAM memory array, and the right part shows a part of the peripheral circuit of the DRAM.
[0016]
First, as shown in FIG. 1, a substrate (wafer) 1 made of p-type single crystal silicon having a specific resistance of, for example, about 1 to 10 Ωcm is thermally oxidized at about 850 ° C., and the surface thereof is thin with a thickness of about 10 nm. After the silicon oxide film (first silicon oxide film) 2 is formed, a silicon nitride film (oxidation resistant film) 3 having a thickness of about 120 nm is deposited on the silicon oxide film 2 by a CVD method. The silicon nitride film 3 is used as a mask when the substrate 1 in the element isolation region is etched to form a groove. Further, since the silicon nitride film 3 has the property of being hardly oxidized, it is also used as a mask for preventing the surface of the lower substrate 1 from being oxidized. The silicon oxide film 2 below the silicon nitride film 3 relieves stress generated at the interface between the substrate 1 and the silicon nitride film 3 and causes defects such as dislocations on the surface of the substrate 1 due to the stress. Form to prevent.
[0017]
Next, as shown in FIG. 2, the silicon nitride film 3 in the element isolation region and the silicon oxide film 2 below the element isolation region are selectively removed by dry etching using the photoresist film 4 as a mask, and then shown in FIG. Thus, a trench 5a having a depth of about 350 to 400 nm is formed in the substrate 1 in the element isolation region by dry etching using the silicon nitride film 3 as a mask.
[0018]
Next, as shown in FIG. 4, the substrate 1 is thermally oxidized at about 800 to 1000 ° C. to form a thin silicon oxide film 6 having a thickness of about 10 nm on the inner wall of the groove 5a. The silicon oxide film 6 recovers the dry etching damage generated on the inner wall of the groove 5a, and relieves stress generated at the interface between the silicon oxide film 7 embedded in the groove 5a and the substrate 1 in the next step. Form for.
[0019]
Next, as shown in FIG. 5, a silicon oxide film 7 is deposited on the substrate 1 including the inside of the groove 5a by the CVD method. The silicon oxide film 7 is deposited with a film thickness (for example, about 450 to 500 nm) thicker than the depth of the groove 5a, and the silicon oxide film 7 is embedded in the groove 5a without any gap. The silicon oxide film 7 is formed by a film forming method with good step coverage, such as a silicon oxide film formed using oxygen and tetraethoxysilane ((C ₂ H ₅ ) ₄ Si), for example.
[0020]
Next, after the substrate 1 is thermally oxidized at about 1000 ° C. and subjected to a densification process for improving the film quality of the silicon oxide film 7 embedded in the groove 5a, as shown in FIG. The silicon oxide film 7 outside the trench 5a is removed using a polishing (CMP) method, and the surface of the silicon oxide film 7 above the trench 5a is planarized. This polishing is performed using the silicon nitride film 3 covering the surface of the substrate 1 in the active region as a stopper, and the end point is when the height of the surface of the silicon oxide film 7 becomes the same as that of the silicon nitride film 3. To do.
[0021]
In order to polish the silicon oxide film 7 by the chemical mechanical polishing method, for example, a chemical mechanical polishing apparatus as shown in FIG. 7 is used. As shown in the figure, the chemical mechanical polishing apparatus 100 has a casing 101 having an upper opening, and a motor 103 rotates the upper end portion of a rotating shaft 102 that is rotatably attached to the casing 101. A polishing plate (platen) 104 to be driven is attached. A polishing pad 105 formed by evenly attaching a synthetic resin having a large number of pores is attached to the surface of the polishing board 104.
[0022]
The chemical mechanical polishing apparatus 100 includes a wafer carrier 106 for holding the wafer (substrate) 1. The drive shaft 107 to which the wafer carrier 106 is attached is rotated and driven integrally with the wafer carrier 106 by a motor (not shown), and is moved up and down above the polishing board 104.
[0023]
The wafer 1 is held on the wafer carrier 106 by a vacuum suction mechanism (not shown) provided on the wafer carrier 106 with its main surface, that is, the surface to be polished facing downward. A recess 106 a for accommodating the wafer 1 is formed at the lower end of the wafer carrier 106, and when the wafer 1 is received in the recess 106 a, the surface to be polished is substantially the same as the lower end surface of the wafer carrier 106. Or a slightly protruding state.
[0024]
Above the polishing board 104, a slurry supply pipe 108 for supplying slurry (S) is provided between the surface of the polishing pad 105 and the surface to be polished of the wafer 1, and the slurry supplied from the lower end thereof. The surface to be polished of the wafer 1 is chemically and mechanically polished by (S).
[0025]
The chemical mechanical polishing apparatus 100 also includes a dresser 109 that is a tool for shaping (dressing) the surface of the polishing pad 105. The dresser 109 is attached to a lower end portion of a drive shaft 110 that moves up and down above the polishing board 104 and is driven to rotate by a motor (not shown).
[0026]
The dressing is performed after the polishing operation for several wafers 1 is completed or every time the polishing operation for one wafer 1 is completed. Alternatively, dressing may be performed simultaneously with polishing. For example, when the wafer 1 is pressed against the polishing pad 105 by the wafer carrier 106 and polished for a predetermined time, the wafer carrier 106 is retracted upward. Next, the dresser 109 moves downward and is pressed against the polishing pad 105, and after the surface is dressed for a predetermined time, the dresser 109 is retracted upward. Subsequently, another wafer 1 is attached to the wafer carrier 106, and the above polishing process is repeated. After the predetermined number of wafers 1 have been polished in this way, the polishing operation is terminated by stopping the rotation of the polishing board 104.
[0027]
Thereafter, the silicon nitride film 3 covering the active region of the substrate 1 is removed using an etching solution such as hot phosphoric acid, thereby completing the element isolation trench 5 in which the silicon oxide film 7 is embedded as shown in FIG. To do.
[0028]
When the silicon oxide film 7 is polished using the chemical mechanical polishing method described above, the polishing rate of the silicon oxide film 7 becomes the smallest at the center of the wafer (substrate) 1 due to the characteristics of the chemical mechanical polishing method. Maximum at the outermost periphery. As a result, when the element isolation groove 5 formed near the outer periphery of the wafer 1 is compared with the element isolation groove 5 formed in the center of the wafer 1, silicon oxide embedded in the element isolation groove 5 is obtained. The receding amount of the surface of the film 7 is larger in the vicinity of the outer peripheral portion of the wafer 1. For example, in the case of an 8-inch wafer, the difference in the retreat amount is about 50 nm.
[0029]
Next, as shown in FIG. 9, in order to form a well (p-type well 8, n-type well 9) in the substrate 1, an n-type impurity (for example, phosphorus) is introduced into a part of the substrate 1 through the silicon oxide film 2. Implant, and p-type impurity (boron) is implanted into the other part. At this time, p-type impurities (boron) are implanted into the substrate 1 through the silicon oxide film 2 in order to adjust the threshold voltage of the MISFET formed later. Impurities for forming the wells (p-type well 8 and n-type well 9) are introduced into a deep region of the substrate 1 with high energy, and impurities for adjusting the threshold voltage are low-energy with respect to the substrate 1 Introduce into shallow area. The dose of impurities (boron) for adjusting the threshold voltage is about 1 × 10 ¹³ / cm ² .
[0030]
As described above, the receding amount of the surface of the silicon oxide film 7 embedded in the element isolation groove 5 is such that the element isolation groove 5 formed near the outer periphery of the wafer 1 is formed at the center of the wafer 1. It is larger than the element isolation groove 5 formed.
[0031]
Therefore, when an impurity for adjusting the threshold voltage is implanted, in the vicinity of the outer peripheral portion of the wafer 1, as shown in FIG. 10, the side wall portion of the active region L exposed by the receding of the silicon oxide film 7 (arrow) The dose of impurities is insufficient in the region indicated by As a result, as shown in FIG. 11, the threshold voltage (Vth2) of the MISFET formed near the outer periphery of the wafer 1 is greater than the threshold voltage (Vth1) of the MISFET formed in the center of the wafer 1. Also lower.
[0032]
Therefore, in the present embodiment, in order to eliminate this threshold voltage difference (Vth1-Vth2), an impurity for adjusting the threshold voltage is located near the outer periphery of the wafer 1 where the impurity dose is insufficient. Type in (boron) again.
[0033]
In order to implant impurities only in the vicinity of the outer peripheral portion of the wafer 1, as shown in FIG. 12, after forming the photoresist film 10 on the main surface of the wafer 1, the photoresist film 10 on the outer peripheral portion of the wafer 1 is exposed, Development is carried out and impurities are implanted in this state. The impurity dose at this time is about 2 × 10 ¹² / cm ² .
[0034]
Next, as shown in FIG. 13, the substrate 1 is heat-treated at about 950 ° C. to extend and diffuse the impurities, thereby forming the p-type well 8 in the substrate 1 of the memory array, and the p-type well 8 in the substrate 1 of the peripheral circuit. A type well 8 and an n-type well 9 are formed.
[0035]
Next, after removing the silicon oxide film 2 on the surface of the substrate 1 by wet etching using hydrofluoric acid, the substrate 1 is thermally oxidized at about 800 to 850 ° C. as shown in FIG. A clean gate oxide film 11 is formed.
[0036]
Next, as shown in FIG. 15, gate electrodes 12 </ b> A (word lines WL), 12 </ b> B, and 12 </ b> C are formed on the gate oxide film 11. For the gate electrodes 12A (word lines WL), 12B, and 12C, for example, a polycrystalline silicon film doped with phosphorus is deposited on the gate oxide film 11 by a CVD method, and then a WN film and a W film are formed thereon by a sputtering method. Then, after depositing a silicon nitride film 13 thereon by CVD, these films are patterned by etching using a photoresist film (not shown) as a mask.
[0037]
Next, as shown in FIG. 16, n-type impurities (phosphorus or arsenic) are ion-implanted into the p-type well 8, thereby forming the source and drain of the memory cell selection MISFET Qs in the p-type well 8 of the memory array. n ^- -type semiconductor region 14, the p-type well 8 of the peripheral circuit to form an n ^- -type semiconductor region 14. Further, p ⁻ type semiconductor region 15 is formed by ion implantation of p type impurities (boron) into n type well 9 of the peripheral circuit. The DRAM memory cell selection MISFET Qs is substantially completed by the steps so far.
[0038]
As described above, according to the present embodiment, the concentration of the impurity for adjusting the threshold voltage can be made substantially equal over the entire area of the wafer (substrate) 1, thereby preventing the threshold voltage of the MISFET from being lowered. be able to. As a result, an increase in leakage current of the memory cell selection MISFET Qs of the DRAM can be prevented, so that a DRAM with improved refresh characteristics can be formed.
[0039]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0040]
【The invention's effect】
Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0041]
According to the present invention, since the concentration of the impurity for adjusting the threshold voltage can be made substantially equal over the entire area of the wafer, a decrease in the threshold voltage of the MISFET can be prevented. This improves the reliability and manufacturing yield of the semiconductor device in which the element isolation trench is formed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a principal part of a substrate (wafer) illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a fragmentary cross-sectional view of a substrate (wafer) illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention;
FIG. 3 is a cross-sectional view of an essential part of a substrate (wafer) illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 4 is a cross-sectional view of a principal part of a substrate (wafer) illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 5 is a fragmentary cross-sectional view of a substrate (wafer) illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention;
FIG. 6 is a cross-sectional view of a principal part of a substrate (wafer) showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 7 is a schematic view of a chemical mechanical polishing apparatus.
FIG. 8 is a cross-sectional view of an essential part of a substrate (wafer) illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 9 is a fragmentary cross-sectional view of a substrate (wafer) illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention;
FIG. 10 is a cross-sectional view of the principal part of the substrate (wafer) illustrating the method for manufacturing the semiconductor device according to one embodiment of the present invention;
FIG. 11 is a graph showing threshold voltages of MISFETs at the center and the outer periphery of a wafer.
FIG. 12 is a plan view of a substrate (wafer) showing a method of manufacturing a semiconductor device according to an embodiment of the present invention;
FIG. 13 is a cross-sectional view of the principal part of the substrate (wafer) showing the method of manufacturing the semiconductor device according to one embodiment of the present invention;
FIG. 14 is a fragmentary cross-sectional view of a substrate (wafer) showing a method of manufacturing a semiconductor device according to an embodiment of the present invention;
FIG. 15 is a cross sectional view of the essential part of the substrate (wafer) showing the method for manufacturing the semiconductor device according to one embodiment of the present invention;
FIG. 16 is a cross sectional view of the essential part of the substrate (wafer) showing the method of manufacturing the semiconductor device according to one embodiment of the present invention;
[Explanation of symbols]
1 Wafer (substrate)
2 Silicon oxide film 3 Silicon nitride film 4 Photoresist film 5 Element isolation trench 5a Groove 6 Silicon oxide film 7 Silicon oxide film 8 P-type well 9 N-type well 10 Photoresist film 11 Gate oxide films 12A to 12C Gate electrode 13 Silicon nitride Film 14 n ⁻ type semiconductor region 15 p ⁻ type semiconductor region 100 Chemical mechanical polishing apparatus 101 Case 102 Rotating shaft 103 Motor 104 Polishing board (platen)
105 Polishing Pad 106 Wafer Carrier 106a Recess 107 Drive Shaft 108 Slurry Supply Pipe 109 Dresser 110 Drive Shaft Qs Memory Cell Selection MISFET
S Slurry WL Word line

Claims

以下の工程を含む半導体装置の製造方法；
（ａ）半導体ウエハの主面の素子分離領域に溝を形成した後、前記溝の内部および前記半導体ウエハ上に絶縁膜を形成する工程、
（ｂ）前記溝の外部の前記絶縁膜を化学機械研磨法で除去し、前記溝の内部に前記絶縁膜を残すことにより、前記素子分離領域に素子分離溝を形成する工程、
（ｃ）前記素子分離溝が形成された前記半導体ウエハの主面に、ＭＩＳＦＥＴのしきい値電圧を調整するための第１の不純物を導入する工程、
（ｄ）前記第１の不純物が導入された前記半導体ウエハの主面の外周部近傍に、前記ＭＩＳＦＥＴのしきい値電圧を調整するための第２の不純物を選択的に導入する工程、
（ｅ）前記素子分離領域によって周囲を規定された前記半導体ウエハの主面の活性領域にＭＩＳＦＥＴを形成する工程。A method of manufacturing a semiconductor device including the following steps;
(A) a step of forming an insulating film on the inside of the groove and on the semiconductor wafer after forming the groove in the element isolation region of the main surface of the semiconductor wafer;
(B) forming the element isolation groove in the element isolation region by removing the insulating film outside the groove by a chemical mechanical polishing method and leaving the insulating film inside the groove;
(C) introducing a first impurity for adjusting a threshold voltage of the MISFET into the main surface of the semiconductor wafer in which the element isolation trench is formed;
(D) selectively introducing a second impurity for adjusting a threshold voltage of the MISFET in the vicinity of the outer peripheral portion of the main surface of the semiconductor wafer into which the first impurity is introduced;
(E) forming a MISFET in the active region of the main surface of the semiconductor wafer, the periphery of which is defined by the element isolation region;

請求項１記載の半導体装置の製造方法において、前記絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film is a silicon oxide film.

請求項１記載の半導体装置の製造方法において、前記（ｄ）工程は、
（ｄ−１）前記半導体ウエハの主面上にフォトレジスト膜を形成した後、前記半導体ウエハの主面の外周部近傍の前記フォトレジスト膜を露光、現像して取り除く工程、
（ｄ−２）前記フォトレジスト膜をマスクにしたイオン注入法によって、前記半導体ウエハの主面の外周部近傍に前記第２の不純物を選択的に導入する工程、
を含むことを特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the step (d) includes:
(D-1) A step of forming a photoresist film on the main surface of the semiconductor wafer and then removing the photoresist film in the vicinity of the outer peripheral portion of the main surface of the semiconductor wafer by exposure and development;
(D-2) a step of selectively introducing the second impurity in the vicinity of the outer peripheral portion of the main surface of the semiconductor wafer by an ion implantation method using the photoresist film as a mask;
A method for manufacturing a semiconductor device, comprising:

請求項１記載の半導体装置の製造方法において、前記ＭＩＳＦＥＴは、ＤＲＡＭのメモリセルを構成していることを特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the MISFET constitutes a memory cell of a DRAM.

請求項１記載の半導体装置の製造方法において、前記第２の不純物のドーズ量は、約２×１０¹²／ｃｍ²であることを特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein a dose amount of the second impurity is about 2 * 10 < ¹² > / cm < ² >.