JP4366265B2

JP4366265B2 - Semiconductor memory device

Info

Publication number: JP4366265B2
Application number: JP2004212101A
Authority: JP
Inventors: 知恵久都内; 勇治十代
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-07-20
Filing date: 2004-07-20
Publication date: 2009-11-18
Anticipated expiration: 2024-07-20
Also published as: JP2006032796A

Description

本発明は、強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子を備えた半導体記憶装置及びその製造方法に関する。 The present invention relates to a semiconductor memory device including a capacitive element having a concave three-dimensional structure using a ferroelectric or high dielectric as a capacitive insulating film, and a method for manufacturing the same.

強誘電体キャパシタは、プレーナ型構造を用いた小容量の素子が量産され始め、最近ではスタック型構造を使用した大容量の素子が開発の中心となってきている。このスタック型の強誘電体キャパシタは、下部電極の直下に下部電極と半導体基板とを電気的に接続するコンタクトプラグを配置する構造を採ることにより、セルサイズを縮小して集積度の向上を図っている。さらに今後、半導体素子の微細化が進むに従い、プレーナ型の容量素子ではメモリ動作に必要な電荷量を確保することが困難になり、立体型の容量素子を備えた立体スタック型の構造が必要となる。 Ferroelectric capacitors have begun to be mass-produced with small capacity elements using a planar structure, and recently, large capacity elements using a stack type structure have become the focus of development. This stack type ferroelectric capacitor employs a structure in which a contact plug for electrically connecting the lower electrode and the semiconductor substrate is disposed immediately below the lower electrode, thereby reducing the cell size and improving the degree of integration. ing. In the future, as the miniaturization of semiconductor elements progresses, it becomes difficult to ensure the amount of charge necessary for memory operation with a planar type capacitive element, and a three-dimensional stack type structure including a three-dimensional type capacitive element is required. Become.

このような立体スタック型の構造を実現するには、表面積を大きくするために段差が設けられた下部電極の上に強誘電体膜及び上部電極を形成する必要があり、従来から、特許文献１に示されるような、開口部（ホール）内に強誘電体膜や電極を形成するコンケイブ型構造の容量素子が化学気相蒸着法（ＣＶＤ：Chemical Vapor Deposition）法を用いて形成されている。 In order to realize such a three-dimensionally stacked structure, it is necessary to form a ferroelectric film and an upper electrode on a lower electrode provided with a step in order to increase the surface area. As shown in FIG. 1, a concave structure capacitive element for forming a ferroelectric film or an electrode in an opening (hole) is formed by using a chemical vapor deposition (CVD) method.

以下に、従来の強誘電体メモリの強誘電体キャパシタ構造について、図面を参照しながら説明する。図８は従来例に係る強誘電体メモリの要部断面を示している。シリコンからなる半導体基板１００上に酸化物（ＳｉＯ₂）１０５と反射防止膜である窒化物（ＳｉＯＮ）１１０とからなる第１の層間絶縁膜１１５が堆積されており、第１の層間絶縁膜１１５を貫通して半導体基板１００に形成された半導体素子の活性領域（図示せず）を露出させるストレージコンタクト孔が形成されている。 Hereinafter, a ferroelectric capacitor structure of a conventional ferroelectric memory will be described with reference to the drawings. FIG. 8 shows a cross section of a main part of a ferroelectric memory according to a conventional example. A first interlayer insulating film 115 made of oxide (SiO ₂ ) 105 and nitride (SiON) 110 as an antireflection film is deposited on a semiconductor substrate 100 made of silicon, and the first interlayer insulating film 115 is deposited. A storage contact hole is formed through which the active region (not shown) of the semiconductor element formed in the semiconductor substrate 100 is exposed.

ストレージコンタクト孔の下部には、ＣＶＤ法によりポリシリコン膜１２０が堆積されており、その上部のプラグ凹みには酸素雰囲気下での高温の熱処理において酸素がストレージ電極を介して拡散することにより、ポリシリコンプラグとストレージ電極との界面においてポリシリコン酸化が誘発されることを防止するためにバリアメタル１３０が配されている。また、ポリシリコン膜１２０とバリアメタル１３０との間には接触抵抗を低減するためにシリサイド層１２５が形成されている。 A polysilicon film 120 is deposited under the storage contact hole by a CVD method, and oxygen diffuses through the storage electrode in the high-temperature heat treatment under an oxygen atmosphere in the plug recess above the storage hole. A barrier metal 130 is provided to prevent polysilicon oxidation from being induced at the interface between the silicon plug and the storage electrode. A silicide layer 125 is formed between the polysilicon film 120 and the barrier metal 130 in order to reduce contact resistance.

第１の層間絶縁膜１１５の上には、ＳｉＯＮからなるエッチング阻止層１３５、ＳｉＯ₂からなる酸化膜１４０及びＳｉＯＮからなる反射防止膜１４５を堆積し第２の層間絶縁膜１５０が形成されている。なお、第２の層間絶縁膜１５０はＣＭＰ（Chemical Mechanical Polishing）法により研磨され平坦化されている。また、第２の層間絶縁膜１５０の所望の位置には凹状キャパシタのストレージノード孔１５５がドライエッチング法により形成されている。 On the first interlayer insulating film 115, an etching blocking layer 135 made of SiON, an oxide film 140 made of SiO ₂ and an antireflection film 145 made of SiON are deposited to form a second interlayer insulating film 150. . The second interlayer insulating film 150 is polished and planarized by a CMP (Chemical Mechanical Polishing) method. Further, a storage node hole 155 of a concave capacitor is formed at a desired position of the second interlayer insulating film 150 by a dry etching method.

凹状キャパシタのストレージノード孔１５５には、ＣＶＤ法により形成された厚さ５〜５０ｎｍの下部電極１６０と、ＡＬＤ（atomic layer deposition）法により形成された強誘電体であるＢＳＴ（Barium Strontium Titanate）薄膜１６５及びＣＶＤ法により形成されたＢＳＴ薄膜１７０と、ＣＶＤ法又はスパッタ法により導電性材料からなる上部電極１７５が形成されている。 In the storage node hole 155 of the concave capacitor, a lower electrode 160 having a thickness of 5 to 50 nm formed by a CVD method and a BST (Barium Strontium Titanate) thin film which is a ferroelectric formed by an ALD (atomic layer deposition) method. 165 and the BST thin film 170 formed by the CVD method and the upper electrode 175 made of a conductive material are formed by the CVD method or the sputtering method.

以上のように、コンケイブ型の立体スタック構造の容量素子が形成されており、微細で集積度の高い強誘電体キャパシタを実現している。
特開２００３−７８５９号公報（第８頁、第５図） As described above, the concave-type three-dimensionally stacked capacitor element is formed, and a fine and highly integrated ferroelectric capacitor is realized.
JP 2003-7859 A (Page 8, FIG. 5)

しかしながら、前記の強誘電体キャパシタを製造する場合には、第２の層間絶縁膜１５０をＣＭＰ法により研磨しており、ウェハ全面において第２の層間絶縁膜１５０の厚さを一様にすることはＣＭＰの面内均一性の観点から非常に困難である。第２の層間絶縁膜１５０の厚さにばらつきが生じた場合には、以下のような理由により半導体装置の動作が不安定になるという問題がある。 However, when the ferroelectric capacitor is manufactured, the second interlayer insulating film 150 is polished by the CMP method so that the thickness of the second interlayer insulating film 150 is uniform over the entire surface of the wafer. Is very difficult from the viewpoint of in-plane uniformity of CMP. When the thickness of the second interlayer insulating film 150 varies, there is a problem that the operation of the semiconductor device becomes unstable for the following reason.

図９は従来例に係る半導体記憶装置における問題点を説明するために、従来例の半導体装置を製造する各工程における断面構成を示している。なお、説明を容易にするために、図８の一部の構成要素を省略している。 FIG. 9 shows a cross-sectional configuration in each process of manufacturing a conventional semiconductor device in order to explain problems in the conventional semiconductor memory device. For ease of explanation, some components in FIG. 8 are omitted.

ＣＭＰ法により研磨された第２の層間絶縁膜１５０の厚さは均一ではなく、図９（ａ）に示すようになだらかに変化したり、図示していないが一部に段差を生じたりする。その結果、図９（ｂ）に示すように、第２の層間絶縁膜１５０の膜厚が厚い領域に形成された凹状キャパシタのストレージノード孔１５５ｂと、膜厚の薄い領域に形成されたストレージノード孔１５５ａとでは、その高さが異なることになる。 The thickness of the second interlayer insulating film 150 polished by the CMP method is not uniform, and changes gently as shown in FIG. 9A, or a step is formed in a part, although not shown. As a result, as shown in FIG. 9B, the storage node hole 155b of the concave capacitor formed in the thick region of the second interlayer insulating film 150 and the storage node formed in the thin region. The height of the hole 155a is different.

ストレージノード孔に形成される強誘電体キャパシタは、すべてのキャパシタにおいて同一の容量であることが好ましい。しかし、図９（ｂ）に示すストレージノード孔１５５ａ及びストレージノード孔１５５ｂに対して、同一のパターンを用いて強誘電体キャパシタを形成した場合には、図９（ｃ）に示すように、高さの高いストレージノード孔に形成された強誘電体キャパシタ２００ｂと、高さの低いストレージノード孔に形成された強誘電体キャパシタ２００ａとでは、その容量が異なることになる。これは、上部電極１７５ａと上部電極１７５ｂとの表面積又は下部電極１６０ａと下部電極１６０ｂとの表面積が、それぞれのストレージノード孔の高さに依存して異なり、容量絶縁膜１７０ａと容量絶縁膜１７０ｂとにそれぞれ生じる分極の大きさが異なることによる。 It is preferable that the ferroelectric capacitors formed in the storage node holes have the same capacity in all capacitors. However, when a ferroelectric capacitor is formed using the same pattern with respect to the storage node hole 155a and the storage node hole 155b shown in FIG. 9B, as shown in FIG. The capacitance of the ferroelectric capacitor 200b formed in the storage node hole having a high height is different from that of the ferroelectric capacitor 200a formed in the storage node hole having a low height. This is because the surface area of the upper electrode 175a and the upper electrode 175b or the surface area of the lower electrode 160a and the lower electrode 160b differs depending on the height of each storage node hole, and the capacitive insulating film 170a and the capacitive insulating film 170b This is due to the difference in the magnitude of polarization generated in each.

以上のように、従来の半導体記憶装置には層間絶縁膜の膜厚がばらつくことにより強誘電体キャパシタの蓄積容量にばらつきが生じ、その結果、半導体記憶装置の動作が不安定になり、半導体記憶装置の信頼性が低下するという問題がある。 As described above, in the conventional semiconductor memory device, the storage capacity of the ferroelectric capacitor varies due to the variation in the thickness of the interlayer insulating film. As a result, the operation of the semiconductor memory device becomes unstable and the semiconductor memory device becomes unstable. There is a problem that the reliability of the apparatus is lowered.

本発明は、前記従来の問題を解決し、基板の上に設けられた強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子において、各容量素子の高さが異なっている場合においても、各容量素子の容量が等しく、動作が安定な信頼性が高い半導体記憶装置を実現できるようにすることを目的とする。 The present invention solves the above-mentioned conventional problems, and in a capacitive element having a concave three-dimensional structure in which a ferroelectric or high dielectric provided on a substrate is a capacitive insulating film, the height of each capacitive element is different. Even in such a case, an object is to realize a highly reliable semiconductor memory device in which the capacitance of each capacitor element is equal and the operation is stable.

上記目的を達成するため、本発明の半導体記憶装置は、層間絶縁膜の上と層間絶縁膜に設けられた開口部とにまたがるように形成された複数の容量素子を備え、各容量素子の層間絶縁膜の上に形成された部分の面積を、各容量素子の容量が等しくなるように設定する構成とする。 In order to achieve the above object, a semiconductor memory device according to the present invention includes a plurality of capacitive elements formed so as to straddle an interlayer insulating film and an opening provided in the interlayer insulating film. The area of the portion formed on the insulating film is set so that the capacitance of each capacitive element is equal.

具体的に本発明に係る半導体記憶装置は、半導体基板の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、第２の層間絶縁膜に形成され且つ第１の層間絶縁膜を露出させる複数の開口部と、各開口部に形成され、それぞれが下部電極、容量絶縁膜及び上部電極からなる複数の容量素子とを備えた半導体記憶装置対象とし、複数の容量素子のうち少なくとも２つの容量素子が形成された開口部は、その底面から上端までの高さが互いに異なっており、少なくとも２つの容量素子を含む各容量素子の容量は、等しいことを特徴とする。 Specifically, a semiconductor memory device according to the present invention includes a first interlayer insulating film formed on a semiconductor substrate, a second interlayer insulating film formed on the first interlayer insulating film, and a second interlayer insulating film. A plurality of openings formed in the interlayer insulating film and exposing the first interlayer insulating film, and a plurality of capacitance elements formed in each opening, each including a lower electrode, a capacitive insulating film, and an upper electrode. Each of the capacitive elements including at least two capacitive elements has an opening in which at least two capacitive elements among a plurality of capacitive elements are formed, and the height from the bottom surface to the upper end is different from each other. Are equal in capacity.

本発明の半導体記憶装置によれば、半導体基板の上に形成された第２の層間絶縁膜に設けられた開口部に立体型の容量素子が設けられており、開口部の底面から上端までの高さが互いに異なる開口部に各容量素子が形成されている場合においても、各容量素子の容量が等しいため、動作が安定な信頼性が高い半導体記憶装置を実現することができる。 According to the semiconductor memory device of the present invention, the three-dimensional capacitive element is provided in the opening provided in the second interlayer insulating film formed on the semiconductor substrate, and the bottom to the upper end of the opening are provided. Even when the capacitor elements are formed in openings having different heights, the capacitance of each capacitor element is equal, so that a semiconductor memory device with stable operation and high reliability can be realized.

本発明の半導体記憶装置において、各下部電極同士又は各上部電極同士の表面積は互いに等しいことが好ましい。このような構成とすることにより、開口部の底面から上端までの高さが互いに異なる開口部に各容量素子が形成されている場合においても、各容量素子の容量を決定する下部電極又は上部電極の表面積が互いに等しいため、各容量素子の容量を確実に等しくすることができる。 In the semiconductor memory device of the present invention, the surface areas of the lower electrodes or the upper electrodes are preferably equal to each other. By adopting such a configuration, even when each capacitive element is formed in an opening having different heights from the bottom surface to the upper end of the opening, the lower electrode or the upper electrode that determines the capacitance of each capacitive element Since the surface areas of the capacitors are equal to each other, the capacitances of the capacitive elements can be surely equalized.

本発明の半導体記憶装置において、容量絶縁膜は強誘電体であり、各容量素子に同一の電圧を印加した場合に容量絶縁膜に発現する誘電体残留分極量は互いに等しいことが好ましい。このような構成とすることにより、同一の電圧を印加した場合に強誘電体である容量絶縁膜に発現する誘電体残留分極量が互いに等しいため、各容量素子の容量を確実に等しくすることができる。 In the semiconductor memory device of the present invention, it is preferable that the capacitive insulating film is a ferroelectric, and the dielectric residual polarization amounts appearing in the capacitive insulating film when the same voltage is applied to each capacitive element are preferably equal to each other. By adopting such a configuration, when the same voltage is applied, the dielectric residual polarization amounts appearing in the capacitive insulating film that is a ferroelectric material are equal to each other, so that the capacitance of each capacitive element can be reliably equalized. it can.

本発明の半導体記憶装置において、第２の層間絶縁膜は、厚さが不均一な領域を有していてもよい。このような場合においても、各容量素子の容量を確実に等しくすることができる。 In the semiconductor memory device of the present invention, the second interlayer insulating film may have a region with a non-uniform thickness. Even in such a case, the capacitance of each capacitive element can be made equal.

本発明の半導体記憶装置において、各容量素子は、各開口部と、第２の層間絶縁膜の上面における各開口部の周辺領域である鍔部とにまたがって形成されており、各鍔部の広さは、各下部電極同士又は各上部電極同士の表面積が互いに等しくなるように設定されていることが好ましい。このようにすることにより容量素子の容量を確実に等しくすることができる。 In the semiconductor memory device of the present invention, each capacitive element is formed across each opening and the collar that is a peripheral region of each opening on the upper surface of the second interlayer insulating film. The width is preferably set such that the surface areas of the lower electrodes or the upper electrodes are equal to each other. By doing in this way, the capacity | capacitance of a capacitive element can be made equal equally.

本発明の半導体記憶装置において、第２の層間絶縁膜は、複数層の絶縁膜が積層された積層膜であり、各容量素子は、各開口部と、各開口部の上端が位置する各絶縁膜の上面における各開口部の周辺領域である鍔部とにまたがって形成されており、各鍔部の広さは、各下部電極同士又は各上部電極同士の表面積が互いに等しくなるように設定されていることが好ましい。 In the semiconductor memory device of the present invention, the second interlayer insulating film is a stacked film in which a plurality of insulating films are stacked, and each capacitor element has each opening, and each insulating member in which the upper end of each opening is positioned. It is formed across the ridge that is the peripheral region of each opening on the upper surface of the film, and the width of each ridge is set so that the surface areas of the lower electrodes or the upper electrodes are equal to each other. It is preferable.

このような構成とすることにより、各容量素子が異なる絶縁膜に形成されている場合においても、各容量素子の容量を等しくすることができる。 With such a configuration, even when each capacitive element is formed in a different insulating film, the capacitance of each capacitive element can be made equal.

本発明の半導体装置において、少なくとも２つの容量素子の各鍔部は、複数の絶縁膜のうち異なる絶縁膜の上面にそれぞれ設けられていることが好ましい。このような構成とすることにより各容量素子に接続される配線を立体化することが可能となるので、半導体記憶装置の集積度を高くすることができる。 In the semiconductor device of the present invention, it is preferable that the flanges of the at least two capacitive elements are respectively provided on the upper surfaces of different insulating films among the plurality of insulating films. With such a structure, the wiring connected to each capacitor can be three-dimensionalized, so that the degree of integration of the semiconductor memory device can be increased.

本発明の半導体装置において、少なくとも２つの容量素子は、各鍔部が互いに重なり合う部分を有するように隣り合って配置されていることが好ましい。このような構成とすることにより、容量素子を設ける間隔を狭くすることができるため、集積度をより高くすることが可能となる。 In the semiconductor device of the present invention, it is preferable that the at least two capacitive elements are arranged adjacent to each other so that the flanges have portions overlapping each other. With such a structure, an interval at which the capacitor element is provided can be narrowed, so that the degree of integration can be further increased.

本発明の半導体記憶装置は、基板の上に複数の半導体素子が形成されており、複数の容量素子のうち所定の容量素子と複数の半導体素子のうち所定の半導体素子とを接続する導電性のプラグ電極が第１の層間絶縁膜に埋め込まれていることが好ましい。このような構成とすることにより、容量素子を確実に半導体素子に接続することができる。 In the semiconductor memory device of the present invention, a plurality of semiconductor elements are formed on a substrate, and a conductive element that connects a predetermined capacitor element among the plurality of capacitor elements and a predetermined semiconductor element among the plurality of semiconductor elements. The plug electrode is preferably embedded in the first interlayer insulating film. With such a structure, the capacitor can be reliably connected to the semiconductor element.

本発明に係る半導体装置の製造方法は、半導体基板の上に形成された第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に、第１の層間絶縁膜の上面における所定の領域を露出させる複数の開口部を形成する工程と、各開口部の底面及び側壁と第２の層間絶縁膜の上面とに下部導電体膜と誘電体膜と上部誘電体膜とからなる容量膜を形成する工程と、容量膜を所定のマスクを用いてエッチングすることにより、各開口部の周辺領域である鍔部を除く領域から容量膜を選択的に除去することにより、各開口部の底面及び側壁並びに各鍔部を覆う各下部電極、各容量絶縁膜及び各上部電極をそれぞれ形成する複数のエッチング工程とを含む第１の容量素子形成工程を備え、下部導電体膜又は上部導電体膜に対するエッチング工程は、各下部電極同士又は各上部電極同士の表面積が各開口部の高さに応じて互いに等しくなるように設定されたマスクを用いることを特徴とする。 The method for manufacturing a semiconductor device according to the present invention includes a step of forming a second interlayer insulating film on a first interlayer insulating film formed on a semiconductor substrate, and a first interlayer insulating film on the first interlayer insulating film. Forming a plurality of openings exposing a predetermined region on the upper surface of the interlayer insulating film, a lower conductor film and a dielectric film on the bottom surface and side walls of each opening and the upper surface of the second interlayer insulating film; A step of forming a capacitive film composed of an upper dielectric film, and etching the capacitive film using a predetermined mask, thereby selectively removing the capacitive film from the region excluding the collar portion that is the peripheral region of each opening. A first capacitor element forming step including a plurality of etching steps for forming each bottom electrode, each capacitor insulating film and each top electrode covering the bottom and side walls and each flange of each opening, The effect on the lower conductor film or the upper conductor film Ing process is characterized by using a mask surface area between the lower electrodes or between the upper electrode is set to be equal to each other in accordance with the height of each opening.

本発明の半導体記憶装置の製造方法によれば、各下部電極同士又は各上部電極同士の表面積が互いに等しくなるように設定されたマスクを用いてエッチングを行い、各下部電極又は各上部電極を形成するため、各容量素子を形成する開口部の高さが互いに異なっている場合においても、各容量素子の容量を等しくすることができるので、動作が安定な信頼性が高い半導体記憶装置を容易に製造することができる。 According to the method for manufacturing a semiconductor memory device of the present invention, etching is performed using a mask set so that the surface areas of the lower electrodes or the upper electrodes are equal to each other, thereby forming the lower electrodes or the upper electrodes. Therefore, even when the heights of the openings for forming each capacitor element are different from each other, the capacitance of each capacitor element can be made equal, so that a highly reliable semiconductor memory device with stable operation can be easily obtained. Can be manufactured.

本発明の半導体記憶装置の製造方法は、第１の容量素子形成工程よりも後に、第２の層間絶縁膜の上に第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜に、第１の層間絶縁膜の上面における所定の領域を露出させる複数の開口部を形成する工程と、各開口部の底面及び側壁と第３の層間絶縁膜の上面とに下部導電体膜と誘電体膜と上部誘電体膜とからなる容量膜を形成する工程と、容量膜を所定のマスクを用いてエッチングすることにより、各開口部の周辺領域である鍔部を除く領域から容量膜を選択的に除去することにより、各開口部の底面及び側壁並びに各鍔部を覆う各下部電極、各容量絶縁膜及び各上部電極をそれぞれ形成する複数のエッチング工程とを含む第２の容量素子形成工程をさらに備え、第１の容量素子形成工程により形成された各第１の容量素子と第２の容量素子形成工程により形成された各第２の容量素子とは、容量が等しいことが好ましい。このような構成とすることにより、各容量素子が立体的に配置された、各容量素子に接続される配線の自由度が高い半導体記憶装置における各容量素子の容量を等しくすることができる。 The method for manufacturing a semiconductor memory device according to the present invention includes a step of forming a third interlayer insulating film on the second interlayer insulating film after the first capacitor element forming step, and a step of forming a third interlayer insulating film on the third interlayer insulating film. A step of forming a plurality of openings exposing a predetermined region on the upper surface of the first interlayer insulating film; a lower conductor film and a dielectric on the bottom surface and side walls of each opening and the upper surface of the third interlayer insulating film; Capacitor film is selected from the region excluding the ridge that is the peripheral region of each opening by forming the capacitor film composed of the body film and the upper dielectric film, and etching the capacitor film using a predetermined mask A second capacitor element forming step including a plurality of etching steps for forming each lower electrode, each capacitor insulating film, and each upper electrode respectively covering the bottom and side walls of each opening and each flange, And further comprising a first capacitor element forming step. Formed with the first capacitive element and each of the second capacitive element formed by the second capacitive element forming step, it is preferable that the capacity is equal. With such a configuration, it is possible to equalize the capacitance of each capacitive element in a semiconductor memory device in which the capacitive elements are arranged in three dimensions and the degree of freedom of wiring connected to each capacitive element is high.

この場合において、第１の容量素子と第２の容量素子とが隣り合った位置に形成されていることが好ましい。また、隣り合った位置に形成された第１の容量素子と第２の容量素子とは、鍔部が互いに重なり合う部分を有するように形成されていることが好ましい。このようにすることにより、各容量素子の容量を等しくすると共に、より集積度の高い半導体記憶装置を容易に製造することが可能となる。 In this case, it is preferable that the first capacitor element and the second capacitor element are formed at positions adjacent to each other. Moreover, it is preferable that the 1st capacitive element and 2nd capacitive element which were formed in the adjacent position are formed so that a collar part may mutually overlap. By doing so, it is possible to easily manufacture a semiconductor memory device having a higher degree of integration while making the capacitances of the respective capacitive elements equal.

本発明に係る半導体記憶装置及びその製造方法によれば、基板の上に設けられた強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子において、各容量素子の高さが異なっている場合においても、各容量素子の容量を等しくすることができるため、動作が安定な信頼性が高い半導体記憶装置を実現することが可能となる。 According to the semiconductor memory device and the manufacturing method thereof according to the present invention, in a capacitive element having a concave three-dimensional structure using a ferroelectric or high-dielectric provided on a substrate as a capacitive insulating film, Even in the case where the capacitances are different, the capacitance of each capacitor can be made equal, so that it is possible to realize a highly reliable semiconductor memory device with stable operation.

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体記憶装置を示しており、図１（ａ）は、平面構成を示しており、図１（ｂ）は図１（ａ）におけるＩｂ−Ｉｂ線に沿った断面構成を示している。 (First embodiment)
FIG. 1 shows a semiconductor memory device according to the first embodiment of the present invention, FIG. 1 (a) shows a planar configuration, and FIG. 1 (b) shows Ib-Ib in FIG. 1 (a). A cross-sectional configuration along the line is shown.

図１（ａ）及び（ｂ）に示すように、シリコンからなる半導体基板１１の上に、膜厚が３００ｎｍ〜８００ｎｍの酸化シリコン（ＳｉＯ₂）又は窒化シリコン（ＳｉＮ）からなる第１の層間絶縁膜１７と、厚さが１μｍのＳｉＯ₂からなる第２の層間絶縁膜１９とが堆積されている。 As shown in FIGS. 1A and 1B, on a semiconductor substrate 11 made of silicon, a first interlayer insulation made of silicon oxide (SiO ₂ ) or silicon nitride (SiN) having a film thickness of 300 nm to 800 nm. A film 17 and a second interlayer insulating film 19 made of SiO ₂ having a thickness of 1 μm are deposited.

第２の層間絶縁膜１９には、第２の層間絶縁膜１９を貫通し第１の層間絶縁膜１７を露出させる直径が０．６μｍの第１の開口部２７ａが設けられており、第１の開口部２７ａの底面及び側壁と第２の層間絶縁膜１９の上面における第１の開口部２７ａの周辺領域である第１の鍔部３２ａとにまたがって第１の下部電極２０ａ、第１の容量絶縁膜２１ａ及び第１の上部電極２２ａが順次堆積されることにより、第１の容量素子２３ａが形成されている。 The second interlayer insulating film 19 is provided with a first opening 27 a having a diameter of 0.6 μm that penetrates the second interlayer insulating film 19 and exposes the first interlayer insulating film 17. The first lower electrode 20a and the first lower electrode 20a span the bottom and side walls of the opening 27a and the first flange 32a which is the peripheral region of the first opening 27a on the upper surface of the second interlayer insulating film 19. By sequentially depositing the capacitive insulating film 21a and the first upper electrode 22a, the first capacitive element 23a is formed.

第１の下部電極２０ａは下層からイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ₂）及び白金（Ｐｔ）が順次積層された積層膜であり、各層の厚さは１０ｎｍ〜５０ｎｍである。第１の容量絶縁膜２１ａは、強誘電体であるＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）からなり、厚さは１２．５ｎｍ〜１００ｎｍである。また、第１の上部電極２２ａはＰｔからなり厚さは１０ｎｍ〜５０ｎｍである。なお、図示していないが第１の上部電極２２ａには配線が接続されている。 The first lower electrode 20a is a laminated film in which iridium (Ir), iridium oxide (IrO ₂ ), and platinum (Pt) are sequentially laminated from the lower layer, and the thickness of each layer is 10 nm to 50 nm. The first capacitor insulating film 21a is made of SrBi ₂ (Ta _x Nb _1-x ) ₂ O ₉ (0 ≦ x ≦ 1), which is a ferroelectric, and has a thickness of 12.5 nm to 100 nm. The first upper electrode 22a is made of Pt and has a thickness of 10 nm to 50 nm. Although not shown, a wiring is connected to the first upper electrode 22a.

一方、半導体基板１１の上には、不純物が拡散された活性領域１５ａ、ゲート絶縁膜１３ａ及びゲート電極１４ａからなる第１の半導体素子１６ａが形成され、第１の半導体素子１６ａの活性層１５ａと第１の容量素子２３ａの第１の下部電極２０ａとはプラグ電極１８ａにより電気的に接続されている。なお、プラグ電極１８ａはタングステン（Ｗ）又はｎ型不純物がドープされた低抵抗ポリシリコンにより形成されている。 On the other hand, a first semiconductor element 16a including an active region 15a in which impurities are diffused, a gate insulating film 13a, and a gate electrode 14a is formed on the semiconductor substrate 11, and the active layer 15a of the first semiconductor element 16a and The first lower electrode 20a of the first capacitive element 23a is electrically connected by the plug electrode 18a. The plug electrode 18a is made of low resistance polysilicon doped with tungsten (W) or n-type impurities.

また、第１の半導体素子１６ａ及び第１の容量素子２３ａに隣接して、それぞれ第２の半導体素子１６ｂ及び第２の容量素子２３ｂが形成されており、第１の半導体素子１６ａと第２の半導体素子１６ｂ及び第１の容量素子２３ａと第２の容量素子２３ｂとは同一の構造を有している。さらに、半導体基板１１における第１の半導体素子１６ａと第２の半導体素子１６ｂとの間の領域にはＳｉＯ₂からなる素子分離領域１２が設けられており、第１の半導体素子１６ａと第２の半導体素子１６ｂとは絶縁分離されている。なお、図示していないが第２の上部電極２２ｂには配線が接続されている。 In addition, a second semiconductor element 16b and a second capacitor element 23b are formed adjacent to the first semiconductor element 16a and the first capacitor element 23a, respectively, and the first semiconductor element 16a and the second capacitor element 23b are formed. The semiconductor element 16b, the first capacitor element 23a, and the second capacitor element 23b have the same structure. Further, an element isolation region 12 made of SiO ₂ is provided in a region between the first semiconductor element 16a and the second semiconductor element 16b in the semiconductor substrate 11, and the first semiconductor element 16a and the second semiconductor element 16b are provided. The semiconductor element 16b is insulated and separated. Although not shown, a wiring is connected to the second upper electrode 22b.

本実施形態において、第２の層間絶縁膜１９の膜厚は均一ではなくなだらかに変化している。このため、第１の容量素子２３ａが設けられている第１の開口部２７ａの高さｈ１と第２の容量素子２３ｂが設けられている第２の開口部２７ｂの高さｈ２とは同一ではなく、本実施形態においてはｈ２がｈ１と比べて高くなっている。ここで、第１の開口部２７ａの高さｈ１は第１の開口部２７ａの中心部におけるプラグコンタクト１８ａの上面からの高さであり、第２の開口部２７ｂの高さｈ２は第２の開口部２７ｂの中心部におけるプラグコンタクト１８ｂの上面からの高さである。 In the present embodiment, the film thickness of the second interlayer insulating film 19 is not uniform but changes gently. For this reason, the height h1 of the first opening 27a where the first capacitive element 23a is provided is not the same as the height h2 of the second opening 27b where the second capacitive element 23b is provided. In the present embodiment, h2 is higher than h1. Here, the height h1 of the first opening 27a is the height from the upper surface of the plug contact 18a at the center of the first opening 27a, and the height h2 of the second opening 27b is the second height h2. This is the height from the upper surface of the plug contact 18b at the center of the opening 27b.

本実施形態においては、第１の下部電極２０ａのうち第１の開口部２７ａの側壁に形成されている部分の表面積は、第２の下部電極２０ｂのうち第２の開口部２７ｂの側壁に形成されている部分の表面積と比べて小さくなっている。このため、第１の鍔部３２ａにおける第１の下部電極２０ａの表面積を、第２の鍔部３２ｂにおける第２の下部電極２０ｂの表面積よりも大きくすることにより、第１の下部電極２０ａの表面積が第２の下部電極２０ｂの表面積と等しくなるように補正している。これにより第１の容量素子２３ａと第２の容量素子２３ｂとの容量を等しくすることができる。 In the present embodiment, the surface area of the portion of the first lower electrode 20a formed on the sidewall of the first opening 27a is formed on the sidewall of the second opening 27b of the second lower electrode 20b. It is smaller than the surface area of the part. For this reason, by making the surface area of the first lower electrode 20a in the first flange part 32a larger than the surface area of the second lower electrode 20b in the second flange part 32b, the surface area of the first lower electrode 20a. Is corrected to be equal to the surface area of the second lower electrode 20b. Thereby, the capacity | capacitance of the 1st capacitive element 23a and the 2nd capacitive element 23b can be made equal.

なお、第１の開口部２７ａの高さｈ１及び第２の開口部２７ｂの高さｈ２は、第１の層間絶縁膜１７の上に形成された第２の層間絶縁膜１９の膜厚分布をエリプソメトリ法又は段差測定法等によりあらかじめ調べておくことにより求めることができる。 Note that the height h1 of the first opening 27a and the height h2 of the second opening 27b depend on the film thickness distribution of the second interlayer insulating film 19 formed on the first interlayer insulating film 17. It can be obtained by checking in advance by an ellipsometry method or a step measurement method.

以下に、本実施形態の半導体記憶装置の製造方法について図２を参照しながら説明する。図２（ａ）から図２（ｄ）は本実施形態の半導体記憶装置の製造工程を工程順に示している。 Hereinafter, a method for manufacturing the semiconductor memory device of this embodiment will be described with reference to FIG. 2A to 2D show the manufacturing process of the semiconductor memory device of this embodiment in the order of steps.

図２（ａ）に示すようにまず、シリコンからなる半導体基板１１の上にシリコン酸化膜からなる素子分離領域１２を形成する。次に、第１の半導体素子１６ａ及び第２の半導体素子１６ｂを既知の方法により半導体基板１１の上に形成する。 As shown in FIG. 2A, first, an element isolation region 12 made of a silicon oxide film is formed on a semiconductor substrate 11 made of silicon. Next, the first semiconductor element 16a and the second semiconductor element 16b are formed on the semiconductor substrate 11 by a known method.

次に、第１の半導体素子１６ａ及び第２の半導体素子１６ｂが形成された半導体基板１１の上に、ＳｉＯ₂又はＳｉＮをＣＶＤ法により堆積した後、ＣＭＰ法により平坦化し厚さを３００ｎｍ〜８００ｎｍとして第１の層間絶縁膜１７を形成する。 Next, SiO ₂ or SiN is deposited on the semiconductor substrate 11 on which the first semiconductor element 16a and the second semiconductor element 16b are formed by the CVD method, and then planarized by the CMP method to have a thickness of 300 nm to 800 nm. As a result, a first interlayer insulating film 17 is formed.

次に、第１の層間絶縁膜１７をドライエッチングすることにより第１の半導体素子１６ａの活性層１５ａ及び第２の半導体素子１６ｂの活性層１５ｂを露出させるコンタクトホールを形成する。続いて、コンタクトホールを含む層間絶縁膜１７の上にタングステン又はｎ型不純物がドープされた低抵抗ポリシリコン膜を形成した後、ＣＭＰ法により不要部分のタングステン又は低抵抗ポリシリコン膜を除去してプラグ電極１８ａ及びプラグ電極１８ｂを形成する。 Next, the first interlayer insulating film 17 is dry-etched to form contact holes that expose the active layer 15a of the first semiconductor element 16a and the active layer 15b of the second semiconductor element 16b. Subsequently, a low-resistance polysilicon film doped with tungsten or n-type impurities is formed on the interlayer insulating film 17 including the contact holes, and then unnecessary portions of the tungsten or low-resistance polysilicon film are removed by CMP. Plug electrode 18a and plug electrode 18b are formed.

プラグ電極１８ａ及びプラグ電極１８ｂを形成した後、ＳｉＯ₂をＣＶＤ法により堆積し、さらにＣＭＰ法を用いて研磨し平坦化することにより第２の層間絶縁膜１９を形成する。この場合において、容量素子の容量を確保するために第２の層間絶縁膜１９の膜厚は１μｍ以上とすることが好ましい。 After forming the plug electrode 18a and the plug electrode 18b, the second interlayer insulating film 19 is formed by depositing SiO ₂ by the CVD method, and further polishing and planarizing using the CMP method. In this case, the thickness of the second interlayer insulating film 19 is preferably 1 μm or more in order to ensure the capacitance of the capacitor.

次に、図２（ｂ）に示すように第２の層間絶縁膜１９をドライエッチングして、第２の層間絶縁膜１９を貫通し且つプラグ電極１８ａ及びプラグ電極１８ｂを露出させる第１の開口部２７ａ及び第２の開口部２７ｂを形成する。 Next, as shown in FIG. 2B, the second interlayer insulating film 19 is dry-etched to penetrate the second interlayer insulating film 19 and expose the plug electrode 18a and the plug electrode 18b. A portion 27a and a second opening 27b are formed.

次に、図２（ｃ）に示すように第１の開口部２７ａ及び第２の開口部２７ｂそれぞれの底面及び側壁並びに第２の層間絶縁膜１９の上面全体にスパッタリング法又はＣＶＤ法により、厚さがそれぞれ１０ｎｍ〜５０ｎｍのＩｒ、ＩｒＯ₂及びＰｔを下層から順次成膜して下部導電体膜２４を形成する。 Next, as shown in FIG. 2C, the bottom and sidewalls of the first opening 27a and the second opening 27b and the entire top surface of the second interlayer insulating film 19 are formed by sputtering or CVD. Ir, IrO ₂ and Pt each having a thickness of 10 nm to 50 nm are sequentially formed from the lower layer to form the lower conductor film 24.

続いて、下部導電体膜２４の上に有機金属化学堆積法（ＭＯＣＶＤ）法により膜厚が１２．５ｎｍ〜１００ｎｍの強誘電体であるＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）からなる誘電体膜２５を堆積する。次に、誘電体膜２５の上面を被覆するように厚さが１０ｎｍ〜５０ｎｍのＰｔからなる上部導電体膜２６をスパッタリング法又はＣＶＤ法により成膜する。 Subsequently, SrBi ₂ (Ta _x Nb _1-x ) ₂ O ₉ (0) which is a ferroelectric having a film thickness of 12.5 nm to 100 nm is formed on the lower conductor film 24 by metal organic chemical deposition (MOCVD). A dielectric film 25 composed of ≦ x ≦ 1) is deposited. Next, an upper conductor film 26 made of Pt having a thickness of 10 nm to 50 nm is formed by sputtering or CVD so as to cover the upper surface of the dielectric film 25.

上部導電体膜２６を堆積した後、酸素を含む雰囲気下で６００℃〜８００℃の範囲の熱処理を行い、誘電体膜２５を結晶化する。熱処理は炉又はラピッドサーマルアニール（ＲＴＡ）装置を用いて行えばよい。熱処理の際には、下部導電体膜２４のＩｒＯ₂及びＩｒ層が酸素バリア膜として機能するため、プラグ電極１８ａ及びプラグ電極１８ｂへ酸素が到達することにより生じるコンタクト抵抗の上昇を防止できる。 After the upper conductor film 26 is deposited, a heat treatment in the range of 600 ° C. to 800 ° C. is performed in an oxygen-containing atmosphere to crystallize the dielectric film 25. The heat treatment may be performed using a furnace or a rapid thermal annealing (RTA) apparatus. During the heat treatment, the IrO ₂ and Ir layers of the lower conductor film 24 function as an oxygen barrier film, so that an increase in contact resistance caused by oxygen reaching the plug electrode 18a and the plug electrode 18b can be prevented.

次に、適当なマスク（図示せず）を形成した後、塩素又はフッ素ガスを含むガスを用いてドライエッチングを行うことにより、第２の層間絶縁膜１９の上面に形成された下部導電体膜２４、誘電体膜２５及び上部導電体膜２６を第１の鍔部３２ａ及び第２の鍔部３２ｂとなる領域を除いて選択的に除去し、第１の容量素子２３ａ及び第２の容量素子２３ｂを形成する。エッチングの際には、第１の開口部２７ａの高さｈ１と第２の開口部２７ｂの高さｈ２との差を考慮して、第１の容量素子２３ａにおける第１の下部電極２０ａの表面積と第２の容量素子２３ｂにおける第２の下部電極２０ｂの表面積とが同一となるように第１の鍔部３２ａと第２の鍔部３２ｂとの面積を設定したマスクを使用する。 Next, after forming an appropriate mask (not shown), the lower conductor film formed on the upper surface of the second interlayer insulating film 19 by performing dry etching using a gas containing chlorine or fluorine gas. 24, the dielectric film 25 and the upper conductor film 26 are selectively removed except for the regions to be the first flange 32a and the second flange 32b, and the first capacitor element 23a and the second capacitor element are removed. 23b is formed. In the etching, the surface area of the first lower electrode 20a in the first capacitive element 23a is taken into consideration in consideration of the difference between the height h1 of the first opening 27a and the height h2 of the second opening 27b. And a mask in which the areas of the first flange portion 32a and the second flange portion 32b are set so that the surface area of the second lower electrode 20b in the second capacitor element 23b is the same.

なお、第１の開口部２７ａの高さｈ１及び第２の開口部２７ｂの高さｈ２は、第１の層間絶縁膜１７の上に形成された第２の層間絶縁膜１９の膜厚分布をエリプソメトリ法又は段差測定法等によりあらかじめ調べておくことにより求める。また、第２の層間絶縁膜１９を形成する前に第１の層間絶縁膜１７の膜厚を調べておき、第２の層間絶縁膜１９の膜厚分布と第１の層間絶縁膜１７の膜厚分布とを比較することにより、第１の層間絶縁膜１７の膜厚が均一でない場合にも正確にｈ１及びｈ２を求めることが可能となる。 Note that the height h1 of the first opening 27a and the height h2 of the second opening 27b depend on the film thickness distribution of the second interlayer insulating film 19 formed on the first interlayer insulating film 17. It is obtained by checking in advance by an ellipsometry method or a step measurement method. Further, the film thickness of the first interlayer insulating film 17 is examined before forming the second interlayer insulating film 19, and the film thickness distribution of the second interlayer insulating film 19 and the film of the first interlayer insulating film 17 are checked. By comparing the thickness distribution, h1 and h2 can be accurately obtained even when the thickness of the first interlayer insulating film 17 is not uniform.

本実施形態において熱処理を下部導電体膜２４、誘電体膜２５及び上部導電体膜２６をエッチングする前に行ったが、エッチング後に行ってもよい。 In this embodiment, the heat treatment is performed before the lower conductor film 24, the dielectric film 25, and the upper conductor film 26 are etched, but may be performed after the etching.

また、下部導電体膜２４、誘電体膜２５及び上部導電体膜２６のエッチングを同一のマスクにより行ったが、別のマスクを用いてエッチングしてもよい。 In addition, the lower conductor film 24, the dielectric film 25, and the upper conductor film 26 are etched using the same mask, but may be etched using another mask.

なお、図示していないが第１の上部電極２２ａ及び第２の上部電極２２ｂのそれぞれには配線が接続されている。 Although not shown, wiring is connected to each of the first upper electrode 22a and the second upper electrode 22b.

以上説明したように本実施形態の半導体記憶装置によれば、層間絶縁膜の膜厚が均一でなく、層間絶縁膜に形成される各容量素子の高さが異なる場合においても、各容量素子の容量を等しくすることが可能である。特に強誘電体を容量絶縁膜として用いた場合には、同一電圧を印加した際の強誘電体残留分極量が同一になり、各容量素子の容量を等しくすることができる。その結果、容量特性が均一な複数の容量素子からなり、安定に動作する信頼性が高い半導体記憶装置を実現することができる。 As described above, according to the semiconductor memory device of this embodiment, even when the thickness of each interlayer insulating film is not uniform and the height of each capacitor formed in the interlayer insulating film is different, It is possible to make the capacity equal. In particular, when a ferroelectric is used as a capacitive insulating film, the amount of ferroelectric residual polarization when the same voltage is applied is the same, and the capacitance of each capacitive element can be made equal. As a result, a highly reliable semiconductor memory device that includes a plurality of capacitor elements with uniform capacitance characteristics and operates stably can be realized.

なお、本実施形態においては容量素子が２個の場合の例を示したが、３個以上の容量素子が設けられている場合にも同様の効果が得られる。 In the present embodiment, an example in which there are two capacitive elements has been described, but the same effect can be obtained when three or more capacitive elements are provided.

また、本実施形態においては各容量素子の下部電極の表面積同士が同一となるようにしたが、上部電極の表面積同士が同一となるようにしてもよく、上部電極の表面積同士及び下部電極の表面積同士が共に同一となるようにしてもよい。 In the present embodiment, the surface areas of the lower electrodes of the capacitive elements are the same, but the surface areas of the upper electrodes may be the same, and the surface areas of the upper electrodes and the surface areas of the lower electrodes may be the same. They may be the same.

本実施形態において第２の層間絶縁膜１９の膜厚を１μｍとしたが、容量素子の容量を大きくするためにはできるだけ厚くすることが好ましく、１μｍ以上あればよい。また、本実施形態においては第１の開口部２７ａ及び第２の開口部２７ｂの形状を１辺の長さが０．６μｍの正方形としたが、円形であってもよく、直径は０．２μｍから１μｍの範囲であればよい。 In the present embodiment, the thickness of the second interlayer insulating film 19 is 1 μm. However, in order to increase the capacitance of the capacitive element, it is preferable to make it as thick as possible. In the present embodiment, the first opening 27a and the second opening 27b have a square shape with a side length of 0.6 μm. However, the first opening 27a and the second opening 27b may be circular and have a diameter of 0.2 μm. To 1 μm.

（第１の実施形態の一変形例）
以下に本発明の第１の実施形態の一変形例に係る半導体記憶装置を、図３（ａ）及び図３（ｂ）を参照しながら説明する。なお、図３（ａ）及び図３（ｂ）において図１（ａ）及び図１（ｂ）に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。 (One modification of the first embodiment)
A semiconductor memory device according to a modification of the first embodiment of the present invention will be described below with reference to FIGS. 3 (a) and 3 (b). 3 (a) and 3 (b), the same components as those shown in FIGS. 1 (a) and 1 (b) are denoted by the same reference numerals, and the description thereof is omitted.

図３は本変形例の半導体記憶装置を示しており、図３（ａ）は平面構成を示しており、図３（ｂ）は図３（ａ）におけるIIIｂ−IIIｂ線に沿った断面構成を示している。 FIG. 3 shows a semiconductor memory device of this modification, FIG. 3 (a) shows a planar configuration, and FIG. 3 (b) shows a cross-sectional configuration along line IIIb-IIIb in FIG. 3 (a). Show.

図３（ａ）及び図３（ｂ）に示すように、第１の容量素子２３ａと第２の容量素子２３ｂの間の領域において、第２の層間絶縁膜１９の膜厚は大きく変化している。このため、第２の開口部２７ｂの高さｈ２は、第１の開口部２７ａの高さｈ１と比べ高くなっている。このような、第２の層間絶縁膜１９の膜厚の急激な変化は、第２の層間絶縁膜１９をＣＭＰ法で研磨する際に局所的な段差として生じやすい。 As shown in FIGS. 3A and 3B, the film thickness of the second interlayer insulating film 19 changes greatly in the region between the first capacitor element 23a and the second capacitor element 23b. Yes. For this reason, the height h2 of the second opening 27b is higher than the height h1 of the first opening 27a. Such a rapid change in the thickness of the second interlayer insulating film 19 is likely to occur as a local step when the second interlayer insulating film 19 is polished by the CMP method.

本変形例においても第１の開口部２７ａの高さｈ１と第２の開口部２７ｂの高さｈ２との差を考慮して、第１の鍔部３２ａの面積を第２の鍔部３２ｂの面積と比べて大きくすることにより、第１の容量素子２３ａにおける第１の下部電極２０ａの表面積と第２の容量素子２３ｂにおける第２の下部電極２０ｂの表面積とを等しくしている。これにより、第１の容量素子２３ａと第２の容量素子２３ｂとの容量を等しくすることができる。 Also in this modified example, the difference between the height h1 of the first opening 27a and the height h2 of the second opening 27b is taken into consideration, and the area of the first flange 32a is reduced to that of the second flange 32b. By making it larger than the area, the surface area of the first lower electrode 20a in the first capacitive element 23a is made equal to the surface area of the second lower electrode 20b in the second capacitive element 23b. Thereby, the capacity | capacitance of the 1st capacitive element 23a and the 2nd capacitive element 23b can be made equal.

本変形例のように第２の層間絶縁膜の膜厚が急激に変化している場合においても、各容量素子の容量等しくでき、容量特性が均一な複数の容量素子からなり、安定に動作する信頼性が高い半導体記憶装置を実現することができる。 Even in the case where the film thickness of the second interlayer insulating film changes rapidly as in this modification, the capacitance of each capacitive element can be made equal, and a plurality of capacitive elements with uniform capacitance characteristics can operate stably. A highly reliable semiconductor memory device can be realized.

（第２の実施形態）
以下に本発明の第２の実施形態に係る半導体記憶装置を、図４（ａ）及び図４（ｂ）を参照しながら説明する。なお、図４（ａ）及び図４（ｂ）において図１（ａ）及び図１（ｂ）に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。 (Second Embodiment)
A semiconductor memory device according to the second embodiment of the present invention will be described below with reference to FIGS. 4 (a) and 4 (b). In FIG. 4 (a) and FIG. 4 (b), the same components as those shown in FIG. 1 (a) and FIG.

図４は本実施形態の半導体記憶装置を示しており、図４（ａ）は、平面構成を示しており、図４（ｂ）は図４（ａ）におけるIVｂ−IVｂ線に沿った断面構成を示している。 FIG. 4 shows the semiconductor memory device of the present embodiment, FIG. 4A shows a planar configuration, and FIG. 4B shows a cross-sectional configuration along the line IVb-IVb in FIG. Is shown.

図４（ａ）及び図４（ｂ）に示すように、本実施形態においては第２の層間絶縁膜１９を貫通し第１の層間絶縁膜１７を露出させる第１の開口部２７ａが形成されており、第１の開口部２７ａの底面及び側壁並びに第２の層間絶縁膜１９の上面における第１の開口部２７ａの周辺領域である第１の鍔部３２ａには、第１の下部電極２０ａ、第１の容量絶縁膜２１ａ及び第１の上部電極２２ａが順次堆積された容量素子からなる第１の容量素子２３ａが形成されている。 As shown in FIGS. 4A and 4B, in the present embodiment, a first opening 27a that penetrates the second interlayer insulating film 19 and exposes the first interlayer insulating film 17 is formed. The first lower electrode 20a is formed on the bottom surface and the side wall of the first opening 27a and the first flange 32a that is the peripheral region of the first opening 27a on the upper surface of the second interlayer insulating film 19. A first capacitive element 23a is formed which is composed of a capacitive element in which the first capacitive insulating film 21a and the first upper electrode 22a are sequentially deposited.

本実施形態において、第１の下部電極２０ａは下層からイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ₂）及び白金（Ｐｔ）が順次積層された積層膜であり、各層の厚さは１０ｎｍ〜５０ｎｍである。第１の容量絶縁膜２１ａは、強誘電体であるＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）からなり、厚さは１２．５ｎｍ〜１００ｎｍである。また、第１の上部電極２２ｂはＰｔからなり厚さは１０ｎｍ〜５０ｎｍである。なお、図示していないが第１の上部電極２２ａには配線が接続されている。 In the present embodiment, the first lower electrode 20a is a laminated film in which iridium (Ir), iridium oxide (IrO ₂ ), and platinum (Pt) are sequentially laminated from the lower layer, and the thickness of each layer is 10 nm to 50 nm. . The first capacitor insulating film 21a is made of SrBi ₂ (Ta _x Nb _1-x ) ₂ O ₉ (0 ≦ x ≦ 1), which is a ferroelectric, and has a thickness of 12.5 nm to 100 nm. The first upper electrode 22b is made of Pt and has a thickness of 10 nm to 50 nm. Although not shown, a wiring is connected to the first upper electrode 22a.

第２の層間絶縁膜１９の上には第３の層間絶縁膜３９が堆積されており、第１の容量素子２３ａは第３の層間絶縁膜３９に覆われている。また、第１の容量素子２３ａに隣接する領域には第３の層間絶縁膜３９及び第２の層間絶縁膜１９を貫通して第１の層間絶縁膜１７を露出させる第２の開口部２７ｂが形成されている。 A third interlayer insulating film 39 is deposited on the second interlayer insulating film 19, and the first capacitor element 23 a is covered with the third interlayer insulating film 39. Further, in a region adjacent to the first capacitor element 23a, there is a second opening 27b that penetrates the third interlayer insulating film 39 and the second interlayer insulating film 19 and exposes the first interlayer insulating film 17. Is formed.

第２の開口部２７ｂの底面及び側壁並びに第３の層間絶縁膜３９の上面における第２の開口部２７ｂの周辺領域である第２の鍔部３２ｂには、第２の下部電極２０ｂ、第２の容量絶縁膜２１ｂ及び第２の上部電極２２ｂが順次堆積された容量素子からなる第２の容量素子２３ｂが形成されている。なお、第２の下部電極２０ｂ、第２の容量絶縁膜２１ｂ及び第２の上部電極２２ｂの材質及び構造はそれぞれ第１の下部電極２０ａ、第１の容量絶縁膜２１ａ及び第１の上部電極２２ａと同一である。なお、図示していないが第２の上部電極２２ｂには配線が接続されている。 The second lower electrode 20b, the second lower electrode 20b, the second lower electrode 20b, and the second flange portion 32b, which are peripheral regions of the second opening 27b on the bottom surface and side walls of the second opening 27b and the upper surface of the third interlayer insulating film 39, are formed. A second capacitive element 23b is formed which is composed of a capacitive element in which the capacitive insulating film 21b and the second upper electrode 22b are sequentially deposited. The materials and structures of the second lower electrode 20b, the second capacitor insulating film 21b, and the second upper electrode 22b are the first lower electrode 20a, the first capacitor insulating film 21a, and the first upper electrode 22a, respectively. Is the same. Although not shown, a wiring is connected to the second upper electrode 22b.

また、第１の実施形態と同様に半導体基板１１の上には第１の半導体素子１６ａ、第２の半導体素子１６ｂ及び素子分離領域１２が形成され、第１の層間絶縁膜１７にはプラグ電極１８ａ及びプラグ電極１８ｂが形成されている。 Similarly to the first embodiment, a first semiconductor element 16a, a second semiconductor element 16b, and an element isolation region 12 are formed on the semiconductor substrate 11, and a plug electrode is formed on the first interlayer insulating film 17. 18a and plug electrode 18b are formed.

本実施形態において第１の開口部２７ａは第２の層間絶縁膜１９を貫通しており、第２の開口部２７ｂは第２の層間絶縁膜１９と第３の層間絶縁膜３９とを貫通している。このため、第２の開口部２７ｂの高さｈ２は第１の開口部２７ａの高さｈ１と比べて、第３の層間絶縁膜３９の厚さ分だけ高くなっている。 In the present embodiment, the first opening 27 a penetrates the second interlayer insulating film 19, and the second opening 27 b penetrates the second interlayer insulating film 19 and the third interlayer insulating film 39. ing. For this reason, the height h2 of the second opening 27b is higher than the height h1 of the first opening 27a by the thickness of the third interlayer insulating film 39.

従って、本実施形態において第２の下部電極２０ｂのうち第２の開口部２７ｂの側壁に形成された部分の表面積は、第１の下部電極２０ａのうち第１の開口部２７ａの側壁に形成された部分の表面積と比べて大きい。このため、第１の鍔部３２ａの表面積を第２の鍔部３２ｂの表面積よりも大きくすることにより、第１の下部電極２０ａの表面積と第２の下部電極２０ｂの表面積とを等しくしている。これにより第１の容量素子２３ａと第２の容量素子２３ｂとの容量を等しくすることができる。 Therefore, in this embodiment, the surface area of the portion of the second lower electrode 20b formed on the side wall of the second opening 27b is formed on the side wall of the first opening 27a of the first lower electrode 20a. Larger than the surface area. For this reason, the surface area of the first lower electrode 20a is made equal to the surface area of the second lower electrode 20b by making the surface area of the first flange part 32a larger than the surface area of the second flange part 32b. . Thereby, the capacity | capacitance of the 1st capacitive element 23a and the 2nd capacitive element 23b can be made equal.

また、図示していないが第１の上部電極２２ａに接続される配線を第２の層間絶縁膜１９の上に形成し、第２の上部電極２２ｂに接続される配線を第３の層間絶縁膜３９の上に形成することにより、それぞれの容量素子に接続される配線を立体的に配置することが可能となり、配線を配置する自由度が高くすることができるので容量素子を高集積化することが可能となる。 Although not shown, a wiring connected to the first upper electrode 22a is formed on the second interlayer insulating film 19, and a wiring connected to the second upper electrode 22b is formed on the third interlayer insulating film. By forming it on 39, it becomes possible to three-dimensionally arrange wirings connected to the respective capacitive elements, and the degree of freedom of arranging the wirings can be increased, so that the capacitive elements can be highly integrated. Is possible.

以下に、本実施形態の半導体記憶装置の製造方法について図５及び図６を参照しながら説明する。図５（ａ）から図５（ｄ）及び図６（ａ）から図６（ｃ）は本実施形態の半導体記憶装置の製造工程を工程順に示している。なお、図５（ａ）に示す第２の層間絶縁膜１９を形成するまでの工程は第１の実施形態と同じであるため説明を省略する。 Hereinafter, a method for manufacturing the semiconductor memory device of this embodiment will be described with reference to FIGS. FIG. 5A to FIG. 5D and FIG. 6A to FIG. 6C show the manufacturing process of the semiconductor memory device of this embodiment in the order of steps. Note that the steps up to the formation of the second interlayer insulating film 19 shown in FIG. 5A are the same as those in the first embodiment, and thus the description thereof is omitted.

本実施形態においては、図５（ｂ）に示すように第２の層間絶縁膜を適当なマスクを用いてドライエッチングすることにより、第２の層間絶縁膜を貫通しプラグ電極１８ａを露出させる第１の開口部２７ａを形成する。 In the present embodiment, as shown in FIG. 5B, the second interlayer insulating film is dry-etched using an appropriate mask so that the plug electrode 18a is exposed through the second interlayer insulating film. 1 opening 27a is formed.

続いて図５（ｃ）に示すように第１の開口部２７ａの底面及び側壁並びに第２の層間絶縁膜１９の上面全体を覆うようにスパッタリング法又はＣＶＤ法により、厚さがそれぞれ１０ｎｍ〜５０ｎｍのＩｒ、ＩｒＯ₂及びＰｔを下層から順次成膜して下部導電体膜２４を形成する。 Subsequently, as shown in FIG. 5C, the thickness is 10 nm to 50 nm by sputtering or CVD so as to cover the bottom and side walls of the first opening 27a and the entire top surface of the second interlayer insulating film 19, respectively. The lower conductor film 24 is formed by sequentially depositing Ir, IrO ₂ and Pt from the lower layer.

次に、下部導電体膜２４の上にＭＯＣＶＤ法により膜厚が１２．５ｎｍ〜１００ｎｍのＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）からなる誘電体膜２５を堆積する。次に、誘電体膜２５の上面を被覆するように厚さが１０ｎｍ〜５０ｎｍのＰｔからなる上部導電体膜２６をスパッタリング法又はＣＶＤ法により成膜する。 Next, a dielectric film 25 made of SrBi ₂ (Ta _x Nb _1-x ) ₂ O ₉ (0 ≦ x ≦ 1) having a film thickness of 12.5 nm to 100 nm is formed on the lower conductor film 24 by MOCVD. accumulate. Next, an upper conductor film 26 made of Pt having a thickness of 10 nm to 50 nm is formed by sputtering or CVD so as to cover the upper surface of the dielectric film 25.

上部導電体膜２６を堆積した後、酸素を含む雰囲気下で６００℃〜８００℃の範囲の熱処理を行い、誘電体膜２５を結晶化する。熱処理は炉又はラピッドサーマルアニール（ＲＴＡ）装置を用いて行えばよい。熱処理の際には、下部導電体膜２４のＩｒＯ₂及びＩｒ層は、酸素がプラグ電極１８ａへ到達することによりコンタクト抵抗が上昇する減少を防止するための酸素バリア膜として機能する。 After the upper conductor film 26 is deposited, a heat treatment in the range of 600 ° C. to 800 ° C. is performed in an oxygen-containing atmosphere to crystallize the dielectric film 25. The heat treatment may be performed using a furnace or a rapid thermal annealing (RTA) apparatus. During the heat treatment, the IrO ₂ and Ir layers of the lower conductor film 24 function as an oxygen barrier film for preventing a decrease in contact resistance due to oxygen reaching the plug electrode 18a.

次に、適当なマスク（図示せず）を形成した後、塩素又はフッ素ガスを含むガスを用いてドライエッチングを行うことにより、第２の層間絶縁膜１９の上面に形成された下部導電体膜２４、誘電体膜２５及び上部導電体膜２６を第１の鍔部３２ａとなる領域を除いて選択的に除去することにより、図５（ｄ）に示すように第１の容量素子２３ａを形成する。 Next, after forming an appropriate mask (not shown), the lower conductor film formed on the upper surface of the second interlayer insulating film 19 by performing dry etching using a gas containing chlorine or fluorine gas. 24, the dielectric film 25 and the upper conductor film 26 are selectively removed except for the region to be the first flange 32a, thereby forming the first capacitor element 23a as shown in FIG. To do.

第１の容量素子２３ａを形成した後、図６（ａ）に示すように、第２の層間絶縁膜１９の上に厚さが０．６μｍのＳｉＯ₂からなる第３の層間絶縁膜３９を堆積する。さらに、第３の層間絶縁膜３９を適当なマスクを用いてドライエッチングすることにより、第３の層間絶縁膜３９及び第２の層間絶縁膜１９を貫通してプラグ電極１８ｂを露出させる第２の開口部２７ｂを形成する。 After forming the first capacitor element 23a, as shown in FIG. 6A, a third interlayer insulating film 39 made of SiO ₂ having a thickness of 0.6 μm is formed on the second interlayer insulating film 19. accumulate. Further, the second interlayer insulating film 39 is dry-etched using an appropriate mask to penetrate the third interlayer insulating film 39 and the second interlayer insulating film 19 and expose the plug electrode 18b. Opening 27b is formed.

次に、図６（ｂ）に示すように第２の開口部２７ｂの底面及び側壁並びに第３の層間絶縁膜３９の上面全体を覆うようにスパッタリング法又はＣＶＤ法により、厚さがそれぞれ１０ｎｍ〜５０ｎｍのＩｒ、ＩｒＯ₂及びＰｔを下層から順次成膜して下部導電体膜４４を形成する。 Next, as shown in FIG. 6B, a thickness of 10 nm to about 10 nm or more is formed by sputtering or CVD so as to cover the bottom and side walls of the second opening 27b and the entire top surface of the third interlayer insulating film 39. A lower conductor film 44 is formed by sequentially depositing Ir, IrO ₂ and Pt of 50 nm from the lower layer.

次に、下部導電体膜４４の上にＭＯＣＶＤ法により膜厚が１２．５ｎｍ〜１００ｎｍのＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉（０≦ｘ≦１）からなる誘電体膜４５を堆積する。次に、誘電体膜４５の上面を被覆するように厚さが１０ｎｍ〜５０ｎｍのＰｔからなる上部導電体膜４６をスパッタリング法又はＣＶＤ法により成膜する。 Next, a dielectric film 45 made of SrBi ₂ (Ta _x Nb _1-x ) ₂ O ₉ (0 ≦ x ≦ 1) having a film thickness of 12.5 nm to 100 nm is formed on the lower conductor film 44 by MOCVD. accumulate. Next, an upper conductor film 46 made of Pt having a thickness of 10 nm to 50 nm is formed by sputtering or CVD so as to cover the upper surface of the dielectric film 45.

上部導電体膜４６を堆積した後、酸素を含む雰囲気下で６００℃〜８００℃の範囲の熱処理を行い、誘電体膜４５を結晶化する。熱処理は炉又はラピッドサーマルアニール（ＲＴＡ）装置を用いて行えばよい。熱処理の際には、下部導電体膜４４のＩｒＯ₂及びＩｒ層は、酸素がプラグ電極１８ｂへ到達することによりコンタクト抵抗が上昇する減少を防止するための酸素バリア膜として機能する。 After the upper conductor film 46 is deposited, a heat treatment in the range of 600 ° C. to 800 ° C. is performed in an atmosphere containing oxygen to crystallize the dielectric film 45. The heat treatment may be performed using a furnace or a rapid thermal annealing (RTA) apparatus. During the heat treatment, the IrO ₂ and Ir layers of the lower conductor film 44 function as an oxygen barrier film for preventing a decrease in contact resistance due to oxygen reaching the plug electrode 18b.

次に、適当なマスク（図示せず）を形成した後、塩素又はフッ素ガスを含むガスを用いてドライエッチングを行うことにより、第３の層間絶縁膜３９の上面に形成された下部導電体膜４４、誘電体膜４５及び上部導電体膜４６を第２の鍔部３２ｂとなる領域を除いて選択的に除去することにより、図６（ｃ）に示すように第２の容量素子２３ｂを形成する。 Next, after forming an appropriate mask (not shown), the lower conductor film formed on the upper surface of the third interlayer insulating film 39 by performing dry etching using a gas containing chlorine or fluorine gas. 44, the dielectric film 45 and the upper conductor film 46 are selectively removed except for the region to be the second flange 32b, thereby forming the second capacitor element 23b as shown in FIG. To do.

この場合において、第１の開口部２７ａの高さｈ１と第２の開口部２７ｂの高さｈ２との差を考慮して、第１の下部電極２０ａの表面積と第２の下部電極２０ｂの表面積とが同一となるように、第３の層間絶縁膜３９の上面に形成された、下部導電体膜４４のエッチングを行う。 In this case, in consideration of the difference between the height h1 of the first opening 27a and the height h2 of the second opening 27b, the surface area of the first lower electrode 20a and the surface area of the second lower electrode 20b. And the lower conductor film 44 formed on the upper surface of the third interlayer insulating film 39 is etched.

また、本実施形態において第１の下部電極２０ａ、第１の容量絶縁膜２１ａ及び第１の上部電極２２ａの端部の形状並びに第２の下部電極２０ｂ、第２の容量絶縁膜２１ｂ及び第２の上部電極２２ｂの端部の形状をそれぞれ同一の形状とし、それぞれ同一のマスクを用いてエッチングを行うことによりマスクを形成する回数を削減している。但し、これに限らず、それぞれ別のマスクを用いてエッチングを行ってもよい。 In the present embodiment, the shape of the end portions of the first lower electrode 20a, the first capacitive insulating film 21a, and the first upper electrode 22a, the second lower electrode 20b, the second capacitive insulating film 21b, and the second The number of times of forming the mask is reduced by making the end portions of the upper electrode 22b have the same shape and performing etching using the same mask. However, the present invention is not limited to this, and etching may be performed using different masks.

以上説明したように、本実施形態の半導体記憶装置及びその製造方法によれば、鍔部が異なる層間絶縁膜の上に形成されており、立体的な配線を行うことができ且つ容量がそろった容量素子を得ることができる。これにより容量特性が均一で動作が安定であると共に、配線の自由度が高く高集積化することが可能な半導体記憶装置を容易に実現することができる。 As described above, according to the semiconductor memory device and the manufacturing method thereof according to the present embodiment, the collar portion is formed on the different interlayer insulating films, so that three-dimensional wiring can be performed and the capacitance is uniform. A capacitor element can be obtained. Accordingly, it is possible to easily realize a semiconductor memory device which has uniform capacitance characteristics and stable operation and can be highly integrated with a high degree of freedom of wiring.

本実施形態において第２の層間絶縁膜１９の膜厚を０．５μｍとしたが、０．２μｍ〜１μｍの範囲であればよい。また、第３の層間絶縁膜３９の膜厚を０．６μｍとしたが、０．５μｍから１μｍの範囲であればよい。さらに、本実施形態においては第１の開口部２７ａ及び第２の開口部２７ｂの形状を１辺の長さが０．６μｍの正方形としたが、円形であってもよく、直径は０．２μｍから１μｍの範囲であればよい。 In the present embodiment, the thickness of the second interlayer insulating film 19 is 0.5 μm, but it may be in the range of 0.2 μm to 1 μm. The thickness of the third interlayer insulating film 39 is 0.6 μm, but it may be in the range of 0.5 μm to 1 μm. Further, in the present embodiment, the first opening 27a and the second opening 27b have a square shape with a side length of 0.6 μm. However, the first opening 27a and the second opening 27b may be circular and have a diameter of 0.2 μm. To 1 μm.

（第２の実施形態の一変形例）
以下に本発明の第２の実施形態の一変形例に係る半導体記憶装置を、図７（ａ）及び図７（ｂ）を参照しながら説明する。なお、図７（ａ）及び図７（ｂ）において図１（ａ）及び図１（ｂ）に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。 (One Modification of Second Embodiment)
A semiconductor memory device according to a modification of the second embodiment of the present invention will be described below with reference to FIGS. 7 (a) and 7 (b). In FIG. 7A and FIG. 7B, the same components as those shown in FIG. 1A and FIG.

図７（ａ）は本変形例の半導体記憶装置の平面構成を示しており、図７（ｂ）は図７（ａ）のVIIｂ−VIIｂ線に沿った断面構成を示している。図７（ａ）及び図７（ｂ）に示すように、第３の層間絶縁膜３９の上面に形成された第２の容量素子２３ｂの第２の鍔部３２ｂは、第２の層間絶縁膜１９の上面に形成された第１の容量素子２３ａの第１の鍔部３２ａの上に形成されており、２つの容量素子の各鍔部は互いに重なり合う部分を有している。 FIG. 7A shows a planar configuration of the semiconductor memory device of this modification, and FIG. 7B shows a cross-sectional configuration along the line VIIb-VIIb of FIG. 7A. As shown in FIGS. 7A and 7B, the second flange 32b of the second capacitor element 23b formed on the upper surface of the third interlayer insulating film 39 is formed of the second interlayer insulating film. 19 is formed on the first flange portion 32a of the first capacitor element 23a formed on the upper surface of the first capacitor element 19. Each of the flange portions of the two capacitor elements has a portion overlapping each other.

複数の容量素子の各鍔部が１つの層間絶縁膜の上面に設けられている場合には、１つの容量素子の鍔部が設けられている領域には他の容量素子を設けることができない。すなわち、半導体記憶装置に集積することが可能な容量素子の最大数は、半導体記憶装置において容量素子の配置が可能な領域の面積を各容量素子の鍔部の面積で割った値となる。 In the case where each flange portion of the plurality of capacitive elements is provided on the upper surface of one interlayer insulating film, another capacitive element cannot be provided in a region where the flange portion of one capacitive element is provided. In other words, the maximum number of capacitive elements that can be integrated in the semiconductor memory device is a value obtained by dividing the area of the region where the capacitive elements can be arranged in the semiconductor memory device by the area of the ridges of the capacitive elements.

一方、本実施形態によれば、第２の実施形態の効果に加えて、隣接して形成された容量素子の鍔部が相互に重なり合う部を有することができるので、各容量素子の鍔部の面積を大きくした場合にも、隣り合う容量素子間の距離を小さくすることができる。従って、容量特性が均一で集積度の高い容量素子からなる動作が安定な信頼性が高い半導体記憶装置を実現することができる。 On the other hand, according to the present embodiment, in addition to the effects of the second embodiment, the flanges of the capacitive elements formed adjacent to each other can have overlapping portions. Even when the area is increased, the distance between adjacent capacitive elements can be reduced. Accordingly, it is possible to realize a highly reliable semiconductor memory device with stable operation including a capacitor element with uniform capacitance characteristics and high integration.

なお、第１及び第２の実施形態並びに各変形例において、容量絶縁膜をＰｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃（０≦ｘ≦１）又はＴａ₂Ｏ₅よりなる材料としてもよい。 In the first and second embodiments and the modified examples, the capacitor insulating film _{_{Pb (Zr x Ti 1-x}} ) O 3, (Bi x La 1-x) 4 Ti 3 O 12, (Ba x Sr _1-x ) TiO ₃ (0 ≦ x ≦ 1) or Ta ₂ O ₅ may be used.

また、下部電極を白金（Ｐｔ）、イリジウム（Ｉｒ）又はルテニウム（Ｒｕ）の貴金属材料のうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいる構成としてもよい。また、導電性酸素バリア層を含む構成としてもよく、導電性酸素バリア層はイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ₂）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ₂）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、窒化チタンシリコン（ＴｉＳｉＮ）又は窒化タンタルシリコン（ＴａＳｉＮ）のうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいる構成としてもよい。 Further, the lower electrode may include a single layer film made of any one of noble metal materials of platinum (Pt), iridium (Ir), or ruthenium (Ru) or a laminated film made of a plurality of layers. The conductive oxygen barrier layer may include an iridium (Ir), iridium oxide (IrO ₂ ), ruthenium (Ru), ruthenium oxide (RuO ₂ ), titanium aluminum nitride (TiAlN). A single layer film made of any one of tantalum aluminum nitride (TaAlN), titanium silicon nitride (TiSiN), or tantalum silicon nitride (TaSiN) or a laminated film made of a plurality of layers may be included.

また、上部電極は白金（Ｐｔ）、イリジウム（Ｉｒ）又はルテニウム（Ｒｕ）の貴金属材料のうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいる構成としてもよい。 The upper electrode may include a single-layer film made of any one of platinum (Pt), iridium (Ir), or ruthenium (Ru) noble metal material, or a laminated film made of a plurality of layers.

本発明の、半導体記憶装置及びその製造方法は、基板の上に設けられた強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子において、各容量素子の高さが異なっている場合においても、各容量素子の容量を等しくすることができるため、動作が安定な信頼性が高い半導体記憶装置を実現することが可能となるので、強誘電体又は高誘電体を容量絶縁膜とする凹型の立体構造を有する容量素子を備えた半導体記憶装置及びその製造方法等として有用である。 According to the semiconductor memory device and the manufacturing method thereof of the present invention, in a capacitive element having a concave three-dimensional structure using a ferroelectric or high dielectric provided on a substrate as a capacitive insulating film, the height of each capacitive element is Even if they are different, the capacitance of each capacitor can be made equal, so that it is possible to realize a highly reliable semiconductor memory device with stable operation. The present invention is useful as a semiconductor memory device including a capacitive element having a concave three-dimensional structure as an insulating film, a manufacturing method thereof, and the like.

（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の要部を示しており、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線に沿った断面図である。(A) And (b) has shown the principal part of the semiconductor memory device concerning the 1st Embodiment of this invention, (a) is a top view, (b) is Ib-Ib line | wire of (a) FIG. （ａ）から（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A) to (d) are cross-sectional views showing respective steps of a method of manufacturing a semiconductor memory device according to the second embodiment of the present invention. （ａ）及び（ｂ）は本発明の第１の実施形態の一変形例に係る半導体記憶装置の要部を示しており、（ａ）は平面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線に沿った断面図である。(A) And (b) has shown the principal part of the semiconductor memory device which concerns on the modification of the 1st Embodiment of this invention, (a) is a top view, (b) is (a). It is sectional drawing along the IIIb-IIIb line. （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の要部を示しており、（ａ）は平面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線に沿った断面図である。(A) And (b) has shown the principal part of the semiconductor memory device based on the 2nd Embodiment of this invention, (a) is a top view, (b) is IVb-IVb line | wire of (a) FIG. （ａ）から（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A) to (c) are cross-sectional views showing respective steps of a method of manufacturing a semiconductor memory device according to the second embodiment of the present invention. （ａ）から（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。(A) to (d) are cross-sectional views showing respective steps of a method of manufacturing a semiconductor memory device according to the second embodiment of the present invention. （ａ）及び（ｂ）は本発明の第２の実施形態の一変形例に係る半導体記憶装置の要部を示しており、（ａ）は平面図であり、（ｂ）は（ａ）のVIIｂ−VIIｂ線に沿った断面図である。(A) And (b) has shown the principal part of the semiconductor memory device based on the modification of the 2nd Embodiment of this invention, (a) is a top view, (b) is (a). It is sectional drawing along the VIIb-VIIb line. 従来例に係る半導体記憶装置の要部を示す断面図である。It is sectional drawing which shows the principal part of the semiconductor memory device concerning a prior art example. 従来例に係る半導体記憶装置の課題を示す断面図である。It is sectional drawing which shows the subject of the semiconductor memory device concerning a prior art example.

符号の説明Explanation of symbols

１１半導体基板
１２素子分離領域
１３ａゲート絶縁膜
１３ｂゲート絶縁膜
１４ａゲート電極
１４ｂゲート電極
１５ａ活性領域
１５ｂ活性領域
１６ａ第１の半導体素子
１６ｂ第２の半導体素子
１７第１の層間絶縁膜
１８ａプラグ電極
１８ｂプラグ電極
１９第２の層間絶縁膜
３９第３の層間絶縁膜
２０ａ第１の下部電極
２０ｂ第２の下部電極
２１ａ第１の容量絶縁膜
２１ｂ第２の容量絶縁膜
２２ａ第１の上部電極
２２ｂ第２の上部電極
２３ａ第１の容量素子
２３ｂ第２の容量素子
２４下部導電体膜
２５誘電体薄膜
２６上部導電体膜
２７ａ第１の開口部
２７ｂ第２の開口部
３２ａ第１の鍔部
３２ｂ第２の鍔部
４４下部導電体膜
４５誘電体薄膜
４６上部導電体膜
11 Semiconductor substrate 12 Element isolation region 13a Gate insulating film 13b Gate insulating film 14a Gate electrode 14b Gate electrode 15a Active region 15b Active region 16a First semiconductor element 16b Second semiconductor element 17 First interlayer insulating film 18a Plug electrode 18b Plug electrode 19 Second interlayer insulating film 39 Third interlayer insulating film 20a First lower electrode 20b Second lower electrode 21a First capacitor insulating film 21b Second capacitor insulating film 22a First upper electrode 22b First Second upper electrode 23a first capacitor element 23b second capacitor element 24 lower conductor film 25 dielectric thin film 26 upper conductor film 27a first opening 27b second opening 32a first flange 32b first 2 ridge 44 lower conductor film 45 dielectric thin film 46 upper conductor film

Claims

半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され且つ前記第１の層間絶縁膜を露出させる複数の開口部と、
前記各開口部に形成され、それぞれが下部電極、容量絶縁膜及び上部電極からなる複数の容量素子とを備えた半導体記憶装置であって、
前記第２の層間絶縁膜は、厚さが不均一な領域を有し、
前記複数の容量素子のうち少なくとも２つの容量素子が形成された前記開口部は、その底面から上端までの高さが互いに異なっており、
前記各容量素子は、前記各開口部と、前記第２の層間絶縁膜の上面における前記各開口部の周辺領域である鍔部とにまたがって形成されており、
前記各鍔部の広さは、前記各下部電極同士又は前記各上部電極同士の表面積が互いに等しくなるように設定されており、
前記少なくとも２つの容量素子を含む前記各容量素子の容量は等しいことを特徴とする半導体記憶装置。 A first interlayer insulating film formed on the semiconductor substrate;
A second interlayer insulating film formed on the first interlayer insulating film;
A plurality of openings formed in the second interlayer insulating film and exposing the first interlayer insulating film;
A semiconductor memory device comprising a plurality of capacitive elements formed in each opening, each comprising a lower electrode, a capacitive insulating film, and an upper electrode,
The second interlayer insulating film has a region having a non-uniform thickness;
The opening in which at least two capacitive elements among the plurality of capacitive elements are formed has different heights from the bottom surface to the upper end,
Each capacitive element is formed across each opening and a collar portion that is a peripheral region of each opening on the upper surface of the second interlayer insulating film,
The width of each collar is set such that the surface areas of the lower electrodes or the upper electrodes are equal to each other,
The semiconductor memory device characterized in that the capacitance of each of the capacitive elements including the at least two capacitive elements is equal.

前記各下部電極同士又は前記各上部電極同士の表面積は、互いに等しいことを特徴とする請求項１に記載の半導体記憶装置。 The semiconductor memory device according to claim 1, wherein the surface areas of the lower electrodes or the upper electrodes are equal to each other.

前記容量絶縁膜は強誘電体であり、
前記各容量素子に同一の電圧を印加した場合に前記容量絶縁膜に発現する誘電体残留分極量は、互いに等しいことを特徴とする請求項１又は２に記載の半導体記憶装置。 The capacitive insulating film is a ferroelectric;
3. The semiconductor memory device according to claim 1, wherein dielectric residual polarization amounts appearing in the capacitive insulating film when the same voltage is applied to the capacitive elements are equal to each other.

前記少なくとも２つの容量素子は、前記複数の開口部のうちの第１の開口部と前記第１の開口部の周辺領域である第１の鍔部とにまたがって形成された第１の容量素子と、前記複数の開口部のうちの第２の開口部と前記第２の開口部の周辺領域である第２の鍔部とにまたがって形成された第２の容量素子とを含み、
前記第１の開口部の底面から上端までの高さは、前記第２の開口部の底面から上端までの高さに比べて低く、
前記第１の鍔部における前記第1の容量素子の下部電極の表面積は、前記第２の鍔部における前記第２の容量素子の下部電極の表面積よりも大きいことを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。 The at least two capacitive elements are a first capacitive element formed across a first opening of the plurality of openings and a first brim that is a peripheral region of the first opening. And a second capacitive element formed across a second opening of the plurality of openings and a second flange that is a peripheral region of the second opening,
The height from the bottom surface to the upper end of the first opening is lower than the height from the bottom surface to the upper end of the second opening,
2. The surface area of the lower electrode of the first capacitive element in the first flange is larger than the surface area of the lower electrode of the second capacitor in the second flange. 4. The semiconductor memory device according to any one of items 3 .

半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され且つ前記第１の層間絶縁膜を露出させる複数の開口部と、
前記各開口部に形成され、それぞれが下部電極、容量絶縁膜及び上部電極からなる複数の容量素子とを備えた半導体記憶装置であって、
前記第２の層間絶縁膜は、複数の絶縁膜が積層された積層膜であり、
前記複数の容量素子のうち少なくとも２つの容量素子が形成された前記開口部は、その底面から上端までの高さが互いに異なっており、
前記各容量素子は、前記各開口部と、前記各開口部の上端が位置する前記各絶縁膜の上面における前記各開口部の周辺領域である鍔部とにまたがって形成されており、
前記各鍔部の広さは、前記各下部電極同士又は前記各上部電極同士の表面積が互いに等しくなるように設定されており、
前記少なくとも２つの容量素子を含む前記各容量素子の容量は等しいことを特徴とする半導体記憶装置。 A first interlayer insulating film formed on the semiconductor substrate;
A second interlayer insulating film formed on the first interlayer insulating film;
A plurality of openings formed in the second interlayer insulating film and exposing the first interlayer insulating film;
A semiconductor memory device comprising a plurality of capacitive elements formed in each opening, each comprising a lower electrode, a capacitive insulating film, and an upper electrode,
The second interlayer insulating film is a laminated film in which a plurality of insulating films are laminated,
The opening in which at least two capacitive elements among the plurality of capacitive elements are formed has different heights from the bottom surface to the upper end,
Each of the capacitive elements is formed across the opening and a flange that is a peripheral region of the opening on the upper surface of the insulating film where the upper end of the opening is located.
The width of each collar is set such that the surface areas of the lower electrodes or the upper electrodes are equal to each other ,
The semiconductor memory device characterized in that the capacitance of each of the capacitive elements including the at least two capacitive elements is equal .

前記少なくとも２つの容量素子の前記各鍔部は、前記複数の絶縁膜のうち異なる絶縁膜の上面にそれぞれ設けられていることを特徴とする請求項５に記載の半導体記憶装置。 6. The semiconductor memory device according to claim 5 , wherein each of the flange portions of the at least two capacitive elements is provided on an upper surface of a different insulating film among the plurality of insulating films.

前記少なくとも２つの容量素子は、前記各鍔部が互いに重なり合う部分を有するように隣り合って配置されていることを特徴とする請求項６に記載の半導体記憶装置。 The semiconductor memory device according to claim 6 , wherein the at least two capacitive elements are arranged adjacent to each other so that the flanges have portions that overlap each other.

前記少なくとも２つの容量素子は、前記複数の開口部のうちの第１の開口部と前記第１の開口部の周辺領域である第１の鍔部とにまたがって形成された第１の容量素子と、前記複数の開口部のうちの第２の開口部と前記第２の開口部の周辺領域である第２の鍔部とにまたがって形成された第２の容量素子とを含み、
前記第１の開口部の底面から上端までの高さは、前記第２の開口部の底面から上端までの高さに比べて低く、
前記第１の鍔部における前記第１の容量素子の下部電極の表面積は、前記第２の鍔部における前記第２の容量素子の下部電極の表面積よりも大きいことを特徴とする請求項５から７のいずれか１項に記載の半導体記憶装置。 The at least two capacitive elements are a first capacitive element formed across a first opening of the plurality of openings and a first brim that is a peripheral region of the first opening. And a second capacitive element formed across a second opening of the plurality of openings and a second flange that is a peripheral region of the second opening,
The height from the bottom surface to the upper end of the first opening is lower than the height from the bottom surface to the upper end of the second opening,
6. The surface area of the lower electrode of the first capacitor element in the first collar part is larger than the surface area of the lower electrode of the second capacitor element in the second collar part. 8. The semiconductor memory device according to any one of items 7 .

前記半導体基板の上に複数の半導体素子が形成されており、
前記複数の容量素子のうち所定の容量素子と前記複数の半導体素子のうち所定の半導体素子とを接続する導電性のプラグ電極が前記第１の層間絶縁膜に形成されていることを特徴とする請求項１から８のいずれか１項に記載の半導体記憶装置。 A plurality of semiconductor elements are formed on the semiconductor substrate,
A conductive plug electrode that connects a predetermined capacitive element of the plurality of capacitive elements and a predetermined semiconductor element of the plurality of semiconductor elements is formed in the first interlayer insulating film. The semiconductor memory device according to claim 1.