JP4365895B2

JP4365895B2 - Ion beam equipment

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Publication number: JP4365895B2
Application number: JP10192495A
Authority: JP
Inventors: 馨梅村; 義実川浪; 正高加藤; 祐一間所; 勝広黒田; 康成早田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-04-26
Filing date: 1995-04-26
Publication date: 2009-11-18
Anticipated expiration: 2024-11-18
Also published as: JPH08298247A

Description

【０００１】
【産業上の利用分野】
本発明は、イオン注入によりｐ型或いはｎ型不純物を基板に導入する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
以下、従来のイオン注入方法について、特にＣＭＯＳ・ＬＳＩの製造プロセスにおけるウェル領域形成としきい電圧制御の各工程を例に説明する。
【０００３】
現行のウェル領域形成は、以下のような手順で行なう。図１９を用いて説明する。（ａ）ｐ型シリコン基板５１を全面酸化させ、シリコン酸化膜５２を被着した後にシリコン窒化膜５３を全面デポジションする。次に、ホトレジスト５４を全面に塗布し、ｎ型ウェル領域に対応するパターンを縮小露光装置で感光させる。現像を行なった後、ドライエッチングを行なうことにより、露光部のレジスト５４と直下の窒化膜５３を除去し、ｎ型ウェル用のパターンが開けられる。このパターニングした開口領域を用いてリンイオン５５をシリコン基板５１中に注入し、高濃度ｎ型不純物領域５６を形成する。（ｂ）レジストをアッシング除去後、ウェット酸化条件下でシリコン基板５１を酸化して、厚膜のシリコン酸化膜５８を形成するとともに、ｎ型ウェル領域５７を形成する。（ｃ）シリコン窒化膜５３を除去し、厚膜のシリコン酸化膜５８をマスクとしてフッ化ボロンイオン５９を注入し、高濃度ｐ型不純物領域６０を形成する。（ｄ）窒素雰囲気中でアニールし、ｐ型ウェル領域６１を形成し、シリコン酸化膜５２，５８を除去する。このように、従来のウェル形成方法では、レジスト塗布、露光、現像、除去といった一連のホトレジスト工程が必要であった。
【０００４】
しきい電圧制御のためのチャネルドープについても、上記例と同様にホト工程が必要であった。図２０を用いて説明する。
【０００５】
（ａ）厚膜の酸化膜５８部を持つ酸化膜５１で被覆されたシリコン基板５１にホトレジスト工程（レジスト塗布、露光、現像）を施し、ｐ型ウェル領域６１のレジストのみ除去し、レジスト６２をマスクにフッ化ボロンイオン５９を所定のドーズ量だけ注入する。これにより、チャネル領域となるシリコン基板表面はｐ型不純物領域６３が形成され、トランジスタのしきい電圧が制御される。（ｂ）イオン注入後、レジスト６２を除去し、再度ホトレジスト工程により、ｎ型ウェル領域のレジストのみ除去し、レジスト６５をマスクにしてヒ素イオン６６の注入を行ない、Ｐ型トランジシスタのチャネル領域となるｎ型不純物６７が形成され、ｐ型トランジスタのしきい電圧が制御できる。残ったレジスト６５を除去することで、チャネルドープは完了する。このように、チャネルドープについては２回のホト工程が必要であった。
【０００６】
上述の如き従来のイオン注入には、図２１のようなイオン注入装置を用いている。イオン注入装置７０は概ねドーパントイオンを発生するイオン源７１、放出イオン７２を質量分離し、ドーパントイオン７６と不要イオン７７、７７’に選別する質量分離器７３、ドーパントイオン７６を通過させるアパチャ７４、イオンビーム７６を平行ビーム化させるレンズ７８、ドーパントイオンビーム７６を試料上で走査させる偏向器７９、ウエハ８０を保持するステージ８１などから構成される。ウエハ８０の表面にホトレジスト８２が塗布してある。この時、イオンビームをウエハ面に均一に入射させるためにウエハ自体も面内に揺動させる方式もある。イオン源７１にはドーパントを含むガスをプラズマにしてイオンを引出すマイクロ波イオン源などが用いられる。
【０００７】
イオン注入装置の従来例は、文献『イオン・インプランテイション・テクニックス』（スプリンガー・シリーズ・イン・エレクトロフィジックス１０、ライセル、グラウイッシュニグ編、１９８２年）の第３頁から２１頁にかけてハンス・グラウイッシュニグが記載している『イオン・インプランテイション・システム・コンセプツ』と題する論文で知ることができる。
【０００８】
("Ion Implantation System Concepts"(Hans Glawischnig)("Ion Implantation Techniques, (Springer Series in Electrophysics 10)" eds.H.Ryssel andH.Glawischnig, (1982) p.3-p.21.)（公知例１）
【０００９】
【発明が解決しようとする課題】
半導体デバイスの高性能化に伴い、デバイスの加工寸法は縮小化、構造は複雑化し、それを実現するためのプロセスも複雑化し、その工程数は増大している。半導体デバイスのメーカにとっては、デバイス製造の原価低減が直接収益に影響するため、複雑化しているプロセスを簡略し、製造コストを削減することが最大の課題となっている。特に、半導体基板に不純物を導入するイオン注入工程には、イオン注入の前後に上述のようなホトレジスト工程を必要とする。しかも、このイオン注入工程が半導体装置完成までの全工程中に複数回必要であれば、その都度このような付随する工程を行なわなければならない。これは、図２１に示すような従来のイオン注入装置で用いられるイオンビームが直径数ｃｍの太いビームであるため、上述のチャネルドーピングやウェル形成、拡散層形成のような所望の箇所に選択的にイオン注入するイオン注入工程では、図２２に示したように、シリコン基板８５にホトレジスト８６を塗布し、開口８７を設けて、イオンビーム８８を照射しなければならない。この時、各開口に均一にイオンを導入するために、イオンビームと基板を相対的に揺動させたりする。（図２２ではイオンビームを走査していることを示すために矢印を記した。）このレジストを設けるに伴ない、開口を開けるための露光や現像、イオン注入後のレジスト除去などの工程が必要となり、上記の如き付随的な多数の複雑な工程が必要となる。また、それらの工程のために、そのそれぞれの専用装置が必要で、装置の費用、設置面積の確保、専用担当者の確保など経済的負担となり、多くの工程を経ることによる完成品歩留りの低下をもたらしていた。
【００１０】
また、従来のイオン注入によって作成された半導体装置に注目すると次のような問題点も有している。従来工程によるウェル領域の形成方法においては、図１９（ｄ）のように、ｐ型ウェル領域６１の表面よりもｎ型ウェル領域５７の表面が低くなってしまう。これは、加工寸法の微細化が進むにつれ、図２３に示すトランジスタゲート電極形成工程で問題となる。すなわち、ｐ型ウェル領域９０中のｎ型MOSトランジスタのゲート電極９１とｎ型ウェル領域９２中のｐ型MOSトランジスタのゲート電極９３のパターニングを同時に行うため、各ゲート電極上に設けられたパターニング用のレジスト表面に段差が生じる。この段差が約０.４μｍになるため、例えば０.２５μｍ以下の微細加工においては、レジスト感光時の被写界深度が０.３μｍ程度であるので、像の鮮明な解像が困難になるという特有の問題を有していた。
【００１１】
もし、レジストを用いずにイオン注入が実現できれば、上記のレジスト塗布、露光、現像、レジスト除去などの工程は必要なくなり、半導体素子製造の工程が大幅に削減できる。その結果、そのそれぞれの専用装置が不要となり、装置設置面積の削減、多くの工程を経ることによる歩留り低下の防止できるとともに、上述のような半導体装置作成時に生じる問題も解決できるものと期待できる。
【００１２】
なお、レジストを用いずにイオン注入する例には、集束イオンビーム（ＦＩＢ）による方法がある。集束イオンビームは、図２４に一例を示すように、イオン源９４、集束レンズ９５や偏向器９６、試料ステージ９９等から構成されるイオン光学系で、試料９７に到達するビーム直径を数１０ｎｍ程度にまで集束させたイオンビーム９８である。集束イオンビーム９８が非常に細いため、あたかも一筆書きのように、１μｍ以下の微小領域にでもレジストを用いずにイオン注入することができる。例えば、エム・タムラらによる論文集ヌークリア・インスツルメント・アンド・メソッズ・イン・フィジクス・リサーチ、第Ｂ7/8巻、(1985年）第858頁から第863頁にかけての『フォーカスト・ボロン・イオン・ビーム・インプランテーション・インテゥ・シリコン』と題する論文がある。
【００１３】
（M.Tamura et al., Nuclear Instrument and Methods in Physics Research,B7/8 (1985) 858-863, "Focused boron ion implantation into silicon")（公知例２）
また、レジストを用いずにイオン注入する別の方法として、特開昭５８−１０６８２２号に『不純物導入方法』（公知例３）と題して開示されている。この方法は、図２５のように、所望の開口１００を有する着脱可能なマスク１０１を、半導体基板１０２と所望の位置関係になるように僅かな空隙を保持して位置合わせをした後、イオンビームを照射し、上記マスク１０１の開口１００を介して上記半導体基板１０２にイオン注入を行なうものである。１０３はイオン注入領域である。この方法により、従来行われていたウェハ表面にレジストを塗布し、露光装置によってイオン注入領域を作成するといったレジスト工程が不要となる。
【００１４】
しかしながら、このような他のイオン注入技術にも次のような問題点を有していた。つまり、レジスト工程が不要なイオン注入を実現する公知例２の方法では、ウェハ全体に渡ってイオン注入を行なおうとすると、ビーム断面積が小さ過ぎることと、試料への到達イオン電流が小さいため、膨大な時間を要して現実的ではない。また、公知例３の方法では、イオン注入領域とステンシルマスクの間に縮小光学系がないため、イオン注入領域とステンシルマスクに設ける開口とは大きさが同じにしなければならない。イオン注入領域の微細化に伴い、ステンシルマスクに開口を設けること自体が困難となってくる。さらに、イオン注入領域の位置設定は、ステンシルマスクの設置位置によって決定されるため、ステンシルマスクの開口と試料の所望領域との位置合わせ非常に難しくなってくる。このように、上記公知例３も現実的ではなかった。
【００１５】
また、ステンシルマスクを用いたイオンビーム装置の例として、基板表面に塗布したレジストを露光するイオン投影型縮小露光装置がある。イオン投影型縮小露光装置の詳細については、論文集『マイクロエレクトロニック・エンジニアリング』第17巻、(1992年)第229から240頁においてエイ・チャルプカらが『プログレス・イン・イオン・プロジェクション・リソグラフィ』
(A.Chalupka et al., "Progress in ion projection lithography",Microelectronic Engineering, 17 (1992) 229-240.)（公知例４）と題する論文に開示されている。この方法はイオン露光によって、レジスト内での散乱が光や電子よりも小さく、従来の光や電子ビームによる露光に比べてシャープな像が露光できるという利点を持つ。しかしながら、公知例４はウェハに塗布されたレジストへの露光装置であるため、依然としてレジスト工程を経なければならず、レジスト工程の削減は実現されない。
【００１６】
従って、レジスト塗布、パターン露光、現像、レジスト除去など一連のホトレジスト工程を経ることなく効率良く、イオン注入が行なえる方法、また、これを実現するイオン注入装置が強く望まれていた。
【００１７】
上記の問題点に鑑み、本発明は半導体装置の製造工程の削減によって製造コストの低減を目指すものであり、特に、ホトレジストを必要としないイオン注入によりｐ型或いはｎ型不純物を基板に導入してウエル領域を形成する半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本発明では、（１）トランジスタの活性領域となる第１及び第２の領域を有する基板を準備する工程と、前記第１の領域でｐ型を示す第１の不純物イオンビームを第１の開口パターンを有する第１のステンシルマスクに照射し、透過した前記第１の不純物イオンビームを前記第１の領域に導入する工程と、前記第２の領域でｎ型を示す第２の不純物イオンビームを前記第１の開口パターンとは異なる第２の開口パターンを有する第２のステンシルマスクに照射し、透過した前記第２の不純物イオンビームを前記第２の領域に導入する工程とを有し、前記第１の領域にはｐ型ウエル領域が、前記第２の領域にはｎ型ウエル領域が形成される半導体装置の製造方法とする。又、（２）基板を準備する工程と、前記基板内でｐ型を示す不純物イオンビームを開口パターンを有するステンシルマスクに照射し、透過した前記不純物イオンビームを前記基板表面に導入する工程と、前記不純物イオンが導入された前記基板をアニールし、ｐ型ウエル領域を形成する工程と、前記ｐ型ウエル領域内にｎ型ＭＯＳトランジスタを形成する工程とを有する半導体装置の製造方法、又（３）基板を準備する工程と、前記基板内でｎ型を示す不純物イオンビームを開口パターンを有するステンシルマスクに照射し、透過した前記不純物イオンビームを前記基板表面に導入する工程と、前記不純物イオンが導入された前記基板をアニールし、ｎ型ウエル領域を形成する工程と、前記ｎ型ウエル領域内にｐ型ＭＯＳトランジスタを形成する工程とを有する半導体装置の製造方法、又（４）ウエル領域となる第１及び第２の領域と前記第１及び第２の領域の境界表面を覆って形成された酸化膜とを有する基板を準備する工程と、ｐ型不純物イオンビームを第１の開口パターンを有する第１のステンシルマスクに照射し、透過した前記ｐ型不純物イオンビームを前記第１の領域に導入する工程と、ｎ型不純物イオンビームを前記第１の開口パターンとは異なる第２の開口パターンを有する第２のステンシルマスクに照射し、透過した前記ｎ型不純物イオンビームを前記第２の領域に導入する工程とを有し、前記基板には、前記基板と前記第１のステンシルマスクとの位置合わせ用マークが形成されている半導体装置の製造方法等とする。なお、不純物イオンのドーズ量は、１×１０ ^１１〜１×１０ ^１４／ｃｍ ^２の範囲にあることが望ましい。
【００２３】
【作用】
本発明によれば、図１に概略を示したイオン注入方法を用いることで、ホトレジストを用いることなく所望の位置にイオン注入を行なうことができる。
【００２４】
所望のイオン注入領域パターンに対応する開口パターン１有するステンシルマスク２にイオンビーム３を照射し、開口パターン２を通過したイオンビーム４をイオン投射光学系５に導く。イオン投射光学系５は、集束レンズなどを含み、イオン投射光学系５の光学作用により、従来のホトレジストが塗布されていない試料７にイオンビーム径を縮小して投射し、ステンシルマスク２の開口パターン１を縮小した形状のイオン注入領域８を形成することができる。縮小倍率はイオン投射光学系内に配置するレンズの焦点距離などに依存し、所望のイオン倍率に合わせてイオン光学系を配置し、動作させれば良い。イオンビームは試料面に到達する時点で所望のイオン注入形状にパターン化されているため、従来法によるレジストは用いる必要はなく、また、レジスト塗布が不要であるため、レジストに係る工程、つまり、レジスト塗布、露光、現像、アッシングの各工程が削減でき、直接イオン注入することができる。
【００２５】
更に具体的には、イオン注入の機能を果たすためのイオン注入装置の概略構成例を図２に示し、各部の作用について説明する。
【００２６】
図２に示したイオン注入装置１０は、イオン源１１と、開口パターンを有するステンシルマスク１２を保持するマスクステージ１３と、上記イオン源１１から放出するイオンビーム１４を上記ステンシルマスク１２に照射するイオン照射光学系１５と、上記ステンシルマスク１２を通過したイオンビーム１６を試料１７に投射して上記ステンシルマスク１２の開口パターンと略相似形の投射領域を形成するイオン投射光学系１８と、上記試料１７を保持して移動する試料ステージ１９などから構成される。１９’は試料１７をステップアンドリピート式に移動できるステージである。イオン照射光学系１５やイオン投射光学系１８は種々の光学部品から成り、例えば、所望のドーパントイオンと不要なイオンを分離する質量分離器、所望のイオンのみを通過させる質量分離アパチャ、拡がりのあるイオンビームを集束させステンシルマスクに照射する照射レンズ、パターンイオンビームを集束し試料に投射させるための投射レンズ、ビーム位置を調整するためのアライナ、イオンビームの試料への到達を遮断させるブランカ、機械的シャッタなどを含む。質量分離器には、ウィーンフィルタと称する電極と磁極が直交して設置されたＥ×Ｂ質量分離器を用いることで、所望のドーパントイオンビームを光学軸上で通過させることができる。
【００２７】
イオン源１１にはドーパントイオンを放出する液体金属イオン源や電界電離ガスイオン源、微小発生源を持つプラズマイオン源を用いる。
【００２８】
ステンシルマスク１２は、所望のイオン注入領域に対応する開口を有する。所望のイオン注入領域を図３における（ａ）とすると、例えば、シリコンを基板とするステンシルマスクは図（ｂ）に示すような開口をドライエッチングよって設けた。開口パターンの寸法はイオン注入領域寸法とイオン光学系の縮小率で決まり、例えば、２μｍ平方の矩形領域を縮小率１／５の光学系で作成するには、ステンシルマスク上に１０μｍ平方の矩形開口を設ければよい。
【００２９】
レンズは静電電極群であり、広がりを持つイオンビームの集束性を良好にするために電極構成や配置、印加電圧は種々改変できる。試料に投射される像の大きさは、ステンシルマスクに形成されたパターンの数分の１に縮小されるようなレンズ配置をとる。
【００３０】
試料ステージ１９’は試料１７を保持するとともに、ステップ・アンド・リピート式に移動できる。図４のように半導体ウェハ２６におけるある１箇所のサブフィールド２５に対してパターン２４のイオン注入が完了すると、一旦、イオンビームをブランキング状態にして、次のサブフィールドに試料ステージを移動してイオンビーム投射を行なう。この繰返しによって、ウェハ２６全面にレジストなしにイオン注入することができる。
【００３１】
【実施例】
（実施例１）
本発明による第１の実施例を図５から図１１を用いて説明する。
【００３２】
図５は、ＤＲＡＭや不揮発性メモリのメモリチップ内の各構成ブロックの概略を示している。メモリマットMATは複数本の行と複数本の列のアレイ状に配置されたメモリセルから構成されている。行デコーダXDECは外部アドレス信号ADを入力とし、複数本の行の中から少なくとも一本の行を選択する。行デコーダXDECの出力信号は電圧印加回路XSDECに接続されている。電圧印加回路XSDECはCMOS回路から構成されたスイッチ群であり、メモリマットMAT内の選択された行に対応するメモリセルに所望の電圧を印加する。一方、センスアンプSACがメモリマットMATの列に接続されている。センスアンプSACは、メモリセルへのデータの書き込みや読出しを行うため、MOSトランジスタの差動対から構成されている。この差動対を用いてデータの保持を行うこともできる。列デコーダYDECがセンスアンプSACと入出力I／Oの間に形成されている。列デコーダYDECはMOSトランジスタから構成され、入出力I／Oから所望のセンスアンプSACにデータを転送することができる。データの書き込み動作や読み出し動作は、例えばチップ選択信号CS等により代表される、チップCHIP外部からの各種のチップ制御信号を、CHIP内に設けられた制御回路CTRLで受け、制御回路CTRLからのチップ内部制御信号が各デコーダに送られることにより実行される。
【００３３】
図６は、図５に示されたメモリチップ内のウェル領域の形成レイアウトの一例である。図６（ａ）はｐ型ウェル領域、図６（ｂ）はｎ型ウェル領域のパターンである。レイアウトパターンは本実施例に限定されるものではない。ＤＲＡＭや不揮発性メモリはｎ型トランジスタから構成され、図５中のメモリマットMATはｐ型拡散層からなるｐ型ウェル領域PW-MAT内に形成される。この領域の大きさは、一般にメモリチップ面積の４０から６０％であり、約４０から６０mm²の面積を占めている。すなわち、６mm×６mmや８mm×８mmのように、メモリセルの加工最小寸法である０.３〜０.５μmに比べはるかに大きい領域である。なお、図６ではメモリマットMATを構成するｐ型ウェル領域PW-MATは１つの領域により構成されているが、これを複数個のｐ型ウェル領域により構成してもよい。
【００３４】
図７は電圧印加回路XSDECが２本の行に対する最も簡単なCMOS回路を用いたインバータから構成されている例を示している。図７（ａ）では、行デコーダXDECからの出力信号WI1、WI2を各インバータのゲート入力信号とし、各ｐ型MOSトランジスタのソース端子は電源VPPに接続され、ウェル端子は電源VNWに接続されている。同様に、各ｎ型MOSトランジスタのソース端子は電源VNNに接続され、ウェル端子は電源VPWに接続されている。各インバータの出力はメモリマットMATへの出力端子W1、W2となっている。図７（ａ）の回路図上では、各MOSトランジスタが交互に配置されウェル領域NW1、PW1、NW2、PW2が交互に配置されているが、これを図７（ｂ）に示すようにｎ型MOSトランジスタ同士またはｐ型MOSトランジスタ同士をまとめて同じウェル領域NW、PWに形成できる。このように、メモリマットMATに電圧を印加する電圧印加回路XSDECは、CMOS回路すなわちｎ型MOSトランジスタとｐ型MOSトランジスタから構成されているが、各行に対する各々のトランジスタを同一ウェル中に形成できる。ここで、面積低減のために、メモリマットMATを構成するｐ型ウェル領域PW-MATと電圧印加回路XSDEC中のｎ型MOSトランジスタを含むｐ型ウェル領域PW-XSDECを隣接して、または、同一ウェル領域として形成することができる。行デコーダXDECについても同様に各行に対するｎ型MOSトランジスタを一括して含むｐ型ウェル領域PW-XDECが形成でき、さらに、センスアンプSAC部のｐ型ウェル領域PW-SACや列デコーダYDECに対するｐ型ウェル領域PW-YDEC、I／O回路に対するｐ型ウェル領域PW-I／O、制御回路CTRLに対するｐ型ウェル領域PW-CTRLを形成できる。一方、図６（ｂ）に示すようにｎ型ウェル領域に関しても、電圧印加回路XSDEC中のｎ型ウェル領域NW-XSDEC、行デコーダXDECに対するｎ型ウェル領域NW-XDEC、センスアンプSAC部のｎ型ウェル領域NW-SAC、列デコーダYDECに対するｎ型ウェル領域NW-YDEC、I／O回路に対するｎ型ウェル領域NW-I／O、制御回路CTRLに対するｎ型ウェル領域NW-CTRLが形成できる。これらのウェル領域の幅は約３０μｍから２００μｍであり、また、イオン注入量もｎ型領域ではリンイオン（Ｐ+）を、ｐ型領域ではボロン（Ｂ+）またはフッ化ボロン(ＢＦ₂+)を用いて１×10¹³〜２×10¹⁴／cm²であり、本発明によるステンシルマスクを用いたイオン注入方法によって十分達成できる面積と不純物量である。
【００３５】
図８から図１１を用いて、メモリチップ形成工程に少なくとも含まれるCMOS回路の形成方法の概略を示す。ただし、本実施例の図中に含まれるマスクの図示ではイオン注入領域とマスク開口領域が同一に示したが、これは上述のとおり、ステンシルマスクを透過したイオンビームはイオン投射光学系によって縮小されてウェハ上に投射される。ここでは、ステンシルマスクとイオン注入領域の関係を強調するために同一寸法で記載した。また、ステンシルマスクとウエハの間にはイオン投射光学系が、またステンシルマスクの上段にはイオン照射光学系やイオン源が存在するが、図８から図１１では半導体装置製造プロセスを詳細に説明することが主眼であるため、イオン源やイオン照射光学系、イオン投射光学系の図示は省略してある。
【００３６】
まず、図８（ａ）において、シリコン基板２０１に約３０nmの厚さのシリコン酸化膜２０２を形成し、シリコン酸化膜２０２の周辺領域の一部に後述のステンシルマスクの位置合わせ用のマークとなる凹部２５０を予め形成する。この凹部２５０は、予め定めているウェハの基準位置に、例えば集束イオンビーム照射等によって直接形成することができる。また別の方法として、例えばヒ素イオンを１×10¹⁵/cm²以上所望の領域に注入し、ダメージを受けたシリコン酸化膜ではフッ酸等によるエッチングが加速されることを用いて、マーク形成用の開口を設けたステンシルマスクを用いて、ヒ素のパターンイオンビームによってシリコン酸化膜２０２に凹部２５０を形成することができる。この場合は、続いてドライ工程によりシリコン基板２０１を0.1μm以上エッチングし、明確なターゲット領域を形成することが望ましい。また、マークとして凸部を形成してもよい。
【００３７】
続いて図８（ａ）に示すように、ｎ型ウェル領域形成用のステンシルマスク２０３を介して、リンイオン２０４を例えば６０KeVで約５×10¹²/cm2のドーズ量でシリコン基板２０１中に注入する。高濃度なｎ型不純物領域２０５が形成される。本イオン注入では、先に形成した凹部２５０に微弱なイオンビーム照射を行い、その２次電子を観測するなどの方法により、ステンシルマスクパターンのシリコンウェハ上での0.1μm以下の正確な位置合わせが可能になる。さらに図８（ｂ）では、ｐ型ウェル形成用のステンシルマスク２０７を用いて、ボロンイオンないしはフッ化ボロンイオン２０８をシリコン基板中に注入する。これにより、高濃度なｐ型不純物領域２０９が形成される。フッ化ボロンイオン２０８を注入する場合は、例えば６０KeVで約５×10¹²/cm²のドーズ量とし、ボロンイオンの場合には、約１５KeVとする。
【００３８】
本ウエハを例えば1100℃の窒素雰囲気中で約20時間アニールすることにより、図８（ｃ）のように各不純物拡散層がシリコン基板２０１中に引き伸ばされ、各々の表面不純物濃度が５×10¹⁶〜２×10¹⁷/cm²程度のｎ型ウェル領域２１０、ｐ型ウェル領域２１１が形成される。
【００３９】
以上の工程により、CMOS回路形成用の両ウェル構造を得ることができる。これは、図１９に示す従来のウェル形成工程に比べて、ホトレジスト形成及びその処理時間が不要なことや拡散時間が短い。さらに、本実施例では、図１９（ｄ）のようなｐ／ｎ型ウェル領域間で段差が生じないため、後のゲート形成工程のような微細加工プロセスにおいても被写界深度による加工の制約を受けることがない。
【００４０】
図８以降のCMOS回路の形成工程について説明する。図９（ａ）に示すように、マーク２５０領域を除くシリコン酸化膜２０２上にシリコン窒化膜２１５を約200 nmの厚さで形成する。なお、このシリコン窒化膜の厚さは本膜厚に限るものではない。続いて、従来のホトレジスト工程を用いて、感光、現像、ベーク処理、レジストエッチング、シリコン窒化膜２１５エッチング、レジスト処理工程を経て、シリコン窒化膜２１５をトランジスタの活性領域となるようにパターニングする（図９（ｂ））。さらに、ウェット酸化条件の下、1000℃〜1100℃の温度条件の下で、シリコン基板表面を酸化し、300〜500nmの膜厚を有するシリコン酸化膜２１６を形成する（図９（ｃ））。シリコン酸化膜２１６は少なくともｐ型ウェル領域２１１とｎ型ウェル領域２１０の境界表面を覆うように形成され、各ウェル領域中のトランジスタを互いに電気的に分離する。
【００４１】
次に、図１０（ａ）のように、シリコン基板２０１表面の薄膜シリコン酸化膜２０２領域にフッ化ボロンイオン２１７を、例えば２×10¹²/cm²のドーズ量をイオン注入する（ｎ型MOSトランジスタ用チャネルイオン注入）。ｎ型MOSトランジスタのチャネル領域となるシリコン基板表面にｐ型不純物領域２１８が形成され、ｐ型ウェル領域２１１中のｎ型MOSトランジスタのしきい値電圧が0.3〜0.5Vに制御される。さらに、図１０（ｂ）に示すように、ステンシルマスク２２０を介して、本発明のイオン注入法により、ヒ素イオン２２１をｎ型ウェル領域２１０のシリコン酸化膜２０２中にのみ、例えば５０KeVのエネルギー、３×10¹²/cm²のドーズ量で注入する（ｐ型MOSトランジスタ用チャネルイオン注入）。ｐ型MOSトランジスタのチャネル領域となるシリコン基板表面に弱いｎ型不純物領域２２２が形成される。図１０（ａ）のボロンイオン濃度と図１０（ｂ）のヒ素イオン濃度を調整することにより、ｐ型MOSトランジスタのしきい値電圧が制御できる。本実施例では、イオン注入用のステンシルマスク数を抑えるため、ヒ素イオン注入に用いたステンシルマスク２２０をｎ型ウェル領域形成に用いたステンシルマスク２０３と同一パターンとすることもできる。また、本実施例では、図１０（ａ）のフッ化ボロンイオン注入時には、全面イオン注入の方式を用いたが、ここで、例えば図８（ｂ）のｐ型ウェル領域形成用のステンシルマスク２０７を用いて、フッ化ボロンイオンのイオン注入を本発明の方法により行うこともできる。
【００４２】
さらに、図１１（ａ）に示すように、多結晶シリコン層２３１を所望のゲート電極形状に加工し、例えば、図１０（ｂ）のステンシルマスク２２０と同様のパターンを備えたステンシルマスク２３２を用いて、フッ化ボロンイオン２３３のイオン注入を本発明の方法により、例えばエネルギー３０ｋeＶ、ドーズ量２×10¹⁵/cm²で行い、ｐ型不純物領域２３４が形成できる。続いて、図１１（ｂ）に示すように、ステンシルマスク２３５を用いて、ヒ素イオン２３６を本発明のイオン注入法により、例えばエネルギー30KeV、ドーズ量２×10¹⁵/cm²で行い、ｎ型不純物領域２３７が形成できる。上記の各不純物領域は、各々のMOSトランジスタのソース・ドレイン領域として働く。
【００４３】
ここで、ゲート電極となる多結晶シリコン層２３１は、シリコン酸化膜２１６の膜厚の概略半分の凹凸形状（0.2μm以下）を持つに過ぎず、0.25μmの微細なゲート長のパターンも従来の光学露光装置の被写界深度制約を受けることなく形成できるという効果がある。
【００４４】
以上、各ウェル領域に形成されるMOS型トランジスタのしきい値電圧制御用のチャネルイオン注入や拡散層形成工程においても、本発明のイオン注入法を用いることができ、マスク枚数の低減を図るとともに、各々の工程において従来のチャネルイオン注入に必要とされたレジスト塗布工程、感光工程、現像工程、ベーク工程、イオン注入工程、レジスト除去工程を、ステンシルマスクによるイオン注入工程の１工程に削減でき、微細加工CMOS回路形成工程の工程数削減に大きく寄与できる。
【００４５】
（実施例２）
〈実施例２の第１形態〉
本発明に係るイオン注入装置の実施例の詳細を図面をもとに説明する。図１２において、３０１は本発明によるイオン注入装置、３０２はイオン源であり、本実施例ではイオン源３０２はシリコンに対するドーパントであるホウ素イオンを放出する液体金属イオン源を用いた。このイオン源３０２でのイオン化材料は白金／ホウ素合金である。３０３は質量分離器であり、放出したイオン３０４を所望のドーパントイオン３０５（本実施例ではホウ素１価イオン）と不要イオン３０６（本実施例ではホウ素１価イオン以外のイオン）に選別するものである。３０７はドーパントイオン３０５のみを通過させ、不要イオン３０６を下流へ送らないための質量分離アパチャである。この質量分離アパチャ３０７がステンシルマスク３０９の上流側に設置されているため、不要イオン３０６がマスクを照射することがなく、ステンシルマスク３０９の損傷が軽減され寿命が延びる。集束レンズ３０８のクロスオーバが質量分離アパチャ３０７にあるため、ドーパントイオン３０５と不要イオン３０６は容易に分離できる。３１０は質量分離アパチャ３０７を通過して広がりを持つイオンをマスク３０９にほぼ垂直入射するように軌道を曲げる照射レンズである。図では略式に楕円で示したが、実際は複数枚の電極から構成されている。本例の場合、イオン照射光学系３１１は、質量分離器３０３、質量分離アパチャ３０７、集束レンズ３０８、照射レンズ３１０より構成されている。
【００４６】
導電性のマスクホルダ３１２に保持されたステンシルマスク３０９は所望のイオン注入領域に対応する開口パターンを有するマスクで、シリコンが主成分である。開口パターンはドライエッチングによって作成した。ステンシルマスク３０９を通過して得られるドーパントイオンによるパターン化したイオンビーム３１３は集束レンズ３１４によって集束され、アパチャ３１５を通過して、投影レンズ３１６によって試料３１７にほぼ垂直に投射される。本例の場合、イオン投射光学系３１９は、集束レンズ３１４、アパチャ３１５、投射レンズ３１６によって構成されている。試料３１７は試料ステージ３１８上に保持されたシリコンウェハであり、表面には従来のイオン注入で用いるレジストは塗布されていない。試料ステージ３１８はレーザ干渉計（図示せず）を用いてＸＹ方向に正確に移動でき、１領域分のイオン注入が完了すると、イオンビームをブランキング状態（ブランカは図示せず）にするか、試料３１７とイオン源３０２の間のいずれかの箇所に設けたシャッタ（図１２における３２０、３２０’）によって遮って、次の領域にステップ・アンド・リピート方式によって位置決め、再びイオン注入が行える。上記の操作の繰返しで試料３１７全体にイオン注入を施すことができる。これらのイオン光学系部品は真空容器３２１内にある。
【００４７】
本実施例では、上記のイオン光学系によって、イオン源３０２からのイオンは、ビーム制限アパチャ（図示せず）によってビーム半開角が５°に制限され、ステンシルマスク３０９上で直径４０mmのビームになる。ステンシルマスク３０９には、２４×２４mmの領域内にイオン注入すべき領域に対応する開口パターンが設けられている。このパターンは投影レンズ３１６により、試料３１７面で１０×１０mmの領域に縮小され（倍率：約０.４２）イオン注入される。この時の到達するドーパントイオン電流は０.１μＡであった。
【００４８】
このような構成のイオン注入装置３０１は下記の特徴を持つ。図１２が従来のイオン注入装置（図２３）と全く異なる点は、イオン注入される領域がステンシルマスクによって形成されたパターンイオンビームによるか、ホトレジストで開口パターンを設けているかにある。つまり、従来、図２２に示したように従来型イオン注入法では、レジスト８６をウエハ８５に密着して塗布し、リソグラフィ技術を駆使して所望のイオン注入領域に開口８７、８７’を設け、大口径のドーパントイオンビーム８８を照射してイオン注入を行なっている。また、イオン注入後はこのレジストを除去しなければならない。このように所望領域にイオン注入を行なうには、従来方法ではレジスト工程が不可欠であった。
【００４９】
一方、図１２に示す本発明によるイオン注入装置によると、試料（ウェハ）はイオン照射時には、イオン注入領域形状にパターン化されているイオンビームが投射されるため、従来法によるレジストマスクは用いる必要はなく、直接イオン注入することができる。このパターンイオンビームを得るためには、ステンシルマスクに所望のイオン注入領域と略相似形の開口パターンを設け、ステンシルマスクの開口パターンと所望のイオン注入領域の大きさの比率はステンシルマスクとウェハ間に設置するイオン光学系の焦点距離に依存し、所望のイオン倍率に合わせてイオン光学系を設置し、動作させれば良い。このようにホトレジスト塗布が不要であるため、ホトレジストに係る工程、つまり、塗布、露光、現像、アッシングの各工程が削減できる。
【００５０】
このようなイオン注入方法における試料は上述のシリコンウェハに限らず、ガリウムヒ素のような化合物半導体でも良いし、半導体装置製造プロセスで扱えないガラスやプラスチック等の材料でも良い。例えば、プラスチックに金イオンをパターンイオン注入することで微小な導領域を作ることが可能で、また、透明ガラスにラインアンドスペース状にパターンイオン注入して微小グレーティングなど微小パターンを作成できる。さらには、イオン注入領域限定のために、従来のリソグラフィ装置であるステッパや電子線リソグラフィ装置を使わないため、対象とする材料は半導体ウエハのような平板である必要はなく、曲面や立体物であっても適用できることが従来の半導体プロセスにおけるイオン注入法とは大きく異なる。
【００５１】
公知例４のイオン投影型縮小露光装置は、本発明によるイオン注入装置と以下の点で異なる。イオン投影型縮小露光装置で用いるイオン種は軽元素ガス種である水素、ヘリウムである。また、イオンビーム照射は表面にレジストを被覆した試料に対して行なわれ、レジストへのイオン露光を行なう装置である。従って、従来のようにレジスト工程は必ず伴なう。さらに、放出イオンの実質的質量分離を行なうアパチャがステンシルマスクの下流側にあるため、放出イオンの殆ど全てがステンシルマスクを照射する構造である。
【００５２】
本発明のイオン注入装置によればイオン注入完了までに必要な装置は、本発明によるイオン注入装置だけで済み、最低限の作業スペースを含めた床面積は、従来のイオン注入に係わる装置であるレジスト塗布機、光リソグラフィ装置（ステッパー）、現像機、中電流イオン注入装置、アッシャの総面積、および、最低限の作業スペースを含めた総床面積に対して約１／３に削減できる。
【００５３】
〈実施例２の第２形態〉
本実施例は別のイオン光学系の例であり、概略構成を図１３に示す。本実施例では複数のイオン源３０２、３０２’がイオン源ステージ３３０に設置されており、イオン源コントローラ３３１により、必要に応じてイオン源を交換し、放出するイオン種を切り替えることができる。また、ステンシルマスクは複数枚、マスクステージ３１２’に搭載されており、必要に応じてステンシルマスクをマスクコントローラ３３２によって交換することができる。搭載するステンシルマスクの開口パターンは異種同種に制限はない。これら、イオン源コントローラ３３１やマスクコントローラ３３２、更には試料ステージ３１８は信号処理装置３３３からの信号によって制御される。
【００５４】
〈実施例２の第３形態〉
本実施例は別のイオン光学系の例であり、概略構成を図１４に示す。本実施例は、実施例１に比べレンズを１組減らし、３組のアインツェルンレンズ３１０’、３１４’、３１６’によって構成したイオン注入装置の例である。ステンシルマスク、マスクステージ、試料ステージなどは図１２と同じである。
【００５５】
図１４において、イオン源３０２はシリコンに対するドーパントであるホウ素イオンを放出するプラズマイオン源である。このイオン源から放出されるホウ素１価イオンの放射角電流密度（単位立体角当たりの電流密度）は、全放出イオン電流１０μＡ時、５μＡ／ｓｒであり、放出イオンの拡がりは１０°（半開角）である。投射レンズ３１０’によって平行にされたイオンビームはステンシルマスク３０９へほぼ垂直入射する。この時の照射領域は、放出イオン電流の角度分布を考慮してビーム制限アパチャ３３５によって開き角の半分の５°の領域に制限してステンシルマスク３０９を通過させた。ステンシルマスク３０９の開口パターン（１辺２０ｍｍの矩形）の試料３１７’上に形成されるパターンの縮小率は０．５である。この時、レジストの塗布されていない試料（ウェハ）３１７’上には、電流密度０．１μＡ／ｃｍ²で、１辺１０ｍｍの矩形パターンイオンビーム３３７が到達する。イオン注入量（ドーズ）を１×１０¹²（個／ｃｍ²）に設定すると、イオン注入時間は約１．６秒で終わる。照射されるイオンの持つエネルギーは１０ｋｅＶで、浅い領域へのイオン注入である。直径８インチのウエハ上にこのパターンイオンビーム３３７でイオン注入を続けると、１枚のウエハは約４６０ショットで完了し、１時間に約１７枚の生産速度（スループット）を発揮した。このスループットは従来プロセスにおいて、レジスト塗布、ステッパによる露光、現像、従来式イオン注入、アッシングによるレジスト除去、水洗までの一連工程に対して約８枚／時であるので、２倍以上のスループット向上が達成された。
【００５６】
本装置において、質量分離器３０３をイオン源３０２の直後に設置し、集束レンズ３１４’のクロスオーバ地点に質量分離絞り３１５’を設置し、イオン源３０２から放出される不要イオン３０６’を除去した。この質量分離絞り３１５’位置には、更に、ゲートバルブを３３８を設置し、試料室３３９と、集束レンズ３１４’やステンシルマスク３０９が設置されたイオン光学系室３４０との真空分離ができるようにした。これにより、試料３１７’の交換時にイオン源３０２やイオン光学系を大気に曝すことなく高真空が維持できるという効果を有する。
【００５７】
（実施例３）
本実施例３では、本発明によるイオン注入装置のうち、特に、試料に投射したステンシルマスクの像歪みを口径比の５次まで実質的に消去できる手段を備えたイオン注入装置を説明する。
【００５８】
従来例としては、ステンシルマスクのパターンをレジストに露光する装置としてイオン投射リソグラフィ装置が特開平２−６５１１７号（公知例５）がある。
【００５９】
さて、上記公知例５や本発明の装置等、ステンシルマスを用いるイオン投射装置においては、イオン投射加工のスループットを向上させるために、できるだけ大きなステンシルマスクを使えることが要求される。これは複数の小さなステンシルマスクを交換する作業が増えるとスループットが低下するためである。また、このような装置においては、試料上でのステンシルマスクの像の歪みをできるだけ小さくすることが求められる。ところが、これらは相反する要求で、ステンシルマスクを投射するためのレンズ（軸対称の電磁レンズまたは静電レンズ）は除去できない大きな幾何収差を持ち、ステンシルマスクを大きくするとそのレンズの軸外部分を使用するので投射したステンシルマスクの像は周辺部に行くほど大きく歪む（像位置がずれる）からである。一方、上記レンズの大きさは現状では直径数１０ｃｍくらいが技術的に、また、装置として一般的寸法として限度である。従って、限られたレンズの大きさに対し、できるだけ大きなステンシルマスクを用いて、歪ができるだけ小さい像を形成する光学系が求められる。
【００６０】
レンズの口径（またはレンズの厚み）に対するステンシルマスクの大きさ（またはステンシルマスクを透過したビームがレンズを通る部分の大きさ）の比を口径比Ｂ（Ｂは１より十分小さい）とすると、投射した像の歪み（像の端で生じる像ずれの大きさ）は、Ｂのｎ乗（ｎは正の奇数）に比例する量で表される。単純な１段レンズでは３次（ｎ=３）の歪みが最低次数の歪みである。図１６にＢとＢのｎ乗との関係をグラフに示す。この図から判ることは、もし何らかの方法で実質的に低次の歪みを消去することができれば、一定の像歪みの許容値のもとで、より大きなステンシルマスクが使えることである。
【００６１】
上記公知例５では２段の投射レンズを用い、試料上に投射されるステンシルマスクの像の３次歪みを実質的に消去する工夫、つまり、試料の高さを収束面に対して少し上にずらす方法を使っている。この方法によって、単純な１段の投射レンズを使うシステムに比べ、より大きなステンシルマスクを使うことができる。しかしながら、上記従来の技術では試料に投射したステンシルマスクの像にはまだ５次の歪みが残っているため、あまり大きなステンシルマスクを使うことはできない。
【００６２】
上記課題を解決するために、本実施例３では以下の改良を行なっている。（１）照射光学系に照射レンズを設け、この照射レンズでステンシルマスクにイオンビームを照射するとともにステンシルマスクの前方に上記イオンビームの収束点を作るように動作させる。（２）投射光学系には投射レンズを１段のみ設け、照射レンズの収束点がこの投射レンズのほぼ中心になるように配置する。（３）照射光学系内にステンシルマスク上でイオンビームを走査する走査偏向器を設ける。（４）上記走査と連動して、上記照射レンズの収束点の位置ずれを補正する手段を設ける。
【００６３】
上記（１）および（２）の手段によって、投射レンズの軸外を使用しないので試料上での像歪みは僅かしか残らない。正確には、投射レンズは照射光学系の３次幾何収差で生じる上記収束点の広がりによって間接的に僅かな像歪みを生じる。ここでは、照射光学系（照射レンズや走査偏向器）の大きさがステンシルマスクの大きさを間接的に制限し、上記像歪みは口径比（照射光学系の口径対ステンシルマスクの大きさ）の９（＝３×３）次が最低次となる。すなわち、口径比の９次未満の像歪みは実質的に消去される。また、投射レンズを上記収束点の広がりに対して十分大きくすれば、像歪みの絶対値も小さくなる。さらに、上記（３）および（４）の手段によって、照射光学系の幾何収差が補正し僅かに残った試料上の像歪みが更に小さくなる。正確にはイオンビームの走査と連動して照射光学系の最低次の３次幾何収差を、軸外の部分ごとに部分的に補正することにより（５次幾何収差は残る）、投射レンズが間接的に発生する像歪みは上記口径比の１５（＝５×３）次が最低次となる。すなわち、口径比の１５次未満の像歪みは実質的に消去される。
【００６４】
〈実施例３の第１形態〉
以下、本発明によるイオン注入装置の具体的な実施例の詳細を図とともに説明する。図１５は本発明によるイオン注入装置を示す構成図であり、図１６はステンシルマスク対レンズ口径比と像歪みとの関係を示す模式図である。本装置は、イオン源４０１（ホウ素イオンを放出する液体金属イオン源）より引き出されたイオンビーム４０２は、照射光学系４０３によりステンシルマスク４０４に照射される（加速電圧は１０ｋＶ）。ステンシルマスク４０４にはパターンを持つ貫通孔が設けられ、ステンシルマスク４０４はマスクステージ４０５に保持されている。ステンシルマスクを透過したイオンビーム４０２は投射光学系４０６により試料４０７に投射される（加速電圧は１０ｋＶ）。投射光学系４０６はステンシルマスク４０４の像を試料４０７上に縮小して投射する（縮小率は１／８）。試料４０７は試料ステージ４０８に移動可能に保持されている。
【００６５】
照射光学系４０３は照射レンズ４１０（３枚電極の静電レンズ）と、レンズ４１１（２枚電極の静電レンズ）と制限アパチャ４１２とを含む。レンズ４１１はイオンビーム４０２を必要十分な強度で引き出すもので、不要な分は制限アパチャ４１２で制限している。イオンビーム４０２の電流は約２００ｎＡである。照射レンズ４１０はイオン源の像を約１倍で結像するようにイオンビーム４０２を集束しながら、ステンシルマスク４０４に照射している。照射レンズ４１０の中心とイオン源４０１の距離は約７００ｍｍである。照射レンズ４１０は加速モードのアインツエルレンズをなしており、その両端の電極は接地され、中心電極は約−２６ｋＶに保たれている。照射レンズ４１０の厚みは５００ｍｍ、直径は６００ｍｍである。ここで、一度に投射可能なステンシルマスク４０４のパターンの大きさは２５ｍｍ角である。
【００６６】
投射光学系４０６は投射レンズ４２０（３枚電極の静電レンズ）と、ブランキング偏向器４２１（２極の静電偏向器）と、ブランキングアパチャ４２２とを含んでいる。イオンビーム４０２はブランキング偏向器４２１によってブランキングアパチャ４２２上で偏向されることにより試料４０７から遮断される。投射レンズ４２０はステンシルマスク４０４の像を試料４０７上に１／８倍で結像するようにイオンビーム４０２を収束する。投射レンズ４２０の中心とステンシルマスク４０４との距離は約６００ｍｍである。投射レンズ４２０は加速モードのアインツエルレンズであり、その両端の電極は接地され、中心電極は約−３９ｋＶに保たれている。ただし、倍率補正のために投射レンズ４２０の最終段の電極と試料４０７は同電位に保たれ、接地電位より数Ｖ変えられるようにしてある。投射レンズ４２０の厚みは１００ｍｍ、直径は１５０ｍｍである。
【００６７】
本実施例の特徴は、投射光学系４０６に１段のみの投射レンズ４２０を設けるとともに、照射光学系４０３に照射レンズ４１０を設けて、ステンシルマスク４０４を透過したイオンビーム４０２を投射レンズ４２０のほぼ中心に集束させることにある。これにより、試料４０７上に投射されたステンシルマスク４０４の像には口径比の９次未満の歪みが実質的に消去される。像歪みの許容値を一定とすると、図１６からわかるように、従来の５次の像歪みがある場合と比べて倍程度の大きさのステンシルマスクが使えることになる。実際に試料４０７上に投射した２５ｍｍ角のステンシルマスク４０４の像は、その端で像歪み（ズレ）が約０.５μｍ、像ぼけが０.３μｍと非常に小さいものであった。
【００６８】
ここで、投射レンズ４２０と照射レンズ４１０との強度調整の一つの方法を示す。格子状にマークパターンを配置したステンシルマスク４０４を用意し、まず、投射レンズ４２０の強度をいくつか変えて、レジストを塗った試料４０７を露光、現像して中心のマークパターンの像ぼけを計測する。このぼけが最小になるように投射レンズ４２０の強度を設定する。次に、照射レンズ４１０の強度を幾つか変えて、レジストを塗った試料４０７を露光、現像してマークパターン全体の像分布を計測する。このマークパターンの像分布が中心近傍で樽型と糸巻き型の中間になるように照射レンズ強度を設定する。
【００６９】
本実施例によれば、投射されたステンシルマスクの像の歪みが微小になるのでイオン注入の寸法精度が向上する効果がある。また、イオン注入の寸法精度を従来のままにすると、ステンシルマスクを倍程度の大きさにできるのでイオン注入のスループットを約４倍にできる効果がある。なお、本実施例では投射レンズ４２０に３枚電極の静電レンズを使っているが、３枚電極は試料４０７へのイオンビーム４０２の加速電圧が５０ｋＶ位までの低い場合に十分なレンズ作用を得るために有効なものである。２枚電極の静電レンズでも４枚以上の電極の静電レンズでも同様な作用は行なえるが、３枚以上の電極を持つ静電レンズでは各電極の電位配分を少し変えることによって、レンズ主面をずらしレンズ倍率を補正できる利点がある。
【００７０】
〈実施例３の第２形態〉
実施例３の第２形態の概略構成図を図１７に示す。イオン源４４１（リンイオン放出用液体金属イオン源）より引き出されたイオンビーム４４２は照射光学系４０３’により、ステンシルマスク４０４に照射される（加速電圧は１０ｋＶ）。ステンシルマスク４０４を透過したイオンビーム４４２は投射光学系４０６’により試料４０７に照射される（加速電圧は２０ｋＶ）。投射光学系４０６’はステンシルマスク４０４の像を試料４０７上に縮小して投射する（縮小率は１／８）。ステンシルマスク４０４やマスクステージ４０５、照射レンズ４１０、試料ステージ４０８は図１５と同じである。
【００７１】
照射光学系４０３’は照射レンズ４１０（３枚電極の静電レンズ）と、レンズ４１１’（３枚電極の静電レンズ）と、制限アパチャ４１２’と、Ｅ×Ｂ質量分離器４１４と、アライメント偏向器４１５と、ブランキング偏向器４２１’（２極の静電偏向器）と、ブランキングアパチャ４２２’と、走査偏向系４３０とを含んでいる。レンズ４１１’（３枚電極静電レンズ）はイオンビーム４４２を必要十分な強度で引き出し、クロスオーバ４１３を形成する。イオンビーム４４２の不要な分は制限アパチャ４２２’で制限されている。イオンビーム４４２はブランキング偏向器４２１’によってブランキングアパチャ４２２’上で偏向されることにより試料４０７から遮断される。またイオンビーム４４２のうち不要なイオン種成分はＥ×Ｂ質量分離器４１４により質量分離アパチャを兼ねたブランキングアパチャ４２２’上で偏向されることにより試料４０７から遮断される。なお、Ｅ×Ｂ質量分離器４１４はイオンビーム４４２のクロスオーバ４１３をその中心に配置しており色収差の発生を抑えている。アライメント偏向器４１５はイオンビーム４４２を偏向して、イオンビーム４４２の軸が照射レンズ４１０と投射レンズ４２０の中心軸に通るようにする。なお、質量分離器４１４と、ブランキング偏向器４２１’、ブランキングアパチャ４２２’とを照射光学系４０３’内に設けたのはイオンビーム４４２の照射によるステンシルマスク４０４の劣化を抑えるためであって、これらを投射光学系４０６’内に設けても作用は変わらない。
【００７２】
投射光学系４０６’は、投射レンズ４２０（３枚電極の静電レンズ）と、位置補正偏向器４２３（８極の静電偏向器）と、制限アパチャ４２４と、回転補正器４２５（電磁コイル）を含んでいる。位置補正偏向器４２３はステンシルマスク４０４を透過したイオンビーム４４２を試料４０７上で偏向することで試料４０７上でのステンシルマスク４０４の像位置を補正する。制限アパチャ４２４は装置内で散乱したイオンビームなどを除去する。回転補正器４２５はレンズ強度の無視できる電磁レンズで、ステンシルマスク４０４を透過したイオンビーム４４２を回転させて試料４０７上でのステンシルマスク４０４の像回転を補正する。投射レンズ４２０は上記第１形態と同じであるが、イオンビーム４４２を１０ｋＶから２０ｋＶに加速するために両端の電極に印加する電圧を非対称にした。
【００７３】
本実施例の第１の特徴は、投射光学系４０６’に投射レンズ４２０（３枚電極の静電レンズ）を１段のみ設けるとともに、照射光学系４０３’に照射レンズ４１０（３枚電極の静電レンズ）を設けて、イオンビーム４４２を投射レンズ４２０のほぼ中心に集束させることにある。これによって、試料上での像歪みがレンズ口径比の９次未満は消去される。第２の特徴は、イオンビーム４４２のクロスオーバ４１３に偏向中心を持つ走査偏向系４３０によりイオンビーム４０２をステンシルマスク４０４上で走査することである。これにより、イオンビーム４４２の強度分布に左右されずにステンシルマスク４０４上でのイオン照射分布を一様にすることが可能となる。走査偏向系４３０は非点補正器を兼ねた主走査偏向器４３１（８極の静電偏向器）と副走査偏向器４３２（８極の静電偏向器）からなり、その合成偏向中心がクロスオーバ４１３になるように偏向の強度比を設定してある。Ｅ×Ｂ質量分離器４１４がない場合には走査偏向器を一段にして、その中心をクロスオーバ４１３においてもよい。本実施例の第３の特徴は、イオンビーム２の走査偏向系４３０によるステンシルマスク４上での走査と連動して照射光学系４０３’によるイオンビーム４４２の収束状態を補正（ダイナミック補正）することにある。照射レンズ４１０の軸外にイオンビーム４４２を通すと、そこでは３次幾何収差のために軸外方向に少しレンズ作用が強く働くので、イオンビーム２の収束点が投射レンズ４２０に対して少し手前外側にずれる。そこで、非点補正器４３１の強度を上げるとともに、照射レンズ４１０の強度を少し下げることによって、上記収束点のずれを補正する。なお、照射レンズ４１０の強度を調整する代わりにレンズ４１１’の強度を変えても同様の作用ができる。これにより、試料４０７上に投射されたステンシルマスク４０４の像に口径比の１５次未満の歪みが実質的に消去できる。像歪みの許容値を一定とすると図１６から判るように、従来の５次の像歪みがある場合と比べて３倍程度の大きさのステンシルマスクが使えることになる。さらには、上記走査に合わせて走査偏向系４３０の偏向強度比を変えて上記集束点の横方向のずれも補正すると、試料４０７上でのステンシルマスク４０４の像ぼけがさらに改善される。実際に全てのダイナミック補正を行なった状態で、試料４０７上に投射した４０ｍｍ角のステンシルマスク４の像は、その端で像歪み（ずれ）が約０.４μｍ、像ぼけが０.５μｍと非常に小さいものであった。
【００７４】
ここで、投射レンズ４２０と照射レンズ４１０との強度調整の一つの方法を示す。基本的な方式は第１形態で説明したものと同じであるが、次に示す点をそれぞれ変更する。すなわち、（１）試料として検出マークを一つ備えたものを用意する。（２）イオンビームをステンシルマスク上の特定のマークのみを照射するように走査偏向系を調整する（この間、走査はしない）。（３）試料４０７上の検出マークを上記ステンシルマスク４０４上の特定のマークに対応する位置になるように試料ステージ４０８を移動する。（４）イオンビーム４４２を位置補正偏向器でライン状に走査し、図示されていない２次電子検出器でイオン照射によってマークから発生する信号を捕える。（５）上記信号をマークの露光像の代わりとして、そのぼけや位置ずれを判断する。上記のようにすれば、第１形態のようにレジストの露光、現像の作業を伴わずに実時間で投射レンズ４２０と照射レンズ４１０との強度調整ができる。
【００７５】
本実施例によれば、投射されたステンシルマスクの像の歪みが微小になるので、イオン注入精度が向上させる効果がある。また、イオン注入精度を従来のままにすると、ステンシルマスクを３倍程度の大きさにできるのでイオン注入のスループットを約９倍にできるという効果がある。なお、本第２形態では、走査偏向系を照射レンズの前段に配置したが、これを逆転することもできる。この場合、走査偏向系の口径を大きくする必要があるが、上記実施例と同様の効果がある。この場合の走査偏向系４３０の偏向中心となるイオンビーム４０２のクロオーバは投射レンズ４２０の中心である。また、照射光学系４０３’内にクロスオーバ４１３を作らなくても試料像の歪みの改善には同様の効果がある。この場合の走査偏向系４３０の偏向中心となるイオンビーム４０２のクロスオーバーはイオン源４４１の仮想物点である。
【００７６】
上述した本発明による２つの形態のイオン注入装置によって、試料上に投射されるステンシルマスクの像歪みを微小にできるので、試料に高精度でイオン注入ができる効果があるとともに、大きなステンシルマスクを使えるのでイオン注入のスループットを向上させることができる。
【００７７】
また、上記実施例３では２形態のイオン注入装置の例を示したが、ここで示したイオン光学系の基本思想は投影型イオン縮小露光装置や、投影型イオン光学系と反応ガス供給系を兼ね備えて微細パターンエッチングや微細パターンデポジションを行なう微細パターン加工装置など投影型イオンビーム装置、更には投影型電子ビーム投射装置にも同様に適用できる。電子投射装置の場合には静電レンズや静電偏向器を、電磁レンズや電磁偏向器に置き換えることが可能である。
【００７８】
（実施例４）
図８、図９で示したように、予め設けたマークを基準にパターンイオンビームの投射位置を定めた。本実施例は、その具体的実施方法を示す。
【００７９】
例えば図１７においてステンシルマスク４０４には、イオン注入領域に対応する開口パターンの近傍に小開口を設置し、試料４０７にはマークを形成しておく。マークは図８、９のような凹部でもよいし、凸型のものでもよい。この形成方法は問わない。次に、イオンビームをステンシルマスク上の上記小開口のみを照射するように走査偏向系を調整する。この時、イオンビームはステンシルマスク上で走査させない。試料４０７上のマークをステンシルマスク４０４上の小開口に対応する位置になるように試料ステージ４０８を移動する。イオンビーム４４２を位置補正偏向器でライン状に走査し、図示されていない２次電子検出器でイオン照射によってマークから発生する信号を捕える。事前に求めた小開口を通過して試料に投射させる位置と開口パターンを通過して試料に投射される位置の関係と、上の操作よって得たマーク位置を基に、所望のイオン注入領域に開口パターンを通過したイオンビームが投射する位置に試料ステージ位置を補正する。このような操作によって所望の位置にイオン注入することができる。
【００８０】
また、別の例として、図１２から図１５、図１７に示されているイオン光学系に走査型電子顕微鏡を設置する例である。イオンビームの投射領域の近傍の試料表面状態を走査型電子顕微鏡による２次電子像によって観察することができる。電子ビーム軸とイオンビーム軸のズレを事前に計測しておき、電子ビームによって試料上のマークを検出して、その時のマーク座標からイオン注入すべき領域の座標を計算し、事前に計測した電子ビーム軸とイオンビーム軸のズレを考慮して、イオンビーム軸に所望のイオン注入領域の中心が来るように試料ステージを補正した後、所望のパターンのイオン注入を行なってもよい。
【００８１】
（実施例５）
本実施例は、複数個の処理室を持ち、その内の少なくとも１個のチャンバが実施例２または実施例３で示したイオン注入装置であるマルチチャンバプロセス装置の上面図である。このマルチチャンバプロセス装置は、プロセスチャンバ５００、５０１、５０２、５０３とロードロックチャンバ５０４Ａ、５０４Ｂが、ウェハハンドラ５０５、５０５’を備えてウェハ５０６、５０６’を夫々のチャンバに搬送する搬送チャンバ５０７にゲートバルブ５０８Ａ、５０８Ｂ、５０８Ｃ、５０８Ｄ、５０８Ｅ、５０８Ｆを介して結合された装置で、基本的にはウェハを大気に触れさせることなく連続して複数のプロセスが処理できる。チャンバの数、各チャンバに設置する装置はこの例に限定されることはない。
【００８２】
図１５におけるチャンバ５００、５０１、５０２、５０３は本発明によるイオン注入装置であり、特に、チャンバ５００、５０２はボロンイオンを注入するためのイオン源とステンシルマスクを有するイオン注入装置であり、５０１、５０３はそれぞれリンイオン、ヒ素イオンを注入するためのイオン注入装置である。ロードロックチャンバ５０４Ａに投入したウェハ５０９は、ゲートバルブ５０８Ｆ開放後、ウェハハンドラ５０５によって搬送チャンバ５０７に導入される。ゲートバルブ５０８Ｅ閉鎖後、ゲートバルブ５０８Ａを開放し、ウェハ５０９（５０６）を本発明によるイオン注入装置のサンプルステージ（図示せず）に設置する。その後、ゲートバルブ５０８Ａを閉鎖し、所定の真空度まで真空引きするが、各チャンバとも超高真空状態であるため、イオン注入装置におけるステージの排気は短時間で済む。この状態で、ボロンパターンイオンビームによるイオン注入を開始する。所定のイオン注入条件でウェハ全体に渡ってイオン注入することでこの工程は完了する。必要な場合、ウェハ５０６をチャンバ５００からチャンバ５０１に移動させ、次のイオン注入を開始する。この間のゲートバルブの開閉は上記と同様である。また、チャンバ５０２には、チャンバ５００と別のパターンを有するステンシルマスクを設置して、別工程のイオン注入を並行して行なってもよい。このような工程により、少なくとも１種類のイオン注入を確実に、短時間に、更に、大気に曝すことなく実行できる。このように、本発明によるイオン注入装置はレジストを必要としないため、レジスト塗布、洗浄というウエットな工程がなくなり完全ドライ化され、他のドライプロセス用半導体製造装置、分析装置と連結させることができる。これにより、半導体装置の製造が効率的となるとともに、歩留りが向上した。
【００８３】
以上の本実施例で示したイオン注入方法およびイオン注入装置による効果をまとめると以下のようになる。
【００８４】
（１）半導体プロセスにおいて、レジストレスでイオン注入できるため、レジスト塗布、露光、現像、従来のイオン注入、アッシング工程が削減される。それに伴って、これら装置に係る担当者の人件費、装置の運転費用、メンテナンス費が削減され、更に、これら装置と本発明によるレジストレスイオン注入装置の置換により、半導体製造装置の占有床面積が削減される。これらを総合的に評価して、本発明によるレジストレスイオン注入方法を用いることで、半導体装置の製造コストを削減することができた。
【００８５】
（２）本発明によるイオン注入方法は、レジストが不要であるため、レジスト塗布というウエット工程がなくなり、イオン注入前後の工程が完全ドライ化できる。これにより、多数の製造装置を連結したマルチチャンバプロセス装置に取り付けることができる。
【００８６】
（３）上記（１）に記載の如くイオン注入前後の工程が削減されるため、各工程間のウェハの搬送作業が削減される。これに伴い搬送時に生じる異物の付着などの危険性が低減され、デバイス製造の歩留が向上する。
【００８７】
開口パターンを有するステンシルマスクを用いて不純物イオンを基板に導入することにより、従来注入工程の前後に行われていたレジスト塗布、露光、現像、従来のイオン注入さらにアッシングによるレジスト除去などレジスト工程が削減され、半導体装置製造に関わる時間的、経済的削減が実現する。
【図面の簡単な説明】
【図１】本発明によるイオン注入方法の概念を説明するための概略図である。
【図２】本発明によるイオン注入装置の概略を説明するための図である。
【図３】本発明によるイオン注入装置の概略を説明するための図で、特に(ａ)は所望のイオン注入領域のパターン、(ｂ)は(ａ)のパターンに対応するステンシルマスク例を示す図である。
【図４】本発明によるイオン注入方法の概念を説明するための図である。
【図５】メモリチップ内の概略構成を説明するためのブロック図である。
【図６】メモリチップ内のウエル領域の形成レイアウトの一例であり、特に（ａ）はｐ型ウェル領域のパターン、(b)はｎ型ウェル領域のパターンを示すための図である。
【図７】電圧印加回路とウェル領域の関係の一例を説明するため図で、特に（ａ）はｎ型とｐ型の小ウェル領域が混在する場合で、（ｂ）はｎ型ＭＯＳトランジスタ同士、ｐ型ＭＯＳトランジスタ同士をまとめて同じウェル領域に形成した例を説明するための図である。
【図８】本発明によるイオン注入方法を用いた半導体装置の形成方法の概略を示す図で、特に、ウェル領域の形成手順を説明するための断面図である。
【図９】本発明によるイオン注入方法を用いた半導体装置の形成方法の概略を示す図で、特に、ウェル領域に厚膜の酸化膜を形成する手順を説明するための断面図である。
【図１０】本発明によるイオン注入方法を用いた半導体装置の形成方法の概略を示す図で、特に、チャネルドープ層を形成するための手順を説明するための断面図である。
【図１１】本発明によるイオン注入方法を用いた半導体装置の形成方法の概略を示す図で、特に、拡散層を形成する方法を示す断面図である。
【図１２】本発明によるイオン注入装置の一実施例の概略構成を示す図である。
【図１３】本発明によるイオン注入装置の別の実施例の概略構成を示す図である。
【図１４】本発明によるイオン注入装置の更に別の実施例の概略構成を示す図である。
【図１５】本発明による別のイオン注入装置の構成を示す図である。
【図１６】ステンシルマスク対レンズ口径比と像歪みの関係を示す図である。
【図１７】本発明による更に別のイオン注入装置の構成を示す図である。
【図１８】本発明によるイオン注入装置の別の実施例で、特にマルチチャンバプロセス装置に適用した例を説明するための概略構成図である。
【図１９】ホトレジスト工程を経る従来のイオン注入方法を用いた半導体装置の形成方法の概略を示す図で、特に、ウェル領域の形成手順を説明する図である。
【図２０】ホトレジスト工程を経る従来のイオン注入方法を用いた半導体装置の形成方法の概略を示す図で、特に、チャネルドープ領域の形成手順を説明する図である。
【図２１】従来用いられているイオン注入装置の概略構成図である。
【図２２】ホトレジストを用いる従来のイオン注入方法を説明するための図である。
【図２３】従来のイオン注入方法を用いて形成される半導体装置の断面形状である。
【図２４】細束ビームでイオン注入を行なう集束イオンビーム装置の概略構成図である。
【図２５】試料に近接してステンシルマスクを設置したイオン注入法の従来例を説明するための図である。
【符号の説明】
１…開口パターン、２、１２…ステンシルマスク、３…イオンビーム、４…パターンイオンビーム、５、１８…イオン投射光学系、７…試料、８…イオン注入領域、１０…イオン注入装置、１１…イオン源、１５…イオン照射光学系。
４０…イオンビーム、４１…レジスト、４２…ウェハ、４３…イオン注入すべき領域（開口）、４４…イオン注入領域。
５０…イオンビーム、５１…レジストマスク、５２…試料、５３…開口パターン、６５…レジスト、
１０２…質量分離器、１０５…質量分離絞り、１０８…パターンイオンビーム、１０９…不要イオン、１１０…ゲートバルブ。
２０１…シリコン基板、２０２、２１６…シリコン酸化膜、２０３、２０７、２２０、２３２、２３５…ステンシルマスク、２０４…リンイオン、２０５、２２２、２３４…ｎ型イオン注入領域、２０８、２１７、２３３…フッ化ボロンイオン、２０９、１１８、２３４…ｐ型イオン注入領域、２１０、２４５…ｎ型ウェル領域、２１１…ｐ型ウェル領域、２１５、２４１…シリコン窒化膜、２２１、２３６…ヒ素イオン、２３１…多結晶シリコン層。
３０２…イオン源、３１１…イオン照射光学系、３１９…イオン投射光学系、３１３…パターンイオンビーム、
４０１、４４１…イオン源、４０３、４０３’…照射光学系、４０４…ステンシルマスク、４０５…マスクステージ、４０６、４０６’…投射光学系、４０７…試料、４０８…試料ステージ、４１０…照射レンズ、４２０…投射レンズ、４２２、４２２’…アパチャ。
ＭＡＴ…メモリマット、ＸＤＥＣ…行デコーダ、ＡＤ…外部アドレス信号、ＸＳＤＥＣ…電圧印加回路、ＳＡＣ…センスアンプ、ＹＤＥＣ…列デコーダ、Ｉ/Ｏ…入出力、ＣＳ…チップ選択信号、ＣＨＩＰ…チップ、ＣＴＲＬ…制御回路、ＰＷ-ＭＡＴ、ＰＷ-ＸＳＤＥＣ、ＰＷ-ＸＤＥＣ、ＰＷ-ＳＡＣ、ＰＷ-ＹＤＥＣ、ＰＷ-Ｉ/Ｏ、ＰＷ-ＣＴＲＬ…ｐ型ウェル領域のパターン
ＮＷ-ＸＳＤＥＣ、ＮＷ-ＸＤＥＣ、ＮＷ-ＳＡＣ、ＮＷ-ＹＤＥＣ、ＮＷ-Ｉ/Ｏ、ＮＷ-ＣＴＲＬ…ｎ型ウェル領域のパターン。[0001]
[Industrial application fields]
The present invention relates to a method for manufacturing a semiconductor device in which p-type or n-type impurities are introduced into a substrate by ion implantation.About.
[0002]
[Prior art]
Hereinafter, a conventional ion implantation method will be described by taking as an example each step of well region formation and threshold voltage control in a CMOS / LSI manufacturing process.
[0003]
The current well region is formed by the following procedure. This will be described with reference to FIG. (A) The p-type silicon substrate 51 is oxidized on the entire surface, and after the silicon oxide film 52 is deposited, the silicon nitride film 53 is deposited on the entire surface. Next, a photoresist 54 is applied to the entire surface, and a pattern corresponding to the n-type well region is exposed by a reduction exposure apparatus. After the development, dry etching is performed to remove the resist 54 in the exposed portion and the nitride film 53 immediately below, and an n-type well pattern is opened. Using this patterned opening region, phosphorus ions 55 are implanted into the silicon substrate 51 to form a high concentration n-type impurity region 56. (B) After removing the resist by ashing, the silicon substrate 51 is oxidized under wet oxidation conditions to form a thick silicon oxide film 58 and an n-type well region 57. (C) The silicon nitride film 53 is removed, and boron fluoride ions 59 are implanted using the thick silicon oxide film 58 as a mask to form a high concentration p-type impurity region 60. (D) Annealing is performed in a nitrogen atmosphere, the p-type well region 61 is formed, and the silicon oxide films 52 and 58 are removed. As described above, the conventional well formation method requires a series of photoresist steps such as resist coating, exposure, development, and removal.
[0004]
As for the channel dope for controlling the threshold voltage, a photo process is required as in the above example. This will be described with reference to FIG.
[0005]
(A) A photoresist process (resist application, exposure, development) is performed on the silicon substrate 51 covered with the oxide film 51 having the thick oxide film 58 portion, and only the resist in the p-type well region 61 is removed, and the resist 62 is removed. Boron fluoride ions 59 are implanted into the mask by a predetermined dose. As a result, the p-type impurity region 63 is formed on the surface of the silicon substrate that becomes the channel region, and the threshold voltage of the transistor is controlled. (B) After the ion implantation, the resist 62 is removed, and only the resist in the n-type well region is removed again by a photoresist process, arsenic ions 66 are implanted using the resist 65 as a mask, and the channel region of the P-type transistor is formed. N-type impurity 67 is formed, and the threshold voltage of the p-type transistor can be controlled. By removing the remaining resist 65, channel doping is completed. Thus, two photo processes were required for channel dope.
[0006]
For the conventional ion implantation as described above, an ion implantation apparatus as shown in FIG. 21 is used. The ion implantation apparatus 70 generally includes an ion source 71 that generates dopant ions, a mass separator 73 that separates the emitted ions 72 and separates them into dopant ions 76 and unnecessary ions 77 and 77 ′, an aperture 74 that passes the dopant ions 76, A lens 78 for converting the ion beam 76 into a parallel beam, a deflector 79 for scanning the sample with the dopant ion beam 76, a stage 81 for holding the wafer 80, and the like are included. A photoresist 82 is coated on the surface of the wafer 80. At this time, there is a system in which the wafer itself is also swung in the surface in order to make the ion beam uniformly incident on the wafer surface. As the ion source 71, a microwave ion source or the like that extracts ions using a gas containing a dopant as plasma is used.
[0007]
A conventional example of an ion implantation apparatus is described in the document “Ion Implantation Techniques” (Springer Series in Electrophysics 10, edited by Lysel, Grawishnigg, 1982) from page 3 to page 21. It can be found in a paper entitled “Ion Implantation System Concepts” written by Grawish Nigg.
[0008]
("Ion Implantation System Concepts" (Hans Glawischnig) ("Ion Implantation Techniques, (Springer Series in Electrophysics 10)" eds.H.Ryssel and H.Glawischnig, (1982) p.3-p.21.) )
[0009]
[Problems to be solved by the invention]
As the performance of semiconductor devices increases, the processing dimensions of the devices are reduced, the structure is complicated, the process for realizing it is also complicated, and the number of steps is increasing. For semiconductor device manufacturers, since the cost reduction of device manufacturing directly affects profits, the biggest challenge is to simplify the complicated process and reduce the manufacturing cost. In particular, an ion implantation process for introducing impurities into a semiconductor substrate requires the above-described photoresist process before and after the ion implantation. In addition, if this ion implantation process is required a plurality of times during the entire process until the completion of the semiconductor device, such an accompanying process must be performed each time. This is because the ion beam used in the conventional ion implantation apparatus as shown in FIG. 21 is a thick beam with a diameter of several centimeters, so that it is selectively applied to a desired location such as channel doping, well formation, or diffusion layer formation described above. In the ion implantation step of ion implantation, as shown in FIG. 22, a photoresist 86 is applied to the silicon substrate 85, an opening 87 is provided, and the ion beam 88 must be irradiated. At this time, in order to uniformly introduce ions into each opening, the ion beam and the substrate are relatively swung. (In FIG. 22, arrows are used to indicate that the ion beam is being scanned.) As this resist is provided, processes such as exposure and development for opening an opening, and resist removal after ion implantation are required. Thus, many complicated processes as described above are required. In addition, each of these processes requires its own dedicated equipment, which is an economic burden, such as equipment costs, installation area, and dedicated personnel, and a reduction in the yield of finished products through many processes. Had brought.
[0010]
Further, when attention is paid to a semiconductor device produced by conventional ion implantation, it also has the following problems. In the well region forming method according to the conventional process, the surface of the n-type well region 57 is lower than the surface of the p-type well region 61 as shown in FIG. This becomes a problem in the process of forming the transistor gate electrode shown in FIG. 23 as the processing dimension becomes finer. That is, the patterning of the gate electrode 91 of the n-type MOS transistor in the p-type well region 90 and the gate electrode 93 of the p-type MOS transistor in the n-type well region 92 are performed simultaneously. A step is generated on the resist surface. Since this step is about 0.4 μm, for example, in fine processing of 0.25 μm or less, since the depth of field at the time of resist exposure is about 0.3 μm, it is difficult to clearly resolve the image. Had specific problems.
[0011]
If ion implantation can be realized without using a resist, the steps such as resist coating, exposure, development, and resist removal are not necessary, and the number of steps for manufacturing a semiconductor device can be greatly reduced. As a result, it is expected that the respective dedicated devices are not required, the device installation area can be reduced, the yield can be prevented from being lowered through many processes, and the problems caused when the semiconductor device is produced can be solved.
[0012]
An example of ion implantation without using a resist is a focused ion beam (FIB) method. As shown in FIG. 24, the focused ion beam is an ion optical system including an ion source 94, a focusing lens 95, a deflector 96, a sample stage 99, and the like, and the beam diameter reaching the sample 97 is about several tens of nm. This is an ion beam 98 that is focused up to. Since the focused ion beam 98 is very thin, ions can be implanted into a minute region of 1 μm or less without using a resist as if written with a single stroke. For example, M Tamra et al., Nucleak Instruments and Methods in Physics Research, Vol. B7 / 8, (1985) from 858 to 863, “Focused Boron. There is a paper entitled Ion Beam Implantation Into Silicon.
[0013]
(M. Tamura et al., Nuclear Instrument and Methods in Physics Research, B7 / 8 (1985) 858-863, “Focused boron ion implantation into silicon”) (known example 2)
Another method of ion implantation without using a resist is disclosed in Japanese Patent Application Laid-Open No. 58-106822, entitled “Impurity Introduction Method” (Known Example 3). In this method, as shown in FIG. 25, an detachable mask 101 having a desired opening 100 is aligned while holding a slight gap so as to be in a desired positional relationship with the semiconductor substrate 102, and then an ion beam. Then, ions are implanted into the semiconductor substrate 102 through the opening 100 of the mask 101. Reference numeral 103 denotes an ion implantation region. This method eliminates the need for a conventional resist process in which a resist is applied to the wafer surface and an ion implantation region is created by an exposure apparatus.
[0014]
However, such other ion implantation techniques have the following problems. That is, in the method of the known example 2 that realizes ion implantation that does not require a resist process, if ion implantation is performed over the entire wafer, the beam cross-sectional area is too small and the ion current that reaches the sample is small. It takes a lot of time and is not realistic. Further, in the method of the known example 3, since there is no reduction optical system between the ion implantation region and the stencil mask, the size of the opening provided in the ion implantation region and the stencil mask must be the same. As the ion implantation region becomes finer, it becomes difficult to provide an opening in the stencil mask. Furthermore, since the position setting of the ion implantation region is determined by the installation position of the stencil mask, it becomes very difficult to align the opening of the stencil mask and the desired region of the sample. Thus, the known example 3 is also not realistic.
[0015]
As an example of an ion beam apparatus using a stencil mask, there is an ion projection type reduced exposure apparatus that exposes a resist coated on a substrate surface. The details of the ion projection reduction exposure system are described in the paper "Microelectronic Engineering" Vol. 17, (1992) pp. 229-240 by A. Charpuka et al., "Progress in Ion Projection Lithography".
(A. Chalupka et al., “Progress in ion projection lithography”, Microelectronic Engineering, 17 (1992) 229-240.) (Known example 4). This method has the advantage that, by ion exposure, the scattering in the resist is smaller than that of light and electrons, and a sharper image can be exposed as compared with conventional exposure using light or electron beams. However, since the known example 4 is an exposure apparatus for resist applied to a wafer, it still has to undergo a resist process, and the reduction of the resist process is not realized.
[0016]
Therefore, there has been a strong demand for a method capable of performing ion implantation efficiently without passing through a series of photoresist processes such as resist coating, pattern exposure, development, and resist removal, and an ion implantation apparatus that realizes the method.
[0017]
In view of the above problems, the present invention aims to reduce the manufacturing cost by reducing the manufacturing process of the semiconductor device.Method of manufacturing a semiconductor device in which a p-type or n-type impurity is introduced into a substrate by ion implantation that does not require a photoresist to form a well regionIs to provide.
[0018]
[Means for Solving the Problems]
In the present invention, (1) a step of preparing a substrate having first and second regions to be active regions of a transistor, and a first impurity ion beam indicating a p-type in the first region is formed in a first opening. Irradiating a first stencil mask having a pattern and introducing the transmitted first impurity ion beam into the first region; and a second impurity ion beam exhibiting n-type in the second region. Irradiating a second stencil mask having a second opening pattern different from the first opening pattern and introducing the transmitted second impurity ion beam into the second region, In this method, a p-type well region is formed in the first region and an n-type well region is formed in the second region. (2) preparing a substrate; irradiating a stencil mask having an opening pattern with a p-type impurity ion beam in the substrate; and introducing the transmitted impurity ion beam to the substrate surface; Annealing the substrate into which the impurity ions have been introduced to form a p-type well region, and forming a n-type MOS transistor in the p-type well region; ) Preparing a substrate; irradiating a stencil mask having an opening pattern with an n-type impurity ion beam in the substrate; introducing the transmitted impurity ion beam into the substrate surface; and Annealing the introduced substrate to form an n-type well region; and forming a p-type MOS transistor in the n-type well region And (4) a substrate having first and second regions to be well regions and an oxide film formed so as to cover a boundary surface between the first and second regions. , Irradiating a first stencil mask having a first opening pattern with a p-type impurity ion beam, introducing the transmitted p-type impurity ion beam into the first region, and n-type Irradiating an impurity ion beam onto a second stencil mask having a second opening pattern different from the first opening pattern, and introducing the transmitted n-type impurity ion beam into the second region. In addition, a semiconductor device manufacturing method or the like in which the substrate is provided with an alignment mark between the substrate and the first stencil mask. The dose amount of impurity ions is 1 × 10 ¹¹ ~ 1x10 ¹⁴ / Cm ² Desirable to be in the range .
[0023]
[Action]
According to the present invention, by using the ion implantation method schematically shown in FIG. 1, ion implantation can be performed at a desired position without using a photoresist.
[0024]
The stencil mask 2 having the opening pattern 1 corresponding to the desired ion implantation region pattern is irradiated with the ion beam 3, and the ion beam 4 that has passed through the opening pattern 2 is guided to the ion projection optical system 5. The ion projection optical system 5 includes a focusing lens and the like. The ion projection optical system 5 projects the ion beam with a reduced ion beam diameter onto the sample 7 to which a conventional photoresist is not applied by the optical action of the ion projection optical system 5. An ion implantation region 8 having a shape obtained by reducing 1 can be formed. The reduction magnification depends on the focal length of a lens arranged in the ion projection optical system, and the ion optical system may be arranged and operated in accordance with a desired ion magnification. Since the ion beam is patterned into a desired ion implantation shape when it reaches the sample surface, it is not necessary to use a resist by a conventional method, and no resist coating is required. Each step of resist coating, exposure, development, and ashing can be reduced, and direct ion implantation can be performed.
[0025]
More specifically, FIG. 2 shows a schematic configuration example of an ion implantation apparatus for performing the ion implantation function, and the operation of each part will be described.
[0026]
The ion implantation apparatus 10 shown in FIG. 2 includes an ion source 11, a mask stage 13 that holds a stencil mask 12 having an opening pattern, and ions that irradiate the stencil mask 12 with an ion beam 14 emitted from the ion source 11. An irradiation optical system 15, an ion projection optical system 18 that projects an ion beam 16 that has passed through the stencil mask 12 onto a sample 17 to form a projection region substantially similar to the opening pattern of the stencil mask 12, and the sample 17 And a sample stage 19 that moves while holding. Reference numeral 19 'denotes a stage that can move the sample 17 in a step-and-repeat manner. The ion irradiation optical system 15 and the ion projection optical system 18 are composed of various optical components, for example, a mass separator that separates desired dopant ions and unnecessary ions, a mass separation aperture that allows only desired ions to pass through, and a spread. An irradiation lens that focuses the ion beam and irradiates the stencil mask, a projection lens that focuses the pattern ion beam and projects it onto the sample, an aligner that adjusts the beam position, a blanker that blocks the ion beam from reaching the sample, and a machine Including a mechanical shutter. As the mass separator, by using an E × B mass separator in which an electrode called a Wien filter and magnetic poles are installed orthogonally, a desired dopant ion beam can be passed on the optical axis.
[0027]
As the ion source 11, a liquid metal ion source that emits dopant ions, a field ionized gas ion source, or a plasma ion source having a minute generation source is used.
[0028]
The stencil mask 12 has an opening corresponding to a desired ion implantation region. Assuming that a desired ion implantation region is (a) in FIG. 3, for example, a stencil mask using silicon as a substrate is provided with an opening as shown in FIG. 3B by dry etching. The size of the opening pattern is determined by the size of the ion implantation area and the reduction ratio of the ion optical system. For example, in order to create a rectangular area of 2 μm square with an optical system having a reduction ratio of 1/5, a rectangular opening of 10 μm square is formed on the stencil mask. May be provided.
[0029]
The lens is a group of electrostatic electrodes, and the electrode configuration, arrangement, and applied voltage can be variously modified in order to improve the convergence of the spreading ion beam. The lens arrangement is such that the size of the image projected onto the sample is reduced to a fraction of the pattern formed on the stencil mask.
[0030]
The sample stage 19 'holds the sample 17 and can move in a step-and-repeat manner. As shown in FIG. 4, when the ion implantation of the pattern 24 is completed for one subfield 25 in the semiconductor wafer 26, the ion beam is once blanked and the sample stage is moved to the next subfield. Perform ion beam projection. By repeating this, ions can be implanted into the entire surface of the wafer 26 without resist.
[0031]
【Example】
Example 1
A first embodiment of the present invention will be described with reference to FIGS.
[0032]
FIG. 5 shows an outline of each component block in a memory chip of a DRAM or a nonvolatile memory. The memory mat MAT is composed of memory cells arranged in an array of a plurality of rows and a plurality of columns. The row decoder XDEC receives the external address signal AD and selects at least one row from a plurality of rows. The output signal of the row decoder XDEC is connected to the voltage application circuit XSDEC. The voltage application circuit XSDEC is a switch group composed of CMOS circuits, and applies a desired voltage to the memory cells corresponding to the selected row in the memory mat MAT. On the other hand, a sense amplifier SAC is connected to a row of memory mats MAT. The sense amplifier SAC is composed of a differential pair of MOS transistors in order to write and read data to and from the memory cell. Data can be held using this differential pair. A column decoder YDEC is formed between the sense amplifier SAC and the input / output I / O. The column decoder YDEC is composed of MOS transistors and can transfer data from the input / output I / O to a desired sense amplifier SAC. The data write operation and read operation are received by the control circuit CTRL provided in the CHIP for various chip control signals from the chip CHIP, represented by the chip selection signal CS, for example, and the chip from the control circuit CTRL. This is executed by sending an internal control signal to each decoder.
[0033]
FIG. 6 is an example of a formation layout of a well region in the memory chip shown in FIG. FIG. 6A shows a pattern of a p-type well region, and FIG. 6B shows a pattern of an n-type well region. The layout pattern is not limited to the present embodiment. DRAM and nonvolatile memory are composed of n-type transistors, and the memory mat MAT in FIG. 5 is formed in a p-type well region PW-MAT composed of a p-type diffusion layer. The size of this region is generally 40 to 60% of the memory chip area, approximately 40 to 60 mm.²Occupy an area of That is, it is a region much larger than the minimum processing size of 0.3 to 0.5 μm, such as 6 mm × 6 mm or 8 mm × 8 mm. In FIG. 6, the p-type well region PW-MAT constituting the memory mat MAT is composed of one region, but it may be composed of a plurality of p-type well regions.
[0034]
FIG. 7 shows an example in which the voltage application circuit XSDEC is composed of an inverter using the simplest CMOS circuit for two rows. In FIG. 7A, the output signals WI1 and WI2 from the row decoder XDEC are used as gate input signals of the inverters, the source terminals of the p-type MOS transistors are connected to the power supply VPP, and the well terminals are connected to the power supply VNW. Yes. Similarly, the source terminal of each n-type MOS transistor is connected to the power supply VNN, and the well terminal is connected to the power supply VPW. The output of each inverter is output terminals W1 and W2 to the memory mat MAT. In the circuit diagram of FIG. 7A, the MOS transistors are alternately arranged and the well regions NW1, PW1, NW2, and PW2 are alternately arranged. This is an n-type as shown in FIG. 7B. MOS transistors or p-type MOS transistors can be formed together in the same well region NW, PW. As described above, the voltage application circuit XSDEC for applying a voltage to the memory mat MAT is composed of a CMOS circuit, that is, an n-type MOS transistor and a p-type MOS transistor, but each transistor for each row can be formed in the same well. Here, in order to reduce the area, the p-type well region PW-MAT constituting the memory mat MAT and the p-type well region PW-XSDEC including the n-type MOS transistor in the voltage application circuit XSDEC are adjacent or the same. It can be formed as a well region. Similarly, for the row decoder XDEC, a p-type well region PW-XDEC including all n-type MOS transistors for each row can be formed. Further, the p-type well region PW-SAC of the sense amplifier SAC section and the p-type for the column decoder YDEC The well region PW-YDEC, the p-type well region PW-I / O for the I / O circuit, and the p-type well region PW-CTRL for the control circuit CTRL can be formed. On the other hand, as shown in FIG. 6B, also for the n-type well region, the n-type well region NW-XSDEC in the voltage application circuit XSDEC, the n-type well region NW-XDEC for the row decoder XDEC, and the n of the sense amplifier SAC part The n-type well region NW-SAC, the n-type well region NW-YDEC for the column decoder YDEC, the n-type well region NW-I / O for the I / O circuit, and the n-type well region NW-CTRL for the control circuit CTRL can be formed. The width of these well regions is about 30 μm to 200 μm, and the ion implantation amount is phosphorus ions (P +) in the n-type region, and boron (B +) or boron fluoride (BF) in the p-type region.₂1) using +)¹³~ 2 × 10¹⁴/cm²The area and the impurity amount can be sufficiently achieved by the ion implantation method using the stencil mask according to the present invention.
[0035]
An outline of a CMOS circuit forming method included at least in the memory chip forming process will be described with reference to FIGS. However, in the drawing of the mask included in the drawing of this embodiment, the ion implantation region and the mask opening region are shown the same, but as described above, the ion beam transmitted through the stencil mask is reduced by the ion projection optical system. And projected onto the wafer. Here, in order to emphasize the relationship between the stencil mask and the ion implantation region, they are described with the same dimensions. Further, an ion projection optical system exists between the stencil mask and the wafer, and an ion irradiation optical system and an ion source exist above the stencil mask. FIGS. 8 to 11 explain the semiconductor device manufacturing process in detail. Therefore, the illustration of the ion source, the ion irradiation optical system, and the ion projection optical system is omitted.
[0036]
First, in FIG. 8A, a silicon oxide film 202 having a thickness of about 30 nm is formed on a silicon substrate 201, and a stencil mask alignment mark described later is formed in a part of the peripheral region of the silicon oxide film 202. The recess 250 is formed in advance. The concave portion 250 can be directly formed at a predetermined reference position of the wafer, for example, by focused ion beam irradiation. As another method, for example, arsenic ion is 1 × 10¹⁵/cm²By using the fact that etching with hydrofluoric acid or the like is accelerated in a silicon oxide film that has been implanted into a desired region and damaged, using a stencil mask provided with an opening for forming a mark, an arsenic pattern ion beam is used. A recess 250 can be formed in the silicon oxide film 202. In this case, it is desirable to subsequently etch the silicon substrate 201 by 0.1 μm or more by a dry process to form a clear target region. Moreover, you may form a convex part as a mark.
[0037]
Subsequently, as shown in FIG. 8 (a), phosphorus ions 204 are about 5 × 10 6 at 60 KeV, for example, through a stencil mask 203 for forming an n-type well region.¹²Implanted into the silicon substrate 201 at a dose of / cm2. A high concentration n-type impurity region 205 is formed. In this ion implantation, the stencil mask pattern on the silicon wafer can be accurately aligned to 0.1 μm or less by irradiating a weak ion beam on the previously formed recess 250 and observing the secondary electrons. It becomes possible. Further, in FIG. 8B, boron ions or boron fluoride ions 208 are implanted into the silicon substrate using a stencil mask 207 for forming a p-type well. As a result, a high concentration p-type impurity region 209 is formed. When boron fluoride ion 208 is implanted, for example, about 5 × 10 6 at 60 KeV.¹²/cm²The dose is about 15 KeV in the case of boron ions.
[0038]
For example, by annealing the wafer in a nitrogen atmosphere at 1100 ° C. for about 20 hours, each impurity diffusion layer is stretched into the silicon substrate 201 as shown in FIG. 8C, and each surface impurity concentration is 5 × 10 5.¹⁶~ 2 × 10¹⁷/cm²About n-type well region 210 and p-type well region 211 are formed.
[0039]
Through the above steps, a double well structure for forming a CMOS circuit can be obtained. Compared with the conventional well formation step shown in FIG. 19, this requires no photoresist formation and processing time and has a short diffusion time. Further, in this embodiment, no step is generated between the p / n-type well regions as shown in FIG. 19D. Therefore, the processing restriction due to the depth of field is also imposed in the fine processing process such as the subsequent gate forming step. Not receive.
[0040]
A process of forming the CMOS circuit after FIG. 8 will be described. As shown in FIG. 9A, a silicon nitride film 215 is formed with a thickness of about 200 nm on the silicon oxide film 202 excluding the mark 250 region. The thickness of the silicon nitride film is not limited to this film thickness. Subsequently, using a conventional photoresist process, the silicon nitride film 215 is patterned to become an active region of the transistor through the photosensitive, developing, baking, resist etching, silicon nitride film 215 etching, and resist processing processes (FIG. 9 (b)). Furthermore, the silicon substrate surface is oxidized under a temperature condition of 1000 ° C. to 1100 ° C. under wet oxidation conditions to form a silicon oxide film 216 having a film thickness of 300 to 500 nm (FIG. 9C). The silicon oxide film 216 is formed so as to cover at least the boundary surface between the p-type well region 211 and the n-type well region 210, and electrically isolates the transistors in each well region.
[0041]
Next, as shown in FIG. 10A, boron fluoride ions 217 are introduced into the thin silicon oxide film 202 region on the surface of the silicon substrate 201, for example, 2 × 10 6.¹²/cm²Are implanted (channel ion implantation for n-type MOS transistor). A p-type impurity region 218 is formed on the surface of the silicon substrate serving as a channel region of the n-type MOS transistor, and the threshold voltage of the n-type MOS transistor in the p-type well region 211 is controlled to 0.3 to 0.5V. Further, as shown in FIG. 10B, the arsenic ions 221 are introduced into the silicon oxide film 202 in the n-type well region 210 only through the stencil mask 220 by the ion implantation method of the present invention, for example, with an energy of 50 KeV, 3 × 10¹²/cm²The dose is implanted (channel ion implantation for p-type MOS transistor). A weak n-type impurity region 222 is formed on the surface of the silicon substrate that becomes the channel region of the p-type MOS transistor. By adjusting the boron ion concentration in FIG. 10A and the arsenic ion concentration in FIG. 10B, the threshold voltage of the p-type MOS transistor can be controlled. In this embodiment, in order to suppress the number of stencil masks for ion implantation, the stencil mask 220 used for arsenic ion implantation can be made the same pattern as the stencil mask 203 used for n-type well region formation. In this embodiment, the entire surface ion implantation method is used at the time of boron fluoride ion implantation in FIG. 10A. Here, for example, a stencil mask 207 for forming a p-type well region in FIG. 8B is used. Can be used to perform ion implantation of boron fluoride ions by the method of the present invention.
[0042]
Further, as shown in FIG. 11A, the polycrystalline silicon layer 231 is processed into a desired gate electrode shape, and for example, a stencil mask 232 having a pattern similar to the stencil mask 220 in FIG. 10B is used. Then, ion implantation of boron fluoride ions 233 is carried out by the method of the present invention, for example, energy 30 keV and dose amount 2 × 10.¹⁵/cm²The p-type impurity region 234 can be formed. Subsequently, as shown in FIG. 11 (b), using the stencil mask 235, arsenic ions 236 are formed by the ion implantation method of the present invention, for example, with an energy of 30 KeV and a dose of 2 × 10.¹⁵/cm²The n-type impurity region 237 can be formed. Each impurity region described above serves as a source / drain region of each MOS transistor.
[0043]
Here, the polycrystalline silicon layer 231 serving as the gate electrode has only a concavo-convex shape (approximately 0.2 μm or less) approximately half the thickness of the silicon oxide film 216, and a pattern with a fine gate length of 0.25 μm is also used in the related art. There is an effect that the optical exposure apparatus can be formed without being restricted by the depth of field.
[0044]
As described above, the ion implantation method of the present invention can be used also in the channel ion implantation for controlling the threshold voltage of the MOS transistor formed in each well region and the diffusion layer forming step, and the number of masks can be reduced. In each process, the resist coating process, the photosensitive process, the developing process, the baking process, the ion implantation process, and the resist removal process required for the conventional channel ion implantation can be reduced to one process of the ion implantation process using the stencil mask. This greatly contributes to the reduction of the number of microfabricated CMOS circuit formation processes.
[0045]
(Example 2)
<First Embodiment of Example 2>
Details of an embodiment of an ion implantation apparatus according to the present invention will be described with reference to the drawings. In FIG. 12, 301 is an ion implantation apparatus according to the present invention, 302 is an ion source, and in this embodiment, the ion source 302 is a liquid metal ion source that emits boron ions, which are dopants for silicon. The ionization material in the ion source 302 is a platinum / boron alloy. Reference numeral 303 denotes a mass separator that sorts the released ions 304 into desired dopant ions 305 (in this embodiment, monovalent ions of boron) and unnecessary ions 306 (in this embodiment, ions other than monovalent ions of boron). is there. Reference numeral 307 denotes a mass separation aperture for allowing only the dopant ions 305 to pass therethrough and not sending unnecessary ions 306 downstream. Since the mass separation aperture 307 is installed on the upstream side of the stencil mask 309, unnecessary ions 306 do not irradiate the mask, damage to the stencil mask 309 is reduced, and the life is extended. Since the crossover of the focusing lens 308 is in the mass separation aperture 307, the dopant ions 305 and the unwanted ions 306 can be easily separated. Reference numeral 310 denotes an irradiation lens that bends the trajectory so that ions that pass through the mass separation aperture 307 and are spread substantially perpendicularly enter the mask 309. In the figure, it is schematically shown as an ellipse, but actually it is composed of a plurality of electrodes. In the case of this example, the ion irradiation optical system 311 includes a mass separator 303, a mass separation aperture 307, a focusing lens 308, and an irradiation lens 310.
[0046]
A stencil mask 309 held by a conductive mask holder 312 is a mask having an opening pattern corresponding to a desired ion implantation region, and is mainly composed of silicon. The opening pattern was created by dry etching. The ion beam 313 patterned by dopant ions obtained through the stencil mask 309 is focused by the focusing lens 314, passes through the aperture 315, and is projected almost perpendicularly onto the sample 317 by the projection lens 316. In this example, the ion projection optical system 319 includes a focusing lens 314, an aperture 315, and a projection lens 316. A sample 317 is a silicon wafer held on a sample stage 318, and a resist used in conventional ion implantation is not applied to the surface. The sample stage 318 can be accurately moved in the X and Y directions using a laser interferometer (not shown), and when ion implantation for one region is completed, the ion beam is brought into a blanking state (a blanker is not shown). By blocking by a shutter (320, 320 ′ in FIG. 12) provided at any location between the sample 317 and the ion source 302, positioning and ion implantation can be performed again in the next region by the step-and-repeat method. By repeating the above operation, the entire sample 317 can be ion-implanted. These ion optics components are in a vacuum vessel 321.
[0047]
In the present embodiment, the ion optical system described above restricts ions from the ion source 302 to a beam having a diameter of 40 mm on the stencil mask 309 by limiting the beam half-open angle to 5 ° by a beam limiting aperture (not shown). . The stencil mask 309 is provided with an opening pattern corresponding to a region to be ion implanted in a 24 × 24 mm region. This pattern is reduced by the projection lens 316 to a 10 × 10 mm area on the surface of the sample 317 (magnification: about 0.42) and ion-implanted. The dopant ion current reached at this time was 0.1 μA.
[0048]
The ion implantation apparatus 301 having such a configuration has the following characteristics. FIG. 12 is completely different from the conventional ion implantation apparatus (FIG. 23) in that an ion implantation region is formed by a patterned ion beam formed by a stencil mask or an opening pattern is provided by a photoresist. That is, conventionally, as shown in FIG. 22, in the conventional ion implantation method, a resist 86 is applied in close contact with the wafer 85, and openings 87 and 87 ′ are provided in desired ion implantation regions by using a lithography technique. Ion implantation is performed by irradiating a large-diameter dopant ion beam 88. In addition, this resist must be removed after ion implantation. Thus, in order to perform ion implantation in a desired region, a resist process is indispensable in the conventional method.
[0049]
On the other hand, according to the ion implantation apparatus according to the present invention shown in FIG. 12, a sample (wafer) is irradiated with an ion beam patterned in the shape of the ion implantation region at the time of ion irradiation. There is no direct ion implantation. In order to obtain this pattern ion beam, an opening pattern substantially similar to the desired ion implantation area is provided in the stencil mask, and the ratio of the opening pattern of the stencil mask and the desired ion implantation area is between the stencil mask and the wafer. Depending on the focal length of the ion optical system to be installed, the ion optical system may be installed and operated in accordance with a desired ion magnification. Since photoresist coating is not necessary in this way, the steps related to photoresist, that is, the steps of coating, exposure, development, and ashing can be reduced.
[0050]
The sample in such an ion implantation method is not limited to the above-described silicon wafer, but may be a compound semiconductor such as gallium arsenide, or a material such as glass or plastic that cannot be handled in the semiconductor device manufacturing process. For example, it is possible to form a minute conducting region by pattern ion implantation of gold ions into plastic, and it is possible to create a minute pattern such as a minute grating by implanting pattern ions into a transparent glass in a line-and-space manner. Furthermore, because the ion implantation area is limited, a conventional stepper or electron beam lithography apparatus is not used, so the target material does not need to be a flat plate like a semiconductor wafer, but a curved surface or a three-dimensional object. Even if it exists, it is greatly different from the ion implantation method in the conventional semiconductor process.
[0051]
The ion projection reduced exposure apparatus of the known example 4 differs from the ion implantation apparatus according to the present invention in the following points. The ion species used in the ion projection type reduced exposure apparatus are light element gas species, hydrogen and helium. Further, the ion beam irradiation is performed on a sample whose surface is coated with a resist, and is an apparatus for performing ion exposure on the resist. Therefore, the resist process is always accompanied as in the prior art. Furthermore, since the aperture for performing substantial mass separation of the emitted ions is on the downstream side of the stencil mask, almost all of the emitted ions irradiate the stencil mask.
[0052]
According to the ion implantation apparatus of the present invention, only the ion implantation apparatus according to the present invention is required to complete the ion implantation, and the floor area including the minimum work space is a conventional apparatus related to ion implantation. The total area of the resist coating machine, photolithographic apparatus (stepper), developing machine, medium current ion implantation apparatus, total area of the asher, and the total floor area including the minimum work space can be reduced to about 1/3.
[0053]
<Second embodiment of the second embodiment>
This embodiment is an example of another ion optical system, and a schematic configuration is shown in FIG. In this embodiment, a plurality of ion sources 302 and 302 ′ are installed on the ion source stage 330, and the ion source controller 331 can exchange the ion source as necessary and switch the ion species to be emitted. A plurality of stencil masks are mounted on the mask stage 312 ′, and the stencil masks can be replaced by the mask controller 332 as necessary. The opening pattern of the stencil mask to be mounted is not limited to the same kind. The ion source controller 331, the mask controller 332, and the sample stage 318 are controlled by signals from the signal processing device 333.
[0054]
<Third embodiment of the second embodiment>
This embodiment is an example of another ion optical system, and a schematic configuration is shown in FIG. The present embodiment is an example of an ion implantation apparatus in which one set of lenses is reduced compared to the first embodiment, and three sets of Einzeln lenses 310 ′, 314 ′, and 316 ′ are configured. The stencil mask, mask stage, sample stage, etc. are the same as those in FIG.
[0055]
In FIG. 14, an ion source 302 is a plasma ion source that emits boron ions, which are dopants for silicon. The radiation angle current density (current density per unit solid angle) of boron monovalent ions emitted from this ion source is 5 μA / sr when the total emitted ion current is 10 μA, and the spread of the emitted ions is 10 ° (half-open angle). ). The ion beam collimated by the projection lens 310 ′ is substantially perpendicularly incident on the stencil mask 309. The irradiation area at this time was allowed to pass through the stencil mask 309 with the beam distribution aperture 335 restricted to an area of 5 ° which is half the opening angle in consideration of the angular distribution of the emitted ion current. The reduction ratio of the pattern formed on the sample 317 'of the opening pattern (rectangular with a side of 20 mm) of the stencil mask 309 is 0.5. At this time, a current density of 0.1 μA / cm is applied on the sample (wafer) 317 ′ to which no resist is applied.²Thus, a rectangular pattern ion beam 337 having a side of 10 mm arrives. Ion implantation amount (dose) is 1 × 10¹²(Pieces / cm²), The ion implantation time ends in about 1.6 seconds. The energy of the irradiated ions is 10 keV, which is ion implantation into a shallow region. When ion implantation with the patterned ion beam 337 was continued on a wafer having a diameter of 8 inches, one wafer was completed in about 460 shots, and a production rate (throughput) of about 17 sheets per hour was exhibited. In the conventional process, the throughput is about 8 sheets / hour for a series of processes from resist application, exposure with a stepper, development, conventional ion implantation, resist removal by ashing, and water washing, so the throughput can be improved more than twice. Achieved.
[0056]
In this apparatus, the mass separator 303 is installed immediately after the ion source 302, the mass separation diaphragm 315 ′ is installed at the crossover point of the focusing lens 314 ′, and unnecessary ions 306 ′ emitted from the ion source 302 are removed. . Further, a gate valve 338 is installed at the position of the mass separation diaphragm 315 ′ so that vacuum separation can be performed between the sample chamber 339 and the ion optical system chamber 340 in which the focusing lens 314 ′ and the stencil mask 309 are installed. did. Accordingly, there is an effect that a high vacuum can be maintained without exposing the ion source 302 and the ion optical system to the atmosphere when the sample 317 'is replaced.
[0057]
(Example 3)
In the third embodiment, among ion implantation apparatuses according to the present invention, an ion implantation apparatus having means capable of substantially erasing image distortion of a stencil mask projected onto a sample up to the fifth order of the aperture ratio will be described.
[0058]
As a conventional example, there is an ion projection lithography apparatus as an apparatus for exposing a pattern of a stencil mask to a resist as disclosed in JP-A-2-65117 (public example 5).
[0059]
Now, in the ion projection apparatus using the stencil mass such as the above-mentioned known example 5 and the apparatus of the present invention, it is required to use a stencil mask as large as possible in order to improve the throughput of the ion projection processing. This is because the throughput decreases as the work for replacing a plurality of small stencil masks increases. Further, in such an apparatus, it is required to minimize the distortion of the stencil mask image on the sample as much as possible. However, these are contradictory requirements, and the lens for projecting the stencil mask (axisymmetric electromagnetic lens or electrostatic lens) has a large geometrical aberration that cannot be removed. If the stencil mask is enlarged, the off-axis part of the lens is used. This is because the projected image of the stencil mask is greatly distorted (image position is shifted) toward the periphery. On the other hand, at present, the size of the lens is limited to about several tens of cm in diameter technically and as a general size of the apparatus. Therefore, there is a need for an optical system that forms an image with as little distortion as possible using a stencil mask that is as large as possible for a limited lens size.
[0060]
When the ratio of the size of the stencil mask (or the size of the portion of the beam that has passed through the stencil mask passes through the lens) to the lens aperture (or lens thickness) is the aperture ratio B (B is sufficiently smaller than 1), the projection is performed. The distortion of the image (the magnitude of image shift that occurs at the edge of the image) is expressed by an amount proportional to B to the nth power (n is a positive odd number). In a simple one-stage lens, the third order (n = 3) distortion is the lowest order distortion. FIG. 16 is a graph showing the relationship between B and B raised to the nth power. It can be seen from this figure that a larger stencil mask can be used under certain image distortion tolerances if the low-order distortion can be eliminated in some way.
[0061]
In the above-mentioned known example 5, a two-stage projection lens is used, and a device for substantially eliminating the third-order distortion of the stencil mask image projected on the sample, that is, the height of the sample is slightly above the convergence surface. The method of shifting is used. By this method, a larger stencil mask can be used as compared with a system using a simple one-stage projection lens. However, in the above conventional technique, since the fifth-order distortion still remains in the image of the stencil mask projected onto the sample, it is not possible to use a very large stencil mask.
[0062]
In order to solve the above problem, the following improvements are made in the third embodiment. (1) An irradiation lens is provided in the irradiation optical system, and the irradiation lens is operated to irradiate an ion beam to the stencil mask and to make a convergence point of the ion beam in front of the stencil mask. (2) The projection optical system is provided with only one projection lens, and is arranged so that the convergence point of the irradiation lens is substantially at the center of the projection lens. (3) A scanning deflector for scanning the ion beam on the stencil mask is provided in the irradiation optical system. (4) In association with the scanning, a means for correcting the positional deviation of the convergence point of the irradiation lens is provided.
[0063]
By means of the above (1) and (2), since the off-axis of the projection lens is not used, there is little image distortion on the sample. To be exact, the projection lens indirectly causes slight image distortion due to the spread of the convergence point caused by the third-order geometric aberration of the irradiation optical system. Here, the size of the irradiation optical system (irradiation lens and scanning deflector) indirectly limits the size of the stencil mask, and the image distortion is the aperture ratio (the aperture of the irradiation optical system versus the size of the stencil mask). The 9th (= 3 × 3) order is the lowest order. In other words, image distortion less than the ninth order of the aperture ratio is substantially eliminated. Further, if the projection lens is made sufficiently large with respect to the spread of the convergence point, the absolute value of the image distortion is also reduced. Further, the above-mentioned means (3) and (4) correct the geometric aberration of the irradiation optical system, and the image distortion on the sample that remains slightly is further reduced. To be precise, the projection lens is indirect by correcting the lowest-order third-order geometric aberration of the irradiation optical system partially for each off-axis portion in conjunction with the scanning of the ion beam (the fifth-order geometric aberration remains). The image distortion that occurs is the lowest order of the aperture ratio of 15 (= 5 × 3). In other words, image distortion less than the 15th order of the aperture ratio is substantially eliminated.
[0064]
<First Embodiment of Example 3>
Hereinafter, the details of a specific embodiment of the ion implantation apparatus according to the present invention will be described with reference to the drawings. FIG. 15 is a block diagram showing an ion implantation apparatus according to the present invention, and FIG. 16 is a schematic diagram showing a relationship between a stencil mask / lens aperture ratio and image distortion. In this apparatus, an ion beam 402 extracted from an ion source 401 (a liquid metal ion source that emits boron ions) is irradiated onto a stencil mask 404 by an irradiation optical system 403 (acceleration voltage is 10 kV). The stencil mask 404 is provided with a through hole having a pattern, and the stencil mask 404 is held by a mask stage 405. The ion beam 402 transmitted through the stencil mask is projected onto the sample 407 by the projection optical system 406 (acceleration voltage is 10 kV). The projection optical system 406 reduces and projects the image of the stencil mask 404 onto the sample 407 (reduction ratio is 1/8). The sample 407 is movably held on the sample stage 408.
[0065]
The irradiation optical system 403 includes an irradiation lens 410 (a three-electrode electrostatic lens), a lens 411 (a two-electrode electrostatic lens), and a limiting aperture 412. The lens 411 extracts the ion beam 402 with a necessary and sufficient intensity, and an unnecessary portion is limited by a limiting aperture 412. The current of the ion beam 402 is about 200 nA. The irradiation lens 410 irradiates the stencil mask 404 while focusing the ion beam 402 so as to form an image of the ion source at about 1 ×. The distance between the center of the irradiation lens 410 and the ion source 401 is about 700 mm. The irradiation lens 410 is an Einzel lens in an acceleration mode, electrodes at both ends thereof are grounded, and a center electrode is kept at about −26 kV. The irradiation lens 410 has a thickness of 500 mm and a diameter of 600 mm. Here, the size of the pattern of the stencil mask 404 that can be projected at a time is 25 mm square.
[0066]
The projection optical system 406 includes a projection lens 420 (three-electrode electrostatic lens), a blanking deflector 421 (bipolar electrostatic deflector), and a blanking aperture 422. The ion beam 402 is blocked from the sample 407 by being deflected on the blanking aperture 422 by the blanking deflector 421. The projection lens 420 converges the ion beam 402 so that the image of the stencil mask 404 is formed on the sample 407 at 1/8 times. The distance between the center of the projection lens 420 and the stencil mask 404 is about 600 mm. The projection lens 420 is an acceleration mode Einzel lens, electrodes at both ends thereof are grounded, and a center electrode is maintained at about -39 kV. However, in order to correct the magnification, the last electrode of the projection lens 420 and the sample 407 are kept at the same potential, and can be changed by several V from the ground potential. The projection lens 420 has a thickness of 100 mm and a diameter of 150 mm.
[0067]
The feature of this embodiment is that the projection optical system 406 is provided with only one projection lens 420 and the irradiation optical system 403 is provided with the irradiation lens 410 so that the ion beam 402 transmitted through the stencil mask 404 is substantially the same as the projection lens 420. Focusing on the center. As a result, distortion less than the ninth order of the aperture ratio is substantially eliminated from the image of the stencil mask 404 projected onto the sample 407. Assuming that the allowable value of the image distortion is constant, as can be seen from FIG. 16, a stencil mask having a size about twice that of the conventional case where there is a fifth-order image distortion can be used. The image of the stencil mask 404 of 25 mm square actually projected onto the sample 407 was very small with an image distortion (deviation) of about 0.5 μm and an image blur of 0.3 μm at the end.
[0068]
Here, one method for adjusting the intensity of the projection lens 420 and the irradiation lens 410 will be described. A stencil mask 404 in which mark patterns are arranged in a grid is prepared. First, the intensity of the projection lens 420 is changed, and a resist-coated sample 407 is exposed and developed to measure the image blur of the central mark pattern. . The intensity of the projection lens 420 is set so that this blur is minimized. Next, the intensity of the irradiation lens 410 is changed, and the resist-coated sample 407 is exposed and developed to measure the image distribution of the entire mark pattern. The irradiation lens intensity is set so that the image distribution of the mark pattern is intermediate between the barrel shape and the pincushion shape near the center.
[0069]
According to the present embodiment, since the distortion of the projected stencil mask image becomes minute, there is an effect of improving the dimensional accuracy of ion implantation. Further, if the dimensional accuracy of the ion implantation is kept as it is, the stencil mask can be made about twice as large, so that there is an effect that the throughput of the ion implantation can be about four times. In this embodiment, a three-electrode electrostatic lens is used for the projection lens 420, but the three-electrode provides a sufficient lens action when the acceleration voltage of the ion beam 402 to the sample 407 is as low as about 50 kV. It is effective to get. The same effect can be achieved with an electrostatic lens with two electrodes or with an electrostatic lens with four or more electrodes, but in an electrostatic lens with three or more electrodes, the lens main component can be changed by slightly changing the potential distribution of each electrode. There is an advantage that the lens magnification can be corrected by shifting the surface.
[0070]
<Second Embodiment of Example 3>
FIG. 17 shows a schematic configuration diagram of the second mode of the third embodiment. An ion beam 442 extracted from an ion source 441 (a liquid metal ion source for emitting phosphorus ions) is irradiated onto the stencil mask 404 by an irradiation optical system 403 '(acceleration voltage is 10 kV). The ion beam 442 transmitted through the stencil mask 404 is irradiated onto the sample 407 by the projection optical system 406 '(acceleration voltage is 20 kV). The projection optical system 406 ′ reduces and projects the image of the stencil mask 404 onto the sample 407 (reduction ratio is 1/8). The stencil mask 404, the mask stage 405, the irradiation lens 410, and the sample stage 408 are the same as those in FIG.
[0071]
The irradiation optical system 403 ′ includes an irradiation lens 410 (a three-electrode electrostatic lens), a lens 411 ′ (a three-electrode electrostatic lens), a limiting aperture 412 ′, an E × B mass separator 414, and an alignment. A deflector 415, a blanking deflector 421 ′ (bipolar electrostatic deflector), a blanking aperture 422 ′, and a scanning deflection system 430 are included. The lens 411 ′ (three-electrode electrostatic lens) extracts the ion beam 442 with necessary and sufficient intensity to form a crossover 413. An unnecessary portion of the ion beam 442 is limited by a limiting aperture 422 '. The ion beam 442 is blocked from the sample 407 by being deflected on the blanking aperture 422 ′ by the blanking deflector 421 ′. Further, unnecessary ion species components in the ion beam 442 are blocked from the sample 407 by being deflected by the E × B mass separator 414 on the blanking aperture 422 ′ that also serves as the mass separation aperture. Note that the E × B mass separator 414 has a crossover 413 of the ion beam 442 disposed at the center thereof to suppress the occurrence of chromatic aberration. The alignment deflector 415 deflects the ion beam 442 so that the axis of the ion beam 442 passes through the central axes of the irradiation lens 410 and the projection lens 420. The reason why the mass separator 414, the blanking deflector 421 ′, and the blanking aperture 422 ′ are provided in the irradiation optical system 403 ′ is to suppress deterioration of the stencil mask 404 due to irradiation of the ion beam 442. Even if these are provided in the projection optical system 406 ′, the operation does not change.
[0072]
The projection optical system 406 ′ includes a projection lens 420 (a three-electrode electrostatic lens), a position correction deflector 423 (an eight-pole electrostatic deflector), a limiting aperture 424, and a rotation corrector 425 (electromagnetic coil). Is included. The position correction deflector 423 corrects the image position of the stencil mask 404 on the sample 407 by deflecting the ion beam 442 transmitted through the stencil mask 404 on the sample 407. The limiting aperture 424 removes an ion beam scattered in the apparatus. The rotation corrector 425 is an electromagnetic lens with negligible lens strength, and rotates the ion beam 442 transmitted through the stencil mask 404 to correct the image rotation of the stencil mask 404 on the sample 407. The projection lens 420 is the same as in the first embodiment, but the voltage applied to the electrodes at both ends is asymmetrical in order to accelerate the ion beam 442 from 10 kV to 20 kV.
[0073]
The first feature of this embodiment is that the projection optical system 406 ′ is provided with only one stage of the projection lens 420 (three-electrode electrostatic lens), and the irradiation lens 410 (three-electrode static) is provided in the irradiation optical system 403 ′. An electron lens) to focus the ion beam 442 almost at the center of the projection lens 420. As a result, the image distortion on the sample is erased when the lens aperture ratio is less than the ninth order. The second feature is that the ion beam 402 is scanned on the stencil mask 404 by the scanning deflection system 430 having a deflection center at the crossover 413 of the ion beam 442. As a result, the ion irradiation distribution on the stencil mask 404 can be made uniform regardless of the intensity distribution of the ion beam 442. The scanning deflection system 430 is composed of a main scanning deflector 431 (8-pole electrostatic deflector) that also serves as an astigmatism corrector and a sub-scanning deflector 432 (8-pole electrostatic deflector). The deflection intensity ratio is set so as to be over 413. When the E × B mass separator 414 is not provided, the scanning deflector may be provided in one stage and the center thereof may be the crossover 413. The third feature of this embodiment is that the convergence state of the ion beam 442 by the irradiation optical system 403 ′ is corrected (dynamic correction) in conjunction with the scanning of the ion beam 2 on the stencil mask 4 by the scanning deflection system 430. It is in. When the ion beam 442 is passed off the axis of the irradiation lens 410, the lens action is slightly strong in the off-axis direction due to the third-order geometric aberration, so that the convergence point of the ion beam 2 is slightly ahead of the projection lens 420. It shifts to the outside. Therefore, the convergence point shift is corrected by increasing the intensity of the astigmatism corrector 431 and slightly decreasing the intensity of the irradiation lens 410. Note that the same effect can be obtained by changing the intensity of the lens 411 ′ instead of adjusting the intensity of the irradiation lens 410. Thereby, distortion less than the 15th order of the aperture ratio can be substantially eliminated from the image of the stencil mask 404 projected on the sample 407. If the allowable value of the image distortion is constant, as can be seen from FIG. 16, a stencil mask that is about three times larger than the conventional case where there is a fifth-order image distortion can be used. Furthermore, if the deflection intensity ratio of the scanning deflection system 430 is changed in accordance with the scanning to correct the lateral shift of the focusing point, the image blur of the stencil mask 404 on the sample 407 is further improved. The image of the 40 mm square stencil mask 4 projected on the sample 407 in the state where all dynamic corrections are actually performed has an image distortion (displacement) of about 0.4 μm and an image blur of 0.5 μm at the end. It was small.
[0074]
Here, one method for adjusting the intensity of the projection lens 420 and the irradiation lens 410 will be described. The basic method is the same as that described in the first embodiment, but the following points are changed. That is, (1) A sample having one detection mark is prepared as a sample. (2) The scanning deflection system is adjusted so that only a specific mark on the stencil mask is irradiated with the ion beam (scanning is not performed during this time). (3) The sample stage 408 is moved so that the detection mark on the sample 407 corresponds to the specific mark on the stencil mask 404. (4) The ion beam 442 is scanned in a line by a position correction deflector, and a signal generated from the mark by ion irradiation is captured by a secondary electron detector (not shown). (5) Using the signal as a substitute for the exposure image of the mark, the blur or misalignment is determined. With the above configuration, the intensity of the projection lens 420 and the irradiation lens 410 can be adjusted in real time without performing resist exposure and development operations as in the first embodiment.
[0075]
According to the present embodiment, since the distortion of the image of the projected stencil mask becomes minute, there is an effect of improving the ion implantation accuracy. Further, if the ion implantation accuracy is kept as it is, the stencil mask can be made about three times larger, so that the ion implantation throughput can be increased about nine times. In the second embodiment, the scanning deflection system is arranged in front of the irradiation lens, but this can be reversed. In this case, although it is necessary to increase the aperture of the scanning deflection system, the same effect as in the above embodiment can be obtained. In this case, the crossover of the ion beam 402 serving as the deflection center of the scanning deflection system 430 is the center of the projection lens 420. Further, even if the crossover 413 is not formed in the irradiation optical system 403 ', the same effect can be obtained in improving the distortion of the sample image. In this case, the crossover of the ion beam 402 serving as the deflection center of the scanning deflection system 430 is a virtual object point of the ion source 441.
[0076]
Since the image distortion of the stencil mask projected onto the sample can be made minute by the above-described two types of ion implantation apparatuses according to the present invention, it is possible to perform ion implantation with high accuracy and to use a large stencil mask. Therefore, the throughput of ion implantation can be improved.
[0077]
In the third embodiment, two types of ion implantation apparatuses are shown. The basic idea of the ion optical system shown here is a projection ion reduction exposure apparatus, a projection ion optical system, and a reactive gas supply system. In addition, the present invention can be similarly applied to a projection ion beam apparatus such as a fine pattern processing apparatus that performs fine pattern etching and fine pattern deposition and also a projection electron beam projection apparatus. In the case of an electronic projection apparatus, it is possible to replace an electrostatic lens or an electrostatic deflector with an electromagnetic lens or an electromagnetic deflector.
[0078]
(Example 4)
As shown in FIGS. 8 and 9, the projection position of the pattern ion beam was determined based on a mark provided in advance. The present embodiment shows a specific implementation method.
[0079]
For example, in FIG. 17, the stencil mask 404 is provided with a small opening in the vicinity of the opening pattern corresponding to the ion implantation region, and a mark is formed on the sample 407. The mark may be a concave portion as shown in FIGS. 8 and 9, or may be a convex type. This formation method does not matter. Next, the scanning deflection system is adjusted so that only the small aperture on the stencil mask is irradiated with the ion beam. At this time, the ion beam is not scanned on the stencil mask. The sample stage 408 is moved so that the mark on the sample 407 corresponds to the small opening on the stencil mask 404. The ion beam 442 is scanned in a line by a position correction deflector, and a signal generated from the mark by ion irradiation is captured by a secondary electron detector (not shown). Based on the relationship between the position to be projected to the sample through the small aperture obtained in advance and the position to be projected to the sample through the aperture pattern and the mark position obtained by the above operation, the desired ion implantation region can be obtained. The sample stage position is corrected to the position where the ion beam that has passed through the aperture pattern is projected. By such an operation, ions can be implanted at a desired position.
[0080]
As another example, a scanning electron microscope is installed in the ion optical system shown in FIGS. 12 to 15 and FIG. The sample surface state in the vicinity of the ion beam projection region can be observed by a secondary electron image by a scanning electron microscope. The deviation between the electron beam axis and the ion beam axis is measured in advance, the mark on the sample is detected by the electron beam, the coordinates of the region to be ion-implanted are calculated from the mark coordinates at that time, and the measured electron In consideration of the deviation between the beam axis and the ion beam axis, the sample stage may be corrected so that the center of the desired ion implantation region comes to the ion beam axis, and then a desired pattern of ion implantation may be performed.
[0081]
(Example 5)
The present embodiment is a top view of a multi-chamber process apparatus having a plurality of processing chambers, in which at least one chamber is the ion implantation apparatus shown in the second or third embodiment. In this multi-chamber process apparatus, process chambers 500, 501, 502, and 503 and load lock chambers 504A and 504B include wafer handlers 505 and 505 ′ and transfer wafers 506 and 506 ′ to respective chambers. In the apparatus coupled through the gate valves 508A, 508B, 508C, 508D, 508E, and 508F, a plurality of processes can be processed continuously without exposing the wafer to the atmosphere. The number of chambers and the devices installed in each chamber are not limited to this example.
[0082]
15 are ion implantation apparatuses according to the present invention. In particular, the chambers 500 and 502 are ion implantation apparatuses having an ion source and a stencil mask for implanting boron ions. Reference numeral 503 denotes an ion implantation apparatus for implanting phosphorus ions and arsenic ions. The wafer 509 introduced into the load lock chamber 504A is introduced into the transfer chamber 507 by the wafer handler 505 after the gate valve 508F is opened. After the gate valve 508E is closed, the gate valve 508A is opened, and the wafer 509 (506) is placed on the sample stage (not shown) of the ion implantation apparatus according to the present invention. Thereafter, the gate valve 508A is closed and evacuated to a predetermined degree of vacuum. However, since each chamber is in an ultrahigh vacuum state, the stage in the ion implantation apparatus can be evacuated in a short time. In this state, ion implantation using a boron pattern ion beam is started. This step is completed by performing ion implantation over the entire wafer under predetermined ion implantation conditions. If necessary, the wafer 506 is moved from the chamber 500 to the chamber 501 and the next ion implantation is started. The opening and closing of the gate valve during this time is the same as described above. Further, a stencil mask having a different pattern from that of the chamber 500 may be installed in the chamber 502, and ion implantation in a different process may be performed in parallel. By such a process, at least one type of ion implantation can be reliably performed in a short time without being exposed to the atmosphere. As described above, since the ion implantation apparatus according to the present invention does not require a resist, the wet process of resist coating and cleaning is eliminated, and the film is completely dried and can be connected to other semiconductor manufacturing apparatuses and analysis apparatuses for dry processes. . As a result, the manufacture of the semiconductor device becomes efficient and the yield is improved.
[0083]
The effects of the ion implantation method and the ion implantation apparatus described in the present embodiment are summarized as follows.
[0084]
(1) In a semiconductor process, since ion implantation can be performed without a resist, resist coating, exposure, development, conventional ion implantation, and ashing steps are reduced. Along with this, personnel costs, operating costs, and maintenance costs for the personnel in charge of these devices are reduced, and furthermore, by replacing these devices with the resistless ion implantation apparatus according to the present invention, the occupied floor area of the semiconductor manufacturing apparatus is reduced. Reduced. By comprehensively evaluating these and using the resistless ion implantation method according to the present invention, the manufacturing cost of the semiconductor device could be reduced.
[0085]
(2) Since the ion implantation method according to the present invention does not require a resist, there is no wet process of resist coating, and the processes before and after ion implantation can be completely dried. Thereby, it can attach to the multi-chamber process apparatus which connected many manufacturing apparatuses.
[0086]
(3) Since the processes before and after ion implantation are reduced as described in (1) above, the wafer transfer operation between the processes is reduced. As a result, the risk of foreign matter adhering to the carrier during transport is reduced, and the yield of device manufacturing is improved.
[0087]
By introducing impurity ions into the substrate using a stencil mask with an opening patternThus, resist processes such as resist coating, exposure, development, and conventional ion implantation and resist removal by ashing, which have been performed before and after the conventional implantation process, are reduced, and a temporal and economical reduction related to semiconductor device manufacturing is realized.
[Brief description of the drawings]
FIG. 1 is a schematic view for explaining the concept of an ion implantation method according to the present invention.
FIG. 2 is a view for explaining the outline of an ion implantation apparatus according to the present invention.
FIGS. 3A and 3B are diagrams for explaining the outline of an ion implantation apparatus according to the present invention, in particular, FIG. 3A shows a pattern of a desired ion implantation region, and FIG. 3B shows an example of a stencil mask corresponding to the pattern of FIG. FIG.
FIG. 4 is a view for explaining the concept of an ion implantation method according to the present invention.
FIG. 5 is a block diagram for explaining a schematic configuration in a memory chip;
FIG. 6 is an example of a layout for forming a well region in a memory chip, and in particular, (a) shows a p-type well region pattern and (b) shows an n-type well region pattern.
7A and 7B are diagrams for explaining an example of a relationship between a voltage application circuit and a well region. In particular, FIG. 7A shows a case where n-type and p-type small well regions coexist, and FIG. FIG. 5 is a diagram for explaining an example in which p-type MOS transistors are collectively formed in the same well region.
FIG. 8 is a diagram showing an outline of a method for forming a semiconductor device using an ion implantation method according to the present invention, and in particular, a cross-sectional view for explaining a procedure for forming a well region.
FIG. 9 is a diagram showing an outline of a method for forming a semiconductor device using an ion implantation method according to the present invention, in particular, a cross-sectional view for explaining a procedure for forming a thick oxide film in a well region.
FIG. 10 is a diagram showing an outline of a method for forming a semiconductor device using an ion implantation method according to the present invention, in particular, a cross-sectional view for explaining a procedure for forming a channel dope layer.
FIG. 11 is a diagram showing an outline of a method for forming a semiconductor device using an ion implantation method according to the present invention, and in particular, a cross-sectional view showing a method for forming a diffusion layer.
FIG. 12 is a diagram showing a schematic configuration of an embodiment of an ion implantation apparatus according to the present invention.
FIG. 13 is a diagram showing a schematic configuration of another embodiment of the ion implantation apparatus according to the present invention.
FIG. 14 is a diagram showing a schematic configuration of still another embodiment of the ion implantation apparatus according to the present invention.
FIG. 15 is a diagram showing the configuration of another ion implantation apparatus according to the present invention.
FIG. 16 is a diagram illustrating a relationship between a stencil mask to lens aperture ratio and image distortion.
FIG. 17 is a diagram showing the configuration of still another ion implantation apparatus according to the present invention.
FIG. 18 is a schematic configuration diagram for explaining another example of the ion implantation apparatus according to the present invention, particularly an example applied to a multi-chamber process apparatus.
FIG. 19 is a diagram showing an outline of a method for forming a semiconductor device using a conventional ion implantation method that undergoes a photoresist process, and in particular, is a diagram for explaining a procedure for forming a well region.
FIG. 20 is a diagram showing an outline of a method for forming a semiconductor device using a conventional ion implantation method through a photoresist process, in particular, a diagram for explaining a procedure for forming a channel dope region.
FIG. 21 is a schematic configuration diagram of a conventionally used ion implantation apparatus.
FIG. 22 is a diagram for explaining a conventional ion implantation method using a photoresist.
FIG. 23 is a cross-sectional shape of a semiconductor device formed using a conventional ion implantation method.
FIG. 24 is a schematic configuration diagram of a focused ion beam apparatus that performs ion implantation with a narrow bundle beam.
FIG. 25 is a diagram for explaining a conventional example of an ion implantation method in which a stencil mask is installed in the vicinity of a sample.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Opening pattern, 2, 12 ... Stencil mask, 3 ... Ion beam, 4 ... Pattern ion beam, 5, 18 ... Ion projection optical system, 7 ... Sample, 8 ... Ion implantation area | region, 10 ... Ion implantation apparatus, 11 ... Ion source, 15... Ion irradiation optical system.
40 ... ion beam, 41 ... resist, 42 ... wafer, 43 ... region to be ion-implanted (opening), 44 ... ion implantation region.
50 ... Ion beam, 51 ... Resist mask, 52 ... Sample, 53 ... Opening pattern, 65 ... Resist,
DESCRIPTION OF SYMBOLS 102 ... Mass separator, 105 ... Mass separation stop, 108 ... Pattern ion beam, 109 ... Unwanted ion, 110 ... Gate valve.
201 ... Silicon substrate, 202, 216 ... Silicon oxide film, 203, 207, 220, 232, 235 ... Stencil mask, 204 ... Phosphorus ion, 205, 222, 234 ... N-type ion implantation region, 208, 217, 233 ... Fluoride Boron ions, 209, 118, 234 ... p-type ion implantation region, 210, 245 ... n-type well region, 211 ... p-type well region, 215,241 ... silicon nitride film, 221,236 ... arsenic ions, 231 ... polycrystal Silicon layer.
302 ... Ion source, 311 ... Ion irradiation optical system, 319 ... Ion projection optical system, 313 ... Pattern ion beam,
401, 441 ... ion source, 403, 403 '... irradiation optical system, 404 ... stencil mask, 405 ... mask stage, 406, 406' ... projection optical system, 407 ... sample, 408 ... sample stage, 410 ... irradiation lens, 420 ... projection lens, 422, 422 '... aperture.
MAT ... memory mat, XDEC ... row decoder, AD ... external address signal, XSDEC ... voltage application circuit, SAC ... sense amplifier, YDEC ... column decoder, I / O ... input / output, CS ... chip selection signal, CHIP ... chip, CTRL ... Control circuit, PW-MAT, PW-XSDEC, PW-XDEC, PW-SAC, PW-YDEC, PW-I / O, PW-CTRL ... P-type well region pattern
NW-XSDEC, NW-XDEC, NW-SAC, NW-YDEC, NW-I / O, NW-CTRL ... Pattern of n-type well region.

Claims

イオンビームを発生するイオン源と、
前記イオンビームが透過する貫通孔または穴を備えたステンシルマスクを保持するマスクステージと、
試料を保持する試料ステージと、
前記イオン源より前記イオンビームを引き出し、前記ステンシルマスクに照射する照射光学系と、
前記ステンシルマスクを透過した前記イオンビームを縮小して前記試料の任意位置に投射する投射光学系とを有し、
前記投射光学系は投射レンズを１段のみ備え、
前記照射光学系は前記イオンビームを前記投射レンズのほぼ中心に集束させる照射レンズを備え，
さらに反応ガス供給系を備えることを特徴とするイオンビーム装置。An ion source for generating an ion beam;
A mask stage for holding a stencil mask having a through hole or a hole through which the ion beam passes;
A sample stage for holding the sample;
An irradiation optical system for extracting the ion beam from the ion source and irradiating the stencil mask;
A projection optical system for reducing the ion beam transmitted through the stencil mask and projecting it to an arbitrary position of the sample;
The projection optical system includes only one projection lens,
The irradiation optical system includes an irradiation lens that focuses the ion beam at substantially the center of the projection lens;
An ion beam device further comprising a reactive gas supply system.

請求項１に記載のイオンビーム装置において、
前記イオン源はプラズマイオン源または電界電離イオン源であることを特徴とするイオンビーム装置。The ion beam device according to claim 1.
The ion beam apparatus is a plasma ion source or a field ion source.

請求項１または２に記載のイオンビーム装置において、
前記投射レンズはアインツエルレンズであることを特徴とするイオンビーム装置。The ion beam apparatus according to claim 1 or 2,
The ion beam apparatus, wherein the projection lens is an Einzel lens.

請求項１に記載のイオンビーム装置において、
前記照射光学系はＥ×Ｂ質量分離器と質量分離アパーチャを備えることを特徴とするイオンビーム装置。The ion beam device according to claim 1.
The irradiation optical system includes an E × B mass separator and a mass separation aperture.