JP4365591B2 - 磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法 - Google Patents
磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法 Download PDFInfo
- Publication number
- JP4365591B2 JP4365591B2 JP2003009881A JP2003009881A JP4365591B2 JP 4365591 B2 JP4365591 B2 JP 4365591B2 JP 2003009881 A JP2003009881 A JP 2003009881A JP 2003009881 A JP2003009881 A JP 2003009881A JP 4365591 B2 JP4365591 B2 JP 4365591B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- write
- terminal
- transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、強磁性体を含む磁気抵抗効果素子を用いて構成され、この強磁性体の磁化方向を制御することにより情報を書き込み、記憶する磁気メモリデバイス、および磁気メモリデバイスに適用される書込電流駆動回路、並びに書込電流駆動方法に関する。
【0002】
【従来の技術】
従来より、コンピュータやモバイル通信機器などの情報処理装置に用いられる汎用メモリとして、DRAM(Dynamic Random Access Memory)やSRAM(Static RAM)などの揮発性メモリが使用されている。揮発性メモリは、常に電流を供給しておかなければすべての情報が失われる。そのため、情報の記憶には不揮発性メモリを別途設ける必要があり、フラッシュEEPROM(Electrically Erasable and Programmable ROM)やハードディスク装置などが用いられている。これら不揮発性メモリについては、情報処理の高速化に伴い、高速化が重要な課題となっている。また、近年のいわゆるユピキタスコンピューティングを目指した情報機器開発という別の側面からも、そのキーデバイスとして高速な不揮発性メモリの開発が強く求められている。
【0003】
不揮発性メモリの高速化に有効な技術としては、MRAM(Magnetic Random Access Memory)が知られている。MRAMは、マトリクス状に配列された個々の記憶セルが磁気素子で構成されている。現在実用化されているMRAMは、巨大磁気抵抗効果(GMR:Giant Magneto-Resistive)を利用したものである。GMRとは、互いの磁化容易軸を揃えて配設された2つの強磁性層が積層された積層体において、積層体の抵抗値が、各強磁性層の磁化方向が磁化容易軸に沿って平行な場合に最小、反平行の場合に最大となる現象である。各記憶セルは、この2状態を「0」,「1」の2値情報に対応させて情報を記憶し、情報に対応させた抵抗の違いを電流または電圧の変化として検出することによって情報を読み出す仕組みになっている。実際のGMR素子では、2つの強磁性層は非磁性層を介して積層され、磁化方向が固定されている固定層と、外部磁界により磁化方向が変化可能な自由層(感磁層)とからなる。
【0004】
また、強磁性トンネル効果(TMR:Tunneling Magneto-Resistive)を利用した磁気素子では、GMR素子に比べて抵抗変化率を格段に大きくすることができる。TMRとは、極薄の絶縁層を挟んで積層された2つの強磁性層(磁化方向が固定された固定層と、磁化方向が変化可能な感磁層すなわち自由層)において、互いの磁化方向の相対角度により絶縁層を流れるトンネル電流値が変化する現象である。すなわち、磁化方向が平行である場合にトンネル電流は最大(素子の抵抗値は最小)となり、反平行の場合、トンネル電流は最小(素子の抵抗値は最大)となる。TMR素子の具体例としては、CoFe/Aloxide/CoFeの積層構造が知られるが、その抵抗変化率は40%以上にも及ぶ。また、TMR素子は抵抗が高く、MOS型電界効果トランジスタ(MOSFET:Metal-Oxide-Semiconductor Field Effect Transistor)などの半導体デバイスとのマッチングが取りやすいとされている。こうした利点から、TMR−MRAMは、GMR−MRAMと比較して高出力化が容易であり、記憶容量やアクセス速度の向上が期待されている。
【0005】
GMR−MRAMもTMR−MRAMも、情報の書き込みは同様の方式で行われる。すなわち、導線に電流を流して磁界を誘導し、この電流磁界によって自由層の磁化方向を変化させる。これにより、強磁性層間の相対的な磁化方向が平行または反平行となり、対応する2値情報が記憶される。
【0006】
例えば、従来のTMR−MRAMは、以下のような構成となっている。図22に示したように、書込用ワード線202(および読出用ワード線203)と、書き込み/読み出し共用のビット線201とは互いに直交するように配設されている。ここでは、これら書き込み用の配線を総称して書込線と呼ぶ。また、図示はしないが、その交差領域の各々には、両者に挟まれるようにTMR素子207が配設され、個々の記憶セルを構成している。図23は、TMR素子の一般的な構成を表している。このように、TMR素子207は、固定層である第1磁性層204、トンネルバリア層205、および自由層である第2磁性層206からなる積層体で構成されている。また、この積層体の一方の面側にビット線201が設けられ、他方の面側に読出ワード線203,書込ワード線202が設けられている。
【0007】
このような構成のMRAMでは、ある記憶セルに情報を記憶することは、その第2磁性層206の磁化方向を情報に応じた方向に制御することにほかならない。これは、書き込み対象の記憶セルを挟むように配置されたビット線201,書込ワード線202に電流を流すことで行われる。書込線に流れる電流各々には磁界が誘導され、その合成磁界によって、第2磁性層206の磁化方向が変化する。
【0008】
その際、書込線には、書込電流駆動回路(カレントドライブ)から書き込み電流が供給される。図24は、従来のMRAMに適用されるカレントドライブの構成例を示している(非特許文献1を参照)。この回路は、必要な書き込み電流値等より形状を規定したパルスを生成する部分と、書き込むべき書込線を選択し、生成パルスを送出する部分からなる。ここでは、前者には基準信号発生部211,正側増幅器213A,負側増幅器213B,電流方向選択部214,タイミングブロック216およびパルス幅制御部217が対応している。また、後者には書込線選択部219が対応している。なお、タイミングブロック216は、書き込み信号入力線215に入力されるタイミング信号をきっかけとして、時間スイッチであるパルス幅制御部217のタイミング制御を行うものである。書込線選択部219は、アドレスデコード線218に入力されるデコード信号に応じて、パルス供給先となる書込線を選択するものであり、一般には各書込線に対応した多数のスイッチング素子で構成される。この書込線選択部219には、書込線の一端が接続され、書込線のもう一端は接地されている。
【0009】
この回路では、データ信号線212(Din)は分岐されており、それぞれの分岐先において正側増幅器213A,負側増幅器213Bにより正負双方の増幅信号が生成され、その一方が電流方向選択部214により選択されるようになっている。また、正側増幅器213A,負側増幅器213Bには、基準信号発生部211より基準信号が入力されるようになっており、入力信号の大きさを基準値に調整するようになっている。データ信号は、書き込むデータを表す“High”,“Low”のデジタル信号であり、この回路部分では、例えば“High”は正側増幅器213Aで単純に増幅するが、“Low”は負側増幅器213Bで負電位のパルスに反転増幅する(増幅された方を選びとる)ようにし、結果として、共に大きさは基準値である正負のパルスのいずれかを、データ信号に応じて生成するようになっている。このパルスは、パルス幅制御部217において、必要な電流量に応じた所定のパルス幅に調整され、書込用パルスとなる。書込用パルスは、書込線選択部219を介し、デコード信号に応じた書込線に供給される。このとき、書込線に正の書込用パルスを印加すると、書込線を接地側に向かう電流が流れ、負の書込用パルスを印加すると、逆に接地側からパルス供給端側へ向かう電流が流れる。
【0010】
このように、従来では、まずパルス形状とその符号を調整することによって、書込線の所定方向に所望の電流量を供給するような書込用パルスを生成しておき、これを書込線に供給するようになっていた。図25(A)は、こうした従来のカレントドライブを機能的に表現している。定電流制御部300とは、基準信号発生部211を始めとする、上記カレントドライブにおいて書き込み電流量を一定値に制御する機能を有する回路要素を代表したものである(通常、基準信号発生部211だけでは、パルスの高さを精度よく制御することはできないので、その他に、パルス電圧値を微調整する回路が付加されている)。
【0011】
【非特許文献1】
ISSCC 2000 Digest paper TA7.2
【0012】
【発明が解決しようとする課題】
しかしながら、実際のMRAMでは、書込線自体の抵抗値にばらつきが生じている。抵抗ばらつきは、それぞれの書込線の位置に応じて配線長が異なる場合や形状が異なる場合に、また製造誤差等によって生じる。これに対し、従来のカレントドライブは、一旦書込線に供給した書き込み電流について何ら制御するようになってはいないため、実際に流れる電流量が、その抵抗値に応じて書込線ごとに異なってしまうという問題があった。すなわち、従来のカレントドライブは、書込用パルスをいかに高精度に制御できたとしても、書込線ごとの抵抗値に応じて供給電流量を調整する機能が備わっていないことから、抵抗ばらつきの影響を除去することができず、書込線に安定して定電流を供給することが難しかったのである。
【0013】
MRAMでは、書き込みのための磁界を、書き込み電流に誘導される電流磁界としていることから、素子における書き込み状態(磁化状態)は、磁界の強さ、すなわち書き込み電流の大きさによって決まってくる。そのため、このように書き込み電流の値が一定していない場合には、情報を安定した状態で記憶させたり、確実に読み出したりすることができず、動作安定性に支障をきたすことが考えられる。
【0014】
なお、書込線の抵抗値に応じて供給電流量を制御する手法としては、例えば、書き込み電流の下流にて電流値を一定とする制御を行い、書込線全体に流れる電流量を一定とすることが考えられる。つまり、図25(B)のように定電流制御部300を、書込線の接地側に設ける場合である。ところが、通常の定電流回路は、トランジスタやダイオードなどから構成されるバンドギャップリファレンスを使用した回路であるから、この場合には電流方向が一方向に限定されることになり、一本の書込線に対し双方向に電流を流すことができなくなってしまう。この書き込み回路系で双方向に電流を流そうとするならば、図25(C)のように2本の書込線を束ね、回路系を対称に配置しなければならないが、回路構造も制御も複雑になるために、現実的ではない。書き込み電流を双方向制御することはMRAMのカレントドライブにおいては必須の条件といってよく、書き込み電流を一定値に制御するという課題も、この条件を満たしたうえで解決するものでなければならない。しかし、いまみたように、これらを両立する回路を実現することは容易ではなく、有効な解決手法は未だ提案されていなかった。
【0015】
また、各書込線に対応するカレントドライブにそれぞれ、定電流回路を設けることも考えられる。しかしながら、各カレントドライブが独立して定電流回路を持つと消費電力が多くなるばかりか、各書込線に流れる電流のばらつきも大きくなる可能性がある。また、定電流回路を各カレントドライブに設けるので、回路部品も多くなってしまう。
【0016】
本発明はかかる問題点に鑑みてなされたもので、その目的は、書き込み用の回路部品の低減化を図ることができると共に、各書込線に流れる書き込み電流のばらつきを小さくでき、かつ、書き込みのための消費電力の低減化を図ることができる磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法を提供することにある。
【0017】
【課題を解決するための手段】
本発明の磁気メモリデバイスは、外部磁界によって磁化方向が変化する感磁層を含んで構成された複数の磁気抵抗効果素子と、感磁層に印加される外部磁界を発生させるための書き込み電流が流れる複数の書込線と、各書込線ごとに設けられ、入力された書込用のデータ信号に応じて各書込線における書き込み電流の方向を制御する機能を有すると共に差動スイッチ対を有する複数の電流方向制御回路と、複数の電流方向制御回路について共通に設けられ、各書込線に流れる書き込み電流を一定化する定電流回路とを備えたものである。
本発明の磁気メモリデバイスにおいて、電流方向制御回路は電源側に接続されて電源電流が流入するように構成され、定電流回路は接地側に設けられて電流が流出するよう構成されていることが好ましい。
【0018】
この磁気メモリデバイスでは、複数の書込線のいずれかに選択的に書き込み電流が供給される。その際、各書込線ごとに設けられた電流方向制御回路によって、各書込線における書き込み電流の方向が制御される。また、複数の電流方向制御回路について共通に設けられた定電流回路によって、各書込線に流れる書き込み電流が一定化される。定電流回路が、複数の電流方向制御回路について共通に設けられていることにより、定電流回路を各電流方向制御回路に独立に設けた場合と比べて回路部品の低減化が図られると共に、各書込線に流れる書き込み電流のばらつきが抑えられ、消費電流の低減化にも寄与する。
【0019】
なお、本発明においていう「書き込み電流を一定化する」とは、書込線に流入する前、または流入端における書き込み電流量を制御対象としたものではなく、書き込み電流の大きさを、書込線の一端に流入してから他端から流出するまで、書込線全体にわたって一定値とするような定電流制御を意味している。
【0020】
電流方向制御回路は、入力された書き込み用のデータ信号に応じて書き込み電流の方向を制御する。すなわち、書き込み電流の方向は、データ信号に応じて切り換えられ、こうした書き込み電流を用いて、感磁層の磁化がデータ信号に応じた方向に制御されることにより、データ信号に対応した情報の書き込みが行われる。なお、ここでいう「情報」とは、一般に磁気メモリデバイスへの入出力信号において「0」,「1」あるいは電流値や電圧値による「High」,「Low」等で表される2値情報をいい、情報に対応した電流値または電圧値そのものをデータ信号という。
【0021】
各書込線は、例えば電流方向制御回路に両端が接続されたループ形状をなしている。なお、本発明の磁気メモリデバイスにおいて「接続され」とは、少なくとも電気的に接続された状態を指し、物理的に直接に接続されていることを必ずしも条件としない。
【0022】
より具体的には、電流方向制御回路は、差動スイッチ対として、書込線の両端に対応してそれぞれ設けられて互いに反対の開閉状態となるように動作する第1および第2の電流スイッチ、からなる第1の差動スイッチ対と、第1および第2の電流スイッチに対応してそれぞれ設けられて互いに反対の開閉状態となるように動作する第3および第4の電流スイッチ、からなる第2の差動スイッチ対と、互いに反対の開閉状態となるように動作する第5および第6の電流スイッチからなり、第1および第4の電流スイッチが同じ開閉状態となると共に第2および第3の電流スイッチが第1および第4の電流スイッチとは反対の開閉状態となるように制御を行う第3の差動スイッチ対とを含んでいる。
そして、電流方向制御回路において、入力された書込用のデータ信号は第2の差動スイッチ対を動作させる制御端子に接続され、第1および第2の電流スイッチの各々の一方の端子は電源に接続されて電源電流の流入を行うようになされ、第1および第2の電流スイッチの各々の他方の端子は第3および第4の電流スイッチの各々の一方の端子に各々接続され、第3および第4の電流スイッチの各々の一方の端子は書込線の両端にも各々接続されると共に、第5および第6の電流スイッチの開閉状態を動作させる制御端子にも各々接続され、第3および第4の電流スイッチの各々の他方の端子は第2の差動スイッチ対を動作させるための電源電流の流出を行うようになされ、第5および第6の電流スイッチの各々の一方の端子は一対の抵抗を介して電源に接続されて第3の差動スイッチ対の電源電流の流入を行うようになされていると共に、第2および第1の電流スイッチの開閉状態を動作させる制御端子に各々接続され、第5および第6の電流スイッチの各々の他方の端子は第3の差動スイッチ対を動作させるための電源電流の流出を行うようになされている。
【0023】
なお、一般的なスイッチング素子における開閉状態(オン/オフ状態)とは、導通状態(あるいは流れる電流量が閾値以上の状態)としてのオン状態に対し、ほとんど電流を流さない実質的な遮断状態(あるいは流れる電流量が閾値以下の状態)をオフ状態とする場合を想定している。この場合のオン状態とオフ状態は、それぞれ定常的に規定されたものであり、各々の状態をデジタル的に判別可能である。本発明における電流スイッチの「開閉状態(オン/オフ状態)」は、このような2状態を含むが、それだけにはとどまらず、差動スイッチ対として対をなす電流スイッチにて差動動作時に生じる相対的な2状態、より多くの電流を流す方をオン状態、より少ない電流しか流せない方をオフ状態とする場合をも含んだ概念である。
【0024】
この電流方向制御回路では、第1の差動スイッチ対の第1の電流スイッチと第2の電流スイッチは、互いに反対の開閉状態(オン/オフ状態)となる。書込線の両端のうち、対応する電流スイッチがオン状態の側は導通し、電流が流れることが許容されるが、対応する電流スイッチがオフ状態の側は遮断され、電流が流れないようになる。こうして、書込線の両端のうち、第1の差動スイッチ対のオン状態の電流スイッチに制御される側が、書き込み電流流入側として選ばれる。また、第2の差動スイッチ対では、第3の電流スイッチが、第1の電流スイッチ同様、書込線の一端に対応して設けられ、第4の電流スイッチが、第2の電流スイッチ同様、書込線の他端に対応して設けられている。第3の電流スイッチと第4の電流スイッチは、互いに反対の動作状態となり、第2の差動スイッチ対は第1の差動スイッチ対と同様に作用する。これにより、書込線の両端のうち、第2の差動スイッチ対のオン状態の電流スイッチに制御される側が、書き込み電流流出側として選ばれる。
【0025】
電流方向制御回路がこのような構成をとる場合に、第1の電流スイッチと第4の電流スイッチは、同じ開閉状態となるように動作し、第2の電流スイッチと第3の電流スイッチは、第1および第4の電流スイッチとは反対の開閉状態となるように動作することが望ましい。これにより、第1の差動スイッチ対と第2の差動スイッチ対はそれぞれ、書込線の両端のうち互いに異なる側を流入側と流出側に選択することになり、書込線に対して書き込み電流が流れる向きが決定される。なお、本発明において意味するところの「同じ開閉状態」とは、電流方向制御回路等が十分に機能するようにスイッチの主動作としての開閉が一致している状態であり、スイッチ、またはスイッチに接続された素子の呼応時間等に起因した開閉のタイミング等が多少ずれている関係も含むものである。
【0026】
この電流方向制御回路では、差動制御手段(第3の差動スイッチ対)により各電流スイッチが動作制御され、第1および第2の差動スイッチ対が適正に駆動される。このような差動制御手段は、互いに反対の開閉状態となるように動作する第5および第6の電流スイッチからなるものとすれば、最も簡素な構成で機能を発揮でき、好ましい。より具体的には、第5の電流スイッチが、第3の電流スイッチの開閉状態を検出し、第3の電流スイッチと同じ開閉状態となるように第2の電流スイッチを動作させ、第6の電流スイッチが、第4の電流スイッチの開閉状態を検出し、第4の電流スイッチと同じ開閉状態となるように第1の電流スイッチを動作させることが好ましい。第1の差動スイッチ対と第2の差動スイッチ対の間には、常に同じ開閉状態となる電流スイッチが2組存在する。すなわち、(第2の電流スイッチ,第3の電流スイッチ)の組と、(第1の電流スイッチ,第4の電流スイッチ)の組である。これら2組は、第5,第6の電流スイッチにより各組ごとに動作制御され、互いに反対の開閉状態となる。
【0027】
さらに、電流方向制御回路の具体的構成としては、第1ないし第6の電流スイッチが、それぞれ、第1ないし第6のトランジスタで構成されていることが好ましい。トランジスタには、バイポーラトランジスタやMOSFET等があるが、そのいずれであっても構わない。
【0028】
ここで、本発明の磁気メモリデバイスは、各電流方向制御回路ごとに、複数の電流方向制御回路のうちのいずれか1つを選択するための回路選択スイッチをさらに備えていてもよい。この場合、定電流回路が、電流制御用抵抗器と、コレクタ端子が回路選択スイッチを介して複数の電流方向制御回路の第3および第4のトランジスタのエミッタ端子に共通に導かれ、エミッタ端子が電流制御用抵抗器を介して接地に導かれ、ベース端子に一定電圧が選択的に入力されるように構成された電流制御用トランジスタとを含み、回路選択スイッチにより選択された電流方向制御回路における第3および第4のトランジスタを流れる電流の和が、定電流回路によって一定化されるように構成されていることが好ましい。
【0029】
このような構成において、電流制御用トランジスタに入力される一定電圧は、例えば、電流制御用トランジスタのベースと接地との間にダイオードを設け、バンドギャップリファレンスを利用して生成することができる。
【0030】
回路選択スイッチは、例えば、アドレス値に応じて複数の電流方向制御回路のうちのいずれか1つを選択するための回路選択信号に基づいて開閉制御される。また例えば、回路選択スイッチを、アドレス値に応じた回路選択信号と、書込モードであることを示す書込選択信号とに基づいて開閉制御するようにしてもよい。
【0031】
電流方向制御回路において、第1ないし第6の電流スイッチを、それぞれ、第1ないし第6のトランジスタで構成した場合には、各電流スイッチと書込線との対応関係は、書込線の一端が第1のトランジスタのエミッタ端子と第3のトランジスタのコレクタ端子とに接続され、他端が第2のトランジスタのエミッタ端子と第4のトランジスタのコレクタ端子とに接続されることによって具体化される。また、このような電流方向制御回路は、各トランジスタによって、さらに次のように構成することが好ましい。例えば、第1および第2のトランジスタのコレクタ端子が電源に接続されていてもよい。電源と書込線とが、第1および第2のトランジスタを介して接続されることになり、電源電流は、第1および第2のトランジスタのスイッチングに応じ、導通側から書込線に供給される。
【0032】
なおここでいう「電源」とは、回路動作に必要な電流ないし電圧の供給源であり、磁気メモリデバイスの内部電源ラインを意味する。また、第2の差動スイッチ対の第3または第4のトランジスタの一方は、ベース端子に書き込み用のデータ信号が入力され、他方は、ベース端子にデータ信号の反転信号が入力されるようにしてもよい。ここでいう「反転信号」とは、データ信号とは反対の論理値をとる信号である。この場合には、第3および第4のトランジスタは、データ信号に基づいて駆動され、書き込む情報に対応した方向の電流を流すための電流流出端を協働して選択する。
【0033】
第5および第6のトランジスタは、それぞれ、ベース端子が第3および第4のトランジスタのコレクタ端子に接続され、コレクタ端子に第2および第1のトランジスタのベース端子が接続されていることが好ましい。第5のトランジスタは、第3のトランジスタのコレクタ端子における電位がベース入力され、この電位に応じた動作をする。この第5のトランジスタのコレクタ端子における電位は第2のトランジスタにベース入力され、第2のトランジスタが、この電位に応じた動作をする。同様に、第6のトランジスタは、第4のトランジスタのコレクタ端子における電位がベース入力され、この電位に応じた動作をする。この第6のトランジスタのコレクタ端子における電位は第1のトランジスタにベース入力され、第1のトランジスタが、この電位に応じた動作をする。
【0034】
ここで、本発明の磁気メモリデバイスは、複数の電流方向制御回路について共通に設けられ、第5および第6のトランジスタを流れる電流の和を一定化する第2の定電流回路をさらに備えていてもよい。この場合において、各電流方向制御回路ごとに、アドレス値に応じて複数の電流方向制御回路のうちのいずれか1つを選択するための第2の回路選択スイッチをさらに備え、第2の定電流回路が、第2の電流制御用抵抗器と、コレクタ端子が第2の回路選択スイッチを介して複数の電流方向制御回路の第5および第6のトランジスタのエミッタ端子に共通に導かれ、エミッタ端子が第2の電流制御用抵抗器を介して接地に導かれ、ベース端子に一定電圧が選択的に入力されるように構成された第2の電流制限用トランジスタとを含むように構成されていることが好ましい。
【0035】
このような構成により、第5および第6のトランジスタ(第3の差動スイッチ対)からなる回路部分は、第1ないし第4のトランジスタ(第1および第2の差動スイッチ対)に対し独立した電流経路を有する差動増幅回路として動作する。
【0036】
本発明の磁気メモリデバイスにおける磁気抵抗効果素子は、例えば、感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体と、積層体の一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に、書込線によって貫かれるように構成された環状磁性層とを備えたものである。このときの「外部磁界」は、書込線に流れる電流によって生ずる磁界のほか、環状磁性層に生ずる還流磁界を意味している。また、「環状磁性層」の「環状」とは、少なくとも内部を貫通する書込線からみたときに、それぞれの周囲を磁気的かつ電気的に連続して完全に取り囲み、書込線を横切る方向の断面が閉じている状態を示している。よって、環状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されることを許容し、製造過程において発生する程度の酸化膜を含んでいてもよい。「軸方向」とは、この環状磁性層単体に注目したときの開口方向、すなわち内部を貫通する書込線の延在方向を指す。さらに、「積層体の一方の面側に、…配設され」とは、環状磁性層が積層体の一方の面の側に積層体とは別体として配設される場合のほか、環状磁性層が積層体の一部を含むように配設される場合をも含む、という趣旨である。このような磁気抵抗効果素子は、書込線に電流を流すことによって環状磁性層に閉磁路を形成する。これにより、感磁層の磁化反転が効率よく行われる。
【0037】
磁気抵抗効果素子がこのような構成の場合には、書込線を、複数の第1の書込線および複数の第1の書込線の各々と交差するように延びる複数の第2の書込線からなるものとし、第1および第2の書込線が、環状磁性層を貫く領域において互いに平行に延びているように配設することが好ましい。磁気抵抗効果素子は、第1および第2の書込線の平行部分、すなわち環状磁性層の領域において同方向に電流が流れるときに選択され、情報が書き込まれる。その際、第1および第2の書込線によって生じる誘導磁界も、同方向に強め合うように生じる。
【0038】
また、本発明の磁気メモリデバイスは、1つの記憶セルが、一対の磁気抵抗効果素子を含んで構成されていてもよい。単独で1単位情報を記憶することが可能な磁気抵抗効果素子を2つ用いて、1つの単位情報が記憶される。
【0039】
この磁気メモリデバイスは、さらに、第1および第2の書込線の双方を流れる電流に誘導される磁界によって、一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行となるように変化し、記憶セルに情報が記憶されるものであることが好ましい。本発明における「磁化方向が互いに反平行」とは、互いの磁化方向、すなわち、磁性層内の平均磁化の方向のなす角度が厳密に180度である場合のほか、製造上生ずる誤差や完全に単軸化されなかったが故に生じる程度の誤差等に起因して互いの磁化方向のなす角度が180度から所定角度だけ外れている場合も含む。この磁気メモリデバイスでは、一対の磁気抵抗効果素子における双方の感磁層の磁化は、互いに向き合うか、反対向きかの2状態のいずれかをとり、それに2値情報が対応する。
【0040】
本発明の書込電流駆動回路は、外部磁界によって磁化方向が変化する感磁層を含んで構成された複数の磁気抵抗効果素子と、感磁層に印加される外部磁界を発生させる書き込み電流が流れるように構成されたループ状の複数の書込線とを有する磁気メモリデバイスに適用される書込電流駆動回路であって、書込線の両端がそれぞれ接続される一対の接続端と、各書込線ごとに設けられ、入力された書込用のデータ信号に応じて各書込線における書き込み電流の方向を制御する機能を有すると共に差動スイッチ対を有する複数の電流方向制御回路と、複数の電流方向制御回路について共通に設けられ、各書込線に流れる書き込み電流を一定化する定電流回路とを備えたものである。
【0041】
この書込電流駆動回路における電流方向制御回路と定電流回路は、本発明の磁気メモリデバイスが備えたものと同様の構成となっている。この書込電流駆動回路では、本発明の磁気メモリデバイスと同様、定電流回路が、複数の電流方向制御回路について共通に設けられていることにより、定電流回路を各電流方向制御回路に独立に設けた場合と比べて回路部品の低減化が図られると共に、各書込線に流れる書き込み電流のばらつきが抑えられ、消費電流の低減化にも寄与する。
【0042】
本発明の書込電流駆動方法は、外部磁界によって磁化方向が変化する感磁層を含んで構成された複数の磁気抵抗効果素子と、感磁層に印加される外部磁界を発生させる書き込み電流が流れるように構成されたループ状の複数の書込線とを有する磁気メモリデバイスに適用される書込電流駆動方法であって、各書込線ごとに、差動スイッチ対を有する電流方向制御回路を設けてこの電流方向制御回路に書込線の両端を接続すると共に、複数の電流方向制御回路について定電流回路を共通に設け、電流方向制御回路によって、入力された書込用のデータ信号に応じて各書込線における書き込み電流の方向を制御すると共に、定電流回路によって、各書込線に流れる書き込み電流を一定化するようにしたものである。
また、電流方向制御回路の差動スイッチ対として、書込線の両端に対応してそれぞれ設けられて互いに反対の開閉状態となるように動作する第1および第2の電流スイッチ、からなる第1の差動スイッチ対と、第1および第2の電流スイッチに対応してそれぞれ設けられて互いに反対の開閉状態となるように動作する第3および第4の電流スイッチ、からなる第2の差動スイッチ対と、互いに反対の開閉状態となるように動作する第5および第6の電流スイッチからなり、第1および第4の電流スイッチが同じ開閉状態となると共に第2および第3の電流スイッチが第1および第4の電流スイッチとは反対の開閉状態となるように制御を行う第3の差動スイッチ対とを設けるようにしたものである。
そして、入力された書込用のデータ信号を第2の差動スイッチ対を動作させる制御端子に入力し、第1および第2の電流スイッチの各々の一方の端子を電源に接続してそれら一方の端子側から電源電流の流入を行うようにし、第1および第2の電流スイッチの各々の他方の端子を第3および第4の電流スイッチの各々の一方の端子に各々接続し、第3および第4の電流スイッチの各々の一方の端子を書込線の両端にも各々接続すると共に、第5および第6の電流スイッチの開閉状態を動作させる制御端子にも各々接続し、第3および第4の電流スイッチの各々の他方の端子側から第2の差動スイッチ対を動作させるための電源電流の流出を行うようにし、第5および第6の電流スイッチの各々の一方の端子を一対の抵抗を介して電源に接続してそれら一方の端子側から第3の差動スイッチ対の電源電流の流入を行うようにすると共に、それら一方の端子を第2および第1の電流スイッチの開閉状態を動作させる制御端子に各々接続し、第5および第6の電流スイッチの各々の他方の端子側から第3の差動スイッチ対を動作させるための電源電流の流出を行うようにしたものである。
【0043】
この書込電流駆動方法においても、定電流回路が、複数の電流方向制御回路について共通に設けられていることにより、定電流回路を各電流方向制御回路に独立に設けた場合と比べて回路部品の低減化が図られると共に、各書込線に流れる書き込み電流のばらつきが抑えられ、消費電流の低減化にも寄与する。
【0044】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0045】
図1は、本発明の一実施の形態に係る磁気メモリデバイスの全体の構成を示した図である。この磁気メモリデバイスは、いわゆる半導体メモリチップとして具現化されるMRAMであり、アドレスバッファ101,データバッファ102,制御ロジック部103,記憶セル群104,Y方向駆動回路部106、およびX方向駆動回路部108を主要な構成要素としている。
【0046】
記憶セル群104は、全体としてマトリクスを構成するよう、多数の記憶セル12がワード線方向(X方向),ビット線方向(Y方向)に配列したものである。個々の記憶セル12は、データを記憶する最小単位であり、「1」,「0」のビットデータが記憶されるようになっている。なお、ここでは、記憶セル群104における記憶セル12の各列をワード列Xn、各行をビット列Ynと呼ぶ。
【0047】
Y方向駆動回路部106は、Y方向アドレスデコーダ106A,読み出しのためのセンスアンプ106B,書き込みのためのY方向カレントドライブ106Cから構成され、各々が記憶セル群104に対し、記憶セル12のビット列Yn(Y1,Y2,…)ごとに接続されている。
【0048】
X方向駆動回路部108は、X方向アドレスデコーダ108A,読み出しのための定電流回路108B,書き込みのためのX方向カレントドライブ108Cから構成され、各々が記憶セル群104に対し、記憶セル12のワード列Xn(X1,X2,…)ごとに接続されている。したがって、例えば、ある一つの記憶セル12は、図示したように、X方向アドレスデコーダ108A,Y方向アドレスデコーダ106Aから入力されるワード方向およびビット方向のアドレス(Xn,Yn)によって一意に選択される。
【0049】
アドレスバッファ101は、外部アドレス入力端子A0〜A20を備えると共に、アドレス線105,107を介してY方向アドレスデコーダ106A,X方向アドレスデコーダ108Aに接続されている。このアドレスバッファ101は、外部アドレス入力端子A0〜A20から記憶セル12を選択するための選択信号を取り込み、内部バッファ増幅器においてアドレスデコーダ106A,108Aで必要な電圧レベルまで増幅する機能を有している。また、増幅した選択信号を、記憶セル12のワード列方向(X方向),ビット列方向(Y方向)の2つの選択信号に分け、アドレスデコーダ106A,108Aのそれぞれに入力するようになっている。なお、磁気メモリデバイスが記憶セル群104を複数有している場合、アドレスバッファ101には、複数の記憶セル群104から1つの記憶セル群104を選択するためのアドレス信号もまた入力されるようになっている。
【0050】
データバッファ102は、外部とデジタルデータ信号のやり取りを行うための外部データ端子D0〜D7を備えると共に、制御信号線113によって制御ロジック部103に接続されている。データバッファ102は、入力バッファ102Aおよび出力バッファ102Bからなり、それぞれ、制御ロジック部103からの制御信号によって動作するようになっている。入力バッファ102は、書き込み用データバス110,111を介してそれぞれY方向カレントドライブ106C,X方向カレントドライブ108Cに接続されており、メモリ書き込み時に外部データ端子D0〜D7からデータ信号を取り込み、このデータ信号を内部バッファ増幅器で必要とされる電圧レベルまで増幅し、カレントドライブ106C,108Cそれぞれに出力する機能を有している。出力バッファ102Bは、読み出し用データバス112を介してセンスアンプ106Bに接続されており、内部バッファ増幅器を用いることにより、メモリ読み出し時にセンスアンプ106Bより入力される読み出しデータ信号を、低インピーダンスで外部データ端子D0〜D7に出力する機能を有している。
【0051】
制御ロジック部103は、入力端子CS,入力端子WEを備え、データバッファ102に制御信号線113で接続されている。制御ロジック部103は、記憶セル群104に対する動作制御を行うものであり、入力端子CSからは、磁気メモリデバイスの書き込み/読み出し動作をアクティブにするか否かの信号(チップセレクト;CS)が入力される。また、入力端子WEからは、書き込み/読み出しを切り替えるための書き込み許可信号(ライトイネーブル;WE)が入力される。この制御ロジック部103は、入力端子CS,入力端子WEより取り込んだ信号電圧を、内部バッファ増幅器により駆動回路部106,108にて必要な電圧レベルまで増幅する機能を有すると共に、増幅後の信号を駆動回路部106,108のそれぞれに送出するようになっている。
【0052】
なお、この磁気メモリデバイスの要部の具体的配置は、例えば、図2のようなものである。同図の最外枠はダイ切り出し線を示している。シリコンチップ中央の広い領域には記憶セル群104が配設され、その周囲のわずかな領域に、駆動回路部106,108等の記憶セル群104を駆動するための回路が実装されている。これらの回路は、ボンディングパッド121を介してデバイス全体の制御部または外部に接続されている。また、ここでは、X方向駆動回路部108は、記憶セル群104の左辺側に、Y方向駆動回路部106は、記憶セル群104の上辺側に配設されている。
【0053】
〔書き込み回路の構成〕
図3は、カレントドライブおよび記憶セルの書込線に対する位置関係を表している。記憶セル12の各々は、Y方向に延在する複数の書込用ビット線6Y(6Y1,…,6Yn,…)と、この書込用ビット線6Yとそれぞれ交差するようにX方向に延在する複数の書込用ワード線6X(6X1,…,6Xn,…)のそれぞれによってX方向カレントドライブ108C,Y方向カレントドライブ106Cの双方から電流供給を受けて、情報を書き込むようになっている。
【0054】
書込用ワード線6Xと書込用ビット線6Yは、共にU字状のループを描くようにして配設されている。また、書込用ワード線6Xは、往路・復路の一方が書込用ビット線6Yと交差する度に曲折され、書込用ビット線6Yに対し平行となる部分を有している。ここでは、この平行部分の形成領域ごとに磁気抵抗効果素子が配設され、1つの記憶セル12は、書込用ワード線6Xと書込用ビット線6Yの各1本が形成する一対の平行部分のそれぞれに配設された一対の磁気抵抗効果素子12A,12B(図6参照)によって構成されている。なお、以降の説明においては、書込用ワード線6X,書込用ビット線6Yを略称するときには、書込線6X,6Yとし、X方向,Y方向の区別なく総称するときには、単に書込線6と呼ぶことにする。
【0055】
X方向カレントドライブ108C,Y方向カレントドライブ106Cは、記憶セル12への書き込みの際に、それぞれ、書込用ワード線6X,書込用ビット線6Yに対し所定値の電流を供給するための定電流源回路である。ここでは、個々の書込用ワード線6Xの両端は、X方向カレントドライブ108Cの1つに接続され、書込用ビット線6Yの両端は、Y方向カレントドライブ106Cの1つに接続されている。すなわち、書込用ワード線6X(6X1,…,6Xn,…)とX方向カレントドライブ108Cの配列は、記憶セル12のワード列Xnに1対1に対応している。同様に、書込用ビット線6Y(6Y1,…,6Yn,…)とY方向カレントドライブ106Cの配列は、記憶セル12のビット列Ynに1対1に対応している。
【0056】
(カレントドライブの構成)
これらのカレントドライブ108C,106Cは、(1)書込線6X,6Yに流す電流の向きを制御するスイッチとしての機能と、(2)その電流量を一定値に固定する機能(書き込み電流を一定化する定電流機能)とを備えたものとなっている。図4は、これら(1)書込線の電流方向を制御するスイッチング機能、および(2)書込線における定電流制御能に着目した、本実施の形態のカレントドライブの概念的な構成図である。
【0057】
(1)電流方向の制御機能は、第1および第2の差動スイッチ対51,52、および、差動制御手段53から構成される電流方向制御部(電流方向制御回路)54により達成される。電流方向制御部54は、後述の図5に示すように、各書込線6ごとに設けられるものである。なお、本実施の形態において、書込線6という場合には、図中の書込線6Xn-1,6Xn,6Xn+1や、6Yn-1,6Yn,6Yn+1の双方を含むものとする。
【0058】
第1の差動スイッチ対51は、スイッチQ1,Q2からなり、スイッチQ1,Q2のそれぞれは、電源Vccと書込線6の端部A,Bとの間に設けられ、いずれか一方がオン状態,他方がオフ状態をとることで、端部A,Bの一方のみに電源Vccが接続され、電流が流入するように構成されている。第2の差動スイッチ対52は、スイッチQ3,Q4からなり、スイッチQ3,Q4のそれぞれは書込線6の端部A,Bと接地との間に設けられ、いずれか一方がオン状態,他方がオフ状態をとることで、端部A,Bの一方のみが接地まで導かれ、電流が流出するように構成されている。
【0059】
したがって、スイッチQ1とスイッチQ4が閉じ、スイッチQ2とスイッチQ3が開いている間は、書込線6に実線方向の電流が流れる。また、スイッチQ1とスイッチQ4が開き、スイッチQ2とスイッチQ3が閉じている間は、書込線6には点線方向の電流が流れる。すなわち、この場合に書込線6における電流を双方向制御するには、スイッチQ1とスイッチQ4とが同じ動作状態をとり、それとは反対の動作状態をスイッチQ2とスイッチQ3がとることが必要である。このように、第1および第2の差動スイッチ対51,52は、互いに相補的なスイッチング動作を行うことで、電流方向制御を可能とする。
【0060】
ここでは、こうした第1および第2の差動スイッチ対51,52の動作制御を、差動制御手段53が行うようになっている。差動制御手段53は、第1および第2の差動スイッチ対51,52のうち一方の動作状態を差動センシングし、そのセンシング結果に基づいて他方の動作を制御する方法(例えば、スイッチQ3,Q4のオン/オフ状態に応じてスイッチQ1,Q2のオン/オフを制御する)で、これら2つの差動スイッチ対51,52を協働させる。
【0061】
なお、差動制御手段53は、一対のスイッチング素子からなる場合が最も簡易に構成することができる。またここでは基本的な動作を説明するため、差動制御手段53をスイッチQ5,Q6からなるものとし、これを第3の差動スイッチ対と呼ぶことにしている。具体的には、スイッチQ5,Q6は、スイッチQ3,Q4を差動センシングし、さらにその結果に基づいて、スイッチQ1,Q2を、スイッチQ2がスイッチQ3と同じオン/オフ状態、スイッチQ1がスイッチQ4と同じオン/オフ状態となるように制御するようになっている。
【0062】
一方、本実施の形態におけるカレントドライブの(2)書込線における定電流制御は、書込線6の接地側に設けられる電流量制御部55によって行われる。電流量制御部55は、複数の電流方向制御部54について共通に設けられるものである。
【0063】
電流量制御部55は、書込線6よりもさらに接地側に設けられ、そこで書込線6から流れ出てくる電流の量を固定するようになっている。これすなわち書込線6における電流量であるから、書込線6では、その抵抗値によらず常に一定量の電流が流れることになる。なお、図4には、電流量制御部55を、スイッチQ3,Q4と接地の間それぞれに設けられた定電流回路として表している。これは、機能を説明するための等価回路的な表現であり、実際の回路構成では、図5に示したようにトランジスタQ3とトランジスタQ4とのエミッタ端子に共通配線され、第1の回路選択スイッチSW1を経由している1つの定電流回路であってよい。
【0064】
次に、図5に基づいて、本実施の形態のカレントドライブの機能構成を図4と対比しながら説明する。ここで、図5は、本実施の形態におけるカレントドライブの具体的構成を示したものである。
【0065】
X方向カレントドライブ108C,Y方向カレントドライブ106Cは、共に図示のように構成されており、トランジスタQ1〜Q6は、それぞれ、図4のスイッチQ1〜Q6に対応している。また、X方向カレントドライブ108CのドライブポイントA,ドライブポイントBの間に、書込用ビット線6Xの両端が接続され、Y方向カレントドライブ106CのドライブポイントA,ドライブポイントBの間には書込用ビット線6Yの両端が接続されている。なお、電流方向制御部54(…,54n,54n+1,…)は、各書込線6X(…,6Xn,6Xn+1,…),6Y(…,6Yn,6Yn+1,…)ごとに設けられているが、電流方向制御部54内の回路要素の構成はすべて同じであるから、図5では、n番目の電流方向制御部54n内の回路要素についてのみ符号を付している。
【0066】
図4の電流量制御部55に対応する定電流回路は、トランジスタQ8および抵抗器R4によって実現されている。なお、図5の回路例では、トランジスタQ7,抵抗器R3もまた定電流回路(第2の定電流回路)の構成をとり、トランジスタQ5,Q6の総電流を規定するようになっている。トランジスタQ8,トランジスタQ7は、それぞれ、本発明における「第1の電流制御用トランジスタ」,「第2の電流制御用トランジスタ」の一具体例に対応している。抵抗器R4,抵抗器R3は、それぞれ、本発明における「第1の電流制限用抵抗器」,「第2の電流制限用抵抗器」の一具体例に対応している。
【0067】
定電流回路を構成するトランジスタQ8および抵抗器R4は、複数の電流方向制御部54n-1,54n,54n+1,…について共通に設けられている。第2の定電流回路を構成するトランジスタQ7および抵抗器R3もまた、複数の電流方向制御部54n-1,54n,54n+1,…について共通に設けられている。これらの定電流回路は、各電流方向制御部54ごとに設けられた第1の回路選択スイッチSW1(…,SW1n,SW1n+1,…)および第2の回路選択スイッチSW2(…,SW2n,SW2n+1,…)を介して、各電流方向制御部54に接続されている。また、これらの定電流回路には、回路選択スイッチSW1,SW2を介して、ワードデコード線16X(ビットデコード線16Y)からデコード信号電圧が与えられる。なお、本実施の形態においては、カレントドライブ108C(106C)の前段で、ワードデコード線16X(ビットデコード線16Y)に入力されるデコード信号が一定電圧、例えば1.5Vとなるように設計されていることから、トランジスタQ8,抵抗器R4、並びにトランジスタQ7および抵抗器R3を流れる電流量は一定となる。
【0068】
先に図4を参照して説明した各差動スイッチ対51〜53の動作は、図5の具体的な回路上では、トランジスタQ3,Q5,Q2の系と、トランジスタQ4,Q6,Q1の系とで相補的に行われ、トランジスタQ5,Q6の差動センシングによって(トランジスタQ3,Q2)の組と(トランジスタQ4,Q1)の組のいずれか一方がオン状態、他方がオフ状態をとるようになっている。またさらに、トランジスタQ3,Q4は、ベース端子にデータ信号線14(Din),リファレンス信号線15(Ref)が接続されており、書き込むべきデータに基づいてスイッチングするようになっている。すなわち、これらトランジスタQ5,Q6が、データ信号入力をきっかけに動作するトランジスタQ3,Q4のオン/オフ状態を差動センシングし、その結果に基づいて、トランジスタQ1がトランジスタQ4と、またトランジスタQ2がトランジスタQ3と同じ動作状態となるように、トランジスタQ1,Q2の動作制御を行うように構成されている。
【0069】
このように、図4,図5に示した構成によって、カレントドライブ108C,106Cは、書き込み電流に対する(1)方向制御機能、(2)定電流制御機能を兼ね備えることができ、書込線の抵抗ばらつきの影響を排除し、書込線に安定して定電流を供給することができる。さらに、第1および第2の定電流回路(トランジスタQ8,抵抗器R4、並びにトランジスタQ7および抵抗器R3)を、複数の電流方向制御部54n-1,54n,54n+1,…について共通にしているので、より安定して定電流を供給することができる。従来のカレントドライブでは、前述のように、電流量制御は書込線に供給する前段で行うほかなく、これほど完全な制御はできなかった。なお、本実施の形態のカレントドライブの構成は、従来の変形例として示した2重の回路系(図25(C))と同等とみなすことができる。その対称な機能構成を、対称な差動スイッチ対からなる1つの回路系により、一本の書込線について実現したものということができる。
【0070】
以下、図5に示したカレントドライブの要素配置およびそれらの接続関係について説明する。
【0071】
トランジスタQ3,Q4の各コレクタ端子と電源Vccとの間にはそれぞれ、電源Vcc側より、後段増幅用差動対として機能するトランジスタQ1,Q2のコレクタ−エミッタ間、トランジスタQ5,Q6のベース端子が接続され、さらに、書込用ワード線6X(または書込用ビット線6Y)の両端が引き込まれるドライブポイントA,Bが設けられている。なお、トランジスタQ1のベース端子はトランジスタQ6の、トランジスタQ2のベース端子はトランジスタQ5のコレクタ側に、たすき掛け様に接続されている。
【0072】
トランジスタQ3,Q4のエミッタ端子は、共に、第1の回路選択スイッチSW1、トランジスタQ8のコレクタ−エミッタ間および抵抗器R4に直列に接続され、これらを介して接地されている。トランジスタQ8は、後述するように半導体スイッチとして機能する。トランジスタQ8および抵抗器R4は、電流制限機能を有している。第1の回路選択スイッチSW1は、例えばバイポーラ型の半導体スイッチによって構成されている。
【0073】
トランジスタQ3のベース端子には、書き込むべきデータに基づくデータ信号が入力されるデータ信号線14(Din)が接続されている。一方、トランジスタQ4のベース端子には、データ信号を反転させたリファレンス信号が入力されるリファレンス信号線15(Ref)が接続されている。なお、図5では、データ信号線14およびリファレンス信号線15をひとつのバス信号線として簡略化して示しているが、実際には、後述の図15に示すように別々の信号線となっている。またここでは、各信号の入力により信号線14,15に流れる電流はそれぞれ、トランジスタQ3,Q4のベース−エミッタ間にすべて流れ込むようになっており、トランジスタQ3,Q4とトランジスタQ8とからなる回路部分が差動増幅器として動作するようになっている。さらに、このトランジスタQ3,Q4を始めとするトランジスタ対を適正に差動動作させるため、データ信号およびリファレンス信号の電圧振幅は、トランジスタQ3,Q4の共通となったエミッタの電位に対して、一方はφ(V)だけ高く、他方は同電位以下、または高くともエミッタ電位を0.2V以下の範囲内で超える程度の値とする。
【0074】
トランジスタQ5,Q6それぞれのコレクタ端子は、バイアス抵抗として機能する抵抗器R1,R2(第1,第2のバイアス抵抗器)を介して電源Vccに接続されている。また、エミッタ端子は、共に、第2の回路選択スイッチSW2、トランジスタQ7のコレクタ−エミッタ間、抵抗器R3に直列に接続され、さらに接地へと導かれている。このトランジスタQ7もまた、後述するように半導体スイッチとして機能する。トランジスタQ7および抵抗器R3は、電流制限機能を有している。第2の回路選択スイッチSW2は、例えばバイポーラ型の半導体スイッチによって構成されている。
【0075】
回路選択スイッチSW1,SW2は、複数の電流方向制御回路54のうちのいずれか1つを選択するためのものであり、各電流方向制御回路54ごとに設けられている。回路選択スイッチSW1,SW2は、複数の電流方向制御回路54のうちのいずれか1つを選択するための回路選択信号に基づいて開閉制御される。より詳しくは、回路選択スイッチSW1,SW2には、書き込み対象の記憶セル12のアドレスデコード値が回路選択信号として入力されるようになっている。すなわち、X方向カレントドライブ108Cにおいては、X方向アドレスデコーダ108Aから回路選択スイッチSW1,SW2にワードデコード線16X(16X1,…,16Xn,…)が接続され、このワードデコード線16Xを介して、X方向アドレスデコーダ108Aより、記憶セル12のワード列Xnを選択するためのデコード値が入力される。同様に、Y方向カレントドライブ106Cにおいては、Y方向アドレスデコーダ106Aから回路選択スイッチSW1,SW2にビットデコード線16Y(16Y1,…,16Yn,…)が接続され、このビットデコード線16Yを介して、Y方向アドレスデコーダ106Aより、記憶セル12のビット列Ynを選択するためのデコード値が入力される。
【0076】
カレントドライブ108C(106C)では、回路選択スイッチSW1,SW2によって複数の電流方向制御回路54のうちのいずれか1つが選択されると、複数の電流方向制御回路54に共通に設けられた第1および第2の定電流回路(トランジスタQ8,抵抗器R4、並びにトランジスタQ7および抵抗器R3)が、選択された電流方向制御回路54と協働して動作するようになっている。
【0077】
トランジスタQ7,Q8は、そのベース端子が定電流回路制御端子91に接続され、定電流回路制御端子91を介して入力された制御信号に基づいて開閉動作する半導体スイッチとしても機能するようになっている。
【0078】
定電流回路制御端子91には、トランジスタQ7,Q8を遮断状態にし得る電圧レベルの制御信号が選択的に入力されるようになっており、制御信号に応じて、トランジスタQ7,Q8を共用するカレントドライブ108C(106C)のすべてをアクティブ状態か、休止状態かのどちらかの状態に制御することができる。
【0079】
(記憶セルの構成)
図6は、本実施の形態に係る記憶セルの構成を示す断面図である。各記憶セル12の磁気抵抗効果素子12A,12Bは、GMRまたはTMRを利用した磁気抵抗効果素子である。ここでは、一具体例として、磁気抵抗効果素子12A,12BがTMR素子である場合について説明する。
【0080】
記憶セル12は、基板10の上に左右1対の磁気抵抗効果素子12A,12Bが搭載されてなる。これらの磁気抵抗効果素子12A,12Bは、共に、第1の磁性層1,非磁性層2,第2の磁性層3が積層した積層体と、この積層体の一方の面側に積層面に沿った方向を軸方向とするように配設されると共に、書込線6X,6Y(第1,第2の書込線)によって貫かれるように構成された環状磁性層5とを含んで構成されている。第2の磁性層3と環状磁性層5は、非磁性導電層4を介して接合され、電気的に接続されている。また、磁気抵抗効果素子12A,12Bには、積層体の上面(環状磁性層5とは反対側の面)に読出センシング用導線11が設けられ、積層体に対し、積層面に垂直方向の電流を基板10に向かって流すことができるように構成されている。
【0081】
第1の磁性層1は、磁化方向の固定された強磁性層であり、第2の磁性層3は、外部磁界によって磁化方向が変化する強磁性層(感磁層)である。これらは、数nm(数10Å)と非常に薄い非磁性層2を挟んで積層されている。この積層体において、第1の磁性層1と第2の磁性層3との間に、積層面に垂直方向の電圧を印加すると、例えば第2の磁性層3の電子が非磁性層2を突き抜けて第1の磁性層1に移動してトンネル電流が流れる。すなわち、ここでの非磁性層2は、トンネルバリア層である。このトンネル電流は、非磁性層2との界面部分における第1の磁性層1のスピンと第2の磁性層3のスピンとの相対的な角度によって変化する。第1の磁性層1のスピンと第2の磁性層3のスピンとが互いに平行な場合に磁気抵抗効果素子12A(12B)の抵抗値は最小、反平行のときに最大となる。
【0082】
第2の磁性層3は、書込用ワード線6X,書込用ビット線6Yによる誘導磁界によって磁化が変化するようになっている。ここで、第2の磁性層3の磁化は、誘導磁界によって反転し、これにより第1の磁性層1の磁化との相対角度が反転するようになっている。また、書き込み対象の記憶セル12の選択は、いわゆるマトリクス駆動法によって行うため、書込用ワード線6X,書込用ビット線6Yのいずれか一方だけではなく、これらの双方に対し電流が同方向に流れるときにのみ磁化反転が可能であるように、第2の磁性層3の磁気特性や寸法などが設定される。以上が、磁気抵抗効果素子12A(12B)の基本構造である。
【0083】
環状磁性層5は、図6において紙面に垂直方向の軸をもつ筒型の形状を有し、書込用ワード線6X,書込用ビット線6Yの互いに平行な部分を内包している。図7は、磁気抵抗効果素子が配設される領域における書込線の配線構造を表している。書込線6X,6Yは、その交差領域では、書込用ワード線6Xが曲折して書込用ビット線6Yと上下に平行となっており、この平行部分が環状磁性層5に内包されている。すなわち、この環状磁性層5の軸方向は、書込用ワード線6X,書込用ビット線6Yの延在方向であり、軸方向を横切る断面方向において閉じた環状となっている。
【0084】
ここでは、平行となった書込用ワード線6X,書込用ビット線6Yの合成磁界を用いて第2の磁性層3の磁化を反転させるが、この誘導磁界の大きさは、書込用配線が交差する場合の合成磁界よりも大きい。そのため、書き込み動作を効率よく行うことができる。なお、書込線6X,6Yをその交差領域にて平行とするには、上記以外に、例えば図8のように左右に平行としてもよい。
【0085】
また、環状磁性層5は、高透磁率磁性材料から構成され、内包する書込線6X,6Yの電流によって生じる磁束を層内部に閉じ込めることにより、第2の磁性層3の磁化方向を効率よく変化させる機能を有している。この環状磁性層5は、図示したように断面が閉ループを描き、発生した誘導磁界が、断面と平行な面に沿って層内を還流するようになっている。これにより、環状磁性層5は、外部に漏洩磁束を生じさせない電磁遮蔽効果を有している。また、ここでは、第2の磁性層3に一面で接するように構成されているために、磁界を第2の磁性層3に伝えやすく、高い磁束密度でもって近接する第2の磁性層3の磁化方向を一層効率よく変えることができるようになっている。
【0086】
なお、磁気抵抗効果素子12A(12B)の各々には、読み出し電流が、読出センシング用導線11から積層体に流れ込み、環状磁性層5から基板10へ通り抜けて流れるようになっている。よって、トンネル電流を流す非磁性層2を除いた積層体の各層、および非磁性導電層4,環状磁性層5には、導電性を有する材料が用いられる。第1の磁性層1、第2の磁性層3には、例えば、コバルト鉄合金(CoFe)が用いられ、その他単体のコバルト(Co)、コバルト白金合金(CoPt)、ニッケル鉄コバルト合金(NiFeCo)などを用いることができる。また、第1の磁性層1と第2の磁性層3は、磁化方向が互いに平行または反平行となる状態で安定化するため、互いの磁化容易軸を平行とすることが望ましい。
【0087】
非磁性層2は、トンネル抵抗等を基にその厚みが決められる。一般に、TMR素子を用いた磁気メモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗は数10kΩ・(μm)2程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗は、10kΩ・(μm)2以下、さらに好ましくは1kΩ・(μm)2以下とすることが好ましい。そうしたトンネル抵抗値を実現するためには、非磁性層(トンネルバリア層)2の厚みは2nm以下、さらに好ましくは1.5nm以下とすることが望ましい。ただし、非磁性層2の厚みをあまり薄くすると、トンネル抵抗を低減することができる一方で、第1の磁性層1および第2の磁性層3との接合界面の凹凸に起因するリーク電流が生じ、MR比が低下してしまうおそれがある。これを防止するため、非磁性層2の厚みは、リーク電流が流れない程度の厚みを有する必要があり、具体的には0.3nm以上の厚みであることが望ましい。
【0088】
非磁性導電層4は、第2の磁性層3と環状磁性層5とを反強磁性結合させるように機能するものであり、例えば、ルテニウム(Ru),銅(Cu)などが用いられる。また、環状磁性層5には、鉄(Fe)、ニッケル鉄合金(NiFe)、Co,CoFe,NiFeCo等を用いることができる。書込線6X,6Yによる磁界を環状磁性層5に集中させるために、環状磁性層5の透磁率はできるだけ大きいほうが好ましく、具体的には2000以上、より好ましくは6000以上である。
【0089】
書込線6は、アルミニウム(Al),銅(Cu)またはこれらの合金で構成され、絶縁膜によって互いに電気的に絶縁されている。なお、書込線6は、タングステン(W)と上記材料の少なくとも1種からなるようにしてもよく、その他、チタン(Ti),窒化チタン(TiN),アルミニウム(Al)が順に積層された構造としてもよい。
【0090】
なお、後の動作説明において詳述するが、記憶セル12においては、磁気抵抗効果素子12A,12Bの一方を低抵抗、他方を高抵抗として情報を記憶する。これは、2つの磁気抵抗効果素子12A,12Bからの出力を差動増幅して読み出すためにほかならない。よって、対をなす磁気抵抗効果素子12A,12Bは、抵抗値、磁気抵抗変化率、および第2の磁性層3の反転磁界の大きさが等しくなるように製造される必要がある。
【0091】
磁気抵抗効果素子12A,12Bが形成される基板10の上には、エピタキシャル層9が形成され、さらにその上に導電層8(8A,8B)および絶縁層7が形成されている。導電層8は、絶縁層7を介して互いに絶縁された導電層8A,8Bからなる。磁気抵抗効果素子12A,12Bは、導電層8および絶縁層7の上面に形成されるが、それぞれ、その形成領域の少なくとも一部が導電層8A,8Bの形成領域と重なるように位置決めされる。よって、磁気抵抗効果素子12Aと磁気抵抗効果素子12Bとは、分離絶縁されている導電層8A,8Bにそれぞれ個別に接合され、互いに電気的に絶縁されている。すなわち、ここでは、磁気抵抗効果素子12Aと磁気抵抗効果素子12Bが、電気的に非導通であるように配線がなされている。
【0092】
また、ここでは、基板10をn型シリコンウエハとする。一般に、n型シリコンウエハにはP(燐)の不純物拡散が施されており、基板10としては、P(燐)の高濃度拡散によりn++型となっているものを用いる。これに対し、エピタキシャル層9は、P(燐)が低濃度拡散されてn-型となるようにする。また、導電層8には金属を用いる。このとき、n-型半導体であるエピタキシャル層9と、金属の導電層8とを接触させると、バンドギャップが生じてショットキーダイオードが形成される。これが、本実施の形態の読み出し回路における逆流防止用ダイオード13A,13Bである。
【0093】
逆流防止用ダイオード13A,13Bは、読み出し電流が逆流し、基板10側から磁気抵抗効果素子12A,12Bを通過して流れることを防止するために設けられている。なお、磁気抵抗効果素子12A,逆流防止用ダイオード13Aと、磁気抵抗効果素子12B,逆流防止用ダイオード13Bとは、互いに絶縁された状態にある。
【0094】
〔読み出し回路の構成〕
図9は、記憶セル群とその読み出し回路からなる回路系の構成図である。この読み出し回路系は、記憶セル12が1対の磁気抵抗効果素子12A,12Bからなる差動増幅型である。ここでは、各記憶セル12の情報読み出しを、磁気抵抗効果素子12A,12Bそれぞれに流すセンシング電流(センス用ビットデコード線21A,21Bから磁気抵抗効果素子12A,12Bそれぞれに流入し、共通のセンス用ワードデコード線31に流出する電流)の差分値を出力として行うようになっている。
【0095】
同図において、記憶セル群104のビット列Ynごとの記憶セル12と、センスアンプ106Bを含む読み出し回路の一部が、読み出し回路の繰り返し単位であるビット方向単位読出回路80(…,80n,80n+1,…)を構成しており、ビット列方向に並列に配置されている。ビット方向単位読出回路80の各々では、センス用ビットデコード線21A,21BがY方向アドレスデコーダ106Aにビットデコード線20(…,20n,20n+1,…)を介して接続され、センスアンプ106Bが出力バッファ102Bに読み出し用データバス112を介して接続されている。なお、同図にはスペースが足りず、ビット方向単位読出回路80の全体を描くことができないため、2列で代表させて描いている。記憶セル群104についても同様で、ビット列Yn,Yn+1の2列で代表させている。
【0096】
記憶セル群104には、X方向に配列されるセンス用ワードデコード線31(以後、センスワード線と略称)と、Y方向に配列される1対のセンス用ビットデコード線21A,21B(以後、センスビット線と略称)とによりマトリクス状の配線がなされている。個々の記憶セル12は、これらの交差位置に配設され、共通のセンスビット線21A,21Bに並列接続されている記憶セル12がビット列Ynを構成し、共通のセンスワード線31にカスケード接続されている記憶セル12がワード列Xnを構成している。1つの記憶セル12では、磁気抵抗効果素子12A,12Bのそれぞれは、一端が読出用センシング導線11(図6)を介してセンスビット線21A,21Bに接続され、他端が逆流防止用ダイオード13A,13Bを介して共通のセンスワード線31に接続されている。
【0097】
センスビット線21A,21Bの一端側(電源Vcc側)には、それぞれ、電流電圧変換用抵抗器23A,23B(以後、抵抗器23A,23B)、およびトランジスタ22A,22Bのコレクタ−エミッタ間が直列に接続されている。このトランジスタ22A,22Bは、ベース側にビットデコード線20が接続されており、ビットデコード線20から入力される選択信号の値(ビットデコード値)に応じて開閉するスイッチング機能を備えている。
【0098】
また、センスビット線21A,21Bに接続された抵抗器23A,23Bの電源Vccと反対側の端部における接続点からは、センスアンプ入力線40A,40B(以後、入力線40A,40B)が導出されている。ここで、抵抗器23A,23Bは、センスアンプ106Bのバイアス抵抗として機能する。センスアンプ106Bは、ビット方向単位読出回路80につき1つ設けられ、それ自体は1対のセンスビット線21A,21Bの間の電位差を取り込み、この電位差を増幅する差動増幅器として構成されている。各センスアンプ106Bは、入力線40A,40Bにより対応するセンスビット線21A,21Bに接続されると共に、すべては共通のセンスアンプ出力線41A,41B(以後、出力線41A,41B)にカスケード状に接続され、最後に読み出し用データバス112により出力バッファ102Bに接続されている。なお、トランジスタ22A,22B、抵抗器23A,23B、およびセンスアンプ106Bにおいては、対をなす素子同士の特性がよく揃っている必要がある。
【0099】
センスワード線31の各々には、同じワード列Xn(X1,X2,…)に配列された記憶セル12が接続されている(ただし、ここでは、記憶セル12とセンスワード線31との間に、逆流防止用ダイオード13A,13Bが配設されている)。また、センスワード線31の接地側には、トランジスタ33のコレクタ−エミッタ間,並びに電流制限抵抗器34が直列接続されている。トランジスタ33は、ベース端子にワード列Xnに対応するワードデコード線30(…,30n,30n+1,…)が接続され、X方向アドレスデコーダ108Aからベース入力される選択信号の値(ビットデコード値)に応じて開閉するスイッチとして機能する。
【0100】
また、ここでは、ダイオード32,トランジスタ33,電流制限抵抗器34により定電流回路108Bが構成されている。定電流回路108Bは、センスワード線31を流れる電流を一定とする機能を有している。ダイオード32は、この場合、2個のダイオードを直列に接続したものとなっている。
【0101】
次に、以上のような構成の磁気メモリデバイスの動作を説明する。
【0102】
〔記憶セルに対する書き込み動作〕
まず、この記憶セル12における情報記憶方式について説明する。
記憶セル12では、1対の磁気抵抗効果素子12A,12B(図6)の第1の磁性層1は共に右方向に磁化が固定されているが、第2の磁性層3は互いに反平行となる向きに磁化される。このため、磁気抵抗効果素子12A,12Bにおいては、それぞれの第1の磁性層1と第2の磁性層3の磁化方向の組み合わせは、必ず(反平行,平行)か、(平行,反平行)となる。図10,図11は、これらの各状態を表している。ここでは、それぞれの状態に2値情報「0」,「1」を対応させ、記憶セル12をいずれかの状態とすることで、1つの記憶セル12に1ビットの情報を記憶する。また、磁気抵抗効果素子12A(12B)は、第1の磁性層1と第2の磁性層3の磁化方向が平行であれば、大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなす磁気抵抗効果素子12A,12Bは、必ず一方が低抵抗で、他方が高抵抗となって情報を記憶する。
【0103】
これら2つの記憶状態は、磁気抵抗効果素子12A,12Bのそれぞれの第2の磁性層3の磁化方向を互いに反平行とすることで書き込まれるが、そのためには、書込線6X,6Yに対し、磁気抵抗効果素子12Aと磁気抵抗効果素子12Bとで相対的に逆向きの電流を流す。
【0104】
例えば、ビット列Yn,ワード列Xnの記憶セル12に、図10に示した記憶状態を書き込むには、図12に示したように書き込み電流を流せばよい。このように、カレントドライブ108Cからは、ドライブポイントA→Bの向きで書込用ワード線6Xnに電流を流し、カレントドライブ106Cからは、ドライブポイントB→Aの向きで書込用ビット線6Ynに電流を流すと、書込用ワード線6Xnの曲折により、磁気抵抗効果素子12A,12Bの領域では、互いの向きが揃い、かつ、磁気抵抗効果素子12Aと磁気抵抗効果素子12Bとでは相対的に逆向きとなった書き込み電流が流れる。
【0105】
この書き込み電流により、磁気抵抗効果素子12A,12Bのそれぞれの環状磁性層5には、図10に示したように互いに逆向きに還流する磁界が誘導され、第2の磁性層3との対向面における磁化(つまり誘導磁界の向き)は互いに反平行となる。磁気抵抗効果素子12A,12Bそれぞれの第2の磁性層3の磁化は、この外部から与えられる磁界の向きに従って反平行となり、その磁化状態が環状磁性層5との反強磁性結合により固定される。この場合、磁気抵抗効果素子12Aが高抵抗、磁気抵抗効果素子12Bが低抵抗となっている。
【0106】
図11に示した記憶状態を書き込むには、図13のように、磁気抵抗効果素子12A,12Bに、この場合と逆向きに電流を流すようにすればよい。記憶セル12は、この場合の磁気抵抗効果素子12Aと磁気抵抗効果素子12Bが入れ替わったように動作し、書き込みが行われる。
【0107】
なお、ここでは、誘導磁界は環状磁性層5の内部に閉じ込められることから、第2の磁性層の磁化反転に寄与する実効的な磁界強度は、従来に比して大きくなる。その結果、第2の磁性層3の磁化反転を、必要十分な磁界強度で行い、その磁化を所定の方向に対し、十分な大きさとなるように揃えることができる。これにより、効率よい書き込み動作ができる。同時に、誘導磁界は、書き込み対象の素子12A(12B)の外に漏れないために、隣接する記憶セル12においては、第2の磁性層3の磁化方向が外部擾乱磁界により乱されるおそれが低減され、一旦書き込まれた情報が予期せず消されたり、書き換えられたりすることが防止される。よって、情報を確実に書き込むことができる。
【0108】
次に、こうした記憶方式に基づいて行う情報の書き込み方法を説明する。
【0109】
この磁気メモリデバイスでは、まず、アドレスバッファ101が外部データ端子A0〜A20に入力される選択信号の電圧を取り込んで内部バッファで増幅し、アドレス線105,107を通じてX方向、Y方向のアドレスデコーダ108A,106Aに伝達する(図1)。同時に、データバッファ102が外部データ端子D0〜D7に入力されるデータ信号の電圧を取り込んで内部バッファで増幅し、書き込み用データバス110,111を通じてX方向、Y方向のカレントドライブ108C,106Cに伝達する。
【0110】
一方、制御ロジック部103(図1)からは、第1および第2の定電流回路に対してパワーセーブ信号が出力される。すなわち、カレントドライブ108C、106Cにおいて、パワーセーブ信号が、定電流回路制御端子91(図5)に“Low”の状態で入力されているとき、第1および第2の定電流回路(トランジスタQ8および抵抗器R4、並びにトランジスタQ7および抵抗器R3)、ひいては書き込み回路系の全体は休止状態となる。一方、パワーセーブ信号が“High”の状態で入力されるとき、定電流回路は、即、起動動作が可能なアクティブ状態となり、どの回路選択スイッチSW1,SW2を介してトランジスタQ8,Q7に導通することになるか、待機することになる。
【0111】
アドレスデコーダ108A,106Aは、選択信号に対応するデコード値を、対応するワードデコード線16X、ビットデコード線16Y(図5)に送出する。例えばデコード値はn番目のワードデコード線16Xn、ビットデコード線16Ynに送出される。これにより、信号が入力されるカレントドライブ108C、106Cでは、回路選択スイッチSW1,SW2がオンされ、駆動対象として選択される。
【0112】
また、カレントドライブ108C,106Cそれぞれのデータ信号線14には、データバッファ102からのデータ信号がそれぞれ入力され、リファレンス信号線15には、これを反転させた信号が入力される。これにより、カレントドライブ108C,106Cは、書き込む2値情報に応じて、書込用ワード線6X,書込用ビット線6Yに流す電流の向きを決定する。
【0113】
(カレントドライブの動作)
書き込み回路系の具体的動作は、図10,図12に例示した記憶状態に即して説明する。図14は、選択されたカレントドライブ108Cにおけるタイミングチャートを示している(この動作時にはトランジスタQ7,Q8は常に導通状態であるため、図示していない)。なお、以下の動作過程は、ほぼ同時に引き起こされるが、段階的に説明するため、各過程ごとに微少時間Δt1,Δt2が経過するものとしている。また、図15は、駆動対象として選択されたn番目のワード列Xnに対応するカレントドライブ108Cを示しており、そのカレントドライブ108Cにおける各トランジスタのスイッチング状態を表している。
【0114】
カレントドライブ108Cでは、データ信号線14に“Low”のデータ信号が入力され、リファレンス信号線15にはその反転信号である“High”のリファレンス信号が入力される。これにより、まず、トランジスタQ3のベース端子に“Low”の電圧レベル(図14(A))が、トランジスタQ4のベース端子に“High”の電圧レベル(図14(B))が与えられ、トランジスタQ3はオフ状態、トランジスタQ4はオン状態となる。
【0115】
トランジスタQ4がオン状態となると、トランジスタQ6では、ベース電圧が降下(図14(D))し、エミッタ端子の電位と変わらなくなる。これにより、トランジスタQ6はオフ状態となる。一方、トランジスタQ3はオフ状態であるために、トランジスタQ5では、ベース端子はエミッタ端子に対して相対的に高い電圧が掛かることになる(図14(C))。これにより、トランジスタQ5はオン状態となる。
【0116】
さらに、トランジスタQ5がオン状態となる結果、トランジスタQ2のベース電圧は降下(図14(F))し、トランジスタQ6がオフ状態であることから、トランジスタQ1のベース電圧は相対的に高くなる(図14(E))。これにより、トランジスタQ1は、より多くの電流を流すという意味でのオン状態、トランジスタQ2は、より少ない電流しか流れないという意味でのオフ状態となる。つまり、実際にはトランジスタQ5,Q6のオン/オフがベース端子の電圧レベルに与える影響により、トランジスタQ1は多くの電流を流すのに対し、トランジスタQ2はわずかな電流しか流さないように動作する。
【0117】
このように、データ信号とリファレンス信号入力により、まず第2の差動スイッチ対であるトランジスタQ3,Q4が動作し、その動作状態に応じて第3の差動スイッチ対であるトランジスタQ5,Q6、第1の差動スイッチ対であるトランジスタQ1,Q2が次々と差動動作することによって、第1の差動スイッチ対(Q1,Q2)のオン/オフと、第2の差動スイッチ対(Q3,Q4)のオン/オフが互いに相補的な組み合わせとなる。また、いずれがオンでいずれがオフかは、データ信号値に応じて選択されている。
【0118】
トランジスタQ1〜Q6の一連の動作の結果、電源Vccからの電流は、トランジスタQ1,Q2のうちオン状態であるトランジスタQ1の側を流れ、ドライブポイントAに流入する。トランジスタQ3はオフ状態であるため、この電流は、ドライブポイントAから書込用ワード線6Xnに流れ、ドライブポイントBから流出し、オン状態であるトランジスタQ4を通過して接地側へ流れ込む。
【0119】
すなわち、第1の差動スイッチ対ではトランジスタQ1がオン、トランジスタQ2がオフとなることで、ドライブポイントAが、書込用ワード線6Xnの電流流入側に選択されている。一方、第2の差動スイッチ対では、第1の差動スイッチ対とは相補的にトランジスタQ3がオフ、トランジスタQ4がオンとなることで、反対側のドライブポイントBが、書込用ワード線6Xnの電流流出側に選択されている。このようにして、カレントドライブ108Cから書込用ワード線6Xnに対し、ドライブポイントA→Bの向きの書き込み電流が供給される。
【0120】
また、以上の動作によってわかるように、第1および第2の差動スイッチ対(Q1〜Q4)および書込用ワード線6Xnで構成される書き込み電流の経路と、第3の差動スイッチ対(Q5,Q6)に流れる電流の経路とは、互いに独立している。また、書き込み電流の経路は回路選択スイッチSW1,トランジスタQ8,抵抗器R4を介して接地に導かれ、第3の差動スイッチ対の電流経路は、回路選択スイッチSW2,トランジスタQ7,抵抗器R3を介して接地に導かれている。
【0121】
ここで、トランジスタQ8,抵抗器R4の経路へ流入する書き込み電流の大きさIは、抵抗器R4の抵抗値をRcとすれば、次式で与えられる。
I(A)=(Vb−φ´)(Volt)/Rc(Ω) …(1)
VbはトランジスタQ8のベース端子に入力される電圧レベル、φ´はトランジスタQ8のベース−エミッタ間の順方向電圧である。これらが固定値であることから、抵抗値Rcが決まれば流れる電流は一定値となること、抵抗値Rcをパラメータとして電流値は一意に決めることができることがわかる。このように、トランジスタQ8は、スイッチとして働くだけでなく、抵抗器R4と共に、電流を直接の制御対象とした定電流回路として作用する。
【0122】
これにより、書き込み電流は、書込用ワード線6Xnより流出した経路上にて値が固定されることから、書込用ワード線6Xnにおいては常に一定値で流れるものとなる。
【0123】
なお、本実施の形態のカレントドライブ108Cでは、書込用ワード線6Xに流れる電流は常に一定値に制御されているので、書込用ワード線6Xの抵抗値が変動すれば、ドライブポイントA,ドライブポイントB間の電位差が連動して変化することになる。この例のように駆動した場合では、書込用ワード線6Xの抵抗値が大きいほどドライブポイントAの電位は高く、ドライブポイントBの電位は低くなり、書込用ワード線6Xに流れる電流量を一定に保つように動作しようとする。このとき、ドライブポイントAの電位は、トランジスタQ1がオン、トランジスタQ3がオフなので、電源電圧に近く、ドライブポイントBの電位は、トランジスタQ2がオフ、トランジスタQ4がオンなので、トランジスタQ4のエミッタ電位に近い。すなわち、一旦データ信号およびリファレンス信号が入力され、トランジスタQ3,Q4のエミッタ電位が決まれば、ドライブポイントA,Bの各電位は、データ信号,リファレンス信号等の入力信号電圧にはよらずに、トランジスタQ1〜Q6の動作に伴って電源電圧からエミッタ電位までの間の値に決まる。よって、ドライブポイントA,B間の電位差は、広範な変動が可能である。
【0124】
こうした電位変動は、同時に、トランジスタQ5,Q6のベース電圧に影響する。トランジスタQ5はより多くの電流を流し、トランジスタQ6はより少ない電流を流すようになり、いわば、この差動対の開閉バランスがより大きく傾くようになる。その結果、トランジスタQ2は、ベース電位が下がり、ドライブポイントBと接続されたエミッタ側で電位が低下していてもオフ状態を保持することができる。同様に、トランジスタQ1は、ベース電位が上がり、ドライブポイントAと接続されたエミッタ側で電位が上昇していてもオン状態を保持することができる。このように、ドライブポイントA,B間の電位差(書込用ワード線6Xの抵抗値)が変動したとしても、第3の差動スイッチ対(Q5,Q6)が差動増幅器として働き、第1の差動スイッチ対(Q1,Q2)の動作状態を、電位変動分に応じて自動的に微調整するため、第1ないし第3の差動スイッチ対(Q1〜Q6)全体の開閉バランスを適正に保ち続けることができ、上述のドライブポイントA,Bの広範な電位変動が補償されるようになっている。
【0125】
このようにして、カレントドライブ108Cは、ドライブポイントA,Bに両端を引き込んだ書込用ワード線6Xnに対し、一端を電流流入側、他端を流出側として選択する電流方向制御を行うと共に定電流制御を行い、ドライブポイントA→Bの方向に一定電流を安定的に供給する。なお、こうした作用は、その他の書込線6X,6Yに対するカレントドライブ108C,106Cの各々についても同様である。
【0126】
一方、この場合に選択されたカレントドライブ106Cでは、書込用ビット線6Ynに対し、ドライブポイントB→Aの向きに電流を流す。それには、データ信号線14に“High”のデータ信号を、リファレンス信号線15に“Low”のリファレンス信号を入力すればよい。これにより、第1ないし第3の差動スイッチ対(トランジスタQ1〜Q6)は、上記カレントドライブ108Cの場合とは反対にスイッチングし、書き込み電流は、トランジスタQ2からドライブポイントBに流入し、書込用ワード線6Ynを通ってドライブポイントAから流出して、トランジスタQ3に流れ込む。
【0127】
こうして、カレントドライブ108C,106Cによって、書込用ワード線6Xn,書込用ビット線6Ynに対し、図12に示した方向の書き込み電流が供給される。これにより、ビット列Yn,ワード列Xnの記憶セル12が選択され、この記憶セル12には、供給される書き込み電流の方向に従い、図10の状態で表されるビットデータが書き込まれる。このときの書き込み電流は、必ず所定値となることから、書き込み動作は安定して行われる。
【0128】
図11に示した記憶セルのもう1つの記憶状態は、図13に示したように、磁気抵抗効果素子12A,12Bそれぞれにおける書き込み電流を、前述の図12の場合とは反対方向に供給することで書き込まれる。すなわち、カレントドライブ108Cは、書込用ワード線6Xnに対し、ドライブポイントB→Aの向きに電流を流し、カレントドライブ106Cは、書込用ビット線6Ynに対し、ドライブポイントA→Bの向きに電流を流すようにする。
【0129】
そのためには、カレントドライブ108Cのデータ信号線14には“High”のデータ信号を、リファレンス信号線15には“Low”のリファレンス信号を入力すればよい。これにより、カレントドライブ108CのトランジスタQ1〜Q6は、前述の場合とは反対の状態にスイッチングし、書き込み電流はトランジスタQ2から書込用ワード線6Xnを通ってトランジスタQ3に流れ込む。一方のカレントドライブ106Cは、このときのカレントドライブ108Cとは逆に、データ信号線14に“Low”のデータ信号を、リファレンス信号線15に“High”のリファレンス信号を入力して駆動させる。これにより、記憶セル12では、磁気抵抗効果素子12A,12Bの第2の磁性層3の磁化方向が互いに向き合うようにして反平行となる。
【0130】
〔読み出し動作〕
この磁気メモリデバイスでは、記憶セル12に書き込まれた情報は以下のようにして読み出される(図9参照)。
【0131】
各記憶セル12は、磁気抵抗効果素子12A,12Bが2通りの反平行磁化のいずれかとなって情報が記憶された状態にある。情報を読み出す記憶セル12は、そのアドレスに対応して、Y方向はビットデコード線20、X方向はワードデコード線30に選択信号が入力されることで選択される。例えば、選択する記憶セル12がYn列,Xn行にある場合、Yn番目のビットデコード線20nとXn番目のワードデコード線30nに信号を入力する。
【0132】
ビットデコード線20nにおける電圧レベルを”High”とすると、トランジスタ22A,22Bが導通状態となり、記憶セル12のYn番目の列方向ブロック(ビット列Yn)にセンシング電流が流れる。センシング電流は、センスビット線21A,21Bを電源Vcc側からその反対側に向かって流れ下る。一方、ワードデコード線30nにおける電圧レベルを”High”とすると、トランジスタ33が導通状態となり、記憶セル12のXn番目の行方向ブロック(ワード列Xn)に電流が流れることが許される。
【0133】
よって、センシング電流は、Yn番目のセンスビット線21A,21Bから、それぞれ磁気抵抗効果素子12Aとダイオード13A,磁気抵抗効果素子12Bとダイオード13Bを通り、共にXn番目のセンスワード線31へと流れ込み、さらに、定電流回路108Bを構成するトランジスタ33のコレクタ−エミッタ間を通り、抵抗器34から接地へと抜ける。
【0134】
情報の読み出しは、記憶セル12の磁気抵抗効果素子12A,12Bそれぞれに流れる電流値の差分を検出することによって行われる。これらに流れる電流は、センスビット線21A,21Bを流れるセンシング電流にほぼ等しく、センシング電流の値は、センスビット線21A、21Bに直列接続された抵抗器23A,23Bの電圧降下によって電圧に変換して検出することができる。そこで、ここでは読み出し信号として、抵抗器23Aと抵抗器23Bの電圧降下をそれぞれ入力線40A,40Bから取り出し、その差分を検出する。このように、2つの磁気抵抗効果素子12A,12Bを用い、それぞれの出力値の差分を取り出すことで、記憶セル12としては、雑音が除去された大きな出力値が得られる。
【0135】
さらに、入力線40A,40Bから取り出す電位差をセンスアンプ106Bで差動増幅することにより、値が一層大きく、かつS/Nの良い出力が得られる。出力線41A,41Bには、各ビット方向単位読出回路80(…,80n,80n+1,…)のセンスアンプ106Bがカスケード接続されているが、対応するセンスアンプ106Bがビットデコード線20の選択と同時にアクティブとなり、そのコレクタ出力だけが出力線41A,41Bに送出される。
【0136】
センスアンプ106Bの出力は、出力線41A,41B、読み出し用データバス112を経由して、最終的には出力バッファ102Bに入力される。出力バッファ102Bは、入力された信号電圧を、増幅すると共に2値の電圧信号として外部データ端子D0〜D7から出力する。
【0137】
この読み出し動作において、選択された記憶セル12に対するセンシング電流の大きさは、定電流回路108Bにより一定範囲内に収められる。すなわち、センスワード線31に流れる電流、もといセンスビット線21Aとセンスビット線21B、もしくは磁気抵抗効果素子12Aと磁気抵抗効果素子12Bの双方を流れる電流の総和が、一定範囲内の値をとる。これにより、センスビット線21A,21Bの各電流値は、一定に規格化された電流量を磁気抵抗効果素子12A,12Bの抵抗比に応じて分配したものとなる。そのため、磁気抵抗効果素子12A,12Bの抵抗値がばらついていたとしても、センスビット線21A,21Bの各々における電流のぶれは総電流値に応じて常に一定の範囲内に押さえ込まれ、安定した差動出力が得られる。
【0138】
また、各磁気抵抗効果素子12A,12Bの電流経路上に設けられているダイオード13A,13Bは、電流がセンスワード線31から磁気抵抗効果素子12A,12Bへと逆流することを防止している。よって、磁気抵抗効果素子12A(12B)を逆流する回り込み電流成分の発生経路が遮断され、読み出し信号のS/N比向上に寄与する。
【0139】
このように本実施の形態においては、カレントドライブ108C,106Cを、ドライブポイントA,Bに書込線6X,6Yの両端を引き込み、このループ上に(1)データ信号に応じた向きに方向を切り換えて電流を流すと共に、(2)その電流量を、書込線6より流出後に定電流制御するように構成したので、書込線6X,6Yには、双方向に、その抵抗ばらつきによらず一定の大きさで電流を供給することができる。よって、この磁気メモリデバイスでは、各記憶セル12に対する情報書き込みには常に一定電流が用いられることから、十分な強度の誘導磁界によって確実に書き込むことや、隣接する記憶セル12への漏洩磁界を設定範囲内に抑えることを、制御性よく行い、安定した書き込み動作を行うことができる。なお、記憶セルの高集積化に伴って書込線6が微細化されるにつれて、その製造上の抵抗ばらつきは一層大きくなることが予想され、今後は、書き込み電流に対する抵抗ばらつきの影響がより顕在化する傾向にある。このカレントドライブ108C,106Cは、そうした場合に対応可能であり、一層よくその効果を発揮することができる。
【0140】
なお、カレントドライブ108C,106Cを、トランジスタQ1〜Q6からなる各差動対の動作により電流方向制御を行うようにしたので、書き込み電流は従来とは異なる方式の方向制御を受ける。特に、ここでは、トランジスタQ5,Q6を設け、これらが差動増幅器として動作してトランジスタQ1,Q2の開閉状態を制御するようにしたので、トランジスタQ1,Q2はドライブポイントA,B間の電位差によく追従した強度でスイッチング動作を行う。しかも、トランジスタQ1,Q2は、トランジスタQ5,Q6によりドライブポイントA,B間の広範な電位変動に追従することから、書込線6の抵抗値が大きくばらついたとしても、書込線6に対する電流量を一定に保ちつつ、電流方向制御のための開閉動作のバランスも保つことができる。
【0141】
また、カレントドライブ108Cおよびカレントドライブ106Cを、主としてトランジスタQ1〜Q8,抵抗器R1〜R4だけで構成するようにしたので、従来に比べて書き込み電流の供給系統を極めて簡素に構成することができる。よって、カレントドライブ108C,106Cは、各ワード列Xn,ビット列Ynごとに設けたとしても大きな回路スペースを必要としないで済む。
【0142】
さらに、電源(Vcc)から接地に流れ落ちる電流の経路は、書き込み動作の対象となるカレントドライブ108C,106Cにおいて書き込み時にのみ形成されるので、書き込み動作をする回路部分以外での不要な電力消費を削減することができる。
【0143】
特に、定電流回路を、複数の電流方向制御部54について共通化するようにしたので、定電流回路を各電流方向制御回路54ごとに独立に設けた場合と比べて、回路部品の低減化を図ることができる。またそれに応じて、定電流回路で生じる不要な電力消費を削減することができる。また、各電流方向制御部54が同じ定電流回路を共用することで、その特性ばらつきが解消され、各カレントドライブ108C,106Cに流れる電流の総量が統一される。従って、各書込線6に流れる書き込み電流のばらつきを抑えて均一化を図ることができる。
【0144】
また特に、多数ある書込線6に対して、1つの定電流回路を設けるようにした場合、定電流回路を構成するトランジスタQ8,Q7のベース端子に定電流回路制御端子91を接続し、パワーセーブ信号を入力するようにしたので、トランジスタQ8,Q7の開閉動作により、各書込線回路が動作可能なアクティブ状態か、休止状態かのいずれかの状態に制御することができる。この場合、休止状態時には、その定電流回路を共有するすべてのカレントドライブ回路に電流が流れないようにすることができるので、消費電力低減に寄与することができる。
【0145】
以上のように、本実施の形態によれば、書き込み用の回路部品の低減化を図ることができると共に、各書込線6に流れる書き込み電流のばらつきを小さくでき、かつ、書き込みのための消費電力の低減化を図ることができる。
【0146】
〔変形例〕
以下に、上記実施の形態の変形例、主としてカレントドライブの変形例について説明する。
【0147】
(変形例1)
図16は、カレントドライブの構成の第1の変形例を示している。この変形例1に係るカレントドライブは、図5に示したカレントドライブ108C,106Cの構成において、定電流回路(トランジスタQ8,抵抗器R4)に、バンドギャップリファレンスを利用した定電圧素子を追加したものである。具体的には、定電圧素子として、ダイオードD1を、トランジスタQ8のベース側と接地との間に設けている。ダイオードD1は、例えば図示したように直列に接続された2つのダイオードで構成され、そのバンドギャップリファレンスを利用して、定電流回路制御端子91からの制御信号(パワーセーブ信号)の入力時における、トランジスタQ8のベース電圧を一定電圧とする機能を有している。
【0148】
トランジスタQ8にベース入力される信号値が一定である場合にはこうした定電圧素子は不要であるが、入力される信号値の安定度が保証されていない場合には、ダイオードD1のようなバンドギャップリファレンスを利用した定電圧素子を追加することで、トランジスタQ8のベース電圧を積極的に固定化することができ、そのコレクタ−エミッタ間における定電流制御を強化することができる。
【0149】
(変形例2)
図17は、カレントドライブの構成の第2の変形例を示している。この変形例2に係るカレントドライブは、図16に示した変形例1に係るカレントドライブの構成において、さらに、書込選択信号線90が追加されている。書込選択信号線90は、各回路選択スイッチSW1,SW2に接続されている。各回路選択スイッチSW1,SW2には、この書込選択信号線90を介して、書込モードであることを示す書込選択信号が送出される。
【0150】
すなわち、この変形例2に係るカレントドライブは、各回路選択スイッチSW1,SW2が、ワードデコード線16X(ビットデコード線16Y)からの回路選択信号(デコード信号)と、書込選択信号線90からの書込選択信号とに基づいて開閉制御されるようになっている。書込選択信号線90は、制御ロジック部103(図1)に接続されており、書込選択信号は制御ロジック部103から送出される。制御ロジック部103は、磁気メモリデバイスをアクティブにするか否かを制御するチップセレクト信号(CS)と、読み出し/書き込みを切り換えるための書き込み許可信号(WE)との論理和をとった信号を、書込選択信号として送出する。
【0151】
このように、本変形例では、各回路選択スイッチSW1,SW2が、回路選択信号と書込選択信号との2つの信号に基づいて開閉制御される。図18は、このような2つの信号に基づいて開閉制御を行うためのスイッチの構成例を示している。また、図19は、入力信号に対応したスイッチの動作状態を示している。なお、以下では第1の回路選択スイッチSW1の構成を基本にして説明するが、第2の回路選択スイッチSW2についても同様である。
【0152】
このスイッチは、ベース端子に書込選択信号線90が接続されたトランジスタ461と、ベース端子にワードデコード線16X(ビットデコード線16Y)が接続されたトランジスタ462とから構成されている。このうち、トランジスタ462のコレクタ−エミッタ間が、電流方向制御部54におけるトランジスタQ3,Q4のエミッタ端子と定電流回路におけるトランジスタQ8との間に接続されている。さらに、トランジスタ461のコレクタ端子は電源(Vcc)に接続され、そのエミッタ端子は、トランジスタ462のエミッタ側に接続されている。
【0153】
このスイッチでは、トランジスタ461のベースの入力電圧が“High”のときの電圧値V1(書込選択信号の電圧値)と、トランジスタ462のベースの入力電圧が“High”のときの電圧値V2(回路選択信号の電圧値)とが、V1−V2>0.3(Volt)の関係にあるように設定されている必要がある。これらの電圧値の調整は、ここではこのスイッチの前段で行われているものとし、詳細については説明の簡便のために省略する。
【0154】
このスイッチでは、トランジスタ461のベース電圧が“Low”のときは、トランジスタ461は遮断状態となることから、トランジスタ462の動作、つまりトランジスタ462に入力される信号値に応じてスイッチとしての導通/遮断が決まる。
【0155】
一方、トランジスタ461のベース端子に“High”が入力されるときは、導通したトランジスタ461の動作が支配的となり、トランジスタ462のコレクタ−エミッタ間には、入力信号のいかんに関わらず電流は流れないようになっている。つまり、この場合には、スイッチとしては遮断状態となる。トランジスタ461が導通すると、そこにはトランジスタ462に流す電流よりも大きな電流が流れる(例えば、V1−V2>0.3(Volt))。また、電源(Vcc)から各トランジスタ461,462までの経路をたどると、トランジスタ461側はトランジスタ462側に比べて圧倒的に抵抗値が低いことがわかる。従って、トランジスタ462に“High”が入力されたとしても、電源(Vcc)から供給される電流はトランジスタ462ではなく、トランジスタ461に流れる。また、その場合に、接続点の電位(トランジスタ461,462の共通のエミッタ電圧)は、V1よりトランジスタ461のベース−エミッタ間の順方向電圧を引いた値となり、その結果、トランジスタ462のベース−エミッタ間に掛かる電圧は、トランジスタ462のベース−エミッタ間の順方向電圧より0.3V低くなり、トランジスタ462には電流が流れ難くなっている。
【0156】
このように、このスイッチは、トランジスタ461に“Low”が入力され、かつ、トランジスタ462に“High”が入力されるときにのみ、導通する(図19参照)。従って、このスイッチの構成例では、書き込みを指示するときには書込選択信号は“Low”に設定される。
【0157】
この変形例2に係るカレントドライブでは、制御ロジック部103(図1)から、“High”レベルのパワーセーブ信号が、定電流回路制御端子91に入力されると、トランジスタQ8,Q7がオンされ、定電流回路がアクティブ状態となる。このようなアクティブ状態において、アドレスデコーダ108A,106A(図1)は、アドレスデコード値に対応する回路選択信号、ワードデコード線16X、ビットデコード線16Y(図5)が1つ選択される。さらに、制御ロジック部103からは、書込選択信号線90を介して、書込モードであることを示す書込選択信号が送出される。これにより、選択信号と書込選択信号とに基づいて回路選択スイッチSW1,SW2がオンされ、その回路選択スイッチSW1,SW2が属するカレントドライブが駆動対象として選択される。
【0158】
このように、本変形例に係るカレントドライブによれば、回路選択スイッチSW1,SW2を、回路選択信号(デコード信号)だけでなく書込選択信号との論理和をとって動作させるようにしたので、書き込み回路系は回路選択信号により選択され、かつ、書込選択信号による書き込み指令がある場合にのみ動作可能となり、さらに選択されたワード列Xn,ビット列Ynに対応する回路系だけを動作させることができる。さらに、カレントドライブ全体として、書込選択信号および回路選択信号に加えてパワーセーブ信号との3制御指令で動作する構成としたので、これら3つの制御信号がもつ条件をすべて満足しないと動作可能とならない。従って、必要な条件が揃わない限り極力休止状態とされ、漏れ電流による電力消費を大幅に削減することができる。
【0159】
(変形例3)
次に、カレントドライブの第3の変形例を説明する。図17に示した変形例2に係るカレントドライブでは、各電流方向制御部54ごとに回路選択スイッチSW1,SW2が設けられていたが、本変形例では、複数の電流方向制御部54について回路選択スイッチSW1,SW2の機能をそれぞれ、1つのスイッチにまとめるようにしたものである。
【0160】
図20は、このようなスイッチの構成例を示している。なお、以下では図18に示したスイッチと同様、第1の回路選択スイッチSW1の構成を基本にして説明するが、第2の回路選択スイッチSW2についても同様である。なお、以下では図18に示したスイッチと同様の機能を有する部分には、同一の符号を付し適宜説明を省略する。
【0161】
図20に示したスイッチにおいて、トランジスタ462(…,462n,462n+1,…)は、各電流方向制御部54に対応して複数設けられ、それぞれがワードデコード線16X(ビットデコード線16Y)のベース端子に接続されている。一方、書込選択信号線90に接続されたトランジスタ461は、1つだけ設けられている。これらのトランジスタ461,462は、エミッタ側がすべて共通接続されて並列するように構成されており、複数のトランジスタ462(…,462n,462n+1,…)がトランジスタ461を共用するようになっている。
【0162】
このスイッチは、図18に示したスイッチと同様、図19に示したように動作する。すなわち、トランジスタ461に書込選択信号として“Low”(書き込み指令)が入力され、トランジスタ462(…,462n,462n+1,…)のいずれかに“High”レベルの回路選択信号(デコード信号)が入力されると、選択されたトランジスタ462が導通する。例えば、ワードデコード線16Xnよりデコード値Xnが入力されると、トランジスタ462nのみが導通し、ビット列Xnに対応するカレントドライブがアクティブ化される。トランジスタ461に“High”が入力されたときには、トランジスタ462のいずれも、デコード値が入力されたとしても遮断されたままとなる。
【0163】
なお、本発明は、上記実施の形態には限定されず種々の変形実施が可能である。例えば、上記実施の形態の磁気メモリデバイスでは、カレントドライブ108C,106Cが共に本発明の書込電流駆動回路として構成されているが、このようにすべての電流供給回路に本発明の書込電流駆動回路を適用しなくともよく、少なくともその一部に用いられていればよい。例えば、X方向とY方向の電流供給回路のうち、いずれか一方の側に用いることも考えられる。なお、書込線6X,6Yは、カレントドライブ108C,106Cに両端が接続されるためにU字状配線となっていたが、これ以外の構成をとる電流供給源に接続される書込線は、当然、U字状である必要はなく、従来どおり一端で接続され、他端は接地されていてよい。
【0164】
そのような具体例を、図21に示す。この場合、X方向の書き込み回路系は、実施の形態同様にカレントドライブ108CとU字状配線の書込用ワード線6Xの組み合わせからなるが、Y方向の回路系は、従来の電流供給回路同様に構成されたY方向カレントドライブ121と、これに一端で接続され、他端は接地されている一直線状の書込用ビット線122からなる。
【0165】
なお、この書込用ワード線6Xは、往路・復路ともに書込用ビット線122との交差領域で曲折しており、各交差領域に磁気抵抗効果素子123が設けられている。このように、書込用ワード線6Xの往路・復路ともに磁気抵抗効果素子を配すると、磁気抵抗効果素子を倍の密度で集積できる。これら磁気抵抗効果素子123は、個々を1記憶セルとして1単位情報を担うように動作させることもできるが、2つで1つの記憶セルとして(例えば、実施の形態に説明したようにX方向に隣接する2つで1セルとして)動作させることも可能である。
【0166】
このように、本発明の磁気メモリデバイスにおいては、本発明のカレントドライブに対して書込線6が両端で接続されることを除けば、いかなる変形実施も可能である。また、具体例で示したように、本発明のカレントドライブから電流供給を受ける書込線6は、両端で接続されて閉ループを形成している限りにおいて変形が可能であり、記憶セル領域における配線形状はどのようなものであっても構わない。例えば、書込線6は、必ずしもU字状でなくともよく、磁気抵抗効果素子の形成領域において互いに平行とする場合だけでなく、従来どおり互いに直交する場合など、これ以外の配線構造をとることも可能である。
【0167】
本発明の書込電流駆動回路については、変形例を挙げて説明したように、電流方向制御部,電流量制御部に相当する回路部分の具体的な構造は、実施の形態に限定されず、その機能を具現化するものであればよい。なお、上記実施の形態では、カレントドライブ108C,106Cをバイポーラトランジスタで構成するようにしたが、本発明のカレントドライブは、これに限定されず、MOSFETもしくはCMOS等の半導体素子で構成することが可能である。
【0168】
また、磁気抵抗効果素子12A,12Bは、対をなして1単位情報を担う記憶セル12を構成するものとしたが、個々の素子が1単位情報を担うようにしてもよい。また、磁気抵抗効果素子の構成も実施の形態で説明したものと同一である必要はなく、環状磁性層を備えたものでなくともよい。さらに、実施の形態では、磁気抵抗効果素子12A,12BをTMR素子としたが、これをGMR素子で置き換えることもできる。その場合の素子は、非磁性層2を絶縁層から非磁性金属層に替えることを除いては、磁気抵抗効果素子12A(12B)と同様とすることができる。このように、本発明の磁気抵抗効果素子には公知のあらゆる素子構造が適用可能であり、磁性層の積層面に垂直に電流を流すCPP(Current Perpendicular to the Plane),または磁性層の積層面に平行に電流を流すCIP(Current Flows in the Plane)のどちらであっても構わない。
【0169】
【発明の効果】
以上説明したように、本発明の磁気メモリデバイス、書込電流駆動回路、または書込電流駆動方法によれば、複数の電流方向制御回路について定電流回路を共通に設け、電流方向制御回路によって、入力された書込用のデータ信号に応じて各書込線における書き込み電流の方向を制御すると共に、定電流回路によって、各書込線に流れる書き込み電流を一定化するようにしたので、書き込み用の回路部品の低減化を図ることができる。また、各書込線に流れる書き込み電流のばらつきを小さくでき、かつ、書き込みのための消費電力の低減化を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。
【図2】図1に示した磁気メモリデバイスの要部構成を表す平面図である。
【図3】図1に示した磁気メモリデバイスの書き込み回路系の構成図である。
【図4】図1に示した磁気メモリデバイスにおけるカレントドライブの機能構成を説明するための概念的な構成図である。
【図5】図1に示した磁気メモリデバイスにおけるカレントドライブの回路図である。
【図6】図1に示した磁気メモリデバイスにおける記憶セルの具体的構成を示す断面図である。
【図7】図6に示した記憶セルを書込線が貫通する様子を表した要部構成図である。
【図8】図6に示した記憶セルの変形例に係る要部構成図である。
【図9】図1に示した磁気メモリデバイスの読み出し回路系の構成図である。
【図10】図6に示した記憶セルに書き込まれる一記憶状態を表す図である。
【図11】図6に示した記憶セルに書き込まれるもう1つの記憶状態を表す図である。
【図12】図10に示した記憶状態に対応する書き込み動作を説明するための図である。
【図13】図11に示した記憶状態に対応する書き込み動作を説明するための図である。
【図14】図12に示した書き込み動作時のX方向カレントドライブの動作を表すタイミングチャートである。
【図15】図12に示した書き込み動作時のX方向カレントドライブの各トランジスタの動作状態と、書き込み電流の経路とを表す図である。
【図16】図5に示したカレントドライブの第1の変形例の構成図である。
【図17】図5に示したカレントドライブの第2の変形例の構成図である。
【図18】図17に示したカレントドライブにおけるスイッチの具体的な構成例を示す図である。
【図19】図19に示したスイッチの動作を説明するための図である。
【図20】図5に示したカレントドライブの第3の変形例の構成図である。
【図21】図3に示した書き込み回路系の変形例の構成図である。
【図22】従来の書き込み回路系における書込線の配線構造を示す平面図である。
【図23】従来の書き込み回路系における記憶セルの断面構成図である。
【図24】従来の書き込み回路系におけるカレントドライブのブロック図である。
【図25】従来の書き込み電流制御の問題点を説明するための図であり、(A)は図24に示したカレントドライブと書込線の関係を示す図、(B)はその変形例に係るカレントドライブと書込線からなる系の概略構成図、(C)は(A),(B)の回路系に内在する問題を解決するために考案された書き込み回路系の概略構成図である。
【符号の説明】
Q1〜Q8…トランジスタ、R1〜R4…抵抗器、A,B…ドライブポイント、1…第1の磁性層、2…非磁性層(トンネルバリア層)、3…第2の磁性層、4…非磁性導電層、5…環状磁性層、6Y,122…書込用ビット線、6X…書込用ワード線、7…絶縁層、8…導電層、9…エピタキシャル層、10…基板、11…読出センシング用導線、12…記憶セル、12A,12B,123…磁気抵抗効果素子、13A,13B…逆流防止用ダイオード、14,64,74…データ信号線、15,65,75…リファレンス信号線、16X…(書込用)ワードデコード線、16Y…(書込用)ビットデコード線、51…第1の差動スイッチ対、52…第2の差動スイッチ対、53…差動制御手段(第3の差動スイッチ対)、54…電流方向制御部、55…電流量制御部、80…ビット方向単位読出回路、101…アドレスバッファ、102…データバッファ、102A…入力バッファ、102B…出力バッファ、103…制御ロジック部、104…記憶セル群、105,107…アドレス線、106…Y方向駆動回路部、106A…Y方向アドレスデコーダ、106B…センスアンプ、106C,121…Y方向カレントドライブ、108…X方向駆動回路部、108A…X方向アドレスデコーダ、108B…定電流回路、108C…X方向カレントドライブ、110,111…書き込み用データバス、112…読み出し用データバス、113…制御信号線、A0〜A20…外部アドレス入力端子、D0〜D7…外部データ端子、Xn…(記憶セル12の)ワード列、Yn…(記憶セル12の)ビット列。
Claims (22)
- 外部磁界によって磁化方向が変化する感磁層を含んで構成された複数の磁気抵抗効果素子と、
前記感磁層に印加される外部磁界を発生させるための書き込み電流が流れる複数の書込線と、
各書込線ごとに設けられ、入力された書込用のデータ信号に応じて各書込線における書き込み電流の方向を制御する機能を有すると共に差動スイッチ対を有する複数の電流方向制御回路と、
前記複数の電流方向制御回路について共通に設けられ、各書込線に流れる書き込み電流を一定化する定電流回路と
を備え、
前記電流方向制御回路は、前記差動スイッチ対として、
前記書込線の両端に対応してそれぞれ設けられて互いに反対の開閉状態となるように動作する第1および第2の電流スイッチ、からなる第1の差動スイッチ対と、
前記第1および第2の電流スイッチに対応してそれぞれ設けられて互いに反対の開閉状態となるように動作する第3および第4の電流スイッチ、からなる第2の差動スイッチ対と、
互いに反対の開閉状態となるように動作する第5および第6の電流スイッチからなり、前記第1および前記第4の電流スイッチが同じ開閉状態となると共に前記第2および前記第3の電流スイッチが前記第1および第4の電流スイッチとは反対の開閉状態となるように制御を行う第3の差動スイッチ対と
を含み、
前記入力された書込用のデータ信号は前記第2の差動スイッチ対を動作させる制御端子に入力され、
前記第1および第2の電流スイッチの各々の一方の端子は電源に接続されて電源電流の流入を行うようになされ、
前記第1および第2の電流スイッチの各々の他方の端子は前記第3および第4の電流スイッチの各々の一方の端子に各々接続され、
前記第3および第4の電流スイッチの各々の前記一方の端子は前記書込線の両端にも各々接続されると共に、前記第5および第6の電流スイッチの開閉状態を動作させる制御端子にも各々接続され、
前記第3および第4の電流スイッチの各々の他方の端子は前記第2の差動スイッチ対を動作させるための電源電流の流出を行うようになされ、
前記第5および第6の電流スイッチの各々の一方の端子は一対の抵抗を介して電源に接続されて前記第3の差動スイッチ対の電源電流の流入を行うようになされていると共に、前記第2および第1の電流スイッチの開閉状態を動作させる制御端子に各々接続され、
前記第5および第6の電流スイッチの各々の他方の端子は前記第3の差動スイッチ対を動作させるための電源電流の流出を行うようになされている
ことを特徴とする磁気メモリデバイス。 - 前記各書込線は、前記電流方向制御回路に両端が接続されたループ形状をなしている
ことを特徴とする請求項1に記載の磁気メモリデバイス。 - 前記第1ないし第6の電流スイッチはそれぞれ、第1ないし第6のトランジスタで構成されている
ことを特徴とする請求項1または2に記載の磁気メモリデバイス。 - 各電流方向制御回路ごとに、複数の電流方向制御回路のうちのいずれか1つを選択するための回路選択スイッチをさらに備え、
前記定電流回路が、
電流制御用抵抗器と、
コレクタ端子が前記回路選択スイッチを介して前記複数の電流方向制御回路の前記第3および第4のトランジスタのエミッタ端子に共通に導かれ、エミッタ端子が前記電流制御用抵抗器を介して接地に導かれ、ベース端子に一定電圧が選択的に入力されるように構成された電流制御用トランジスタと
を含み、
前記回路選択スイッチにより選択された電流方向制御回路における前記第3および第4のトランジスタを流れる電流の和が、前記定電流回路によって一定化される
ことを特徴とする請求項3に記載の磁気メモリデバイス。 - 前記一定電圧は、バンドギャップリファレンスを利用して生成されている
ことを特徴とする請求項4に記載の磁気メモリデバイス。 - 前記電流制御用トランジスタの前記ベースと接地との間にダイオードが設けられている
ことを特徴とする請求項4または請求項5に記載の磁気メモリデバイス。 - 前記回路選択スイッチは、前記複数の電流方向制御回路のうちのいずれか1つを選択するための回路選択信号に基づいて開閉制御される
ことを特徴とする請求項4ないし請求項6のいずれか1項に記載の磁気メモリデバイス。 - 前記回路選択スイッチは、前記複数の電流方向制御回路のうちのいずれか1つを選択するための回路選択信号と、書込モードであることを示す書込選択信号とに基づいて開閉制御される
ことを特徴とする請求項4ないし請求項6のいずれか1項に記載の磁気メモリデバイス。 - 前記第5のトランジスタは、ベース端子が前記第3のトランジスタのコレクタ端子に接続され、コレクタ端子が前記第2のトランジスタのベース端子に接続され、
前記第6のトランジスタは、ベース端子が前記第4のトランジスタのコレクタ端子に接続され、コレクタ端子が前記第1のトランジスタのベース端子に接続されている
ことを特徴とする請求項3ないし請求項8のいずれか1項に記載の磁気メモリデバイス。 - 前記複数の電流方向制御回路について共通に設けられ、前記第5および第6のトランジスタを流れる電流の和を一定化する第2の定電流回路をさらに備えたことを特徴とする請求項3ないし請求項9のいずれか1項に記載の磁気メモリデバイス。
- 各電流方向制御回路ごとに、複数の電流方向制御回路のうちのいずれか1つを選択するための第2の回路選択スイッチをさらに備え、
前記第2の定電流回路が、
第2の電流制御用抵抗器と、
コレクタ端子が前記第2の回路選択スイッチを介して前記複数の電流方向制御回路の前記第5および第6のトランジスタのエミッタ端子に共通に導かれ、エミッタ端子が前記第2の電流制御用抵抗器を介して接地に導かれ、ベース端子に一定電圧が選択的に入力されるように構成された第2の電流制限用トランジスタと
を含むことを特徴とする請求項10に記載の磁気メモリデバイス。 - 前記第1および第2のトランジスタのコレクタ端子は、電源に接続され、
前記書込線の一端は、前記第1のトランジスタのエミッタ端子および前記第3のトランジスタのコレクタ端子に接続され、
前記書込線の他端は、前記第2のトランジスタのエミッタ端子および前記第4のトランジスタのコレクタ端子に接続されている
ことを特徴とする請求項3ないし請求項11のいずれか1項に記載の磁気メモリデバイス。 - 前記第3および第4のトランジスタのうちの一方のトランジスタのベース端子に前記データ信号が入力され、他方のトランジスタのベース端子に前記データ信号の反転信号が入力される
ことを特徴とする請求項3ないし請求項12のいずれか1項に記載の磁気メモリデバイス。 - 前記第5のトランジスタは、前記第3のトランジスタの開閉状態を検出し、前記第3のトランジスタと同じ開閉状態となるように前記第2のトランジスタを動作させ、
前記第6のトランジスタは、前記第4のトランジスタの開閉状態を検出し、前記第4のトランジスタと同じ開閉状態となるように前記第1のトランジスタを動作させる
ことを特徴とする請求項3ないし請求項13のいずれか1項に記載の磁気メモリデバイス。 - 前記第5のトランジスタのコレクタ端子と前記第2のトランジスタのベース端子との接続点と電源との間に第1のバイアス抵抗器が設けられ、
前記第6のトランジスタのコレクタ端子と前記第1のトランジスタのベース端子との接続点と電源との間に第2のバイアス抵抗器が設けられている
ことを特徴とする請求項3ないし請求項14のいずれか1項に記載の磁気メモリデバイス。 - 前記磁気抵抗効果素子は、
前記感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体と、
前記積層体の一方の面側に、前記積層面に沿った方向を軸方向とするように配設されると共に、前記書込線によって貫かれるように構成された環状磁性層と
を備えたことを特徴とする請求項1ないし請求項15のいずれか一項に記載の磁気メモリデバイス。 - 前記書込線は、複数の第1の書込線と、前記複数の第1の書込線の各々と交差するように延びる複数の第2の書込線とからなり、
前記第1および第2の書込線は、前記環状磁性層を貫く領域において互いに平行に延びている
ことを特徴とする請求項16に記載の磁気メモリデバイス。 - 1つの記憶セルが、一対の前記磁気抵抗効果素子を含んで構成されている
ことを特徴とする請求項1ないし請求項17のいずれか一項に記載の磁気メモリデバイス。 - 前記第1および第2の書込線の双方を流れる電流に誘導される磁界によって、前記一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行となるように変化し、前記記憶セルに情報が記憶される
ことを特徴とする請求項18に記載の磁気メモリデバイス。 - 前記電流方向制御回路は電源側に接続されて電源電流が流入するように構成され、前記定電流回路は接地側に設けられて電流が流出するよう構成されている
ことを特徴とする請求項1ないし請求項19のいずれか一項に記載の磁気メモリデバイス。 - 外部磁界によって磁化方向が変化する感磁層を含んで構成された複数の磁気抵抗効果素子と、前記感磁層に印加される外部磁界を発生させる書き込み電流が流れるように構成されたループ状の複数の書込線とを有する磁気メモリデバイスに適用される書込電流駆動回路であって、
前記書込線の両端がそれぞれ接続される一対の接続端と、
各書込線ごとに設けられ、入力された書込用のデータ信号に応じて各書込線における書き込み電流の方向を制御する機能を有すると共に差動スイッチ対を有する複数の電流方向制御回路と、
前記複数の電流方向制御回路について共通に設けられ、各書込線に流れる書き込み電流を一定化する定電流回路と
を備え、
前記電流方向制御回路は、前記差動スイッチ対として、
前記書込線の両端に対応してそれぞれ設けられて互いに反対の開閉状態となるように動作する第1および第2の電流スイッチ、からなる第1の差動スイッチ対と、
前記第1および第2の電流スイッチに対応してそれぞれ設けられて互いに反対の開閉状態となるように動作する第3および第4の電流スイッチ、からなる第2の差動スイッチ対と、
互いに反対の開閉状態となるように動作する第5および第6の電流スイッチからなり、前記第1および前記第4の電流スイッチが同じ開閉状態となると共に前記第2および前記第3の電流スイッチが前記第1および第4の電流スイッチとは反対の開閉状態となるように制御を行う第3の差動スイッチ対と
を含み、
前記入力された書込用のデータ信号は前記第2の差動スイッチ対を動作させる制御端子に入力され、
前記第1および第2の電流スイッチの各々の一方の端子は電源に接続されて電源電流の流入を行うようになされ、
前記第1および第2の電流スイッチの各々の他方の端子は前記第3および第4の電流スイッチの各々の一方の端子に各々接続され、
前記第3および第4の電流スイッチの各々の前記一方の端子は前記書込線の両端にも各々接続されると共に、前記第5および第6の電流スイッチの開閉状態を動作させる制御端子にも各々接続され、
前記第3および第4の電流スイッチの各々の他方の端子は前記第2の差動スイッチ対を動作させるための電源電流の流出を行うようになされ、
前記第5および第6の電流スイッチの各々の一方の端子は一対の抵抗を介して電源に接続されて前記第3の差動スイッチ対の電源電流の流入を行うようになされていると共に、前記第2および第1の電流スイッチの開閉状態を動作させる制御端子に各々接続され、
前記第5および第6の電流スイッチの各々の他方の端子は前記第3の差動スイッチ対を動作させるための電源電流の流出を行うようになされている
ことを特徴とする書込電流駆動回路。 - 外部磁界によって磁化方向が変化する感磁層を含んで構成された複数の磁気抵抗効果素子と、前記感磁層に印加される外部磁界を発生させる書き込み電流が流れるように構成されたループ状の複数の書込線とを有する磁気メモリデバイスに適用される書込電流駆動方法であって、
各書込線ごとに、差動スイッチ対を有する電流方向制御回路を設けてこの電流方向制御回路に前記書込線の両端を接続すると共に、複数の前記電流方向制御回路について定電流回路を共通に設け、
前記電流方向制御回路によって、入力された書込用のデータ信号に応じて各書込線における書き込み電流の方向を制御すると共に、前記定電流回路によって、各書込線に流れる書き込み電流を一定化し、
前記電流方向制御回路の前記差動スイッチ対として、
前記書込線の両端に対応してそれぞれ設けられて互いに反対の開閉状態となるように動作する第1および第2の電流スイッチ、からなる第1の差動スイッチ対と、
前記第1および第2の電流スイッチに対応してそれぞれ設けられて互いに反対の開閉状態となるように動作する第3および第4の電流スイッチ、からなる第2の差動スイッチ対と、
互いに反対の開閉状態となるように動作する第5および第6の電流スイッチからなり、前記第1および前記第4の電流スイッチが同じ開閉状態となると共に前記第2および前記第3の電流スイッチが前記第1および第4の電流スイッチとは反対の開閉状態となるように制御を行う第3の差動スイッチ対と
を設け、
前記入力された書込用のデータ信号を前記第2の差動スイッチ対を動作させる制御端子に入力し、
前記第1および第2の電流スイッチの各々の一方の端子を電源に接続してそれら一方の端子側から電源電流の流入を行うようにし、
前記第1および第2の電流スイッチの各々の他方の端子を前記第3および第4の電流スイッチの各々の一方の端子に各々接続し、
前記第3および第4の電流スイッチの各々の前記一方の端子を前記書込線の両端にも各々接続すると共に、前記第5および第6の電流スイッチの開閉状態を動作させる制御端子にも各々接続し、
前記第3および第4の電流スイッチの各々の他方の端子側から前記第2の差動スイッチ対を動作させるための電源電流の流出を行うようにし、
前記第5および第6の電流スイッチの各々の一方の端子を一対の抵抗を介して電源に接続してそれら一方の端子側から前記第3の差動スイッチ対の電源電流の流入を行うようにすると共に、それら一方の端子を前記第2および第1の電流スイッチの開閉状態を動作させる制御端子に各々接続し、
前記第5および第6の電流スイッチの各々の他方の端子側から前記第3の差動スイッチ対を動作させるための電源電流の流出を行う
ことを特徴とする書込電流駆動方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003009881A JP4365591B2 (ja) | 2003-01-17 | 2003-01-17 | 磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法 |
DE112004000152T DE112004000152B4 (de) | 2003-01-17 | 2004-01-15 | Magnetspeicher und Schreibstrom-Treiberschaltung |
US10/540,400 US7342822B2 (en) | 2003-01-17 | 2004-01-15 | Magnetic memory device, write current driver circuit and write current driving method |
PCT/JP2004/000249 WO2004066308A1 (ja) | 2003-01-17 | 2004-01-15 | 磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003009881A JP4365591B2 (ja) | 2003-01-17 | 2003-01-17 | 磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004265456A JP2004265456A (ja) | 2004-09-24 |
JP2004265456A5 JP2004265456A5 (ja) | 2005-12-08 |
JP4365591B2 true JP4365591B2 (ja) | 2009-11-18 |
Family
ID=32767231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003009881A Expired - Fee Related JP4365591B2 (ja) | 2003-01-17 | 2003-01-17 | 磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7342822B2 (ja) |
JP (1) | JP4365591B2 (ja) |
DE (1) | DE112004000152B4 (ja) |
WO (1) | WO2004066308A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4720067B2 (ja) | 2003-01-24 | 2011-07-13 | Tdk株式会社 | 磁気記憶セルおよび磁気メモリデバイスならびに磁気メモリデバイスの製造方法 |
US8027184B2 (en) * | 2006-03-06 | 2011-09-27 | Nec Corporation | Semiconductor storage device and operating method of the same |
JP4987386B2 (ja) * | 2006-08-16 | 2012-07-25 | 株式会社東芝 | 抵抗変化素子を有する半導体メモリ |
KR101334184B1 (ko) * | 2007-11-08 | 2013-11-28 | 삼성전자주식회사 | 필드 프로그래머블 반도체 메모리장치 및 그프로그래밍방법 |
US8406064B2 (en) * | 2010-07-30 | 2013-03-26 | Qualcomm Incorporated | Latching circuit |
US8482968B2 (en) * | 2010-11-13 | 2013-07-09 | International Business Machines Corporation | Non-volatile magnetic tunnel junction transistor |
US9984736B2 (en) * | 2016-08-19 | 2018-05-29 | Toshiba Memory Corporation | Magnetic storage device and memory system |
US11521665B2 (en) * | 2021-05-04 | 2022-12-06 | Nxp Usa, Inc. | Non-volatile memory having write detect circuitry |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5343422A (en) | 1993-02-23 | 1994-08-30 | International Business Machines Corporation | Nonvolatile magnetoresistive storage device using spin valve effect |
US5629922A (en) | 1995-02-22 | 1997-05-13 | Massachusetts Institute Of Technology | Electron tunneling device using ferromagnetic thin films |
JP3333670B2 (ja) | 1995-09-22 | 2002-10-15 | ティーディーケイ株式会社 | 磁性薄膜メモリ |
DE19942447C2 (de) * | 1999-09-06 | 2003-06-05 | Infineon Technologies Ag | Speicherzellenanordnung und Verfahren zu deren Betrieb |
US6519179B2 (en) * | 1999-12-10 | 2003-02-11 | Sharp Kabushiki Kaisha | Magnetic tunnel junction device, magnetic memory adopting the same, magnetic memory cell and access method of the same |
JP3913971B2 (ja) * | 1999-12-16 | 2007-05-09 | 株式会社東芝 | 磁気メモリ装置 |
US6473336B2 (en) * | 1999-12-16 | 2002-10-29 | Kabushiki Kaisha Toshiba | Magnetic memory device |
DE10112281B4 (de) * | 2001-03-14 | 2006-06-29 | Infineon Technologies Ag | Leseverstärkeranordnungen für eine Halbleiterspeichereinrichtung |
JP4637388B2 (ja) * | 2001-03-23 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
US6404674B1 (en) * | 2001-04-02 | 2002-06-11 | Hewlett Packard Company Intellectual Property Administrator | Cladded read-write conductor for a pinned-on-the-fly soft reference layer |
US6611455B2 (en) | 2001-04-20 | 2003-08-26 | Canon Kabushiki Kaisha | Magnetic memory |
JP3919460B2 (ja) * | 2001-04-20 | 2007-05-23 | キヤノン株式会社 | 磁気メモリ装置及びその駆動方法 |
JP4731041B2 (ja) * | 2001-05-16 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
JP2003346474A (ja) * | 2002-03-19 | 2003-12-05 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
JP2003331575A (ja) * | 2002-05-15 | 2003-11-21 | Mitsubishi Electric Corp | 高速ランダムアクセス可能な不揮発性メモリの制御回路 |
US6885576B2 (en) * | 2002-08-13 | 2005-04-26 | Micron Technology, Inc. | Closed flux magnetic memory |
JP4365576B2 (ja) * | 2002-11-22 | 2009-11-18 | Tdk株式会社 | 磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法 |
JP4262969B2 (ja) * | 2002-12-05 | 2009-05-13 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
JP3836823B2 (ja) * | 2003-08-25 | 2006-10-25 | 株式会社東芝 | 半導体集積回路装置 |
US6847544B1 (en) * | 2003-10-20 | 2005-01-25 | Hewlett-Packard Development Company, L.P. | Magnetic memory which detects changes between first and second resistive states of memory cell |
-
2003
- 2003-01-17 JP JP2003009881A patent/JP4365591B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-15 DE DE112004000152T patent/DE112004000152B4/de not_active Expired - Fee Related
- 2004-01-15 WO PCT/JP2004/000249 patent/WO2004066308A1/ja active Application Filing
- 2004-01-15 US US10/540,400 patent/US7342822B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE112004000152B4 (de) | 2013-11-14 |
JP2004265456A (ja) | 2004-09-24 |
WO2004066308A1 (ja) | 2004-08-05 |
US20060256461A1 (en) | 2006-11-16 |
DE112004000152T5 (de) | 2005-12-22 |
US7342822B2 (en) | 2008-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7791930B2 (en) | Magnetoresistive random access memory | |
JP4365576B2 (ja) | 磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法 | |
US7436698B2 (en) | MRAM arrays and methods for writing and reading magnetic memory devices | |
JP4404182B2 (ja) | 磁気メモリデバイスおよびその読出方法 | |
JP4969999B2 (ja) | 磁気記憶装置 | |
US7719882B2 (en) | Advanced MRAM design | |
JP2009087494A (ja) | 磁気ランダムアクセスメモリ | |
JP2002270790A (ja) | 半導体記憶装置 | |
JP4283011B2 (ja) | 磁気メモリデバイスおよびその読出方法 | |
JP4248911B2 (ja) | 磁気メモリデバイスおよび磁気メモリデバイスの書込方法 | |
JP4365591B2 (ja) | 磁気メモリデバイスおよび書込電流駆動回路、並びに書込電流駆動方法 | |
JP4365604B2 (ja) | 磁気メモリデバイスおよびセンスアンプ回路、ならびに磁気メモリデバイスの読出方法 | |
JP2007080344A (ja) | 半導体記憶装置 | |
JP2011065718A (ja) | 磁気メモリ | |
JP2007123455A (ja) | 半導体記憶装置 | |
JP4261959B2 (ja) | 磁気メモリデバイスおよび磁気メモリデバイスの読出方法 | |
JP4762720B2 (ja) | 磁気半導体記憶装置の読出し回路 | |
JP2006172537A (ja) | 磁気メモリデバイス用書込回路および磁気メモリデバイス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051019 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051019 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080807 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081002 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090424 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090508 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090811 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090821 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130828 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |