JP4364169B2 - FET module and induction heating inverter - Google Patents
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Description
本発明は、FETモジュールおよび誘導加熱用インバータに関し、さらに詳細には、誘導加熱用高周波電源のインバータ回路に使用して好適なFETモジュールおよび当該FETモジュールを用いた誘導加熱用インバータに関し、特に、高速スイッチングを必要とする高周波電源に用いて好適なFETモジュールおよび当該FETモジュールを用いた誘導加熱用インバータに関する。 The present invention relates to an FET module and an induction heating inverter, and more particularly to an FET module suitable for use in an inverter circuit of an induction heating high-frequency power source and an induction heating inverter using the FET module, and in particular, a high speed The present invention relates to an FET module suitable for use in a high-frequency power supply that requires switching, and an induction heating inverter using the FET module.
従来のFETモジュールは、セラミック基板上の銅箔パターンに複数個のFETチップ素子を配置し、これら複数個のFETチップ素子を複数本のアルミワイヤボンディングワイヤで並列接続し、また、電源端子、出力端子および制御端子とFETチップとの間の配線に銅板配線を使用することにより、高電圧、かつ、大電流のスイッチングを可能としている。 In the conventional FET module, a plurality of FET chip elements are arranged in a copper foil pattern on a ceramic substrate, and the plurality of FET chip elements are connected in parallel by a plurality of aluminum wire bonding wires. By using copper plate wiring for wiring between the terminal and the control terminal and the FET chip, high voltage and large current switching can be performed.
しかしながら、銅板の空間配線は、配線インダクタンスLが大きいため、スイッチング時のドレイン−ソース間のサージ電圧E(E=−Ldi/dt)が大きい。 However, since the space wiring of the copper plate has a large wiring inductance L, the surge voltage E (E = −Ldi / dt) between the drain and the source during switching is large.
このため、高速スイッチングを行う場合、即ち、di/dtが大きい場合にはサージ電圧が増大し、これによりFET素子が電圧破壊することを避けるため、FET素子の定格電流に対してディレーティングを小さくする必要があった。 For this reason, when high-speed switching is performed, that is, when di / dt is large, the surge voltage increases, so that the FET element is prevented from voltage breakdown, so that the derating is reduced with respect to the rated current of the FET element. There was a need to do.
また、ゲート配線においても、配線インダクタンスにより、ゲート駆動信号の立ち上がり/立ち下がりを高速にした場合にリンギングを生じ、FET素子のターンオン/ターンオフ時誤動作を引き起こすことになる。 Also in the gate wiring, due to wiring inductance, ringing occurs when the rise / fall of the gate drive signal is made high speed, which causes a malfunction when the FET element is turned on / off.
以上の理由により、従来のFETモジュールにおいては、大電流の高速スイッチング動作を行うことは困難であるという問題点があった。 For the above reasons, the conventional FET module has a problem that it is difficult to perform a high-speed high-speed switching operation.
同様に、従来のFETモジュールを用いた誘導加熱用インバータにおいては、大電流の高速スイッチング動作を行うことは困難であるという問題点があった。 Similarly, in the induction heating inverter using the conventional FET module, there is a problem that it is difficult to perform a high-current high-speed switching operation.
なお、本願出願人が特許出願のときに知っている先行技術は、文献公知発明に係る発明ではないため、記載すべき先行技術文献情報はない。 Note that the prior art that the applicant of the present application knows at the time of filing a patent is not an invention related to a known literature invention, and therefore there is no prior art document information to be described.
本発明は、上記したような従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、大電流の高速スイッチング動作を行うことを可能にしたFETモジュールおよび誘導加熱用インバータを提供しようとするものである。 The present invention has been made in view of the above-described problems of the prior art, and the object of the present invention is to provide an FET module and an induction heating device that can perform a high-current high-speed switching operation. An attempt is made to provide an inverter.
上記目的を達成するために、本発明のうち請求項1に記載の発明は、絶縁材料よりなる基板の一方の面の中心部位に配置された+側電源端子および−側電源端子からそれぞれ外側に向けて形成される+側電源配線パターンおよび−側電源配線パターンを上記基板の一方の面における内側にレイアウトするとともに、上記基板の一方の面の中心部位に配置された出力端子から上記基板の他方の面に形成される出力配線パターンを上記基板の他方の面における内側にレイアウトして、上記基板の一方の面にレイアウトされた上記+側電源配線パターンおよび上記−側電源配線パターンが上記基板の一方の面に占める領域と上記基板の他方の面にレイアウトされた上記出力配線パターンが上記基板の他方の面に占める領域とを上記基板をはさんで対面するように配置し、上記+側電源配線パターン、上記−側電源配線パターンおよび上記出力配線パターン上の複数個のディスクリートのFET素子を並列実装し、上記FET素子を同時にスイッチングするようにしたものである。 In order to achieve the above object, the invention according to claim 1 of the present invention is such that the + side power supply terminal and the − side power supply terminal arranged at the central portion of one surface of the substrate made of an insulating material are respectively outward. A positive-side power supply wiring pattern and a negative-side power supply wiring pattern that are formed toward the inside of one surface of the substrate, and an output terminal disposed at a central portion of the one surface of the substrate to the other of the substrate An output wiring pattern formed on the surface of the substrate is laid out inside the other surface of the substrate, and the + side power supply wiring pattern and the − side power supply wiring pattern laid out on one surface of the substrate are arranged on the substrate. versus the other of the output wiring pattern laid on the surface of the region and the substrate occupied in one side and an area occupied on the other surface of the substrate across the substrate A plurality of discrete FET elements on the + side power supply wiring pattern, the − side power supply wiring pattern, and the output wiring pattern are mounted in parallel, and the FET elements are simultaneously switched. is there.
この本発明のうち請求項1に記載の発明においては、絶縁材料よりなる基板の一方の面の中心部位に配置された+側電源端子および−側電源端子からそれぞれ外側に向けて形成される+側電源配線パターンおよび−側電源配線パターンを上記基板の一方の面における内側にレイアウトするとともに、上記基板の一方の面の中心部位に配置された出力端子から上記基板の他方の面に形成される出力配線パターンを上記基板の他方の面における内側にレイアウトして、上記基板の一方の面にレイアウトされた上記+側電源配線パターンおよび上記−側電源配線パターンが上記基板の一方の面に占める領域と上記基板の他方の面にレイアウトされた上記出力配線パターンが上記基板の他方の面に占める領域とを上記基板をはさんで対面するように配置しており、上記基板は絶縁材料よりなり絶縁抵抗が大きいため、銅板を空間に立体配線した場合と比べると、配線間隔を小さくすることが可能になり、配線インダクタンスの低減、即ち、高速スイッチングにおけるサージ電圧を低減することができるようになる。従って、FET素子の定格電流に対してディレーティングを大きく設定することができるため、大電流の高速スイッチングが可能となる。 In the invention of claim 1 of the present invention, one arranged in the center portion of the surface + side power supply terminal of the substrate made of insulation material and - are formed respectively outward from the side power supply terminal The + side power supply wiring pattern and the − side power supply wiring pattern are laid out on the inner side of one surface of the substrate, and are formed on the other surface of the substrate from the output terminal arranged at the central portion of the one surface of the substrate. The output wiring pattern is laid out inside the other surface of the substrate, and the + side power wiring pattern and the − side power wiring pattern laid out on one surface of the substrate occupy one surface of the substrate. distribution and a region in which the other of said output wiring patterns laid on the surface of the region and the substrate occupied on the other surface of the substrate so as to face each other across the substrate In addition, since the substrate is made of an insulating material and has a high insulation resistance, it is possible to reduce the wiring interval as compared with the case where the copper plate is three-dimensionally wired in the space. The surge voltage can be reduced. Accordingly, since the derating can be set large with respect to the rated current of the FET element, high-speed switching with a large current is possible.
また、本発明のうち請求項2に記載の発明は、絶縁材料よりなる基板の一方の面の中心部位に配置された+側電源端子および−側電源端子からそれぞれ外側に向けて形成される+側電源配線パターンおよび−側電源配線パターンを上記基板の一方の面における内側にレイアウトするとともに、上記基板の一方の面の中心部位に配置された出力端子から上記基板の他方の面に形成される出力配線パターンを上記基板の他方の面における内側にレイアウトして、上記+側電源配線パターンおよび上記−側電源配線パターンと上記出力配線パターンとを上記基板をはさんで対面するように配置し、上記基板の一方の面において上記+側電源配線パターンおよび上記−側電源配線パターンとは異なる部分に形成されるソース電位配線パターンを上記基板の一方の面における外側にレイアウトするとともに、ゲート駆動配線パターンを上記基板の他方の面における外側にレイアウトして、上記ソース電位配線パターンと上記ゲート駆動配線パターンとを上記基板をはさんで対面するように配置し、上記+側電源配線パターン、上記−側電源配線パターンおよび上記出力配線パターン上の複数個のディスクリートのFET素子を並列実装し、上記FET素子を同時にスイッチングするようにしたものである。
The invention according to
この本発明のうち請求項2に記載の発明においては、上記基板の一方の面において上記+側電源配線パターンおよび上記−側電源配線パターンとは異なる部分に形成されるソース電位配線パターンを上記基板の一方の面における外側にレイアウトするとともに、ゲート駆動配線パターンを上記基板の他方の面における外側にレイアウトして、上記ソース電位配線パターンと上記ゲート駆動配線パターンとを上記基板をはさんで対面するように配置しているため、配線インダクタンスが低減され、FET素子のゲートチャージ/ゲートディスチャージを高速に行う際に発生するリンギング現象が抑圧され、FET素子のターンオン/ターンオフ時誤動作を防止することができる。 In the invention according to a second aspect of the present invention, a source potential wiring pattern formed on a portion different from the + side power supply wiring pattern and the − side power supply wiring pattern on one surface of the substrate is provided on the substrate. with laying outside in one side of the gate driving wiring pattern laid outside at the other surface of the substrate, and the source potential wiring pattern and the gate driving wiring patterns facing across the substrate Therefore, the wiring inductance is reduced, the ringing phenomenon that occurs when the gate charge / gate discharge of the FET element is performed at a high speed is suppressed, and the malfunction at the turn-on / turn-off of the FET element can be prevented. .
また、本発明のうち請求項3に記載の発明は、請求項2に記載の発明において、上記ゲート駆動配線パターンを上記FET素子の端子幅より広くしたものである。 According to a third aspect of the present invention, in the second aspect of the present invention, the gate drive wiring pattern is wider than the terminal width of the FET element .
この本発明のうち請求項3に記載の発明においては、ゲート駆動配線パターンをFET素子の端子幅より広くすることにより、基板は比誘電率が低いために配線インピーダンスが低減し、複数個のFET素子を同時にターンオン/ターンオフする場合に各ゲート駆動電流のバランスがとれ、各FET素子のターンオン/ターンオフ時間のばらつきが抑圧され、特定のFET素子への電流集中が回避できるようになるため、複数個のFET素子を高速に同時オン/オフすることが可能となる。
In the invention according to
また、本発明のうち請求項4に記載の発明は、本発明のうち請求項2または3のいずれか1項に記載の発明において、上記ゲート駆動配線パターンの共通パターンと上記ソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子を保護回路として組み込むようにしたものである。 According to a fourth aspect of the present invention, in the invention according to the second or third aspect of the present invention, the common pattern of the gate drive wiring pattern and the source potential wiring pattern In the meantime, a high resistance element that does not affect the switching characteristics is incorporated as a protection circuit.
この本発明のうち請求項4に記載の発明においては、ゲート駆動配線パターンの共通パターンとソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子(例えば、10kΩ以上である。)を組み込むことにより、使用者が誤ってゲート端子を開放状態のままFET素子のドレイン−ソース間に電源を印加した場合に、ゲート−ソース間電圧が0Vに保たれ、FET素子のゲートがOFF電位となるため、FET素子が破壊されない。 In the invention according to claim 4 of the present invention, a high resistance element (for example, 10 kΩ or more) which does not affect the switching characteristics between the common pattern of the gate drive wiring pattern and the source potential wiring pattern. ), The gate-source voltage is maintained at 0V and the gate of the FET element is turned off when the user accidentally applies power between the drain and source of the FET element with the gate terminal open. Since it becomes a potential, the FET element is not destroyed.
また、本発明のうち請求項5に記載の発明は、本発明のうち請求項1、2、3または4のいずれか1項に記載のFETモジュールを複数個並列接続して誘導加熱用インバータを構成したものである。
In addition, the invention according to claim 5 of the present invention is such that an induction heating inverter is provided by connecting a plurality of FET modules according to any one of
この本発明のうち請求項5に記載の発明は、本発明のうち請求項1、2、3または4のいずれか1項に記載の発明によるFETモジュールを複数個並列接続しているため、大電流の高速スイッチング可能な誘導加熱用インバータを構成することができる。
Among the present inventions, the invention described in claim 5 has a large number of FET modules according to any one of
また、本発明のうち請求項6に記載の発明は、本発明のうち請求項1、2、3または4のいずれか1項に記載のFETモジュールを複数個フルブリッジ接続して誘導加熱用インバータを構成したものである。
The invention according to claim 6 of the present invention is an induction heating inverter in which a plurality of FET modules according to any one of
この本発明のうち請求項6に記載の発明は、本発明のうち請求項1、2、3または4のいずれか1項に記載のFETモジュールを複数個フルブリッジ接続しているため、大電流の高速スイッチング可能な誘導加熱用インバータを構成することができる。
Among the present inventions, the invention according to claim 6 is a large current because a plurality of FET modules according to any one of
本発明は、以上説明したように構成されているので、大電流の高速スイッチング動作を行うことが可能になるという優れた効果を奏する。 Since the present invention is configured as described above, there is an excellent effect that a high-speed high-speed switching operation can be performed.
以下、添付の図面に基づいて、本発明によるFETモジュールおよび誘導加熱用インバータの実施の形態の一例について説明する。 Hereinafter, an example of an embodiment of an FET module and an induction heating inverter according to the present invention will be described with reference to the accompanying drawings.
図1(a)(b)(c)(d)には本発明の実施の形態の一例によるFETモジュールの構成説明図が示されており、図2には、図1(a)(b)(c)(d)に示す本発明によるFETモジュールの電気回路図が示されている。なお、図1(a)は本発明によるFETモジュールの正面図であり、図1(b)は本発明によるFETモジュールの平面図、即ち、後述する基板12のA面の表面を示す図であり、図1(c)は後述する基板12のB面の表面を示す図であり、図1(d)は本発明によるFETモジュールの左側面図である。
FIGS. 1A, 1B, 1C, and 1D are explanatory diagrams of a configuration of an FET module according to an example of the embodiment of the present invention. FIGS. 2A and 2B show FIGS. (C) The electric circuit diagram of the FET module according to the present invention shown in (d) is shown. 1A is a front view of the FET module according to the present invention, and FIG. 1B is a plan view of the FET module according to the present invention, that is, a view showing the surface of the A surface of the
この本発明によるFETモジュール10は、後述する各構成物を一体化したFETハーフブリッジモジュールとして構成されている。
The
このFETモジュール10において、基板12は、絶縁抵抗が大きい材料、即ち、絶縁材料としてガラスエポキシを用いて形成されている。
In this
この基板12は、電気的に絶縁された樹脂スペーサ14を介して、放熱用ブロック16に固定されている。
The
また、複数個並列接続したFET素子18は、放熱用ブロック16へビス20で固定されており、複数個のディスクリートのFET素子18が並列実装されている。なお、この実施の形態においては、FET素子18は12個(6並列×2列)配設されており、図2に示す電気回路図においては、「n=6」である。
A plurality of
より詳細には、FETモジュール10における上面側に位置する基板12の一方の面(本実施の形態においては、「A面」と称する。)12aの内側に+側電源配線パターンと−側電源配線パターンとをレイアウトし、A面12aの表面たる外側にソース電位配線パターンをレイアウトしている。
More specifically, the + side power supply wiring pattern and the − side power supply wiring are arranged inside one surface (referred to as “A surface” in this embodiment) 12a of the
一方、FETモジュール10における下面側に位置する基板12の他方の面(本実施の形態においては、「B面」と称する。)12bの内側に出力配線パターンをレイアウトして、B面12bの表面たる外側にゲート駆動配線パターンをレイアウトしている。なお、このゲート駆動配線パターンは広くされている。
On the other hand, the output wiring pattern is laid out inside the other surface (referred to as “B surface” in this embodiment) 12b of the
そして、+側電源配線パターン、−側電源配線パターンおよび出力配線パターン上に6個のディスクリートのFET素子18を並列実装し、これら6個のFET素子18を同時にスイッチングできるように配線する。この際に、電源端子と出力端子とを基板12のA面(B面)の中心部位に配置する。また、ゲート信号の入力コネクタならびにゲート抵抗を実装する。
Then, six
さらに、ゲート駆動配線パターンの共通パターンとソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子をゲート保護抵抗たる保護回路として組み込む。 Further, a high resistance element that does not affect the switching characteristics is incorporated as a protection circuit as a gate protection resistor between the common pattern of the gate drive wiring pattern and the source potential wiring pattern.
以上の構成において、このFETモジュール10においては、+側電源配線パターンと−側電源配線パターンとを基板12のA面12aの内側にレイアウトするとともに、出力配線パターンを基板12のB面12bの内側にレイアウトして、+側電源配線パターンおよび−側電源配線パターンと出力配線パターンとを基板12を構成する絶縁材料をはさんで対面するように配置しており、基板12は絶縁材料よりなり絶縁抵抗が大きいため、銅板を空間に立体配線した場合と比べると、配線間隔を小さくすることが可能になり、配線インダクタンスの低減、即ち、高速スイッチングにおけるサージ電圧を低減することができるようになる。従って、FET素子18の定格電流に対してディレーティングを大きく設定することができるため、FETモジュール10によれば、大電流の高速スイッチングが可能となる。
In the above configuration, in the
また、FETモジュール10においては、ソース電位配線パターンをA面12aの表面たる外側にレイアウトするとともに、ゲート駆動配線パターンをB面12bの表面たる外側にレイアウトして、ソース電位配線パターンとゲート駆動配線パターンとを基板12を構成する絶縁材料をはさんで対面するように配置しているため、配線インダクタンスが低減され、FET素子18のゲートチャージ/ゲートディスチャージを高速に行う際に発生するリンギング現象が抑圧され、FET素子18のターンオン/ターンオフ時誤動作を防止することができる。
In the
さらに、FETモジュール10においては、ゲート駆動配線パターンを広くすることにより、基板12は比誘電率が低いために配線インピーダンスが低減し、複数個のFET素子18を同時にターンオン/ターンオフする場合に各ゲート駆動電流のバランスがとれ、各FET素子18のターンオン/ターンオフ時間のばらつきが抑圧され、特定のFET素子18への電流集中が回避できるようになるため、6個のFET素子18を高速に同時オン/オフすることが可能となる。
Further, in the
さらにまた、FETモジュール10においては、ゲート駆動配線パターンの共通パターンとソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子(例えば、10kΩ以上である。)を組み込むことにより、使用者が誤ってゲート素子を開放状態のままFET素子のドレイン−ソース間に電源を印加した場合に、ゲート−ソース間電圧が0Vに保たれ、FET素子のゲートがOFF電位となるため、FET素子18が破壊されない。
Furthermore, in the
また、FETモジュール10においては、6個並列接続したFET素子列を基板12上のパターンでブリッジ接続し、電源端子と出力端子とを基板12の面上の中心部位に配置し、電源配線パターンと出力配線パターンとを基板12の内側にレイアウトし、ゲート駆動配線パターンを基板12の外側たる表面にレイアウトしてハーフブリッジ回路を構成することにより、面電流が導電体の低インピーダンス部分の最短距離に流れやすくなる性質から、ゲート信号パターンへ出力電流の流入する現象を抑圧し、ゲート駆動電流が出力電流に振られる現象を回避できるため、大電流の高速スイッチング動作を行うことが可能となる。
In the
ここで、このFETモジュール10を複数個並列接続すると、誘導加熱用インバータを構成することができる。また、FETモジュール10を複数個フルブリッジ接続しても、誘導加熱用インバータを構成することができる。
Here, when a plurality of
即ち、FETモジュール10を複数個並列接続したり、あるいは、FETモジュール10を複数個フルブリッジ接続することにより、大電流の高速スイッチング可能な誘導加熱用インバータを構成することができる。
That is, by connecting a plurality of
なお、上記した実施の形態においては、基板12の材料として、絶縁抵抗が大きい材料、即ち、絶縁材料としてガラスエポキシを用いた場合について説明したが、基板の材料はガラスエポキシに限られるものではないことは勿論であり、例えば、セラミックなどの他の絶縁抵抗が大きい材料、即ち、絶縁材料を用いるようにしてもよい。
In the above-described embodiment, the case where a material having a high insulation resistance, that is, a glass epoxy is used as the insulating material has been described as the material of the
本発明は、誘導加熱用高周波電源のインバータ回路に利用することができ、特に、高速スイッチングを必要とする高周波電源に利用することができる。 INDUSTRIAL APPLICABILITY The present invention can be used for an inverter circuit of a high frequency power supply for induction heating, and in particular, can be used for a high frequency power supply that requires high-speed switching.
10 FETモジュール
12 基板
12a A面
12b B面
14 樹脂スペーサ
16 放熱用ブロック
18 FET素子
20 ビス
DESCRIPTION OF
Claims (6)
前記+側電源配線パターン、前記−側電源配線パターンおよび前記出力配線パターン上の複数個のディスクリートのFET素子を並列実装し、前記FET素子を同時にスイッチングする
ことを特徴とするFETモジュール。 A + side power supply wiring pattern and a −side power supply wiring pattern formed outwardly from the + side power supply terminal and the −side power supply terminal, respectively, disposed at the central portion of one surface of the substrate made of an insulating material And laying out the output wiring pattern formed on the other surface of the substrate from the output terminal arranged at the central portion of the one surface of the substrate on the inner surface of the other surface of the substrate. The + side power supply wiring pattern and the − side power supply wiring pattern laid out on one side of the substrate occupy one side of the substrate and the output wiring pattern laid out on the other side of the substrate Is arranged so as to face the area that occupies the other surface of the substrate across the substrate,
A FET module comprising a plurality of discrete FET elements mounted in parallel on the + side power supply wiring pattern, the − side power supply wiring pattern, and the output wiring pattern, and simultaneously switching the FET elements.
前記基板の一方の面において前記+側電源配線パターンおよび前記−側電源配線パターンとは異なる部分に形成されるソース電位配線パターンを前記基板の一方の面における外側にレイアウトするとともに、ゲート駆動配線パターンを前記基板の他方の面における外側にレイアウトして、前記ソース電位配線パターンと前記ゲート駆動配線パターンとを前記基板をはさんで対面するように配置し、
前記+側電源配線パターン、前記−側電源配線パターンおよび前記出力配線パターン上の複数個のディスクリートのFET素子を並列実装し、前記FET素子を同時にスイッチングする
ことを特徴とするFETモジュール。 A + side power supply wiring pattern and a −side power supply wiring pattern formed outwardly from the + side power supply terminal and the −side power supply terminal, respectively, disposed at the central portion of one surface of the substrate made of an insulating material are arranged on one side of the substrate. And laying out the output wiring pattern formed on the other surface of the substrate from the output terminal arranged at the central portion of the one surface of the substrate on the inner surface of the other surface of the substrate. The + side power supply wiring pattern and the-side power supply wiring pattern and the output wiring pattern are arranged so as to face each other across the substrate,
A source potential wiring pattern formed in a portion different from the + side power supply wiring pattern and the − side power supply wiring pattern on one surface of the substrate is laid out outside the one surface of the substrate, and a gate drive wiring pattern Laid out outside the other surface of the substrate, the source potential wiring pattern and the gate drive wiring pattern are arranged to face each other across the substrate ,
A FET module comprising a plurality of discrete FET elements mounted in parallel on the + side power supply wiring pattern, the − side power supply wiring pattern, and the output wiring pattern, and simultaneously switching the FET elements .
前記ゲート駆動配線パターンを前記FET素子の端子幅より広くした
ことを特徴とするFETモジュール。 The FET module according to claim 2, wherein
The gate drive wiring pattern is wider than the terminal width of the FET element
FET module characterized by the above.
前記ゲート駆動配線パターンの共通パターンと前記ソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子を保護回路として組み込む
ことを特徴とするFETモジュール。 The FET module according to any one of claims 2 and 3,
A FET module comprising a high resistance element that does not affect switching characteristics as a protection circuit between the common pattern of the gate drive wiring pattern and the source potential wiring pattern.
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