JP4364169B2 - FET module and induction heating inverter - Google Patents

FET module and induction heating inverter Download PDF

Info

Publication number
JP4364169B2
JP4364169B2 JP2005202900A JP2005202900A JP4364169B2 JP 4364169 B2 JP4364169 B2 JP 4364169B2 JP 2005202900 A JP2005202900 A JP 2005202900A JP 2005202900 A JP2005202900 A JP 2005202900A JP 4364169 B2 JP4364169 B2 JP 4364169B2
Authority
JP
Japan
Prior art keywords
wiring pattern
substrate
power supply
side power
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005202900A
Other languages
Japanese (ja)
Other versions
JP2007028701A (en
Inventor
護 村松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SPC Electronics Corp
Original Assignee
SPC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SPC Electronics Corp filed Critical SPC Electronics Corp
Priority to JP2005202900A priority Critical patent/JP4364169B2/en
Publication of JP2007028701A publication Critical patent/JP2007028701A/en
Application granted granted Critical
Publication of JP4364169B2 publication Critical patent/JP4364169B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Inverter Devices (AREA)

Description

本発明は、ＦＥＴモジュールおよび誘導加熱用インバータに関し、さらに詳細には、誘導加熱用高周波電源のインバータ回路に使用して好適なＦＥＴモジュールおよび当該ＦＥＴモジュールを用いた誘導加熱用インバータに関し、特に、高速スイッチングを必要とする高周波電源に用いて好適なＦＥＴモジュールおよび当該ＦＥＴモジュールを用いた誘導加熱用インバータに関する。   The present invention relates to an FET module and an induction heating inverter, and more particularly to an FET module suitable for use in an inverter circuit of an induction heating high-frequency power source and an induction heating inverter using the FET module, and in particular, a high speed The present invention relates to an FET module suitable for use in a high-frequency power supply that requires switching, and an induction heating inverter using the FET module.

従来のＦＥＴモジュールは、セラミック基板上の銅箔パターンに複数個のＦＥＴチップ素子を配置し、これら複数個のＦＥＴチップ素子を複数本のアルミワイヤボンディングワイヤで並列接続し、また、電源端子、出力端子および制御端子とＦＥＴチップとの間の配線に銅板配線を使用することにより、高電圧、かつ、大電流のスイッチングを可能としている。   In the conventional FET module, a plurality of FET chip elements are arranged in a copper foil pattern on a ceramic substrate, and the plurality of FET chip elements are connected in parallel by a plurality of aluminum wire bonding wires. By using copper plate wiring for wiring between the terminal and the control terminal and the FET chip, high voltage and large current switching can be performed.

しかしながら、銅板の空間配線は、配線インダクタンスＬが大きいため、スイッチング時のドレイン−ソース間のサージ電圧Ｅ（Ｅ＝−Ｌｄｉ／ｄｔ）が大きい。   However, since the space wiring of the copper plate has a large wiring inductance L, the surge voltage E (E = −Ldi / dt) between the drain and the source during switching is large.

このため、高速スイッチングを行う場合、即ち、ｄｉ／ｄｔが大きい場合にはサージ電圧が増大し、これによりＦＥＴ素子が電圧破壊することを避けるため、ＦＥＴ素子の定格電流に対してディレーティングを小さくする必要があった。   For this reason, when high-speed switching is performed, that is, when di / dt is large, the surge voltage increases, so that the FET element is prevented from voltage breakdown, so that the derating is reduced with respect to the rated current of the FET element. There was a need to do.

また、ゲート配線においても、配線インダクタンスにより、ゲート駆動信号の立ち上がり／立ち下がりを高速にした場合にリンギングを生じ、ＦＥＴ素子のターンオン／ターンオフ時誤動作を引き起こすことになる。   Also in the gate wiring, due to wiring inductance, ringing occurs when the rise / fall of the gate drive signal is made high speed, which causes a malfunction when the FET element is turned on / off.

以上の理由により、従来のＦＥＴモジュールにおいては、大電流の高速スイッチング動作を行うことは困難であるという問題点があった。   For the above reasons, the conventional FET module has a problem that it is difficult to perform a high-speed high-speed switching operation.

同様に、従来のＦＥＴモジュールを用いた誘導加熱用インバータにおいては、大電流の高速スイッチング動作を行うことは困難であるという問題点があった。   Similarly, in the induction heating inverter using the conventional FET module, there is a problem that it is difficult to perform a high-current high-speed switching operation.

なお、本願出願人が特許出願のときに知っている先行技術は、文献公知発明に係る発明ではないため、記載すべき先行技術文献情報はない。   Note that the prior art that the applicant of the present application knows at the time of filing a patent is not an invention related to a known literature invention, and therefore there is no prior art document information to be described.

本発明は、上記したような従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、大電流の高速スイッチング動作を行うことを可能にしたＦＥＴモジュールおよび誘導加熱用インバータを提供しようとするものである。   The present invention has been made in view of the above-described problems of the prior art, and the object of the present invention is to provide an FET module and an induction heating device that can perform a high-current high-speed switching operation. An attempt is made to provide an inverter.

上記目的を達成するために、本発明のうち請求項１に記載の発明は、絶縁材料よりなる基板の一方の面の中心部位に配置された＋側電源端子および−側電源端子からそれぞれ外側に向けて形成される＋側電源配線パターンおよび−側電源配線パターンを上記基板の一方の面における内側にレイアウトするとともに、上記基板の一方の面の中心部位に配置された出力端子から上記基板の他方の面に形成される出力配線パターンを上記基板の他方の面における内側にレイアウトして、上記基板の一方の面にレイアウトされた上記＋側電源配線パターンおよび上記−側電源配線パターンが上記基板の一方の面に占める領域と上記基板の他方の面にレイアウトされた上記出力配線パターンが上記基板の他方の面に占める領域とを上記基板をはさんで対面するように配置し、上記＋側電源配線パターン、上記−側電源配線パターンおよび上記出力配線パターン上の複数個のディスクリートのＦＥＴ素子を並列実装し、上記ＦＥＴ素子を同時にスイッチングするようにしたものである。 In order to achieve the above object, the invention according to claim 1 of the present invention is such that the + side power supply terminal and the − side power supply terminal arranged at the central portion of one surface of the substrate made of an insulating material are respectively outward. A positive-side power supply wiring pattern and a negative-side power supply wiring pattern that are formed toward the inside of one surface of the substrate, and an output terminal disposed at a central portion of the one surface of the substrate to the other of the substrate An output wiring pattern formed on the surface of the substrate is laid out inside the other surface of the substrate, and the + side power supply wiring pattern and the − side power supply wiring pattern laid out on one surface of the substrate are arranged on the substrate. versus the other of the output wiring pattern laid on the surface of the region and the substrate occupied in one side and an area occupied on the other surface of the substrate across the substrate A plurality of discrete FET elements on the + side power supply wiring pattern, the − side power supply wiring pattern, and the output wiring pattern are mounted in parallel, and the FET elements are simultaneously switched. is there.

この本発明のうち請求項１に記載の発明においては、絶縁材料よりなる基板の一方の面の中心部位に配置された＋側電源端子および−側電源端子からそれぞれ外側に向けて形成される＋側電源配線パターンおよび−側電源配線パターンを上記基板の一方の面における内側にレイアウトするとともに、上記基板の一方の面の中心部位に配置された出力端子から上記基板の他方の面に形成される出力配線パターンを上記基板の他方の面における内側にレイアウトして、上記基板の一方の面にレイアウトされた上記＋側電源配線パターンおよび上記−側電源配線パターンが上記基板の一方の面に占める領域と上記基板の他方の面にレイアウトされた上記出力配線パターンが上記基板の他方の面に占める領域とを上記基板をはさんで対面するように配置しており、上記基板は絶縁材料よりなり絶縁抵抗が大きいため、銅板を空間に立体配線した場合と比べると、配線間隔を小さくすることが可能になり、配線インダクタンスの低減、即ち、高速スイッチングにおけるサージ電圧を低減することができるようになる。従って、ＦＥＴ素子の定格電流に対してディレーティングを大きく設定することができるため、大電流の高速スイッチングが可能となる。 In the invention of claim 1 of the present invention, one arranged in the center portion of the surface + side power supply terminal of the substrate made of insulation material and - are formed respectively outward from the side power supply terminal The + side power supply wiring pattern and the − side power supply wiring pattern are laid out on the inner side of one surface of the substrate, and are formed on the other surface of the substrate from the output terminal arranged at the central portion of the one surface of the substrate. The output wiring pattern is laid out inside the other surface of the substrate, and the + side power wiring pattern and the − side power wiring pattern laid out on one surface of the substrate occupy one surface of the substrate. distribution and a region in which the other of said output wiring patterns laid on the surface of the region and the substrate occupied on the other surface of the substrate so as to face each other across the substrate In addition, since the substrate is made of an insulating material and has a high insulation resistance, it is possible to reduce the wiring interval as compared with the case where the copper plate is three-dimensionally wired in the space. The surge voltage can be reduced. Accordingly, since the derating can be set large with respect to the rated current of the FET element, high-speed switching with a large current is possible.

また、本発明のうち請求項２に記載の発明は、絶縁材料よりなる基板の一方の面の中心部位に配置された＋側電源端子および−側電源端子からそれぞれ外側に向けて形成される＋側電源配線パターンおよび−側電源配線パターンを上記基板の一方の面における内側にレイアウトするとともに、上記基板の一方の面の中心部位に配置された出力端子から上記基板の他方の面に形成される出力配線パターンを上記基板の他方の面における内側にレイアウトして、上記＋側電源配線パターンおよび上記−側電源配線パターンと上記出力配線パターンとを上記基板をはさんで対面するように配置し、上記基板の一方の面において上記＋側電源配線パターンおよび上記−側電源配線パターンとは異なる部分に形成されるソース電位配線パターンを上記基板の一方の面における外側にレイアウトするとともに、ゲート駆動配線パターンを上記基板の他方の面における外側にレイアウトして、上記ソース電位配線パターンと上記ゲート駆動配線パターンとを上記基板をはさんで対面するように配置し、上記＋側電源配線パターン、上記−側電源配線パターンおよび上記出力配線パターン上の複数個のディスクリートのＦＥＴ素子を並列実装し、上記ＦＥＴ素子を同時にスイッチングするようにしたものである。
The invention according to claim 2 of the present invention is formed outwardly from the + side power supply terminal and the − side power supply terminal arranged at the central portion of one surface of the substrate made of an insulating material. The side power supply wiring pattern and the negative power supply wiring pattern are laid out on the inner side of one surface of the substrate, and are formed on the other surface of the substrate from an output terminal arranged at the central portion of the one surface of the substrate. An output wiring pattern is laid out inside the other surface of the substrate, and the + side power wiring pattern and the − side power wiring pattern and the output wiring pattern are arranged so as to face each other across the substrate, A source potential wiring pattern formed on a portion different from the + side power supply wiring pattern and the − side power supply wiring pattern on one surface of the substrate The gate drive wiring pattern is laid out outside the other surface of the substrate, and the source potential wiring pattern and the gate drive wiring pattern face each other across the substrate. A plurality of discrete FET elements on the + side power supply wiring pattern, the − side power supply wiring pattern and the output wiring pattern are mounted in parallel, and the FET elements are switched simultaneously. .

この本発明のうち請求項２に記載の発明においては、上記基板の一方の面において上記＋側電源配線パターンおよび上記−側電源配線パターンとは異なる部分に形成されるソース電位配線パターンを上記基板の一方の面における外側にレイアウトするとともに、ゲート駆動配線パターンを上記基板の他方の面における外側にレイアウトして、上記ソース電位配線パターンと上記ゲート駆動配線パターンとを上記基板をはさんで対面するように配置しているため、配線インダクタンスが低減され、ＦＥＴ素子のゲートチャージ／ゲートディスチャージを高速に行う際に発生するリンギング現象が抑圧され、ＦＥＴ素子のターンオン／ターンオフ時誤動作を防止することができる。 In the invention according to a second aspect of the present invention, a source potential wiring pattern formed on a portion different from the + side power supply wiring pattern and the − side power supply wiring pattern on one surface of the substrate is provided on the substrate. with laying outside in one side of the gate driving wiring pattern laid outside at the other surface of the substrate, and the source potential wiring pattern and the gate driving wiring patterns facing across the substrate Therefore, the wiring inductance is reduced, the ringing phenomenon that occurs when the gate charge / gate discharge of the FET element is performed at a high speed is suppressed, and the malfunction at the turn-on / turn-off of the FET element can be prevented. .

また、本発明のうち請求項３に記載の発明は、請求項２に記載の発明において、上記ゲート駆動配線パターンを上記ＦＥＴ素子の端子幅より広くしたものである。 According to a third aspect of the present invention, in the second aspect of the present invention, the gate drive wiring pattern is wider than the terminal width of the FET element .

この本発明のうち請求項３に記載の発明においては、ゲート駆動配線パターンをＦＥＴ素子の端子幅より広くすることにより、基板は比誘電率が低いために配線インピーダンスが低減し、複数個のＦＥＴ素子を同時にターンオン／ターンオフする場合に各ゲート駆動電流のバランスがとれ、各ＦＥＴ素子のターンオン／ターンオフ時間のばらつきが抑圧され、特定のＦＥＴ素子への電流集中が回避できるようになるため、複数個のＦＥＴ素子を高速に同時オン／オフすることが可能となる。 In the invention according to claim 3 of the present invention, by making the gate drive wiring pattern wider than the terminal width of the FET element , the wiring impedance is reduced because the substrate has a low relative dielectric constant, so that a plurality of FETs are provided. When the elements are turned on / off at the same time, the gate drive currents are balanced, variation in turn-on / turn-off time of each FET element is suppressed, and current concentration on a specific FET element can be avoided. These FET elements can be simultaneously turned on / off at high speed.

また、本発明のうち請求項４に記載の発明は、本発明のうち請求項２または３のいずれか１項に記載の発明において、上記ゲート駆動配線パターンの共通パターンと上記ソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子を保護回路として組み込むようにしたものである。   According to a fourth aspect of the present invention, in the invention according to the second or third aspect of the present invention, the common pattern of the gate drive wiring pattern and the source potential wiring pattern In the meantime, a high resistance element that does not affect the switching characteristics is incorporated as a protection circuit.

この本発明のうち請求項４に記載の発明においては、ゲート駆動配線パターンの共通パターンとソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子（例えば、１０ｋΩ以上である。）を組み込むことにより、使用者が誤ってゲート端子を開放状態のままＦＥＴ素子のドレイン−ソース間に電源を印加した場合に、ゲート−ソース間電圧が０Ｖに保たれ、ＦＥＴ素子のゲートがＯＦＦ電位となるため、ＦＥＴ素子が破壊されない。   In the invention according to claim 4 of the present invention, a high resistance element (for example, 10 kΩ or more) which does not affect the switching characteristics between the common pattern of the gate drive wiring pattern and the source potential wiring pattern. ), The gate-source voltage is maintained at 0V and the gate of the FET element is turned off when the user accidentally applies power between the drain and source of the FET element with the gate terminal open. Since it becomes a potential, the FET element is not destroyed.

また、本発明のうち請求項５に記載の発明は、本発明のうち請求項１、２、３または４のいずれか１項に記載のＦＥＴモジュールを複数個並列接続して誘導加熱用インバータを構成したものである。 In addition, the invention according to claim 5 of the present invention is such that an induction heating inverter is provided by connecting a plurality of FET modules according to any one of claims 1, 2, 3 or 4 in parallel. It is composed.

この本発明のうち請求項５に記載の発明は、本発明のうち請求項１、２、３または４のいずれか１項に記載の発明によるＦＥＴモジュールを複数個並列接続しているため、大電流の高速スイッチング可能な誘導加熱用インバータを構成することができる。 Among the present inventions, the invention described in claim 5 has a large number of FET modules according to any one of claims 1, 2, 3 or 4 connected in parallel. An induction heating inverter capable of high-speed current switching can be configured.

また、本発明のうち請求項６に記載の発明は、本発明のうち請求項１、２、３または４のいずれか１項に記載のＦＥＴモジュールを複数個フルブリッジ接続して誘導加熱用インバータを構成したものである。 The invention according to claim 6 of the present invention is an induction heating inverter in which a plurality of FET modules according to any one of claims 1, 2, 3 or 4 of the present invention are connected in a full bridge. Is configured.

この本発明のうち請求項６に記載の発明は、本発明のうち請求項１、２、３または４のいずれか１項に記載のＦＥＴモジュールを複数個フルブリッジ接続しているため、大電流の高速スイッチング可能な誘導加熱用インバータを構成することができる。
Among the present inventions, the invention according to claim 6 is a large current because a plurality of FET modules according to any one of claims 1, 2, 3 or 4 of the present invention are full-bridge connected. An induction heating inverter capable of high-speed switching can be configured.

本発明は、以上説明したように構成されているので、大電流の高速スイッチング動作を行うことが可能になるという優れた効果を奏する。   Since the present invention is configured as described above, there is an excellent effect that a high-speed high-speed switching operation can be performed.

以下、添付の図面に基づいて、本発明によるＦＥＴモジュールおよび誘導加熱用インバータの実施の形態の一例について説明する。   Hereinafter, an example of an embodiment of an FET module and an induction heating inverter according to the present invention will be described with reference to the accompanying drawings.


図１（ａ）（ｂ）（ｃ）（ｄ）には本発明の実施の形態の一例によるＦＥＴモジュールの構成説明図が示されており、図２には、図１（ａ）（ｂ）（ｃ）（ｄ）に示す本発明によるＦＥＴモジュールの電気回路図が示されている。なお、図１（ａ）は本発明によるＦＥＴモジュールの正面図であり、図１（ｂ）は本発明によるＦＥＴモジュールの平面図、即ち、後述する基板１２のＡ面の表面を示す図であり、図１（ｃ）は後述する基板１２のＢ面の表面を示す図であり、図１（ｄ）は本発明によるＦＥＴモジュールの左側面図である。
FIGS. 1A, 1B, 1C, and 1D are explanatory diagrams of a configuration of an FET module according to an example of the embodiment of the present invention. FIGS. 2A and 2B show FIGS. (C) The electric circuit diagram of the FET module according to the present invention shown in (d) is shown. 1A is a front view of the FET module according to the present invention, and FIG. 1B is a plan view of the FET module according to the present invention, that is, a view showing the surface of the A surface of the substrate 12 described later. FIG. 1C is a view showing the surface of the B surface of the substrate 12 described later, and FIG. 1D is a left side view of the FET module according to the present invention.

この本発明によるＦＥＴモジュール１０は、後述する各構成物を一体化したＦＥＴハーフブリッジモジュールとして構成されている。   The FET module 10 according to the present invention is configured as an FET half-bridge module in which components described later are integrated.

このＦＥＴモジュール１０において、基板１２は、絶縁抵抗が大きい材料、即ち、絶縁材料としてガラスエポキシを用いて形成されている。   In this FET module 10, the substrate 12 is formed using a material having a high insulation resistance, that is, glass epoxy as an insulating material.

この基板１２は、電気的に絶縁された樹脂スペーサ１４を介して、放熱用ブロック１６に固定されている。   The substrate 12 is fixed to a heat radiation block 16 via an electrically insulated resin spacer 14.

また、複数個並列接続したＦＥＴ素子１８は、放熱用ブロック１６へビス２０で固定されており、複数個のディスクリートのＦＥＴ素子１８が並列実装されている。なお、この実施の形態においては、ＦＥＴ素子１８は１２個（６並列×２列）配設されており、図２に示す電気回路図においては、「ｎ＝６」である。   A plurality of FET elements 18 connected in parallel are fixed to the heat radiation block 16 with screws 20, and a plurality of discrete FET elements 18 are mounted in parallel. In this embodiment, twelve FET elements 18 (6 parallel × 2 columns) are arranged, and “n = 6” in the electric circuit diagram shown in FIG.

より詳細には、ＦＥＴモジュール１０における上面側に位置する基板１２の一方の面（本実施の形態においては、「Ａ面」と称する。）１２ａの内側に＋側電源配線パターンと−側電源配線パターンとをレイアウトし、Ａ面１２ａの表面たる外側にソース電位配線パターンをレイアウトしている。   More specifically, the + side power supply wiring pattern and the − side power supply wiring are arranged inside one surface (referred to as “A surface” in this embodiment) 12a of the substrate 12 positioned on the upper surface side in the FET module 10. A source potential wiring pattern is laid out outside the surface of the A plane 12a.

一方、ＦＥＴモジュール１０における下面側に位置する基板１２の他方の面（本実施の形態においては、「Ｂ面」と称する。）１２ｂの内側に出力配線パターンをレイアウトして、Ｂ面１２ｂの表面たる外側にゲート駆動配線パターンをレイアウトしている。なお、このゲート駆動配線パターンは広くされている。   On the other hand, the output wiring pattern is laid out inside the other surface (referred to as “B surface” in this embodiment) 12b of the substrate 12 located on the lower surface side of the FET module 10, and the surface of the B surface 12b. A gate drive wiring pattern is laid out outside. The gate drive wiring pattern is widened.

そして、＋側電源配線パターン、−側電源配線パターンおよび出力配線パターン上に６個のディスクリートのＦＥＴ素子１８を並列実装し、これら６個のＦＥＴ素子１８を同時にスイッチングできるように配線する。この際に、電源端子と出力端子とを基板１２のＡ面（Ｂ面）の中心部位に配置する。また、ゲート信号の入力コネクタならびにゲート抵抗を実装する。   Then, six discrete FET elements 18 are mounted in parallel on the + side power supply wiring pattern, the − side power supply wiring pattern, and the output wiring pattern, and the six FET elements 18 are wired so that they can be switched simultaneously. At this time, the power supply terminal and the output terminal are arranged at the central portion of the A surface (B surface) of the substrate 12. A gate signal input connector and a gate resistor are mounted.

さらに、ゲート駆動配線パターンの共通パターンとソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子をゲート保護抵抗たる保護回路として組み込む。   Further, a high resistance element that does not affect the switching characteristics is incorporated as a protection circuit as a gate protection resistor between the common pattern of the gate drive wiring pattern and the source potential wiring pattern.


以上の構成において、このＦＥＴモジュール１０においては、＋側電源配線パターンと−側電源配線パターンとを基板１２のＡ面１２ａの内側にレイアウトするとともに、出力配線パターンを基板１２のＢ面１２ｂの内側にレイアウトして、＋側電源配線パターンおよび−側電源配線パターンと出力配線パターンとを基板１２を構成する絶縁材料をはさんで対面するように配置しており、基板１２は絶縁材料よりなり絶縁抵抗が大きいため、銅板を空間に立体配線した場合と比べると、配線間隔を小さくすることが可能になり、配線インダクタンスの低減、即ち、高速スイッチングにおけるサージ電圧を低減することができるようになる。従って、ＦＥＴ素子１８の定格電流に対してディレーティングを大きく設定することができるため、ＦＥＴモジュール１０によれば、大電流の高速スイッチングが可能となる。
In the above configuration, in the FET module 10, the + side power supply wiring pattern and the − side power supply wiring pattern are laid out inside the A surface 12 a of the substrate 12, and the output wiring pattern is arranged inside the B surface 12 b of the substrate 12. The + side power supply wiring pattern and the-side power supply wiring pattern and the output wiring pattern are arranged so as to face each other with an insulating material constituting the substrate 12 interposed therebetween. The substrate 12 is made of an insulating material and insulated. Since the resistance is large, it is possible to reduce the wiring interval and to reduce the wiring inductance, that is, the surge voltage in high-speed switching, as compared with the case where the copper plate is three-dimensionally wired in the space. Accordingly, since the derating can be set large with respect to the rated current of the FET element 18, the FET module 10 can perform high-current high-speed switching.

また、ＦＥＴモジュール１０においては、ソース電位配線パターンをＡ面１２ａの表面たる外側にレイアウトするとともに、ゲート駆動配線パターンをＢ面１２ｂの表面たる外側にレイアウトして、ソース電位配線パターンとゲート駆動配線パターンとを基板１２を構成する絶縁材料をはさんで対面するように配置しているため、配線インダクタンスが低減され、ＦＥＴ素子１８のゲートチャージ／ゲートディスチャージを高速に行う際に発生するリンギング現象が抑圧され、ＦＥＴ素子１８のターンオン／ターンオフ時誤動作を防止することができる。   In the FET module 10, the source potential wiring pattern is laid out outside the surface of the A surface 12a, and the gate driving wiring pattern is laid out outside the surface of the B surface 12b. Since the pattern is arranged so as to face the insulating material constituting the substrate 12, the wiring inductance is reduced, and the ringing phenomenon that occurs when the gate charge / gate discharge of the FET element 18 is performed at high speed. Suppressed, it is possible to prevent malfunction of the FET element 18 when it is turned on / off.

さらに、ＦＥＴモジュール１０においては、ゲート駆動配線パターンを広くすることにより、基板１２は比誘電率が低いために配線インピーダンスが低減し、複数個のＦＥＴ素子１８を同時にターンオン／ターンオフする場合に各ゲート駆動電流のバランスがとれ、各ＦＥＴ素子１８のターンオン／ターンオフ時間のばらつきが抑圧され、特定のＦＥＴ素子１８への電流集中が回避できるようになるため、６個のＦＥＴ素子１８を高速に同時オン／オフすることが可能となる。   Further, in the FET module 10, by widening the gate drive wiring pattern, the substrate 12 has a low relative dielectric constant, so that the wiring impedance is reduced. When the plurality of FET elements 18 are simultaneously turned on / off, each gate is reduced. Since the drive current is balanced, variation in turn-on / turn-off time of each FET element 18 is suppressed, and current concentration on a specific FET element 18 can be avoided, so that the six FET elements 18 are simultaneously turned on at high speed. / Can be turned off.

さらにまた、ＦＥＴモジュール１０においては、ゲート駆動配線パターンの共通パターンとソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子（例えば、１０ｋΩ以上である。）を組み込むことにより、使用者が誤ってゲート素子を開放状態のままＦＥＴ素子のドレイン−ソース間に電源を印加した場合に、ゲート−ソース間電圧が０Ｖに保たれ、ＦＥＴ素子のゲートがＯＦＦ電位となるため、ＦＥＴ素子１８が破壊されない。   Furthermore, in the FET module 10, by incorporating a high resistance element (for example, 10 kΩ or more) that does not affect the switching characteristics between the common pattern of the gate drive wiring pattern and the source potential wiring pattern. When a user accidentally applies power between the drain and source of the FET element while the gate element is in an open state, the gate-source voltage is kept at 0 V, and the gate of the FET element becomes an OFF potential. The element 18 is not destroyed.

また、ＦＥＴモジュール１０においては、６個並列接続したＦＥＴ素子列を基板１２上のパターンでブリッジ接続し、電源端子と出力端子とを基板１２の面上の中心部位に配置し、電源配線パターンと出力配線パターンとを基板１２の内側にレイアウトし、ゲート駆動配線パターンを基板１２の外側たる表面にレイアウトしてハーフブリッジ回路を構成することにより、面電流が導電体の低インピーダンス部分の最短距離に流れやすくなる性質から、ゲート信号パターンへ出力電流の流入する現象を抑圧し、ゲート駆動電流が出力電流に振られる現象を回避できるため、大電流の高速スイッチング動作を行うことが可能となる。   In the FET module 10, six FET element arrays connected in parallel are bridge-connected with a pattern on the substrate 12, and a power supply terminal and an output terminal are arranged at a central portion on the surface of the substrate 12. By laying out the output wiring pattern inside the substrate 12 and laying out the gate drive wiring pattern on the outer surface of the substrate 12 to form a half-bridge circuit, the surface current can be reduced to the shortest distance of the low impedance portion of the conductor. Due to the property of facilitating flow, the phenomenon of the output current flowing into the gate signal pattern can be suppressed and the phenomenon of the gate drive current being swung to the output current can be avoided, so that a high-current high-speed switching operation can be performed.


ここで、このＦＥＴモジュール１０を複数個並列接続すると、誘導加熱用インバータを構成することができる。また、ＦＥＴモジュール１０を複数個フルブリッジ接続しても、誘導加熱用インバータを構成することができる。
Here, when a plurality of FET modules 10 are connected in parallel, an induction heating inverter can be configured. Further, even if a plurality of FET modules 10 are connected by a full bridge, an induction heating inverter can be configured.

即ち、ＦＥＴモジュール１０を複数個並列接続したり、あるいは、ＦＥＴモジュール１０を複数個フルブリッジ接続することにより、大電流の高速スイッチング可能な誘導加熱用インバータを構成することができる。   That is, by connecting a plurality of FET modules 10 in parallel or by connecting a plurality of FET modules 10 in a full bridge, an induction heating inverter capable of high-current and high-speed switching can be configured.


なお、上記した実施の形態においては、基板１２の材料として、絶縁抵抗が大きい材料、即ち、絶縁材料としてガラスエポキシを用いた場合について説明したが、基板の材料はガラスエポキシに限られるものではないことは勿論であり、例えば、セラミックなどの他の絶縁抵抗が大きい材料、即ち、絶縁材料を用いるようにしてもよい。
In the above-described embodiment, the case where a material having a high insulation resistance, that is, a glass epoxy is used as the insulating material has been described as the material of the substrate 12, but the material of the substrate is not limited to the glass epoxy. Of course, for example, another material having a high insulation resistance, such as ceramic, that is, an insulating material may be used.

本発明は、誘導加熱用高周波電源のインバータ回路に利用することができ、特に、高速スイッチングを必要とする高周波電源に利用することができる。   INDUSTRIAL APPLICABILITY The present invention can be used for an inverter circuit of a high frequency power supply for induction heating, and in particular, can be used for a high frequency power supply that requires high-speed switching.

図１（ａ）（ｂ）（ｃ）（ｄ）は、本発明の実施の形態の一例によるＦＥＴモジュールの構成説明図であり、図１（ａ）は本発明によるＦＥＴモジュールの正面図であり、図１（ｂ）は本発明によるＦＥＴモジュールの平面図、即ち、後述する基板のＡ面の表面を示す図であり、図１（ｃ）は後述する基板のＢ面の表面を示す図であり、図１（ｄ）は本発明によるＦＥＴモジュールの左側面図である。FIGS. 1A, 1B, 1C, and 1D are explanatory views of the configuration of an FET module according to an example of the embodiment of the present invention, and FIG. 1A is a front view of the FET module according to the present invention. FIG. 1B is a plan view of the FET module according to the present invention, that is, a diagram showing the surface of the A surface of the substrate described later, and FIG. 1C is a diagram showing the surface of the B surface of the substrate described later. FIG. 1 (d) is a left side view of the FET module according to the present invention. 図２は、図１（ａ）（ｂ）（ｃ）（ｄ）に示す本発明によるＦＥＴモジュールの電気回路図である。FIG. 2 is an electric circuit diagram of the FET module according to the present invention shown in FIGS. 1 (a), (b), (c) and (d).

符号の説明Explanation of symbols

１０ ＦＥＴモジュール
１２ 基板
１２ａ Ａ面
１２ｂ Ｂ面
１４ 樹脂スペーサ
１６ 放熱用ブロック
１８ ＦＥＴ素子
２０ ビス DESCRIPTION OF SYMBOLS 10 FET module 12 Board | substrate 12a A surface 12b B surface 14 Resin spacer 16 Heat radiation block 18 FET element 20 Screw

Claims (6)

絶縁材料よりなる基板の一方の面の中心部位に配置された＋側電源端子および−側電源端子からそれぞれ外側に向けて形成される＋側電源配線パターンおよび−側電源配線パターンを前記基板の一方の面における内側にレイアウトするとともに、前記基板の一方の面の中心部位に配置された出力端子から前記基板の他方の面に形成される出力配線パターンを前記基板の他方の面における内側にレイアウトして、前記基板の一方の面にレイアウトされた前記＋側電源配線パターンおよび前記−側電源配線パターンが前記基板の一方の面に占める領域と前記基板の他方の面にレイアウトされた前記出力配線パターンが前記基板の他方の面に占める領域とを前記基板をはさんで対面するようにして配置し、
前記＋側電源配線パターン、前記−側電源配線パターンおよび前記出力配線パターン上の複数個のディスクリートのＦＥＴ素子を並列実装し、前記ＦＥＴ素子を同時にスイッチングする
ことを特徴とするＦＥＴモジュール。 A + side power supply wiring pattern and a −side power supply wiring pattern formed outwardly from the + side power supply terminal and the −side power supply terminal, respectively, disposed at the central portion of one surface of the substrate made of an insulating material And laying out the output wiring pattern formed on the other surface of the substrate from the output terminal arranged at the central portion of the one surface of the substrate on the inner surface of the other surface of the substrate. The + side power supply wiring pattern and the − side power supply wiring pattern laid out on one side of the substrate occupy one side of the substrate and the output wiring pattern laid out on the other side of the substrate Is arranged so as to face the area that occupies the other surface of the substrate across the substrate,
A FET module comprising a plurality of discrete FET elements mounted in parallel on the + side power supply wiring pattern, the − side power supply wiring pattern, and the output wiring pattern, and simultaneously switching the FET elements. 絶縁材料よりなる基板の一方の面の中心部位に配置された＋側電源端子および−側電源端子からそれぞれ外側に向けて形成される＋側電源配線パターンおよび−側電源配線パターンを前記基板の一方の面における内側にレイアウトするとともに、前記基板の一方の面の中心部位に配置された出力端子から前記基板の他方の面に形成される出力配線パターンを前記基板の他方の面における内側にレイアウトして、前記＋側電源配線パターンおよび前記−側電源配線パターンと前記出力配線パターンとを前記基板をはさんで対面するように配置し、
前記基板の一方の面において前記＋側電源配線パターンおよび前記−側電源配線パターンとは異なる部分に形成されるソース電位配線パターンを前記基板の一方の面における外側にレイアウトするとともに、ゲート駆動配線パターンを前記基板の他方の面における外側にレイアウトして、前記ソース電位配線パターンと前記ゲート駆動配線パターンとを前記基板をはさんで対面するように配置し、
前記＋側電源配線パターン、前記−側電源配線パターンおよび前記出力配線パターン上の複数個のディスクリートのＦＥＴ素子を並列実装し、前記ＦＥＴ素子を同時にスイッチングする
ことを特徴とするＦＥＴモジュール。 A + side power supply wiring pattern and a −side power supply wiring pattern formed outwardly from the + side power supply terminal and the −side power supply terminal, respectively, disposed at the central portion of one surface of the substrate made of an insulating material are arranged on one side of the substrate. And laying out the output wiring pattern formed on the other surface of the substrate from the output terminal arranged at the central portion of the one surface of the substrate on the inner surface of the other surface of the substrate. The + side power supply wiring pattern and the-side power supply wiring pattern and the output wiring pattern are arranged so as to face each other across the substrate,
A source potential wiring pattern formed in a portion different from the + side power supply wiring pattern and the − side power supply wiring pattern on one surface of the substrate is laid out outside the one surface of the substrate, and a gate drive wiring pattern Laid out outside the other surface of the substrate, the source potential wiring pattern and the gate drive wiring pattern are arranged to face each other across the substrate ,
A FET module comprising a plurality of discrete FET elements mounted in parallel on the + side power supply wiring pattern, the − side power supply wiring pattern, and the output wiring pattern, and simultaneously switching the FET elements . 請求項２に記載のＦＥＴモジュールにおいて、
前記ゲート駆動配線パターンを前記ＦＥＴ素子の端子幅より広くした
ことを特徴とするＦＥＴモジュール。 The FET module according to claim 2, wherein
The gate drive wiring pattern is wider than the terminal width of the FET element
FET module characterized by the above. 請求項２または３のいずれか１項に記載のＦＥＴモジュールにおいて、
前記ゲート駆動配線パターンの共通パターンと前記ソース電位配線パターンとの間に、スイッチング特性に影響を与えない高抵抗素子を保護回路として組み込む
ことを特徴とするＦＥＴモジュール。 The FET module according to any one of claims 2 and 3,
A FET module comprising a high resistance element that does not affect switching characteristics as a protection circuit between the common pattern of the gate drive wiring pattern and the source potential wiring pattern. 請求項１、２、３または４のいずれか１項に記載のＦＥＴモジュールを複数個並列接続した誘導加熱用インバータ。 Induction heating inverter in which a plurality are connected in parallel FET module according to any one of claims 1, 2, 3 or 4. 請求項１、２、３または４のいずれか１項に記載のＦＥＴモジュールを複数個フルブリッジ接続した誘導加熱用インバータ。 An induction heating inverter in which a plurality of FET modules according to any one of claims 1, 2, 3, or 4 are connected in a full bridge.
JP2005202900A 2005-07-12 2005-07-12 FET module and induction heating inverter Active JP4364169B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005202900A JP4364169B2 (en) 2005-07-12 2005-07-12 FET module and induction heating inverter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005202900A JP4364169B2 (en) 2005-07-12 2005-07-12 FET module and induction heating inverter

Publications (2)

Publication Number Publication Date
JP2007028701A JP2007028701A (en) 2007-02-01
JP4364169B2 true JP4364169B2 (en) 2009-11-11

Family

ID=37788745

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005202900A Active JP4364169B2 (en) 2005-07-12 2005-07-12 FET module and induction heating inverter

Country Status (1)

Country Link
JP (1) JP4364169B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4830173B2 (en) * 2007-11-26 2011-12-07 三菱電機株式会社 Semiconductor switching device
JP5701684B2 (en) * 2011-05-23 2015-04-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645057A (en) * 1992-07-22 1994-02-18 Shimada Phys & Chem Ind Co Ltd Induction heating power source
JP3379224B2 (en) * 1994-06-20 2003-02-24 株式会社デンソー Load drive circuit
JP3275132B2 (en) * 1996-11-27 2002-04-15 株式会社日立製作所 Power converter
JP2001016871A (en) * 1999-06-25 2001-01-19 Matsushita Electric Works Ltd Power supply equipment
JP2003023777A (en) * 2001-07-04 2003-01-24 Toshiba Corp Inverter and motor integrated with inverter

Also Published As

Publication number Publication date
JP2007028701A (en) 2007-02-01

Similar Documents

Publication Publication Date Title
JP4277169B2 (en) Power semiconductor module
JP6400201B2 (en) Power semiconductor module
US8487407B2 (en) Low impedance gate control method and apparatus
JP6202195B2 (en) Semiconductor device
CN106531727A (en) Electronics Assembly with Interference-Suppression Capacitors
JP2004319992A (en) Modular configuration-type power semiconductor module
EP3348117B1 (en) Induction heating power supply apparatus
CN107492531B (en) Semiconductor device with a plurality of semiconductor chips
JP2020013987A (en) Power module structure
TW201503585A (en) Inverter with parallel power devices
CN107710580B (en) Circuit arrangement for fast switching of a converter
JPH08288456A (en) Power semiconductor module
JP4364169B2 (en) FET module and induction heating inverter
JP6585847B2 (en) Power module for electric motor
JPH0397257A (en) Large power semiconductor device
JP4170763B2 (en) Circuit structure for current switching circuit
JP4461639B2 (en) Semiconductor device
JP2017005808A (en) Power conversion device
US10218257B2 (en) Power converter having parallel-connected semiconductor switches
JP2011130626A (en) Module for semiconductor switch
JPWO2019146073A1 (en) Electronic module
TWI677172B (en) Snubber circuit and power semiconductor module and power supply device for induction heating
CN118136619B (en) Half-bridge structure of power module, power module and vehicle
JP2013504999A (en) Power semiconductor module and power semiconductor circuit device
JP2009259990A (en) Semiconductor module

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080916

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090303

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090811

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090818

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120828

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4364169

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130828

Year of fee payment: 4