JP4361838B2 - Lsi設計方法 - Google Patents
Lsi設計方法 Download PDFInfo
- Publication number
- JP4361838B2 JP4361838B2 JP2004174722A JP2004174722A JP4361838B2 JP 4361838 B2 JP4361838 B2 JP 4361838B2 JP 2004174722 A JP2004174722 A JP 2004174722A JP 2004174722 A JP2004174722 A JP 2004174722A JP 4361838 B2 JP4361838 B2 JP 4361838B2
- Authority
- JP
- Japan
- Prior art keywords
- timing
- value
- uncertainty
- lsi
- amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
図4は、図3のステップS1におけるタイミングの不確定量見積り処理の詳細フローチャートである。この不確定量見積りは、基本的には図3で説明したように各工程における設計処理の前に行われ、タイミングマージンの設定において考慮すべき各項目に対応する不確定量の見積りが行われる。その後の各工程においてタイミングの確定値が得られる場合には、その項目に対応する不確定量の考慮は不必要となり、その項目以外の項目に対する不確定量の合算が行われて、全体としての不確定量が決定されることになる。
12 回路見積り結果
13 sign off条件
14 Library
15 sign off
20 CPU
21 リード オンリー メモリ(ROM)
22 ランダム アクセス メモリ(RAM)
23 通信インタフェース
24 記憶装置
25 入出力装置
26 読み取り装置
27 バス
28 プログラム提供者
29 ネットワーク
30 可搬型記憶媒体
Claims (9)
- LSIの設計を行う計算機により実行されるLSI設計方法であって、
LSI設計の初期段階において、タイミングの設定に関連して考慮すべき各項目に対応して、該各項目がタイミングに与える影響が確定しないことよるタイミングの設定に関連して考慮すべき各項目がタイミングに与える影響であるタイミングの不確定値を、品種の回路仕様、動作条件、および、サインオフ条件に従ったモデルを生成することにより見積り、
LSI設計の各段階において、前記各項目がタイミングに与える影響が確定したか否かに対応して、前記不確定量の見積り結果を用いてタイミングマージンの値を設定して、各段階の設計を行い、設計工程内で、タイミングの設定に関連して考慮すべき各項目がタイミングに与える影響が確定されると、確定した情報を元に得られるタイミング確定値がタイミングマージンの値として設定されることを特徴とするLSI設計方法。 - 前記考慮すべき項目の1つとしてのクロック スキューの影響に対するタイミングの不確定量見積りにおいて、
クロック トリーの構造が予想できるか否かを判定し、予想できないとき、動作周波数に対応して不確定量を見積り、
予想できるとき、動作周波数とクロック トリーにおけるリーフの数とに対応して不確定量を見積ることを特徴とする請求項1記載のLSI設計方法。 - 前記考慮すべき項目の1つとしてのオン チップ ばらつきの影響に対するタイミングの不確定量見積りにおいて、
クロック トリーの構造を予想できるか否かを判定し、予想できないとき、動作周波数に対応して不確定量を見積り、
予想できるとき、オン チップ ばらつき係数と、クロック パスの分岐点からタイミングチェック対象のセルまでのパスの遅延量とに対応して不確定量を見積ることを特徴とする請求項1記載のLSI設計方法。 - 電源電圧降下量による遅延の劣化によるタイミングの不確定量を電圧降下量の予想値に基づき見積もることを特徴とする請求項1記載のLSI設計方法。
- 前記考慮すべき項目の1つとしてのクロストーク ディレイの影響に対するタイミングの不確定量見積りにおいて、
該不確定量を求めるための動作周波数に対応する、サイクルタイムに対するクロストークディレイの割合を表す係数の値を仮定し、該仮定値によってクロストーク対策条件が満足されるか否かを判定し、
満足されるとき、該仮定された値に対応してクロストークディレイの値を決定して不確定量を見積ることを特徴とする請求項1記載のLSI設計方法。 - 前記考慮すべき項目の1つとしてのフェーズ ロックド ループのジッタの影響に対するタイミングの不確定量見積りにおいて、
該フェーズ ロックド ループの特性値と分周回路の仕様とに応じて不確定量を見積ることを特徴とする請求項1記載のLSI設計方法。 - 前記考慮すべき項目の1つとしての仮配線と実配線とのギャップの影響に対するタイミングの不確定量見積りにおいて、
エリア見積りを行うか否かを判定し、行わないときには、該不確定量を求めるための動作周波数に対する係数の値を、ワイヤー ロード モデルに対応して設定して不確定量を見積り、
エリア見積りを行う場合には、該エリア見積り後に設計対象LSI専用のワイヤー ロード モデルを作成するか否かを判定し、作成しないときには、エリア見積もりの結果に基づいて汎用のワイヤー ロード モデルに対応して、該係数の値を設定して不確定量を見積り、
エリア見積り結果に基づいてワイヤー ロード モデルを作成するときには該専用ワイヤー ロード モデルに対応して、該係数の値を設定して不確定量を見積もることを特徴とする請求項1記載のLSI設計方法。 - LSIの設計を行う計算機によって使用されるプログラムであって、
LSI設計の初期段階において、タイミングマージンの設定に関連して考慮すべき各項目に対応して、該各項目がタイミングに与える影響が確定しないことによるタイミングの設定に関連して考慮すべき各項目がタイミングに与える影響であるタイミングの不確定値を、品種の回路仕様、動作条件、および、サインオフ条件に従ったモデルを生成することにより見積もる手順と、
LSI設計の各段階において、前記各項目がタイミングに与える影響が確定したか否かに対応して、前記不確定量の見積り結果を用いてタイミングマージンの値を設定して、各段階の設計を行い、設計工程内で、タイミングの設定に関連して考慮すべき各項目がタイミングに与える影響が確定されると、確定した情報を元に得られるタイミング確定値がタイミングマージンの値として設定する手順を計算機に実行させるためのプログラム。 - LSIの設計を行う計算機によって使用される記憶媒体であって、
LSI設計の初期段階において、タイミングの設定に関連して考慮すべき各項目に対応して、該各項目がタイミングに与える影響が確定しないことによるタイミングの設定に関連して考慮すべき各項目がタイミングに与える影響であるタイミングの不確定値を、品種の回路仕様、動作条件、および、サインオフ条件に従ったモデルを生成することにより見積るステップと、
LSI設計の各段階において、前記各項目がタイミングに与える影響が確定したか否かに対応して、前記不確定量の見積り結果を用いてタイミングマージンの値 を設定して、各段階の設計を行い、設計工程内で、タイミングの設定に関連して考慮すべき各項目がタイミングに与える影響が確定されると、確定した情報を元に得られるタイミング確定値がタイミングマージンの値として設定するステップとを計算機に実行させるプログラムを格納した計算機読出し可能可搬型記憶媒体。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004174722A JP4361838B2 (ja) | 2004-06-11 | 2004-06-11 | Lsi設計方法 |
US11/014,814 US7257789B2 (en) | 2004-06-11 | 2004-12-20 | LSI design method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004174722A JP4361838B2 (ja) | 2004-06-11 | 2004-06-11 | Lsi設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005352916A JP2005352916A (ja) | 2005-12-22 |
JP4361838B2 true JP4361838B2 (ja) | 2009-11-11 |
Family
ID=35461985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004174722A Expired - Fee Related JP4361838B2 (ja) | 2004-06-11 | 2004-06-11 | Lsi設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7257789B2 (ja) |
JP (1) | JP4361838B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7546562B1 (en) * | 2005-11-12 | 2009-06-09 | Cadence Design Systems, Inc. | Physical integrated circuit design with uncertain design conditions |
US7480881B2 (en) * | 2006-08-18 | 2009-01-20 | Lsi Logic Corporation | Method and computer program for static timing analysis with delay de-rating and clock conservatism reduction |
JP4946573B2 (ja) * | 2007-03-30 | 2012-06-06 | 富士通セミコンダクター株式会社 | デカップリングセル配置方法及びデカップリングセル配置装置 |
WO2009066431A1 (ja) | 2007-11-22 | 2009-05-28 | Panasonic Corporation | 半導体集積回路の製造システム、製造装置、製造方法、集積回路及び通信システム |
JP5060991B2 (ja) * | 2008-02-22 | 2012-10-31 | 株式会社日立製作所 | 集積回路の設計支援装置、集積回路の設計支援方法、集積回路の設計支援プログラム、及びこのプログラムが記録された記録媒体 |
US7926019B1 (en) * | 2008-02-29 | 2011-04-12 | Altera Corporation | Common clock path pessimism analysis for circuit designs using clock tree networks |
JP2012174111A (ja) * | 2011-02-23 | 2012-09-10 | Renesas Electronics Corp | タイミング解析方法、タイミング解析装置、およびタイミング解析プログラム |
CN102955869B (zh) | 2011-08-30 | 2015-04-08 | 国际商业机器公司 | 评估时钟偏移的方法和装置 |
JP2014142253A (ja) * | 2013-01-23 | 2014-08-07 | Fujitsu Semiconductor Ltd | 試験支援方法、試験支援プログラム、および試験支援装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5381524B2 (en) * | 1991-11-12 | 1997-07-08 | Chronology Corp | Automated development of timing diagrams for electrical circuits |
US5455931A (en) * | 1993-11-19 | 1995-10-03 | International Business Machines Corporation | Programmable clock tuning system and method |
US6005416A (en) * | 1997-05-02 | 1999-12-21 | International Business Machines Corporation | Compiled self-resetting CMOS logic array macros |
US6286128B1 (en) * | 1998-02-11 | 2001-09-04 | Monterey Design Systems, Inc. | Method for design optimization using logical and physical information |
JP2001196459A (ja) | 2000-01-14 | 2001-07-19 | Fujitsu Ltd | 半導体集積回路の設計方法と設計装置 |
US6647540B2 (en) * | 2001-11-08 | 2003-11-11 | Telefonaktiebolaget Lm Ericsson(Publ) | Method for reducing EMI and IR-drop in digital synchronous circuits |
US6594805B1 (en) * | 2001-11-13 | 2003-07-15 | Lsi Logic Corporation | Integrated design system and method for reducing and avoiding crosstalk |
US7096442B2 (en) * | 2003-07-10 | 2006-08-22 | Lsi Logic Corporation | Optimizing IC clock structures by minimizing clock uncertainty |
JP2005122298A (ja) * | 2003-10-14 | 2005-05-12 | Fujitsu Ltd | タイミング解析装置、タイミング解析方法及びプログラム |
US7400555B2 (en) * | 2003-11-13 | 2008-07-15 | International Business Machines Corporation | Built in self test circuit for measuring total timing uncertainty in a digital data path |
US7117457B2 (en) * | 2003-12-17 | 2006-10-03 | Sequence Design, Inc. | Current scheduling system and method for optimizing multi-threshold CMOS designs |
-
2004
- 2004-06-11 JP JP2004174722A patent/JP4361838B2/ja not_active Expired - Fee Related
- 2004-12-20 US US11/014,814 patent/US7257789B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7257789B2 (en) | 2007-08-14 |
US20050278672A1 (en) | 2005-12-15 |
JP2005352916A (ja) | 2005-12-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0677813B1 (en) | Method of target generation for multilevel hierachical circuit designs | |
US6971076B2 (en) | Method for estimating peak crosstalk noise based on separate crosstalk model | |
US9129078B1 (en) | Static timing analysis of integrated circuit designs with flexible noise and delay models of circuit stages | |
JP4061295B2 (ja) | デジタル回路の統計的タイミング解析のためのシステムおよび方法 | |
US10222852B2 (en) | Voltage and frequency balancing at nominal point | |
JP5104940B2 (ja) | 回路のジッタを計算する方法、論理装置及びシステム並びに回路のクロックツリーを合成する方法、論理装置及びシステム | |
US20080034338A1 (en) | Timing analysis method and device | |
JP2004252831A (ja) | Lsiの統計的遅延シミュレーション装置及びそのシミュレーション方法 | |
CN104981805B (zh) | 自动时钟树布线规则生成 | |
US8468478B2 (en) | Methods for measurement and prediction of hold-time and exceeding hold time limits due to cells with tied input pins | |
Han et al. | A global-local optimization framework for simultaneous multi-mode multi-corner clock skew variation reduction | |
US8255851B1 (en) | Method and system for timing design | |
US9165105B2 (en) | Rule checking for confining waveform induced constraint variation in static timing analysis | |
US8627263B2 (en) | Gate configuration determination and selection from standard cell library | |
JP4361838B2 (ja) | Lsi設計方法 | |
KR20040032109A (ko) | 해석 시스템 및 계층적 집적회로에서의 서브-모듈 디자인표현 | |
JP5262411B2 (ja) | 遅延時間解析装置,遅延時間解析方法および遅延時間解析プログラム | |
JP5119506B2 (ja) | 半導体集積回路の設計装置、そのデータ処理方法、およびその制御プログラム | |
US7945882B2 (en) | Asynchronous circuit logical verification method, logical verification apparatus, and computer readable storage medium | |
US8818784B1 (en) | Hardware description language (HDL) incorporating statistically derived data and related methods | |
US7203918B2 (en) | Delay and signal integrity check and characterization | |
CN113536726A (zh) | 用于最大瞬时峰值功率的矢量生成 | |
Posser et al. | Electromigration Inside Logic Cells | |
JP5338919B2 (ja) | 集積回路の消費電力算出方法、消費電力算出プログラム及び消費電力算出装置 | |
Agarwal et al. | An Efficient Timing Model of Flip-Flops Based on Artificial Neural Network |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080729 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081216 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090710 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090811 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090813 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130821 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |