JP4360597B2

JP4360597B2 - Substrate floating effect evaluation apparatus for fully depleted SOI and substrate floating effect evaluation method for fully depleted SOI

Info

Publication number: JP4360597B2
Application number: JP2003014041A
Authority: JP
Inventors: 圭司永瀬
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-01-22
Filing date: 2003-01-22
Publication date: 2009-11-11
Anticipated expiration: 2023-01-22
Also published as: JP2004228329A

Description

【０００１】
【発明の属する技術分野】
本発明は、完全空乏型ＳＯＩの基板浮遊効果評価装置および完全空乏型ＳＯＩの基板浮遊効果評価方法に関する。
【０００２】
【従来の技術】
絶縁体層の上にシリコン（Ｓｉ）層が形成されたＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）構造は、素子が形成されるＳｉ層の直下に絶縁体層が設けられるため、通常のバルクシリコンと比べて、ソフトエラー耐性が高く、さらには、寄生容量が低いことによって、動作速度が速く、消費電力が低いなどの利点を有している。
【０００３】
ＳＯＩは、例えば、低消費電力化および高速化が要求される携帯端末用機器において使用されている。
【０００４】
このようなＳＯＩには、完全空乏型ＳＯＩ（Ｆｕｌｌｙ−ＤｅｐｌｅｔｅｄＳＯＩ）と、部分空乏型ＳＯＩ（Ｐａｒｔｉａｌｌｙ−ＤｅｐｌｅｔｅｄＳＯＩ）の二つのタイプがある。
【０００５】
部分空乏型ＳＯＩでは、特に、基板浮遊効果によるキンク現象が生じることがあるが、このようなキンク現象を抑制するために、非特許文献１には、部分空乏型ＳＯＩで形成されたＭＯＳＦＥＴのゲート電極端部下の素子分離用フィールドシールドゲート電極下を通してボディ電位を固定する方法が示されている。
【０００６】
しかしながら、このようなボディ電位を固定化する方法を用いると、素子占有面積が増加してしまい、部分空乏型ＳＯＩで構成されたデバイスのレイアウト設計に制約を与えるおそれがある。
【０００７】
これに対して、完全空乏型ＳＯＩについては、バルクＭＯＳまたは部分空乏型ＳＯＩと比べて、急峻なサブスレッショルド特性、キンクレス現象、電流駆動能力の向上、動的な基板浮遊効果の安定性等において優れていることが論文にて報告されている。
【０００８】
【非特許文献１】
Ｓ．Ｍａｅｄａｅｔａｌ．， “ＡｎａｌｙｓｉｓｏｆＤｅｌａｙＴｉｍｅＩｎｓｔａｂｉｌｉｔｙＡｃｃｏｒｄｉｎｇｔｏｔｈｅＯｐｅｒａｔｉｎｇＦｒｅｑｕｅｎｃｙｉｎＦｉｅｌｄＳｈｉｅｌｄＩｓｏｌａｔｅｄＳＯＩＣｉｒｃｕｉｔｓ”，ＩＥＥＥＴｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ４５（７）ｐ１４７９，１９９８
【０００９】
【発明が解決しようとする課題】
しかしながら、完全空乏型ＳＯＩ構造の完全空乏型ＳＯＩデバイスにおいても、構造上ボディ電位を固定化しないと、ボディ電位の変動によって、デバイスの特性が変動すると考えられる。
【００１０】
図１０は、完全空乏型ＳＯＩ２００の模式的な断面図を示す。
【００１１】
完全空乏型ＳＯＩ２００は、基板２０１上の全面にわたって、絶縁体層である酸化膜２０２が設けられており、酸化膜２０２の所定の表面に凹部が形成されている。酸化膜２０２の凹部内にはシリコン層２０３が設けられており、シリコン層２０３の中央部上にはゲート電極２０４が設けられている。シリコン層２０３内には、ソース部２０５およびドレイン部２０６が、ボディ部２０７を挟んで設けられている。完全空乏型ＳＯＩ２００では、シリコン層２０３の厚さが、部分空乏型ＳＯＩの場合と比較して、薄くなるように構成されている。
【００１２】
図１１は、完全空乏型ＳＯＩ構造のトランジスタを含む典型的なインバータ回路１０の等価回路図である。
【００１３】
インバータ回路１０は、第１のインバータ２０と、第２のインバータ４０とを含んでおり、第１のインバータ２０および第２のインバータ４０は、それぞれ、ＣＭＯＳ論理ゲートである。第１のインバータ２０は、ＰＭＯＳトランジスタ２１と、ＮＭＯＳトランジスタ２６とを含み、第２のインバータ４０は、ＰＭＯＳトランジスタ４１と、ＮＭＯＳトランジスタ４６とを含む。
【００１４】
第１のインバータ２０において、ＰＭＯＳトランジスタ２１のゲート電極２２は、ＮＭＯＳトランジスタ２６のゲート電極２７と接続されている。ＰＭＯＳトランジスタ２１のソース部２３は、電源電圧Ｖｄｄに接続されており、ＮＭＯＳトランジスタ２６のソース部２９は、接地されている。ＰＭＯＳトランジスタ２１のドレイン部２４およびＮＭＯＳトランジスタ２６のドレイン部２８は、第１のインバータ２０の出力部３２にそれぞれ接続されている。
【００１５】
第１のインバータ２０において、出力部３２は、ＮＭＯＳトランジスタ２６のボディ部３４に対して、容量Ｃ１のコンデンサ３３によって容量結合された状態と等価になっており、また、ＮＭＯＳトランジスタ２６のボディ部３４は、接地に対して、容量Ｃ２のコンデンサ３５によって容量結合された状態と等価になっている。
【００１６】
また、出力部３２は、ＰＭＯＳトランジスタ２１のボディ部３７に対して、容量Ｃ５のコンデンサ３６によって容量結合された状態と等価になっており、また、ＰＭＯＳトランジスタ２１のボディ部３７は、電源電圧Ｖｄｄに対して、容量Ｃ６のコンデンサ３８によって容量結合された状態と等価になっている。
【００１７】
第２のインバータ４０において、ＰＭＯＳトランジスタ４１のゲート電極４２およびＮＭＯＳトランジスタ４６のゲート電極４７は、第１のインバータ２０の出力部３２にそれぞれ接続されている。ＰＭＯＳトランジスタ４１のソース電極４３は、電源電圧Ｖｄｄに接続されており、ＮＭＯＳトランジスタ４６のソース電極４９は、接地されている。ＰＭＯＳトランジスタ４１のドレイン電極４４およびＮＭＯＳトランジスタ４６のドレイン電極４８は、第２のインバータ４０の出力部５２にそれぞれ接続されている。
【００１８】
第２のインバータ４０において、出力部５２は、ＮＭＯＳトランジスタ４６のボディ部５４に対して、容量Ｃ３のコンデンサ５３によって容量結合された状態と等価になっており、また、ＮＭＯＳトランジスタ４６のボディ部５４は、接地に対して、容量Ｃ４のコンデンサ５５によって容量結合された状態と等価になっている。
【００１９】
また、出力部５２は、ＰＭＯＳトランジスタ４１のボディ部５７に対して、容量Ｃ７のコンデンサ５６によって容量結合された状態と等価になっており、また、ＰＭＯＳトランジスタ４１のボディ部５７は、電源電圧Ｖｄｄに対して、容量Ｃ８のコンデンサ５８によって容量結合された状態と等価になっている。
【００２０】
ここで、ＰＭＯＳトランジスタ２１のゲート電極２２およびＮＭＯＳトランジスタ２６のゲート電極２７に入力される電圧をＶ_１で示し、第１のインバータ２０の出力部３２の電圧をＶ_２で示し、第２のインバータ４０の出力部５２の電圧をＶ_３で示している。
【００２１】
図１２は、第１のインバータ２０の構造を示す模式的な断面図である。
【００２２】
基板５０上には、空乏層５１が設けられており、空乏層５１上には、埋め込み酸化膜５２が設けられている。
【００２３】
埋め込み酸化膜５２上の所定の領域には、ＰＭＯＳトランジスタ２１のゲート電極２２が設けられており、ＰＭＯＳトランジスタ２１のゲート電極２２の下方の埋め込み酸化膜５２内には、ＰＭＯＳトランジスタ２１のソース部２３およびドレイン部２４がボディ部３７を挟んで設けられている。
【００２４】
埋め込み酸化膜５２上の別の領域には、ＮＭＯＳトランジスタ２６のゲート電極２７が設けられており、ＮＭＯＳトランジスタ２６のゲート電極２７の下方の埋め込み酸化膜５２内には、ＮＭＯＳトランジスタ２６のソース部２９およびドレイン部２８がボディ部３４を挟んで設けられている。
【００２５】
図１２は、第１のインバータ２０の構造を示したが、第２のインバータ４０の構造は、第１のインバータ２０の構造と、参照符号が異なる点を除いて、同様である。
【００２６】
図１３は、第１のインバータ２０に入力される電圧および第１のインバータ２０から出力される電圧の時間変化と、第１のインバータ２０におけるＮＭＯＳトランジスタ２６のボディ部３４のボディ電位の時間変化の考察予測図を示す。
【００２７】
図１３（ａ）は、ＰＭＯＳトランジスタ２１のゲート電極２２およびＮＭＯＳトランジスタ２６のゲート電極２７に入力される電圧の時間変化と、出力部３２から出力される電圧の時間変化を示し、図１３（ｂ）は、ＮＭＯＳトランジスタ２６のボディ部３４のボディ電位Ｖｂ_１の時間変化を示している。
【００２８】
以下に、図１３のグラフと対応させて、ボディ電位Ｖｂ_１の時間変化を説明する。
【００２９】
入力電圧Ｖ_１が電源電圧レベルに達するまでの時間および電源電圧レベルに達した当初の期間Ｔ_１において、ボディ部３４のボディ電位Ｖｂ_１は、ボディ部３４と、主にゲート電極２７および出力部３２との容量結合により決定される。期間Ｔ_１では、始めに、ボディ部３４とゲート電極２７とのカップリングにより印加される電圧の上昇に伴ってボディ電位Ｖｂ_１が上昇し、その後、ボディ部３４とドレイン部２８とのカップリングによりボディ電位Ｖｂ_１が下降する。期間Ｔ_１において、出力電圧Ｖ_２は、入力電圧Ｖ_１が上昇するのにともなって減少している。
【００３０】
入力電圧Ｖ_１が電源電圧レベルで保持され、最後に減少し始める期間Ｔ_２では、出力電圧Ｖ_２はＧＮＤレベルでほぼ一定である。このように、ドレイン部２８のドレイン電圧はＧＮＤレベルであるため、ドレイン部２８においてインパクトイオン化が起こらない。したがって、ボディ電位Ｖｂ_１は、期間Ｔ_２において、ほぼ平衡状態を保っている。
【００３１】
入力電圧Ｖ_１がゼロにまで減少して、ゼロで保持される期間Ｔ_３では、期間Ｔ_１と同様に、ボディ部３４のボディ電位Ｖｂ_１は、ボディ部３４と、ゲート電極２７および出力部３２との容量結合により決定される。期間Ｔ_３では、始めに、ボディ部３４とゲート電極２７とのカップリングによりボディ電位Ｖｂ_１が下降し、その後、ボディ部３４とドレイン部２８とのカップリングによりボディ電位Ｖｂ_１が上昇する。期間Ｔ_３において、出力電圧Ｖ_２は、電源電圧レベルに達するように増加している。
【００３２】
入力電圧Ｖ_１がゼロで保持される期間Ｔ_４では、出力電圧Ｖ_２は電源電圧レベルでほぼ一定である。このとき、ドレイン部２８のドレイン電圧は、電源電圧レベルであるので、ドレイン部２８においてインパクトイオン化が起こると考えられる。
【００３３】
ボディ部３４のボディ電位Ｖｂ_１は、図１１のＮＭＯＳトランジスタ２６の等価回路に示されるように、インパクトイオン化によるインパクトイオン化電流Ｉ_１により発生したホールの蓄積量と、ボディ−ソース部のＰＮ接合ダイオードでの順方向電流Ｉ_２によるホールの消滅量とのバランスにより決定されると考えられる。
【００３４】
ホールの消滅量は作製されたデバイスに応じて固定的であるのに対して、ホールの蓄積量は、インパクトイオン化に依存するため、バイアス電圧に応じて変動すると考えられる。また、インパクトイオン化に対するバイアス電圧を一定にする場合においても、ホールの蓄積量は、発振周波数に応じて変動すると考えられる。
【００３５】
なお、図１３では、第１のインバータ２０に入力される電圧および第１のインバータ２０から出力される電圧の時間変化と、第１のインバータ２０のＮＭＯＳトランジス２６のボディ部３４のボディ電位Ｖｂ_１の時間変化の考察予測図を示したが、第２のインバータ４０のＮＭＯＳトランジスタ４６のボディ部５４も、同様に、ボディ部５４のボディ電圧は変動し、その変動量は、ホールの蓄積量と、ホールの消滅量によって決定されると考えられる。また、第１のインバータ２０のＰＭＯＳトランジスタ２１のボディ部３７も、第２のインバータ４０のＰＭＯＳトランジスタ４１のボディ部５７も、同様に、ボディ部のボディ電圧は変動し、その変動量は、電子の蓄積量と、電子の消滅量によって決定されると考えられる。
【００３６】
上述したように、完全空乏型ＳＯＩデバイスにおいても、完全空乏型ＳＯＩデバイスの動作状態に応じて、ボディ電位Ｖｂ_１が変動することが予測される。ボディ電位Ｖｂ_１が変動すると、完全空乏型ＳＯＩを含むデバイスの動作が不安定になり、悪影響をおよぼす。したがって、ボディ電位Ｖｂ_１の変動を防止するために、ボディ電位Ｖｂ_１の変動を正確に評価することが必要となる。
【００３７】
本発明の目的は、完全空乏型ＳＯＩ構造のトランジスタを含むリングオシレータ回路の回路伝播遅延特性を評価することにより、完全空乏型ＳＯＩの動的な基板浮遊効果を評価する方法および装置を提供することである。
【００３８】
【課題を解決するための手段】
本発明の完全空乏型ＳＯＩの基板浮遊効果評価方法は、定のゲート段数のゲートを含むリングオシレータ回路に異なる複数の電源電圧を印加して、前記印加される電源電圧に対応した発振周波数を測定する第１の測定工程であって、前記ゲートは、複数の完全空乏型ＳＯＩ構造のトランジスタで構成された、第１の測定工程と、前記所定のゲート段数とは異なるゲート段数のゲートを含むリングオシレータ回路に異なる複数の電源電圧を印加して、前記印加される電源電圧に対応した発振周波数を測定する第２の測定工程であって、前記所定のゲート段数とは異なるゲート段数のゲートは、複数の完全空乏型ＳＯＩ構造のトランジスタで構成された、第２の測定工程と、各リングオシレータ回路のゲート段数をＮとし、前記第１の測定工程および前記第２の測定工程において測定された発振周波数をｆ _０とし、ゲート１段あたりの伝播遅延時間をＴｐｄとしたとき、前記ＴｐｄをＴｐｄ＝１／（２×Ｎ×ｆ _０）により算出する工程と、各リングオシレータ回路に印加した電源電圧および前記ゲート１段あたりの伝播遅延時間に基づいて、式（５）〜（７）を用いて、前記ゲートに含まれるトランジスタの動的な反転閾値電圧を算出する工程とを包含し、該完全空乏型ＳＯＩの基板浮遊効果を、該反転閾値電圧の周波数依存特性によって代替的に評価することを特徴とする。
Ｃｏｘ＝ε０×εｏｘ×Ｌ×Ｗ／Ｔｏｘ（５）
Ｖｄｄ＝Ｖｔｈ＋ｋ’×（Ｖｄｄ／Ｔｐｄ） ^１／α （６）
ｋ’＝（（ｋ×Ｃ１×Ｌ）／（μ×Ｃｏｘ×Ｗ）） ^１／α （７）
ここに、
Ｃｏｘは、ゲート酸化膜容量であり、
ε０は、真空の誘電率であり、
εｏｘは、酸化膜比誘電率であり、
Ｌは、トランジスタのチャンネル長であり、
Ｗは、トランジスタのチャンネル幅であり、
Ｔｏｘは、ゲート酸化膜厚であり、
Ｖｄｄは、前記電源電圧であり、
Ｖｔｈは、前記反転閾値電圧であり、
Ｔｐｄは、前記伝播遅延時間であり、
αは、ショートチャンネル領域の高電界キャリア速度飽和現象を考慮した定数であり、例えば１．３であり、
ｋは、実測伝播遅延時間への合わせ込み補正係数であり、
Ｃ１は、回路の負荷容量であり、
μは、キャリア移動度である。
【００３９】
前記反転閾値電圧を評価する工程において、前記ゲート１段あたりの伝播遅延時間を、前記トランジスタのＲＣ時定数近似式に適用するものであり、前記ゲート１段あたりの伝播遅延時間をＴｐｄとして、前記Ｔｐｄは、回路の負荷容量をＣｌ、トランジスタの駆動能力をＩｄｓ、回路への供給電源電圧をＶｄｄ、実測伝播遅延時間への合わせ込み補正係数をｋとすると、
Ｔｐｄ∝ｋ×Ｃｌ×（Ｖｄｄ／Ｉｄｓ）（３）
に近似でき、トランジスタの駆動能力Ｉｄｓは、キャリア移動度をμ、ゲート酸化膜容量をＣｏｘ、チャネル幅をＷ、チャネル長をＬ、ゲート電圧をＶｇｓ、トランジスタ反転閾値電圧をＶｔｈとすると、
Ｉｄｓ＝μ×Ｃｏｘ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ） ^α （４）
にて算出され、前記式（４）および前記式（５）で示されるＩｄｓ、Ｃｏｘを前記式（３）に代入し、前記代入した式（３）をＶｄｄと（Ｖｄｄ／Ｔｐｄ） ^１／α の関係で整理して前記式（６）を得ることを特徴としてもよい。
【００４０】
前記第１の測定工程および前記第２の測定工程において、各リングオシレータ回路の発振周波数を分周器によって分周することを特徴としてもよい。
【００４１】
前記ゲート１段あたりの伝播遅延時間をＴｐｄとしたとき、前記ＴｐｄをＴｐｄ＝１／（２×Ｎ×ｆ _０）により算出する工程において、同じ電源電圧に対応したゲート１段あたりの伝播遅延時間に基づいて正規化伝播遅延時間を算出し、前記正規化伝播遅延時間と前記発振周波数の相関関係を解析することによって、前記正規化伝播遅延時間に対する前記電源電圧および前記発振周波数の依存性を評価するために正規化伝播遅延時間を用いることを特徴としてもよい。
【００４２】
前記反転閾値電圧を算出する工程において、前記発振周波数に対する前記反転閾値電圧の依存性を算出することを特徴としてもよい。
【００４３】
前記反転閾値電圧を算出する工程において算出された、前記発振周波数に対する前記反転閾値電圧の依存性は、５％増えたゲート１段あたりの伝播遅延時間に対応する発振周波数と前記電源電圧との相関解析結果と、単体のトランジスタのドレイン電流とゲート電圧により、定電流法にて導出した静的なトランジスタ反転閾値電圧とドレイン電圧との相関解析結果とを、比較解析することにより、前記動的なトランジスタ反転閾値電圧の変動要因を推定することに用いられることを特徴としてもよい。
【００４４】
前記反転閾値電圧を評価する工程において、前記トランジスタのボディ部に印加するバイアス電圧に基づいて、全空乏型ＳＯＩ構造のトランジスタに対する動的な反転閾値電圧の変動要因を検証することを特徴としてもよい。
【００４５】
本発明の完全空乏型ＳＯＩの基板浮遊効果評価装置は、請求項１〜７のいずれかに記載の完全空乏型ＳＯＩの基板浮遊効果評価方法を用い、複数の完全空乏型ＳＯＩ構造のトランジスタで構成されたゲートを異なるゲート段数含む各リングオシレータ回路における完全空乏型ＳＯＩの基板浮遊効果を評価する完全空乏型ＳＯＩの基板浮遊効果評価装置であって、複数の電源電圧がそれぞれ印加された各リングオシレータ回路の発振周波数を測定する発振周波数測定器と、前記発振周波数測定器にて測定された各リングオシレータ回路の発振周波数と、各リングオシレータ回路のゲート段数と、各電源電圧とに基づいて、前記ゲートに含まれるトランジスタの動的な反転閾値電圧を評価する評価器とを備え、該完全空乏型ＳＯＩの基板浮遊効果が、該反転閾値電圧の周波数依存特性によって代替的に評価されることを特徴とする。
【００４６】
【発明の実施の形態】
（本発明の原理）
以下に、本発明の原理を、完全空乏型ＳＯＩの動的な基板浮遊効果に基づいて説明する。
【００４７】
図１は、完全空乏型ＳＯＩの基板浮遊効果評価装置１００の模式的なブロック図である。
【００４８】
完全空乏型ＳＯＩの基板浮遊効果評価装置１００は、異なるゲート段数のゲート（ゲート回路またはゲート手段）を含む各リングオシレータ回路における完全空乏型ＳＯＩの基板浮遊効果を評価する。ゲートは、複数の完全空乏型ＳＯＩ構造のトランジスタを含む。
【００４９】
完全空乏型ＳＯＩの基板浮遊効果評価装置１００は、各リングオシレータ回路６０の発振周波数を測定する発振周波数測定器７０と、発振周波数測定器７０にて測定された周波数に基づいて、リングオシレータ回路６０の反転閾値電圧を算出する評価器８０とを含む。各ゲートはインバータ（またはインバータ手段）として機能する。
【００５０】
リングオシレータ回路６０は、例えば、図１１で示したようなインバータ回路１０であってもよい。また、図１１で示したインバータ回路１０は、二つのインバータ（ゲート）を含んでいるが、リングオシレータ回路６０は、少なくともリングオシレータ回路６０が発振可能なゲート段数のゲートを含んでいればよい。リングオシレータ回路６０が正常に発振するためには、一般に素数段で構成されたゲートが必要といわれている。
【００５１】
所定のゲート段数のゲートを含むリングオシレータ回路６０に所定の電源電圧を印加した後、発振周波数測定器７０において、そのリングオシレータ回路６０の発振周波数を測定する。評価器８０では、測定された発振周波数およびリングオシレータ回路６０のゲート段数から、リングオシレータ回路６０のゲート１段あたりの伝播遅延時間を算出する。
リングオシレータ回路６０に印加する電源電圧の大きさを変化させると、リングオシレータ回路６０の発振周波数は変化し、その発振周波数の変化に応じて、リングオシレータ回路６０のゲート１段あたりの伝播遅延時間も変化する。
【００５２】
ゲート１段あたりの伝播遅延時間Ｔｐｄは、測定された発振周波数をｆｏ、リングオシレータ回路６０に含まれるゲート段数をＮとすると、
Ｔｐｄ＝１／（２×Ｎ×ｆｏ）（１）
にて算出される。
【００５３】
このゲート１段あたりの伝播遅延時間Ｔｐｄの分解能は、周波数測定器７０の測定分解能の制限を受けるため、周波数測定器７０の測定分解能が低いと、特に、高周波に対応するゲート１段あたりの伝播遅延時間Ｔｐｄの精度が低下する。
【００５４】
その場合、周波数測定器７０として、分周器を使用し、リングオシレータ回路６０の発振周波数を分周することで、リングオシレータ回路６０の発振周波数を正確に測定することができる。
【００５５】
図２は、周波数測定器７０として分周器を使用している、完全空乏型ＳＯＩの基板浮遊効果評価装置１００を示す。図２において、リングオシレータ回路６０がＮ個のゲートを含むように示している。
【００５６】
次いで、ゲート段数が異なる別のリングオシレータ回路６０を使用して、電源電圧を同様に変化させながら、そのリングオシレータ回路６０の発振周波数を発振周波数測定器７０にて測定し、評価器８０にて、そのリングオシレータ回路６０のゲート１段あたりの遅延伝播時間Ｔｐｄを算出する。
【００５７】
このようなリングオシレータ回路６０のゲート１段あたりの遅延伝播時間Ｔｐｄの算出を、用意された全てのリングオシレータ回路６０に対しておこなう。
【００５８】
次に、上記（１）式で算出されたゲート１段あたりの伝播遅延時間Ｔｐｄを用いて、各リングオシレータ回路６０のゲート１段あたりの伝播遅延時間の発振周波数依存性特性を評価する。
【００５９】
このゲート１段あたりの伝播遅延時間の発振周波数依存性特性評価では、トランジのスイッチング周波数の違いを、リングオシレータ回路６０に含まれるゲート段数に応じた発振周波数の違いで代替する。また、リングオシレータ回路６０に供給する電源電圧を変化させることにより、基板浮遊効果に影響すると考えられるインパクトイオン化の発生量が変化する影響を評価する。
【００６０】
具体的には、電源電圧をパラメータにして、ゲート１段あたりの伝播遅延時間と発振周波数との相関解析を行う。この相関解析では、ゲート１段あたりの伝播遅延時間の変化傾向を把握する目的で、ゲート１段あたりの伝播遅延時間を正規化伝播遅延時間に変換する。
【００６１】
正規化伝播遅延時間Ｔｐｄ＿ｎｏｒは、
Ｔｐｄ＿ｎｏｒ＝Ｔｐｄ（ｆ＿ｍｅａｓ）／Ｔｐｄ（ｆ＿ｍｉｎ）（２）
にて算出される。ここで、Ｔｐｄ（ｆ＿ｍｉｎ）は、同一電源電圧での最小発振周波数におけるゲート１段あたりの伝播遅延時間を示し、Ｔｐｄ（ｆ＿ｍｅａｓ）は、測定された任意の発振周波数でのゲート１段あたりの伝播遅延時間を示す。
【００６２】
次に、この正規化伝播遅延時間の発振周波数に対する依存性特性の原因を究明するために、発振周波数に対して正規化伝播遅延時間が変動する要因として考えられるトランジスタのボディ電位の発振周波数依存性を評価する。
【００６３】
このボディ電位の発振周波数依存性評価では、直接的にボディ電位を測定することが困難であるため、ボディ電位をトランジスタ反転閾値電圧で代替する。
【００６４】
以下に、任意の電源電圧、発振周波数でのトランジスタ反転閾値電圧の導出について説明する。
【００６５】
ゲート１段あたりの伝播遅延時間ＴｐｄをトランジスタのＲＣ時定数近似式に適用する。具体的には、ゲート１段あたりの伝播遅延時間Ｔｐｄは、回路の負荷容量をＣｌ、トランジスタの駆動能力をＩｄｓ、回路への供給電源電圧をＶｄｄ、実測伝播遅延時間への合わせ込み補正係数をｋとすると、
Ｔｐｄ∝ｋ×Ｃｌ×（Ｖｄｄ／Ｉｄｓ）（３）
にて近似できる。また、トランジスタの駆動能力は、キャリア移動度をμ、ゲート酸化膜容量をＣｏｘ、チャネル幅をＷ、チャネル長をＬ、ゲート電圧をＶｇｓ、トランジスタ反転閾値電圧をＶｔｈとすると、
Ｉｄｓ＝μ×Ｃｏｘ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）^α （４）
にて算出される。αは、ショートチャネル領域の高電界によるキャリア速度飽和現象を考慮して、α＝１．３としてトランジスタ駆動能力Ｉｄｓを見積もる。上記（４）式に含まれる、ゲート酸化膜容量Ｃｏｘは、真空誘電率をε０、酸化膜比誘電率をεｏｘ、ゲート酸化膜厚をＴｏｘとすると、
Ｃｏｘ＝ε０×εｏｘ×Ｌ×Ｗ／Ｔｏｘ（５）
にて算出される。
【００６６】
上記（４）、（５）式で示されるＩｄｓ、Ｃｏｘを（３）式に代入し、（３）式をＶｄｄと（Ｖｄｄ／Ｔｐｄ）^１／αの関係で整理すると
Ｖｄｄ＝Ｖｔｈ＋ｋ′×（Ｖｄｄ／Ｔｐｄ）^１／α （６）
と表現できる。ここでｋ′は、
ｋ′＝（（ｋ×Ｃｌ×Ｌ）／（μ×Ｃｏｘ×Ｗ））^１／α（７）
である。
【００６７】
上記（６）式より、電源電圧の変化に応じた所定のゲート段数のリングオシレータ回路６０の発振周波数から算出されたゲート１段あたりの伝播遅延時間Ｔｐｄを用いて、電源電圧および発振周波数の変化に基づいた動的なトランジスタ反転閾値電圧Ｖｔｈを算出する。
【００６８】
次に、上記にて算出された動的なトランジスタ反転閾値電圧の変動要因を解析する。
【００６９】
このために、変動要因として考えられるインパクトイオン化発生量のゲート１段あたりの伝播遅延時間変動への影響度の評価について以下に説明する。
【００７０】
単体トランジスタの動作で考察した場合、インパクトイオン化発生度合いの確認は、ＤＣ的（静的）に測定したトランジスタ反転閾値電圧のドレイン電圧依存性により評価可能である。ＤＣ的なトランジスタ反転閾値電圧は、一般的にトランジスタのドレイン電流Ｉｄｓとゲート電圧Ｖｇｓ特性測定データを用いて、定電流法または最大相互コンダクタンス（Ｇｍ＿ｍａｘ）法にて算出可能である。算出されたＤＣ的なトランジスタ反転閾値電圧Ｖｔｈをドレイン電圧依存性にて評価することで、ＤＣ的なトランジスタ反転閾値電圧が急激に低下するドレイン電圧領域を、インパクトイオン化が発生しているバイアス領域として確認できる。
【００７１】
このＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性評価に対応させて、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数と電源電圧依存性の評価を行い、ＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性での傾向と、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧依存性での傾向とを比較解析し、二つの依存性での傾向に対する相関性を評価することで、動的なトランジスタ反転閾値電圧の変動要因として、インパクトイオン化の影響度合いを評価確認することができる。
【００７２】
具体的には、ＤＣ的なトランジスタ反転閾値電圧が急激に低下するドレイン電圧領域と同じ電源電圧領域では、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧に対する傾向傾きは、それ以外の領域に比べ、インパクトイオン化により緩やかになることが評価確認できる。
【００７３】
これまでの解析により、完全空乏型ＳＯＩトデバイスでの基板浮遊効果の要因として、インパクトイオン化による動的なボディ電位変動が確認される。
【００７４】
この要因に対して検証する手法を以下に説明する。
【００７５】
上述した解析により、ボディ電位の変動は、正規化伝播遅延時間の発振周波数特性にて評価可能であることが確認できている。
【００７６】
そこで、ボディ電位を固定化した完全空乏型ＳＯＩ構造のトランジスタを含むリングオシレータ回路での正規化伝播遅延時間の発振周波数特性と、ボディ電位を固定化していない完全空乏型ＳＯＩ構造のトランジスタを含むリングオシレータ回路での正規化伝播遅延時間の発振周波数特性とを、比較解析することで、完全空乏型ＳＯＩデバイスでの基板浮遊効果の要因として、インパクトイオン化による動的なボディ電位変動が検証確認できる。
【００７７】
ボディ電位の固定化方法は、各種手法が提案されているが、ここではボディ端子への任意なバイアス印加が可能な図３に示されるＨゲート構造のボディタイトランジスタを用いる。この構造では、ボディ部のキャリア吸収能力を考慮して、トランジスタ幅は負荷の駆動を考慮した上で、可能な限り最小化することが必要である。
【００７８】
上述の解析方法を用いることにより、従来評価されなかった完全空乏型ＳＯＩの基板浮遊効果に対して、現象把握、要因究明、要因検証の各評価に対して、定量的に評価することが可能となる。
【００７９】
以下に、上述した本発明の原理にしたがった実験結果およびその考察について説明する。
【００８０】
（電源電圧に応じた、完全空乏型ＳＯＩの正規化伝播遅延時間の発振周波数特性評価）
図４は、電源電圧に応じた、正規化伝播遅延時間の周波数依存性特性を示すグラフである。
【００８１】
複数の完全空乏型ＳＯＩ構造のトランジスタを含むゲートを異なるゲート段数含む各リングオシレータ回路６０に異なる電源電圧を与えて、リングオシレータ回路６０の発振周波数を測定し、測定された発振周波数に基づいて、上述した（１）式を用いて、ゲート１段あたりの伝播遅延時間が算出される。算出されたゲート１段あたりの伝播遅延時間は、上述した（２）式を用いて、正規化伝播遅延時間に変換される。
【００８２】
図４のグラフでは、同じ電源電圧のプロットは、ゲート段数が異なるリングオシレータ回路６０に対する、発振周波数と正規化遅延時間との関係を示している。
【００８３】
図４のグラフに示されるように、電源電圧Ｖｄｄが０．８Ｖの場合、測定された全発振周波数領域にわたって正規化伝播遅延時間が増加しているのに対して、電源電圧Ｖｄｄが１．８Ｖの場合、発振周波数が１５０ＭＨｚまでは、正規化伝播遅延時間の変化はほとんどないが、発振周波数が１５０ＭＨｚ以上となると、正規化伝播遅延時間が増加する。ここで、電源電圧Ｖｄｄが１．８Ｖの場合の増加率は最高で４．８％であり、これは、電源電圧が０．８Ｖの場合の最高増加率８．１％に比べると、小さくなっている。
【００８４】
このように、完全空乏型ＳＯＩにおいても、正規化伝播遅延時間は、発振周波数および電源電圧の変化に基づいて、変化することが確認される。
【００８５】
（完全空乏型ＳＯＩにおける動的なトランジスタ反転閾値電圧の導出）
図５は、動的なトランジスタ反転閾値電圧を導出することを説明するためのグラフであり、具体的には、４７段のゲートを含むリングオシレータ回路６０に、異なる大きさの電源電圧Ｖｄｄを印加し、その電源電圧Ｖｄｄに応じて測定された発振周波数から算出されたゲート１段あたりの伝播遅延時間Ｔｐｄを、式（６）に代入して得られた結果をグラフにしたものである。
【００８６】
図５では、ＶｄｄをＹ軸に、（Ｖｄｄ／Ｔｐｄ）^１／αをＸ軸にプロットしたデータに対して、最小２乗法にてＹ＝ａ・Ｘ＋ｂの直線近似を行い、係数ａおよび定数ｂを決定する。導出された定数項ｂ（図５では、０．３６５）は、４７段のゲートを含むリングオシレータ回路における、電源電圧変化に依存しないトランジスタの反転閾値電圧である。
【００８７】
図６は、動的なトランジスタ反転閾値電圧の周波数依存特性を示すグラフであり、具体的には、電源電圧を１．０Ｖに固定し、異なるゲート段数のゲートを含むリングオシレータ回路６０の発振周波数に対して、上記のように求めたトランジスタ反転閾値電圧をプロットしたグラフである。
【００８８】
図６のグラフより、電源電圧が１．０Ｖの場合、発振周波数が約１００ＭＨｚを越えるとトランジスタ反転閾値電圧が増加することがわかる。このように、完全空乏型ＳＯＩに印加する電源電圧、発振周波数に基づいて動的なトランジスタ反転閾値電圧を算出することができる。
【００８９】
（完全空乏型ＳＯＩにおけるゲート１段あたりの伝播遅延時間の発振周波数と電源電圧依存性に対する要因究明）
図７は、ＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性特性を示すグラフであり、具体的には、完全空乏型ＳＯＩ構造のトランジスタのドレイン電流Ｉｄｓとゲート電圧Ｖｇｓとの特性データを用いて、定電流法にて算出したＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性特性をプロットしたグラフである。
【００９０】
図７のグラフに示されるように、ドレイン電圧Ｖｄｓが増加するとともに、トランジスタ反転閾値電圧Ｖｔｈは減少していくが、トランジスタ反転閾値電圧Ｖｔｈが減少する傾きは、ドレイン電圧Ｖｄｓが１．３Ｖより小さい場合と、１．３Ｖ以上の場合とで異なる。
【００９１】
その理由を考察すると、ドレイン電圧Ｖｄｓが１．３Ｖより小さい場合のトランジスタ反転閾値電圧Ｖｔｈの低下は、ＤＩＢＬ（ＤｒａｉｎＩｎｄｕｃｅｄＢａｒｒｉｅｒＬｏｗｅｒｉｎｇ）効果に起因すると考えられ、ドレイン電圧Ｖｄｓが１．３Ｖ以上の場合のトランジスタ反転閾値電圧Ｖｔｈの低下は、完全空乏型ＳＯＩに固有なインパクトイオン化により引き起こされる寄生バイポーラ効果で発生した正孔がボディ部に蓄積し、ボディ電位を上昇させたことによって、閾値電圧がより大きく低下したものと考えられる。
【００９２】
図８は、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧依存性特性をプロットしたグラフである。
【００９３】
図８のグラフに示されるように、電源電圧Ｖｄｄが１．３Ｖ近傍を境界にゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧に対する増加傾きに差異が見られる。
【００９４】
電源電圧Ｖｄｄが１．３Ｖ以上である場合、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧に対する傾きの低下は、インパクトイオン化により閾値電圧が低下することに起因すると考えられる。このように、ＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性での傾向と、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧依存性での傾向とを比較解析し、両依存性での傾向に対する相関性を評価することで、動的なトランジスタ反転閾値電圧の変動要因として、インパクトイオン化発生量の影響度を評価確認することができる。
【００９５】
（完全空乏型ＳＯＩにおける正規化伝播遅延時間の周波数と電源電圧依存性に対する要因検証）
図９は、ボディ電位を固定化した場合と固定化しない場合の正規化伝播遅延時間の発振周波数依存性特性を示すグラフであり、具体的には、ボディ電位を固定化した完全空乏型ＳＯＩ構造のトランジスタを含むリングオシレータ回路での正規化伝播遅延時間の周波数特性と、ボディ電位を固定化していない完全空乏型ＳＯＩ構造のトランジスタを含むリングオシレータ回路での正規化伝播遅延時間の周波数特性とを、比較解析したグラフである。
【００９６】
ボディ電位の固定化は、ＮＭＯＳのボディ部への印加バイアス電圧を接地電位よりも低い−１Ｖとし、ＰＭＯＳのボディ部への印加バイアス電圧を一般的な電源電圧よりも高い２Ｖとした。これは、ボディコンタクト部分の抵抗が高く、ＧＮＤおよび電源電圧レベルでは、インパクトイオン化により発生したキャリアに対する吸収能力が低いためである。
【００９７】
図９のグラフに示されるように、ボディ電位を固定化すると、正規化伝播遅延時間の周波数依存性は見られず、バルクＭＯＳと同様に正規化伝播遅延時間は一定となる。この比較解析により、完全空乏型ＳＯＩでの基板浮遊効果の要因として、インパクトイオン化によって、動的にボディ電位が変動していることを検証確認することができる。
【００９８】
【発明の効果】
本発明により、完全空乏型ＳＯＩの基板浮遊効果を、リングオシレータ回路でのゲート１段あたりの伝播遅延時間の周波数依存性特性にて評価することできる。また、ゲート１段あたりの伝播遅延時間の変動要因解析として、インパクトイオン化によるトランジスタボディ電位の動的変動を、トランジスタ反転閾値電圧の周波数依存性特性にて代替的に評価することができる。更に、ボディ電位の固定化の有無によるリングオシレータ回路での正規化伝播遅延時間の発振周波数依存性特性の比較解析により、完全空乏型ＳＯＩの基板浮遊効果の要因として、インパクトイオン化による動的なボディ電位変動の検証確認することできる。
【００９９】
これらの解析により、従来定量的に示されることがなかった完全空乏型ＳＯＩの基板浮遊効果について、現象把握、要因究明、要因検証に対して、定量的に評価することが可能となり、完全空乏型ＳＯＩデバイスを用いた回路設計等での、動作周波数マージン等の指針データを提供することが期待できる。
【図面の簡単な説明】
【図１】図１は、完全空乏型ＳＯＩの基板浮遊効果評価装置の模式的なブロック図である。
【図２】図２は、周波数測定器として分周器を使用している、完全空乏型ＳＯＩの基板浮遊効果評価装置を示す。
【図３】図３は、ボディタイトランジスタ構造を示す。
【図４】図４は、電源電圧に応じた、正規化伝播遅延時間の周波数依存性特性を示すグラフである。
【図５】図５は、動的なトランジスタ反転閾値電圧を導出することを説明するためのグラフである。
【図６】図６は、動的なトランジスタ反転閾値電圧の周波数依存特性を示すグラフである。
【図７】図７は、ＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性特性を示すグラフである。
【図８】図８は、正規化伝播遅延時間が５％増加する発振周波数の電源電圧依存性特性を示すグラフである。
【図９】図９は、ボディ電位を固定化した場合と固定化しない場合の正規化伝播遅延時間の発振周波数依存性特性を示すグラフである。
【図１０】図１０は、完全空乏型ＳＯＩ２００の模式的な断面図を示す。
【図１１】図１１は、完全空乏型ＳＯＩ構造のトランジスタを含むインバータ回路の等価回路図を示す。
【図１２】図１２は、インバータの構造を示す模式的な断面図である。
【図１３】図１３は、インバータに入力される電圧およびインバータから出力される電圧の時間変化と、インバータにおけるＮＭＯＳトランジスタのボディ部のボディ電位の時間変化の考察予測図を示す。
【符号の説明】
６０リングオシレータ回路
７０発振周波数測定器
８０評価器
１００完全空乏型ＳＯＩの基板浮遊効果評価装置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a fully depleted SOI substrate floating effect evaluation apparatus and a fully depleted SOI substrate floating effect evaluation method.
[0002]
[Prior art]
In an SOI (Silicon On Insulator) structure in which a silicon (Si) layer is formed on an insulator layer, an insulator layer is provided immediately below the Si layer on which an element is formed. High soft error tolerance and low parasitic capacitance have advantages such as high operating speed and low power consumption.
[0003]
SOI is used in, for example, portable terminal devices that require low power consumption and high speed.
[0004]
There are two types of SOI, a fully-depleted SOI (Fully-Depleted SOI) and a partially-Depleted SOI (Partial-Depleted SOI).
[0005]
In the partially depleted SOI, in particular, a kink phenomenon due to a substrate floating effect may occur. In order to suppress such a kink phenomenon, Non-Patent Document 1 discloses a gate of a MOSFET formed by a partially depleted SOI. A method of fixing the body potential through the element isolation field shield gate electrode under the electrode end is shown.
[0006]
However, when such a method of fixing the body potential is used, the element occupation area increases, and there is a possibility that the layout design of the device configured by the partially depleted SOI may be restricted.
[0007]
In contrast, fully depleted SOI is superior to bulk MOS or partially depleted SOI in terms of steep subthreshold characteristics, kinkless phenomenon, improved current drive capability, and stability of dynamic substrate floating effects. It is reported in the paper.
[0008]
[Non-Patent Document 1]
S. Maeda et al. "Analysis of Delay Time Instability According to the Operating Frequencies in Field Isolated SOI Circuits", IEEE Trans. Electron Devices 45 (7) p1479, 1998
[0009]
[Problems to be solved by the invention]
However, even in a fully depleted SOI device having a fully depleted SOI structure, it is considered that the characteristics of the device fluctuate due to fluctuations in the body potential unless the body potential is fixed due to the structure.
[0010]
FIG. 10 shows a schematic cross-sectional view of a fully depleted SOI 200.
[0011]
In the fully depleted SOI 200, an oxide film 202 that is an insulator layer is provided over the entire surface of the substrate 201, and a recess is formed on a predetermined surface of the oxide film 202. A silicon layer 203 is provided in the recess of the oxide film 202, and a gate electrode 204 is provided on the central portion of the silicon layer 203. In the silicon layer 203, a source part 205 and a drain part 206 are provided with a body part 207 interposed therebetween. In the fully depleted SOI 200, the thickness of the silicon layer 203 is configured to be thinner than that in the partially depleted SOI.
[0012]
FIG. 11 is an equivalent circuit diagram of a typical inverter circuit 10 including a transistor having a fully depleted SOI structure.
[0013]
The inverter circuit 10 includes a first inverter 20 and a second inverter 40, and each of the first inverter 20 and the second inverter 40 is a CMOS logic gate. The first inverter 20 includes a PMOS transistor 21 and an NMOS transistor 26, and the second inverter 40 includes a PMOS transistor 41 and an NMOS transistor 46.
[0014]
In the first inverter 20, the gate electrode 22 of the PMOS transistor 21 is connected to the gate electrode 27 of the NMOS transistor 26. The source part 23 of the PMOS transistor 21 is connected to the power supply voltage Vdd, and the source part 29 of the NMOS transistor 26 is grounded. The drain part 24 of the PMOS transistor 21 and the drain part 28 of the NMOS transistor 26 are respectively connected to the output part 32 of the first inverter 20.
[0015]
In the first inverter 20, the output unit 32 is equivalent to a state in which the output unit 32 is capacitively coupled to the body unit 34 of the NMOS transistor 26 by the capacitor 33 having the capacitance C <b> 1, and the body unit 34 of the NMOS transistor 26. Is equivalent to a state of being capacitively coupled to the ground by a capacitor 35 having a capacitance C2.
[0016]
Further, the output unit 32 is equivalent to a state in which the body unit 37 of the PMOS transistor 21 is capacitively coupled by the capacitor 36 having the capacitance C5, and the body unit 37 of the PMOS transistor 21 has the power supply voltage Vdd. On the other hand, this is equivalent to a state in which capacitive coupling is performed by the capacitor 38 having the capacitance C6.
[0017]
In the second inverter 40, the gate electrode 42 of the PMOS transistor 41 and the gate electrode 47 of the NMOS transistor 46 are connected to the output unit 32 of the first inverter 20, respectively. The source electrode 43 of the PMOS transistor 41 is connected to the power supply voltage Vdd, and the source electrode 49 of the NMOS transistor 46 is grounded. The drain electrode 44 of the PMOS transistor 41 and the drain electrode 48 of the NMOS transistor 46 are connected to the output section 52 of the second inverter 40, respectively.
[0018]
In the second inverter 40, the output section 52 is equivalent to a state in which the output section 52 is capacitively coupled to the body section 54 of the NMOS transistor 46 by the capacitor 53 of the capacity C 3, and the body section 54 of the NMOS transistor 46. Is equivalent to a state of being capacitively coupled to the ground by a capacitor 55 having a capacitance C4.
[0019]
The output section 52 is equivalent to a state in which the body section 57 of the PMOS transistor 41 is capacitively coupled by the capacitor 56 having the capacity C7. The body section 57 of the PMOS transistor 41 has the power supply voltage Vdd. On the other hand, this is equivalent to a state in which capacitive coupling is performed by a capacitor 58 having a capacitance C8.
[0020]
Here, the voltage input to the gate electrode 22 of the PMOS transistor 21 and the gate electrode 27 of the NMOS transistor 26 is expressed as V₁The voltage of the output part 32 of the first inverter 20 is represented by V₂The voltage of the output part 52 of the second inverter 40 is represented by V₃Is shown.
[0021]
FIG. 12 is a schematic cross-sectional view showing the structure of the first inverter 20.
[0022]
A depletion layer 51 is provided on the substrate 50, and a buried oxide film 52 is provided on the depletion layer 51.
[0023]
The gate electrode 22 of the PMOS transistor 21 is provided in a predetermined region on the buried oxide film 52, and the source portion 23 of the PMOS transistor 21 is provided in the buried oxide film 52 below the gate electrode 22 of the PMOS transistor 21. The drain portion 24 is provided with the body portion 37 interposed therebetween.
[0024]
In another region on the buried oxide film 52, the gate electrode 27 of the NMOS transistor 26 is provided. In the buried oxide film 52 below the gate electrode 27 of the NMOS transistor 26, the source portion 29 of the NMOS transistor 26 is provided. The drain part 28 is provided with the body part 34 interposed therebetween.
[0025]
FIG. 12 shows the structure of the first inverter 20, but the structure of the second inverter 40 is the same as that of the first inverter 20, except that the reference numerals are different.
[0026]
FIG. 13 shows the time change of the voltage input to the first inverter 20 and the voltage output from the first inverter 20 and the time change of the body potential of the body portion 34 of the NMOS transistor 26 in the first inverter 20. A consideration prediction diagram is shown.
[0027]
FIG. 13A shows the change over time of the voltage input to the gate electrode 22 of the PMOS transistor 21 and the gate electrode 27 of the NMOS transistor 26 and the change over time of the voltage output from the output unit 32. FIG. ) Is the body potential Vb of the body portion 34 of the NMOS transistor 26.₁The time change of is shown.
[0028]
In the following, in correspondence with the graph of FIG.₁The time change of will be described.
[0029]
Input voltage V₁Until the power supply voltage level is reached and the initial period T when the power supply voltage level is reached₁, Body potential Vb of body portion 34₁Is determined by capacitive coupling between the body portion 34 and mainly the gate electrode 27 and the output portion 32. Period T₁First, as the voltage applied by the coupling between the body portion 34 and the gate electrode 27 increases, the body potential Vb₁Rises, and then the body potential Vb is coupled by the coupling between the body portion 34 and the drain portion 28.₁Descends. Period T₁Output voltage V₂Is the input voltage V₁As the price rises, it decreases.
[0030]
Input voltage V₁Is maintained at the power supply voltage level and finally begins to decrease T₂Then, the output voltage V₂Is almost constant at the GND level. Thus, since the drain voltage of the drain portion 28 is at the GND level, impact ionization does not occur in the drain portion 28. Therefore, body potential Vb₁Is the period T₂In FIG. 2, the equilibrium state is maintained.
[0031]
Input voltage V₁Is reduced to zero and is held at zero₃Then period T₁Similarly to the body potential Vb of the body portion 34₁Is determined by capacitive coupling of the body portion 34 with the gate electrode 27 and the output portion 32. Period T₃First, the body potential Vb is obtained by coupling the body portion 34 and the gate electrode 27.₁Is lowered, and then the body potential Vb is coupled by the coupling between the body portion 34 and the drain portion 28.₁Rises. Period T₃Output voltage V₂Is increased to reach the power supply voltage level.
[0032]
Input voltage V₁Period T during which is held at zero₄Then, the output voltage V₂Is substantially constant at the power supply voltage level. At this time, since the drain voltage of the drain portion 28 is at the power supply voltage level, it is considered that impact ionization occurs in the drain portion 28.
[0033]
Body potential Vb of body portion 34₁Is an impact ionization current I by impact ionization as shown in an equivalent circuit of the NMOS transistor 26 in FIG.₁Of the holes generated by the PN junction diode and the forward current I in the body-source PN junction diode₂It is thought that it is determined by the balance with the amount of annihilation of holes.
[0034]
While the amount of annihilation of holes is fixed according to the manufactured device, the amount of accumulation of holes depends on impact ionization and is considered to vary according to the bias voltage. Even when the bias voltage for impact ionization is made constant, the accumulated amount of holes is considered to vary according to the oscillation frequency.
[0035]
In FIG. 13, the time change of the voltage input to the first inverter 20 and the voltage output from the first inverter 20 and the body potential Vb of the body portion 34 of the NMOS transistor 26 of the first inverter 20 are illustrated.₁In the same manner, the body part 54 of the NMOS transistor 46 of the second inverter 40 also fluctuates in the body voltage of the body part 54, and the fluctuation amount is equal to the accumulated amount of holes. It is considered that it is determined by the amount of hole disappearance. Similarly, the body part 37 of the PMOS transistor 21 of the first inverter 20 and the body part 57 of the PMOS transistor 41 of the second inverter 40 also vary in the body voltage of the body part, and the amount of fluctuation is expressed as an electron. This is considered to be determined by the accumulation amount of electrons and the annihilation amount of electrons.
[0036]
As described above, even in a fully depleted SOI device, the body potential Vb depends on the operating state of the fully depleted SOI device.₁Is expected to fluctuate. Body potential Vb₁If the value fluctuates, the operation of a device including a fully depleted SOI becomes unstable and adversely affects the device. Therefore, body potential Vb₁In order to prevent fluctuations in the body potential Vb₁It is necessary to accurately evaluate fluctuations in
[0037]
An object of the present invention is to provide a method and apparatus for evaluating the dynamic substrate floating effect of a fully depleted SOI by evaluating circuit propagation delay characteristics of a ring oscillator circuit including a transistor having a fully depleted SOI structure. It is.
[0038]
[Means for Solving the Problems]
  The method for evaluating the substrate floating effect of a fully depleted SOI according to the present invention applies a plurality of different power supply voltages to a ring oscillator circuit including a gate having a fixed number of gate stages, and measures an oscillation frequency corresponding to the applied power supply voltage. And the gate is a plurality of transistors having a fully depleted SOI structure.The first measurement consisting ofAnd a second measuring step of measuring an oscillation frequency corresponding to the applied power supply voltage by applying a plurality of different power supply voltages to a ring oscillator circuit including a gate having a number of gate stages different from the predetermined number of gate stagesWherein the gate having a number of gate stages different from the predetermined number of gate stages is composed of a plurality of transistors having a fully depleted SOI structure.And the number of gate stages of each ring oscillator circuitNWhenShiThe oscillation frequency measured in the first measurement step and the second measurement stepF ₀ age,Propagation delay time per gate stageWhen Tpd is set, Tpd is set to Tpd = 1 / (2 × N × f ₀ )Based on the calculation step, the power supply voltage applied to each ring oscillator circuit, and the propagation delay time per one stage of the gateUsing the equations (5) to (7),A dynamic inversion threshold voltage of a transistor included in the gate;CalculationIncluding the process ofIn addition, the substrate floating effect of the fully depleted SOI is alternatively evaluated by the frequency dependence characteristic of the inversion threshold voltage.It is characterized by that.
Cox = ε0 × εox × L × W / Tox (5)
Vdd = Vth + k ′ × (Vdd / Tpd) ^{1 / α} (6)
k ′ = ((k × C1 × L) / (μ × Cox × W)) ^{1 / α} (7)
here,
Cox is the gate oxide film capacitance,
ε0 is the dielectric constant of vacuum,
εox is the oxide film dielectric constant,
L is the channel length of the transistor,
W is the channel width of the transistor,
Tox is the gate oxide film thickness,
Vdd is the power supply voltage;
Vth is the inversion threshold voltage,
Tpd is the propagation delay time;
α is a constant considering the high electric field carrier velocity saturation phenomenon in the short channel region, for example, 1.3,
k is an adjustment correction coefficient to the actually measured propagation delay time,
C1 is the load capacity of the circuit,
μ is carrier mobility.
[0039]
  In the step of evaluating the inversion threshold voltage, the propagation delay time per stage of the gate is applied to the RC time constant approximation formula of the transistor.The propagation delay time per stage of the gate is Tpd, and the Tpd is the load capacity of the circuit, Cl, the driving capability of the transistor, Ids, the supply power supply voltage to the circuit, Vdd, and the measured propagation delay time. If the fitting correction coefficient is k,
Tpd∝k × Cl × (Vdd / Ids) (3)
The drive capability Ids of the transistor is expressed as follows: the carrier mobility is μ, the gate oxide film capacitance is Cox, the channel width is W, the channel length is L, the gate voltage is Vgs, and the transistor inversion threshold voltage is Vth.
Ids = μ × Cox × (W / L) × (Vgs−Vth) ^α (4)
Substituting Ids and Cox expressed by the equations (4) and (5) into the equation (3), and substituting the substituted equation (3) with Vdd and (Vdd / Tpd) ^{1 / α} The above formula (6) is obtained by organizing according to the relationship ofThis may be a feature.
[0040]
In the first measurement step and the second measurement step, the oscillation frequency of each ring oscillator circuit may be divided by a frequency divider.
[0041]
  Propagation delay time per stage of the gateWhen Tpd is set, Tpd is set to Tpd = 1 / (2 × N × f ₀ )In the calculation step, based on the propagation delay time per gate corresponding to the same power supply voltageCalculate the normalized propagation delay time andAnalysis of correlation between normalized propagation delay time and the oscillation frequencyBy,Evaluating the dependence of the power supply voltage and the oscillation frequency on the normalized propagation delay timeUse normalized propagation delay time forThis may be a feature.
[0042]
  The inversion threshold voltage isCalculationThe dependence of the inversion threshold voltage on the oscillation frequency.CalculationIt may be characterized by.
[0043]
  The inversion threshold voltage isCalculationIn the process ofThe calculated dependency of the inversion threshold voltage on the oscillation frequency isStatic transistor derived by constant current method based on correlation analysis result of oscillation frequency corresponding to propagation delay time per gate stage increased by 5% and power supply voltage, and drain current and gate voltage of single transistor The fluctuation factor of the dynamic transistor inversion threshold voltage is estimated by comparing and analyzing the correlation analysis result between the inversion threshold voltage and the drain voltage.Used forThis may be a feature.
[0044]
In the step of evaluating the inversion threshold voltage, a dynamic inversion threshold voltage variation factor for a transistor having a fully depleted SOI structure may be verified based on a bias voltage applied to a body portion of the transistor. .
[0045]
  The fully depleted SOI substrate floating effect evaluation apparatus of the present invention isUsing the method for evaluating the substrate floating effect of fully depleted SOI according to any one of claims 1 toMultiple fully depleted SOI structure transistorsConsisted ofA fully depleted SOI substrate floating effect evaluation device for evaluating a substrate floating effect of a fully depleted SOI in each ring oscillator circuit including a different number of gate stages, wherein each ring oscillator circuit to which a plurality of power supply voltages are respectively applied Based on the oscillation frequency measuring device for measuring the oscillation frequency, the oscillation frequency of each ring oscillator circuit measured by the oscillation frequency measuring device, the number of gate stages of each ring oscillator circuit, and each power supply voltage, And an evaluator for evaluating the dynamic inversion threshold voltage of the included transistor.The substrate floating effect of the fully depleted SOI is alternatively evaluated by the frequency dependent characteristic of the inversion threshold voltageIt is characterized by that.
[0046]
DETAILED DESCRIPTION OF THE INVENTION
(Principle of the present invention)
In the following, the principle of the present invention will be described based on the dynamic substrate floating effect of fully depleted SOI.
[0047]
FIG. 1 is a schematic block diagram of a fully depleted SOI substrate floating effect evaluation apparatus 100.
[0048]
The fully depleted SOI substrate floating effect evaluation apparatus 100 evaluates the fully depleted SOI substrate floating effect in each ring oscillator circuit including gates (gate circuits or gate means) having different numbers of gate stages. The gate includes a plurality of fully depleted SOI structure transistors.
[0049]
The fully depleted SOI substrate floating effect evaluation apparatus 100 includes an oscillation frequency measuring device 70 that measures the oscillation frequency of each ring oscillator circuit 60, and the ring oscillator circuit 60 based on the frequency measured by the oscillation frequency measuring device 70. And an evaluator 80 for calculating the inversion threshold voltage of the. Each gate functions as an inverter (or inverter means).
[0050]
The ring oscillator circuit 60 may be, for example, the inverter circuit 10 as shown in FIG. Further, the inverter circuit 10 shown in FIG. 11 includes two inverters (gates). However, the ring oscillator circuit 60 only needs to include at least the number of gate stages that can be oscillated by the ring oscillator circuit 60. In order for the ring oscillator circuit 60 to oscillate normally, it is generally said that a gate composed of prime stages is required.
[0051]
After a predetermined power supply voltage is applied to the ring oscillator circuit 60 including a predetermined number of gate stages, the oscillation frequency measuring device 70 measures the oscillation frequency of the ring oscillator circuit 60. The evaluator 80 calculates a propagation delay time per gate stage of the ring oscillator circuit 60 from the measured oscillation frequency and the number of gate stages of the ring oscillator circuit 60.
When the magnitude of the power supply voltage applied to the ring oscillator circuit 60 is changed, the oscillation frequency of the ring oscillator circuit 60 changes, and the propagation delay time per gate stage of the ring oscillator circuit 60 is changed according to the change in the oscillation frequency. Also changes.
[0052]
The propagation delay time Tpd per gate stage is expressed as follows, where the measured oscillation frequency is fo and the number of gate stages included in the ring oscillator circuit 60 is N.
Tpd = 1 / (2 × N × fo) (1)
It is calculated by.
[0053]
Since the resolution of the propagation delay time Tpd per one stage of the gate is limited by the measurement resolution of the frequency measuring device 70, if the measurement resolution of the frequency measuring device 70 is low, the propagation per gate stage corresponding to a high frequency is particularly high. The accuracy of the delay time Tpd decreases.
[0054]
In that case, a frequency divider can be used as the frequency measuring device 70, and the oscillation frequency of the ring oscillator circuit 60 can be accurately measured by dividing the oscillation frequency of the ring oscillator circuit 60.
[0055]
FIG. 2 shows a fully depleted SOI substrate floating effect evaluation apparatus 100 that uses a frequency divider as the frequency measuring device 70. In FIG. 2, the ring oscillator circuit 60 is shown to include N gates.
[0056]
Next, using another ring oscillator circuit 60 having a different number of gate stages, the oscillation frequency of the ring oscillator circuit 60 is measured by the oscillation frequency measuring device 70 while changing the power supply voltage in the same manner. Then, the delay propagation time Tpd per stage of the ring oscillator circuit 60 is calculated.
[0057]
The calculation of the delay propagation time Tpd per gate stage of the ring oscillator circuit 60 is performed for all the ring oscillator circuits 60 prepared.
[0058]
Next, the oscillation frequency dependence characteristic of the propagation delay time per gate stage of each ring oscillator circuit 60 is evaluated using the propagation delay time Tpd per gate stage calculated by the above equation (1).
[0059]
In this oscillation frequency dependency characteristic evaluation of the propagation delay time per gate stage, the difference in transition switching frequency is replaced by the difference in oscillation frequency corresponding to the number of gate stages included in the ring oscillator circuit 60. Further, the influence of changing the amount of impact ionization that is considered to affect the substrate floating effect by changing the power supply voltage supplied to the ring oscillator circuit 60 is evaluated.
[0060]
Specifically, a correlation analysis between the propagation delay time per gate stage and the oscillation frequency is performed using the power supply voltage as a parameter. In this correlation analysis, the propagation delay time per gate stage is converted into normalized propagation delay time for the purpose of grasping the changing tendency of the propagation delay time per gate stage.
[0061]
The normalized propagation delay time Tpd_nor is
Tpd_nor = Tpd (f_meas) / Tpd (f_min) (2)
It is calculated by. Here, Tpd (f_min) indicates the propagation delay time per gate stage at the minimum oscillation frequency at the same power supply voltage, and Tpd (f_meas) indicates the propagation per gate stage at any measured oscillation frequency. Indicates the delay time.
[0062]
Next, in order to investigate the cause of the dependence characteristic of the normalized propagation delay time on the oscillation frequency, the dependence of the body potential of the transistor on the oscillation frequency is considered as a factor that causes the normalized propagation delay time to vary with respect to the oscillation frequency. To evaluate.
[0063]
In the evaluation of the dependency of the body potential on the oscillation frequency, it is difficult to directly measure the body potential, so the body potential is replaced with a transistor inversion threshold voltage.
[0064]
The derivation of the transistor inversion threshold voltage at an arbitrary power supply voltage and oscillation frequency will be described below.
[0065]
The propagation delay time Tpd per gate stage is applied to the RC time constant approximation formula of the transistor. Specifically, the propagation delay time Tpd per one stage of the gate is the load capacity of the circuit, Cl, the driving capability of the transistor, Ids, the power supply voltage supplied to the circuit, Vdd, and the correction coefficient adjusted to the actually measured propagation delay time. If k,
Tpd∝k × Cl × (Vdd / Ids) (3)
Can be approximated by Further, the driving capability of the transistor is as follows: carrier mobility is μ, gate oxide film capacitance is Cox, channel width is W, channel length is L, gate voltage is Vgs, and transistor inversion threshold voltage is Vth.
Ids = μ × Cox × (W / L) × (Vgs−Vth)^α    (4)
It is calculated by. In consideration of the carrier velocity saturation phenomenon due to the high electric field in the short channel region, α estimates the transistor driving capability Ids with α = 1.3. The gate oxide film capacitance Cox included in the above equation (4) has a vacuum dielectric constant of ε0, an oxide film relative dielectric constant of εox, and a gate oxide film thickness of Tox.
Cox = ε0 × εox × L × W / Tox (5)
It is calculated by.
[0066]
Substituting Ids and Cox expressed by the above equations (4) and (5) into the equation (3), the equation (3) is expressed as Vdd and (Vdd / Tpd).^{1 / α}If you organize by relationship
Vdd = Vth + k ′ × (Vdd / Tpd)^{1 / α}      (6)
Can be expressed as Where k ′ is
k ′ = ((k × Cl × L) / (μ × Cox × W))^{1 / α}(7)
It is.
[0067]
From the above equation (6), using the propagation delay time Tpd per gate stage calculated from the oscillation frequency of the ring oscillator circuit 60 having a predetermined number of gate stages according to the change in the power supply voltage, the change in the power supply voltage and the oscillation frequency A dynamic transistor inversion threshold voltage Vth based on the above is calculated.
[0068]
Next, the variation factor of the dynamic transistor inversion threshold voltage calculated above is analyzed.
[0069]
For this reason, the evaluation of the degree of influence of the impact ionization generation amount considered as a variation factor on the propagation delay time variation per gate stage will be described below.
[0070]
When considering the operation of a single transistor, the confirmation of the degree of impact ionization can be evaluated based on the drain voltage dependence of the transistor inversion threshold voltage measured in a DC manner (static). The DC transistor inversion threshold voltage can be generally calculated by the constant current method or the maximum transconductance (Gm_max) method using the transistor drain current Ids and gate voltage Vgs characteristic measurement data. By evaluating the calculated DC transistor inversion threshold voltage Vth based on the drain voltage dependency, a drain voltage region in which the DC transistor inversion threshold voltage rapidly decreases is defined as a bias region in which impact ionization occurs. I can confirm.
[0071]
Corresponding to the evaluation of the drain voltage dependency of the DC transistor inversion threshold voltage, the dependency of the oscillation frequency and the power supply voltage on which the propagation delay time per gate stage is increased by 5% is evaluated. Comparing and analyzing the trend of voltage dependence on drain voltage and power supply voltage dependence of oscillation frequency with propagation delay time increased by 5% per gate stage, and correlation between the two dependences By evaluating the above, it is possible to evaluate and confirm the influence degree of impact ionization as a variation factor of the dynamic transistor inversion threshold voltage.
[0072]
Specifically, in the same power supply voltage region as the drain voltage region in which the DC transistor inversion threshold voltage sharply decreases, the trend slope with respect to the power supply voltage of the oscillation frequency in which the propagation delay time per gate increases by 5% is Compared to other areas, it can be evaluated and confirmed that it becomes gentler by impact ionization.
[0073]
According to the analysis so far, dynamic body potential fluctuation due to impact ionization is confirmed as a factor of the substrate floating effect in the fully depleted SOI device.
[0074]
A method for verifying this factor will be described below.
[0075]
From the analysis described above, it has been confirmed that the fluctuation of the body potential can be evaluated by the oscillation frequency characteristic of the normalized propagation delay time.
[0076]
Therefore, the oscillation frequency characteristic of the normalized propagation delay time in a ring oscillator circuit including a fully depleted SOI structure transistor with a fixed body potential, and a ring including a fully depleted SOI structure transistor with no body potential fixed By comparing and analyzing the oscillation frequency characteristics of the normalized propagation delay time in the oscillator circuit, dynamic body potential fluctuation due to impact ionization can be verified and confirmed as a factor of the substrate floating effect in the fully depleted SOI device.
[0077]
Various methods have been proposed for fixing the body potential. Here, a body tie transistor having an H gate structure shown in FIG. 3 capable of applying an arbitrary bias to the body terminal is used. In this structure, it is necessary to minimize the transistor width as much as possible in consideration of the driving of the load in consideration of the carrier absorption capability of the body portion.
[0078]
By using the above-described analysis method, it is possible to quantitatively evaluate the phenomena of the fully depleted SOI substrate floating effect, which has not been evaluated in the past, for the evaluation of grasping the phenomenon, investigating the factor, and verifying the factor. Become.
[0079]
In the following, experimental results and considerations based on the principle of the present invention described above will be described.
[0080]
(Oscillation frequency characteristics evaluation of normalized propagation delay time of fully depleted SOI depending on power supply voltage)
FIG. 4 is a graph showing the frequency dependence characteristics of the normalized propagation delay time according to the power supply voltage.
[0081]
A different power supply voltage is applied to each ring oscillator circuit 60 including a plurality of gate stages including a plurality of fully depleted SOI structure transistors, and the oscillation frequency of the ring oscillator circuit 60 is measured. Based on the measured oscillation frequency, The propagation delay time per gate stage is calculated using the above-described equation (1). The calculated propagation delay time per gate is converted into a normalized propagation delay time using the above-described equation (2).
[0082]
In the graph of FIG. 4, the same power supply voltage plot shows the relationship between the oscillation frequency and the normalized delay time for the ring oscillator circuit 60 having a different number of gate stages.
[0083]
As shown in the graph of FIG. 4, when the power supply voltage Vdd is 0.8 V, the normalized propagation delay time increases over the entire measured oscillation frequency region, whereas the power supply voltage Vdd is 1.8 V. In this case, the normalized propagation delay time hardly changes until the oscillation frequency reaches 150 MHz, but when the oscillation frequency becomes 150 MHz or more, the normalized propagation delay time increases. Here, the maximum increase rate when the power supply voltage Vdd is 1.8 V is 4.8% at the maximum, which is smaller than the maximum increase rate 8.1% when the power supply voltage is 0.8 V. ing.
[0084]
Thus, it is confirmed that the normalized propagation delay time also changes based on changes in the oscillation frequency and the power supply voltage even in the fully depleted SOI.
[0085]
(Derivation of dynamic transistor inversion threshold voltage in fully depleted SOI)
FIG. 5 is a graph for explaining the derivation of the dynamic transistor inversion threshold voltage. Specifically, the power supply voltage Vdd having a different magnitude is applied to the ring oscillator circuit 60 including 47 stages of gates. The graph shows the results obtained by substituting the propagation delay time Tpd per gate stage calculated from the oscillation frequency measured according to the power supply voltage Vdd into the equation (6).
[0086]
In FIG. 5, Vdd is taken as Y axis and (Vdd / Tpd)^{1 / α}Is plotted on the X axis by linear approximation of Y = a · X + b by the method of least squares to determine the coefficient a and the constant b. The derived constant term b (0.365 in FIG. 5) is an inversion threshold voltage of a transistor that does not depend on a change in power supply voltage in a ring oscillator circuit including 47 stages of gates.
[0087]
FIG. 6 is a graph showing frequency dependence characteristics of the dynamic transistor inversion threshold voltage. Specifically, the oscillation frequency of the ring oscillator circuit 60 including a gate having a different number of gate stages with the power supply voltage fixed at 1.0V. Is a graph plotting the transistor inversion threshold voltage obtained as described above.
[0088]
As can be seen from the graph of FIG. 6, when the power supply voltage is 1.0 V, the transistor inversion threshold voltage increases when the oscillation frequency exceeds about 100 MHz. As described above, the dynamic transistor inversion threshold voltage can be calculated based on the power supply voltage applied to the fully depleted SOI and the oscillation frequency.
[0089]
(Investigation of factors related to oscillation frequency and power supply voltage dependence of propagation delay time per gate in fully depleted SOI)
FIG. 7 is a graph showing the drain voltage dependence characteristics of the DC transistor inversion threshold voltage. Specifically, using the characteristic data of the drain current Ids and the gate voltage Vgs of a transistor with a fully depleted SOI structure. 4 is a graph plotting the drain voltage dependence characteristics of a DC transistor inversion threshold voltage calculated by a constant current method.
[0090]
As shown in the graph of FIG. 7, as the drain voltage Vds increases, the transistor inversion threshold voltage Vth decreases. However, the slope at which the transistor inversion threshold voltage Vth decreases is less than 1.3V of the drain voltage Vds. The case differs from the case of 1.3V or more.
[0091]
Considering the reason, the decrease in the transistor inversion threshold voltage Vth when the drain voltage Vds is smaller than 1.3V is considered to be caused by the DIBL (Drain Induced Barrier Lowering) effect, and the drain voltage Vds is 1.3V or more The transistor inversion threshold voltage Vth is decreased because the holes generated by the parasitic bipolar effect caused by impact ionization inherent in the fully depleted SOI are accumulated in the body portion, and the body potential is increased, thereby increasing the threshold voltage. It is thought that it decreased.
[0092]
FIG. 8 is a graph plotting the power supply voltage dependence characteristics of the oscillation frequency at which the propagation delay time per gate stage increases by 5%.
[0093]
As shown in the graph of FIG. 8, there is a difference in the increase slope of the oscillation frequency with respect to the power supply voltage at which the propagation delay time per one stage of gate increases by 5% with the power supply voltage Vdd near 1.3V as a boundary.
[0094]
When the power supply voltage Vdd is 1.3 V or more, it is considered that the decrease in the slope of the oscillation frequency with respect to the power supply voltage at which the propagation delay time per gate stage increases by 5% is due to the threshold voltage decreasing due to impact ionization. . In this way, the tendency of the DC transistor inversion threshold voltage depending on the drain voltage is compared with the tendency of the oscillation frequency per phase of the gate where the propagation delay time increases by 5%, and the analysis is compared. By evaluating the correlation with the tendency due to both dependences, the influence degree of the impact ionization generation amount can be evaluated and confirmed as a dynamic transistor inversion threshold voltage fluctuation factor.
[0095]
(Factor verification for frequency and power supply voltage dependence of normalized propagation delay time in fully depleted SOI)
FIG. 9 is a graph showing the oscillation frequency dependence characteristics of the normalized propagation delay time when the body potential is fixed and not fixed. Specifically, the fully depleted SOI structure with the body potential fixed The frequency characteristics of the normalized propagation delay time in the ring oscillator circuit including the transistor of the above, and the frequency characteristics of the normalized propagation delay time in the ring oscillator circuit including the transistor of the fully depleted SOI structure in which the body potential is not fixed. It is the graph which compared and analyzed.
[0096]
For fixing the body potential, the bias voltage applied to the body portion of the NMOS was set to −1V lower than the ground potential, and the bias voltage applied to the body portion of the PMOS was set to 2V higher than a general power supply voltage. This is because the resistance of the body contact portion is high, and at the GND and power supply voltage levels, the ability to absorb carriers generated by impact ionization is low.
[0097]
As shown in the graph of FIG. 9, when the body potential is fixed, the frequency dependence of the normalized propagation delay time is not seen, and the normalized propagation delay time is constant as in the bulk MOS. From this comparative analysis, it is possible to verify and confirm that the body potential is dynamically changed by impact ionization as a factor of the substrate floating effect in the fully depleted SOI.
[0098]
【The invention's effect】
According to the present invention, the substrate floating effect of the fully depleted SOI can be evaluated by the frequency dependence characteristic of the propagation delay time per gate stage in the ring oscillator circuit. Further, as a cause of variation in propagation delay time per gate stage, the dynamic variation of the transistor body potential due to impact ionization can be alternatively evaluated by the frequency dependence characteristic of the transistor inversion threshold voltage. Furthermore, by comparing the oscillation frequency dependence characteristics of the normalized propagation delay time in the ring oscillator circuit depending on whether or not the body potential is fixed, the dynamic body due to impact ionization is a cause of the substrate floating effect of the fully depleted SOI. Verification of potential fluctuation can be confirmed.
[0099]
Through these analyses, it is possible to quantitatively evaluate the substrate floating effect of fully depleted SOI, which has not been quantitatively shown in the past, for grasping the phenomenon, investigating the cause, and verifying the cause. It can be expected to provide guideline data such as an operating frequency margin in circuit design using an SOI device.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram of a fully depleted SOI substrate floating effect evaluation apparatus.
FIG. 2 shows a fully depleted SOI substrate floating effect evaluation apparatus using a frequency divider as a frequency measuring device.
FIG. 3 shows a body tie transistor structure.
FIG. 4 is a graph showing frequency dependence characteristics of normalized propagation delay time according to power supply voltage.
FIG. 5 is a graph for explaining the derivation of a dynamic transistor inversion threshold voltage;
FIG. 6 is a graph showing frequency dependence characteristics of a dynamic transistor inversion threshold voltage.
FIG. 7 is a graph showing drain voltage dependency characteristics of a DC transistor inversion threshold voltage.
FIG. 8 is a graph showing a power supply voltage dependency characteristic of an oscillation frequency at which the normalized propagation delay time increases by 5%.
FIG. 9 is a graph showing the oscillation frequency dependence characteristics of the normalized propagation delay time when the body potential is fixed and when the body potential is not fixed;
FIG. 10 is a schematic cross-sectional view of a fully depleted SOI 200. FIG.
FIG. 11 is an equivalent circuit diagram of an inverter circuit including a transistor having a fully depleted SOI structure.
FIG. 12 is a schematic cross-sectional view showing the structure of an inverter.
FIG. 13 is a consideration prediction diagram of the time change of the voltage input to the inverter and the voltage output from the inverter, and the time change of the body potential of the body portion of the NMOS transistor in the inverter.
[Explanation of symbols]
60 Ring oscillator circuit
70 Oscillation frequency measuring instrument
80 Evaluator
100 Fully depleted SOI substrate floating effect evaluation system

Claims

所定のゲート段数のゲートを含むリングオシレータ回路に異なる複数の電源電圧を印加して、前記印加される電源電圧に対応した発振周波数を測定する第１の測定工程であって、前記ゲートは、複数の完全空乏型ＳＯＩ構造のトランジスタで構成された、第１の測定工程と、
前記所定のゲート段数とは異なるゲート段数のゲートを含むリングオシレータ回路に異なる複数の電源電圧を印加して、前記印加される電源電圧に対応した発振周波数を測定する第２の測定工程であって、前記所定のゲート段数とは異なるゲート段数のゲートは、複数の完全空乏型ＳＯＩ構造のトランジスタで構成された、第２の測定工程と、
各リングオシレータ回路のゲート段数をＮとし、前記第１の測定工程および前記第２の測定工程において測定された発振周波数をｆ _０とし、ゲート１段あたりの伝播遅延時間をＴｐｄとしたとき、前記ＴｐｄをＴｐｄ＝１／（２×Ｎ×ｆ _０）により算出する工程と、
各リングオシレータ回路に印加した電源電圧および前記ゲート１段あたりの伝播遅延時間に基づいて、式（５）〜（７）を用いて、前記ゲートに含まれるトランジスタの動的な反転閾値電圧を算出する工程とを包含し、
該完全空乏型ＳＯＩの基板浮遊効果を、該反転閾値電圧の周波数依存特性によって代替的に評価することを特徴とする、完全空乏型ＳＯＩの基板浮遊効果評価方法。
Ｃｏｘ＝ε０×εｏｘ×Ｌ×Ｗ／Ｔｏｘ（５）
Ｖｄｄ＝Ｖｔｈ＋ｋ’×（Ｖｄｄ／Ｔｐｄ） ^１／α （６）
ｋ’＝（（ｋ×Ｃ１×Ｌ）／（μ×Ｃｏｘ×Ｗ）） ^１／α （７）
ここに、
Ｃｏｘは、ゲート酸化膜容量であり、
ε０は、真空の誘電率であり、
εｏｘは、酸化膜比誘電率であり、
Ｌは、トランジスタのチャンネル長であり、
Ｗは、トランジスタのチャンネル幅であり、
Ｔｏｘは、ゲート酸化膜厚であり、
Ｖｄｄは、前記電源電圧であり、
Ｖｔｈは、前記反転閾値電圧であり、
Ｔｐｄは、前記伝播遅延時間であり、
αは、ショートチャンネル領域の高電界キャリア速度飽和現象を考慮した定数であり、例えば１．３であり、
ｋは、実測伝播遅延時間への合わせ込み補正係数であり、
Ｃ１は、回路の負荷容量であり、
μは、キャリア移動度である。 A first measurement step of applying a plurality of different power supply voltages to a ring oscillator circuit including a gate having a predetermined number of gate stages and measuring an oscillation frequency corresponding to the applied power supply voltage, A first measurement step comprising a fully depleted SOI structure transistor;
A second measurement step of applying a plurality of different power supply voltages to a ring oscillator circuit including a gate having a number of gate stages different from the predetermined number of gate stages, and measuring an oscillation frequency corresponding to the applied power supply voltage; A second measurement step in which a gate having a number of gate stages different from the predetermined number of gate stages includes a plurality of transistors having a fully depleted SOI structure ;
The number of gate stages of the ring oscillator circuit is N, when the first measurement step and the oscillation frequency measured in the second measuring step and f _0, and the propagation delay time per gate one stage and Tpd, Calculating the Tpd by Tpd = 1 / (2 × N × f ₀ ) ;
Based on the power supply voltage applied to each ring oscillator circuit and the propagation delay time per one stage of the gate, the dynamic inversion threshold voltage of the transistor included in the gate is calculated using equations (5) to (7). Including the steps of :
A substrate floating effect evaluation method for a fully depleted SOI, wherein the substrate floating effect of the fully depleted SOI is alternatively evaluated based on a frequency dependence characteristic of the inversion threshold voltage .
Cox = ε0 × εox × L × W / Tox (5)
Vdd = Vth + k ′ × (Vdd / Tpd) ^{1 / α} (6)
k ′ = ((k × C1 × L) / (μ × Cox × W)) ^{1 / α} (7)
here,
Cox is the gate oxide film capacitance,
ε0 is the dielectric constant of vacuum,
εox is the oxide film dielectric constant,
L is the channel length of the transistor,
W is the channel width of the transistor,
Tox is the gate oxide film thickness,
Vdd is the power supply voltage;
Vth is the inversion threshold voltage,
Tpd is the propagation delay time;
α is a constant considering the high electric field carrier velocity saturation phenomenon in the short channel region, for example, 1.3,
k is an adjustment correction coefficient to the actually measured propagation delay time,
C1 is the load capacity of the circuit,
μ is carrier mobility.

前記反転閾値電圧を評価する工程において、前記ゲート１段あたりの伝播遅延時間を、前記トランジスタのＲＣ時定数近似式に適用するものであり、
前記ゲート１段あたりの伝播遅延時間をＴｐｄとして、前記Ｔｐｄは、回路の負荷容量をＣｌ、トランジスタの駆動能力をＩｄｓ、回路への供給電源電圧をＶｄｄ、実測伝播遅延時間への合わせ込み補正係数をｋとすると、
Ｔｐｄ∝ｋ×Ｃｌ×（Ｖｄｄ／Ｉｄｓ）（３）
に近似でき、トランジスタの駆動能力Ｉｄｓは、キャリア移動度をμ、ゲート酸化膜容量をＣｏｘ、チャネル幅をＷ、チャネル長をＬ、ゲート電圧をＶｇｓ、トランジスタ反転閾値電圧をＶｔｈとすると、
Ｉｄｓ＝μ×Ｃｏｘ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ） ^α （４）
にて算出され、
前記式（４）および前記式（５）で示されるＩｄｓ、Ｃｏｘを前記式（３）に代入し、前記代入した式（３）をＶｄｄと（Ｖｄｄ／Ｔｐｄ） ^１／α の関係で整理して前記式（６）を得ることを特徴とする、請求項１に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。In the step of evaluating the inversion threshold voltage, the propagation delay time per one stage of the gate is applied to an RC time constant approximation formula of the transistor ,
The propagation delay time per one stage of the gate is Tpd, and the Tpd is a circuit load capacitance Cl, a transistor drive capability Ids, a power supply voltage to the circuit Vdd, and a correction coefficient to be adjusted to the measured propagation delay time. If k is k,
Tpd∝k × Cl × (Vdd / Ids) (3)
The drive capability Ids of the transistor is expressed as follows: the carrier mobility is μ, the gate oxide film capacitance is Cox, the channel width is W, the channel length is L, the gate voltage is Vgs, and the transistor inversion threshold voltage is Vth.
Ids = μ × Cox × (W / L) × (Vgs−Vth) ^α (4)
Calculated by
Substituting Ids and Cox shown in the equations (4) and (5) into the equation (3), the assigned equation (3) is arranged in the relationship of Vdd and (Vdd / Tpd) ^{1 / α.} The method according to claim 1, wherein the equation (6) is obtained .

前記第１の測定工程および前記第２の測定工程において、各リングオシレータ回路の発振周波数を分周器によって分周することを特徴とする、請求項１に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。 2. The fully floating depleted SOI substrate floating effect according to claim 1, wherein in the first measurement step and the second measurement step, the oscillation frequency of each ring oscillator circuit is divided by a frequency divider. Evaluation methods.

前記ゲート１段あたりの伝播遅延時間をＴｐｄとしたとき、前記ＴｐｄをＴｐｄ＝１／（２×Ｎ×ｆ _０）により算出する工程において、同じ電源電圧に対応したゲート１段あたりの伝播遅延時間に基づいて正規化伝播遅延時間を算出し、前記正規化伝播遅延時間と前記発振周波数の相関関係を解析することによって、前記正規化伝播遅延時間に対する前記電源電圧および前記発振周波数の依存性を評価するために正規化伝播遅延時間を用いることを特徴とする、請求項１に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。When the propagation delay time per gate stage is Tpd, the propagation delay time per gate stage corresponding to the same power supply voltage in the step of calculating Tpd by Tpd = 1 / (2 × N × f ₀ ) calculating a normalized propagation delay time based on, by analyzing the correlation between the oscillation frequency and the normalized propagation delay time, evaluate the dependence of the power supply voltage and the oscillation frequency with respect to the normalized propagation delay time The method of claim 1 , wherein the normalized propagation delay time is used to achieve the substrate floating effect of the fully depleted SOI.

前記反転閾値電圧を算出する工程において、前記発振周波数に対する前記反転閾値電圧の依存性を算出することを特徴とする、請求項１に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。Wherein in the step of calculating the inversion threshold voltage, and calculates the dependence of the inversion threshold voltage to the oscillation frequency, fully-depleted SOI substrate floating effect evaluation method according to claim 1.

前記反転閾値電圧を算出する工程において算出された、前記発振周波数に対する前記反転閾値電圧の依存性は、５％増えたゲート１段あたりの伝播遅延時間に対応する発振周波数と前記電源電圧との相関解析結果と、単体のトランジスタのドレイン電流とゲート電圧により、定電流法にて導出した静的なトランジスタ反転閾値電圧とドレイン電圧との相関解析結果とを、比較解析することにより、前記動的なトランジスタ反転閾値電圧の変動要因を推定することに用いられることを特徴とする、請求項５に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。 The calculated in the step of calculating the inversion threshold voltage, dependence of the inversion threshold voltage to the oscillation frequency, the correlation between the power supply voltage and the oscillation frequency corresponding to the propagation delay time per 5% increased gate 1 stage By comparing and analyzing the analysis result and the correlation analysis result between the static transistor inversion threshold voltage and the drain voltage derived by the constant current method based on the drain current and the gate voltage of a single transistor, the dynamic analysis is performed. 6. The method for evaluating a substrate floating effect of a fully depleted SOI according to claim 5, wherein the method is used to estimate a variation factor of a transistor inversion threshold voltage.

前記反転閾値電圧を評価する工程において、前記トランジスタのボディ部に印加するバイアス電圧に基づいて、全空乏型ＳＯＩ構造のトランジスタに対する動的な反転閾値電圧の変動要因を検証することを特徴とする、請求項６に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。 In the step of evaluating the inversion threshold voltage, based on a bias voltage applied to the body portion of the transistor, a dynamic inversion threshold voltage variation factor for a transistor having a fully depleted SOI structure is verified. The method for evaluating a substrate floating effect of a fully depleted SOI according to claim 6.

請求項１〜７のいずれかに記載の完全空乏型ＳＯＩの基板浮遊効果評価方法を用い、複数の完全空乏型ＳＯＩ構造のトランジスタで構成されたゲートを異なるゲート段数含む各リングオシレータ回路における完全空乏型ＳＯＩの基板浮遊効果を評価する完全空乏型ＳＯＩの基板浮遊効果評価装置であって、
複数の電源電圧がそれぞれ印加された各リングオシレータ回路の発振周波数を測定する発振周波数測定器と、
前記発振周波数測定器にて測定された各リングオシレータ回路の発振周波数と、各リングオシレータ回路のゲート段数と、各電源電圧とに基づいて、前記ゲートに含まれるトランジスタの動的な反転閾値電圧を評価する評価器とを備え、
該完全空乏型ＳＯＩの基板浮遊効果が、該反転閾値電圧の周波数依存特性によって代替的に評価されることを特徴とする、完全空乏型ＳＯＩの基板浮遊効果評価装置。 8. A full depletion in each ring oscillator circuit including the number of gate stages composed of a plurality of transistors having a fully depleted SOI structure using the fully depleted SOI substrate floating effect evaluation method according to claim 1 A fully floating-type SOI substrate floating effect evaluation apparatus for evaluating a substrate floating effect of a type SOI,
An oscillation frequency measuring device for measuring the oscillation frequency of each ring oscillator circuit to which a plurality of power supply voltages are respectively applied;
Based on the oscillation frequency of each ring oscillator circuit measured by the oscillation frequency measuring device, the number of gate stages of each ring oscillator circuit, and each power supply voltage, the dynamic inversion threshold voltage of the transistor included in the gate is calculated. With an evaluator to evaluate ,
An apparatus for evaluating a substrate floating effect of a fully depleted SOI, wherein the substrate floating effect of the fully depleted SOI is alternatively evaluated by a frequency dependence characteristic of the inversion threshold voltage .