JP4343486B2 - Manufacturing method of semiconductor memory device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、デジタルロジックデバイスと、高周波アナログデバイスやメモリを混載する半導体装置に適用して有効な酸化物誘電体キャパシタに関する。
【0002】
【従来の技術】
モバイルやデジタル家電関連のLSIへの適用を目的として、デジタルロジックデバイスと、高周波(RF)アナログデバイスやメモリをワンチップ内に混載することが検討されている。デジタルロジックデバイスはMOSトランジスタから構成されるが、RFアナログデバイスやメモリでは、それに加えてキャパシタなどの素子も必要となる。
【0003】
上記の異なるデバイスをワンチップ化するためには、製造プロセスを統合する必要がある。例えば、アナログデバイスやメモリに用いられるキャパシタを、ロジックプロセスとの親和性を確保しながら形成する技術が必須となる。
【0004】
ロジックデバイスでは、配線抵抗を低減するために、配線材料として銅(Cu)を使用することが検討されている。このため、製造プロセスを統合するためには、Cu配線上にキャパシタを形成する必要がある。特に、Cu配線をMIM(Metal−Insulator−Metal)構造キャパシタの電極として用いれば、追加工程の最小化を図ることができる。
【0005】
また、キャパシタ誘電体膜として、五酸化タンタル(Ta2O5)などの高誘電体材料を適用すれば、キャパシタ面積を低減できるため、LSIの高集積化を実現できる。
【0006】
つまり、高集積かつ低コストの混載LSIを実現するためには、デジタルロジックデバイスに用いられるCu配線を、RFアナログデバイスやメモリに用いられるMIM構造キャパシタの電極として利用し、さらにキャパシタ誘電体膜としてTa2O5を用いることが望ましい。
【0007】
Ta2O5膜は酸化物であるため、酸化性雰囲気中で形成する必要がある。また、Ta2O5膜の電気的特性を向上させるためには、Ta2O5膜の形成後に熱処理を行う必要がある。
【0008】
【発明が解決しようとする課題】
Cuを電極に用いるMIM構造キャパシタを形成する場合の問題点を説明する。
【0009】
一つ目の問題点は、Cuは拡散係数が大きいことである。このため、Ta2O5膜の形成中および後熱処理中にCuがキャパシタ誘電体膜中に拡散し、キャパシタのリーク電流が増大する可能性がある。二つ目の問題点は、Cuは耐熱性や耐酸化性が低いことである。Ta2O5膜の形成中および後熱処理中にCuが酸化されると、キャパシタと直列に高抵抗層が形成されるため、キャパシタの高周波特性が劣化する可能性がある。
【0010】
上記のような状況のもと、本発明が解決しようとする第一の課題は、MIM構造キャパシタの電極としてCuという大きい拡散係数を有する材料を用いる場合でも、Cuの拡散によるリーク電流の増大を抑制することである。このためには、CuとTa2O5の間に反応防止層を挿入する必要がある。本発明の目的の一つは、反応防止層に好適な材料を提供することである。
【0011】
本発明が解決しようとする第二の課題は、Cuの酸化を抑制しながら電気的特性の高いTa2O5膜を形成することである。Cuの酸化を防ぐための手段の一つは、酸素がCu電極まで達しないようにすることである。第一の課題で述べた反応防止層は、酸素の拡散防止層としての役割を兼ねることができる。つまり、拡散防止層として、Cuと酸素の両方の拡散を抑制できる材料を選択する必要がある。
【0012】
Cuの酸化を防ぐための二つ目の手段は、Ta2O5膜の形成や後熱処理を、酸化性の低い条件下で行うことである。ただし、Ta2O5膜は酸化物であるため、酸素欠損が膜中に形成されると電気的特性が低下する。このため、Ta2O5膜の形成条件や後熱処理条件は、上記の反応防止膜の特性を考慮した上で検討する必要がある。つまり、本発明の目的の一つは、選択した反応防止膜上で好適なTa2O5膜の形成条件と後熱処理条件を提供することである。
【0013】
ここで、本発明が解決しようとする課題をまとめる。デジタルロジックデバイスと、高周波アナログデバイスやメモリを混載する半導体装置に適用して有効なMIM構造キャパシタを形成するためには、Cuを電極に用いてTa2O5膜を誘電体膜に用いることが望ましい。しかし、Cuは拡散係数が大きく、耐熱性や耐酸化性が低いことが問題である。このため、Cu電極とTa2O5膜の間に挿入する拡散防止層の材料選択と、Ta2O5膜の形成および熱処理条件の最適化が課題となる。
【0014】
【課題を解決するための手段】
上記の課題を解決するため、本発明では以下の手段を用いる。
【0015】
本発明のMIM構造キャパシタは、Cu電極上にTa膜を形成する第1の工程と、前記Ta膜上にTa2O5膜を形成する第2の工程と、前記Ta2O5膜を不活性雰囲気中で熱処理する第3の工程とを有する。
【0016】
前記第1の工程で形成するTa膜は、Cuと酸素の拡散防止層としての機能を有する。MIM構造キャパシタにおいて、Cuとキャパシタ誘電体膜との間に拡散防止層を挿入することは公知であり、例えば、特開2001−237375、米国特許6,072,210、および米国特許6,168,991B1に記載されている。しかし、これらの公知例は、拡散防止層の材料としてTa以外にもTiやWなどを列記しておりこれらの先行文献の拡散防止層の目的はCuの拡散防止を主眼としたものである。また、反応防止の機能についても、Cuなどの金属材料に限定しており、酸素の拡散防止については考慮されておらずまた記述もされていない。
【0017】
本発明では、電極としてCu、誘電体膜としてTa2O5を用いるキャパシタの反応防止層として好適な材料を提供し、その最適な形成方法を示すことを目的としており、上記の先行文献とは発明の主眼が異なるものである。
【0018】
Taが好適な理由として、以下の3つが挙げられる。
【0019】
第一の理由は、キャパシタ誘電体膜であるTa2O5との適応性である。Ta2O5の形成時および後熱処理時に、反応防止層の表面が酸化されるのは避けられない。反応防止層としてTaまたはTaの化合物を選択すれば、酸化されてもTa2O5が形成されるため、キャパシタ特性が大きく変化することはない。このため、反応防止層の材料としては、TaまたはTaNに限定される。
【0020】
第二の理由は、電極であるCuとの適応性である。TaとTaNを比較すると、Cuの拡散を防止する性能は同等であると考えられる。しかし、TaNはTaに比べてCuとの接着性が弱いため、Ta2O5膜の後熱処理時に剥離が生じる可能性がある。このため、Ta2O5/Cu構造を有するMIMキャパシタの反応防止層としては、Taの方が望ましい。
【0021】
第三の理由は、抵抗率である。Taの抵抗率は約10μΩcmであるのに対し、TaNは約200μΩcmと1桁以上大きい。キャパシタの直列抵抗が大きくなると、高周波特性が低下する。このため、特に高周波アナログデバイスには、抵抗率の小さいTaを用いる方が望ましい。
【0022】
本発明では、これらの基礎的な物性に加えて、Cu電極上にTaまたはTaNを形成し、誘電体膜としてTa2O5を形成してキャパシタの電気的特性を比較した。その結果、反応防止層としてTaを用いた方が、TaNを用いた場合に比べてリーク電流が小さく、容量が大きいことを明らかにした。詳細なデータについては、後述する。
【0023】
特開2001−237375では、表1に拡散防止機能を有する材料を挙げ、耐拡散温度を比較している。WNは耐拡散温度が700℃と高く、実施例でもWNを拡散防止層に用いたキャパシタの形成方法を記述している。この表から、同じ700℃の耐拡散温度を有するTaNや、より耐拡散温度の高い材料を拡散防止層として選択することは容易である。しかし、この表ではTaの耐拡散温度が500℃と記述されているため、本発明の主旨である、CuとTa2O5との間の拡散防止材料としてTaが好適であることに関しては、むしろ最適な材料よりふさわしくない材料の分類にはいるようになり、この特開2001−237375の先行文献からは容易に類推することはできない。
【0024】
Ta2O5膜の形成方法としては、化学的気相成長法(CVD法)やスパッタリング法が挙げられる。下地の酸化を抑制するためには、Ta2O5膜を低温で形成する必要がある。CVD法ではTaの有機金属、例えばペントエトキシタンタルと酸素を原料として、加熱した基板上にTa2O5膜を堆積する。Taの有機化合物を十分に分解して、膜中に残留する炭素量を低減するためには、400℃以上の温度が必要である。このため、CVD法によるTa2O5膜の形成では下地が酸化されやすい。一方、スパッタリング法の場合、基板温度が300℃以下でも絶縁性の高いTa2O5膜が形成できるため、下地の酸化を抑制することができる。
【0025】
このため、前記第2の工程のTa2O5膜の形成工程は、スパッタリング法により、300℃以下の形成温度で行うことが望ましい。ただし、ALCVD法(Atomic Layer Chemical Vapor Deposition)などの低温化が可能な形成方法を用いてもよい。
【0026】
Ta2O5膜中の酸素欠損を修復してキャパシタ特性を向上させるために、膜形成後に後熱処理を行う必要がある。後熱処理温度が高温であるほど化学反応が活性化する。
【0027】
このため、前記第3の工程のTa2O5膜の熱処理工程は、前記第2の工程のTa2O5膜の形成工程よりも高温で行うことが望ましい。
【0028】
後熱処理は、下地の酸化を抑制するために不活性雰囲気中で行うことが望ましい。Ta2O5膜の形成中に酸素が十分に供給されていれば、Ta2O5膜中に十分な酸素が含まれている。このため、不活性雰囲気中の熱処理でも、酸素欠損を修復することは可能である。ただし、後熱処理雰囲気中の酸素分圧は0でなくても構わない。酸素分圧が大きいほど、より低温でTa2O5膜中の酸素欠損を修復できる。ただし、下地のTa膜が全て酸化されると、Cu電極の酸化が始まってしまうため、少なくともTaの一部が残る程度の酸素分圧を選択する必要がある。また、後熱処理温度を高温化すると酸化力は強くなるため、酸素分圧をより低くする必要がある。
【0029】
次に、下地のTaの酸化について説明する。
【0030】
スパッタリング法によって基板温度を低温化して下地の酸化を抑制しても、Taが数nm酸化されるのは避けられない。Taが酸化されれば、Ta2O5膜が形成されるため、キャパシタの容量は減少する。しかし、十分に酸素を含んだTa2O5膜を形成するためには、下地のTaが酸化されるのは避けられない。
【0031】
これに加えて、Ta2O5膜の後熱処理中に下地のTaが酸化される。不活性雰囲気中で後熱処理を行っても、Ta2O5膜中に含まれる酸素によって下地のTa膜の表面は酸化される。後熱処理の雰囲気中に酸素を含めば、酸化されるTaの膜厚は大きくなる。Ta2O5膜の膜厚が増大すれば、キャパシタの容量が減少するため、酸化されるTaの膜厚は小さいことが望ましい。しかし、Ta2O5膜中の酸素欠損が修復される程度の後熱処理を行えば、下地のTaが酸化されるのは避けられない。
【0032】
このため、前記第2の工程のTa2O5膜の形成工程、および前記第3の工程のTa2O5膜の熱処理工程により、前記Ta膜の表面が5nm以上酸化される。その結果、スパッタリング法で形成されたTa2O5膜と、Taが酸化されて形成されたTa2O5膜との2層構造となる。以上のような手段を用いることにより、課題を解決することができる。
【0033】
【発明の実施の形態】
本発明の効果を実証するために、電極としてCu、誘電体膜としてTa2O5を用いたMIMキャパシタを形成し、電気的特性を評価した。
【0034】
まず、キャパシタの形成工程を図1に従い説明する。
【0035】
シリコン基板1上に、Ta金属ターゲットを用いたDCスパッタリング法によって、膜厚が5nmのTaN膜2と膜厚が25nmのTa膜3を形成した。TaN膜3は、ArとN2の混合雰囲気中での反応性スパッタリングによって形成した。
【0036】
次に、電極として膜厚が100nmのCu膜4と、反応防止層として膜厚が25nmのTa膜5を順に形成した(図1(a))。
【0037】
次に、Ta2O5酸化物ターゲットを用いたRFスパッタリング法によって、膜厚が20nmのTa2O5膜6を形成した(図1(b))。形成条件は、形成温度が100℃、ArガスとO2ガスの比率が1:1である。
【0038】
Ta2O5膜6の形成後、後熱処理を行った。後熱処理の条件は、N2ガス気流中450℃で3分間である。
【0039】
後熱処理後に、Au上部電極7を蒸着し、キャパシタを完成させた(図1(c))。
電気的特性を図2から図6で説明する。
【0040】
図2は、Cu電極上に直接Ta2O5膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。Ta2O5膜の形成後に熱処理を行わない場合(as−depo.)、リーク電流密度は非常に大きい。また、N2中450℃の後熱処理を行っても、リーク電流密度は大きいままほとんど変化しない。これは、Ta2O5膜の形成中にCu膜が酸化され、同時に拡散係数の大きいCuがTa2O5膜中に拡散したためと考えられる。
【0041】
図3は、Cu電極とTa2O5膜の間に反応防止層としてTa膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。
【0042】
図2と比較すると、Ta2O5膜の形成後に熱処理を行わない場合(as−depo.)のリーク電流密度は6桁以上小さい。また、N2中450℃の後熱処理を行うと、特に低電圧領域のリーク電流密度が低減する。反応防止層としてTaを挿入することによってリーク電流密度が大きく低減したのは、Cu電極の酸化と拡散が防止されたためと考えられる。また、後熱処理によってリーク電流密度が低減したのは、Ta2O5膜中の酸素欠損が修復されたためと考えられる。
【0043】
つまり、Cu電極とTa2O5膜との間に反応防止層としてTaを挿入し、Ta2O5膜を後熱処理することによって、キャパシタのリーク電流密度を大きく低減できることが明らかとなった。
【0044】
次に、Ta2O5膜の後熱処理は、リーク電流密度だけではなくキャパシタ容量の電圧依存にも効果があることを説明する。
【0045】
図4は、Cu電極とTa2O5膜の間に反応防止層としてTa膜を形成したキャパシタにおいて、形成直後のキャパシタ容量のTa2O5膜厚依存を説明する図である。
【0046】
電圧を+2V→−2V→+2Vと変化させ、キャパシタ容量を測定した。
【0047】
Ta2O5の膜厚が小さいほど容量は増大する。しかし、いずれの膜厚においてもヒステリシスが観察される。また、Ta2O5の膜厚が小さいほどヒステリシスは大きく、容量の電圧による変化も増大する。このヒステリシスの発生と電圧による容量の変化は、デバイスの特性を低下させる原因となる。
【0048】
図5は、Cu電極とTa2O5膜の間に反応防止層としてTa膜を形成したキャパシタにおいて、熱処理後のキャパシタ容量のTa2O5膜厚依存を説明する図である。図4と同様に、電圧を+2V→−2V→+2Vと変化させ、キャパシタ容量を測定した。
【0049】
図4に示した後熱処理を行わない場合と同様に、図5においてはTa2O5の膜厚が小さいほど容量は増大する。しかし、後熱処理を行うことによって、ヒステリシスが消失し、容量の電圧による変化も減少する。これは、後熱処理によってTa2O5膜中の酸素欠損が修復されたためと考えられる。
【0050】
つまり、Cu電極とTa2O5膜との間に反応防止層を挿入し、Ta2O5膜を後熱処理することによって、容量のヒステリシスと電圧による変化を大きく低減できることが明らかとなった。
【0051】
次に、反応防止層であるTa膜の表面において酸化される膜厚について説明する。
【0052】
図6は、Cu電極とTa2O5膜の間に反応防止層としてTa膜を形成したキャパシタにおいて、熱処理後のSiO2換算膜厚のTa2O5膜厚依存を説明する図である。
【0053】
SiO2換算膜厚とは、キャパシタの誘電体膜の比誘電率を3.82と仮定し、キャパシタの容量から誘電体膜の膜厚を求めたものである。
【0054】
図6に示すように、横軸をTa2O5膜の膜厚とし、縦軸をSiO2換算膜厚とすることによって、傾きから誘電体膜の比誘電率が求められ、縦軸の切片から下地の酸化膜厚が求められる。
【0055】
図6の傾きから、誘電体膜の比誘電率は約30と求められる。また、図6の切片から、下地の酸化膜厚は約0.8nmと求められる。反応防止層であるTa膜が酸化されると、膜表面にTa2O5層が形成されると考えられる。この酸化によって形成されたTa2O5層の比誘電率を約30と仮定すると、膜厚は約6nmと求められる。
【0056】
つまり、反応防止層であるTa膜上にTa2O5膜を形成してN2雰囲気中450℃の後熱処理を行うことによって、下地のTa膜は酸化され、約6nmのTa2O5膜が新たに形成されることが明らかとなった。
【0057】
Ta2O5膜の膜厚が増大すれば、キャパシタの容量が減少するため、酸化されるTaの膜厚は小さいことが望ましい。しかし、Ta2O5膜中の酸素欠損が修復される程度の後熱処理を行えば、下地のTaが酸化されるのは避けられない。
【0058】
以上の実験結果から明らかなように、Cu電極とTa2O5膜との間に反応防止層を挿入することによってCu電極の酸化と拡散が抑制され、Ta2O5膜を後熱処理することによってTa2O5膜中の酸素欠損が修復される結果、キャパシタのリーク電流密度が低減され、加えて容量のヒステリシスと電圧による変化が低減される。
【0059】
また、反応防止層であるTa膜が酸化される結果、スパッタリング法で形成されたTa2O5膜と、Taが酸化されて形成されたTa2O5膜との2層構造の誘電体膜となる。
【0060】
次に、反応防止層としてTaNを用いたキャパシタを形成し、電気的特性を比較した。
【0061】
まず、キャパシタの形成工程を図7で説明する。
【0062】
Cu膜4を形成するまでの工程は図1と同様であるため、ここでは省略する。
【0063】
Cu膜4の形成後、反応防止層として膜厚が25nmのTaN膜8を形成した。
【0064】
次に、Ta2O5酸化物ターゲットを用いたRFスパッタリング法によって、膜厚が20nmのTa2O5膜6を形成した。形成条件は、形成温度が100℃、ArガスとO2ガスの比率が1:1である。
【0065】
Ta2O5膜6の形成後、後熱処理を行った。後熱処理の条件は、N2ガス気流中450℃で3分間である。
【0066】
後熱処理後に、Au上部電極7を蒸着し、キャパシタを完成させた(図7)。
【0067】
図1では反応防止層としてTa膜を用いていたが、図7では反応防止層としてTaN膜を用いている点が異なる。
【0068】
電気的特性を比較した結果を図8と図9で説明する。
【0069】
図8は、反応防止層としてTaを用いたキャパシタにおけるリーク電流密度の実効電界依存を、反応防止層としてTaNを用いたキャパシタと比較する図である。
【0070】
図8から明らかなように、Taを反応防止膜として用いた方が、TaNを用いた場合よりもリーク電流密度が小さい。
【0071】
図9は、反応防止層としてTaを用いたキャパシタにおけるSiO2換算膜厚のTa2O5膜厚依存を、反応防止層としてTaNを用いたキャパシタと比較する図である。
【0072】
図9から明らかなように、Taを反応防止膜として用いた方が、TaNを用いた場合よりもSiO2換算膜厚が小さい。言い換えれば、容量が大きい。
【0073】
以上の実験結果から明らかなように、Ta2O5/Cu構造を有するMIMキャパシタの反応防止層としては、TaNよりもTaの方が望ましい。
【0074】
以上、具体的な実験結果を示しながら本発明の効果を説明したが、膜の形成条件や熱処理条件は、本発明の内容を大きく逸脱しない範囲内で変更が可能であることは言うまでもない。
【0075】
例えば、Ta2O5膜の形成方法は、スパッタリング法に限らず、CVD法を用いてもよい。ただし、下地の酸化を抑制するために、形成温度は300℃以下にすることが望ましい。
【0076】
また、Ta2O5膜の熱処理温度は、450℃に限らず、Ta2O5膜の形成温度よりも高温であればよい。ただし、低温ではTa2O5膜の酸素欠損の修復が不十分であり、高温では下地の酸化が大きくなるため、300℃以上500℃の温度範囲を選択するのが望ましい。
【0077】
また、Ta2O5膜の熱処理雰囲気は、不活性雰囲気であることが望ましいが、酸素分圧は0でなくても構わない。ただし、下地のTa膜が全て酸化されると、Cu電極が酸化してしまうため、少なくともTaの一部が残る程度の酸素分圧に抑える必要がある。
【0078】
上部電極については、Cu、Pt、Ruの中から選択することができるが、下部電極との対称性を考慮すると、Cuとすることが望ましい。また、下部電極と同様に、Ta2O5膜と上部電極との間に反応防止層を挿入する必要がある。上部電極側の反応防止層の材料は、Cuの拡散を防止できるものであれば任意に選択することができるが、対称性を考慮すると、Taとすることが望ましい。この場合、Cu/Ta/Ta2O5/Ta/Cu構造となる。
【0079】
(実施の形態1)
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0080】
実施の形態1を図10で説明する。これは、例えば半導体基板にMISFET(Metal Insulator Semiconductor FieldEffect Transistor)が形成された半導体集積回路装置の製造方法に本発明を適用したものである。
【0081】
まず、単結晶シリコン基板に、素子分離領域、MISFET、およびMISFETの半導体領域に接続されたプラグを形成する。本実施例では、ここまでの工程および図面は省略し、図10にはプラグ形成以降の工程を示す。つまり、図10の下部には、素子分離領域、MISFET、およびMISFETの半導体領域に接続されたプラグなどが形成されている。
【0082】
まず、半導体基板の全面に、たとえばプラズマCVD法にて窒化シリコン膜を堆積し、膜厚が約100nmのエッチストッパ膜9を形成する。エッチストッパ膜9は、その上層の絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎによって下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。
【0083】
次に、エッチストッパ膜9の表面にCVD法でフッ素を添加した酸化シリコン(SiOF)膜を堆積し、膜厚が約400nmの絶縁膜10を堆積する。絶縁膜10としてSiOF膜を用いた場合、そのSiOF膜は低誘電率膜であるので、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【0084】
次に、エッチストッパ膜9および絶縁膜10を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、配線溝(溝部)を形成する。
【0085】
次に、配線溝の底部に露出するプラグの表面の反応層を除去するために、アルゴン(Ar)雰囲気中にてスパッタエッチングによる半導体基板の表面処理を行う。このときのスパッタエッチング量は、P−TEOS(Plasma Tetraethylorthosilicate)酸化膜に換算して約2nm〜18nm程度、好ましくは約10nm程度とする。なお、本実施の形態1においては、アルゴン雰囲気中におけるスパッタエッチングによりプラグの表面の反応層を除去する場合を例示したが、たとえば水素(H2)や一酸化炭素(CO)のような還元性ガスや、還元性ガスと不活性ガスとの混合雰囲気中でのアニール処理により反応層を十分に除去できるなら、このアニール処理とスパッタエッチング処理を置き換えてもよい。アニール処理の場合は、スパッタエッチング時による絶縁膜10の損失や、電子によるゲート酸化膜のチャージングダメージを防ぐことができる。
【0086】
次に、半導体基板の全面にバリア導電性膜(第1導電性膜)11aとなる、例えばTaN膜を堆積する。バリア導電性膜11aの膜厚は、配線溝の内部を除いた絶縁膜10の表面において約2nm〜18nm程度、好ましくは約10nmとなるようにする。
【0087】
次に、半導体基板の全面にバリア導電性膜(第2導電性膜)11bとなる、例えばTa膜を堆積する。その膜厚は、配線溝の内部を除いた絶縁膜10の表面において約10nm〜40nm程度、好ましくは約25nm程度となるようにする。
【0088】
バリア導電性膜11aおよび11bは、スパッタリング法により堆積してもよいし、無機または有機材料を用いたCVD(Chemical Vapor Deposition)法により堆積してもよい。
【0089】
次に、Cuのシード膜を堆積する(図示せず)。このシード膜は、半導体基板の温度を約0℃〜100℃程度、好ましくは約100℃程度に保ち、約3×10−2Pa程度以下の圧力下における長距離スパッタリング法によって堆積する。その膜厚は、配線溝の内部を除いたバリア導電性膜11bの表面において約100nm〜200nm程度、好ましくは約150nm程度となるようにする。本実施の形態においては、シード膜の堆積に長距離スパッタリング法を用いる場合を例示するが、Cuスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法を用いてもよい。また、シード膜の堆積はCVD法によって行ってもよい。
【0090】
次に、Cuシード膜が堆積された半導体基板の全面に、Cu膜を配線溝に埋め込むように形成し、この埋め込み膜とシード膜とを合わせて導電性膜(第3導電性膜)11cとする。Cuの埋め込み膜は、たとえば電解めっき法にて形成する。めっき液としては、たとえば硫酸(H2SO4)に10%の硫酸銅(CuSO4)および銅膜のカバレージ向上用の添加剤を加えたものを用いる。導電性膜11cの形成に電解めっき法を用いた場合、成長速度を電気的に制御できるので、配線溝の内部における導電性膜11cのカバレージを向上することができる。
【0091】
なお、本実施の形態においては、導電性膜11cの堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電荷の印加を必要としないので、電界印加に起因する半導体基板のダメージを、電解めっき法を用いた場合よりも低減することができる。
【0092】
また、導電性膜11cを形成する工程に続けて、アニール処理によってその銅膜を流動化させることにより、導電性膜11cの配線溝への埋め込み性をさらに向上させることもできる。
【0093】
次に、絶縁膜10上の余分なバリア導電性膜11a、11bおよび導電性膜11cを除去し、配線溝内にバリア導電性膜11a、11bおよび導電性膜11cを残すことで埋め込み配線11を形成する。バリア導電性膜11a、11bおよび導電性膜11cの除去は、CMP法を用いた研磨により行う。
【0094】
続いて、たとえば0.1%アンモニア水溶液と純水とを用いた2段階のブラシスクラブ洗浄により、半導体基板の表面に付着した研磨砥粒および銅を除去した後、埋め込み配線11および絶縁膜10上に窒化シリコン膜を堆積してバリア絶縁膜12aを形成する。この窒化シリコン膜の堆積には、たとえばプラズマCVD法を用いることができ、その膜厚は約50nmとする。バリア絶縁膜12aは、埋め込み配線11の導電性膜11cを構成する銅の拡散を抑制する機能を有する。これによりバリア導電性膜11aおよび11bとともに絶縁膜10および後で説明する絶縁膜12bへの銅の拡散を防止してそれらの絶縁性を保持し、半導体集積回路装置の信頼性を高めることができる。また、バリア絶縁膜12aは、後の工程において、エッチングを行なう際のエッチストッパ層としても機能する。
【0095】
次に、バリア絶縁膜12aの表面に、膜厚が約400nmの絶縁膜12bを堆積する。この絶縁膜12bは、たとえばフッ素を添加したCVD酸化膜などのSiOF膜とする。絶縁膜12bとしてSiOF膜を用いた場合には、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【0096】
次に、絶縁膜12bの表面に、たとえばプラズマCVD法にて窒化シリコン膜を堆積し、膜厚が約50nmのエッチストッパ膜12cを堆積する。このエッチストッパ膜12cは、後で説明する絶縁膜12dに配線形成用の溝部や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。
【0097】
続いて、エッチストッパ膜12cの表面に、たとえばSiOF膜を堆積して絶縁膜12dとし、バリア絶縁膜12a、絶縁膜12b、エッチストッパ膜12cおよび絶縁膜12dを合わせて絶縁膜12とする。絶縁膜12dはCVD法により堆積し、その膜厚は、たとえば約300nm程度とする。この絶縁膜12dは、絶縁膜12bと同様に半導体集積回路装置の配線の総合的な誘電率を下げる機能を有し、配線遅延を改善することができる。
【0098】
次に、下層配線である埋め込み配線11と、後の工程にて形成する上層配線である埋め込み配線14とを接続するための接続孔(溝部)13aを形成する。接続孔13aは、フォトリソグラフィ工程により、絶縁膜12d上に埋め込み配線11と接続するための接続孔パターンと同一形状のフォトレジスト膜を形成し、それをマスクとしてドライエッチング工程により接続孔パターンを形成する。続いて、フォトレジスト膜を除去し、絶縁膜12d上にフォトリソグラフィ工程により、配線溝パターンと同一形状のフォトレジスト膜を形成し、それをマスクとしてドライエッチング工程により配線溝(溝部)13bを形成する(図10(a))。
【0099】
続いて、接続孔13aの底部に露出した埋め込み配線11の表面の反応層を除去するためのスパッタエッチングを行う。このときのスパッタエッチング量は、P−TEOS酸化膜に換算して約2nm〜18nm程度、好ましくは約10nm程度とする。
【0100】
次に、接続孔13aおよび配線溝13bの内部を含む半導体基板の全面に、たとえばTaN膜からなるバリア導電性膜(第1導電性膜)14aを堆積する。バリア導電性膜14aの膜厚は、接続孔13aおよび配線溝13bの内部を除いた絶縁膜12の表面において約2nm〜18nm程度、好ましくは約10nmとなるようにする。
【0101】
次に、バリア導電性膜11bを堆積した工程と同様の工程により、バリア導電性膜(第2導電性膜)14bとなる、たとえばTa膜を堆積する。
【0102】
バリア導電性膜14aおよび14bは、スパッタリング法により堆積してもよいし、無機または有機材料を用いたCVD法により堆積してもよい。
【0103】
次に、シード膜として、たとえば銅膜または銅合金膜を堆積する(図示せず)。このシード膜を銅合金膜とする場合には、その合金中にCuを約80重量パーセント程度以上含むようにする。 シード膜の堆積は、長距離スパッタリング法を用いることができる。また、イオン化スパッタリング法を用いてもよいし、CVD法を用いてもよい。
【0104】
次に、Cuシード膜が堆積された半導体基板の全面に、導電性膜11cを堆積した工程と同様の工程において、Cu膜を配線溝に埋め込むように形成し、この埋め込み膜とシード膜とを合わせて導電性膜(第3導電性膜)14cとする。埋め込み膜の形成に電解めっき法を用いた場合、導電性膜14cの成長速度を電気的に制御できるので、接続孔13aおよび配線溝13bの内部における導電性膜14cのカバレージを向上することができる。なお、本実施の形態においては、導電性膜14cの堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電界印加を必要としないので、電界印加に起因する半導体基板のダメージを、電解めっき法を用いた場合よりも低減することができる。
【0105】
また、導電性膜14cを形成する工程に続けて、アニール処理によってその銅膜を流動化させることにより、接続孔13aおよび配線溝13bへの導電性膜14cの埋め込み性をさらに向上させることもできる。
【0106】
次に、絶縁膜12d上の余分なバリア導電性膜14a、14b、および導電性膜14cを除去し、接続孔13aおよび配線溝13bの内部にバリア導電性膜14a、14b、および導電性膜14cを残すことで埋め込み配線14を形成する。バリア導電性膜14a、14b、および導電性膜14cの除去は、CMP法を用いた研磨により行う(図10(b))。
【0107】
続いて、たとえば0.1%アンモニア水溶液と純水とを用いた2段階のブラシスクラブ洗浄により、半導体基板の表面に付着した研磨砥粒および銅を除去する。
【0108】
続いて、埋め込み配線14の表面の反応層を除去するためのスパッタエッチングを行う。このときのスパッタエッチング量は、P−TEOS酸化膜に換算して約2nm〜18nm程度、好ましくは約10nm程度とする。
次に、Ta金属ターゲットを用いたDCスパッタリング法によって、Ta膜15を堆積する。このTa膜は、Cuからなる導電性膜14cの拡散を抑制する拡散防止層としての機能を有する。また、後で形成するTa2O5膜16の堆積時および後熱処理時に、Cuからなる導電性膜14cが酸化されるのを防止する機能を有する。
【0109】
本実施の形態においては、Ta膜15の堆積にDCスパッタリング法を用いる場合を例示したが、CVD法を用いてもよい。また、Ta膜15の膜厚は、約10nm〜50nm程度、好ましくは約25nmとなるようにする。
【0110】
次に、Ta膜15を、フォトリソグラフィ技術およびドライエッチング技術を用いて所望の形状に加工する。
【0111】
次に、Ta2O5膜16を堆積する。このTa2O5膜16は、半導体基板の温度を約0℃〜300℃程度、好ましくは約100℃程度に保ち、Ta金属ターゲットを用いた、ArとO2の混合雰囲気中におけるDC反応性スパッタリング法によって堆積する。
【0112】
本実施の形態においては、Ta2O5膜16の堆積にDC反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、CVD法を用いてもよい。また、Ta2O5膜16の膜厚は、約5nm〜20nm程度、好ましくは約10nmとなるようにする。
【0113】
次に、Ta2O5膜16に後熱処理を施す。熱処理は、300℃以下の温度条件で行われる。ここで、熱処理温度を300℃以下とするのは、Ta2O5膜の堆積温度より高温であればTa2O5膜中の酸素欠損を修復できるからである。ただし、電気的特性の良好なTa2O5膜を得るためには400℃以上であることが望ましい。熱処理の雰囲気は、下地のTaの酸化を抑制するために、不活性雰囲気であることが望ましい。例えば、N2ガス雰囲気における、処理温度300℃〜500℃、処理時間1分〜10分の条件を例示できる。
【0114】
次に、Ta膜15を堆積した工程と同様の工程により、Ta膜17を堆積する。このTa膜17は、後で形成するCu膜18の拡散と酸化を抑制する機能を有する。
【0115】
次に、Cu金属ターゲットを用いたDCスパッタリング法によって、Cu膜18を堆積する。
【0116】
本実施の形態においては、Cu膜18の堆積にDCスパッタリング法を用いる場合を例示するが、導電性膜11cや14cと同様の方法によって形成することもできる。
【0117】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、Cu膜18とTa膜17とTa2O5膜16を所望の形状に加工する。
【0118】
Ta膜15、Ta2O5膜16、Ta膜17、およびCu膜18の加工により、Cuからなる下部電極(導電性膜14c)、Taからなる反応防止層(Ta膜15)、Ta2O5からなる誘電体層(Ta2O5膜16)、Taからなる反応防止層(Ta膜17)、およびCuからなる上部電極(Cu膜18)で構成されるMIM構造キャパシタが完成する。
【0119】
ここで、Ta膜15、Ta2O5膜16、Ta膜17、およびCu膜18を加工する手順について付け加えておく。
【0120】
本実施の形態においては、Ta膜15を加工した後にTa2O5膜16、Ta膜17、およびCu膜18を形成し、続いて、Ta2O5膜16、Ta膜17、およびCu膜18を一括して加工する工程を例示したが、キャパシタとしての機能を失わない形状に加工されるのであれば、これに限らない。ただし、Ta膜15は、Cuからなる導電性膜14cよりも大きい形状に加工する必要がある。これは、Cuからなる導電性膜14cが露出すると、絶縁膜中に拡散するためである。また、Cu膜18は、Ta膜17によってTa2O5膜16と分離されなければならない。一部でも接していると、CuがTa2O5膜16中に拡散するためである。
【0121】
また、本実施の形態においては、Ta2O5膜16、Ta膜17、およびCu膜18を一括して加工する工程を例示したが、1層ずつ加工してもよいし、1層と2層に分けて加工しても構わない。また、それぞれ加工した形状が異なっていても構わない。
【0122】
以上の工程により、本実施の形態の半導体集積回路装置が略完成する。図10の断面図に示す構造の平面図を図12に示す。
【0123】
本実施例1によれば、Cu配線とTa2O5誘電体膜の間にTaからなる反応防止層を挿入することにより、Cuの拡散と酸化を抑制できるため、キャパシタのリーク電流密度を低減することができる。また、Ta2O5誘電体膜を不活性雰囲気中で後熱処理することにより、下地の酸化を抑制しながらTa2O5誘電体膜中の酸素欠損を修復できるため、キャパシタの容量のヒステリシスと電圧による変化を低減することができる。この結果、高集積かつ低コストの混載LSIを実現できる。
【0124】
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【0125】
(実施の形態2)
発明の実施例2は、RFアナログデバイスとCMOSロジックデバイスをワンチップ内に集積した半導体集積回路の1例であり、そのロジック部、アナログ部、メモリ部の断面構造図である。この発明の実施の形態2においては、図11の112、113、114が発明の実施の形態1のMIMキャパシタに対応したものとなっている。ここでは、CMOS構造を前提として説明するが、バイポーラトランジスタとCMOSとを混在したいわゆるBiCMOS構造などにも本発明を適用できることはもちろんである。図11では、一つのP型シリコン基板P−SUB上にロジック部、アナログ部、メモリ部が形成されている。一つのP型シリコン基板P−SUB内部には、Nウェル領域102、103、104が島状に形成され、さらにそれぞれのNウェル領域の中に、Nウェル領域105、106、107およびPウェル領域108、109、110が図のように形成されている。またNウェル領域105、106、107にはPMOSトランジスタ、Pウェル領域108、109、110にはNMOSトランジスタが形成され、トランジスタの隣接部にはNウェル、Pウェル領域への給電部が示されている。さらに、アナログ部には多結晶シリコン配線層115で形成した抵抗成分が示されており、その他にはゲート酸化膜128、シリサイド層126、サイドスペーサ127、シリコン窒化膜125等が図に示されている。
【0126】
図11において、ロジック部のようにトランジスタをシリサイド化すると、拡散層領域におけるリーク電流が増加することがある。したがって、シリサイド化したトランジスタをメモリセルに利用すると、メモリセルのデータ保持特性を悪化させる場合がある。このような場合は、図11のようにPウェル領域110に形成したNMOSトランジスタをシリサイド化せずにメモリセルを形成してもよい。また特に図示していないが、多結晶シリコン配線層115は、シリサイド化をしないと抵抗値が大きくなるので、多結晶シリコン配線115上にタングステンW等を積層した、いわゆるポリメタル構造としてもよい。さらに多結晶シリコン配線層115上だけを選択的にシリサイド化して、拡散層領域をシリサイド化しないトランジスタ構造としてもよい。もちろん、リーク電流が保持特性に悪影響を及ぼさない程度であれば、ロジック部のトランジスタと同様にシリサイドしてもよい。その場合、シリサイド化させないための追加マスクが不要となり、より低コスト化できる。
【0127】
また、図11におけるウエル構造は、いわゆる3重ウェル構造であり、ロジック部、アナログ部、メモリ部をそれぞれNウェル領域102、103、104で分離している。これにより、ロジック部、アナログ部、メモリ部のそれぞれの領域は電気的に分離できるので互いの干渉を避けることができて安定に動作することが可能となる。また、それぞれの動作電圧に適したNウェル、Pウェルの電位を設定できる。もちろん、このように3重ウェル構造が必要ない場合には、Nウェル領域102、103、104のないより単純な構成にしてもよいし、メモリ部のみ、あるいはメモリ部とアナログ部のみをNウェル領域103、104で分離する、あるいは2つの領域を同じNウェル領域で囲むなど必要に応じて種々の変形が可能である。
【0128】
図11において、基板の上に示した破線は、Cu配線層(120〜124)とそのコンタクト層(116〜119)の位置を示している。MIMキャパシタ112、113、114は、それぞれロジック部、アナログ部、メモリ部で利用されている。例えば、ロジック部では電源に接続される配線にキャパシタを設けることにより、電源の静電容量を増加させて電源を安定化することに利用できる。これをアナログ部やメモリ部にも使うことももちろん可能である。さらにアナログ部のキャパシタ素子や後述するようにメモリ部におけるメモリセルに応用することができる。
【0129】
従来の1T1C型メモリセルにおいては、下部電極としては耐熱性等に優れた多結晶シリコンが主に用いられ、上部電極としてはTiNなどの耐酸化性を有する金属を用いてメモリキャパシタを形成していた。したがって、ロジックで用いられるCu配線層を、キャパシタの電極に用いることは困難であった。本実施例のMIMキャパシタは、下部電極として例えば第3層のCu配線層122を利用する。
【0130】
Cu配線層を形成した後、反応防止層としてTa膜を形成する。続いて、Ta2O5誘電体膜を形成して熱処理を行う。続いて、反応防止層としてTa膜を形成し、さらに上部電極を形成する。このとき上部電極は第4層のCu配線層123とCu配線層122との間のビアホール118の層に形成される。このように、キャパシタの下部電極にCu配線層を利用すれば、ロジック部、アナログ部、メモリ部におけるキャパシタの片方の電極形成において、特別なプロセスが不要となる。またメモリ部においては、従来の立体構造を有する1T1C型メモリセルとは異なり、キャパシタが平面構造であるためロジックのCu配線層を容易に利用でき、さらに平面構造であることから加工が容易であり、歩留まり良くキャパシタを形成できる。
【0131】
本実施例2では、単純な平面構造のキャパシタであるといったことから、加工が容易であるためプロセスコストが低減できる。さらに、Cu配線層をMIMキャパシタの電極に利用することで、メモリ部、ロジック部、アナログ部のキャパシタを同様の構造、および同様の材料で形成、コスト低減、信頼性や歩留まりの向上が実現できる。
【0132】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0133】
【発明の効果】
本発明によれば、Cu配線上に誘電率の高いTa2O5膜を用いたMIM構造キャパシタを形成できる。そのため、高集積かつ低コストの混載LSIを実現することができる。
【図面の簡単な説明】
【図1】Cu電極とTa2O5膜の間に反応防止層としてTa膜を形成したキャパシタの形成工程の縦断面図である。
【図2】Cu電極上に直接Ta2O5膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。
【図3】Cu電極とTa2O5膜の間に反応防止層としてTa膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。
【図4】Cu電極とTa2O5膜の間に反応防止層としてTa膜を形成したキャパシタにおいて、形成直後のキャパシタ容量のTa2O5膜厚依存を説明する図である。
【図5】Cu電極とTa2O5膜の間に反応防止層としてTa膜を形成したキャパシタにおいて、熱処理後のキャパシタ容量のTa2O5膜厚依存を説明する図である。
【図6】Cu電極とTa2O5膜の間に反応防止層としてTa膜を形成したキャパシタにおいて、熱処理後のSiO2換算膜厚のTa2O5膜厚依存を説明する図である。
【図7】本発明の実施の形態1との比較のために作成した、Cu電極とTa2O5膜の間に反応防止層としてTaN膜を形成したキャパシタの縦断面図である。
【図8】反応防止層としてTaを用いたキャパシタにおけるリーク電流密度の実効電界依存を、反応防止層としてTaNを用いたキャパシタと比較する図である。
【図9】反応防止層としてTaを用いたキャパシタにおけるSiO2換算膜厚のTa2O5膜厚依存を、反応防止層としてTaNを用いたキャパシタと比較する図である。
【図10】本発明の実施の形態1を説明する工程の縦断面図である。
【図11】本発明の実施の形態2を説明する工程の縦断面図である。
【図12】本発明の実施の形態1を説明する工程の平面図である。
【符号の説明】
1…シリコン基板、2…TaN膜、3…Ta膜、4…Cu膜、5…TaN膜、6…Ta2O5膜、7…Au電極、8…Ta膜、9…エッチストッパ膜、10…絶縁膜、11a…バリア導電性膜(第1導電性膜)、11b…バリア導電性膜(第2導電性膜)、11c…導電性膜(第3導電性膜)、11…埋め込み配線、12a…バリア絶縁膜、12b…絶縁膜、12c…エッチストッパ膜、12d…絶縁膜、12…絶縁膜、13a…接続孔(溝部)、13b…配線溝(溝部)、14a…バリア導電性膜(第1導電性膜)、14b…バリア導電性膜(第2導電性膜)、14c…導電性膜(第3導電性膜)、14…埋め込み配線、15…Ta膜、16…Ta2O5膜、17…Ta膜、18…Cu膜
101…P型シリコン基板、102…Nウェル領域、103…Nウェル領域、104…Nウェル領域、105…Nウェル領域、106…Nウェル領域、107…Nウェル領域、108…Pウェル領域、109…Pウェル領域、110…Pウェル領域、111…素子分離酸化膜、112…MIMキャパシタ、113…MIMキャパシタ、114…MIMキャパシタ、115…多結晶シリコン配線層、116…ビアホール、117…ビアホール、118…ビアホール、119…ビアホール、120…第1層のCu配線層、121…第2層のCu配線層、122…第3層のCu配線層、123…第4層のCu配線層、124…第5層のCu配線層、125…シリコン窒化膜、126…シリサイド層、127…サイドスペーサ、128…ゲート酸化膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an oxide dielectric capacitor that is effective when applied to a semiconductor device in which a digital logic device and a high-frequency analog device or memory are mixedly mounted.
[0002]
[Prior art]
For the purpose of application to LSIs related to mobile and digital home appliances, it is considered to mount digital logic devices, high-frequency (RF) analog devices and memories in one chip. Digital logic devices are composed of MOS transistors, but RF analog devices and memories also require elements such as capacitors.
[0003]
In order to make the above different devices into one chip, it is necessary to integrate the manufacturing process. For example, a technique for forming a capacitor used in an analog device or a memory while ensuring compatibility with a logic process is essential.
[0004]
In the logic device, in order to reduce the wiring resistance, it is considered to use copper (Cu) as a wiring material. For this reason, in order to integrate the manufacturing process, it is necessary to form a capacitor on the Cu wiring. In particular, if the Cu wiring is used as an electrode of a MIM (Metal-Insulator-Metal) structure capacitor, the additional process can be minimized.
[0005]
In addition, as a capacitor dielectric film, tantalum pentoxide (Ta 2 O 5 If a high dielectric material such as) is applied, the capacitor area can be reduced, so that high integration of LSI can be realized.
[0006]
In other words, in order to realize a highly integrated and low-cost embedded LSI, the Cu wiring used in the digital logic device is used as an electrode of an MIM structure capacitor used in an RF analog device or a memory, and further as a capacitor dielectric film Ta 2 O 5 It is desirable to use
[0007]
Ta 2 O 5 Since the film is an oxide, it needs to be formed in an oxidizing atmosphere. Ta 2 O 5 To improve the electrical properties of the film, Ta 2 O 5 It is necessary to perform heat treatment after the film is formed.
[0008]
[Problems to be solved by the invention]
Problems in forming an MIM structure capacitor using Cu as an electrode will be described.
[0009]
The first problem is that Cu has a large diffusion coefficient. For this reason, Ta 2 O 5 Cu may diffuse into the capacitor dielectric film during film formation and post heat treatment, increasing the capacitor leakage current. The second problem is that Cu has low heat resistance and oxidation resistance. Ta 2 O 5 When Cu is oxidized during film formation and post-heat treatment, a high-resistance layer is formed in series with the capacitor, which may degrade the high-frequency characteristics of the capacitor.
[0010]
Under the circumstances as described above, the first problem to be solved by the present invention is to increase the leakage current due to the diffusion of Cu even when a material having a large diffusion coefficient of Cu is used as the electrode of the MIM structure capacitor. It is to suppress. For this purpose, Cu and Ta 2 O 5 It is necessary to insert a reaction preventing layer between the two. One of the objects of the present invention is to provide a material suitable for the reaction preventing layer.
[0011]
The second problem to be solved by the present invention is Ta, which has high electrical characteristics while suppressing oxidation of Cu. 2 O 5 Forming a film. One means for preventing the oxidation of Cu is to prevent oxygen from reaching the Cu electrode. The reaction preventing layer described in the first problem can also serve as an oxygen diffusion preventing layer. That is, it is necessary to select a material that can suppress the diffusion of both Cu and oxygen as the diffusion preventing layer.
[0012]
The second means to prevent Cu oxidation is Ta 2 O 5 Film formation and post-heat treatment are performed under conditions with low oxidizability. However, Ta 2 O 5 Since the film is an oxide, the electrical characteristics deteriorate when oxygen vacancies are formed in the film. For this reason, Ta 2 O 5 The film formation conditions and post-heat treatment conditions need to be studied in consideration of the characteristics of the reaction preventing film. That is, one of the objects of the present invention is to make Ta suitable on the selected reaction preventing film. 2 O 5 It is to provide film forming conditions and post heat treatment conditions.
[0013]
Here, the problems to be solved by the present invention are summarized. In order to form an effective MIM structure capacitor by applying it to a semiconductor device in which a digital logic device, a high-frequency analog device and a memory are mounted together, Cu is used as an electrode. 2 O 5 It is desirable to use the film as a dielectric film. However, Cu has a problem that it has a large diffusion coefficient and low heat resistance and oxidation resistance. Therefore, Cu electrode and Ta 2 O 5 Selection of material for the diffusion preventing layer inserted between the films, Ta 2 O 5 The problem is to optimize the film formation and heat treatment conditions.
[0014]
[Means for Solving the Problems]
In order to solve the above problems, the present invention uses the following means.
[0015]
The MIM structure capacitor of the present invention includes a first step of forming a Ta film on a Cu electrode, and a Ta film on the Ta film. 2 O 5 A second step of forming a film, and the Ta 2 O 5 And a third step of heat-treating the film in an inert atmosphere.
[0016]
The Ta film formed in the first step functions as a diffusion preventing layer for Cu and oxygen. In MIM structure capacitors, it is known to insert a diffusion prevention layer between Cu and the capacitor dielectric film, for example, JP 2001-237375, US Pat. No. 6,072,210, and US Pat. No. 6,168, 991B1. However, these known examples list Ti, W, etc. in addition to Ta as the material of the diffusion prevention layer, and the purpose of these diffusion prevention layers in these prior documents is mainly intended to prevent diffusion of Cu. Also, the reaction preventing function is limited to a metal material such as Cu, and oxygen diffusion prevention is not taken into consideration or described.
[0017]
In the present invention, Cu is used as the electrode, and Ta is used as the dielectric film. 2 O 5 The object of the present invention is to provide a suitable material for the reaction prevention layer of the capacitor using the above-mentioned, and to show an optimum formation method thereof, and the main point of the invention is different from the above-mentioned prior literature.
[0018]
There are three reasons why Ta is preferable.
[0019]
The first reason is that Ta is a capacitor dielectric film. 2 O 5 And adaptability. Ta 2 O 5 It is inevitable that the surface of the reaction-preventing layer is oxidized during the formation and after the heat treatment. If Ta or a compound of Ta is selected as the reaction preventing layer, even if oxidized, Ta 2 O 5 Therefore, the capacitor characteristics do not change greatly. For this reason, the material of the reaction preventing layer is limited to Ta or TaN.
[0020]
The second reason is adaptability with Cu as an electrode. Comparing Ta and TaN, it is considered that the performance of preventing Cu diffusion is equivalent. However, TaN is weaker in adhesion to Cu than Ta. 2 O 5 Peeling may occur during post-heat treatment of the film. For this reason, Ta 2 O 5 As the reaction preventing layer of the MIM capacitor having the / Cu structure, Ta is desirable.
[0021]
The third reason is resistivity. The resistivity of Ta is about 10 μΩcm, while TaN is about 200 μΩcm, which is one digit larger. When the series resistance of the capacitor increases, the high frequency characteristics deteriorate. For this reason, it is desirable to use Ta with a low resistivity, particularly for high-frequency analog devices.
[0022]
In the present invention, in addition to these basic physical properties, Ta or TaN is formed on the Cu electrode, and Ta is used as the dielectric film. 2 O 5 The electrical characteristics of the capacitors were compared. As a result, it has been clarified that the use of Ta as the reaction preventing layer has a smaller leakage current and a larger capacity than the case of using TaN. Detailed data will be described later.
[0023]
In Japanese Patent Laid-Open No. 2001-237375, materials having a diffusion preventing function are listed in Table 1, and diffusion resistance temperatures are compared. WN has a high diffusion resistance temperature of 700 ° C., and the examples also describe a method of forming a capacitor using WN as a diffusion prevention layer. From this table, it is easy to select TaN having the same diffusion resistance temperature of 700 ° C. or a material having a higher diffusion resistance temperature as the diffusion prevention layer. However, since the diffusion resistance temperature of Ta is described as 500 ° C. in this table, Cu and Ta, which are the gist of the present invention, are described. 2 O 5 As for Ta being suitable as an anti-diffusion material between the two, it comes into the classification of a material that is rather unsuitable than an optimal material, and can be easily analogized from the prior literature of this Japanese Patent Laid-Open No. 2001-237375. I can't.
[0024]
Ta 2 O 5 Examples of the film forming method include chemical vapor deposition (CVD) and sputtering. In order to suppress the oxidation of the base, Ta 2 O 5 It is necessary to form the film at a low temperature. In the CVD method, Ta organic metal, for example, pentoethoxytantalum and oxygen are used as raw materials on a heated substrate. 2 O 5 Deposit a film. In order to sufficiently decompose the organic compound of Ta and reduce the amount of carbon remaining in the film, a temperature of 400 ° C. or higher is necessary. Therefore, Ta by CVD method 2 O 5 In the formation of the film, the base is easily oxidized. On the other hand, in the case of the sputtering method, Ta having high insulating properties even when the substrate temperature is 300 ° C. or lower 2 O 5 Since a film can be formed, oxidation of the base can be suppressed.
[0025]
Therefore, Ta in the second step 2 O 5 The film forming step is preferably performed at a forming temperature of 300 ° C. or lower by a sputtering method. However, a formation method capable of lowering the temperature, such as an ALCVD method (Atomic Layer Chemical Vapor Deposition), may be used.
[0026]
Ta 2 O 5 In order to repair the oxygen deficiency in the film and improve the capacitor characteristics, it is necessary to perform a post-heat treatment after the film formation. The higher the post-heat treatment temperature, the more the chemical reaction is activated.
[0027]
For this reason, Ta in the third step 2 O 5 The heat treatment process of the film is the same as that of the second process. 2 O 5 It is desirable to carry out at a higher temperature than the film forming step.
[0028]
The post heat treatment is desirably performed in an inert atmosphere in order to suppress oxidation of the base. Ta 2 O 5 If oxygen is sufficiently supplied during film formation, Ta 2 O 5 Sufficient oxygen is contained in the film. For this reason, oxygen deficiency can be repaired even by heat treatment in an inert atmosphere. However, the oxygen partial pressure in the post-heat treatment atmosphere may not be zero. The higher the oxygen partial pressure, the lower the Ta 2 O 5 The oxygen deficiency in the film can be repaired. However, if the underlying Ta film is completely oxidized, the oxidation of the Cu electrode starts, so it is necessary to select an oxygen partial pressure that allows at least a part of Ta to remain. Further, since the oxidizing power increases when the post-heat treatment temperature is raised, it is necessary to lower the oxygen partial pressure.
[0029]
Next, the oxidation of the underlying Ta will be described.
[0030]
Even if the substrate temperature is lowered by sputtering to suppress the oxidation of the base, it is inevitable that Ta is oxidized by several nm. If Ta is oxidized, Ta 2 O 5 Since the film is formed, the capacitance of the capacitor is reduced. However, Ta with sufficient oxygen 2 O 5 In order to form a film, it is inevitable that the underlying Ta is oxidized.
[0031]
In addition to this, Ta 2 O 5 During the post heat treatment of the film, the underlying Ta is oxidized. Even after post-heat treatment in an inert atmosphere, Ta 2 O 5 The surface of the underlying Ta film is oxidized by oxygen contained in the film. If oxygen is included in the atmosphere of the post heat treatment, the film thickness of oxidized Ta becomes large. Ta 2 O 5 If the thickness of the film increases, the capacitance of the capacitor decreases. Therefore, it is desirable that the thickness of the oxidized Ta is small. However, Ta 2 O 5 If post-heat treatment is performed to such an extent that oxygen vacancies in the film are repaired, it is inevitable that the underlying Ta is oxidized.
[0032]
Therefore, Ta in the second step 2 O 5 Film forming step, and Ta in the third step 2 O 5 The surface of the Ta film is oxidized by 5 nm or more by the heat treatment process of the film. As a result, Ta formed by sputtering 2 O 5 Film and Ta formed by oxidation of Ta 2 O 5 It becomes a two-layer structure with a film. By using the above means, the problem can be solved.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
In order to demonstrate the effect of the present invention, Cu as the electrode and Ta as the dielectric film 2 O 5 The MIM capacitor using was formed, and the electrical characteristics were evaluated.
[0034]
First, a capacitor forming process will be described with reference to FIG.
[0035]
A
[0036]
Next, a
[0037]
Next, Ta 2 O 5 A Ta film having a thickness of 20 nm is formed by an RF sputtering method using an oxide target. 2 O 5 A film 6 was formed (FIG. 1B). The formation conditions are that the formation temperature is 100 ° C., Ar gas and O 2 The gas ratio is 1: 1.
[0038]
Ta 2 O 5 After the formation of the film 6, post heat treatment was performed. The conditions for the post heat treatment are
[0039]
After the post heat treatment, an Au
The electrical characteristics will be described with reference to FIGS.
[0040]
FIG. 2 shows Ta directly on a Cu electrode. 2 O 5 It is a figure explaining the change by heat processing of leakage current density in the capacitor in which the film was formed. Ta 2 O 5 When heat treatment is not performed after the film is formed (as-depo.), The leakage current density is very large. N 2 Even when post-heat treatment is performed at a medium temperature of 450 ° C., the leakage current density remains large and hardly changes. This is Ta 2 O 5 During film formation, the Cu film is oxidized, and at the same time, Cu having a large diffusion coefficient is Ta 2 O 5 This is thought to be due to diffusion into the film.
[0041]
FIG. 3 shows a Cu electrode and Ta 2 O 5 It is a figure explaining the change by heat processing of leakage current density in the capacitor which formed Ta film as a reaction prevention layer between films.
[0042]
Compared to FIG. 2, Ta 2 O 5 When the heat treatment is not performed after the film is formed (as-depo.), The leakage current density is 6 digits or more smaller. N 2 When post-heat treatment is performed at a medium temperature of 450 ° C., the leakage current density particularly in the low voltage region is reduced. The reason why the leakage current density was greatly reduced by inserting Ta as the reaction preventing layer is considered to be because the oxidation and diffusion of the Cu electrode were prevented. In addition, the leakage current density was reduced by post-heat treatment because Ta 2 O 5 This is probably because the oxygen deficiency in the film was repaired.
[0043]
That is, Cu electrode and Ta 2 O 5 Ta is inserted as a reaction preventing layer between the film and Ta. 2 O 5 It was found that the leakage current density of the capacitor can be greatly reduced by post-heating the film.
[0044]
Next, Ta 2 O 5 It will be explained that the post-heat treatment of the film is effective not only in the leakage current density but also in the voltage dependence of the capacitor capacity.
[0045]
FIG. 4 shows a Cu electrode and Ta 2 O 5 In a capacitor in which a Ta film is formed as a reaction preventing layer between the films, the capacitor capacitance Ta immediately after the formation 2 O 5 It is a figure explaining film thickness dependence.
[0046]
The voltage was changed from + 2V → −2V → + 2V, and the capacitance of the capacitor was measured.
[0047]
Ta 2 O 5 The capacity increases as the film thickness decreases. However, hysteresis is observed at any film thickness. Ta 2 O 5 The smaller the film thickness, the greater the hysteresis and the greater the change due to the voltage of the capacitance. The occurrence of hysteresis and the change in capacitance due to voltage cause deterioration in device characteristics.
[0048]
FIG. 5 shows Cu electrodes and Ta 2 O 5 In a capacitor in which a Ta film is formed as a reaction preventing layer between the films, the capacitor capacitance Ta after heat treatment 2 O 5 It is a figure explaining film thickness dependence. Similarly to FIG. 4, the voltage was changed from + 2V → −2V → + 2V, and the capacitor capacity was measured.
[0049]
As in the case of no heat treatment shown in FIG. 2 O 5 The capacity increases as the film thickness decreases. However, by performing the post heat treatment, the hysteresis disappears, and the change due to the voltage of the capacitance also decreases. This is because Ta 2 O 5 This is probably because the oxygen deficiency in the film was repaired.
[0050]
That is, Cu electrode and Ta 2 O 5 Insert a reaction prevention layer between the membrane and Ta 2 O 5 It has been clarified that the post-heat treatment of the film can greatly reduce the change in capacitance due to hysteresis and voltage.
[0051]
Next, the film thickness oxidized on the surface of the Ta film as the reaction preventing layer will be described.
[0052]
FIG. 6 shows Cu electrodes and Ta 2 O 5 In a capacitor in which a Ta film is formed as a reaction preventing layer between films, SiO after heat treatment 2 Equivalent film thickness Ta 2 O 5 It is a figure explaining film thickness dependence.
[0053]
SiO 2 The equivalent film thickness is obtained by determining the film thickness of the dielectric film from the capacitance of the capacitor, assuming that the relative dielectric constant of the dielectric film of the capacitor is 3.82.
[0054]
As shown in FIG. 2 O 5 The film thickness is taken, and the vertical axis is SiO. 2 By using the equivalent film thickness, the relative dielectric constant of the dielectric film is obtained from the inclination, and the underlying oxide film thickness is obtained from the intercept on the vertical axis.
[0055]
From the slope of FIG. 6, the relative dielectric constant of the dielectric film is determined to be about 30. From the intercept in FIG. 6, the underlying oxide film thickness is determined to be about 0.8 nm. When the Ta film as the reaction preventing layer is oxidized, Ta film is formed on the film surface. 2 O 5 It is believed that a layer is formed. Ta formed by this oxidation 2 O 5 Assuming that the relative dielectric constant of the layer is about 30, the film thickness is determined to be about 6 nm.
[0056]
That is, Ta film is formed on the Ta film as the reaction preventing layer. 2 O 5 Form a film and N 2 By performing post-heat treatment at 450 ° C. in the atmosphere, the underlying Ta film is oxidized, and Ta film of about 6 nm is oxidized. 2 O 5 It was revealed that a film was newly formed.
[0057]
Ta 2 O 5 If the thickness of the film increases, the capacitance of the capacitor decreases. Therefore, it is desirable that the thickness of the oxidized Ta is small. However, Ta 2 O 5 If post-heat treatment is performed to such an extent that oxygen vacancies in the film are repaired, it is inevitable that the underlying Ta is oxidized.
[0058]
As is clear from the above experimental results, the Cu electrode and Ta 2 O 5 By inserting a reaction preventing layer between the film and the Cu electrode, oxidation and diffusion of the Cu electrode are suppressed, and Ta 2 O 5 By subjecting the film to post-heat treatment, Ta 2 O 5 As a result of repairing oxygen vacancies in the film, the leakage current density of the capacitor is reduced, and in addition, changes in capacitance due to hysteresis and voltage are reduced.
[0059]
Further, as a result of oxidation of the Ta film as the reaction preventing layer, Ta formed by sputtering is used. 2 O 5 Film and Ta formed by oxidation of Ta 2 O 5 The dielectric film has a two-layer structure with the film.
[0060]
Next, a capacitor using TaN was formed as a reaction preventing layer, and the electrical characteristics were compared.
[0061]
First, a capacitor forming process will be described with reference to FIG.
[0062]
The steps until the
[0063]
After the formation of the
[0064]
Next, Ta 2 O 5 A Ta film having a thickness of 20 nm is formed by an RF sputtering method using an oxide target. 2 O 5 A film 6 was formed. The formation conditions are that the formation temperature is 100 ° C., Ar gas and O 2 The gas ratio is 1: 1.
[0065]
Ta 2 O 5 After the formation of the film 6, post heat treatment was performed. The conditions for the post heat treatment are
[0066]
After the post heat treatment, an Au
[0067]
In FIG. 1, a Ta film is used as the reaction preventing layer. However, in FIG. 7, a TaN film is used as the reaction preventing layer.
[0068]
The result of comparing the electrical characteristics will be described with reference to FIGS.
[0069]
FIG. 8 is a diagram comparing the effective electric field dependence of leakage current density in a capacitor using Ta as a reaction preventing layer with a capacitor using TaN as a reaction preventing layer.
[0070]
As is clear from FIG. 8, the leakage current density is smaller when Ta is used as the reaction preventing film than when TaN is used.
[0071]
FIG. 9 shows SiO in a capacitor using Ta as a reaction preventing layer. 2 Equivalent film thickness Ta 2 O 5 It is a figure which compares a film thickness dependence with the capacitor using TaN as a reaction prevention layer.
[0072]
As apparent from FIG. 9, using Ta as a reaction preventing film is more effective than using TaN. 2 The equivalent film thickness is small. In other words, the capacity is large.
[0073]
As is clear from the above experimental results, Ta 2 O 5 As the reaction preventing layer of the MIM capacitor having the / Cu structure, Ta is preferable to TaN.
[0074]
As described above, the effects of the present invention have been described with specific experimental results. Needless to say, the film formation conditions and the heat treatment conditions can be changed without departing from the scope of the present invention.
[0075]
For example, Ta 2 O 5 The film forming method is not limited to the sputtering method, and a CVD method may be used. However, the formation temperature is desirably 300 ° C. or lower in order to suppress the oxidation of the base.
[0076]
Ta 2 O 5 The heat treatment temperature of the film is not limited to 450 ° C., but Ta 2 O 5 What is necessary is just to be higher than the film formation temperature. However, at low temperatures, Ta 2 O 5 Since repair of oxygen vacancies in the film is insufficient and oxidation of the substrate becomes large at high temperatures, it is desirable to select a temperature range of 300 ° C. to 500 ° C.
[0077]
Ta 2 O 5 The heat treatment atmosphere of the film is desirably an inert atmosphere, but the oxygen partial pressure may not be zero. However, since the Cu electrode is oxidized when all of the underlying Ta film is oxidized, it is necessary to suppress the oxygen partial pressure to such an extent that at least a part of Ta remains.
[0078]
The upper electrode can be selected from Cu, Pt, and Ru. However, considering the symmetry with the lower electrode, Cu is desirable. Also, like the lower electrode, Ta 2 O 5 It is necessary to insert a reaction preventing layer between the membrane and the upper electrode. The material of the reaction preventing layer on the upper electrode side can be arbitrarily selected as long as it can prevent diffusion of Cu. However, considering symmetry, Ta is desirable. In this case, Cu / Ta / Ta 2 O 5 / Ta / Cu structure.
[0079]
(Embodiment 1)
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0080]
The first embodiment will be described with reference to FIG. For example, the present invention is applied to a method of manufacturing a semiconductor integrated circuit device in which a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on a semiconductor substrate.
[0081]
First, an isolation region, a MISFET, and a plug connected to a semiconductor region of the MISFET are formed on a single crystal silicon substrate. In this embodiment, the steps and drawings so far are omitted, and FIG. 10 shows steps after plug formation. That is, in the lower part of FIG. 10, an element isolation region, a MISFET, a plug connected to the semiconductor region of the MISFET, and the like are formed.
[0082]
First, a silicon nitride film is deposited on the entire surface of the semiconductor substrate by, for example, plasma CVD to form an
[0083]
Next, a silicon oxide (SiOF) film to which fluorine is added is deposited on the surface of the
[0084]
Next, the
[0085]
Next, in order to remove the reaction layer on the surface of the plug exposed at the bottom of the wiring groove, surface treatment of the semiconductor substrate is performed by sputter etching in an argon (Ar) atmosphere. The amount of sputter etching at this time is about 2 nm to 18 nm, preferably about 10 nm, in terms of a P-TEOS (plasma tetraethylorthosilicate) oxide film. In the first embodiment, the case where the reaction layer on the surface of the plug is removed by sputter etching in an argon atmosphere is exemplified. For example, hydrogen (H 2 ) And carbon monoxide (CO), or if the reaction layer can be sufficiently removed by annealing in a mixed atmosphere of reducing gas and inert gas, this annealing and sputter etching can be performed. It may be replaced. In the case of the annealing treatment, loss of the insulating
[0086]
Next, for example, a TaN film to be a barrier conductive film (first conductive film) 11a is deposited on the entire surface of the semiconductor substrate. The film thickness of the barrier conductive film 11a is about 2 nm to 18 nm, preferably about 10 nm, on the surface of the insulating
[0087]
Next, a Ta film, for example, which becomes the barrier conductive film (second conductive film) 11b is deposited on the entire surface of the semiconductor substrate. The film thickness is about 10 nm to 40 nm, preferably about 25 nm, on the surface of the insulating
[0088]
The barrier conductive films 11a and 11b may be deposited by a sputtering method, or may be deposited by a CVD (Chemical Vapor Deposition) method using an inorganic or organic material.
[0089]
Next, a Cu seed film is deposited (not shown). The seed film keeps the temperature of the semiconductor substrate at about 0 ° C. to 100 ° C., preferably about 100 ° C. -2 Deposited by long-distance sputtering under a pressure of about Pa or less. The film thickness is about 100 nm to 200 nm, preferably about 150 nm on the surface of the barrier conductive film 11b excluding the inside of the wiring trench. In this embodiment, the case where the long-distance sputtering method is used for depositing the seed film is illustrated, but an ionized sputtering method that increases the directivity of sputtering by ionizing Cu sputtering atoms may be used. The seed film may be deposited by a CVD method.
[0090]
Next, a Cu film is formed so as to be embedded in the wiring trench on the entire surface of the semiconductor substrate on which the Cu seed film is deposited, and the conductive film (third conductive film) 11c is combined with the embedded film and the seed film. To do. The embedded film of Cu is formed by, for example, an electrolytic plating method. For example, sulfuric acid (H 2 SO 4 ) And 10% copper sulfate (CuSO 4 ) And an additive for improving the copper film coverage. When the electroplating method is used to form the
[0091]
In the present embodiment, the case where the electroplating method is used for the deposition of the
[0092]
In addition, following the step of forming the
[0093]
Next, the excess barrier conductive films 11a and 11b and the
[0094]
Subsequently, the abrasive grains and copper adhering to the surface of the semiconductor substrate are removed by two-step brush scrub cleaning using, for example, a 0.1% aqueous ammonia solution and pure water, and then the embedded
[0095]
Next, an insulating film 12b having a thickness of about 400 nm is deposited on the surface of the
[0096]
Next, a silicon nitride film is deposited on the surface of the insulating film 12b by, for example, a plasma CVD method, and an
[0097]
Subsequently, for example, a SiOF film is deposited on the surface of the
[0098]
Next, a connection hole (groove portion) 13a for connecting the embedded
[0099]
Subsequently, sputter etching is performed to remove the reaction layer on the surface of the embedded
[0100]
Next, a barrier conductive film (first conductive film) 14a made of, for example, a TaN film is deposited on the entire surface of the semiconductor substrate including the insides of the connection holes 13a and the
[0101]
Next, a Ta film, for example, which becomes the barrier conductive film (second conductive film) 14b is deposited by the same process as the process of depositing the barrier conductive film 11b.
[0102]
The barrier
[0103]
Next, for example, a copper film or a copper alloy film is deposited as a seed film (not shown). When this seed film is made of a copper alloy film, the alloy contains about 80 weight percent or more of Cu. For the deposition of the seed film, a long-distance sputtering method can be used. Further, an ionized sputtering method or a CVD method may be used.
[0104]
Next, in the same process as the process of depositing the
[0105]
Further, following the step of forming the conductive film 14c, the copper film is fluidized by an annealing process, so that the embedding property of the conductive film 14c into the
[0106]
Next, the excess barrier
[0107]
Subsequently, the abrasive grains and copper adhering to the surface of the semiconductor substrate are removed by two-step brush scrub cleaning using, for example, a 0.1% aqueous ammonia solution and pure water.
[0108]
Subsequently, sputter etching is performed to remove the reaction layer on the surface of the embedded
Next, a
[0109]
In the present embodiment, the case where the DC sputtering method is used for the deposition of the
[0110]
Next, the
[0111]
Next, Ta 2 O 5 A film 16 is deposited. This Ta 2 O 5 The
[0112]
In this embodiment, Ta 2 O 5 Although the case where the DC reactive sputtering method is used for the deposition of the
[0113]
Next, Ta 2 O 5 The
[0114]
Next, a
[0115]
Next, a
[0116]
In the present embodiment, the case where the DC sputtering method is used for the deposition of the
[0117]
Next, using a photolithography technique and a dry etching technique, the
[0118]
[0119]
Here,
[0120]
In the present embodiment,
[0121]
In the present embodiment, Ta 2 O 5 Although the process of collectively processing the
[0122]
Through the above steps, the semiconductor integrated circuit device of this embodiment is almost completed. A plan view of the structure shown in the sectional view of FIG. 10 is shown in FIG.
[0123]
According to the first embodiment, Cu wiring and Ta 2 O 5 By inserting a reaction preventing layer made of Ta between the dielectric films, the diffusion and oxidation of Cu can be suppressed, so that the leakage current density of the capacitor can be reduced. Ta 2 O 5 The dielectric film is post-heat-treated in an inert atmosphere to suppress the oxidation of the base while preventing Ta 2 O 5 Since oxygen vacancies in the dielectric film can be repaired, it is possible to reduce changes in capacitance of the capacitor due to hysteresis and voltage. As a result, a highly integrated and low-cost embedded LSI can be realized.
[0124]
In addition, according to this invention, it cannot be overemphasized that the various means mention | raise | lifted to the column of the means to solve the subject of this-application specification are each applicable not only in the above-mentioned embodiment.
[0125]
(Embodiment 2)
The second embodiment of the invention is an example of a semiconductor integrated circuit in which an RF analog device and a CMOS logic device are integrated in one chip, and is a cross-sectional structure diagram of the logic portion, the analog portion, and the memory portion. In the second embodiment of the present invention, 112, 113 and 114 in FIG. 11 correspond to the MIM capacitor of the first embodiment of the present invention. Here, the description will be made on the premise of the CMOS structure, but the present invention can of course be applied to a so-called BiCMOS structure in which bipolar transistors and CMOS are mixed. In FIG. 11, a logic part, an analog part, and a memory part are formed on one P-type silicon substrate P-SUB. Inside one P-type silicon substrate P-SUB, N well
[0126]
In FIG. 11, when a transistor is silicided as in a logic portion, leakage current in the diffusion layer region may increase. Therefore, when a silicided transistor is used for a memory cell, the data retention characteristics of the memory cell may be deteriorated. In such a case, the memory cell may be formed without siliciding the NMOS transistor formed in the
[0127]
The well structure in FIG. 11 is a so-called triple well structure, in which the logic portion, the analog portion, and the memory portion are separated by N well
[0128]
In FIG. 11, the broken line shown on the board | substrate has shown the position of Cu wiring layer (120-124) and its contact layer (116-119). The
[0129]
In a conventional 1T1C type memory cell, polycrystalline silicon having excellent heat resistance is mainly used as a lower electrode, and a memory capacitor is formed using a metal having oxidation resistance such as TiN as an upper electrode. It was. Therefore, it has been difficult to use a Cu wiring layer used in logic as an electrode of a capacitor. The MIM capacitor of this embodiment uses, for example, the third-layer Cu wiring layer 122 as the lower electrode.
[0130]
After forming the Cu wiring layer, a Ta film is formed as a reaction preventing layer. Next, Ta 2 O 5 A dielectric film is formed and heat treatment is performed. Subsequently, a Ta film is formed as a reaction preventing layer, and an upper electrode is further formed. At this time, the upper electrode is formed in a layer of the via hole 118 between the fourth
[0131]
In the second embodiment, since the capacitor has a simple planar structure, the process cost can be reduced because the processing is easy. Furthermore, by using the Cu wiring layer as the electrode of the MIM capacitor, it is possible to form the capacitors of the memory part, the logic part, and the analog part with the same structure and the same material, and to reduce the cost and improve the reliability and the yield. .
[0132]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0133]
【The invention's effect】
According to the present invention, Ta having a high dielectric constant is formed on the Cu wiring. 2 O 5 An MIM structure capacitor using a film can be formed. Therefore, a highly integrated and low cost embedded LSI can be realized.
[Brief description of the drawings]
FIG. 1 Cu electrode and Ta 2 O 5 It is a longitudinal cross-sectional view of the formation process of the capacitor which formed Ta film | membrane as a reaction prevention layer between films | membranes.
FIG. 2 Ta directly on Cu electrode 2 O 5 It is a figure explaining the change by heat processing of leakage current density in the capacitor in which the film was formed.
FIG. 3 Cu electrode and Ta 2 O 5 It is a figure explaining the change by heat processing of leakage current density in the capacitor which formed Ta film as a reaction prevention layer between films.
FIG. 4 Cu electrode and Ta 2 O 5 In a capacitor in which a Ta film is formed as a reaction preventing layer between the films, the capacitor capacitance Ta immediately after the formation 2 O 5 It is a figure explaining film thickness dependence.
FIG. 5 Cu electrode and Ta 2 O 5 In a capacitor in which a Ta film is formed as a reaction preventing layer between the films, the capacitor capacitance Ta after heat treatment 2 O 5 It is a figure explaining film thickness dependence.
FIG. 6 Cu electrode and Ta 2 O 5 In a capacitor in which a Ta film is formed as a reaction preventing layer between films, SiO after heat treatment 2 Equivalent film thickness Ta 2 O 5 It is a figure explaining film thickness dependence.
FIG. 7 shows a Cu electrode and Ta prepared for comparison with the first embodiment of the present invention. 2 O 5 It is a longitudinal cross-sectional view of the capacitor which formed the TaN film | membrane as a reaction prevention layer between the films | membranes.
FIG. 8 is a diagram comparing the effective electric field dependence of leakage current density in a capacitor using Ta as a reaction preventing layer with a capacitor using TaN as a reaction preventing layer.
FIG. 9 shows SiO in a capacitor using Ta as a reaction preventing layer. 2 Equivalent film thickness Ta 2 O 5 It is a figure which compares a film thickness dependence with the capacitor using TaN as a reaction prevention layer.
FIG. 10 is a longitudinal sectional view of a process for explaining the first embodiment of the present invention.
FIG. 11 is a longitudinal sectional view of a process for explaining a second embodiment of the present invention.
FIG. 12 is a plan view of a process for explaining the first embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF
DESCRIPTION OF
Claims (6)
Cu電極上にTa膜を形成する第1の工程と、
前記Ta膜上にTa2O5膜を形成する第2の工程とを有し、前記第2の工程のTa 2 O 5 膜の形成工程は、スパッタリング法により、酸素雰囲気における300℃以下の形成温度で行うこととし、
更に、前記Ta2O5膜を不活性雰囲気中または微量酸素雰囲気で、前記Ta2O5膜の形成温度より高温であるが前記Ta膜の酸化は抑制される温度で熱処理することにより、前記Ta膜の前記Cuと酸素の拡散防止層としての機能を保持したまま前記Ta2O5膜中の酸素欠損を修復する第3の工程とを有することを特徴とする半導体記憶装置の製造方法。In a method for forming a semiconductor device having an oxide dielectric capacitor,
A first step of forming a Ta film on the Cu electrode;
And a second step of forming a the Ta 2 O 5 film on the Ta film, the step of forming the second the Ta 2 O 5 film of step by sputtering, the formation of 300 ° C. or less in an oxygen atmosphere To do at temperature,
Furthermore, the Ta 2 O 5 film is heat-treated in an inert atmosphere or a trace oxygen atmosphere at a temperature that is higher than the formation temperature of the Ta 2 O 5 film but suppresses oxidation of the Ta film, And a third step of repairing oxygen deficiency in the Ta 2 O 5 film while maintaining the function of the Ta film as the diffusion preventing layer for Cu and oxygen.
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JP2002064648A JP4343486B2 (en) | 2002-03-11 | 2002-03-11 | Manufacturing method of semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002064648A JP4343486B2 (en) | 2002-03-11 | 2002-03-11 | Manufacturing method of semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003264236A JP2003264236A (en) | 2003-09-19 |
JP4343486B2 true JP4343486B2 (en) | 2009-10-14 |
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ID=29197327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002064648A Expired - Fee Related JP4343486B2 (en) | 2002-03-11 | 2002-03-11 | Manufacturing method of semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4343486B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7408218B2 (en) | 2001-12-14 | 2008-08-05 | Renesas Technology Corporation | Semiconductor device having plural dram memory cells and a logic circuit |
US7582901B2 (en) | 2004-03-26 | 2009-09-01 | Hitachi, Ltd. | Semiconductor device comprising metal insulator metal (MIM) capacitor |
US8227893B2 (en) | 2004-06-23 | 2012-07-24 | Nec Corporation | Semiconductor device with capacitor element |
US20060102957A1 (en) * | 2004-11-12 | 2006-05-18 | Jhon-Jhy Liaw | SER immune cell structure |
-
2002
- 2002-03-11 JP JP2002064648A patent/JP4343486B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003264236A (en) | 2003-09-19 |
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RD02 | Notification of acceptance of power of attorney |
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A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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