JP4343486B2 - Manufacturing method of semiconductor memory device - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルロジックデバイスと、高周波アナログデバイスやメモリを混載する半導体装置に適用して有効な酸化物誘電体キャパシタに関する。
【０００２】
【従来の技術】
モバイルやデジタル家電関連のＬＳＩへの適用を目的として、デジタルロジックデバイスと、高周波（ＲＦ）アナログデバイスやメモリをワンチップ内に混載することが検討されている。デジタルロジックデバイスはＭＯＳトランジスタから構成されるが、ＲＦアナログデバイスやメモリでは、それに加えてキャパシタなどの素子も必要となる。
【０００３】
上記の異なるデバイスをワンチップ化するためには、製造プロセスを統合する必要がある。例えば、アナログデバイスやメモリに用いられるキャパシタを、ロジックプロセスとの親和性を確保しながら形成する技術が必須となる。
【０００４】
ロジックデバイスでは、配線抵抗を低減するために、配線材料として銅（Ｃｕ）を使用することが検討されている。このため、製造プロセスを統合するためには、Ｃｕ配線上にキャパシタを形成する必要がある。特に、Ｃｕ配線をＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造キャパシタの電極として用いれば、追加工程の最小化を図ることができる。
【０００５】
また、キャパシタ誘電体膜として、五酸化タンタル（Ｔａ_２Ｏ_５）などの高誘電体材料を適用すれば、キャパシタ面積を低減できるため、ＬＳＩの高集積化を実現できる。
【０００６】
つまり、高集積かつ低コストの混載ＬＳＩを実現するためには、デジタルロジックデバイスに用いられるＣｕ配線を、ＲＦアナログデバイスやメモリに用いられるＭＩＭ構造キャパシタの電極として利用し、さらにキャパシタ誘電体膜としてＴａ_２Ｏ_５を用いることが望ましい。
【０００７】
Ｔａ_２Ｏ_５膜は酸化物であるため、酸化性雰囲気中で形成する必要がある。また、Ｔａ_２Ｏ_５膜の電気的特性を向上させるためには、Ｔａ_２Ｏ_５膜の形成後に熱処理を行う必要がある。
【０００８】
【発明が解決しようとする課題】
Ｃｕを電極に用いるＭＩＭ構造キャパシタを形成する場合の問題点を説明する。
【０００９】
一つ目の問題点は、Ｃｕは拡散係数が大きいことである。このため、Ｔａ_２Ｏ_５膜の形成中および後熱処理中にＣｕがキャパシタ誘電体膜中に拡散し、キャパシタのリーク電流が増大する可能性がある。二つ目の問題点は、Ｃｕは耐熱性や耐酸化性が低いことである。Ｔａ_２Ｏ_５膜の形成中および後熱処理中にＣｕが酸化されると、キャパシタと直列に高抵抗層が形成されるため、キャパシタの高周波特性が劣化する可能性がある。
【００１０】
上記のような状況のもと、本発明が解決しようとする第一の課題は、ＭＩＭ構造キャパシタの電極としてＣｕという大きい拡散係数を有する材料を用いる場合でも、Ｃｕの拡散によるリーク電流の増大を抑制することである。このためには、ＣｕとＴａ_２Ｏ_５の間に反応防止層を挿入する必要がある。本発明の目的の一つは、反応防止層に好適な材料を提供することである。
【００１１】
本発明が解決しようとする第二の課題は、Ｃｕの酸化を抑制しながら電気的特性の高いＴａ_２Ｏ_５膜を形成することである。Ｃｕの酸化を防ぐための手段の一つは、酸素がＣｕ電極まで達しないようにすることである。第一の課題で述べた反応防止層は、酸素の拡散防止層としての役割を兼ねることができる。つまり、拡散防止層として、Ｃｕと酸素の両方の拡散を抑制できる材料を選択する必要がある。
【００１２】
Ｃｕの酸化を防ぐための二つ目の手段は、Ｔａ_２Ｏ_５膜の形成や後熱処理を、酸化性の低い条件下で行うことである。ただし、Ｔａ_２Ｏ_５膜は酸化物であるため、酸素欠損が膜中に形成されると電気的特性が低下する。このため、Ｔａ_２Ｏ_５膜の形成条件や後熱処理条件は、上記の反応防止膜の特性を考慮した上で検討する必要がある。つまり、本発明の目的の一つは、選択した反応防止膜上で好適なＴａ_２Ｏ_５膜の形成条件と後熱処理条件を提供することである。
【００１３】
ここで、本発明が解決しようとする課題をまとめる。デジタルロジックデバイスと、高周波アナログデバイスやメモリを混載する半導体装置に適用して有効なＭＩＭ構造キャパシタを形成するためには、Ｃｕを電極に用いてＴａ_２Ｏ_５膜を誘電体膜に用いることが望ましい。しかし、Ｃｕは拡散係数が大きく、耐熱性や耐酸化性が低いことが問題である。このため、Ｃｕ電極とＴａ_２Ｏ_５膜の間に挿入する拡散防止層の材料選択と、Ｔａ_２Ｏ_５膜の形成および熱処理条件の最適化が課題となる。
【００１４】
【課題を解決するための手段】
上記の課題を解決するため、本発明では以下の手段を用いる。
【００１５】
本発明のＭＩＭ構造キャパシタは、Ｃｕ電極上にＴａ膜を形成する第１の工程と、前記Ｔａ膜上にＴａ_２Ｏ_５膜を形成する第２の工程と、前記Ｔａ_２Ｏ_５膜を不活性雰囲気中で熱処理する第３の工程とを有する。
【００１６】
前記第１の工程で形成するＴａ膜は、Ｃｕと酸素の拡散防止層としての機能を有する。ＭＩＭ構造キャパシタにおいて、Ｃｕとキャパシタ誘電体膜との間に拡散防止層を挿入することは公知であり、例えば、特開２００１−２３７３７５、米国特許６，０７２，２１０、および米国特許６，１６８，９９１Ｂ１に記載されている。しかし、これらの公知例は、拡散防止層の材料としてＴａ以外にもＴｉやＷなどを列記しておりこれらの先行文献の拡散防止層の目的はＣｕの拡散防止を主眼としたものである。また、反応防止の機能についても、Ｃｕなどの金属材料に限定しており、酸素の拡散防止については考慮されておらずまた記述もされていない。
【００１７】
本発明では、電極としてＣｕ、誘電体膜としてＴａ_２Ｏ_５を用いるキャパシタの反応防止層として好適な材料を提供し、その最適な形成方法を示すことを目的としており、上記の先行文献とは発明の主眼が異なるものである。
【００１８】
Ｔａが好適な理由として、以下の３つが挙げられる。
【００１９】
第一の理由は、キャパシタ誘電体膜であるＴａ_２Ｏ_５との適応性である。Ｔａ_２Ｏ_５の形成時および後熱処理時に、反応防止層の表面が酸化されるのは避けられない。反応防止層としてＴａまたはＴａの化合物を選択すれば、酸化されてもＴａ_２Ｏ_５が形成されるため、キャパシタ特性が大きく変化することはない。このため、反応防止層の材料としては、ＴａまたはＴａＮに限定される。
【００２０】
第二の理由は、電極であるＣｕとの適応性である。ＴａとＴａＮを比較すると、Ｃｕの拡散を防止する性能は同等であると考えられる。しかし、ＴａＮはＴａに比べてＣｕとの接着性が弱いため、Ｔａ_２Ｏ_５膜の後熱処理時に剥離が生じる可能性がある。このため、Ｔａ_２Ｏ_５／Ｃｕ構造を有するＭＩＭキャパシタの反応防止層としては、Ｔａの方が望ましい。
【００２１】
第三の理由は、抵抗率である。Ｔａの抵抗率は約１０μΩｃｍであるのに対し、ＴａＮは約２００μΩｃｍと１桁以上大きい。キャパシタの直列抵抗が大きくなると、高周波特性が低下する。このため、特に高周波アナログデバイスには、抵抗率の小さいＴａを用いる方が望ましい。
【００２２】
本発明では、これらの基礎的な物性に加えて、Ｃｕ電極上にＴａまたはＴａＮを形成し、誘電体膜としてＴａ_２Ｏ_５を形成してキャパシタの電気的特性を比較した。その結果、反応防止層としてＴａを用いた方が、ＴａＮを用いた場合に比べてリーク電流が小さく、容量が大きいことを明らかにした。詳細なデータについては、後述する。
【００２３】
特開２００１−２３７３７５では、表１に拡散防止機能を有する材料を挙げ、耐拡散温度を比較している。ＷＮは耐拡散温度が７００℃と高く、実施例でもＷＮを拡散防止層に用いたキャパシタの形成方法を記述している。この表から、同じ７００℃の耐拡散温度を有するＴａＮや、より耐拡散温度の高い材料を拡散防止層として選択することは容易である。しかし、この表ではＴａの耐拡散温度が５００℃と記述されているため、本発明の主旨である、ＣｕとＴａ_２Ｏ_５との間の拡散防止材料としてＴａが好適であることに関しては、むしろ最適な材料よりふさわしくない材料の分類にはいるようになり、この特開２００１−２３７３７５の先行文献からは容易に類推することはできない。
【００２４】
Ｔａ_２Ｏ_５膜の形成方法としては、化学的気相成長法（ＣＶＤ法）やスパッタリング法が挙げられる。下地の酸化を抑制するためには、Ｔａ_２Ｏ_５膜を低温で形成する必要がある。ＣＶＤ法ではＴａの有機金属、例えばペントエトキシタンタルと酸素を原料として、加熱した基板上にＴａ_２Ｏ_５膜を堆積する。Ｔａの有機化合物を十分に分解して、膜中に残留する炭素量を低減するためには、４００℃以上の温度が必要である。このため、ＣＶＤ法によるＴａ_２Ｏ_５膜の形成では下地が酸化されやすい。一方、スパッタリング法の場合、基板温度が３００℃以下でも絶縁性の高いＴａ_２Ｏ_５膜が形成できるため、下地の酸化を抑制することができる。
【００２５】
このため、前記第２の工程のＴａ_２Ｏ_５膜の形成工程は、スパッタリング法により、３００℃以下の形成温度で行うことが望ましい。ただし、ＡＬＣＶＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの低温化が可能な形成方法を用いてもよい。
【００２６】
Ｔａ_２Ｏ_５膜中の酸素欠損を修復してキャパシタ特性を向上させるために、膜形成後に後熱処理を行う必要がある。後熱処理温度が高温であるほど化学反応が活性化する。
【００２７】
このため、前記第３の工程のＴａ_２Ｏ_５膜の熱処理工程は、前記第２の工程のＴａ_２Ｏ_５膜の形成工程よりも高温で行うことが望ましい。
【００２８】
後熱処理は、下地の酸化を抑制するために不活性雰囲気中で行うことが望ましい。Ｔａ_２Ｏ_５膜の形成中に酸素が十分に供給されていれば、Ｔａ_２Ｏ_５膜中に十分な酸素が含まれている。このため、不活性雰囲気中の熱処理でも、酸素欠損を修復することは可能である。ただし、後熱処理雰囲気中の酸素分圧は０でなくても構わない。酸素分圧が大きいほど、より低温でＴａ_２Ｏ_５膜中の酸素欠損を修復できる。ただし、下地のＴａ膜が全て酸化されると、Ｃｕ電極の酸化が始まってしまうため、少なくともＴａの一部が残る程度の酸素分圧を選択する必要がある。また、後熱処理温度を高温化すると酸化力は強くなるため、酸素分圧をより低くする必要がある。
【００２９】
次に、下地のＴａの酸化について説明する。
【００３０】
スパッタリング法によって基板温度を低温化して下地の酸化を抑制しても、Ｔａが数ｎｍ酸化されるのは避けられない。Ｔａが酸化されれば、Ｔａ_２Ｏ_５膜が形成されるため、キャパシタの容量は減少する。しかし、十分に酸素を含んだＴａ_２Ｏ_５膜を形成するためには、下地のＴａが酸化されるのは避けられない。
【００３１】
これに加えて、Ｔａ_２Ｏ_５膜の後熱処理中に下地のＴａが酸化される。不活性雰囲気中で後熱処理を行っても、Ｔａ_２Ｏ_５膜中に含まれる酸素によって下地のＴａ膜の表面は酸化される。後熱処理の雰囲気中に酸素を含めば、酸化されるＴａの膜厚は大きくなる。Ｔａ_２Ｏ_５膜の膜厚が増大すれば、キャパシタの容量が減少するため、酸化されるＴａの膜厚は小さいことが望ましい。しかし、Ｔａ_２Ｏ_５膜中の酸素欠損が修復される程度の後熱処理を行えば、下地のＴａが酸化されるのは避けられない。
【００３２】
このため、前記第２の工程のＴａ_２Ｏ_５膜の形成工程、および前記第３の工程のＴａ_２Ｏ_５膜の熱処理工程により、前記Ｔａ膜の表面が５ｎｍ以上酸化される。その結果、スパッタリング法で形成されたＴａ_２Ｏ_５膜と、Ｔａが酸化されて形成されたＴａ_２Ｏ_５膜との２層構造となる。以上のような手段を用いることにより、課題を解決することができる。
【００３３】
【発明の実施の形態】
本発明の効果を実証するために、電極としてＣｕ、誘電体膜としてＴａ_２Ｏ_５を用いたＭＩＭキャパシタを形成し、電気的特性を評価した。
【００３４】
まず、キャパシタの形成工程を図１に従い説明する。
【００３５】
シリコン基板１上に、Ｔａ金属ターゲットを用いたＤＣスパッタリング法によって、膜厚が５ｎｍのＴａＮ膜２と膜厚が２５ｎｍのＴａ膜３を形成した。ＴａＮ膜３は、ＡｒとＮ_２の混合雰囲気中での反応性スパッタリングによって形成した。
【００３６】
次に、電極として膜厚が１００ｎｍのＣｕ膜４と、反応防止層として膜厚が２５ｎｍのＴａ膜５を順に形成した（図１（ａ））。
【００３７】
次に、Ｔａ_２Ｏ_５酸化物ターゲットを用いたＲＦスパッタリング法によって、膜厚が２０ｎｍのＴａ_２Ｏ_５膜６を形成した（図１（ｂ））。形成条件は、形成温度が１００℃、ＡｒガスとＯ_２ガスの比率が１：１である。
【００３８】
Ｔａ_２Ｏ_５膜６の形成後、後熱処理を行った。後熱処理の条件は、Ｎ_２ガス気流中４５０℃で３分間である。
【００３９】
後熱処理後に、Ａｕ上部電極７を蒸着し、キャパシタを完成させた（図１（ｃ））。
電気的特性を図２から図６で説明する。
【００４０】
図２は、Ｃｕ電極上に直接Ｔａ_２Ｏ_５膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。Ｔａ_２Ｏ_５膜の形成後に熱処理を行わない場合（ａｓ−ｄｅｐｏ．）、リーク電流密度は非常に大きい。また、Ｎ_２中４５０℃の後熱処理を行っても、リーク電流密度は大きいままほとんど変化しない。これは、Ｔａ_２Ｏ_５膜の形成中にＣｕ膜が酸化され、同時に拡散係数の大きいＣｕがＴａ_２Ｏ_５膜中に拡散したためと考えられる。
【００４１】
図３は、Ｃｕ電極とＴａ_２Ｏ_５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。
【００４２】
図２と比較すると、Ｔａ_２Ｏ_５膜の形成後に熱処理を行わない場合（ａｓ−ｄｅｐｏ．）のリーク電流密度は６桁以上小さい。また、Ｎ_２中４５０℃の後熱処理を行うと、特に低電圧領域のリーク電流密度が低減する。反応防止層としてＴａを挿入することによってリーク電流密度が大きく低減したのは、Ｃｕ電極の酸化と拡散が防止されたためと考えられる。また、後熱処理によってリーク電流密度が低減したのは、Ｔａ_２Ｏ_５膜中の酸素欠損が修復されたためと考えられる。
【００４３】
つまり、Ｃｕ電極とＴａ_２Ｏ_５膜との間に反応防止層としてＴａを挿入し、Ｔａ_２Ｏ_５膜を後熱処理することによって、キャパシタのリーク電流密度を大きく低減できることが明らかとなった。
【００４４】
次に、Ｔａ_２Ｏ_５膜の後熱処理は、リーク電流密度だけではなくキャパシタ容量の電圧依存にも効果があることを説明する。
【００４５】
図４は、Ｃｕ電極とＴａ_２Ｏ_５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、形成直後のキャパシタ容量のＴａ_２Ｏ_５膜厚依存を説明する図である。
【００４６】
電圧を＋２Ｖ→−２Ｖ→＋２Ｖと変化させ、キャパシタ容量を測定した。
【００４７】
Ｔａ_２Ｏ_５の膜厚が小さいほど容量は増大する。しかし、いずれの膜厚においてもヒステリシスが観察される。また、Ｔａ_２Ｏ_５の膜厚が小さいほどヒステリシスは大きく、容量の電圧による変化も増大する。このヒステリシスの発生と電圧による容量の変化は、デバイスの特性を低下させる原因となる。
【００４８】
図５は、Ｃｕ電極とＴａ_２Ｏ_５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、熱処理後のキャパシタ容量のＴａ_２Ｏ_５膜厚依存を説明する図である。図４と同様に、電圧を＋２Ｖ→−２Ｖ→＋２Ｖと変化させ、キャパシタ容量を測定した。
【００４９】
図４に示した後熱処理を行わない場合と同様に、図５においてはＴａ_２Ｏ_５の膜厚が小さいほど容量は増大する。しかし、後熱処理を行うことによって、ヒステリシスが消失し、容量の電圧による変化も減少する。これは、後熱処理によってＴａ_２Ｏ_５膜中の酸素欠損が修復されたためと考えられる。
【００５０】
つまり、Ｃｕ電極とＴａ_２Ｏ_５膜との間に反応防止層を挿入し、Ｔａ_２Ｏ_５膜を後熱処理することによって、容量のヒステリシスと電圧による変化を大きく低減できることが明らかとなった。
【００５１】
次に、反応防止層であるＴａ膜の表面において酸化される膜厚について説明する。
【００５２】
図６は、Ｃｕ電極とＴａ_２Ｏ_５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、熱処理後のＳｉＯ_２換算膜厚のＴａ_２Ｏ_５膜厚依存を説明する図である。
【００５３】
ＳｉＯ_２換算膜厚とは、キャパシタの誘電体膜の比誘電率を３．８２と仮定し、キャパシタの容量から誘電体膜の膜厚を求めたものである。
【００５４】
図６に示すように、横軸をＴａ_２Ｏ_５膜の膜厚とし、縦軸をＳｉＯ_２換算膜厚とすることによって、傾きから誘電体膜の比誘電率が求められ、縦軸の切片から下地の酸化膜厚が求められる。
【００５５】
図６の傾きから、誘電体膜の比誘電率は約３０と求められる。また、図６の切片から、下地の酸化膜厚は約０．８ｎｍと求められる。反応防止層であるＴａ膜が酸化されると、膜表面にＴａ_２Ｏ_５層が形成されると考えられる。この酸化によって形成されたＴａ_２Ｏ_５層の比誘電率を約３０と仮定すると、膜厚は約６ｎｍと求められる。
【００５６】
つまり、反応防止層であるＴａ膜上にＴａ_２Ｏ_５膜を形成してＮ_２雰囲気中４５０℃の後熱処理を行うことによって、下地のＴａ膜は酸化され、約６ｎｍのＴａ_２Ｏ_５膜が新たに形成されることが明らかとなった。
【００５７】
Ｔａ_２Ｏ_５膜の膜厚が増大すれば、キャパシタの容量が減少するため、酸化されるＴａの膜厚は小さいことが望ましい。しかし、Ｔａ_２Ｏ_５膜中の酸素欠損が修復される程度の後熱処理を行えば、下地のＴａが酸化されるのは避けられない。
【００５８】
以上の実験結果から明らかなように、Ｃｕ電極とＴａ_２Ｏ_５膜との間に反応防止層を挿入することによってＣｕ電極の酸化と拡散が抑制され、Ｔａ_２Ｏ_５膜を後熱処理することによってＴａ_２Ｏ_５膜中の酸素欠損が修復される結果、キャパシタのリーク電流密度が低減され、加えて容量のヒステリシスと電圧による変化が低減される。
【００５９】
また、反応防止層であるＴａ膜が酸化される結果、スパッタリング法で形成されたＴａ_２Ｏ_５膜と、Ｔａが酸化されて形成されたＴａ_２Ｏ_５膜との２層構造の誘電体膜となる。
【００６０】
次に、反応防止層としてＴａＮを用いたキャパシタを形成し、電気的特性を比較した。
【００６１】
まず、キャパシタの形成工程を図７で説明する。
【００６２】
Ｃｕ膜４を形成するまでの工程は図１と同様であるため、ここでは省略する。
【００６３】
Ｃｕ膜４の形成後、反応防止層として膜厚が２５ｎｍのＴａＮ膜８を形成した。
【００６４】
次に、Ｔａ_２Ｏ_５酸化物ターゲットを用いたＲＦスパッタリング法によって、膜厚が２０ｎｍのＴａ_２Ｏ_５膜６を形成した。形成条件は、形成温度が１００℃、ＡｒガスとＯ_２ガスの比率が１：１である。
【００６５】
Ｔａ_２Ｏ_５膜６の形成後、後熱処理を行った。後熱処理の条件は、Ｎ_２ガス気流中４５０℃で３分間である。
【００６６】
後熱処理後に、Ａｕ上部電極７を蒸着し、キャパシタを完成させた（図７）。
【００６７】
図１では反応防止層としてＴａ膜を用いていたが、図７では反応防止層としてＴａＮ膜を用いている点が異なる。
【００６８】
電気的特性を比較した結果を図８と図９で説明する。
【００６９】
図８は、反応防止層としてＴａを用いたキャパシタにおけるリーク電流密度の実効電界依存を、反応防止層としてＴａＮを用いたキャパシタと比較する図である。
【００７０】
図８から明らかなように、Ｔａを反応防止膜として用いた方が、ＴａＮを用いた場合よりもリーク電流密度が小さい。
【００７１】
図９は、反応防止層としてＴａを用いたキャパシタにおけるＳｉＯ_２換算膜厚のＴａ_２Ｏ_５膜厚依存を、反応防止層としてＴａＮを用いたキャパシタと比較する図である。
【００７２】
図９から明らかなように、Ｔａを反応防止膜として用いた方が、ＴａＮを用いた場合よりもＳｉＯ_２換算膜厚が小さい。言い換えれば、容量が大きい。
【００７３】
以上の実験結果から明らかなように、Ｔａ_２Ｏ_５／Ｃｕ構造を有するＭＩＭキャパシタの反応防止層としては、ＴａＮよりもＴａの方が望ましい。
【００７４】
以上、具体的な実験結果を示しながら本発明の効果を説明したが、膜の形成条件や熱処理条件は、本発明の内容を大きく逸脱しない範囲内で変更が可能であることは言うまでもない。
【００７５】
例えば、Ｔａ_２Ｏ_５膜の形成方法は、スパッタリング法に限らず、ＣＶＤ法を用いてもよい。ただし、下地の酸化を抑制するために、形成温度は３００℃以下にすることが望ましい。
【００７６】
また、Ｔａ_２Ｏ_５膜の熱処理温度は、４５０℃に限らず、Ｔａ_２Ｏ_５膜の形成温度よりも高温であればよい。ただし、低温ではＴａ_２Ｏ_５膜の酸素欠損の修復が不十分であり、高温では下地の酸化が大きくなるため、３００℃以上５００℃の温度範囲を選択するのが望ましい。
【００７７】
また、Ｔａ_２Ｏ_５膜の熱処理雰囲気は、不活性雰囲気であることが望ましいが、酸素分圧は０でなくても構わない。ただし、下地のＴａ膜が全て酸化されると、Ｃｕ電極が酸化してしまうため、少なくともＴａの一部が残る程度の酸素分圧に抑える必要がある。
【００７８】
上部電極については、Ｃｕ、Ｐｔ、Ｒｕの中から選択することができるが、下部電極との対称性を考慮すると、Ｃｕとすることが望ましい。また、下部電極と同様に、Ｔａ_２Ｏ_５膜と上部電極との間に反応防止層を挿入する必要がある。上部電極側の反応防止層の材料は、Ｃｕの拡散を防止できるものであれば任意に選択することができるが、対称性を考慮すると、Ｔａとすることが望ましい。この場合、Ｃｕ／Ｔａ／Ｔａ_２Ｏ_５／Ｔａ／Ｃｕ構造となる。
【００７９】
（実施の形態１）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００８０】
実施の形態１を図１０で説明する。これは、例えば半導体基板にＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が形成された半導体集積回路装置の製造方法に本発明を適用したものである。
【００８１】
まず、単結晶シリコン基板に、素子分離領域、ＭＩＳＦＥＴ、およびＭＩＳＦＥＴの半導体領域に接続されたプラグを形成する。本実施例では、ここまでの工程および図面は省略し、図１０にはプラグ形成以降の工程を示す。つまり、図１０の下部には、素子分離領域、ＭＩＳＦＥＴ、およびＭＩＳＦＥＴの半導体領域に接続されたプラグなどが形成されている。
【００８２】
まず、半導体基板の全面に、たとえばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約１００ｎｍのエッチストッパ膜９を形成する。エッチストッパ膜９は、その上層の絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎによって下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。
【００８３】
次に、エッチストッパ膜９の表面にＣＶＤ法でフッ素を添加した酸化シリコン（ＳｉＯＦ）膜を堆積し、膜厚が約４００ｎｍの絶縁膜１０を堆積する。絶縁膜１０としてＳｉＯＦ膜を用いた場合、そのＳｉＯＦ膜は低誘電率膜であるので、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００８４】
次に、エッチストッパ膜９および絶縁膜１０を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、配線溝（溝部）を形成する。
【００８５】
次に、配線溝の底部に露出するプラグの表面の反応層を除去するために、アルゴン（Ａｒ）雰囲気中にてスパッタエッチングによる半導体基板の表面処理を行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ（Ｐｌａｓｍａ Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜に換算して約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。なお、本実施の形態１においては、アルゴン雰囲気中におけるスパッタエッチングによりプラグの表面の反応層を除去する場合を例示したが、たとえば水素（Ｈ_２）や一酸化炭素（ＣＯ）のような還元性ガスや、還元性ガスと不活性ガスとの混合雰囲気中でのアニール処理により反応層を十分に除去できるなら、このアニール処理とスパッタエッチング処理を置き換えてもよい。アニール処理の場合は、スパッタエッチング時による絶縁膜１０の損失や、電子によるゲート酸化膜のチャージングダメージを防ぐことができる。
【００８６】
次に、半導体基板の全面にバリア導電性膜（第１導電性膜）１１ａとなる、例えばＴａＮ膜を堆積する。バリア導電性膜１１ａの膜厚は、配線溝の内部を除いた絶縁膜１０の表面において約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
【００８７】
次に、半導体基板の全面にバリア導電性膜（第２導電性膜）１１ｂとなる、例えばＴａ膜を堆積する。その膜厚は、配線溝の内部を除いた絶縁膜１０の表面において約１０ｎｍ〜４０ｎｍ程度、好ましくは約２５ｎｍ程度となるようにする。
【００８８】
バリア導電性膜１１ａおよび１１ｂは、スパッタリング法により堆積してもよいし、無機または有機材料を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積してもよい。
【００８９】
次に、Ｃｕのシード膜を堆積する（図示せず）。このシード膜は、半導体基板の温度を約０℃〜１００℃程度、好ましくは約１００℃程度に保ち、約３×１０^−２Ｐａ程度以下の圧力下における長距離スパッタリング法によって堆積する。その膜厚は、配線溝の内部を除いたバリア導電性膜１１ｂの表面において約１００ｎｍ〜２００ｎｍ程度、好ましくは約１５０ｎｍ程度となるようにする。本実施の形態においては、シード膜の堆積に長距離スパッタリング法を用いる場合を例示するが、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよい。
【００９０】
次に、Ｃｕシード膜が堆積された半導体基板の全面に、Ｃｕ膜を配線溝に埋め込むように形成し、この埋め込み膜とシード膜とを合わせて導電性膜（第３導電性膜）１１ｃとする。Ｃｕの埋め込み膜は、たとえば電解めっき法にて形成する。めっき液としては、たとえば硫酸（Ｈ_２ＳＯ_４）に１０％の硫酸銅（ＣｕＳＯ_４）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。導電性膜１１ｃの形成に電解めっき法を用いた場合、成長速度を電気的に制御できるので、配線溝の内部における導電性膜１１ｃのカバレージを向上することができる。
【００９１】
なお、本実施の形態においては、導電性膜１１ｃの堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電荷の印加を必要としないので、電界印加に起因する半導体基板のダメージを、電解めっき法を用いた場合よりも低減することができる。
【００９２】
また、導電性膜１１ｃを形成する工程に続けて、アニール処理によってその銅膜を流動化させることにより、導電性膜１１ｃの配線溝への埋め込み性をさらに向上させることもできる。
【００９３】
次に、絶縁膜１０上の余分なバリア導電性膜１１ａ、１１ｂおよび導電性膜１１ｃを除去し、配線溝内にバリア導電性膜１１ａ、１１ｂおよび導電性膜１１ｃを残すことで埋め込み配線１１を形成する。バリア導電性膜１１ａ、１１ｂおよび導電性膜１１ｃの除去は、ＣＭＰ法を用いた研磨により行う。
【００９４】
続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板の表面に付着した研磨砥粒および銅を除去した後、埋め込み配線１１および絶縁膜１０上に窒化シリコン膜を堆積してバリア絶縁膜１２ａを形成する。この窒化シリコン膜の堆積には、たとえばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。バリア絶縁膜１２ａは、埋め込み配線１１の導電性膜１１ｃを構成する銅の拡散を抑制する機能を有する。これによりバリア導電性膜１１ａおよび１１ｂとともに絶縁膜１０および後で説明する絶縁膜１２ｂへの銅の拡散を防止してそれらの絶縁性を保持し、半導体集積回路装置の信頼性を高めることができる。また、バリア絶縁膜１２ａは、後の工程において、エッチングを行なう際のエッチストッパ層としても機能する。
【００９５】
次に、バリア絶縁膜１２ａの表面に、膜厚が約４００ｎｍの絶縁膜１２ｂを堆積する。この絶縁膜１２ｂは、たとえばフッ素を添加したＣＶＤ酸化膜などのＳｉＯＦ膜とする。絶縁膜１２ｂとしてＳｉＯＦ膜を用いた場合には、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００９６】
次に、絶縁膜１２ｂの表面に、たとえばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約５０ｎｍのエッチストッパ膜１２ｃを堆積する。このエッチストッパ膜１２ｃは、後で説明する絶縁膜１２ｄに配線形成用の溝部や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。
【００９７】
続いて、エッチストッパ膜１２ｃの表面に、たとえばＳｉＯＦ膜を堆積して絶縁膜１２ｄとし、バリア絶縁膜１２ａ、絶縁膜１２ｂ、エッチストッパ膜１２ｃおよび絶縁膜１２ｄを合わせて絶縁膜１２とする。絶縁膜１２ｄはＣＶＤ法により堆積し、その膜厚は、たとえば約３００ｎｍ程度とする。この絶縁膜１２ｄは、絶縁膜１２ｂと同様に半導体集積回路装置の配線の総合的な誘電率を下げる機能を有し、配線遅延を改善することができる。
【００９８】
次に、下層配線である埋め込み配線１１と、後の工程にて形成する上層配線である埋め込み配線１４とを接続するための接続孔（溝部）１３ａを形成する。接続孔１３ａは、フォトリソグラフィ工程により、絶縁膜１２ｄ上に埋め込み配線１１と接続するための接続孔パターンと同一形状のフォトレジスト膜を形成し、それをマスクとしてドライエッチング工程により接続孔パターンを形成する。続いて、フォトレジスト膜を除去し、絶縁膜１２ｄ上にフォトリソグラフィ工程により、配線溝パターンと同一形状のフォトレジスト膜を形成し、それをマスクとしてドライエッチング工程により配線溝（溝部）１３ｂを形成する（図１０（ａ））。
【００９９】
続いて、接続孔１３ａの底部に露出した埋め込み配線１１の表面の反応層を除去するためのスパッタエッチングを行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ酸化膜に換算して約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。
【０１００】
次に、接続孔１３ａおよび配線溝１３ｂの内部を含む半導体基板の全面に、たとえばＴａＮ膜からなるバリア導電性膜（第１導電性膜）１４ａを堆積する。バリア導電性膜１４ａの膜厚は、接続孔１３ａおよび配線溝１３ｂの内部を除いた絶縁膜１２の表面において約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
【０１０１】
次に、バリア導電性膜１１ｂを堆積した工程と同様の工程により、バリア導電性膜（第２導電性膜）１４ｂとなる、たとえばＴａ膜を堆積する。
【０１０２】
バリア導電性膜１４ａおよび１４ｂは、スパッタリング法により堆積してもよいし、無機または有機材料を用いたＣＶＤ法により堆積してもよい。
【０１０３】
次に、シード膜として、たとえば銅膜または銅合金膜を堆積する（図示せず）。このシード膜を銅合金膜とする場合には、その合金中にＣｕを約８０重量パーセント程度以上含むようにする。 シード膜の堆積は、長距離スパッタリング法を用いることができる。また、イオン化スパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。
【０１０４】
次に、Ｃｕシード膜が堆積された半導体基板の全面に、導電性膜１１ｃを堆積した工程と同様の工程において、Ｃｕ膜を配線溝に埋め込むように形成し、この埋め込み膜とシード膜とを合わせて導電性膜（第３導電性膜）１４ｃとする。埋め込み膜の形成に電解めっき法を用いた場合、導電性膜１４ｃの成長速度を電気的に制御できるので、接続孔１３ａおよび配線溝１３ｂの内部における導電性膜１４ｃのカバレージを向上することができる。なお、本実施の形態においては、導電性膜１４ｃの堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電界印加を必要としないので、電界印加に起因する半導体基板のダメージを、電解めっき法を用いた場合よりも低減することができる。
【０１０５】
また、導電性膜１４ｃを形成する工程に続けて、アニール処理によってその銅膜を流動化させることにより、接続孔１３ａおよび配線溝１３ｂへの導電性膜１４ｃの埋め込み性をさらに向上させることもできる。
【０１０６】
次に、絶縁膜１２ｄ上の余分なバリア導電性膜１４ａ、１４ｂ、および導電性膜１４ｃを除去し、接続孔１３ａおよび配線溝１３ｂの内部にバリア導電性膜１４ａ、１４ｂ、および導電性膜１４ｃを残すことで埋め込み配線１４を形成する。バリア導電性膜１４ａ、１４ｂ、および導電性膜１４ｃの除去は、ＣＭＰ法を用いた研磨により行う（図１０（ｂ））。
【０１０７】
続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板の表面に付着した研磨砥粒および銅を除去する。
【０１０８】
続いて、埋め込み配線１４の表面の反応層を除去するためのスパッタエッチングを行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ酸化膜に換算して約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。
次に、Ｔａ金属ターゲットを用いたＤＣスパッタリング法によって、Ｔａ膜１５を堆積する。このＴａ膜は、Ｃｕからなる導電性膜１４ｃの拡散を抑制する拡散防止層としての機能を有する。また、後で形成するＴａ_２Ｏ_５膜１６の堆積時および後熱処理時に、Ｃｕからなる導電性膜１４ｃが酸化されるのを防止する機能を有する。
【０１０９】
本実施の形態においては、Ｔａ膜１５の堆積にＤＣスパッタリング法を用いる場合を例示したが、ＣＶＤ法を用いてもよい。また、Ｔａ膜１５の膜厚は、約１０ｎｍ〜５０ｎｍ程度、好ましくは約２５ｎｍとなるようにする。
【０１１０】
次に、Ｔａ膜１５を、フォトリソグラフィ技術およびドライエッチング技術を用いて所望の形状に加工する。
【０１１１】
次に、Ｔａ_２Ｏ_５膜１６を堆積する。このＴａ_２Ｏ_５膜１６は、半導体基板の温度を約０℃〜３００℃程度、好ましくは約１００℃程度に保ち、Ｔａ金属ターゲットを用いた、ＡｒとＯ_２の混合雰囲気中におけるＤＣ反応性スパッタリング法によって堆積する。
【０１１２】
本実施の形態においては、Ｔａ_２Ｏ_５膜１６の堆積にＤＣ反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。また、Ｔａ_２Ｏ_５膜１６の膜厚は、約５ｎｍ〜２０ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
【０１１３】
次に、Ｔａ_２Ｏ_５膜１６に後熱処理を施す。熱処理は、３００℃以下の温度条件で行われる。ここで、熱処理温度を３００℃以下とするのは、Ｔａ_２Ｏ_５膜の堆積温度より高温であればＴａ_２Ｏ_５膜中の酸素欠損を修復できるからである。ただし、電気的特性の良好なＴａ_２Ｏ_５膜を得るためには４００℃以上であることが望ましい。熱処理の雰囲気は、下地のＴａの酸化を抑制するために、不活性雰囲気であることが望ましい。例えば、Ｎ_２ガス雰囲気における、処理温度３００℃〜５００℃、処理時間１分〜１０分の条件を例示できる。
【０１１４】
次に、Ｔａ膜１５を堆積した工程と同様の工程により、Ｔａ膜１７を堆積する。このＴａ膜１７は、後で形成するＣｕ膜１８の拡散と酸化を抑制する機能を有する。
【０１１５】
次に、Ｃｕ金属ターゲットを用いたＤＣスパッタリング法によって、Ｃｕ膜１８を堆積する。
【０１１６】
本実施の形態においては、Ｃｕ膜１８の堆積にＤＣスパッタリング法を用いる場合を例示するが、導電性膜１１ｃや１４ｃと同様の方法によって形成することもできる。
【０１１７】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、Ｃｕ膜１８とＴａ膜１７とＴａ_２Ｏ_５膜１６を所望の形状に加工する。
【０１１８】
Ｔａ膜１５、Ｔａ_２Ｏ_５膜１６、Ｔａ膜１７、およびＣｕ膜１８の加工により、Ｃｕからなる下部電極（導電性膜１４ｃ）、Ｔａからなる反応防止層（Ｔａ膜１５）、Ｔａ_２Ｏ_５からなる誘電体層（Ｔａ_２Ｏ_５膜１６）、Ｔａからなる反応防止層（Ｔａ膜１７）、およびＣｕからなる上部電極（Ｃｕ膜１８）で構成されるＭＩＭ構造キャパシタが完成する。
【０１１９】
ここで、Ｔａ膜１５、Ｔａ_２Ｏ_５膜１６、Ｔａ膜１７、およびＣｕ膜１８を加工する手順について付け加えておく。
【０１２０】
本実施の形態においては、Ｔａ膜１５を加工した後にＴａ_２Ｏ_５膜１６、Ｔａ膜１７、およびＣｕ膜１８を形成し、続いて、Ｔａ_２Ｏ_５膜１６、Ｔａ膜１７、およびＣｕ膜１８を一括して加工する工程を例示したが、キャパシタとしての機能を失わない形状に加工されるのであれば、これに限らない。ただし、Ｔａ膜１５は、Ｃｕからなる導電性膜１４ｃよりも大きい形状に加工する必要がある。これは、Ｃｕからなる導電性膜１４ｃが露出すると、絶縁膜中に拡散するためである。また、Ｃｕ膜１８は、Ｔａ膜１７によってＴａ_２Ｏ_５膜１６と分離されなければならない。一部でも接していると、ＣｕがＴａ_２Ｏ_５膜１６中に拡散するためである。
【０１２１】
また、本実施の形態においては、Ｔａ_２Ｏ_５膜１６、Ｔａ膜１７、およびＣｕ膜１８を一括して加工する工程を例示したが、１層ずつ加工してもよいし、１層と２層に分けて加工しても構わない。また、それぞれ加工した形状が異なっていても構わない。
【０１２２】
以上の工程により、本実施の形態の半導体集積回路装置が略完成する。図１０の断面図に示す構造の平面図を図１２に示す。
【０１２３】
本実施例１によれば、Ｃｕ配線とＴａ_２Ｏ_５誘電体膜の間にＴａからなる反応防止層を挿入することにより、Ｃｕの拡散と酸化を抑制できるため、キャパシタのリーク電流密度を低減することができる。また、Ｔａ_２Ｏ_５誘電体膜を不活性雰囲気中で後熱処理することにより、下地の酸化を抑制しながらＴａ_２Ｏ_５誘電体膜中の酸素欠損を修復できるため、キャパシタの容量のヒステリシスと電圧による変化を低減することができる。この結果、高集積かつ低コストの混載ＬＳＩを実現できる。
【０１２４】
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【０１２５】
（実施の形態２）
発明の実施例２は、ＲＦアナログデバイスとＣＭＯＳロジックデバイスをワンチップ内に集積した半導体集積回路の１例であり、そのロジック部、アナログ部、メモリ部の断面構造図である。この発明の実施の形態２においては、図１１の１１２、１１３、１１４が発明の実施の形態１のＭＩＭキャパシタに対応したものとなっている。ここでは、ＣＭＯＳ構造を前提として説明するが、バイポーラトランジスタとＣＭＯＳとを混在したいわゆるＢｉＣＭＯＳ構造などにも本発明を適用できることはもちろんである。図１１では、一つのＰ型シリコン基板Ｐ−ＳＵＢ上にロジック部、アナログ部、メモリ部が形成されている。一つのＰ型シリコン基板Ｐ−ＳＵＢ内部には、Ｎウェル領域１０２、１０３、１０４が島状に形成され、さらにそれぞれのＮウェル領域の中に、Ｎウェル領域１０５、１０６、１０７およびＰウェル領域１０８、１０９、１１０が図のように形成されている。またＮウェル領域１０５、１０６、１０７にはＰＭＯＳトランジスタ、Ｐウェル領域１０８、１０９、１１０にはＮＭＯＳトランジスタが形成され、トランジスタの隣接部にはＮウェル、Ｐウェル領域への給電部が示されている。さらに、アナログ部には多結晶シリコン配線層１１５で形成した抵抗成分が示されており、その他にはゲート酸化膜１２８、シリサイド層１２６、サイドスペーサ１２７、シリコン窒化膜１２５等が図に示されている。
【０１２６】
図１１において、ロジック部のようにトランジスタをシリサイド化すると、拡散層領域におけるリーク電流が増加することがある。したがって、シリサイド化したトランジスタをメモリセルに利用すると、メモリセルのデータ保持特性を悪化させる場合がある。このような場合は、図１１のようにＰウェル領域１１０に形成したＮＭＯＳトランジスタをシリサイド化せずにメモリセルを形成してもよい。また特に図示していないが、多結晶シリコン配線層１１５は、シリサイド化をしないと抵抗値が大きくなるので、多結晶シリコン配線１１５上にタングステンＷ等を積層した、いわゆるポリメタル構造としてもよい。さらに多結晶シリコン配線層１１５上だけを選択的にシリサイド化して、拡散層領域をシリサイド化しないトランジスタ構造としてもよい。もちろん、リーク電流が保持特性に悪影響を及ぼさない程度であれば、ロジック部のトランジスタと同様にシリサイドしてもよい。その場合、シリサイド化させないための追加マスクが不要となり、より低コスト化できる。
【０１２７】
また、図１１におけるウエル構造は、いわゆる３重ウェル構造であり、ロジック部、アナログ部、メモリ部をそれぞれＮウェル領域１０２、１０３、１０４で分離している。これにより、ロジック部、アナログ部、メモリ部のそれぞれの領域は電気的に分離できるので互いの干渉を避けることができて安定に動作することが可能となる。また、それぞれの動作電圧に適したＮウェル、Ｐウェルの電位を設定できる。もちろん、このように３重ウェル構造が必要ない場合には、Ｎウェル領域１０２、１０３、１０４のないより単純な構成にしてもよいし、メモリ部のみ、あるいはメモリ部とアナログ部のみをＮウェル領域１０３、１０４で分離する、あるいは２つの領域を同じＮウェル領域で囲むなど必要に応じて種々の変形が可能である。
【０１２８】
図１１において、基板の上に示した破線は、Ｃｕ配線層(１２０〜１２４)とそのコンタクト層(１１６〜１１９)の位置を示している。ＭＩＭキャパシタ１１２、１１３、１１４は、それぞれロジック部、アナログ部、メモリ部で利用されている。例えば、ロジック部では電源に接続される配線にキャパシタを設けることにより、電源の静電容量を増加させて電源を安定化することに利用できる。これをアナログ部やメモリ部にも使うことももちろん可能である。さらにアナログ部のキャパシタ素子や後述するようにメモリ部におけるメモリセルに応用することができる。
【０１２９】
従来の１Ｔ１Ｃ型メモリセルにおいては、下部電極としては耐熱性等に優れた多結晶シリコンが主に用いられ、上部電極としてはＴｉＮなどの耐酸化性を有する金属を用いてメモリキャパシタを形成していた。したがって、ロジックで用いられるＣｕ配線層を、キャパシタの電極に用いることは困難であった。本実施例のＭＩＭキャパシタは、下部電極として例えば第３層のＣｕ配線層１２２を利用する。
【０１３０】
Ｃｕ配線層を形成した後、反応防止層としてＴａ膜を形成する。続いて、Ｔａ_２Ｏ_５誘電体膜を形成して熱処理を行う。続いて、反応防止層としてＴａ膜を形成し、さらに上部電極を形成する。このとき上部電極は第４層のＣｕ配線層１２３とＣｕ配線層１２２との間のビアホール１１８の層に形成される。このように、キャパシタの下部電極にＣｕ配線層を利用すれば、ロジック部、アナログ部、メモリ部におけるキャパシタの片方の電極形成において、特別なプロセスが不要となる。またメモリ部においては、従来の立体構造を有する１Ｔ１Ｃ型メモリセルとは異なり、キャパシタが平面構造であるためロジックのＣｕ配線層を容易に利用でき、さらに平面構造であることから加工が容易であり、歩留まり良くキャパシタを形成できる。
【０１３１】
本実施例２では、単純な平面構造のキャパシタであるといったことから、加工が容易であるためプロセスコストが低減できる。さらに、Ｃｕ配線層をＭＩＭキャパシタの電極に利用することで、メモリ部、ロジック部、アナログ部のキャパシタを同様の構造、および同様の材料で形成、コスト低減、信頼性や歩留まりの向上が実現できる。
【０１３２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３３】
【発明の効果】
本発明によれば、Ｃｕ配線上に誘電率の高いＴａ_２Ｏ_５膜を用いたＭＩＭ構造キャパシタを形成できる。そのため、高集積かつ低コストの混載ＬＳＩを実現することができる。
【図面の簡単な説明】
【図１】Ｃｕ電極とＴａ_２Ｏ_５膜の間に反応防止層としてＴａ膜を形成したキャパシタの形成工程の縦断面図である。
【図２】Ｃｕ電極上に直接Ｔａ_２Ｏ_５膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。
【図３】Ｃｕ電極とＴａ_２Ｏ_５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。
【図４】Ｃｕ電極とＴａ_２Ｏ_５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、形成直後のキャパシタ容量のＴａ_２Ｏ_５膜厚依存を説明する図である。
【図５】Ｃｕ電極とＴａ_２Ｏ_５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、熱処理後のキャパシタ容量のＴａ_２Ｏ_５膜厚依存を説明する図である。
【図６】Ｃｕ電極とＴａ_２Ｏ_５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、熱処理後のＳｉＯ_２換算膜厚のＴａ_２Ｏ_５膜厚依存を説明する図である。
【図７】本発明の実施の形態１との比較のために作成した、Ｃｕ電極とＴａ_２Ｏ_５膜の間に反応防止層としてＴａＮ膜を形成したキャパシタの縦断面図である。
【図８】反応防止層としてＴａを用いたキャパシタにおけるリーク電流密度の実効電界依存を、反応防止層としてＴａＮを用いたキャパシタと比較する図である。
【図９】反応防止層としてＴａを用いたキャパシタにおけるＳｉＯ_２換算膜厚のＴａ_２Ｏ_５膜厚依存を、反応防止層としてＴａＮを用いたキャパシタと比較する図である。
【図１０】本発明の実施の形態１を説明する工程の縦断面図である。
【図１１】本発明の実施の形態２を説明する工程の縦断面図である。
【図１２】本発明の実施の形態１を説明する工程の平面図である。
【符号の説明】
１…シリコン基板、２…ＴａＮ膜、３…Ｔａ膜、４…Ｃｕ膜、５…ＴａＮ膜、６…Ｔａ_２Ｏ_５膜、７…Ａｕ電極、８…Ｔａ膜、９…エッチストッパ膜、１０…絶縁膜、１１ａ…バリア導電性膜（第１導電性膜）、１１ｂ…バリア導電性膜（第２導電性膜）、１１ｃ…導電性膜（第３導電性膜）、１１…埋め込み配線、１２ａ…バリア絶縁膜、１２ｂ…絶縁膜、１２ｃ…エッチストッパ膜、１２ｄ…絶縁膜、１２…絶縁膜、１３ａ…接続孔（溝部）、１３ｂ…配線溝（溝部）、１４ａ…バリア導電性膜（第１導電性膜）、１４ｂ…バリア導電性膜（第２導電性膜）、１４ｃ…導電性膜（第３導電性膜）、１４…埋め込み配線、１５…Ｔａ膜、１６…Ｔａ_２Ｏ_５膜、１７…Ｔａ膜、１８…Ｃｕ膜
１０１…Ｐ型シリコン基板、１０２…Ｎウェル領域、１０３…Ｎウェル領域、１０４…Ｎウェル領域、１０５…Ｎウェル領域、１０６…Ｎウェル領域、１０７…Ｎウェル領域、１０８…Ｐウェル領域、１０９…Ｐウェル領域、１１０…Ｐウェル領域、１１１…素子分離酸化膜、１１２…ＭＩＭキャパシタ、１１３…ＭＩＭキャパシタ、１１４…ＭＩＭキャパシタ、１１５…多結晶シリコン配線層、１１６…ビアホール、１１７…ビアホール、１１８…ビアホール、１１９…ビアホール、１２０…第１層のＣｕ配線層、１２１…第２層のＣｕ配線層、１２２…第３層のＣｕ配線層、１２３…第４層のＣｕ配線層、１２４…第５層のＣｕ配線層、１２５…シリコン窒化膜、１２６…シリサイド層、１２７…サイドスペーサ、１２８…ゲート酸化膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an oxide dielectric capacitor that is effective when applied to a semiconductor device in which a digital logic device and a high-frequency analog device or memory are mixedly mounted.
[0002]
[Prior art]
For the purpose of application to LSIs related to mobile and digital home appliances, it is considered to mount digital logic devices, high-frequency (RF) analog devices and memories in one chip. Digital logic devices are composed of MOS transistors, but RF analog devices and memories also require elements such as capacitors.
[0003]
In order to make the above different devices into one chip, it is necessary to integrate the manufacturing process. For example, a technique for forming a capacitor used in an analog device or a memory while ensuring compatibility with a logic process is essential.
[0004]
In the logic device, in order to reduce the wiring resistance, it is considered to use copper (Cu) as a wiring material. For this reason, in order to integrate the manufacturing process, it is necessary to form a capacitor on the Cu wiring. In particular, if the Cu wiring is used as an electrode of a MIM (Metal-Insulator-Metal) structure capacitor, the additional process can be minimized.
[0005]
In addition, as a capacitor dielectric film, tantalum pentoxide (Ta ₂ O ₅ If a high dielectric material such as) is applied, the capacitor area can be reduced, so that high integration of LSI can be realized.
[0006]
In other words, in order to realize a highly integrated and low-cost embedded LSI, the Cu wiring used in the digital logic device is used as an electrode of an MIM structure capacitor used in an RF analog device or a memory, and further as a capacitor dielectric film Ta ₂ O ₅ It is desirable to use
[0007]
Ta ₂ O ₅ Since the film is an oxide, it needs to be formed in an oxidizing atmosphere. Ta ₂ O ₅ To improve the electrical properties of the film, Ta ₂ O ₅ It is necessary to perform heat treatment after the film is formed.
[0008]
[Problems to be solved by the invention]
Problems in forming an MIM structure capacitor using Cu as an electrode will be described.
[0009]
The first problem is that Cu has a large diffusion coefficient. For this reason, Ta ₂ O ₅ Cu may diffuse into the capacitor dielectric film during film formation and post heat treatment, increasing the capacitor leakage current. The second problem is that Cu has low heat resistance and oxidation resistance. Ta ₂ O ₅ When Cu is oxidized during film formation and post-heat treatment, a high-resistance layer is formed in series with the capacitor, which may degrade the high-frequency characteristics of the capacitor.
[0010]
Under the circumstances as described above, the first problem to be solved by the present invention is to increase the leakage current due to the diffusion of Cu even when a material having a large diffusion coefficient of Cu is used as the electrode of the MIM structure capacitor. It is to suppress. For this purpose, Cu and Ta ₂ O ₅ It is necessary to insert a reaction preventing layer between the two. One of the objects of the present invention is to provide a material suitable for the reaction preventing layer.
[0011]
The second problem to be solved by the present invention is Ta, which has high electrical characteristics while suppressing oxidation of Cu. ₂ O ₅ Forming a film. One means for preventing the oxidation of Cu is to prevent oxygen from reaching the Cu electrode. The reaction preventing layer described in the first problem can also serve as an oxygen diffusion preventing layer. That is, it is necessary to select a material that can suppress the diffusion of both Cu and oxygen as the diffusion preventing layer.
[0012]
The second means to prevent Cu oxidation is Ta ₂ O ₅ Film formation and post-heat treatment are performed under conditions with low oxidizability. However, Ta ₂ O ₅ Since the film is an oxide, the electrical characteristics deteriorate when oxygen vacancies are formed in the film. For this reason, Ta ₂ O ₅ The film formation conditions and post-heat treatment conditions need to be studied in consideration of the characteristics of the reaction preventing film. That is, one of the objects of the present invention is to make Ta suitable on the selected reaction preventing film. ₂ O ₅ It is to provide film forming conditions and post heat treatment conditions.
[0013]
Here, the problems to be solved by the present invention are summarized. In order to form an effective MIM structure capacitor by applying it to a semiconductor device in which a digital logic device, a high-frequency analog device and a memory are mounted together, Cu is used as an electrode. ₂ O ₅ It is desirable to use the film as a dielectric film. However, Cu has a problem that it has a large diffusion coefficient and low heat resistance and oxidation resistance. Therefore, Cu electrode and Ta ₂ O ₅ Selection of material for the diffusion preventing layer inserted between the films, Ta ₂ O ₅ The problem is to optimize the film formation and heat treatment conditions.
[0014]
[Means for Solving the Problems]
In order to solve the above problems, the present invention uses the following means.
[0015]
The MIM structure capacitor of the present invention includes a first step of forming a Ta film on a Cu electrode, and a Ta film on the Ta film. ₂ O ₅ A second step of forming a film, and the Ta ₂ O ₅ And a third step of heat-treating the film in an inert atmosphere.
[0016]
The Ta film formed in the first step functions as a diffusion preventing layer for Cu and oxygen. In MIM structure capacitors, it is known to insert a diffusion prevention layer between Cu and the capacitor dielectric film, for example, JP 2001-237375, US Pat. No. 6,072,210, and US Pat. No. 6,168, 991B1. However, these known examples list Ti, W, etc. in addition to Ta as the material of the diffusion prevention layer, and the purpose of these diffusion prevention layers in these prior documents is mainly intended to prevent diffusion of Cu. Also, the reaction preventing function is limited to a metal material such as Cu, and oxygen diffusion prevention is not taken into consideration or described.
[0017]
In the present invention, Cu is used as the electrode, and Ta is used as the dielectric film. ₂ O ₅ The object of the present invention is to provide a suitable material for the reaction prevention layer of the capacitor using the above-mentioned, and to show an optimum formation method thereof, and the main point of the invention is different from the above-mentioned prior literature.
[0018]
There are three reasons why Ta is preferable.
[0019]
The first reason is that Ta is a capacitor dielectric film. ₂ O ₅ And adaptability. Ta ₂ O ₅ It is inevitable that the surface of the reaction-preventing layer is oxidized during the formation and after the heat treatment. If Ta or a compound of Ta is selected as the reaction preventing layer, even if oxidized, Ta ₂ O ₅ Therefore, the capacitor characteristics do not change greatly. For this reason, the material of the reaction preventing layer is limited to Ta or TaN.
[0020]
The second reason is adaptability with Cu as an electrode. Comparing Ta and TaN, it is considered that the performance of preventing Cu diffusion is equivalent. However, TaN is weaker in adhesion to Cu than Ta. ₂ O ₅ Peeling may occur during post-heat treatment of the film. For this reason, Ta ₂ O ₅ As the reaction preventing layer of the MIM capacitor having the / Cu structure, Ta is desirable.
[0021]
The third reason is resistivity. The resistivity of Ta is about 10 μΩcm, while TaN is about 200 μΩcm, which is one digit larger. When the series resistance of the capacitor increases, the high frequency characteristics deteriorate. For this reason, it is desirable to use Ta with a low resistivity, particularly for high-frequency analog devices.
[0022]
In the present invention, in addition to these basic physical properties, Ta or TaN is formed on the Cu electrode, and Ta is used as the dielectric film. ₂ O ₅ The electrical characteristics of the capacitors were compared. As a result, it has been clarified that the use of Ta as the reaction preventing layer has a smaller leakage current and a larger capacity than the case of using TaN. Detailed data will be described later.
[0023]
In Japanese Patent Laid-Open No. 2001-237375, materials having a diffusion preventing function are listed in Table 1, and diffusion resistance temperatures are compared. WN has a high diffusion resistance temperature of 700 ° C., and the examples also describe a method of forming a capacitor using WN as a diffusion prevention layer. From this table, it is easy to select TaN having the same diffusion resistance temperature of 700 ° C. or a material having a higher diffusion resistance temperature as the diffusion prevention layer. However, since the diffusion resistance temperature of Ta is described as 500 ° C. in this table, Cu and Ta, which are the gist of the present invention, are described. ₂ O ₅ As for Ta being suitable as an anti-diffusion material between the two, it comes into the classification of a material that is rather unsuitable than an optimal material, and can be easily analogized from the prior literature of this Japanese Patent Laid-Open No. 2001-237375. I can't.
[0024]
Ta ₂ O ₅ Examples of the film forming method include chemical vapor deposition (CVD) and sputtering. In order to suppress the oxidation of the base, Ta ₂ O ₅ It is necessary to form the film at a low temperature. In the CVD method, Ta organic metal, for example, pentoethoxytantalum and oxygen are used as raw materials on a heated substrate. ₂ O ₅ Deposit a film. In order to sufficiently decompose the organic compound of Ta and reduce the amount of carbon remaining in the film, a temperature of 400 ° C. or higher is necessary. Therefore, Ta by CVD method ₂ O ₅ In the formation of the film, the base is easily oxidized. On the other hand, in the case of the sputtering method, Ta having high insulating properties even when the substrate temperature is 300 ° C. or lower ₂ O ₅ Since a film can be formed, oxidation of the base can be suppressed.
[0025]
Therefore, Ta in the second step ₂ O ₅ The film forming step is preferably performed at a forming temperature of 300 ° C. or lower by a sputtering method. However, a formation method capable of lowering the temperature, such as an ALCVD method (Atomic Layer Chemical Vapor Deposition), may be used.
[0026]
Ta ₂ O ₅ In order to repair the oxygen deficiency in the film and improve the capacitor characteristics, it is necessary to perform a post-heat treatment after the film formation. The higher the post-heat treatment temperature, the more the chemical reaction is activated.
[0027]
For this reason, Ta in the third step ₂ O ₅ The heat treatment process of the film is the same as that of the second process. ₂ O ₅ It is desirable to carry out at a higher temperature than the film forming step.
[0028]
The post heat treatment is desirably performed in an inert atmosphere in order to suppress oxidation of the base. Ta ₂ O ₅ If oxygen is sufficiently supplied during film formation, Ta ₂ O ₅ Sufficient oxygen is contained in the film. For this reason, oxygen deficiency can be repaired even by heat treatment in an inert atmosphere. However, the oxygen partial pressure in the post-heat treatment atmosphere may not be zero. The higher the oxygen partial pressure, the lower the Ta ₂ O ₅ The oxygen deficiency in the film can be repaired. However, if the underlying Ta film is completely oxidized, the oxidation of the Cu electrode starts, so it is necessary to select an oxygen partial pressure that allows at least a part of Ta to remain. Further, since the oxidizing power increases when the post-heat treatment temperature is raised, it is necessary to lower the oxygen partial pressure.
[0029]
Next, the oxidation of the underlying Ta will be described.
[0030]
Even if the substrate temperature is lowered by sputtering to suppress the oxidation of the base, it is inevitable that Ta is oxidized by several nm. If Ta is oxidized, Ta ₂ O ₅ Since the film is formed, the capacitance of the capacitor is reduced. However, Ta with sufficient oxygen ₂ O ₅ In order to form a film, it is inevitable that the underlying Ta is oxidized.
[0031]
In addition to this, Ta ₂ O ₅ During the post heat treatment of the film, the underlying Ta is oxidized. Even after post-heat treatment in an inert atmosphere, Ta ₂ O ₅ The surface of the underlying Ta film is oxidized by oxygen contained in the film. If oxygen is included in the atmosphere of the post heat treatment, the film thickness of oxidized Ta becomes large. Ta ₂ O ₅ If the thickness of the film increases, the capacitance of the capacitor decreases. Therefore, it is desirable that the thickness of the oxidized Ta is small. However, Ta ₂ O ₅ If post-heat treatment is performed to such an extent that oxygen vacancies in the film are repaired, it is inevitable that the underlying Ta is oxidized.
[0032]
Therefore, Ta in the second step ₂ O ₅ Film forming step, and Ta in the third step ₂ O ₅ The surface of the Ta film is oxidized by 5 nm or more by the heat treatment process of the film. As a result, Ta formed by sputtering ₂ O ₅ Film and Ta formed by oxidation of Ta ₂ O ₅ It becomes a two-layer structure with a film. By using the above means, the problem can be solved.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
In order to demonstrate the effect of the present invention, Cu as the electrode and Ta as the dielectric film ₂ O ₅ The MIM capacitor using was formed, and the electrical characteristics were evaluated.
[0034]
First, a capacitor forming process will be described with reference to FIG.
[0035]
A TaN film 2 having a film thickness of 5 nm and a Ta film 3 having a film thickness of 25 nm were formed on the silicon substrate 1 by DC sputtering using a Ta metal target. The TaN film 3 includes Ar and N ₂ It was formed by reactive sputtering in a mixed atmosphere.
[0036]
Next, a Cu film 4 having a film thickness of 100 nm was formed as an electrode, and a Ta film 5 having a film thickness of 25 nm was formed in order as a reaction preventing layer (FIG. 1A).
[0037]
Next, Ta ₂ O ₅ A Ta film having a thickness of 20 nm is formed by an RF sputtering method using an oxide target. ₂ O ₅ A film 6 was formed (FIG. 1B). The formation conditions are that the formation temperature is 100 ° C., Ar gas and O ₂ The gas ratio is 1: 1.
[0038]
Ta ₂ O ₅ After the formation of the film 6, post heat treatment was performed. The conditions for the post heat treatment are N ₂ 3 minutes at 450 ° C. in a gas stream.
[0039]
After the post heat treatment, an Au upper electrode 7 was deposited to complete the capacitor (FIG. 1 (c)).
The electrical characteristics will be described with reference to FIGS.
[0040]
FIG. 2 shows Ta directly on a Cu electrode. ₂ O ₅ It is a figure explaining the change by heat processing of leakage current density in the capacitor in which the film was formed. Ta ₂ O ₅ When heat treatment is not performed after the film is formed (as-depo.), The leakage current density is very large. N ₂ Even when post-heat treatment is performed at a medium temperature of 450 ° C., the leakage current density remains large and hardly changes. This is Ta ₂ O ₅ During film formation, the Cu film is oxidized, and at the same time, Cu having a large diffusion coefficient is Ta ₂ O ₅ This is thought to be due to diffusion into the film.
[0041]
FIG. 3 shows a Cu electrode and Ta ₂ O ₅ It is a figure explaining the change by heat processing of leakage current density in the capacitor which formed Ta film as a reaction prevention layer between films.
[0042]
Compared to FIG. 2, Ta ₂ O ₅ When the heat treatment is not performed after the film is formed (as-depo.), The leakage current density is 6 digits or more smaller. N ₂ When post-heat treatment is performed at a medium temperature of 450 ° C., the leakage current density particularly in the low voltage region is reduced. The reason why the leakage current density was greatly reduced by inserting Ta as the reaction preventing layer is considered to be because the oxidation and diffusion of the Cu electrode were prevented. In addition, the leakage current density was reduced by post-heat treatment because Ta ₂ O ₅ This is probably because the oxygen deficiency in the film was repaired.
[0043]
That is, Cu electrode and Ta ₂ O ₅ Ta is inserted as a reaction preventing layer between the film and Ta. ₂ O ₅ It was found that the leakage current density of the capacitor can be greatly reduced by post-heating the film.
[0044]
Next, Ta ₂ O ₅ It will be explained that the post-heat treatment of the film is effective not only in the leakage current density but also in the voltage dependence of the capacitor capacity.
[0045]
FIG. 4 shows a Cu electrode and Ta ₂ O ₅ In a capacitor in which a Ta film is formed as a reaction preventing layer between the films, the capacitor capacitance Ta immediately after the formation ₂ O ₅ It is a figure explaining film thickness dependence.
[0046]
The voltage was changed from + 2V → −2V → + 2V, and the capacitance of the capacitor was measured.
[0047]
Ta ₂ O ₅ The capacity increases as the film thickness decreases. However, hysteresis is observed at any film thickness. Ta ₂ O ₅ The smaller the film thickness, the greater the hysteresis and the greater the change due to the voltage of the capacitance. The occurrence of hysteresis and the change in capacitance due to voltage cause deterioration in device characteristics.
[0048]
FIG. 5 shows Cu electrodes and Ta ₂ O ₅ In a capacitor in which a Ta film is formed as a reaction preventing layer between the films, the capacitor capacitance Ta after heat treatment ₂ O ₅ It is a figure explaining film thickness dependence. Similarly to FIG. 4, the voltage was changed from + 2V → −2V → + 2V, and the capacitor capacity was measured.
[0049]
As in the case of no heat treatment shown in FIG. ₂ O ₅ The capacity increases as the film thickness decreases. However, by performing the post heat treatment, the hysteresis disappears, and the change due to the voltage of the capacitance also decreases. This is because Ta ₂ O ₅ This is probably because the oxygen deficiency in the film was repaired.
[0050]
That is, Cu electrode and Ta ₂ O ₅ Insert a reaction prevention layer between the membrane and Ta ₂ O ₅ It has been clarified that the post-heat treatment of the film can greatly reduce the change in capacitance due to hysteresis and voltage.
[0051]
Next, the film thickness oxidized on the surface of the Ta film as the reaction preventing layer will be described.
[0052]
FIG. 6 shows Cu electrodes and Ta ₂ O ₅ In a capacitor in which a Ta film is formed as a reaction preventing layer between films, SiO after heat treatment ₂ Equivalent film thickness Ta ₂ O ₅ It is a figure explaining film thickness dependence.
[0053]
SiO ₂ The equivalent film thickness is obtained by determining the film thickness of the dielectric film from the capacitance of the capacitor, assuming that the relative dielectric constant of the dielectric film of the capacitor is 3.82.
[0054]
As shown in FIG. ₂ O ₅ The film thickness is taken, and the vertical axis is SiO. ₂ By using the equivalent film thickness, the relative dielectric constant of the dielectric film is obtained from the inclination, and the underlying oxide film thickness is obtained from the intercept on the vertical axis.
[0055]
From the slope of FIG. 6, the relative dielectric constant of the dielectric film is determined to be about 30. From the intercept in FIG. 6, the underlying oxide film thickness is determined to be about 0.8 nm. When the Ta film as the reaction preventing layer is oxidized, Ta film is formed on the film surface. ₂ O ₅ It is believed that a layer is formed. Ta formed by this oxidation ₂ O ₅ Assuming that the relative dielectric constant of the layer is about 30, the film thickness is determined to be about 6 nm.
[0056]
That is, Ta film is formed on the Ta film as the reaction preventing layer. ₂ O ₅ Form a film and N ₂ By performing post-heat treatment at 450 ° C. in the atmosphere, the underlying Ta film is oxidized, and Ta film of about 6 nm is oxidized. ₂ O ₅ It was revealed that a film was newly formed.
[0057]
Ta ₂ O ₅ If the thickness of the film increases, the capacitance of the capacitor decreases. Therefore, it is desirable that the thickness of the oxidized Ta is small. However, Ta ₂ O ₅ If post-heat treatment is performed to such an extent that oxygen vacancies in the film are repaired, it is inevitable that the underlying Ta is oxidized.
[0058]
As is clear from the above experimental results, the Cu electrode and Ta ₂ O ₅ By inserting a reaction preventing layer between the film and the Cu electrode, oxidation and diffusion of the Cu electrode are suppressed, and Ta ₂ O ₅ By subjecting the film to post-heat treatment, Ta ₂ O ₅ As a result of repairing oxygen vacancies in the film, the leakage current density of the capacitor is reduced, and in addition, changes in capacitance due to hysteresis and voltage are reduced.
[0059]
Further, as a result of oxidation of the Ta film as the reaction preventing layer, Ta formed by sputtering is used. ₂ O ₅ Film and Ta formed by oxidation of Ta ₂ O ₅ The dielectric film has a two-layer structure with the film.
[0060]
Next, a capacitor using TaN was formed as a reaction preventing layer, and the electrical characteristics were compared.
[0061]
First, a capacitor forming process will be described with reference to FIG.
[0062]
The steps until the Cu film 4 is formed are the same as those in FIG.
[0063]
After the formation of the Cu film 4, a TaN film 8 having a film thickness of 25 nm was formed as a reaction preventing layer.
[0064]
Next, Ta ₂ O ₅ A Ta film having a thickness of 20 nm is formed by an RF sputtering method using an oxide target. ₂ O ₅ A film 6 was formed. The formation conditions are that the formation temperature is 100 ° C., Ar gas and O ₂ The gas ratio is 1: 1.
[0065]
Ta ₂ O ₅ After the formation of the film 6, post heat treatment was performed. The conditions for the post heat treatment are N ₂ 3 minutes at 450 ° C. in a gas stream.
[0066]
After the post heat treatment, an Au upper electrode 7 was deposited to complete the capacitor (FIG. 7).
[0067]
In FIG. 1, a Ta film is used as the reaction preventing layer. However, in FIG. 7, a TaN film is used as the reaction preventing layer.
[0068]
The result of comparing the electrical characteristics will be described with reference to FIGS.
[0069]
FIG. 8 is a diagram comparing the effective electric field dependence of leakage current density in a capacitor using Ta as a reaction preventing layer with a capacitor using TaN as a reaction preventing layer.
[0070]
As is clear from FIG. 8, the leakage current density is smaller when Ta is used as the reaction preventing film than when TaN is used.
[0071]
FIG. 9 shows SiO in a capacitor using Ta as a reaction preventing layer. ₂ Equivalent film thickness Ta ₂ O ₅ It is a figure which compares a film thickness dependence with the capacitor using TaN as a reaction prevention layer.
[0072]
As apparent from FIG. 9, using Ta as a reaction preventing film is more effective than using TaN. ₂ The equivalent film thickness is small. In other words, the capacity is large.
[0073]
As is clear from the above experimental results, Ta ₂ O ₅ As the reaction preventing layer of the MIM capacitor having the / Cu structure, Ta is preferable to TaN.
[0074]
As described above, the effects of the present invention have been described with specific experimental results. Needless to say, the film formation conditions and the heat treatment conditions can be changed without departing from the scope of the present invention.
[0075]
For example, Ta ₂ O ₅ The film forming method is not limited to the sputtering method, and a CVD method may be used. However, the formation temperature is desirably 300 ° C. or lower in order to suppress the oxidation of the base.
[0076]
Ta ₂ O ₅ The heat treatment temperature of the film is not limited to 450 ° C., but Ta ₂ O ₅ What is necessary is just to be higher than the film formation temperature. However, at low temperatures, Ta ₂ O ₅ Since repair of oxygen vacancies in the film is insufficient and oxidation of the substrate becomes large at high temperatures, it is desirable to select a temperature range of 300 ° C. to 500 ° C.
[0077]
Ta ₂ O ₅ The heat treatment atmosphere of the film is desirably an inert atmosphere, but the oxygen partial pressure may not be zero. However, since the Cu electrode is oxidized when all of the underlying Ta film is oxidized, it is necessary to suppress the oxygen partial pressure to such an extent that at least a part of Ta remains.
[0078]
The upper electrode can be selected from Cu, Pt, and Ru. However, considering the symmetry with the lower electrode, Cu is desirable. Also, like the lower electrode, Ta ₂ O ₅ It is necessary to insert a reaction preventing layer between the membrane and the upper electrode. The material of the reaction preventing layer on the upper electrode side can be arbitrarily selected as long as it can prevent diffusion of Cu. However, considering symmetry, Ta is desirable. In this case, Cu / Ta / Ta ₂ O ₅ / Ta / Cu structure.
[0079]
(Embodiment 1)
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0080]
The first embodiment will be described with reference to FIG. For example, the present invention is applied to a method of manufacturing a semiconductor integrated circuit device in which a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on a semiconductor substrate.
[0081]
First, an isolation region, a MISFET, and a plug connected to a semiconductor region of the MISFET are formed on a single crystal silicon substrate. In this embodiment, the steps and drawings so far are omitted, and FIG. 10 shows steps after plug formation. That is, in the lower part of FIG. 10, an element isolation region, a MISFET, a plug connected to the semiconductor region of the MISFET, and the like are formed.
[0082]
First, a silicon nitride film is deposited on the entire surface of the semiconductor substrate by, for example, plasma CVD to form an etch stopper film 9 having a thickness of about 100 nm. The etch stopper film 9 is for avoiding damage to the lower layer or deterioration of processing dimensional accuracy due to excessive digging when forming a trench or hole for wiring formation in the upper insulating film. Is.
[0083]
Next, a silicon oxide (SiOF) film to which fluorine is added is deposited on the surface of the etch stopper film 9 by a CVD method, and an insulating film 10 having a thickness of about 400 nm is deposited. When a SiOF film is used as the insulating film 10, since the SiOF film is a low dielectric constant film, the total dielectric constant of the wiring of the semiconductor integrated circuit device can be lowered and wiring delay can be improved.
[0084]
Next, the etch stopper film 9 and the insulating film 10 are processed using a photolithography technique and a dry etching technique to form a wiring groove (groove part).
[0085]
Next, in order to remove the reaction layer on the surface of the plug exposed at the bottom of the wiring groove, surface treatment of the semiconductor substrate is performed by sputter etching in an argon (Ar) atmosphere. The amount of sputter etching at this time is about 2 nm to 18 nm, preferably about 10 nm, in terms of a P-TEOS (plasma tetraethylorthosilicate) oxide film. In the first embodiment, the case where the reaction layer on the surface of the plug is removed by sputter etching in an argon atmosphere is exemplified. For example, hydrogen (H ₂ ) And carbon monoxide (CO), or if the reaction layer can be sufficiently removed by annealing in a mixed atmosphere of reducing gas and inert gas, this annealing and sputter etching can be performed. It may be replaced. In the case of the annealing treatment, loss of the insulating film 10 during sputter etching and charging damage to the gate oxide film due to electrons can be prevented.
[0086]
Next, for example, a TaN film to be a barrier conductive film (first conductive film) 11a is deposited on the entire surface of the semiconductor substrate. The film thickness of the barrier conductive film 11a is about 2 nm to 18 nm, preferably about 10 nm, on the surface of the insulating film 10 excluding the inside of the wiring trench.
[0087]
Next, a Ta film, for example, which becomes the barrier conductive film (second conductive film) 11b is deposited on the entire surface of the semiconductor substrate. The film thickness is about 10 nm to 40 nm, preferably about 25 nm, on the surface of the insulating film 10 excluding the inside of the wiring trench.
[0088]
The barrier conductive films 11a and 11b may be deposited by a sputtering method, or may be deposited by a CVD (Chemical Vapor Deposition) method using an inorganic or organic material.
[0089]
Next, a Cu seed film is deposited (not shown). The seed film keeps the temperature of the semiconductor substrate at about 0 ° C. to 100 ° C., preferably about 100 ° C. ^-2 Deposited by long-distance sputtering under a pressure of about Pa or less. The film thickness is about 100 nm to 200 nm, preferably about 150 nm on the surface of the barrier conductive film 11b excluding the inside of the wiring trench. In this embodiment, the case where the long-distance sputtering method is used for depositing the seed film is illustrated, but an ionized sputtering method that increases the directivity of sputtering by ionizing Cu sputtering atoms may be used. The seed film may be deposited by a CVD method.
[0090]
Next, a Cu film is formed so as to be embedded in the wiring trench on the entire surface of the semiconductor substrate on which the Cu seed film is deposited, and the conductive film (third conductive film) 11c is combined with the embedded film and the seed film. To do. The embedded film of Cu is formed by, for example, an electrolytic plating method. For example, sulfuric acid (H ₂ SO ₄ ) And 10% copper sulfate (CuSO ₄ ) And an additive for improving the copper film coverage. When the electroplating method is used to form the conductive film 11c, the growth rate can be controlled electrically, so that the coverage of the conductive film 11c inside the wiring trench can be improved.
[0091]
In the present embodiment, the case where the electroplating method is used for the deposition of the conductive film 11c is illustrated, but the electroless plating method may be used. When the electroless plating method is used, it is not necessary to apply a charge, so that damage to the semiconductor substrate due to the application of the electric field can be reduced as compared with the case where the electroplating method is used.
[0092]
In addition, following the step of forming the conductive film 11c, the copper film is fluidized by an annealing process, so that the embedding property of the conductive film 11c in the wiring groove can be further improved.
[0093]
Next, the excess barrier conductive films 11a and 11b and the conductive film 11c on the insulating film 10 are removed, and the buried conductive wiring 11 is formed by leaving the barrier conductive films 11a and 11b and the conductive film 11c in the wiring groove. Form. Removal of the barrier conductive films 11a and 11b and the conductive film 11c is performed by polishing using a CMP method.
[0094]
Subsequently, the abrasive grains and copper adhering to the surface of the semiconductor substrate are removed by two-step brush scrub cleaning using, for example, a 0.1% aqueous ammonia solution and pure water, and then the embedded wiring 11 and the insulating film 10 are formed. A barrier nitride film 12a is formed by depositing a silicon nitride film. For the deposition of the silicon nitride film, for example, a plasma CVD method can be used, and the film thickness is about 50 nm. The barrier insulating film 12 a has a function of suppressing the diffusion of copper that forms the conductive film 11 c of the embedded wiring 11. This prevents copper from diffusing into the insulating film 10 and the insulating film 12b, which will be described later, together with the barrier conductive films 11a and 11b, thereby maintaining their insulating properties and improving the reliability of the semiconductor integrated circuit device. . The barrier insulating film 12a also functions as an etch stopper layer when performing etching in a later process.
[0095]
Next, an insulating film 12b having a thickness of about 400 nm is deposited on the surface of the barrier insulating film 12a. The insulating film 12b is a SiOF film such as a CVD oxide film to which fluorine is added. When the SiOF film is used as the insulating film 12b, the total dielectric constant of the wiring of the semiconductor integrated circuit device can be lowered, and the wiring delay can be improved.
[0096]
Next, a silicon nitride film is deposited on the surface of the insulating film 12b by, for example, a plasma CVD method, and an etch stopper film 12c having a thickness of about 50 nm is deposited. This etch stopper film 12c avoids damaging the lower layer or deteriorating the processing dimensional accuracy due to excessive digging when a wiring forming groove or hole is formed in the insulating film 12d described later. Is for.
[0097]
Subsequently, for example, a SiOF film is deposited on the surface of the etch stopper film 12c to form the insulating film 12d, and the barrier insulating film 12a, the insulating film 12b, the etch stopper film 12c, and the insulating film 12d are combined to form the insulating film 12. The insulating film 12d is deposited by the CVD method, and the film thickness is, for example, about 300 nm. The insulating film 12d has a function of lowering the total dielectric constant of the wiring of the semiconductor integrated circuit device, like the insulating film 12b, and can improve wiring delay.
[0098]
Next, a connection hole (groove portion) 13a for connecting the embedded wiring 11 which is a lower layer wiring and the embedded wiring 14 which is an upper layer wiring formed in a later process is formed. For the connection hole 13a, a photoresist film having the same shape as the connection hole pattern for connecting to the embedded wiring 11 is formed on the insulating film 12d by a photolithography process, and the connection hole pattern is formed by a dry etching process using the photoresist film as a mask. To do. Subsequently, the photoresist film is removed, a photoresist film having the same shape as the wiring groove pattern is formed on the insulating film 12d by a photolithography process, and a wiring groove (groove portion) 13b is formed by a dry etching process using the photoresist film as a mask. (FIG. 10A).
[0099]
Subsequently, sputter etching is performed to remove the reaction layer on the surface of the embedded wiring 11 exposed at the bottom of the connection hole 13a. The amount of sputter etching at this time is about 2 nm to 18 nm, preferably about 10 nm, in terms of the P-TEOS oxide film.
[0100]
Next, a barrier conductive film (first conductive film) 14a made of, for example, a TaN film is deposited on the entire surface of the semiconductor substrate including the insides of the connection holes 13a and the wiring grooves 13b. The film thickness of the barrier conductive film 14a is set to about 2 nm to 18 nm, preferably about 10 nm on the surface of the insulating film 12 excluding the inside of the connection hole 13a and the wiring groove 13b.
[0101]
Next, a Ta film, for example, which becomes the barrier conductive film (second conductive film) 14b is deposited by the same process as the process of depositing the barrier conductive film 11b.
[0102]
The barrier conductive films 14a and 14b may be deposited by a sputtering method, or may be deposited by a CVD method using an inorganic or organic material.
[0103]
Next, for example, a copper film or a copper alloy film is deposited as a seed film (not shown). When this seed film is made of a copper alloy film, the alloy contains about 80 weight percent or more of Cu. For the deposition of the seed film, a long-distance sputtering method can be used. Further, an ionized sputtering method or a CVD method may be used.
[0104]
Next, in the same process as the process of depositing the conductive film 11c on the entire surface of the semiconductor substrate on which the Cu seed film is deposited, the Cu film is formed so as to be embedded in the wiring trench, and this embedded film and the seed film are formed. In total, a conductive film (third conductive film) 14c is obtained. When the electroplating method is used to form the buried film, the growth rate of the conductive film 14c can be electrically controlled, so that the coverage of the conductive film 14c inside the connection hole 13a and the wiring groove 13b can be improved. . In the present embodiment, the case where the electroplating method is used for the deposition of the conductive film 14c is illustrated, but the electroless plating method may be used. When the electroless plating method is used, it is not necessary to apply an electric field, so that damage to the semiconductor substrate caused by the application of the electric field can be reduced as compared with the case where the electrolytic plating method is used.
[0105]
Further, following the step of forming the conductive film 14c, the copper film is fluidized by an annealing process, so that the embedding property of the conductive film 14c into the connection hole 13a and the wiring groove 13b can be further improved. .
[0106]
Next, the excess barrier conductive films 14a and 14b and the conductive film 14c on the insulating film 12d are removed, and the barrier conductive films 14a and 14b and the conductive film 14c are formed inside the connection holes 13a and the wiring grooves 13b. As a result, the embedded wiring 14 is formed. Removal of the barrier conductive films 14a and 14b and the conductive film 14c is performed by polishing using a CMP method (FIG. 10B).
[0107]
Subsequently, the abrasive grains and copper adhering to the surface of the semiconductor substrate are removed by two-step brush scrub cleaning using, for example, a 0.1% aqueous ammonia solution and pure water.
[0108]
Subsequently, sputter etching is performed to remove the reaction layer on the surface of the embedded wiring 14. The amount of sputter etching at this time is about 2 nm to 18 nm, preferably about 10 nm, in terms of the P-TEOS oxide film.
Next, a Ta film 15 is deposited by DC sputtering using a Ta metal target. This Ta film functions as a diffusion preventing layer that suppresses diffusion of the conductive film 14c made of Cu. Further, Ta to be formed later ₂ O ₅ It has a function of preventing the conductive film 14c made of Cu from being oxidized during the deposition of the film 16 and the post-heat treatment.
[0109]
In the present embodiment, the case where the DC sputtering method is used for the deposition of the Ta film 15 is exemplified, but the CVD method may be used. The thickness of the Ta film 15 is about 10 nm to 50 nm, preferably about 25 nm.
[0110]
Next, the Ta film 15 is processed into a desired shape by using a photolithography technique and a dry etching technique.
[0111]
Next, Ta ₂ O ₅ A film 16 is deposited. This Ta ₂ O ₅ The film 16 keeps the temperature of the semiconductor substrate at about 0 ° C. to 300 ° C., preferably about 100 ° C., and uses a Ta metal target for Ar and O ₂ Deposited by a DC reactive sputtering method in a mixed atmosphere.
[0112]
In this embodiment, Ta ₂ O ₅ Although the case where the DC reactive sputtering method is used for the deposition of the film 16 is illustrated, other sputtering methods or CVD methods may be used. Ta ₂ O ₅ The film 16 has a thickness of about 5 nm to 20 nm, preferably about 10 nm.
[0113]
Next, Ta ₂ O ₅ The film 16 is subjected to post heat treatment. The heat treatment is performed under a temperature condition of 300 ° C. or lower. Here, the heat treatment temperature is set to 300 ° C. or lower because Ta ₂ O ₅ If it is higher than the deposition temperature of the film, Ta ₂ O ₅ This is because the oxygen deficiency in the film can be repaired. However, Ta with good electrical characteristics ₂ O ₅ In order to obtain a film, the temperature is preferably 400 ° C. or higher. The atmosphere of the heat treatment is desirably an inert atmosphere in order to suppress oxidation of the underlying Ta. For example, N ₂ Examples of the conditions include a treatment temperature of 300 ° C. to 500 ° C. and a treatment time of 1 minute to 10 minutes in a gas atmosphere.
[0114]
Next, a Ta film 17 is deposited by a process similar to the process of depositing the Ta film 15. The Ta film 17 has a function of suppressing diffusion and oxidation of a Cu film 18 to be formed later.
[0115]
Next, a Cu film 18 is deposited by DC sputtering using a Cu metal target.
[0116]
In the present embodiment, the case where the DC sputtering method is used for the deposition of the Cu film 18 is exemplified, but the Cu film 18 may be formed by the same method as the conductive films 11c and 14c.
[0117]
Next, using a photolithography technique and a dry etching technique, the Cu film 18, the Ta film 17, and the Ta film ₂ O ₅ The film 16 is processed into a desired shape.
[0118]
Ta film 15, Ta ₂ O ₅ By processing the film 16, the Ta film 17, and the Cu film 18, a lower electrode made of Cu (conductive film 14c), a reaction preventing layer made of Ta (Ta film 15), Ta ₂ O ₅ Dielectric layer (Ta ₂ O ₅ The MIM structure capacitor composed of the film 16), the reaction preventing layer made of Ta (Ta film 17), and the upper electrode made of Cu (Cu film 18) is completed.
[0119]
Here, Ta film 15, Ta ₂ O ₅ A procedure for processing the film 16, the Ta film 17, and the Cu film 18 will be added.
[0120]
In the present embodiment, Ta film 15 is processed and then Ta film is processed. ₂ O ₅ A film 16, a Ta film 17, and a Cu film 18 are formed, and then Ta ₂ O ₅ Although the process of collectively processing the film 16, the Ta film 17, and the Cu film 18 is exemplified, the process is not limited to this as long as the film 16 is processed into a shape that does not lose its function as a capacitor. However, the Ta film 15 needs to be processed into a larger shape than the conductive film 14c made of Cu. This is because when the conductive film 14c made of Cu is exposed, it diffuses into the insulating film. Further, the Cu film 18 is formed of Ta film 17 by Ta film 17. ₂ O ₅ It must be separated from the membrane 16. If even part of it is in contact, Cu is Ta ₂ O ₅ This is because it diffuses into the film 16.
[0121]
In the present embodiment, Ta ₂ O ₅ Although the process of collectively processing the film 16, the Ta film 17, and the Cu film 18 has been illustrated, it may be processed one layer at a time, or may be processed separately in one layer and two layers. Further, the processed shapes may be different.
[0122]
Through the above steps, the semiconductor integrated circuit device of this embodiment is almost completed. A plan view of the structure shown in the sectional view of FIG. 10 is shown in FIG.
[0123]
According to the first embodiment, Cu wiring and Ta ₂ O ₅ By inserting a reaction preventing layer made of Ta between the dielectric films, the diffusion and oxidation of Cu can be suppressed, so that the leakage current density of the capacitor can be reduced. Ta ₂ O ₅ The dielectric film is post-heat-treated in an inert atmosphere to suppress the oxidation of the base while preventing Ta ₂ O ₅ Since oxygen vacancies in the dielectric film can be repaired, it is possible to reduce changes in capacitance of the capacitor due to hysteresis and voltage. As a result, a highly integrated and low-cost embedded LSI can be realized.
[0124]
In addition, according to this invention, it cannot be overemphasized that the various means mention | raise | lifted to the column of the means to solve the subject of this-application specification are each applicable not only in the above-mentioned embodiment.
[0125]
(Embodiment 2)
The second embodiment of the invention is an example of a semiconductor integrated circuit in which an RF analog device and a CMOS logic device are integrated in one chip, and is a cross-sectional structure diagram of the logic portion, the analog portion, and the memory portion. In the second embodiment of the present invention, 112, 113 and 114 in FIG. 11 correspond to the MIM capacitor of the first embodiment of the present invention. Here, the description will be made on the premise of the CMOS structure, but the present invention can of course be applied to a so-called BiCMOS structure in which bipolar transistors and CMOS are mixed. In FIG. 11, a logic part, an analog part, and a memory part are formed on one P-type silicon substrate P-SUB. Inside one P-type silicon substrate P-SUB, N well regions 102, 103, 104 are formed in an island shape, and in each N well region, N well regions 105, 106, 107 and a P well region are formed. 108, 109 and 110 are formed as shown in the figure. In addition, PMOS transistors are formed in the N well regions 105, 106, and 107, NMOS transistors are formed in the P well regions 108, 109, and 110, and power supply portions to the N well and P well regions are shown in adjacent portions of the transistors. Yes. Further, the analog portion shows a resistance component formed by the polycrystalline silicon wiring layer 115, and the gate oxide film 128, silicide layer 126, side spacer 127, silicon nitride film 125, etc. are shown in the figure. Yes.
[0126]
In FIG. 11, when a transistor is silicided as in a logic portion, leakage current in the diffusion layer region may increase. Therefore, when a silicided transistor is used for a memory cell, the data retention characteristics of the memory cell may be deteriorated. In such a case, the memory cell may be formed without siliciding the NMOS transistor formed in the P well region 110 as shown in FIG. Although not particularly shown, since the resistance value of the polycrystalline silicon wiring layer 115 increases unless silicidation is performed, a so-called polymetal structure in which tungsten W or the like is laminated on the polycrystalline silicon wiring 115 may be employed. Further, a transistor structure in which only the polysilicon wiring layer 115 is selectively silicided and the diffusion layer region is not silicided may be employed. Of course, as long as the leakage current does not adversely affect the retention characteristics, silicide may be formed in the same manner as the transistor in the logic portion. In this case, an additional mask for preventing silicidation is unnecessary, and the cost can be further reduced.
[0127]
The well structure in FIG. 11 is a so-called triple well structure, in which the logic portion, the analog portion, and the memory portion are separated by N well regions 102, 103, and 104, respectively. As a result, the respective areas of the logic part, the analog part, and the memory part can be electrically separated, so that mutual interference can be avoided and stable operation is possible. In addition, the potentials of the N well and P well suitable for each operating voltage can be set. Of course, when the triple well structure is not necessary, a simpler structure without the N well regions 102, 103, and 104 may be used, or only the memory portion or only the memory portion and the analog portion may be N well. Various modifications can be made as necessary, such as separation by the regions 103 and 104, or surrounding two regions with the same N-well region.
[0128]
In FIG. 11, the broken line shown on the board | substrate has shown the position of Cu wiring layer (120-124) and its contact layer (116-119). The MIM capacitors 112, 113, and 114 are used in the logic unit, the analog unit, and the memory unit, respectively. For example, the logic unit can be used to stabilize the power supply by increasing the capacitance of the power supply by providing a capacitor in a wiring connected to the power supply. Of course, this can also be used for the analog part and the memory part. Further, it can be applied to capacitor elements in the analog portion and memory cells in the memory portion as will be described later.
[0129]
In a conventional 1T1C type memory cell, polycrystalline silicon having excellent heat resistance is mainly used as a lower electrode, and a memory capacitor is formed using a metal having oxidation resistance such as TiN as an upper electrode. It was. Therefore, it has been difficult to use a Cu wiring layer used in logic as an electrode of a capacitor. The MIM capacitor of this embodiment uses, for example, the third-layer Cu wiring layer 122 as the lower electrode.
[0130]
After forming the Cu wiring layer, a Ta film is formed as a reaction preventing layer. Next, Ta ₂ O ₅ A dielectric film is formed and heat treatment is performed. Subsequently, a Ta film is formed as a reaction preventing layer, and an upper electrode is further formed. At this time, the upper electrode is formed in a layer of the via hole 118 between the fourth Cu wiring layer 123 and the Cu wiring layer 122. As described above, when the Cu wiring layer is used for the lower electrode of the capacitor, a special process is not required in forming one electrode of the capacitor in the logic part, the analog part, and the memory part. In addition, unlike the 1T1C type memory cell having a conventional three-dimensional structure, the memory has a planar structure for the capacitor, so that the logic Cu wiring layer can be easily used, and the planar structure facilitates processing. Capacitors can be formed with good yield.
[0131]
In the second embodiment, since the capacitor has a simple planar structure, the process cost can be reduced because the processing is easy. Furthermore, by using the Cu wiring layer as the electrode of the MIM capacitor, it is possible to form the capacitors of the memory part, the logic part, and the analog part with the same structure and the same material, and to reduce the cost and improve the reliability and the yield. .
[0132]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0133]
【The invention's effect】
According to the present invention, Ta having a high dielectric constant is formed on the Cu wiring. ₂ O ₅ An MIM structure capacitor using a film can be formed. Therefore, a highly integrated and low cost embedded LSI can be realized.
[Brief description of the drawings]
FIG. 1 Cu electrode and Ta ₂ O ₅ It is a longitudinal cross-sectional view of the formation process of the capacitor which formed Ta film | membrane as a reaction prevention layer between films | membranes.
FIG. 2 Ta directly on Cu electrode ₂ O ₅ It is a figure explaining the change by heat processing of leakage current density in the capacitor in which the film was formed.
FIG. 3 Cu electrode and Ta ₂ O ₅ It is a figure explaining the change by heat processing of leakage current density in the capacitor which formed Ta film as a reaction prevention layer between films.
FIG. 4 Cu electrode and Ta ₂ O ₅ In a capacitor in which a Ta film is formed as a reaction preventing layer between the films, the capacitor capacitance Ta immediately after the formation ₂ O ₅ It is a figure explaining film thickness dependence.
FIG. 5 Cu electrode and Ta ₂ O ₅ In a capacitor in which a Ta film is formed as a reaction preventing layer between the films, the capacitor capacitance Ta after heat treatment ₂ O ₅ It is a figure explaining film thickness dependence.
FIG. 6 Cu electrode and Ta ₂ O ₅ In a capacitor in which a Ta film is formed as a reaction preventing layer between films, SiO after heat treatment ₂ Equivalent film thickness Ta ₂ O ₅ It is a figure explaining film thickness dependence.
FIG. 7 shows a Cu electrode and Ta prepared for comparison with the first embodiment of the present invention. ₂ O ₅ It is a longitudinal cross-sectional view of the capacitor which formed the TaN film | membrane as a reaction prevention layer between the films | membranes.
FIG. 8 is a diagram comparing the effective electric field dependence of leakage current density in a capacitor using Ta as a reaction preventing layer with a capacitor using TaN as a reaction preventing layer.
FIG. 9 shows SiO in a capacitor using Ta as a reaction preventing layer. ₂ Equivalent film thickness Ta ₂ O ₅ It is a figure which compares a film thickness dependence with the capacitor using TaN as a reaction prevention layer.
FIG. 10 is a longitudinal sectional view of a process for explaining the first embodiment of the present invention.
FIG. 11 is a longitudinal sectional view of a process for explaining a second embodiment of the present invention.
FIG. 12 is a plan view of a process for explaining the first embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... TaN film, 3 ... Ta film, 4 ... Cu film, 5 ... TaN film, 6 ... Ta ₂ O ₅ 7 ... Au electrode 8 ... Ta film 9 ... etch stopper film 10 ... insulating film 11a ... barrier conductive film (first conductive film) 11b ... barrier conductive film (second conductive film) 11c ... conductive film (third conductive film), 11 ... buried wiring, 12a ... barrier insulating film, 12b ... insulating film, 12c ... etch stopper film, 12d ... insulating film, 12 ... insulating film, 13a ... connection hole (Groove), 13b ... wiring groove (groove), 14a ... barrier conductive film (first conductive film), 14b ... barrier conductive film (second conductive film), 14c ... conductive film (third conductive) Film), 14 ... buried wiring, 15 ... Ta film, 16 ... Ta ₂ O ₅ Film, 17 ... Ta film, 18 ... Cu film
DESCRIPTION OF SYMBOLS 101 ... P-type silicon substrate, 102 ... N well region, 103 ... N well region, 104 ... N well region, 105 ... N well region, 106 ... N well region, 107 ... N well region, 108 ... P well region, 109 ... P well region, 110 ... P well region, 111 ... element isolation oxide film, 112 ... MIM capacitor, 113 ... MIM capacitor, 114 ... MIM capacitor, 115 ... polycrystalline silicon wiring layer, 116 ... via hole, 117 ... via hole, 118 ... via hole, 119 ... via hole, 120 ... first Cu wiring layer, 121 ... second Cu wiring layer, 122 ... third Cu wiring layer, 123 ... fourth Cu wiring layer, 124 ... first 5 layers of Cu wiring layers, 125 ... silicon nitride film, 126 ... silicide layer, 127 ... side spacer, 128 ... gate oxide film

Claims (6)

酸化物誘電体キャパシタを有する半導体装置の形成方法において、
Ｃｕ電極上にＴａ膜を形成する第１の工程と、
前記Ｔａ膜上にＴａ_２Ｏ_５膜を形成する第２の工程とを有し、前記第２の工程のＴａ _２ Ｏ _５ 膜の形成工程は、スパッタリング法により、酸素雰囲気における３００℃以下の形成温度で行うこととし、
更に、前記Ｔａ_２Ｏ_５膜を不活性雰囲気中または微量酸素雰囲気で、前記Ｔａ_２Ｏ_５膜の形成温度より高温であるが前記Ｔａ膜の酸化は抑制される温度で熱処理することにより、前記Ｔａ膜の前記Ｃｕと酸素の拡散防止層としての機能を保持したまま前記Ｔａ_２Ｏ_５膜中の酸素欠損を修復する第３の工程とを有することを特徴とする半導体記憶装置の製造方法。In a method for forming a semiconductor device having an oxide dielectric capacitor,
A first step of forming a Ta film on the Cu electrode;
And a second step of forming a _{the Ta} 2 _{O 5} film on the Ta film, the step of forming the second _{the Ta} 2 _{O 5} film of step by sputtering, the formation of 300 ° C. or less in an oxygen atmosphere To do at temperature,
Furthermore, the Ta ₂ O ₅ film is heat-treated in an inert atmosphere or a trace oxygen atmosphere at a temperature that is higher than the formation temperature of the Ta ₂ O ₅ film but suppresses oxidation of the Ta film, And a third step of repairing oxygen deficiency in the Ta ₂ O ₅ film while maintaining the function of the Ta film as the diffusion preventing layer for Cu and oxygen. 前記第３の工程のＴａ_２Ｏ_５膜の熱処理工程は、前記第２の工程のＴａ_２Ｏ_５膜の形成工程よりも高温で行うことを特徴とする請求項１に記載の半導体記憶装置の製造方法。The thermal treatment process of the third the Ta ₂ O ₅ film of step is a semiconductor memory device according to claim 1, characterized in that at a higher temperature than the second step of the Ta ₂ O ₅ film formation step Production method. 前記Ｔａ膜の形成膜厚は６ｎｍ以上であることを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。 3. The method of manufacturing a semiconductor memory device according to claim 1, wherein the Ta film is formed with a thickness of 6 nm or more. 前記第２の工程のＴａ_２Ｏ_５膜の形成工程、および前記第３の工程のＴａ_２Ｏ_５膜の熱処理工程により、前記Ｔａ膜の表面が５ｎｍ以上酸化されることを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。The surface of the Ta film is oxidized by 5 nm or more by the Ta ₂ O ₅ film forming step in the _second step and the heat treatment step of the Ta ₂ O ₅ film in the third step. A method for manufacturing a semiconductor memory device according to 1 or 2 . 前記Ｔａ_２Ｏ_５膜を不活性雰囲気中または微量酸素雰囲気で熱処理する第３の工程において微量酸素雰囲気における熱処理においては、前記Ｔａ膜を全部酸化させない酸素雰囲気と熱処理時間であることを特徴とする請求項４に記載の半導体記憶装置の製造方法。In the third step of heat-treating the Ta ₂ O ₅ film in an inert atmosphere or a trace oxygen atmosphere, the heat treatment in the trace oxygen atmosphere is an oxygen atmosphere that does not oxidize the Ta film and a heat treatment time. A method for manufacturing a semiconductor memory device according to claim 4 . 前記Ｃｕ電極は絶縁膜に埋め込まれたＣｕダマシン配線であることを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。The Cu electrode manufacturing method of the semiconductor memory device according to claim 1 or 2, characterized in that a Cu damascene wiring buried in the insulating film.

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