JP4336848B2 - マルチポートキャッシュメモリ及びマルチポートキャッシュメモリのアクセス制御方式 - Google Patents
マルチポートキャッシュメモリ及びマルチポートキャッシュメモリのアクセス制御方式 Download PDFInfo
- Publication number
- JP4336848B2 JP4336848B2 JP2004326740A JP2004326740A JP4336848B2 JP 4336848 B2 JP4336848 B2 JP 4336848B2 JP 2004326740 A JP2004326740 A JP 2004326740A JP 2004326740 A JP2004326740 A JP 2004326740A JP 4336848 B2 JP4336848 B2 JP 4336848B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- access
- address
- cache memory
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 120
- 238000000034 method Methods 0.000 title claims description 86
- 239000000470 constituent Substances 0.000 claims 4
- 238000003491 array Methods 0.000 description 54
- 230000008569 process Effects 0.000 description 30
- 238000012545 processing Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 11
- 230000006870 function Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0851—Cache with interleaved addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
Description
100−0、100−1、800−0、800−1、900−0、900−1、1000−0、1000−1、1100−0、1100−1:アクセスアドレス
101−0、101−1、801−0、801−1、901−0、901−1、1001−0、1001−1、1101−0、1101−1:タグ部(Tag)
102−0、102−1、802−0、802−1、902−0、902−1、1002−0、1002−1、1102−0、1102−1:インデックス部(Index)
103−0、103−1、803−0、803−1:ブロック部(Block)
104−0、104−1:インデックス部下位ビット
110−0、110−1,110−2,110−3、910−0、910−1、1010−0、1010−1、1110−0、1110−1:アドレスアレイ(AA)
111−0、111−1、111−2、111−3:タグ情報
120−0、120−1、120−2、120−3、820−0、820−1、820−2、820−3、920−0、920−1、1020−0、1020−1、1120−0、1120−1:タグアドレス比較器
121−0、121−1、121−2、121−3、921−0、921−1、1021−0、1021−1、1121−0、1121−1:キャッシュヒット判定信号
140−0、140−1、140−2、806−0、806−1、807−0、807−1、940:比較器
141−0:タグ部一致判定信号
141−1:インデックス部一致判定信号
141−2:バンク一致判定信号
150:選択制御信号生成回路
151−0、151−1、151−2、151−3:アドレス情報選択制御信号
160−0、160−1、160−2、160−3、860−0、860−1、860−2、860−3、960−0、960−1、960−2、960−3:セレクタ
161−0、161−1、161−2、161−3:選択されたタグ部
162−0、162−1、162−2、162−3:インデックス部
170−0、170−1、170−2、170−3、870−0、870−1、870−2、870−3、970−0、970−1、970−2、970−3、1070−0、1070−1、1170−0:データアレイ(DA)
171−0、171−1、171−2、171−3、871−0、871−1、871−2、871−3:キャッシュブロックデータ
180−0、180−1:バンク選択回路
190−0、190−1:選択回路
191−0、191−1:ターゲットデータ
500:ロウ(ROW)デコーダ
510−0、510−1: ワード線ドライバ
511−0、511−1:ワード線
520−0、520−1:メモリセルアレイ
521−0、522−0、521−1、522−1:ビット線
530:カラム(COLUMN)デコーダ
540−0、540−1:カラム線ドライバ
550−0、550−1:カラムセレクタ
560−0、560−1:ラッチ(Latch)型センスアンプ
600−a、600−b、・・・、600−n、700−a、700−b、・・・、700−n:ロウ(ROW)デコーダ
610−0a、610−1a、610−0b、610−1b、・・・、610−0n、610−1n、710−0a、710−1a、710−0b、710−1b、・・・、710−0n、710−1n:ワード線ドライバ
620−0a、620−1a、620−0b、620−1b、・・・、620−0n、620、720−0a、720−1a、720−0b、720−1b、・・・、720−0n、720:メモリセルアレイ
621−0a、622−0a、621−1a、622−1b、621−0b、622−0b、621−1b、622−1b、・・・、621−0n、622−0n、621−1n、622−1n、721−0a、722−0a、721−1a、722−1b、721−0b、722−0b、721−1b、722−1b、・・・、721−0n、722−0n、721−1n、722−1n:ビット線
630、730:カラム(COLUMN)デコーダ
650−0、650−1、750−0、750−1:カラムセレクタ
660−0a、660−1a、660−0b、660−1b、・・・、660−0n、660−1n、760−0a、760−1a、760−0b、760−1b、・・・、760−0n、760−1n:ラッチ(Latch)型センスアンプ
701−0a、701−1a、701−0b、701−1b、・・・、701−0n、701−1n:ラッチ型センスアンプからの出力
804−0、804−1:インデックス部下位ビット
805−0、805−1:ラッチ
808−0、808−1:タグ部一致判定信号
809−0、809−1:インデックス部一致判定信号
850:選択制御信号生成回路
851−0、851−1、851−2、851−3:セレクタ選択制御信号
852−0、852−1、852−2、852−3:ホールド信号
875−0、875−1、875−2、875−3:ホールドラッチ(Hold Latch)
876−0、876−1、876−2、876−3:キャッシュブロックデータセレクタ
877−0、877−1、877−2、877−3:キャッシュブロックデータ
878−0、878−1、878−2、878−3:データ
880−0、880−1:バンク選択回路
890−0、890−1:選択回路
903−0、903−1:下位ビットを除くブロック部とインデックス部とを合わせたアドレス
904−0、904−1:ブロック部下位ビット
912:登録タグアドレス更新情報
930−0、930−1:デコーダ
931−0、931−1:デコード信号
941:比較結果信号
950:選択制御信号生成回路
951−0、951−1、951−2、951−3:アドレス情報選択制御信号
961−0、961−1、961−2、961−3:読み出しアドレス
971−0、971−1、971−2、971−3:読み出しデータ
980−0、980−1:セレクタ
981−0、981−1:ターゲットデータ
1003−0、1003−1:インデックス部とブロック部を合わせたアドレス
1011−0、1011−1:登録アドレス
1012:登録タグ更新データ
1071−0、1071−1:ターゲットデータ
1072、1172:ライトデータ/フィルデータ
1103−0、1103−1:インデックス部及びブロック部を合わせたアドレス
1111−0、1111−1:登録アドレス
1112:登録タグ更新データ
1171−0、1171−1:読み出しデータ
1200、1210、1300、1310:インバータ
1220−0、1220−1:スイッチングトランジスタ
1221、1321、1331:ワード線
1222−0、1222−1、1322−0、1322−1、1332−0、1332−1:ビット線
1320−0、1320−1、1330−0、1330−1:スイッチングトランジスタ
Claims (7)
- キャッシュメモリの構成要素であるデータアレイに登録されているキャッシュブロックデータを、複数のアクセスアドレスにより索引し、前記複数のアクセスアドレスに対応したそれぞれのターゲットデータの読み出し処理を同時に行う、マルチポートキャッシュメモリであって、
前記アクセスアドレスはタグ部とインデックス部とブロック部を有するものであり、
アドレスアレイとデータアレイを、前記アクセスアドレスのインデックス部下位ビットにより一意に識別できる複数のバンクに分割し、
前記複数のアクセスアドレスのタグ部が互いに一致し、かつ、前記複数のアクセスアドレスのインデックス部が互いに一致した場合に、アクセスアドレスのインデックス部下位ビットにより一意に識別できるバンクのデータアレイから、ヒットした1つのキャッシュブロックデータを読み出した上で、当該1つのキャッシュブロックデータから、各アクセスアドレス毎に、当該アクセスアドレスのブロック部に対応するターゲットデータをそれぞれ選択することを特徴とするマルチポートキャッシュメモリ。 - セットアソシアティブ方式のキャッシュメモリであることを特徴とする請求項1に記載のマルチポートキャッシュメモリ。
- 演算の対象となる値や変数を記憶するオペランドキャッシュメモリであることを特徴とする請求項1又は請求項2に記載のマルチポートキャッシュメモリ。
- キャッシュメモリの構成要素であるデータアレイに登録されているキャッシュブロックデータを、複数のアクセスアドレスにより索引し、前記複数のアクセスアドレスに対応したそれぞれのターゲットデータの読み出し処理を同時に行う、マルチポートキャッシュメモリであって、
前記キャッシュメモリは複数のセットからなるセットアソシアティブ方式であり、
前記アクセスアドレスはタグ部とインデックス部とブロック部を有するものであり、
アドレスアレイとデータアレイを、前記アクセスアドレスのインデックス部下位ビットにより一意に識別できる複数のバンクに分割し、
前記複数のアクセスアドレスのタグ部が互いに一致せず、かつ、前記複数のアクセスアドレスのインデックス部が互いに一致した場合に、アクセスアドレスのインデックス部下位ビットにより一意に識別できるバンク内の各セットのデータアレイから、セット毎にそれぞれ1つづつのキャッシュブロックデータを読み出した上で、当該読み出した複数のキャッシュブロックデータから、各アクセスアドレス毎に、当該アクセスアドレスにヒットするキャッシュブロックデータをそれぞれ選択し、各アクセスアドレス毎に選択したキャッシュブロックデータから、当該アクセスアドレスのブロック部に対応するターゲットデータをそれぞれ選択することを特徴とするマルチポートキャッシュメモリ。 - ロウデコーダ、ワード線ドライバ、メモリセルアレイ及びラッチ型センスアンプを備えるSRAMを複数配置し、前記SRAMのラッチ型センスアンプのビット幅をキャッシュメモリのターゲットデータ幅と一致させると共に、前記SRAMをキャッシュブロックデータ幅に一致させるのに必要な数だけ有し、全てのSRAMのラッチ型センスアンプを通過した信号を、キャッシュブロックデータとして、複数のバンクに分割した各データアレイの読み出しデータとして使用するように構成した、請求項1又は請求項4に記載のマルチポートキャッシュメモリ。
- キャッシュメモリの構成要素であるデータアレイに登録されているキャッシュブロックデータを、複数のアクセスアドレスにより索引し、前記複数のアクセスアドレスに対応したそれぞれのターゲットデータの読み出し処理を同時に行う、マルチポートキャッシュメモリのアクセス制御方式であって、
前記アクセスアドレスはタグ部とインデックス部とブロック部を有するものであり、
アドレスアレイとデータアレイを、前記アクセスアドレスのインデックス部下位ビットにより一意に識別できる複数のバンクに分割し、
前記複数のアクセスアドレスのタグ部が互いに一致し、かつ、前記複数のアクセスアドレスのインデックス部が互いに一致した場合に、アクセスアドレスのインデックス部下位ビットにより一意に識別できるバンクのデータアレイから、ヒットした1つのキャッシュブロックデータを読み出した上で、当該1つのキャッシュブロックデータから、各アクセスアドレス毎に、当該アクセスアドレスのブロック部に対応するターゲットデータをそれぞれ選択することを特徴とするマルチポートキャッシュメモリのアクセス制御方式。 - キャッシュメモリの構成要素であるデータアレイに登録されているキャッシュブロックデータを、複数のアクセスアドレスにより索引し、前記複数のアクセスアドレスに対応したそれぞれのターゲットデータの読み出し処理を同時に行う、マルチポートキャッシュメモリのアクセス制御方式であって、
前記キャッシュメモリは複数のセットからなるセットアソシアティブ方式であり、前記アクセスアドレスはタグ部とインデックス部とブロック部を有するものであり、
アドレスアレイとデータアレイを、前記アクセスアドレスのインデックス部下位ビットにより一意に識別できる複数のバンクに分割し、
前記複数のアクセスアドレスのタグ部が互いに一致せず、かつ、前記複数のアクセスアドレスのインデックス部が互いに一致した場合に、アクセスアドレスのインデックス部下位ビットにより一意に識別できるバンク内の各セットのデータアレイから、セット毎にそれぞれ1つづつのキャッシュブロックデータを読み出した上で、当該読み出した複数のキャッシュブロックデータから、各アクセスアドレス毎に、当該アクセスアドレスにヒットするキャッシュブロックデータをそれぞれ選択し、各アクセスアドレス毎に選択したキャッシュブロックデータから、当該アクセスアドレスのブロック部に対応するターゲットデータをそれぞれ選択することを特徴とするマルチポートキャッシュメモリのアクセス制御方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004326740A JP4336848B2 (ja) | 2004-11-10 | 2004-11-10 | マルチポートキャッシュメモリ及びマルチポートキャッシュメモリのアクセス制御方式 |
US11/269,716 US7526612B2 (en) | 2004-11-10 | 2005-11-09 | Multiport cache memory which reduces probability of bank contention and access control system thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004326740A JP4336848B2 (ja) | 2004-11-10 | 2004-11-10 | マルチポートキャッシュメモリ及びマルチポートキャッシュメモリのアクセス制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006139401A JP2006139401A (ja) | 2006-06-01 |
JP4336848B2 true JP4336848B2 (ja) | 2009-09-30 |
Family
ID=36317687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004326740A Expired - Fee Related JP4336848B2 (ja) | 2004-11-10 | 2004-11-10 | マルチポートキャッシュメモリ及びマルチポートキャッシュメモリのアクセス制御方式 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7526612B2 (ja) |
JP (1) | JP4336848B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080276046A1 (en) * | 2005-06-09 | 2008-11-06 | Nxp B.V. | Architecture for a Multi-Port Cache Memory |
JP2008046685A (ja) * | 2006-08-10 | 2008-02-28 | Fujitsu Ltd | 二重化システム及び系切り換え方法 |
JP2008097572A (ja) * | 2006-09-11 | 2008-04-24 | Matsushita Electric Ind Co Ltd | 演算装置、コンピュータシステム、および携帯機器 |
US7787324B2 (en) * | 2006-10-13 | 2010-08-31 | Marvell World Trade Ltd. | Processor instruction cache with dual-read modes |
US8027218B2 (en) | 2006-10-13 | 2011-09-27 | Marvell World Trade Ltd. | Processor instruction cache with dual-read modes |
KR100850515B1 (ko) * | 2007-01-24 | 2008-08-05 | 삼성전자주식회사 | 멀티레벨 셀 플래시 메모리를 갖는 메모리 시스템 및그것의 프로그램 방법 |
US8036061B2 (en) * | 2009-02-13 | 2011-10-11 | Apple Inc. | Integrated circuit with multiported memory supercell and data path switching circuitry |
JP5493954B2 (ja) * | 2010-02-10 | 2014-05-14 | 富士通株式会社 | キャッシュシステム |
KR101635395B1 (ko) | 2010-03-10 | 2016-07-01 | 삼성전자주식회사 | 멀티포트 데이터 캐시 장치 및 멀티포트 데이터 캐시 장치의 제어 방법 |
KR101788245B1 (ko) | 2011-02-25 | 2017-11-16 | 삼성전자주식회사 | 다중 포트 캐시 메모리 장치 및 그 구동 방법 |
US9910893B2 (en) | 2011-12-01 | 2018-03-06 | Oracle International Corporation | Failover and resume when using ordered sequences in a multi-instance database environment |
US9141609B2 (en) * | 2011-12-01 | 2015-09-22 | Oracle International Corporation | Reducing sequence cache latch contention in a database system |
US9189295B2 (en) * | 2011-12-01 | 2015-11-17 | Oracle International Corporation | Generating an ordered sequence in a database system using multiple interleaved caches |
US8868604B2 (en) | 2012-09-26 | 2014-10-21 | Oracle International Corporation | Methods and apparatus for implementing Semi-distributed Lock Management |
US9612970B2 (en) * | 2014-07-17 | 2017-04-04 | Qualcomm Incorporated | Method and apparatus for flexible cache partitioning by sets and ways into component caches |
EP3602383A4 (en) * | 2017-03-21 | 2021-05-19 | Tora Holdings, Inc. | SECURE ORDER AGREEMENT THROUGH DISTRIBUTION OF DATA AND PROCESSING OVER SEVERAL SEGREGATED CALCULATION NODES |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2561261B2 (ja) | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | バッファ記憶アクセス方法 |
JPH06139144A (ja) | 1992-10-26 | 1994-05-20 | Nec Corp | キャッシュメモリ回路 |
JP3498673B2 (ja) * | 2000-04-05 | 2004-02-16 | 日本電気株式会社 | 記憶装置 |
US20020108021A1 (en) * | 2001-02-08 | 2002-08-08 | Syed Moinul I. | High performance cache and method for operating same |
US7219185B2 (en) * | 2004-04-22 | 2007-05-15 | International Business Machines Corporation | Apparatus and method for selecting instructions for execution based on bank prediction of a multi-bank cache |
US8886895B2 (en) * | 2004-09-14 | 2014-11-11 | Freescale Semiconductor, Inc. | System and method for fetching information in response to hazard indication information |
-
2004
- 2004-11-10 JP JP2004326740A patent/JP4336848B2/ja not_active Expired - Fee Related
-
2005
- 2005-11-09 US US11/269,716 patent/US7526612B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2006139401A (ja) | 2006-06-01 |
US7526612B2 (en) | 2009-04-28 |
US20060101207A1 (en) | 2006-05-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4336848B2 (ja) | マルチポートキャッシュメモリ及びマルチポートキャッシュメモリのアクセス制御方式 | |
US5640534A (en) | Method and system for concurrent access in a data cache array utilizing multiple match line selection paths | |
US7694077B2 (en) | Multi-port integrated cache | |
US4905141A (en) | Partitioned cache memory with partition look-aside table (PLAT) for early partition assignment identification | |
US5805855A (en) | Data cache array having multiple content addressable fields per cache line | |
US20070028051A1 (en) | Time and power reduction in cache accesses | |
EP0706131A2 (en) | Method and system for efficient miss sequence cache line allocation | |
US6023746A (en) | Dual associative-cache directories allowing simultaneous read operation using two buses with multiplexors, address tags, memory block control signals, single clock cycle operation and error correction | |
JP3669555B2 (ja) | 可変キャッシュ・サイズのための改良されたキャッシュ・ディレクトリ・アドレシング方法及び装置 | |
JPH10105459A (ja) | 複数ポート・インターリーブ・キャッシュ | |
US5893930A (en) | Predictive translation of a data address utilizing sets of associative entries stored consecutively in a translation lookaside buffer | |
JPH0594698A (ja) | 半導体記憶装置 | |
JP2681398B2 (ja) | 記憶装置 | |
EP1179778B1 (en) | Multi-port cache memory | |
EP0284751B1 (en) | Cache memory | |
US5761714A (en) | Single-cycle multi-accessible interleaved cache | |
US5890221A (en) | Method and system for offset miss sequence handling in a data cache array having multiple content addressable field per cache line utilizing an MRU bit | |
US5943686A (en) | Multiple cache directories for non-arbitration concurrent accessing of a cache memory | |
US6078995A (en) | Methods and apparatus for true least recently used (LRU) bit encoding for multi-way associative caches | |
JPH03147038A (ja) | キャッシュメモリ | |
US20080276046A1 (en) | Architecture for a Multi-Port Cache Memory | |
JPH02294762A (ja) | マルチプロセツサ・コンピユータ・システムおよびそのメモリ・アクセス方法 | |
US6754791B1 (en) | Cache memory system and method for accessing a cache memory having a redundant array without displacing a cache line in a main array | |
US5809535A (en) | Cache memory control apparatus utilizing a bit as a second valid bit in a tag in a first mode and as an additional address bit in a second mode | |
US20040123035A1 (en) | Retrieval of all tag entries of cache locations for memory address and determining ECC based on same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090318 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090323 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090520 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090529 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090611 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4336848 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130710 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |