JP4327765B2

JP4327765B2 - Bus system

Info

Publication number: JP4327765B2
Application number: JP2005136133A
Authority: JP
Inventors: 健一朗安生; 淳岡村
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2005-05-09
Filing date: 2005-05-09
Publication date: 2009-09-09
Anticipated expiration: 2022-03-01
Also published as: JP2005267660A

Description

本発明は、マスタコア回路とスレーブコア回路とのデータ通信をシステムバスで仲介するバスシステムに関し、特に、マスタ／スレーブコア回路がマスタ／スレーブＩ／Ｆ回路を介してシステムバスに接続されるバスシステムに関する。 The present invention relates to a bus system that mediates data communication between a master core circuit and a slave core circuit through a system bus, and in particular, a bus system in which a master / slave core circuit is connected to a system bus via a master / slave I / F circuit. About.

いわゆるＡＳＩＣ(Application Specific Integrated Circuit)などの半導体集積回路からなるデータ処理装置は、１個のシステムバスに各種のマスタコア回路と各種のスレーブコア回路とを接続した構造に形成されている。 A data processing device including a semiconductor integrated circuit such as a so-called ASIC (Application Specific Integrated Circuit) has a structure in which various master core circuits and various slave core circuits are connected to one system bus.

マスタコア回路は、例えば、ＣＰＵ(Central Processing Unit)などのデータ処理を主体的に実行する集積回路からなり、必要によりスレーブコア回路とデータ通信を実行する。スレーブコア回路は、例えば、ＲＡＭ(Random Access Memory)などの集積回路からなり、マスタコア回路のデータ処理に従属的に参加する。 The master core circuit is composed of an integrated circuit that mainly executes data processing such as a CPU (Central Processing Unit), and performs data communication with the slave core circuit as necessary. The slave core circuit is composed of an integrated circuit such as a RAM (Random Access Memory), for example, and participates subordinately in the data processing of the master core circuit.

しかし、現在では半導体集積回路の構造が複雑化しており、あるシステムバスに別規格のＩＰ(Intellectual Property)回路からなるマスタ／スレーブコア回路を組み合わせることもある。このような場合、データ通信に支障がないようにマスタ／スレーブコア回路を設計変更することもあるが、これは実際には困難な場合が多い。 However, at present, the structure of the semiconductor integrated circuit is complicated, and a master / slave core circuit composed of an IP (Intellectual Property) circuit of another standard may be combined with a certain system bus. In such a case, the master / slave core circuit may be redesigned so as not to interfere with data communication, but this is often difficult in practice.

そこで、マスタ／スレーブコア回路とシステムバスとの接続にマスタ／スレーブＩ／Ｆ回路を介在させることにより、別規格のマスタ／スレーブコア回路がシステムバスで支障なくデータ通信できるようにしたデータ処理装置がある。 Therefore, a data processing device that allows a master / slave core circuit of another standard to perform data communication without any trouble on the system bus by interposing a master / slave I / F circuit between the master / slave core circuit and the system bus. There is.

[従来例の構成]
上述のようなデータ処理装置の一従来例を図７ないし図９を参照して以下に説明する。このデータ処理装置１００は、図７に示すように、１個のバスシステム１０１を有しており、このバスシステム１０１に複数種類のマスタコア回路１０２と複数種類のスレーブコア回路１０３とが接続されている。 [Conventional configuration]
A conventional example of the data processing apparatus as described above will be described below with reference to FIGS. As shown in FIG. 7, the data processing apparatus 100 has one bus system 101, and a plurality of types of master core circuits 102 and a plurality of types of slave core circuits 103 are connected to the bus system 101. Yes.

バスシステム１０１は、システムバス１０５、複数のマスタＩ／Ｆ回路１０６、複数のスレーブＩ／Ｆ回路１０７、マスタアービタ回路１０８、スレーブアービタ回路１０９、からなり、システムバス１０５は、ＷＤ(Write Data)バス１１１およびＲＤ(Read Data)バス１１２からなる。 The bus system 101 includes a system bus 105, a plurality of master I / F circuits 106, a plurality of slave I / F circuits 107, a master arbiter circuit 108, and a slave arbiter circuit 109. The system bus 105 is a WD (Write Data). It consists of a bus 111 and an RD (Read Data) bus 112.

ＷＤバス１１１は、マスタコア回路１０２が出力する各種コマンドおよび各種データを制御バスおよびデータバスとしてマスタＩ／Ｆ回路１０６からスレーブＩ／Ｆ回路１０７まで伝送し、ＲＤバス１１２は、スレーブコア回路１０３が出力する各種データをデータバスとしてスレーブＩ／Ｆ回路１０７からマスタＩ／Ｆ回路１０６まで伝送する。 The WD bus 111 transmits various commands and various data output from the master core circuit 102 as a control bus and a data bus from the master I / F circuit 106 to the slave I / F circuit 107, and the RD bus 112 is transmitted from the slave core circuit 103. Various data to be output is transmitted from the slave I / F circuit 107 to the master I / F circuit 106 as a data bus.

複数種類のマスタコア回路１０２は、各々に専用のマスタＩ／Ｆ回路１０６を介してシステムバス１０５に接続されており、このシステムバス１０５に、複数種類のスレーブコア回路１０３が各々に専用のスレーブＩ／Ｆ回路１０７を介して接続されている。 A plurality of types of master core circuits 102 are connected to the system bus 105 via dedicated master I / F circuits 106, respectively. A plurality of types of slave core circuits 103 are connected to the system bus 105, respectively. / F circuit 107 is connected.

マスタアービタ回路１０８は、複数のマスタＩ／Ｆ回路１０６に接続されており、その１個にシステムバス１０５を占有させる。スレーブアービタ回路１０９は、複数のスレーブＩ／Ｆ回路１０７に接続されており、その１個にシステムバス１０５を占有させる。 The master arbiter circuit 108 is connected to a plurality of master I / F circuits 106 and occupies the system bus 105 for one of them. The slave arbiter circuit 109 is connected to a plurality of slave I / F circuits 107, and one of them occupies the system bus 105.

ＷＤバス１１１とＲＤバス１１２とは並列に形成されており、ＷＤバス１１１はマスタＩ／Ｆ回路１０６からスレーブＩ／Ｆ回路１０７へのコマンドと通信データとを伝送し、ＲＤバス１１２はスレーブＩ／Ｆ回路１０７からマスタＩ／Ｆ回路１０６への通信データを伝送する。 The WD bus 111 and the RD bus 112 are formed in parallel. The WD bus 111 transmits a command and communication data from the master I / F circuit 106 to the slave I / F circuit 107, and the RD bus 112 is a slave I / F circuit. Communication data is transmitted from the / F circuit 107 to the master I / F circuit 106.

なお、以下では説明を簡単とするため、マスタコア回路１０２とマスタＩ／Ｆ回路１０６との組み合わせをマスタブロック１１４と呼称し、スレーブコア回路１０３とスレーブＩ／Ｆ回路１０７との組み合わせをスレーブブロック１１５と呼称する。 In the following, for simplicity of explanation, the combination of the master core circuit 102 and the master I / F circuit 106 is referred to as a master block 114, and the combination of the slave core circuit 103 and the slave I / F circuit 107 is referred to as a slave block 115. Called.

[従来例の動作]
上述のような構成のデータ処理装置１００の動作を以下に順番に説明する。なお、以下で云うマスタデータとは、マスタコア回路１０２がコマンドとは別個に保持していて必要によりスレーブコア回路１０３に送信する各種データを意味しており、スレーブデータとは、スレーブコア回路１０３が保持していて必要によりマスタコア回路１０２に取得される各種データを意味している。 [Operation of conventional example]
The operation of the data processing apparatus 100 configured as described above will be described in order below. The master data referred to below means various data that the master core circuit 102 holds separately from the command and transmits to the slave core circuit 103 as necessary. The slave data means that the slave core circuit 103 It means various data that are held and acquired by the master core circuit 102 as necessary.

まず、マスタコア回路１０２がスレーブコア回路１０３にマスタデータを送信する場合、図８に示すように、マスタコア回路１０２は、送信するマスタデータの受信をスレーブコア回路１０３に命令する送信コマンドをマスタＩ／Ｆ回路１０６に送信する。 First, when the master core circuit 102 transmits master data to the slave core circuit 103, as shown in FIG. 8, the master core circuit 102 issues a transmission command for instructing the slave core circuit 103 to receive the master data to be transmitted. Transmit to the F circuit 106.

すると、この送信コマンドを受信したマスタＩ／Ｆ回路１０６は、ＷＤバス１１１を占有している場合は送信コマンドをシステムバス１０５によりスレーブＩ／Ｆ回路１０７に送信するが、占有していない場合はＷＤバス１１１の占有依頼をマスタアービタ回路１０８に送信する。 Then, the master I / F circuit 106 that has received this transmission command transmits the transmission command to the slave I / F circuit 107 via the system bus 105 when the WD bus 111 is occupied. A request to occupy the WD bus 111 is transmitted to the master arbiter circuit 108.

この占有依頼を受信したマスタアービタ回路１０８は、他のマスタブロック１１４がＷＤバス１１１を使用していたときは、その使用完了を受信すると占有依頼を発行したマスタブロック１１４にＷＤバス１１１を占有させる。このバス占有を完了したマスタアービタ回路１０８は、占有完了をマスタＩ／Ｆ回路１０６に通知するので、このマスタＩ／Ｆ回路１０６が占有完了をマスタコア回路１０２に通知する。 The master arbiter circuit 108 that has received this occupation request makes the master block 114 that issued the occupation request occupy the WD bus 111 when the other master block 114 uses the WD bus 111 and receives the completion of the use. . Since the master arbiter circuit 108 that has completed the bus occupation notifies the master I / F circuit 106 of the completion of the occupation, the master I / F circuit 106 notifies the master core circuit 102 of the completion of the occupation.

すると、このマスタコア回路１０２は、送信コマンドをマスタＩ／Ｆ回路１０６に再度送信するので、その送信コマンドはマスタＩ／Ｆ回路１０６からシステムバス１０５によりスレーブＩ／Ｆ回路１０７に送信され、このスレーブＩ／Ｆ回路１０７からスレーブコア回路１０３に送信される。このとき、スレーブコア回路１０３は、別処理中であるなどして対応不能な場合、不能通知をスレーブＩ／Ｆ回路１０７に出力する。 Then, since the master core circuit 102 transmits the transmission command to the master I / F circuit 106 again, the transmission command is transmitted from the master I / F circuit 106 to the slave I / F circuit 107 via the system bus 105. The data is transmitted from the I / F circuit 107 to the slave core circuit 103. At this time, if the slave core circuit 103 cannot respond due to another processing or the like, the slave core circuit 103 outputs a failure notification to the slave I / F circuit 107.

その不能通知はスレーブＩ／Ｆ回路１０７からシステムバス１０５によりマスタＩ／Ｆ回路１０６まで送信され、このマスタＩ／Ｆ回路１０６からマスタコア回路１０２に送信される。この場合、マスタコア回路１０２は、いわゆるリトライ処理により上述の動作を所定回数まで繰り返し、その繰返回数が所定の上限回数に一致したときは送信エラーを発行する。 The failure notification is transmitted from the slave I / F circuit 107 to the master I / F circuit 106 via the system bus 105, and is transmitted from the master I / F circuit 106 to the master core circuit 102. In this case, the master core circuit 102 repeats the above-described operation up to a predetermined number of times by so-called retry processing, and issues a transmission error when the number of repetitions matches the predetermined upper limit number.

この送信エラーとなる以前にスレーブコア回路１０３が対応可能となると、この可能通知がスレーブＩ／Ｆ回路１０７に出力される。その可能通知はスレーブＩ／Ｆ回路１０７からシステムバス１０５によりマスタＩ／Ｆ回路１０６まで送信され、このマスタＩ／Ｆ回路１０６からマスタコア回路１０２に送信される。 If the slave core circuit 103 becomes available before this transmission error occurs, a notification of this possibility is output to the slave I / F circuit 107. The notification of the possibility is transmitted from the slave I / F circuit 107 to the master I / F circuit 106 via the system bus 105, and is transmitted from the master I / F circuit 106 to the master core circuit 102.

すると、このマスタコア回路１０２は、マスタデータをマスタＩ／Ｆ回路１０６に送信するので、そのマスタデータがマスタＩ／Ｆ回路１０６から占有されたシステムバス１０５によりスレーブＩ／Ｆ回路１０７まで送信され、このスレーブＩ／Ｆ回路１０７からスレーブコア回路１０３に送信される。 Then, since the master core circuit 102 transmits the master data to the master I / F circuit 106, the master data is transmitted from the master I / F circuit 106 to the slave I / F circuit 107 via the system bus 105, The data is transmitted from the slave I / F circuit 107 to the slave core circuit 103.

また、マスタコア回路１０２がスレーブコア回路１０３からスレーブデータを取得する場合、図９に示すように、マスタコア回路１０２は、スレーブデータの送信をスレーブコア回路１０３に命令する取得コマンドをマスタＩ／Ｆ回路１０６に送信する。 When the master core circuit 102 acquires slave data from the slave core circuit 103, as shown in FIG. 9, the master core circuit 102 issues an acquisition command to instruct the slave core circuit 103 to transmit slave data, as shown in FIG. 106.

その取得コマンドは、マスタＩ／Ｆ回路１０６、システムバス１０５、スレーブＩ／Ｆ回路１０７、によりスレーブコア回路１０３まで送信され、このスレーブコア回路１０３が別処理中であるなどしてマスタデータを送信できない場合には、前述と同様にリトライ動作が実行される。スレーブコア回路１０３が送信可能な場合、その可能通知は、スレーブＩ／Ｆ回路１０７、システムバス１０５、マスタＩ／Ｆ回路１０６、によりマスタコア回路１０２まで送信される。 The acquisition command is transmitted to the slave core circuit 103 by the master I / F circuit 106, the system bus 105, and the slave I / F circuit 107, and the master data is transmitted because the slave core circuit 103 is performing another processing. If not, a retry operation is executed as described above. When the slave core circuit 103 can transmit, the notification of the possibility is transmitted to the master core circuit 102 by the slave I / F circuit 107, the system bus 105, and the master I / F circuit 106.

このとき、スレーブコア回路１０３はスレーブデータを用意し、この用意が完了するとＲＤバス１１２の占有依頼をスレーブＩ／Ｆ回路１０７に送信する。このスレーブＩ／Ｆ回路１０７は占有依頼をスレーブアービタ回路１０９に送信するので、このスレーブアービタ回路１０９は、占有依頼を発行したスレーブブロック１１５にＲＤバス１１２を占有させる。 At this time, the slave core circuit 103 prepares slave data, and when this preparation is completed, an occupancy request for the RD bus 112 is transmitted to the slave I / F circuit 107. Since the slave I / F circuit 107 transmits an occupation request to the slave arbiter circuit 109, the slave arbiter circuit 109 occupies the RD bus 112 to the slave block 115 that issued the occupation request.

この占有完了がスレーブアービタ回路１０９からスレーブＩ／Ｆ回路１０７を介してスレーブコア回路１０３まで通知されるので、このスレーブコア回路１０３が出力するスレーブデータが、スレーブＩ／Ｆ回路１０７、システムバス１０５、マスタＩ／Ｆ回路１０６、によりマスタコア回路１０２まで送信される。 Since the completion of the occupation is notified from the slave arbiter circuit 109 to the slave core circuit 103 via the slave I / F circuit 107, the slave data output from the slave core circuit 103 is transmitted to the slave I / F circuit 107 and the system bus 105. , And transmitted to the master core circuit 102 by the master I / F circuit 106.

上述したデータ処理装置１００では、マスタ／スレーブコア回路１０２，１０３とシステムバス１０５との接続にマスタ／スレーブＩ／Ｆ回路１０６，１０７が介在しているので、システムバス１０５を介して別規格のマスタ／スレーブコア回路１０２，１０３が支障なくデータ通信することが可能である。 In the data processing apparatus 100 described above, since the master / slave I / F circuits 106 and 107 are interposed between the master / slave core circuits 102 and 103 and the system bus 105, different standards are provided via the system bus 105. The master / slave core circuits 102 and 103 can perform data communication without any trouble.

しかし、図８および図９に示すように、マスタ／スレーブコア回路１０２，１０３がデータ通信するとき、その通信データの全部がマスタ／スレーブコア回路１０２，１０３の一方から他方までマスタ／スレーブＩ／Ｆ回路１０６，１０７を介して通信されるので、迅速にデータ通信することが困難である。 However, as shown in FIGS. 8 and 9, when the master / slave core circuits 102 and 103 perform data communication, all of the communication data is transferred from one of the master / slave core circuits 102 and 103 to the other. Since communication is performed via the F circuits 106 and 107, it is difficult to perform data communication quickly.

本発明は上述のような課題に鑑みてなされたものであり、マスタ／スレーブＩ／Ｆ回路を使用した構造でマスタ／スレーブコア回路のデータ通信を迅速に実行することができるバスシステムを提供することを目的とする。 The present invention has been made in view of the above-described problems, and provides a bus system capable of quickly executing data communication of a master / slave core circuit with a structure using a master / slave I / F circuit. For the purpose.

本発明のバスシステムでは、マスタ／スレーブコア回路とシステムバスとの接続にマスタ／スレーブＩ／Ｆ回路を介在させているが、コア回路同士のデータ通信に必要な処理動作の一部をＩ／Ｆ回路が代行する。このため、通信データの全部をマスタ／スレーブＩ／Ｆ回路からマスタ／スレーブコア回路まで転送する必要がないので、マスタ／スレーブＩ／Ｆ回路を使用した構造でマスタ／スレーブコア回路のデータ通信が迅速に実行される。 In the bus system of the present invention, a master / slave I / F circuit is interposed between the master / slave core circuit and the system bus. The F circuit takes over. For this reason, since it is not necessary to transfer all of the communication data from the master / slave I / F circuit to the master / slave core circuit, data communication of the master / slave core circuit can be performed with a structure using the master / slave I / F circuit. Performed quickly.

本発明のバスシステムでは、マスタ／スレーブコア回路同士のデータ通信に必要な各種の処理動作の一部をマスタ／スレーブＩ／Ｆ回路が代行することにより、Ｉ／Ｆ回路とコア回路との通信処理を必要最小限として迅速に動作することができる。 In the bus system of the present invention, the master / slave I / F circuit performs a part of various processing operations necessary for data communication between the master / slave core circuits, so that the communication between the I / F circuit and the core circuit is performed. It can operate quickly with minimal processing.

本発明の実施の第１の形態のバスシステムでは、マスタコア回路からの各種の処理依頼への可能／不能通知をスレーブＩ／Ｆ回路がスレーブコア回路から取得して保持し、マスタコア回路がコマンドをマスタＩ／Ｆ回路を介してシステムバスによりスレーブＩ／Ｆ回路まで送信すると、このスレーブＩ／Ｆ回路がコマンドをスレーブコア回路に通知することなく、保持している可能／不能通知をマスタＩ／Ｆ回路に返信する。 In the bus system according to the first embodiment of the present invention, the slave I / F circuit obtains and holds notification of availability of various processing requests from the master core circuit from the slave core circuit, and the master core circuit receives commands. When transmitting to the slave I / F circuit by the system bus via the master I / F circuit, the slave I / F circuit does not notify the command to the slave core circuit, and the possible / impossible notification is held in the master I / F. Return to F circuit.

このため、本形態のバスシステムでは、スレーブＩ／Ｆ回路が受信したコマンドをスレーブコア回路に通知する必要がなく、コマンドを受信してから可能／不能通知をスレーブコア回路から取得する必要もないので、これらに必要な処理時間を削減することができる。 For this reason, in the bus system of this embodiment, it is not necessary to notify the slave core circuit of the command received by the slave I / F circuit, and it is not necessary to acquire the enable / disable notification from the slave core circuit after receiving the command. Therefore, the processing time required for these can be reduced.

本発明の実施の第２の形態のバスシステムでは、マスタＩ／Ｆ回路が、マスタコア回路から受信するコマンドを保持してからスレーブＩ／Ｆ回路に送信し、このスレーブＩ／Ｆ回路から不能通知が返信されると、これをマスタコア回路に通達することなく、保持しているコマンドをスレーブＩ／Ｆ回路に再度送信する。 In the bus system according to the second embodiment of the present invention, the master I / F circuit holds the command received from the master core circuit and then transmits it to the slave I / F circuit, and the slave I / F circuit notifies the failure. Is sent back to the slave I / F circuit without transmitting it to the master core circuit.

このため、本形態のバスシステムでは、マスタＩ／Ｆ回路が受信した不能通知をマスタコア回路に通達する必要がなく、不能通知を受信してから再度送信する送信コマンドをマスタコア回路から再度取得する必要もないので、これらに必要な処理時間を削減することができる。 For this reason, in the bus system of this embodiment, it is not necessary to notify the master core circuit of the failure notification received by the master I / F circuit, and it is necessary to acquire again from the master core circuit a transmission command to be transmitted again after receiving the failure notification. Therefore, the processing time required for these can be reduced.

本発明の実施の第３の形態のバスシステムでは、マスタＩ／Ｆ回路が、マスタコア回路からスレーブコア回路へのマスタデータのデータサイズを送信コマンドから検出し、検出されたデータサイズが所定サイズより大きい場合はマスタデータを一時保持しない。この状態でスレーブＩ／Ｆ回路から返信される可能通知はマスタコア回路に通達するので、このマスタコア回路から送信されるマスタデータをスレーブＩ／Ｆ回路に転送する。一方、検出されたデータサイズが所定サイズより小さいマスタデータは一時保持するので、この状態でスレーブＩ／Ｆ回路から可能通知が返信されると、これをマスタコア回路に通達することなく、一時保持しているマスタデータをスレーブＩ／Ｆ回路に返送する。 In the bus system according to the third embodiment of the present invention, the master I / F circuit detects the data size of the master data from the master core circuit to the slave core circuit from the transmission command, and the detected data size exceeds the predetermined size. If it is large, the master data is not temporarily stored. In this state, the possibility notification returned from the slave I / F circuit is notified to the master core circuit, so that the master data transmitted from the master core circuit is transferred to the slave I / F circuit. On the other hand, since the master data whose detected data size is smaller than the predetermined size is temporarily held, when a possible notification is returned from the slave I / F circuit in this state, the master data is temporarily held without being notified to the master core circuit. Is returned to the slave I / F circuit.

このため、本形態のバスシステムでは、マスタデータが小さい場合、マスタＩ／Ｆ回路がスレーブＩ／Ｆ回路から受信した可能通知をマスタコア回路に通達する必要がなく、可能通知を受信してからマスタデータをマスタコア回路から取得する必要もないので、これらに必要な処理時間を削減することができる。 For this reason, in the bus system of this embodiment, when the master data is small, the master I / F circuit does not need to notify the master core circuit of the possibility notification received from the slave I / F circuit. Since it is not necessary to acquire data from the master core circuit, the processing time required for these can be reduced.

本発明の実施の第４の形態のバスシステムでは、スレーブＩ／Ｆ回路が、コマンドの受付条件をスレーブコア回路から取得して保持し、マスタコア回路から受信するコマンドが受付条件に整合しているか判定し、整合が判定されないとスレーブコア回路に通知することなく、コマンドエラーをマスタＩ／Ｆ回路に返信する。 In the bus system according to the fourth embodiment of the present invention, the slave I / F circuit acquires and holds a command reception condition from the slave core circuit, and does the command received from the master core circuit match the reception condition? If a match is not determined, a command error is returned to the master I / F circuit without notifying the slave core circuit.

このため、本形態のバスシステムでは、コマンドをスレーブＩ／Ｆ回路からスレーブコア回路に転送して適否を判定させる必要がなく、コマンドエラーをスレーブコア回路からスレーブＩ／Ｆ回路まで通知する必要もないので、これらに必要な処理時間を削減することができる。 For this reason, in the bus system of this embodiment, it is not necessary to transfer the command from the slave I / F circuit to the slave core circuit to determine suitability, and it is also necessary to notify the command error from the slave core circuit to the slave I / F circuit. Therefore, the processing time required for these can be reduced.

本発明の実施の第５の形態のバスシステムでは、スレーブＩ／Ｆ回路が、マスタコア回路から受信した取得コマンドをスレーブコア回路に転送してから、このスレーブコア回路からスレーブデータを受信する以前にシステムバスの占有依頼を受信して占有制御手段に通知する。 In the bus system according to the fifth embodiment of the present invention, the slave I / F circuit transfers the acquisition command received from the master core circuit to the slave core circuit and before receiving slave data from the slave core circuit. The system bus occupation request is received and notified to the occupation control means.

このため、本形態のバスシステムでは、スレーブコア回路がスレーブデータの用意を完了してからシステムバスの占有処理を開始する必要がなく、データ用意と占有処理とを並行に実行するので、その一方に必要な処理時間を削減することができる。 For this reason, in the bus system of this embodiment, it is not necessary to start the system bus occupation process after the slave core circuit completes the preparation of the slave data, and the data preparation and the occupation process are executed in parallel. The processing time required for the process can be reduced.

［実施例の構成］
本発明のデータ処理装置の一実施例を図１ないし図６を参照して以下に説明する。本実施例のデータ処理装置２００も、図４に示すように、１個のバスシステム２０１に複数種類のマスタコア回路２０２と複数種類のスレーブコア回路２０３とが接続されている。 [Configuration of Example]
An embodiment of the data processing apparatus of the present invention will be described below with reference to FIGS. In the data processing apparatus 200 of this embodiment, as shown in FIG. 4, a plurality of types of master core circuits 202 and a plurality of types of slave core circuits 203 are connected to one bus system 201.

バスシステム２０１は、システムバス２０５、複数のマスタＩ／Ｆ回路２０６、複数のスレーブＩ／Ｆ回路２０７、マスタアービタ回路２０８、占有制御手段に相当するスレーブアービタ回路２０９、からなり、システムバス２０５は、ＷＤバス２１１およびＲＤバス２１２からなる。 The bus system 201 includes a system bus 205, a plurality of master I / F circuits 206, a plurality of slave I / F circuits 207, a master arbiter circuit 208, and a slave arbiter circuit 209 corresponding to occupancy control means. , A WD bus 211 and an RD bus 212.

複数種類のマスタ／スレーブコア回路２０２，２０３は、各々に専用のマスタ／スレーブＩ／Ｆ回路２０６，２０７を介してシステムバス２０５に接続されており、複数のマスタ／スレーブＩ／Ｆ回路２０６，２０７にはマスタ／スレーブアービタ回路２０８，２０９が接続されている。なお、以下でもマスタ／スレーブコア回路２０２，２０３とマスタ／スレーブＩ／Ｆ回路２０６，２０７との組み合わせをマスタ／スレーブブロック２１４，２１５と各々呼称する。 The plurality of types of master / slave core circuits 202 and 203 are connected to the system bus 205 via dedicated master / slave I / F circuits 206 and 207, respectively. Master / slave arbiter circuits 208 and 209 are connected to 207. Hereinafter, a combination of the master / slave core circuits 202 and 203 and the master / slave I / F circuits 206 and 207 will be referred to as master / slave blocks 214 and 215, respectively.

マスタＩ／Ｆ回路２０６は、図５に示すように、マスタプロトコル制御回路２２１、アドレス保持回路２２２、コマンド保持手段であるコマンド保持回路２２３、サイズ検出手段の一部に相当するコマンド情報抽出回路２２４、サイズ検出手段の一部に相当するマスタデータカウンタ２２５、選択回路２２６〜２２９、リトライ情報抽出回路２３１，加算器２３２、リトライ間隔値レジスタ２３３、リトライ間隔カウンタ２３４、比較器２３５，２３６、リトライ要求回路２３７、上限保持手段であるリトライ回数レジスタ２３８、回数積算手段であるリトライ回数カウンタ２３９、エラー通知手段および原因通知手段に相当するバスエラー判定回路２４１、データ保持手段であるマスタデータ保持回路２４２、スレーブデータ制御回路２４３、スレーブデータカウンタ２４４、等を有している。 As shown in FIG. 5, the master I / F circuit 206 includes a master protocol control circuit 221, an address holding circuit 222, a command holding circuit 223 as a command holding means, and a command information extraction circuit 224 corresponding to a part of the size detecting means. , A master data counter 225 corresponding to a part of the size detection means, selection circuits 226 to 229, retry information extraction circuit 231, adder 232, retry interval value register 233, retry interval counter 234, comparators 235 and 236, retry request A circuit 237, a retry number register 238 as upper limit holding means, a retry number counter 239 as number accumulation means, a bus error determination circuit 241 corresponding to error notification means and cause notification means, a master data holding circuit 242 as data holding means, Slave data control circuit 24 Has a slave data counter 244, and the like.

スレーブＩ／Ｆ回路２０７は、図６に示すように、スレーブプロトコル制御回路２５１、可否保持手段である可否状態保持回路２５２、条件保持手段である受信条件保持回路２５３、コマンド判定手段およびエラー返信手段に相当する応答条件判定回路２５４、理由返信手段に相当する否定原因生成回路２５５、リトライ設定値レジスタ２５６、疑似乱数発生回路２５７、選択回路２５８〜２６２、アドレスデコーダ２６４、アドレス保持回路２６５、コマンド保持回路２６６、マスタデータ保持回路２６７、占有依頼手段であるスレーブデータ制御回路２６８、スレーブデータカウンタ２６９、等を有している。 As shown in FIG. 6, the slave I / F circuit 207 includes a slave protocol control circuit 251, an availability state holding circuit 252 that is an availability holding unit, a reception condition holding circuit 253 that is a condition holding unit, a command determination unit, and an error return unit. Response condition determination circuit 254 corresponding to the reason, negative cause generation circuit 255 corresponding to the reason return means, retry setting value register 256, pseudorandom number generation circuit 257, selection circuits 258 to 262, address decoder 264, address holding circuit 265, command holding The circuit includes a circuit 266, a master data holding circuit 267, a slave data control circuit 268 as an occupation request means, a slave data counter 269, and the like.

マスタ／スレーブプロトコル制御回路２２１，２５１は、マイクロコンピュータからなり、マスタ／スレーブＩ／Ｆ回路２０６，２０７の各部の動作制御に必要な通信プロトコルのコンピュータプログラムがファームウェアとして実装されている。 The master / slave protocol control circuits 221 and 251 are composed of a microcomputer, and a computer program of a communication protocol necessary for operation control of each part of the master / slave I / F circuits 206 and 207 is mounted as firmware.

マスタＩ／Ｆ回路２０６は、マスタプロトコル制御回路２２１が実装されているコンピュータプログラムに対応して各部を動作制御することなどにより、コマンド送信手段、転送制御手段、可能転送手段、データ転送手段、データ返送手段、等の各種手段を各種機能として論理的に有している。 The master I / F circuit 206 controls the operation of each unit in response to a computer program in which the master protocol control circuit 221 is mounted, and so on, thereby transmitting command transmission means, transfer control means, possible transfer means, data transfer means, data Various means such as return means are logically provided as various functions.

スレーブＩ／Ｆ回路２０７は、スレーブプロトコル制御回路２５１が実装されているコンピュータプログラムに対応して各部を動作制御することにより、可否通知手段、時間通知手段、コマンド受信手段、スレーブデータ制御回路２６８、等の各種手段を各種機能として論理的に有している。 The slave I / F circuit 207 controls the operation of each unit in response to a computer program in which the slave protocol control circuit 251 is installed, thereby enabling / disabling notification means, time notification means, command reception means, slave data control circuit 268, Etc. are logically provided as various functions.

マスタＩ／Ｆ回路２０６のコマンド保持回路２２３は、スレーブコア回路２０３に各種処理を依頼するコマンドをマスタコア回路２０２から受信して保持する。マスタＩ／Ｆ回路２０６のコマンド送信手段は、マスタプロトコル制御回路２２１が選択回路２２６を動作制御する機能などに相当し、保持されたコマンドをスレーブＩ／Ｆ回路２０７に転送する。 The command holding circuit 223 of the master I / F circuit 206 receives and holds commands from the master core circuit 202 that request the slave core circuit 203 to perform various processes. The command transmission means of the master I / F circuit 206 corresponds to the function of the master protocol control circuit 221 controlling the operation of the selection circuit 226, and transfers the held command to the slave I / F circuit 207.

スレーブＩ／Ｆ回路２０７の受信条件保持回路２５３は、マスタコア回路２０２から受信するコマンドの受付条件をスレーブコア回路２０３から取得して保持し、応答条件判定回路２５４は、マスタコア回路２０２から受信するコマンドが受付条件に整合しているか判定し、その整合が判定されないとスレーブコア回路２０３に通知することなく、コマンドエラーをマスタＩ／Ｆ回路２０６に返信する。 The reception condition holding circuit 253 of the slave I / F circuit 207 acquires and holds the reception condition of the command received from the master core circuit 202 from the slave core circuit 203, and the response condition determination circuit 254 is a command received from the master core circuit 202. The command error is returned to the master I / F circuit 206 without notifying the slave core circuit 203 if the match is not determined.

スレーブＩ／Ｆ回路２０７の可否状態保持回路２５２は、マスタコア回路２０２からの各種の処理依頼への対応可否を示す可能／不能通知を、スレーブコア回路２０３から取得して保持する。なお、スレーブコア回路２０３は、コマンドを受信できない状態とマスタデータを受信できない状態とが別個に存在するため、これらに個々に対応した可能／不能通知が可否状態保持回路２５２に保持される。また、この可能／不能などの通知は、コマンドのような所定データとして送信することもできるが、専用の信号線のハイ／ロー状態として通達することもできる。 The availability state holding circuit 252 of the slave I / F circuit 207 acquires from the slave core circuit 203 and holds a possible / impossible notification indicating availability of various processing requests from the master core circuit 202. The slave core circuit 203 has a state in which a command cannot be received and a state in which master data cannot be received separately, and thus a possibility / impossibility notification corresponding to each of them is held in the availability state holding circuit 252. In addition, the notification of possible / impossible can be transmitted as predetermined data such as a command, but can also be notified as a high / low state of a dedicated signal line.

スレーブＩ／Ｆ回路２０７のコマンド受信手段は、スレーブプロトコル制御回路２５１が選択回路２６０を動作制御する機能などに相当し、可能通知が保持されている状態で受付条件に整合するコマンドをマスタコア回路２０２から受信するとスレーブコア回路２０３に転送する。 The command receiving means of the slave I / F circuit 207 corresponds to a function of the slave protocol control circuit 251 controlling the operation of the selection circuit 260 and the like, and a command that matches the reception condition in a state where the possibility notification is held is received by the master core circuit 202. Is received, the data is transferred to the slave core circuit 203.

スレーブＩ／Ｆ回路２０７の可否通知手段は、スレーブプロトコル制御回路２５１が応答条件判定回路２５４を動作制御する機能などに相当し、マスタＩ／Ｆ回路２０６からコマンドを受信するとスレーブコア回路２０３に通知することなく、可否状態保持回路２５２に保持されている可能／不能通知を返信する。 The enable / disable notification means of the slave I / F circuit 207 corresponds to a function of the slave protocol control circuit 251 controlling the operation of the response condition determination circuit 254, and notifies the slave core circuit 203 when a command is received from the master I / F circuit 206. Without being performed, the possibility / impossibility notification held in the availability state holding circuit 252 is returned.

スレーブＩ／Ｆ回路２０７のリトライ設定値レジスタ２５６は、スレーブコア回路２０３が対応不能から対応可能に復帰する予定時間をクロック数などで取得して保持し、スレーブＩ／Ｆ回路２０７の時間通知手段は、スレーブプロトコル制御回路２５１が選択回路２５８を動作制御する機能などに相当し、マスタＩ／Ｆ回路２０６に不能通知が返信されるときに予定時間も返信する。 The retry setting value register 256 of the slave I / F circuit 207 acquires and holds the scheduled time for the slave core circuit 203 to return from being incompatible to being able to cope with the number of clocks, etc., and time notification means of the slave I / F circuit 207 Corresponds to a function for the slave protocol control circuit 251 to control the operation of the selection circuit 258, and the scheduled time is also returned when an impossible notification is returned to the master I / F circuit 206.

マスタＩ／Ｆ回路２０６のリトライ間隔値レジスタ２３３は、スレーブＩ／Ｆ回路２０７から不能通知とともに返信される予定時間を保持し、リトライ間隔カウンタ２３４は、不能通知を受信してからの経過時間をカウントし、比較器２３５は、上述の経過時間が予定時間に一致するとリトライ要求回路２３７に通知する。 The retry interval value register 233 of the master I / F circuit 206 holds the scheduled time returned together with the failure notification from the slave I / F circuit 207, and the retry interval counter 234 indicates the elapsed time since the failure notification was received. The comparator 235 notifies the retry request circuit 237 when the above-mentioned elapsed time coincides with the scheduled time.

マスタＩ／Ｆ回路２０６の転送制御手段は、マスタプロトコル制御回路２２１がリトライ要求回路２３７の出力信号に対応して選択回路２２６を動作制御する機能などに相当し、スレーブＩ／Ｆ回路２０７から不能通知と予定時間とが返信されるとマスタコア回路２０２にデータ通知することなく、予定時間まで待機してから保持されている送信コマンドを再度送信する。 The transfer control means of the master I / F circuit 206 corresponds to a function that the master protocol control circuit 221 controls the operation of the selection circuit 226 in response to the output signal of the retry request circuit 237, and is impossible from the slave I / F circuit 207. When the notification and the scheduled time are returned, the master core circuit 202 is not notified of the data, but transmits the held transmission command again after waiting until the scheduled time.

マスタＩ／Ｆ回路２０６のリトライ回数レジスタ２３８は、送信コマンドの送信繰り返しの上限回数をマスタコア回路２０２から取得して保持し、リトライ回数カウンタ２３９は、送信コマンドの送信回数を積算し、比較器２３６は、上述の送信回数が上限回数に一致するとリトライ要求回路２３７とバスエラー判定回路２４１とに通知する。 The retry number register 238 of the master I / F circuit 206 acquires and holds the upper limit number of transmission repetitions of the transmission command from the master core circuit 202, and the retry number counter 239 accumulates the transmission number of transmission commands, and the comparator 236. Notifies the retry request circuit 237 and the bus error determination circuit 241 when the number of transmissions described above matches the upper limit number.

スレーブＩ／Ｆ回路２０７の否定原因生成回路２５５は、前述のコマンドエラーとともにエラー理由を選択回路２５８からマスタＩ／Ｆ回路２０６に返信し、不能通知とともに不能理由を選択回路２５８からマスタＩ／Ｆ回路２０６に返信する。 The negative cause generation circuit 255 of the slave I / F circuit 207 returns the error reason together with the above-described command error from the selection circuit 258 to the master I / F circuit 206, and notifies the failure reason together with the failure notification from the selection circuit 258 to the master I / F. It returns to the circuit 206.

なお、スレーブＩ／Ｆ回路２０７の否定原因生成回路２５５は、マスタＩ／Ｆ回路２０６に返信する不能理由に、コマンドエラーをマスタブロック２１４に解消させるための修正データを付与することもできる。例えば、スレーブブロック２１５が４バイトのコマンドしか受け付けない場合、“４バイト”なるフィールドを修正データとして不能理由に付与することができる。 It should be noted that the negative cause generation circuit 255 of the slave I / F circuit 207 can also add correction data for causing the master block 214 to eliminate the command error as the reason why it cannot be returned to the master I / F circuit 206. For example, when the slave block 215 accepts only a 4-byte command, a field of “4 bytes” can be given as the reason why it cannot be corrected data.

マスタＩ／Ｆ回路２０６のバスエラー判定回路２４１は、コマンドエラーとともに返信されたエラー通知をマスタコア回路に通知し、比較器２３６の通知信号に対応して送信エラーと不能通知と不能理由とをマスタコア回路２０２にデータ通知する。 The bus error determination circuit 241 of the master I / F circuit 206 notifies the master core circuit of the error notification returned together with the command error, and transmits the transmission error, the disabled notification, and the disabled reason in response to the notification signal of the comparator 236. Data is notified to the circuit 202.

マスタＩ／Ｆ回路２０６のコマンド情報抽出回路２２４およびマスタデータカウンタ２２５は、マスタコア回路２０２からスレーブコア回路２０３へのマスタデータのデータサイズを送信コマンドから検出し、マスタデータ保持回路２４２は、マスタプロトコル制御回路２２１の動作制御によりデータサイズが１バーストなどの所定サイズより小さいマスタデータを一時保持する。 The command information extraction circuit 224 and the master data counter 225 of the master I / F circuit 206 detect the data size of the master data from the master core circuit 202 to the slave core circuit 203 from the transmission command, and the master data holding circuit 242 Master data having a data size smaller than a predetermined size such as one burst is temporarily held by the operation control of the control circuit 221.

なお、本実施例のデータ処理装置２００では、マスタＩ／Ｆ回路２０６が複数のマスタコア回路２０２ごとに設けられているが、マスタデータ保持回路２４２の保持容量は、そのマスタＩ／Ｆ回路２０６に接続されるマスタコア回路２０２が出力するマスタデータの最小単位などに対応している。 In the data processing device 200 of this embodiment, the master I / F circuit 206 is provided for each of the plurality of master core circuits 202. However, the holding capacity of the master data holding circuit 242 is stored in the master I / F circuit 206. This corresponds to the minimum unit of master data output from the connected master core circuit 202.

マスタＩ／Ｆ回路２０６の可能転送手段は、マスタプロトコル制御回路２２１の所定機能などに相当し、マスタデータ保持回路２４２にマスタデータが一時保持されていない状態でスレーブＩ／Ｆ回路２０７から可能通知が返信されるとマスタコア回路２０２にデータ通知する。 The possible transfer means of the master I / F circuit 206 corresponds to a predetermined function of the master protocol control circuit 221, and the master I / F circuit 207 notifies that the master data is not temporarily stored in the master data holding circuit 242. Is sent to the master core circuit 202.

マスタＩ／Ｆ回路２０６のデータ転送手段は、マスタプロトコル制御回路２２１が選択回路２２８を動作制御する機能などに相当し、可能通知の通達に対応したマスタコア回路２０２からのマスタデータをスレーブコア回路２０３に転送する。 The data transfer means of the master I / F circuit 206 corresponds to the function of the master protocol control circuit 221 controlling the operation of the selection circuit 228, and the master data from the master core circuit 202 corresponding to the notification of the possibility notification is transferred to the slave core circuit 203. Forward to.

マスタＩ／Ｆ回路２０６のデータ返送手段も、マスタプロトコル制御回路２２１が選択回路２２８を動作制御する機能などに相当し、マスタデータ保持回路２４２にマスタデータが一時保持されている状態でスレーブＩ／Ｆ回路２０７から可能通知が返信されると、マスタコア回路２０２にデータ通知することなく、一時保持されているマスタデータを返送する。 The data return means of the master I / F circuit 206 is also equivalent to the function of the master protocol control circuit 221 controlling the operation of the selection circuit 228. The master I / F circuit 206 is a slave I / F in a state where the master data is temporarily held in the master data holding circuit 242. When a possible notification is returned from the F circuit 207, the master data temporarily stored is returned without notifying the master core circuit 202 of the data.

スレーブＩ／Ｆ回路２０７のスレーブデータ制御回路２６８は、スレーブコア回路２０３から受信するシステムバス２０５の占有依頼をスレーブアービタ２０９に通知する。 The slave data control circuit 268 of the slave I / F circuit 207 notifies the slave arbiter 209 of the occupation request for the system bus 205 received from the slave core circuit 203.

[実施例の動作]
上述のような構成において、本実施例のデータ処理装置２００の動作を以下に順番に説明する。まず、図１および図２に示すように、スレーブコア回路２０３は、自身の動作状態に対応したステータスデータとして、マスタコア回路２０２からの各種の処理依頼への可能／不能通知をリアルタイムにスレーブＩ／Ｆ回路２０７に出力するので、このスレーブＩ／Ｆ回路２０７は、取得した可能／不能通知を更新されるまで保持する。 [Operation of the embodiment]
In the configuration as described above, the operation of the data processing apparatus 200 of this embodiment will be described in order below. First, as shown in FIG. 1 and FIG. 2, the slave core circuit 203 sends real-time slave I / O notifications to the various processing requests from the master core circuit 202 as status data corresponding to its operation state. Since the data is output to the F circuit 207, the slave I / F circuit 207 holds the acquired possibility / impossibility notification until it is updated.

さらに、スレーブコア回路２０３は、上述のようにスレーブＩ／Ｆ回路２０７に不能通知を出力する場合、例えば、“他処理中”などの不能理由も出力し、対応可能に復帰する予定時間もクロック数などで出力するので、スレーブＩ／Ｆ回路２０７は、不能通知とともに不能理由および予定時間も保持する。 Further, when the slave core circuit 203 outputs a failure notification to the slave I / F circuit 207 as described above, for example, the slave core circuit 203 also outputs a reason for the failure such as “other processing in progress”, and the scheduled time for returning to be compatible is also a clock. Since the data is output as a number, the slave I / F circuit 207 holds the reason for failure and the scheduled time as well as the failure notification.

また、スレーブコア回路２０３は、処理可能なコマンドの受付条件もデータ処理装置２００の起動時などにスレーブＩ／Ｆ回路２０７に出力するので、このスレーブＩ／Ｆ回路２０７は、スレーブコア回路２０３から取得した受付条件も保持する。 Further, the slave core circuit 203 also outputs an accepting condition for a processable command to the slave I / F circuit 207 when the data processing apparatus 200 is started up. The acquired reception conditions are also retained.

一方、マスタコア回路２０２は、後述するコマンド送信の繰り返しの上限回数をデータ処理装置２００の起動時などにマスタＩ／Ｆ回路２０６に出力するので、このマスタＩ／Ｆ回路２０６は、マスタコア回路２０２から取得した上限回数を保持する。 On the other hand, the master core circuit 202 outputs the upper limit number of repetitions of command transmission, which will be described later, to the master I / F circuit 206 when the data processing device 200 is started up. Holds the acquired upper limit count.

このような状態で、マスタコア回路２０２がスレーブコア回路２０３にマスタデータを送信する場合、従来のデータ処理装置１００と同様に、マスタコア回路２０２が送信コマンドをマスタＩ／Ｆ回路２０６に送信する。すると、このマスタＩ／Ｆ回路２０６がＷＤバス２１１の占有依頼をマスタアービタ回路２０８に送信し、このマスタアービタ回路２０８から占有通知を受信する。 In this state, when the master core circuit 202 transmits master data to the slave core circuit 203, the master core circuit 202 transmits a transmission command to the master I / F circuit 206 as in the conventional data processing device 100. Then, the master I / F circuit 206 transmits an occupancy request for the WD bus 211 to the master arbiter circuit 208 and receives an occupancy notification from the master arbiter circuit 208.

ただし、従来のデータ処理装置１００とは異なって、マスタＩ／Ｆ回路２０６はマスタコア回路２０２から受信した送信コマンドを保持し、その送信コマンドからマスタデータのデータサイズを検出する。検出したデータサイズが保持できる最大サイズである１バーストより大きい場合、図１に示すように、ＷＤバス２１１の占有完了が通知されると、これをマスタコア回路２０２に通知することなく、保持している送信コマンドをシステムバス２０５によりスレーブＩ／Ｆ回路２０７まで送信する。 However, unlike the conventional data processing apparatus 100, the master I / F circuit 206 holds the transmission command received from the master core circuit 202 and detects the data size of the master data from the transmission command. When the detected data size is larger than 1 burst which is the maximum size that can be held, as shown in FIG. 1, when the completion of occupation of the WD bus 211 is notified, this is held without notifying the master core circuit 202. The transmission command is transmitted to the slave I / F circuit 207 via the system bus 205.

このスレーブＩ／Ｆ回路２０７は、受信した送信コマンドが保持している受付条件に整合しているか判定し、整合が判定されないと送信コマンドをスレーブコア回路２０３に通知することなく、コマンドエラーをマスタＩ／Ｆ回路２０６に返信する(図示せず)。 The slave I / F circuit 207 determines whether or not the received transmission command is consistent with the reception conditions held, and if the matching is not determined, the slave I / F circuit 207 notifies the master command error without notifying the slave core circuit 203 of the transmission command. It returns to the I / F circuit 206 (not shown).

このとき、スレーブＩ／Ｆ回路２０７はコマンドエラーとともにエラー理由もマスタＩ／Ｆ回路２０６に返信するので、このマスタＩ／Ｆ回路２０６は、受信したコマンドエラーおよびエラー理由をマスタコア回路２０２に通知する。このマスタコア回路２０２は、コマンドエラーを受信することで送信コマンドがスレーブブロック２１５に拒否されたことを認識し、エラー理由を受信することでエラー原因を認識するので、例えば、適切なコマンドの再送などの所定処理を実行する。 At this time, the slave I / F circuit 207 returns the error reason together with the command error to the master I / F circuit 206, so that the master I / F circuit 206 notifies the master core circuit 202 of the received command error and error reason. . The master core circuit 202 recognizes that the transmission command is rejected by the slave block 215 by receiving the command error, and recognizes the cause of the error by receiving the reason for the error. The predetermined process is executed.

また、スレーブＩ／Ｆ回路２０７は、送信コマンドと受付条件との整合が判定された場合、受信した送信コマンドをスレーブコア回路２０３に通知することなく、保持している可能／不能通知をシステムバス２０５によりマスタＩ／Ｆ回路２０６に返信する。 In addition, when it is determined that the transmission command matches the reception condition, the slave I / F circuit 207 does not notify the slave core circuit 203 of the received transmission command, but holds the possible / impossible notification held in the system bus. The response is returned to the master I / F circuit 206 by 205.

例えば、スレーブコア回路２０３が別処理中であるなどして受信を実行できないときは、スレーブＩ／Ｆ回路２０７からマスタＩ／Ｆ回路２０６に不能通知が返信されるので、このマスタＩ／Ｆ回路２０６は、受信した不能通知をマスタコア回路２０２に通達することなく、保持している送信コマンドによりリトライ処理を所定回数まで繰り返す。 For example, when the slave core circuit 203 is in a different process and cannot perform reception, the slave I / F circuit 207 returns an impossible notification to the master I / F circuit 206. 206 repeats the retry process up to a predetermined number of times by the held transmission command without notifying the received disable notification to the master core circuit 202.

このとき、スレーブＩ／Ｆ回路２０７は不能通知とともに予定時間もマスタＩ／Ｆ回路２０６に返信するので、このマスタＩ／Ｆ回路２０６は、不能通知を受信すると、同時に受信した予定時間まで待機してから、リトライ処理として送信コマンドを再度送信する。 At this time, the slave I / F circuit 207 returns the scheduled time to the master I / F circuit 206 together with the disabled notification. When receiving the disabled notification, the master I / F circuit 206 waits until the scheduled time received simultaneously. After that, the transmission command is transmitted again as retry processing.

さらに、スレーブＩ／Ｆ回路２０７は不能通知とともに不能理由もマスタＩ／Ｆ回路２０６に返信するので、このマスタＩ／Ｆ回路２０６は、上述のリトライ処理の繰返回数が所定の上限回数に一致したときは、受信した不能通知および不能理由とともに送信エラーをマスタコア回路２０２に通知する。 In addition, since the slave I / F circuit 207 sends a notification of the failure and the reason for the failure to the master I / F circuit 206, the master I / F circuit 206 has the above-mentioned retry processing repeat count that matches the predetermined upper limit count. When this is done, the master core circuit 202 is notified of the transmission error together with the received notification of failure and the reason for the failure.

このマスタコア回路２０２は、送信エラーを受信することで送信コマンドがスレーブブロック２１５に拒否されたことを認識し、不能通知および不能理由を受信することでエラー原因を認識するので、例えば、エラー原因に対応して所定の復帰処理や割込処理などを実行する。また、前述のように不能理由に修正データが付与されていた場合、マスタコア回路２０２は、その修正データに対応して適切なコマンドの再送などを実行することもできる。 The master core circuit 202 recognizes that the transmission command is rejected by the slave block 215 by receiving the transmission error, and recognizes the cause of the error by receiving the inability notification and the reason for inability. Correspondingly, predetermined return processing and interrupt processing are executed. Further, as described above, when the correction data is given for the reason of the impossibility, the master core circuit 202 can execute appropriate command retransmission or the like corresponding to the correction data.

一方、送信エラーとなる以前にスレーブコア回路２０３が対応可能となると、スレーブコア回路２０３は可能通知をリアルタイムにスレーブＩ／Ｆ回路２０７に出力するので、このスレーブＩ／Ｆ回路２０７は、保持している不能通知を可能通知に更新する。 On the other hand, if the slave core circuit 203 becomes available before a transmission error occurs, the slave core circuit 203 outputs a notification of availability to the slave I / F circuit 207 in real time. Update the disabled notification to a possible notification.

この状態で、スレーブＩ／Ｆ回路２０７がマスタＩ／Ｆ回路２０６から送信コマンドを受信すると、スレーブＩ／Ｆ回路２０７は、受信した送信コマンドをスレーブコア回路２０３に通知することなく、保持している可能通知をシステムバス２０５によりマスタＩ／Ｆ回路２０６に返信する。 In this state, when the slave I / F circuit 207 receives a transmission command from the master I / F circuit 206, the slave I / F circuit 207 holds the received transmission command without notifying the slave core circuit 203. Is returned to the master I / F circuit 206 via the system bus 205.

すると、このマスタＩ／Ｆ回路２０６は受信した可能通知をマスタコア回路２０２に通達するので、このマスタコア回路２０２が出力するマスタデータは、マスタＩ／Ｆ回路２０６からシステムバス２０５によりスレーブＩ／Ｆ回路２０７まで送信され、このスレーブＩ／Ｆ回路２０７からスレーブコア回路２０３に送信される。 Then, the master I / F circuit 206 notifies the received possibility notification to the master core circuit 202. Therefore, the master data output from the master core circuit 202 is transmitted from the master I / F circuit 206 to the slave I / F circuit via the system bus 205. Up to 207 and transmitted from the slave I / F circuit 207 to the slave core circuit 203.

なお、マスタＩ／Ｆ回路２０６は、上述のマスタデータの送信を完了すると、ＷＤバス２１１の占有解除をマスタアービタ回路２０８に送信するので、このマスタアービタ回路２０８がＷＤバス２１１の占有状態を解除する。 When the master I / F circuit 206 completes the transmission of the master data, the master I / F circuit 206 transmits the occupancy release of the WD bus 211 to the master arbiter circuit 208, so the master arbiter circuit 208 releases the occupancy state of the WD bus 211. To do.

また、前述のようにマスタＩ／Ｆ回路２０６がマスタコア回路２０２から受信した送信コマンドによりマスタデータのデータサイズを検出したとき、そのデータサイズが保持できる最大サイズである１バーストより小さいと、図２に示すように、マスタＩ／Ｆ回路２０６は、保持した送信コマンドをシステムバス２０５によりスレーブＩ／Ｆ回路２０７まで送信するとともに、スレーブブロック２１５の返信に関係なく即座に可能通知をマスタコア回路２０２に返信する。 Further, as described above, when the master I / F circuit 206 detects the data size of the master data by the transmission command received from the master core circuit 202, if the data size is smaller than one burst which is the maximum size that can be held, FIG. As shown in FIG. 4, the master I / F circuit 206 transmits the held transmission command to the slave I / F circuit 207 via the system bus 205, and immediately notifies the master core circuit 202 of a possible notification regardless of the reply of the slave block 215. Send back.

すると、このマスタコア回路２０２は１バーストのマスタデータをマスタＩ／Ｆ回路２０６に送信するので、このマスタＩ／Ｆ回路２０６は受信したマスタデータを保持する。この状態で、例えば、スレーブＩ／Ｆ回路２０７からマスタＩ／Ｆ回路２０６に不能通知が返信されると、このマスタＩ／Ｆ回路２０６は、受信した不能通知をマスタコア回路２０２に通達することなく、マスタデータを保持したまま保持している送信コマンドによりリトライ処理を所定回数まで繰り返す。 Then, since the master core circuit 202 transmits one burst of master data to the master I / F circuit 206, the master I / F circuit 206 holds the received master data. In this state, for example, when a failure notification is returned from the slave I / F circuit 207 to the master I / F circuit 206, the master I / F circuit 206 does not notify the master core circuit 202 of the received failure notification. The retry process is repeated up to a predetermined number of times by the transmission command held while holding the master data.

そして、スレーブＩ／Ｆ回路２０７からマスタＩ／Ｆ回路２０６に可能通知が返信されると、このマスタＩ／Ｆ回路２０６は、可能通知をマスタコア回路２０２に通達することなく、保持しているマスタデータをシステムバス２０５によりスレーブブロック２１５に送信する。 When a possible notification is returned from the slave I / F circuit 207 to the master I / F circuit 206, the master I / F circuit 206 does not notify the master core circuit 202 of the possible notification and holds the master notification. Data is transmitted to the slave block 215 through the system bus 205.

なお、上述のようにマスタコア回路２０２が出力する１バーストのマスタデータをマスタＩ／Ｆ回路２０６が保持した場合、マスタコア回路２０２はデータ送信の処理動作から解放されるので他処理などを実行できる。ただし、マスタデータを保持したマスタＩ／Ｆ回路２０６のリトライ処理の繰返回数が上限回数に一致すると、送信エラーがマスタコア回路２０２に通知されてマスタＩ／Ｆ回路２０６の保持データもリセットされる。 When the master I / F circuit 206 holds one burst of master data output from the master core circuit 202 as described above, the master core circuit 202 is released from the data transmission processing operation, and thus can perform other processing. However, when the number of retry processing repetitions of the master I / F circuit 206 that holds the master data matches the upper limit number, a transmission error is notified to the master core circuit 202 and the data held in the master I / F circuit 206 is also reset. .

このため、本実施例のデータ処理装置２００では、マスタコア回路２０２が出力する１バーストのマスタデータをマスタＩ／Ｆ回路２０６が保持した場合、このマスタＩ／Ｆ回路２０６が送信完了を通知するまでマスタコア回路２０２にマスタデータを維持させることにより、送信するマスタデータの消失を防止している。 Therefore, in the data processing device 200 of this embodiment, when the master I / F circuit 206 holds one burst of master data output from the master core circuit 202, the master I / F circuit 206 notifies the completion of transmission. By causing the master core circuit 202 to maintain master data, loss of master data to be transmitted is prevented.

また、本実施例のデータ処理装置２００では、図３に示すように、マスタコア回路２０２がスレーブコア回路２０３からスレーブデータを取得する場合、マスタコア回路２０２は、スレーブデータの送信をスレーブコア回路２０３に命令する取得コマンドをマスタＩ／Ｆ回路２０６に送信する。 Further, in the data processing apparatus 200 of the present embodiment, as shown in FIG. 3, when the master core circuit 202 acquires slave data from the slave core circuit 203, the master core circuit 202 sends the slave data to the slave core circuit 203. An acquisition command to be commanded is transmitted to the master I / F circuit 206.

すると、このマスタＩ／Ｆ回路２０６は、前述の送信コマンドの場合と同等に、取得コマンドを保持したままＷＤバス２１１の占有依頼をマスタアービタ回路２０８に送信し、このマスタアービタ回路２０８からＷＤバス２１１の占有通知を受信すると、これをマスタコア回路２０２に通知することなく、保持している取得コマンドをシステムバス２０５によりスレーブＩ／Ｆ回路２０７まで送信する。 Then, the master I / F circuit 206 transmits an occupancy request for the WD bus 211 to the master arbiter circuit 208 while holding the acquisition command, as in the case of the transmission command described above, and the master arbiter circuit 208 transmits the WD bus to the WD bus. When the 211 occupation notification is received, the held acquisition command is transmitted to the slave I / F circuit 207 via the system bus 205 without notifying the master core circuit 202 of the notification.

その取得コマンドは、スレーブＩ／Ｆ回路２０７からスレーブコア回路２０３まで送信され、このスレーブコア回路２０３が別処理中であるなどしてマスタデータを送信できない場合には、前述と同様にリトライ動作が実行される。 The acquisition command is transmitted from the slave I / F circuit 207 to the slave core circuit 203. When the master data cannot be transmitted because the slave core circuit 203 is performing another processing, a retry operation is performed as described above. Executed.

スレーブコア回路２０３がマスタデータを送信可能な場合、このスレーブコア回路２０３は、スレーブデータを用意するとともに、ＲＤバス２１２の占有依頼をスレーブＩ／Ｆ回路２０７に送信する。このスレーブＩ／Ｆ回路２０７は占有依頼をスレーブアービタ回路２０９に送信するので、このスレーブアービタ回路２０９は、占有依頼を発行したスレーブブロック２１５にＲＤバス２１２を占有させる。 When the slave core circuit 203 can transmit master data, the slave core circuit 203 prepares slave data and transmits an occupancy request for the RD bus 212 to the slave I / F circuit 207. Since the slave I / F circuit 207 transmits an occupation request to the slave arbiter circuit 209, the slave arbiter circuit 209 causes the slave block 215 that issued the occupation request to occupy the RD bus 212.

この占有処理をスレーブアービタ回路２０９が実行しているとき、スレーブコア回路２０３はデータ用意を並行に実行しているので、スレーブアービタ回路２０９がバス占有を完了してスレーブＩ／Ｆ回路２０７からスレーブコア回路２０３に通知するころには、このスレーブコア回路２０３はデータ用意を完了している。 When the slave arbiter circuit 209 is executing this occupation processing, the slave core circuit 203 is executing data preparation in parallel, so that the slave arbiter circuit 209 completes the bus occupation and the slave I / F circuit 207 At the time of notifying the core circuit 203, the slave core circuit 203 has completed data preparation.

このスレーブコア回路２０３は、バス占有の通知受信とデータ用意との両方が完了すると、用意したスレーブデータを出力するので、このスレーブデータが、スレーブＩ／Ｆ回路２０７、システムバス２０５、マスタＩ／Ｆ回路２０６、によりマスタコア回路２０２まで送信される。 The slave core circuit 203 outputs the prepared slave data when both the reception of the bus occupation notification and the data preparation are completed. Therefore, the slave data is transferred to the slave I / F circuit 207, the system bus 205, the master I / O. The data is transmitted to the master core circuit 202 by the F circuit 206.

より具体的には、スレーブコア回路２０３が２次キャッシュからなり、この２次キャッシュに外部メモリが接続されている場合(図示せず)、２次キャッシュは、外部メモリから読み出したスレーブデータを一時保持してマスタブロック２１４に提供する。 More specifically, when the slave core circuit 203 includes a secondary cache and an external memory is connected to the secondary cache (not shown), the secondary cache temporarily stores slave data read from the external memory. Hold and provide to the master block 214.

そこで、上述のようにバスシステム２０５から取得コマンドを受信した２次キャッシュは、即座に占有依頼をスレーブＩ／Ｆ回路２０７に出力する。つぎに、２次キャッシュは、取得要求されたスレーブデータを自身が保持しているか外部メモリが保持しているかを判定し、スレーブデータを自身で保持していた場合は、占有通知が返信されるとスレーブデータをスレーブＩ／Ｆ回路２０７に出力する。 Therefore, the secondary cache that has received the acquisition command from the bus system 205 as described above immediately outputs an occupation request to the slave I / F circuit 207. Next, the secondary cache determines whether the slave data requested to be acquired is held by the external cache or the external memory, and if the slave data is held by itself, an occupation notification is returned. The slave data is output to the slave I / F circuit 207.

一方、スレーブデータが外部メモリで保持されていた場合、２次キャッシュは外部メモリからデータ読み出しを開始するとともに、バス占有の依頼キャンセルをスレーブＩ／Ｆ回路２０７に通知する。この場合、２次キャッシュは外部メモリからデータ読み出しを実行している最中はＲＤバス２１２の占有処理は実行されず、２次キャッシュはデータ読み出しを完了すると占有依頼をスレーブＩ／Ｆ回路２０７に出力する。 On the other hand, when the slave data is held in the external memory, the secondary cache starts reading data from the external memory and notifies the slave I / F circuit 207 of canceling the bus occupation request. In this case, the secondary cache does not execute occupancy processing of the RD bus 212 while data is being read from the external memory, and the secondary cache sends an occupancy request to the slave I / F circuit 207 when the data read is completed. Output.

なお、スレーブＩ／Ｆ回路２０７は、上述のスレーブデータの送信を完了すると、ＷＤバス２１１の占有解除をスレーブアービタ回路２０９に送信するので、このスレーブアービタ回路２０９がＲＤバス２１２の占有状態を解除する。 When the slave I / F circuit 207 completes the transmission of the above slave data, the slave arbiter circuit 209 releases the occupation state of the RD bus 212 because the slave arbiter circuit 209 transmits the occupation cancellation of the WD bus 211 to the slave arbiter circuit 209. To do.

［実施例の効果］
本実施例のバスシステム２０１では、図１に示すように、マスタコア回路２０２がスレーブコア回路２０３にコマンドを送信するとき、スレーブＩ／Ｆ回路２０７がマスタブロック２１４から受信したコマンドをスレーブコア回路２０３に通知せず、コマンドを受信してから可能／不能通知をスレーブコア回路２０３からデータ取得することもないので、これらに必要な処理時間を削減することができる。 [Effect of Example]
In the bus system 201 of this embodiment, as shown in FIG. 1, when the master core circuit 202 transmits a command to the slave core circuit 203, the command received by the slave I / F circuit 207 from the master block 214 is received by the slave core circuit 203. Since no data is acquired from the slave core circuit 203 after receiving the command without receiving the notification, the processing time required for these can be reduced.

しかも、マスタＩ／Ｆ回路２０６がスレーブブロック２１５から受信した不能通知をマスタコア回路２０２に通知せず、不能通知を受信してから送信コマンドをマスタコア回路２０２から再度取得することもないので、これらに必要な処理時間も削減することができる。 In addition, the master I / F circuit 206 does not notify the master core circuit 202 of the failure notification received from the slave block 215, and the transmission command is not acquired again from the master core circuit 202 after receiving the failure notification. The necessary processing time can also be reduced.

特に、マスタＩ／Ｆ回路２０６がスレーブＩ／Ｆ回路２０７から不能通知とともに受信する予定時間に対応してリトライ処理を実行するので、リトライ処理を的確なタイミングに実行することができる。さらに、マスタＩ／Ｆ回路２０６は送信コマンドの送信回数が上限回数に一致すると送信エラーをマスタコア回路２０２にデータ通知するので、マスタコア回路２０２はリトライ処理を実行しないが送信エラーを認識することができる。 In particular, since the master I / F circuit 206 executes the retry process in response to the scheduled time received together with the impossible notification from the slave I / F circuit 207, the retry process can be executed at an appropriate timing. Furthermore, since the master I / F circuit 206 notifies the master core circuit 202 of a transmission error when the number of transmissions of the transmission command matches the upper limit number of times, the master core circuit 202 can recognize the transmission error without executing the retry process. .

しかも、スレーブＩ／Ｆ回路２０７がマスタＩ／Ｆ回路２０６に返信する不能通知と不能理由も送信エラーとともにマスタコア回路２０２に通知されるので、このマスタコア回路２０２は、エラー原因を認識して所定の復帰処理や割込処理などを迅速に実行することができる。 In addition, the master I / F circuit 207 notifies the master I / F circuit 206 of the failure notification and the reason for the failure, together with the transmission error, to be notified to the master core circuit 202. Return processing and interrupt processing can be executed quickly.

さらに、図２に示すように、マスタコア回路２０２のマスタデータが所定サイズより小さい場合、マスタＩ／Ｆ回路２０６がスレーブブロック２１５から受信した可能通知をマスタコア回路２０２に通知せず、可能通知を受信してからマスタデータをマスタコア回路２０２から取得することもないので、これらに必要な処理時間も削減することができる。しかも、マスタコア回路２０２にリトライ処理を制御する複雑なハードウェアが必要ないので、マスタコア回路２０２の回路規模を削減することもできる。 Further, as shown in FIG. 2, when the master data of the master core circuit 202 is smaller than a predetermined size, the master I / F circuit 206 does not notify the master core circuit 202 of the possibility notification received from the slave block 215, and receives the possibility notification. Since master data is not acquired from the master core circuit 202 after that, the processing time required for these can be reduced. In addition, since the master core circuit 202 does not require complicated hardware for controlling the retry processing, the circuit scale of the master core circuit 202 can be reduced.

特に、複数のマスタコア回路２０２と複数のマスタＩ／Ｆ回路２０６とが個々に接続されているが、マスタＩ／Ｆ回路２０６がマスタデータを保持できる容量が接続されているマスタコア回路２０２に対応しているので、無為に回路規模を増大させることなく様々な容量のマスタデータを確実に保持することができる。 In particular, although a plurality of master core circuits 202 and a plurality of master I / F circuits 206 are individually connected, the master I / F circuit 206 corresponds to the master core circuit 202 to which a capacity capable of holding master data is connected. Therefore, it is possible to reliably hold various volumes of master data without unnecessarily increasing the circuit scale.

しかも、図３に示すように、マスタコア回路２０２がスレーブコア回路２０３からスレーブデータを取得する場合でも、スレーブコア回路２０３によるデータ用意とスレーブアービタ回路２０９によるバス占有とが並行に実行されるので、これらの一方の処理時間を削減することができる。 Moreover, as shown in FIG. 3, even when the master core circuit 202 acquires slave data from the slave core circuit 203, data preparation by the slave core circuit 203 and bus occupation by the slave arbiter circuit 209 are executed in parallel. One of these processing times can be reduced.

なお、そのバス占有が完了した時点でデータ用意が完了していないことや、データ用意が完了した時点でバス占有が完了していない場合もあり得るが、それでもバス占有とデータ用意とを並行に開始するので処理時間を削減することができる。 Note that data preparation may not be completed when the bus occupancy is completed, or bus occupancy may not be completed when the data preparation is completed. Since it starts, processing time can be reduced.

特に、前述のようにスレーブコア回路２０３である２次キャッシュが、自身の保持データを送信するときは占有依頼を即座に出力し、外部メモリのスレーブデータを送信するときはデータ読み出しを完了してから占有依頼を出力すれば、ＲＤバス２１２を即座に使用できるときは即座に占有することができ、即座には使用できないときには無為に占有しないので、バス占有を的確に無駄なく実行することができる。 In particular, as described above, the secondary cache, which is the slave core circuit 203, immediately outputs an occupancy request when transmitting its own retained data, and completes data reading when transmitting slave data of the external memory. If the occupancy request is output from the RD bus 212, the RD bus 212 can be immediately occupied when it can be used immediately, and it is not occupied unnecessarily when the RD bus 212 cannot be used immediately. .

さらに、マスタブロック２１４から受信したコマンドの適否をスレーブＩ／Ｆ回路２０７がスレーブコア回路２０３に通知せず、その適否結果をスレーブコア回路２０３から取得することもないので、これらに必要な処理時間も削減することができる。 Furthermore, the slave I / F circuit 207 does not notify the slave core circuit 203 of the suitability of the command received from the master block 214, and the suitability result is not acquired from the slave core circuit 203. Can also be reduced.

しかも、スレーブＩ／Ｆ回路２０７がマスタＩ／Ｆ回路２０６に返信するエラー理由もコマンドエラーとともにマスタコア回路２０２に通知されるので、このマスタコア回路２０２は、エラー原因を認識して適切なコマンドの再送などを迅速に実行することができる。 In addition, since the error reason that the slave I / F circuit 207 returns to the master I / F circuit 206 is also notified to the master core circuit 202 together with the command error, the master core circuit 202 recognizes the cause of the error and retransmits an appropriate command. Etc. can be executed quickly.

本形態のデータ処理装置２００は、上述のようにマスタ／スレーブコア回路２０２，２０３をマスタ／スレーブＩ／Ｆ回路２０６，２０７でシステムバス２０５に接続した構造でありながら、各コア回路２０２，２０３と各Ｉ／Ｆ回路２０６，２０７とのデータ通信を必要最小限としているので、各種の処理動作を迅速に実行することができる。 The data processing apparatus 200 of the present embodiment has a structure in which the master / slave core circuits 202 and 203 are connected to the system bus 205 by the master / slave I / F circuits 206 and 207 as described above. Since the data communication between the I / F circuits 206 and 207 is minimized, various processing operations can be performed quickly.

［実施例の変形例］
本発明は本実施例に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、本実施例では説明を簡単とするため、各種コマンド、各種通知、マスタデータ、スレーブデータ、を一様にＷＤ／ＲＤバス２１１，２１２で送信することを例示したが、実際には２値の各種通知はＷＤ／ＲＤバス２１１，２１２に内包される専用ラインのハイ／ローで伝送することが好適である。 [Modification of the embodiment]
The present invention is not limited to the present embodiment, and various modifications are allowed without departing from the spirit of the present invention. For example, in this embodiment, in order to simplify the description, it is exemplified that various commands, various notifications, master data, and slave data are uniformly transmitted through the WD / RD buses 211 and 212. These various notifications are preferably transmitted by high / low on a dedicated line included in the WD / RD buses 211 and 212.

また、本実施例では説明を簡単とするため、図３に示すように、ＲＤバス２１２の占有依頼がスレーブコア回路２０３からスレーブＩ／Ｆ回路２０７を介してスレーブアービタ回路２０９に送信されると、占有通知がスレーブアービタ回路２０９からスレーブＩ／Ｆ回路２０７を介してスレーブコア回路２０３に返信されることを例示した。 In order to simplify the description in this embodiment, when an occupancy request for the RD bus 212 is transmitted from the slave core circuit 203 to the slave arbiter circuit 209 via the slave I / F circuit 207, as shown in FIG. The occupancy notification is returned from the slave arbiter circuit 209 to the slave core circuit 203 via the slave I / F circuit 207.

しかし、占有依頼を出力したスレーブコア回路２０３がデータ用意の完了通知をスレーブＩ／Ｆ回路２０７に出力し、スレーブアービタ回路２０９が占有通知をスレーブＩ／Ｆ回路２０７に出力し、このスレーブＩ／Ｆ回路２０７が完了通知と占有通知とを受信するとスレーブコア回路２０３に占有通知を送信するようなことも可能である。 However, the slave core circuit 203 that has output the occupancy request outputs a data preparation completion notification to the slave I / F circuit 207, and the slave arbiter circuit 209 outputs the occupancy notification to the slave I / F circuit 207. When the F circuit 207 receives the completion notification and the occupation notification, it is possible to transmit the occupation notification to the slave core circuit 203.

さらに、本実施例ではスレーブコア回路２０３が出力する可能／不能通知をスレーブＩ／Ｆ回路２０７が保持することを例示したが、例えば、スレーブＩ／Ｆ回路２０７がデフォルトで保持している可能通知をスレーブコア回路２０３が必要な場合のみ不能通知に更新するようなことも可能である。 Further, in this embodiment, the slave I / F circuit 207 holds the possible / impossible notification output by the slave core circuit 203. For example, the possible notification that the slave I / F circuit 207 holds by default It is also possible to update the notification to the impossible notification only when the slave core circuit 203 is necessary.

また、本実施例ではマイクロコンピュータからなるマスタ／スレーブプロトコル制御回路２２１，２５１に通信プロトコルのコンピュータプログラムがファームウェアとして実装されていることを例示したが、例えば、マスタ／スレーブプロトコル制御回路２２１，２５１を順序回路で形成して通信プロトコルをハードウェアとして実現することも可能である。 In this embodiment, the master / slave protocol control circuits 221 and 251 composed of microcomputers have been illustrated as having a communication protocol computer program implemented as firmware. It is also possible to realize the communication protocol as hardware by forming it with a sequential circuit.

さらに、本実施例ではスレーブコア回路２０３が対応不能から対応可能に復帰する予定時間をスレーブＩ／Ｆ回路２０７のリトライ設定値レジスタ２５６が取得して保持することを例示したが、リトライ設定値レジスタ２５６に予定時間を予め固定的に設定しておくことも可能である。 Furthermore, in the present embodiment, it is exemplified that the retry setting value register 256 of the slave I / F circuit 207 acquires and holds the scheduled time for the slave core circuit 203 to return from being incapable to responding. It is also possible to set a scheduled time in 256 in advance.

また、本実施例ではスレーブＩ／Ｆ回路２０７がスレーブコア回路２０３から不能通知とともに不能理由も受信することを例示したが、例えば、スレーブコア回路２０３から不能通知を受信したスレーブＩ／Ｆ回路２０７が内部処理で不能理由を生成することも可能である。 Further, in the present embodiment, the slave I / F circuit 207 exemplifies that the failure reason is received from the slave core circuit 203 as well as the failure reason. For example, the slave I / F circuit 207 that has received the failure notification from the slave core circuit 203. However, it is also possible to generate a reason why it is impossible in internal processing.

さらに、本実施例では各種のハードウェアを具体的に例示したが、本発明を実施する場合には各種手段を機能的に実現できればハードウェアの構造は如何様にも変形できる。例えば、本実施例ではスレーブＩ／Ｆ回路２０７にアドレスデコーダ２６４が内蔵されている構造を例示したが、このアドレスデコーダ２６４をスレーブＩ／Ｆ回路に搭載しないことも可能である。 Furthermore, in the present embodiment, various types of hardware are specifically exemplified. However, when implementing the present invention, the hardware structure can be modified in any way as long as various means can be functionally realized. For example, in the present embodiment, the structure in which the slave I / F circuit 207 includes the address decoder 264 is illustrated, but the address decoder 264 may not be mounted on the slave I / F circuit.

また、本実施例ではハードウェアからなるデータ処理装置２００を例示して説明したが、このデータ処理装置２００の回路構造の電子データを生成し、コンピュータ装置で読取自在なソフトウェアとして情報記憶媒体に格納することも可能である(図示せず)。 In the present embodiment, the data processing device 200 made of hardware has been described as an example. However, electronic data having a circuit structure of the data processing device 200 is generated and stored in an information storage medium as software readable by a computer device. It is also possible (not shown).

さらに、データ処理装置２００の動作をコンピュータ装置にシミュレートさせるコンピュータプログラムをＣ言語などで記述して情報記憶媒体に格納することも可能であり(図示せず)、このコンピュータプログラムや上述の電子データが情報記憶媒体に格納されているコンピュータ装置を形成することも可能である。 Furthermore, a computer program that causes the computer device to simulate the operation of the data processing device 200 can be described in C language and stored in an information storage medium (not shown). It is also possible to form a computer device in which is stored in an information storage medium.

本発明で云う回路構造の電子データとは、その回路装置の論理構造を特定できるソフトウェアであれば良く、例えば、動作記述データ、ＲＴＬ(Register Transfer Level)データ、ゲートレベルデータ、トランジスタレベルデータ、等からなる回路装置のネットリストなどとすることが可能である。 The electronic data of the circuit structure referred to in the present invention may be software that can specify the logical structure of the circuit device. For example, operation description data, RTL (Register Transfer Level) data, gate level data, transistor level data, etc. It is possible to make a net list of circuit devices consisting of

また、本発明で云う情報記憶媒体とは、コンピュータ装置に各種処理を実行させるためのコンピュータプログラムが事前に格納されたハードウェアであれば良く、例えば、コンピュータ装置に固定されているＲＯＭ(Read Only Memory)およびＨＤＤ(Hard Disc Drive)、コンピュータ装置に交換自在に装填されるＣＤ(Compact Disc)−ＲＯＭおよびＦＤ(Flexible Disc-cartridge)、等で実施することが可能である。 The information storage medium referred to in the present invention may be hardware in which a computer program for causing the computer apparatus to execute various processes is stored in advance, for example, a ROM (Read Only) fixed to the computer apparatus. The present invention can be implemented with a memory (HDD), an HDD (Hard Disc Drive), a CD (Compact Disc) -ROM, an FD (Flexible Disc-cartridge), and the like, which are loaded in a computer device.

さらに、本発明で云う各種手段は、個々に独立した存在である必要もなく、複数の手段が１個の装置として形成されていること、ある手段が他の手段の一部であること、ある手段の一部と他の手段の一部とが重複していること、等も可能である。 Further, the various means referred to in the present invention do not have to be independent of each other, a plurality of means are formed as one device, and one means is a part of another means. It is also possible that a part of the means overlaps with a part of the other means.

また、本発明で云う“少なくとも制御バスおよびデータバスとして機能するシステムバス２０５”とは、制御バスとデータバスとを物理的に有するシステムバス２０５の他、制御バスおよびデータバスとして時分割に機能するシステムバス２０５も可能である。 The “system bus 205 that functions as at least a control bus and a data bus” in the present invention means a system bus 205 that physically has a control bus and a data bus, and functions in a time-sharing manner as a control bus and a data bus. A system bus 205 is also possible.

本発明の実施例のデータ処理装置でマスタコア回路がスレーブコア回路にマスタデータを送信する場合を示すタイムチャートである。It is a time chart which shows the case where a master core circuit transmits master data to a slave core circuit in the data processor of the Example of this invention. マスタコア回路の送信コマンドをマスタＩ／Ｆ回路が保持する場合を示すタイムチャートである。It is a time chart which shows the case where a master I / F circuit hold | maintains the transmission command of a master core circuit. マスタコア回路がスレーブコア回路からスレーブデータを取得する場合を示すタイムチャートである。It is a time chart which shows the case where a master core circuit acquires slave data from a slave core circuit. データ処理装置のハードウェア構造を示すブロック図である。It is a block diagram which shows the hardware structure of a data processor. マスタＩ／Ｆ回路の内部構造を示すブロック図である。It is a block diagram which shows the internal structure of a master I / F circuit. スレーブＩ／Ｆ回路の内部構造を示すブロック図である。It is a block diagram which shows the internal structure of a slave I / F circuit. 一従来例のデータ処理装置のハードウェア構造を示すブロック図である。It is a block diagram which shows the hardware structure of the data processor of a prior art example. マスタコア回路がスレーブコア回路にマスタデータを送信する場合を示すタイムチャートである。It is a time chart which shows the case where a master core circuit transmits master data to a slave core circuit. マスタコア回路がスレーブコア回路からスレーブデータを取得する場合を示すタイムチャートである。It is a time chart which shows the case where a master core circuit acquires slave data from a slave core circuit.

符号の説明Explanation of symbols

２００データ処理装置
２０１バスシステム
２０２マスタコア回路
２０３スレーブコア回路
２０５システムバス
２０６マスタＩ／Ｆ回路
２０７スレーブＩ／Ｆ回路
２０９占有制御手段に相当するスレーブアービタ回路
２２１各種手段に相当するマスタプロトコル制御回路
２２３コマンド保持手段であるコマンド保持回路
２２４サイズ検出手段の一部に相当するコマンド情報抽出回路
２２５サイズ検出手段の一部に相当するマスタデータカウンタ
２３８上限保持手段であるリトライ回数レジスタ
２３９回数積算手段であるリトライ回数カウンタ
２４０エラー通知手段および原因通知手段に相当するバスエラー判定回路
２４２データ保持手段であるマスタデータ保持回路
２５２可否保持手段である可否状態保持回路
２５３条件保持手段である受信条件保持回路
２５４コマンド判定手段およびエラー返信手段に相当する応答条件判定回路
２５５理由返信手段に相当する否定原因生成回路
２６８占有依頼手段であるスレーブデータ制御回路 DESCRIPTION OF SYMBOLS 200 Data processor 201 Bus system 202 Master core circuit 203 Slave core circuit 205 System bus 206 Master I / F circuit 207 Slave I / F circuit 209 Slave arbiter circuit 221 corresponding to occupation control means 221 Master protocol control circuit 223 corresponding to various means Command holding circuit 224 as command holding means 224 Command information extraction circuit corresponding to part of size detecting means 225 Master data counter 238 corresponding to part of size detecting means 238 Retry count register 239 as upper limit holding means 239 Number of times integrating means Retry count counter 240 Bus error determination circuit corresponding to error notification means and cause notification means 242 Master data holding circuit 252 as data holding means 252 Availability state holding circuit 253 as availability holding means Slave data control circuit is negative cause generation circuit 268 occupy request means corresponding to the response condition check circuit 255 reason returning means corresponding to the reception condition holding circuit 254 command determination means and error reply unit is matter holding means

Claims

少なくとも制御バスおよびデータバスとして機能するシステムバスでマスタインターフェース回路とスレーブインターフェース回路とが接続されており、前記マスタインターフェース回路に接続されるマスタコア回路と前記スレーブインターフェース回路に接続されるスレーブコア回路との少なくともコマンド通信とデータ通信とを仲介するバスシステムであって、前記スレーブインターフェース回路からの要求に応じて前記システムバスを占有する占有制御回路が前記スレーブインターフェース回路に接続され、前記スレーブコア回路は、前記マスタコア回路からスレーブデータ取得コマンドを前記スレーブインターフェース回路を介して受信したときに、前記スレーブデータの準備を開始するとともに前記スレーブインターフェース回路を介して前記占有制御回路に前記システムバスの占有を要求することで、前記占有制御回路によるシステムバスの占有処理と前記スレーブデータの準備とが並列に実行されるバスシステム。A master interface circuit and a slave interface circuit are connected via a system bus that functions as at least a control bus and a data bus, and a master core circuit connected to the master interface circuit and a slave core circuit connected to the slave interface circuit A bus system that mediates at least command communication and data communication, and an occupation control circuit that occupies the system bus in response to a request from the slave interface circuit is connected to the slave interface circuit, and the slave core circuit includes: When the slave data acquisition command is received from the master core circuit via the slave interface circuit, the slave interface circuit starts preparing the slave data and Wherein by requiring occupation of the system bus, the bus system the occupancy control circuit occupancy process of the system bus by and the preparation of the slave data is performed in parallel with the occupancy control circuit via.

前記マスタインターフェース回路は、前記スレーブデータ取得コマンドを含む前記マスタコア回路からのコマンドを前記スレーブインターフェース回路へ転送するコマンド送信手段を備え、前記スレーブインターフェース回路は、前記コマンドへの対応可否を示す可能／不能通知を前記スレーブコア回路から取得して保持する可否保持手段と、前記コマンドを受信したときに、前記スレーブコア回路に通知することなく、前記可否保持手段が保持している情報に基づいて対応可否を返信する可否通知手段とを備えている請求項１に記載のバスシステム。The master interface circuit includes command transmission means for transferring a command from the master core circuit including the slave data acquisition command to the slave interface circuit, and the slave interface circuit is enabled / disabled to indicate whether or not it can respond to the command. The availability holding means for acquiring and holding the notification from the slave core circuit and the availability based on the information held by the availability holding means without notifying the slave core circuit when the command is received. The bus system according to claim 1, further comprising: a notification unit for determining whether or not to reply.

前記マスタインターフェース回路は、前記コマンドを保持するコマンド保持手段と、前記スレーブインターフェース回路から前記不能通知が返信されると前記マスタコア回路に通知することなく前記コマンド保持手段に保持されているコマンドを再度転送する転送制御手段とを更に備えている請求項２に記載のバスシステム。The master interface circuit transfers the command held in the command holding means again without notifying the master core circuit when the failure notification is returned from the command holding means holding the command and the slave interface circuit. The bus system according to claim 2, further comprising transfer control means.

前記スレーブインターフェース回路は、前記不能通知を返信するときに、対応可能な状態に復帰する予定時間を前記スレーブコア回路から取得して返信する時間通知手段を更に備え、前記転送制御手段は、前記スレーブインターフェース回路から前記不能通知と予定時間とが返信されると、前記予定時間まで待機してから前記コマンドを再度転送する請求項３に記載のバスシステム。The slave interface circuit further includes time notification means for acquiring a scheduled time for returning to a compatible state from the slave core circuit when returning the disabled notification, and returning the slave control circuit. 4. The bus system according to claim 3, wherein when the disabled notification and the scheduled time are returned from the interface circuit, the command is transferred again after waiting until the scheduled time.

前記スレーブインターフェース回路は、前記不能通知とともに不能理由を前記マスタインターフェース回路に返信する理由返信手段を更に備える請求項２乃至４のいずれか１つに記載のバスシステム。5. The bus system according to claim 2, wherein the slave interface circuit further includes reason return means for returning a reason for failure together with the notification of failure to the master interface circuit.

前記スレーブインターフェース回路は、前記コマンドの受け付け条件を前記スレーブコア回路から取得して保持する条件保持手段と、前記コマンドが前記受け付け条件に整合しているかどうかを判定するコマンド判定手段と、前記判定手段が条件に整合していないと判定したときは前記スレーブコア回路に通知することなくコマンドエラーを返信するエラー返信手段とを更に備える請求項２乃至５のいずれか１つに記載のバスシステム。The slave interface circuit includes a condition holding unit that acquires and holds the command reception condition from the slave core circuit, a command determination unit that determines whether the command matches the reception condition, and the determination unit 6. The bus system according to claim 2, further comprising error return means for returning a command error without notifying the slave core circuit when it is determined that the condition does not match the conditions.

前記スレーブコア回路はキャッシュ回路であり、当該キャッシュ回路は、前記スレーブデータ取得コマンドを受信したときに前記システムバスの占有要求を前記スレーブインターフェース回路に出力するとともに、前記スレーブデータ取得コマンドに対応するスレーブデータが前記キャッシュ回路内に保持されているか、前記キャッシュ回路に接続される外部メモリに保持されているかを判定し、前記キャッシュ回路内に保持されている場合は、前記システムバスの占有後に前記スレーブデータを前記スレーブインターフェース回路を介して前記マスタコア回路へ出力する請求項１に記載のバスシステム。The slave core circuit is a cache circuit, and the cache circuit outputs a system bus occupation request to the slave interface circuit when the slave data acquisition command is received, and a slave corresponding to the slave data acquisition command. It is determined whether data is held in the cache circuit or in an external memory connected to the cache circuit, and if the data is held in the cache circuit, the slaves after the system bus is occupied The bus system according to claim 1, wherein data is output to the master core circuit via the slave interface circuit.

前記キャッシュ回路は、前記スレーブデータが前記外部メモリに保持されていると判定した場合は、前記外部メモリからデータ読出しを開始するとともに前記システムバスの占有要求の取り消しを通知する請求項７に記載のバスシステム。8. The cache circuit according to claim 7, wherein when determining that the slave data is held in the external memory, the cache circuit starts reading data from the external memory and notifies cancellation of the system bus occupation request. Bus system.