JP4320414B2

JP4320414B2 - 符号判定装置及びその方法並びにプログラム

Info

Publication number: JP4320414B2
Application number: JP2003117737A
Authority: JP
Inventors: 猛根岸
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-04-23
Filing date: 2003-04-23
Publication date: 2009-08-26
Anticipated expiration: 2023-04-23
Also published as: JP2004328174A

Description

【０００１】
【発明の属する技術分野】
本発明は符号判定装置及びその方法並びにプログラムに関し、特にデジタル信号の１ビット期間の前半部と後半部とで論理値が変化するよう符号化されたスプリットフェーズ符号の符号判定方式に関するものである。
【０００２】
【従来の技術】
スプリットフェーズ符号による符号化データは、図５にその例を示す如く、１ビットの信号を伝送するビット期間を、前半部と後半部の２つの期間に分割し、この２つの期間に互いに異なる論理値の符号を送信し、この２つの期間の符号の組合せにより１つの２値データを識別する信号である。図５の例では、元のデータである被符号化データ（復号化データ）が“１”の場合には、ビット期間の前半部が“１”で、後半部が“０”であり、また元のデータが“０”の場合には、ビット期間の前半部が“０”で、後半部が“１”である。
【０００３】
この様に符号化されたスプリットフェーズ信号は、ビット期間の中央に“１”→“０”、または“０”→“１”の変化点（エッジ）が必らず存在することになり、クロック成分の連続再生が可能となると共に、信号の直流分除去にも有効な符号化データである。
【０００４】
この様なスプリットフェーズ信号の復号方式の従来例としては、図６に示すように、スプリットフェーズ信号のビット期間の中央にあるデータ変化点（エッジ）を検出して、このエッジから３／４ビット（例えば、３２倍のクロックでサンプリングした場合、２４クロック）後のタイミングで、“０”か“１”かを判定するものがある。すなわち、２４クロック目のサンプリング点（１サンプリング点）のみで、データ判定を行うようになっている。
【０００５】
図７はこの場合の符号判定装置の概略ブロック図であり、符号化データはエッジ検出部１１及び判定部１３へ入力されている。エッジ検出部１１においては、入力された符号化データの、例えばデータ先頭のプリアンブル区間の“１０”のパターンの繰返し（既知データパターン）のなかで、各ビットの中央にあるエッジが検出され、以降はこのエッジ検出タイミングに対応して各ビット期間毎にエッジ検出タイミングパルスが生成される。
【０００６】
このエッジで検出タイミングパルスが判定パルス生成部１２へ入力され、この判定パルス生成部１２において、このパルスを基準にして各ビットの前半部中央、すなわち３／４ビット後のタイミングとなる判定パルスが生成される。判定部１３においては、この判定パルスのタイミングにより入力された符号化データの論理値の判定が行われ、この判定結果に従って復号化データが出力されるのである。
【０００７】
復号化方式の他の例として、特許文献１や２に開示の技術がある。特許文献１においては、ノイズ等による波形歪みの影響をなくすことを目的として、１タイムスロット（１ビット期間に相当）の時間を周期とする再生クロックと入力スプリットフェーズ信号との論理積したデータについて、１タイムスロット内の多点サンプリングしたものの計数値を所定閾値と比較し、所定値を越えると一の論理値であると判定し、所定値以下であれば、他の論理値であると判定する技術が示されている。
【０００８】
特許文献２においては、ビット期間の前半部と後半部とのうち、多点サンプリングの論理“１”と論理“０”との数の差が明確な方の区間の論理を入力ビットの論理として採用する技術が示されている。例えば、前半部の論理“１”または“０”の数と、後半部の論理“０”または“１”の数の合計値を求め、所定値と比較して判定するものであり、本例でも、ノイズ等による波形歪みの影響をなくすことを目的としている。
【０００９】
【特許文献１】
特開昭５９−１３９５７１号公報（第２、３頁、第２〜４図）
【００１０】
【特許文献２】
特開平４−２９７１６６号公報（第２〜４頁、第１〜５図）
【００１１】
【発明が解決しようとする課題】
図６，７にて説明した従来技術においては、伝送路の雑音、レベル変動、送受信機や変復調器の不完全性等によって、受信データに歪が生じた場合、特にデータの“１”と“０”のデューティ比が大きく変化した場合に、判定タイミングが１ポイントのみであるために、正しく判定されないことがある。図８にその一例を示しており、入力データ（符号化データ）が雑音等による歪によって実線で示す波形から一点鎖線で示すように、デューティ比が大きく変化すると、本来“０”であるところを“１”と誤ってしまうという欠点がある。
【００１２】
特許文献１及び２においては、判定タイミングが１ポイントのみの上述の欠点は解消されるものの、多点サンプリング値の計数結果と所定閾値との比較によりデータ判定を行う方式であるために、その閾値の定め方によっては、デューティ比が大きく変化した場合に対して誤判定をしてしまうこともあり、この閾値の選定が困難であるという欠点が生ずる。
【００１３】
本発明の目的は、デジタルデータ伝送路での雑音、レベル変動、送受信機や変復調器の不完全性に起因するデューティ比の劣化に対して、その判定マージンをできるだけ拡大可能とした符号の判定装置及びその方法並びにプログラムを提供することである。
【００１４】
本発明の他の目的は、選定が困難なデータ判定のための閾値を用いる必要のない符号判定装置及びその方法並びにプログラムを提供することである。
【００１５】
【発明が解決しようとする課題】
本発明による符号判定装置は、デジタル信号の１ビット期間の前半部と後半部とで論理値が変化するよう符号化された符号化データの符号判定装置であって、前記符号化データの各ビット期間の多点サンプリングをなすサンプリング手段と、前記サンプリング手段による前記前半部及び後半部のサンプリングデータの論理値のうちの一方の所定論理値をそれぞれ計数する計数手段と、これ等前半部と後半部の計数値の多数決をとってこの多数決結果に応じて前記ビット期間のデータ判定をなす判定手段とを含むことを特徴とする。
【００１６】
本発明による符号判定方法は、デジタル信号の１ビット期間の前半部と後半部とで論理値が変化するよう符号化された符号化データの符号判定方法であって、前記符号化データの各ビット期間の多点サンプリングをなすサンプリングステップと、前記サンプリングステップによる前記前半部及び後半部のサンプリングデータの論理値のうちの一方の所定論理値をそれぞれ計数する計数ステップと、これ等前半部と後半部の計数値の多数決をとってこの多数決結果に応じて前記ビット期間のデータ判定をなす判定ステップとを含むことを特徴とする。
【００１７】
本発明によるプログラムは、デジタル信号の１ビット期間の前半部と後半部とで論理値が変化するよう符号化された符号化データの符号判定方法をコンピュータに実行させるためのプログラムであって、前記符号化データの各ビット期間の多点サンプリングをなすサンプリングステップと、前記サンプリングステップによる前記前半部及び後半部のサンプリングデータの論理値のうちの一方の所定論理値をそれぞれ計数する計数ステップと、これ等前半部と後半部の計数値の多数決をとってこの多数決結果に応じて前記ビット期間のデータ判定をなす判定ステップとを含むことを特徴とする。
【００１８】
本発明の作用を述べる。ビット期間の多点サンプリングを行い、ビット期間の前半部及び後半部のサンプリングデータの所定論理値（例えば“１”）の数をそれぞれ計数し、これ等前半部及び後半部の計数値の多数決をとり、この多数決結果に基づいて当該ビット期間のデータ判定をなすものである。こうすることにより、設定が困難な閾値を用いることなく、デューティ比が大きく変動しても、極めて簡単にかつ正確にデータ判定ができ、データ判定マージンが拡大可能となる。
【００１９】
【発明の実施の形態】
以下に、図面を参照しつつ本発明につき詳細に説明する。実施例の説明に先立って、本発明の理解を容易とするために、先ず、図２を参照して本発明の原理を説明する。図２に示すように、先ず、復号化すべきスプリットフェーズ符号のビット期間の中央にあるデータ変化点（エッジ）が検出される。そして、ビット期間のデータが多点サンプリングされているものとすると、当該エッジ検出タイミングから１／２ビット期間（後半部：例えば、３２倍のクロックでサンプリングすると、１６クロック相当期間）分、サンプリング値の“１”の数が計数される。そして、前半部の１／２ビット期間分、サンプリング値の“１”の数が計数される。
【００２０】
こうして得られたエッジを境にした前半部と後半部の計数値の多数決がとられ、前半部の方に“１”が多ければ、そのビット期間のデータは“１”であり、逆であれば、“０”であると判定されるようになっている。なお、エッジの検出方法としては、データの先頭のプリアンブルの“１０”の繰り返しパターン（既知のパターン）を利用して行われ、その後はこの検出されたエッジタイミングに基づいて各ビット期間のエッジ検出タイミング用のパルスが生成される。
【００２１】
図１は上記原理に従って本発明を実現するための一実施例の機能ブロック図である。図１を参照すると、入力された符号化データはシフトレジスタ１とエッジ検出部２へ供給される。シフトレジスタ１は１ビット期間のデータを、例えば３２倍のクロックで取込むものであり、３２クロック分のサンプリングデータを取込むことになる。
【００２２】
エッジ検出部２は、図２において説明した如く、入力された符号化データの、例えばデータ先頭のプリアンブルの“１０”の繰り返しパターンを用いて、各ビット期間の中央に存在するデータ変化点（エッジ）を検出し、その後は、この検出されたエッジタイミングに基づいて各ビット期間のエッジ検出タイミングパルスを生成する。
【００２３】
比較タイミング生成部３はこのエッジ検出部２からのエッジ検出タイミングパルスを基準にして、ビット期間の前半部と後半部での合計１ビット分のサンプリング値の計数を終えたタイミング、すなわち１／２ビット（例えば、１６クロック相当分）後のタイミングで、前半部と後半部との計数値を比較する（多数決をとる）ための比較タイミングを生成するものである。
【００２４】
ＣＰＵ４は、エッジ検出部２からのエッジ検出タイミングパルスに応答して、シフトレジスタ１に取込まれている１ビット期間の３２個のサンプリングデータの“１”の数を、後半部と前半部の各々の区間で計数すると共に、比較タイミング生成部３からの比較タイミングに応答して、前半部と後半部との多数決をとり、この多数決の結果に基づいて、符号化データの当該ビット期間の値が“１”か“０”かを判定するものである。
【００２５】
メモリ５はＣＰＵ４の動作制御手順をプログラムとして予め格納したメモリであると共に、作業用のメモリとしても機能するものである。データ変換部６はＣＰＵ４における判定結果に基づいて復号化データを出力する機能を有する。
【００２６】
図３はＣＰＵ４の動作を示すフローチャートである。図３を参照すると、エッジ検出部２からエッジ検出タイミングを示すパルスが入力されると（ステップＳ１）、そのタイミングにて、シフトレジスタ１の１段目の出力から、ビット期間の後半部１／２ビット分（１６個）のサンプリングデータを順次導出して、“１”の数を計数する（ステップＳ２）。
【００２７】
エッジ検出タイミングのパルスが生成された時には、シフトレジスタ１にはビット期間の前半部１／２ビット分のサンプリングデータ１６個が取込まれており、次のクロックタイミングから後半部のサンプリングデータがシフトレジスタ１の１段目に順次取込まれるから、後半部のサンプリングデータとしてシフトレジスタの１段目出力が用いられる。
【００２８】
それと同時に、シフトレジスタ１の１６段目には、当該ビット期間の最初のサンプルデータが格納されており、よって前半部の１６個のサンプリングデータが、シフトレジスタ１の１６段目出力を用いて順次ＣＰＵ４へ取込まれ、“１”の数が計数される（ステップＳ３）。
【００２９】
前半部及び後半部の各１６個のサンプリングデータの“１”の計数が終了すると、比較タイミング生成部３から比較タイミングが生成され、これに応答して、前半１／２ビット分と後半１／２ビット分の計数値の多数決がとられる。そのために、両計数値が比較され（ステップＳ５）、前半１／２ビット分のカウント値が後半１／２ビット分のカウント値よりも小さければ（ステップＳ６）、そのビット期間のデータは“０”と判定される（ステップＳ７）。そうでなければ、“１”と判定される（ステップＳ８）。この判定結果がデータ変換部６へ出力される（ステップＳ９）。
【００３０】
図４は本発明の効果を説明するための図である。図４（ａ）は歪のない符号化データの波形である。図４（ｂ）は歪のある符号化データであるが、図８に示した一点のみの判定タイミングＡを用いた従来方式においても、本発明の方式においても、正しい判定がなされるような歪（小）の例である。この図４（ｂ）では、本発明の方式に従えば、前半部の“１”の計数値は「７」であり、後半部の“１”の計数値は「１６」であり、
前半部計数値＜後半部計数値
となるので、この判定結果は“０”と、正しい判定がなされる。
【００３１】
図４（ｃ）は従来方式では誤った判定がなされるが、本発明の方式では正しい判定がなされるような歪（大）の例である。この図４（ｃ）では、本発明の方式に従えば、前半部の“１”の計数値は「９」であり、後半部の“１”の計数値は「１６」であり、やはり、
前半計数値＜後半計数値
となるので、この判定結果は“０”と正しい判定となる。
【００３２】
上記実施例では、ＣＰＵを用いてソフトウェア的な処理を行う例を示したが、ＣＰＵの代りに、シフトレジスタの出力を計数する前半部及び後半部カウンタと、これ等両カウンタの出力を比較する比較器を用いてハードウェアのみで構成しても良い。また、カウンタをアップダウンカウンタとして、前半部の計数値と後半部の計数値との差を、このアップダウンカウンタを用いて得るようにすれば、比較器が不要となるメリットがある。
【００３３】
更には、３２個のサンプルデータをメモリに格納しておき、一度に“１”の数を計数するようにしても良く、種々の変更が可能である。
【００３４】
サンプリングクロックを３２倍、すなわちビット期間の分割数（サンプリング数）を３２としたが、これに限定されるものではなく、８以上であれば良好な結果が得られるが、多数決をとる関係上なるべく大きい方が良い。
【００３５】
符号化データとして、スプリットフェーズ符号を想定しているが、これに限定されるものではなく、デジタル信号の１ビット期間で、その前半部と後半部とで論理値が変化するような符号化方式のデータであれば、同様に適用できる。
【００３６】
【発明の効果】
以上述べた如く、本発によれば、ノイズ等によりデューティ比が大きく変動した場合にも、正しいデータ判定ができるので、その判定マージンが拡大するという効果がある。また、選定が困難な閾値を用いる必要がないので、設計も容易となるという効果もある。
【図面の簡単な説明】
【図１】本発明の実施例の機能ブロック図である。
【図２】本発明の原理を説明するための図である。
【図３】図１のＣＰＵの動作を示すフローチャートである。
【図４】本発明の効果を、従来例との比較において説明するための図である。
【図５】スプリットフェーズ符号化データを説明する図である。
【図６】従来のスプリットフェーズ符号化データの復号化のためのデータ判定方法を説明する図である。
【図７】従来の復号化のための機能ブロック図である。
【図８】図７の従来例での問題点を説明する図である。
【符号の説明】
１シフトレジスタ
２エッジ検出部
３比較タイミング生成部
４ＣＰＵ
５メモリ
６データ変換部

Claims

デジタル信号の１ビット期間の前半部と後半部とで論理値が変化するよう符号化された符号化データの符号判定装置であって、
前記符号化データの各ビット期間の多点サンプリングをなすサンプリング手段と、
前記サンプリング手段による前記前半部及び後半部のサンプリングデータの論理値のうちの一方の所定論理値をそれぞれ計数する計数手段と、
これ等前半部と後半部の計数値の多数決をとってこの多数決結果に応じて前記ビット期間のデータ判定をなす判定手段と、
を含むことを特徴とする符号判定装置。
前記判定手段は、前記前半部と後半部の計数値を比較する手段と、この比較結果に応じて前記データ判定をなす手段とを有することを特徴とする請求項１記載の符号判定装置。
前記符号化データの予め定められた期間における既知データパターンから前記１ビット期間における論理値の変化タイミングを検出して、以後の各ビット期間の前半部と後半部のタイミングを決定する手段を、更に含み、前記計数手段は、このタイミングに応答して前記後半部と前半部のサンプリングデータの所定論理値をそれぞれ計数するようにしたことを特徴とする請求項１または２記載の符号判定装置。
前記符号化データはスプリットフェーズ符号データであることを特徴とする請求項１〜３いずれか記載の符号判定装置。
デジタル信号の１ビット期間の前半部と後半部とで論理値が変化するよう符号化された符号化データの符号判定方法であって、
前記符号化データの各ビット期間の多点サンプリングをなすサンプリングステップと、
前記サンプリングステップによる前記前半部及び後半部のサンプリングデータの論理値のうちの一方の所定論理値をそれぞれ計数する計数ステップと、
これ等前半部と後半部の計数値の多数決をとってこの多数決結果に応じて前記ビット期間のデータ判定をなす判定ステップと、
を含むことを特徴とする符号判定方法。
前記判定ステップは、前記前半部と後半部の計数値を比較するステップと、この比較結果に応じて前記データ判定をなすステップとを有することを特徴とする請求項５記載の符号判定方法。
前記符号化データの予め定められた期間における既知データパターンから前記１ビット期間における論理値の変化タイミングを検出して、以後の各ビット期間の前半部と後半部のタイミングを決定するステップを、更に含み、前記計数ステップは、このタイミングに応答して前記後半部と前半部のサンプリングデータの所定論理値をそれぞれ計数するようにしたことを特徴とする請求項５または６記載の符号判定方法。
前記符号化データはスプリットフェーズ符号データであることを特徴とする請求項５〜７いずれか記載の符号判定方法。
デジタル信号の１ビット期間の前半部と後半部とで論理値が変化するよう符号化された符号化データの符号判定方法をコンピュータに実行させるためのプログラムであって、
前記符号化データの各ビット期間の多点サンプリングをなすサンプリングステップと、
前記サンプリングステップによる前記前半部及び後半部のサンプリングデータの論理値のうちの一方の所定論理値をそれぞれ計数する計数ステップと、
これ等前半部と後半部の計数値の多数決をとってこの多数決結果に応じて前記ビット期間のデータ判定をなす判定ステップと、
を含むことを特徴とするコンピュータ読取り可能なプログラム。