JP4318018B2

JP4318018B2 - Pachinko machine

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Publication number: JP4318018B2
Application number: JP2002096794A
Authority: JP
Inventors: 高明市原; 洋二川上; 尚之奥村; 将仁後藤
Original assignee: Daiichi Shokai Co Ltd
Current assignee: Daiichi Shokai Co Ltd
Priority date: 2002-03-29
Filing date: 2002-03-29
Publication date: 2009-08-19
Anticipated expiration: 2022-03-29
Also published as: JP2003296143A

Description

【０００１】
【発明の属する技術分野】
本発明は、上位制御装置と、上位制御装置のコマンドに従って動作する下位制御装置とを有する遊技機に関し、詳しくは、下位制御装置の動作が正常に行われなくなったときに下位制御装置の動作を正常な状態に復帰させるための技術に関する。
【０００２】
【従来の技術】
例えばパチンコ機等の遊技機では、上位制御装置と、上位制御装置によって制御される下位制御装置が設けられる。上位制御装置は下位制御装置にコマンドを出力し、下位制御装置は、上位制御装置からのコマンドによって指定された遊技処理を行う。上位制御装置は、下位制御装置がコマンドで指定された遊技処理を行っているものとして、その他の処理を行う。例えば、パチンコ機では、メイン制御装置（すなわち、上位制御装置）は表示制御装置（すなわち、下位制御装置）にコマンドを出力する。表示制御装置は、メイン制御装置からのコマンドに従って遊技画像を画像表示装置に表示する。そして、メイン制御装置は、表示制御装置によってコマンドで指定された遊技画像が画像表示装置に表示されているものとして、その他の処理（例えば、入賞装置の開閉処理等）を行う。
【０００３】
【発明が解決しようとする課題】
上述した制御構成では、上位制御装置の処理は下位制御装置が正常に動作していることを前提としている。しかしながら、遊技機が設置される遊技店は電気ノイズが発生しやすい環境にあり、遊技機に装備される各制御装置も電気ノイズの影響を避けることはできない。したがって、各制御装置が電気ノイズ等が原因で正常に動作しなくなる異常状態（例えば、暴走やハングアップ）が生じ得る。異常状態となった制御装置は、その動作をリセットしなければ正常な状態に戻ることができないこととなる。
本発明は、遊技機において、異常状態となった制御装置をリセットする場合に有効な技術を提供する。
【０００５】
【課題を解決するための手段、作用及び効果】
上記課題を解決するため請求項１に記載の遊技機は、メイン制御装置と、メイン制御装置に接続されたサブ制御装置と、サブ制御装置に接続されたマゴ制御装置と、マゴ制御装置に接続されて遊技機の演出を行う遊技装置と、サブ制御装置に接続された第１のウオッチドッグタイマと、マゴ制御装置に接続された第２のウオッチドッグタイマを備える。メイン制御装置は、サブ制御装置にコマンドを出力し、サブ制御装置は、メイン制御装置から出力されたコマンドに基づいてマゴ制御装置にコマンドを出力するとともに、マゴ制御装置から出力されるパルス状の作動中信号を監視し、前記作動中信号が検出できなかったときにマゴ制御装置をリセットし、マゴ制御装置は、サブ制御装置から出力されたコマンドに基づいて遊技装置を制御するとともに、正常に作動している間前記作動中信号をサブ制御装置に向けて周期的に出力する信号出力回路を有し、前記第１のウオッチドッグタイマは、サブ制御装置が正常に作動しなくなったときサブ制御装置をリセットし、前記第２のウオッチドッグタイマは、マゴ制御装置が正常に作動しなくなったときマゴ制御装置をリセットし、サブ制御装置は、前記第１のウオッチドッグタイマによりリセットされたときでも、マゴ制御装置の信号出力回路から出力される前記作動中信号を検出している限りマゴ制御装置をリセットしない。
【００１０】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して説明する。図１は、本発明の一実施形態に係る遊技機に装備される遊技装置の制御系の構成を示すブロック図である。図１に示すように、本実施形態の遊技機は遊技装置３０を備え、この遊技装置３０は上位制御装置１０と下位制御装置２０によって制御される。遊技装置３０は、遊技の進行に応じて動作する各種電動装置の一つである。例えば、本発明をパチンコ機に適用した場合は、遊技装置３０は、遊技画像を表示する図柄表示器、効果音を出力する音声出力装置、効果光を出力するランプ装置、遊技結果に応じてパチンコ球を払出す払出装置等になる。
【００１１】
上位制御装置１０は、遊技機に装備される各電動装置を統括的に制御する制御装置である。上位制御装置１０は、コマンド出力回路１１、リセット信号出力回路１２、パルス信号受信回路１３を少なくとも備える。コマンド出力回路１１は、遊技結果に基づいてコマンド（遊技装置３０に所定の遊技動作をさせるためのもの）を出力する回路である。リセット信号出力回路１２は、下位制御装置２０の遊技処理をリセットするリセット信号を出力する回路であって、パルス信号受信回路１３でパルス信号が受信されなくなるとリセット信号を出力する。パルス信号受信回路１３は、下位制御装置２０から出力されるパルス信号を受信する回路である。
コマンド出力回路１１は、ＣＰＵ，ＲＯＭ，ＲＡＭ等から構成されるＩＣ回路により構成することができる。コマンド出力回路１１は、例えば、遊技機に装備された各種センサ（例えば、パチンコ機の場合には入賞口に入賞したパチンコ球を検出するセンサ等）に接続することができる。そして、これらのセンサから出力される検出信号に基づいてコマンドを作成して、下位制御装置２０に出力するようにしても良い。
コマンド出力回路１１をＣＰＵ，ＲＯＭ，ＲＡＭ等からなるＩＣ回路で構成した場合は、このＩＣ回路をリセット信号出力回路１２として機能させることもできる。すなわち、ＩＣ回路は、パルス信号受信回路１３に入力するパルス信号（下位制御装置２０から出力される）を定期的に監視し、パルス信号受信回路１３に入力するパルス信号を検出できなかったときにリセット信号を出力する。
なお、これらの回路は、公知の種々の電子素子を利用して構成することができる。例えば、リセット信号出力回路１２とパルス信号受信回路１３をフリップフロップにより構成することもできる。この場合、フリップフロップには発振回路が接続され、発振回路から出力されるパルス信号がフリップフロップに所定数入力すると、下位制御装置２０に信号（すなわち、リセット信号）を出力するように構成する。フリップフロップの動作は、下位制御装置２０から出力されるパルス信号によりリセットされる。したがって、下位制御装置２０からのパルス信号が出力されている限りフリップフロップの動作がリセットされてフリップフロップから信号が出力されることは無く、下位制御装置２０からのパルス信号が途絶えると信号が出力される。
【００１２】
下位制御装置２０は、上位制御装置１０から出力されるコマンドに従って遊技装置３０を駆動する処理を行う。下位制御装置２０は、遊技処理回路２１、パルス信号出力回路２２を少なくとも備える。遊技処理回路２１は、上位制御装置１０から出力されたコマンドを受信すると、その受信したコマンドに応じたコマンド信号（駆動信号）を遊技装置３０に出力する回路である。これにより遊技装置３０は、上位制御装置１０から出力されたコマンドに応じた遊技動作を行う。パルス信号出力回路２２は、遊技処理回路２１が正常に処理を行っている間、上位制御装置１０に周期的に信号（すなわち、パルス信号）を出力する回路である。遊技処理回路２１とパルス信号出力回路２２は、ＣＰＵ，ＲＯＭ，ＲＡＭ等から構成されるＩＣ回路により構成することができる。このように構成した場合、このＩＣ回路は上位制御装置１０から出力されるコマンドを受信すると、受信したコマンドの解析を行い、解析結果に基づいて遊技装置にコマンド信号を出力する。また、定期的（例えば、１回のメインルーチンの処理が終了する毎）にパルス信号を上位制御装置１０に出力する。
また、遊技処理回路２１で行われる処理が予め決められた処理を決められた順番で行うものである場合には、シーケンスコントローラにより遊技処理回路を構成することもできる。この場合にパルス信号出力回路２２は、１回のシーケンス処理が終了すると上位制御装置１０に信号を出力するようにしても良い。
なお、本実施例では、下位制御装置２０から上位制御装置１０に出力されるパルス信号によって上位制御装置１０は下位制御装置２０が正常に作動していることを判断した。しかしながら、下位制御装置２０から上位制御装置１０に出力される信号としては、下位制御装置２０が正常に作動しているときにＨＩＧＨ状態となり、正常に作動しなくなるとＬＯＷ状態となるような信号を出力するようにしても良い。この場合、上位制御装置１０は、下位制御装置２０から出力される信号の状態によって下位制御装置２０が正常に作動しているか否かを判断することができる。
【００１３】
上述した実施形態では、上位制御装置１０のコマンド出力回路１１から下位制御装置２０にコマンドが出力される。下位制御装置２０の遊技処理回路２１は、上位制御装置から出力されるコマンドを処理して、遊技装置３０にコマンド信号を出力する処理（請求項でいう遊技処理）を行う。遊技処理回路２１で行われる遊技処理が正常に行われている間は、下位制御装置２０のパルス信号出力回路２２から上位制御装置１０に向かってパルス信号が出力される。一方、遊技処理回路２１で行われる遊技処理が正常に行われなくなると、下位制御装置２０のパルス信号出力回路２２からのパルス信号が出力されなくなる。下位制御装置２０からパルス信号が出力されなくなると、上位制御装置１０のリセット信号出力回路１２から信号が出力される。このため、下位制御装置２０の遊技処理回路２１が上位制御装置１０によりリセットされる。このため、上位制御装置１０と下位制御装置２０の間に生じる不整合が防止される。
【００１４】
なお、下位制御装置２０がリセットされた後は、上位制御装置１０から再びリセットされた遊技処理を指示するコマンドを出力するようにすることが好ましい。これによって下位制御装置２０の遊技処理回路２１は、リセットされた遊技処理を再開し、遊技装置３０で遊技演出が再開される。したがって、遊技装置３０により遊技演出が行われていない期間が短くなり、遊技者に与える違和感を軽減することができる。
【００１５】
ここで、遊技装置３０が決められた遊技演出を繰返し行うものである場合がある。例えば、遊技装置３０が一連のメロディを繰返し出力する音声出力装置（典型的にはスピーカ）であったり、決められたパターンで点滅を繰返す発光装置（典型的にはランプ装置）の場合がある。かかる場合、下位制御装置２０の遊技処理回路２１は、遊技装置３０で行われる遊技演出に対応した遊技演出処理を周期的に繰返す。
上記の構成においてリセット後に遊技処理を復帰させることとした場合は、リセットされなければ次回周期の遊技演出処理が最初から開始されたであろうタイミングで遊技演出処理を再開させることが好ましい。すなわち、遊技装置３０に再開された遊技演出は他の装置で行われている遊技演出と一致したものとなるためである。例えば、遊技装置３０が音声出力装置で、遊技演出が一連のメロディを繰返し出力するものである場合を考える。そして、一連のメロディの出力途中でリセットされて遊技演出処理が中断されたとする。かかる場合において、遊技演出処理がリセットされなければ次回周期の遊技演出処理が開始されるであろうときに遊技演出処理を再開させれば、復帰させられた遊技演出（メロディの出力）はリセットが行われた遊技演出と全く同一のタイミングで行われる。遊技機では一般的に複数の遊技装置が同期して遊技演出を行うことが多いため、リセットされた遊技演出が同一のタイミングで復帰させられば、各遊技装置の遊技演出は整合性がとれたものとなる。
【００１６】
そこで、上述した実施の形態においては、図２に示すように、上位制御装置１０は、タイマ回路１４と、復帰コマンド出力回路１５をさらに備えることが好ましい。タイマ回路１４は、コマンド出力回路１１のコマンド出力時から経過した時間を計時する回路である。タイマ回路１４には、例えば、発振回路のクロック信号をカウントするカウンタ回路を用いることができる。すなわち、コマンド出力回路１１からコマンドを出力するタイミングでカウンタ回路をリセットしてカウントを開始することで、コマンド出力時から経過した時間を計時することができる。
復帰コマンド出力回路１５は、タイマ回路１４で計時されている時間から次の周期の遊技演出処理が最初から開始されるタイミングを求め、求めたタイミングでコマンドを再出力する。すなわち、上位制御装置１０は、コマンド毎に下位制御装置２０の遊技演出処理が１周期行われるのに要する時間がわかっている。そして、出力すべきコマンドは分かっているため、コマンド出力時（すなわち、下位制御装置２０による遊技演出処理開始時と略同一タイミング）から経過した時間がわかれば、次に遊技演出処理が最初から開始されるであろうタイミングを求めることができる。したがって、復帰コマンド出力回路１５は、タイマ回路１４の値から次に遊技演出処理が開始されるタイミングを求め、その求めたタイミングでコマンドを出力する。なお、復帰コマンド出力回路１５をコマンド出力回路１１と兼用し、ＣＰＵ，ＲＯＭ，ＲＡＭ等から構成されるＩＣ回路により構成することができる。
【００１７】
なお、上述した上位制御装置１０と下位制御装置２０との関係は、図３に示すように、１つの上位制御装置１０と、この上位制御装置１０と接続された複数の下位制御装置２０ａ，２０ｂ，２０ｃとの各々の間に適用されても良い。すなわち、上位制御装置１０は、各下位制御装置２０ａ，２０ｂ，２０ｃにコマンドを出力し、各下位制御装置２０ａ，２０ｂ，２０ｃは上位制御装置１０からのコマンドに基づいて遊技処理を行う。各下位制御装置２０ａ，２０ｂ，２０ｃは、各下位制御装置２０ａ，２０ｂ，２０ｃが正常に処理を行っている間パルス信号を出力する。上位制御装置１０は、下位制御装置２０ａ，２０ｂ，２０ｃのいずれかからのパルス信号が途絶えると、パルス信号が途絶えた下位制御装置に向かってリセット信号を出力する。上位制御装置１０と各下位制御装置２０ａ，２０ｂ，２０ｃとの不整合が発生することが防止され、これにより各下位制御装置２０ａ，２０ｂ，２０ｃ間の不整合の発生も防止される。
このように１つの上位制御装置１０に複数の下位制御装置２０ａ，２０ｂ，２０ｃが接続された場合は、図２に示すタイマ回路１４と復帰コマンド出力回路１５を上位制御装置１０に設けることが好ましい。
【００１８】
さらに、上述した上位制御装置１０と下位制御装置２０との関係は、図４に示すように一次制御装置１０と二次制御装置２０との間、および、二次制御装置２０と三次制御装置３０との間に適用されても良い。すなわち、一次制御装置１０はニ次制御装置２０にコマンドを出力する。二次制御装置２０は、一次制御装置１０から出力されたコマンドに従って三次制御装置３０にコマンドを出力する。三次制御装置３０は、二次制御装置２０から出力されるコマンドに従って遊技処理を行う。
二次制御装置２０は一次制御装置１０にパルス信号を出力し、三次制御装置３０は二次制御装置２０にパルス信号を出力する。一次制御装置１０は、二次制御装置２０からのパルス信号が途絶えると、二次制御装置２０に向かってリセット信号を出力する。また、二次制御装置２０は、三次制御装置３０からのパルス信号が途絶えると、三次制御装置３０に向かってリセット信号を出力する。このように、上位から下位に向かって複数の制御装置が直列で接続されるときにも本発明の技術を適用することができる。
【００１９】
【第１実施例】
次に、本発明に係る技術をパチンコ機の音声出力装置（スピーカ）と、その音声出力装置を制御する制御系に適用した例について図面を参照して説明する。図５は、音声出力装置と、音声出力装置を制御する制御系の構成を示すブロック図である。図５に示すように、本実施例では音声出力装置としてスピーカ６４を備え、このスピーカ６４はメイン制御基板４０と、音制御基板５０により制御される。
【００２０】
メイン制御基板４０は、パチンコ機に装備される各種電動装置〔スピーカ６４、図柄表示器（図示省略），ランプ装置（図示省略），払出装置（図示省略）等〕の動作を統括的に制御する制御装置である。メイン制御基板４０には、ＣＰＵ４４，ＲＯＭ４６，ＲＡＭ４８等が１チップ化されたＣＰＵチップ４２が実装されている。ＣＰＵ４４は、ＲＯＭ４６に格納されている遊技制御プログラムを実行することで音制御基板５０にコマンドを出力する。ＲＡＭ４８には、ＣＰＵ４４が遊技制御プログラムを実行する際に発生する各種データや入出力信号が格納される。メイン制御基板４０の構成や動作については、公知のパチンコ機と同様であり、本発明を特に特徴づけるものではないため、その詳しい説明は省略する。
【００２１】
音制御基板５０は、メイン制御基板４０から出力されたコマンドを受信して、その受信したコマンドに基づいて音声データを作成してスピーカ６４に向かって出力する処理を行う制御装置である。音制御基板５０には、ＣＰＵチップ５２と、音源ＩＣ６０と、Ｄ／Ａコンバータ６２が実装されている。
ＣＰＵチップ５２は、ＣＰＵ５４，ＲＯＭ５６，ＲＡＭ５８が１チップ化されたＩＣ回路である。ＣＰＵ５４は、ＲＯＭ５６に格納された遊技制御プログラムに従って動作し、メイン制御基板４０から出力されたコマンドを解析して、そのコマンドに対応するコマンドを音源ＩＣ６０に出力する処理を行う。ＣＰＵ５４の詳しい処理は、後で詳細に説明する。ＲＯＭ５６には、上記遊技制御プログラムの他に、音源ＩＣ６０に出力するコマンド毎に音源ＩＣ６０が１回の遊技演出処理に要する時間〔スピーカ６４から遊技演出（一連のメロディ）が１回出力されるのに要する時間〕が格納されている。ＲＡＭ５８には、ＣＰＵ５４が遊技制御プログラムを実行する際に発生する各種データや入出力信号が格納される。このＣＰＵチップ５２が請求項でいう上位制御装置に相当する。
【００２２】
音源ＩＣ６０は、予め決められた順序で所定の処理を実行することで音データの作成と出力を行うシーケンス機能を有するＩＣ回路である。音源ＩＣ６０から出力される音データは、ＣＰＵチップ５２から出力されるコマンド毎に予め決められている。音源ＩＣ６０は、ＣＰＵチップ５２からのコマンドにより指定される一連の音データを周期的に繰返し出力する処理を行う。音源ＩＣ６０から出力される音データは、Ｄ／Ａコンバータ６２によってアナログ変換され、スピーカ６４に入力するようになっている。これにより、スピーカ６４からはメイン制御基板４０により指定された効果音（一連のメロディ）が繰返し出力される。
なお、効果音のもととなる単音データは、音源ＩＣ６０内にＲＯＭを設け、このＲＯＭに予め格納するようにしても良い。あるいは、音源ＩＣ６０と接続されたＲＯＭを別途設け、このＲＯＭに単音データを格納するようにしても良い。ＲＯＭ内に格納された単音データは、効果音データを作成する際に音源ＩＣ６０内に読み込まれる。
また、音源ＩＣ６０のシーケンス処理には、ＣＰＵチップ５２に作動中信号（パルス信号）を出力する処理が組み込まれている。したがって、音源ＩＣ６０が正常に処理を行っている限り、音源ＩＣ６０からＣＰＵチップ５２にパルス信号が出力されるようになっている。この音源ＩＣが請求項でいう下位制御装置に相当する。
【００２３】
上述した音制御基板５０に実装されるＣＰＵチップ５２の処理と音源ＩＣ６０の処理について、図６と図７を参照して説明する。図６はＣＰＵチップ５２で行われる処理を示すフローチャートであり、図７は音源ＩＣ６０で行われる処理を示すフローチャートである。
図６に示すようにＣＰＵチップ５２は、まず、メイン制御基板４０からコマンドを受信したか否かを判定する（Ｓ１０）。コマンドを受信していない場合〔ステップＳ１０でＮＯの場合〕にはステップＳ１８に進み、コマンドを受信している場合〔ステップＳ１０でＹＥＳの場合〕にはステップＳ１２に進む。
ステップＳ１２ではメイン制御基板４０から出力されたコマンドを解析する。すなわち、メイン制御基板４０から出力されたコマンドがどの効果音を指示するコマンドであるかを解析する。本実施例では、図柄表示器に図柄を変動表示するときの変動パターン音を指定するコマンド、大当り確定中音を指定するコマンド、大当り中音等のコマンドがメイン制御基板４０から出力される。ステップＳ１２では、受信したコマンドがこれらのコマンドのうちのどのコマンドに当るかを解析する。
コマンドが解析されて指示された効果音が決定できると、次に、その決定された効果音を出力するためのコマンドを音源ＩＣ６０に出力し（Ｓ１４）、タイマ回路をスタートさせる（Ｓ１６）。
ステップＳ１８では、音源ＩＣ６０から出力される作動中信号が途絶えたか否かを判定する。具体的には、音源ＩＣ６０から出力される作動中信号が入力するポートを検出し、作動中信号が検出されたか否かにより判定する。作動中信号を受信している場合〔ステップＳ１８でＮＯの場合〕には、ステップＳ１０に戻ってステップＳ１０からの処理が繰返される。
一方、作動中信号を受信していない場合〔ステップＳ１８でＹＥＳの場合〕には、音源ＩＣ６０に向かってリセット信号を出力する（Ｓ２０）。これにより、音源ＩＣ６０の処理がリセットされる。
ステップＳ２２では、音源ＩＣ６０にコマンドを出力するタイミングを決定する（Ｓ２２）。具体的には、ステップＳ１４で出力したコマンドに係る効果音（メロディ）を１周期だけ発生するのに要する時間と、ステップＳ１６で作動を開始したタイマで計時された時間とにより、次に効果音を最初から出力するタイミングを決定する。例えば、ステップＳ１４で指定されたコマンドによって出力される効果音（一連のメロディ）が３０秒で終了するものであって、同一の効果音（１回当り１０秒）が３回繰り返される場合を考える。また、ステップＳ１６でスタートされたタイマにより計時された時間が１５秒であったとする。この場合には、ステップＳ１６で計時されたタイマが２０秒となるとき（すなわち、５秒後）に効果音を再開するためのコマンドを出力すると決定する。
コマンド出力タイミングが決定されると、次に、そのタイミングで音源ＩＣ６０に復帰コマンドを出力する（Ｓ２４）。ステップＳ２４で出力される復帰コマンドは、ステップＳ２０でリセットされた処理を再開させるコマンド（すなわち、音源ＩＣ６０に直前に出力されたコマンド）である。これにより、音源ＩＣ６０は、リセットされた処理を再開することとなる。
音源ＩＣ６０にコマンドが出力されると、再びタイマをリセットしてスタートし（Ｓ２６）、ステップＳ１０の処理に戻る。
【００２４】
次に、音源ＩＣ６０の処理を図７のフローチャートを参照して説明する。図７に示すように音源ＩＣ６０は、まず、ＣＰＵチップ５２からのコマンドを受信したか否かを判定する（Ｓ３０）。ＣＰＵチップ５２からのコマンドを受信していない場合〔ステップＳ３０でＮＯの場合〕には、ステップＳ３６に進んで作動中信号を出力する。したがって、音源ＩＣにコマンドを受信していない場合（すなわち、コマンドを待機する状態）でも、ＣＰＵチップ５２に作動中信号が出力されることとなる。
一方、ＣＰＵチップ５２からのコマンドを受信している場合〔ステップＳ３０でＹＥＳの場合〕にはステップＳ３２に進む。ステップＳ３２では受信したコマンドの解析を行う。コマンドが解析されると、その解析結果に基づいて音データの作成と出力処理を行い（Ｓ３４）、ＣＰＵチップ５２に作動中信号の出力を行う（Ｓ３６）。
【００２５】
上述の説明から明らかなように本実施例では、音源ＩＣ６０の処理が正常に行われている間は作動中信号が周期的に出力され、音源ＩＣ６０の処理が正常に行われなくなると作動中信号が出力されない。音制御基板５０のＣＰＵチップ５２は、音源ＩＣ６０からの作動中信号が途切れると音源ＩＣ６０の処理をリセットし、適切なタイミングで復帰させる。このようなＣＰＵチップ５２と音源ＩＣ６０の処理のタイミングチャートを図８に示している。図８は上からＣＰＵチップ５２から出力されるコマンド信号、ＣＰＵチップ５２から出力されるリセット信号、音源ＩＣ６０で行われる遊技処理の状態、音源ＩＣ６０から出力される作動中信号を示している。
図８に示すように、ＣＰＵチップ５２からコマンドが出力されると、音源ＩＣ６０の処理が開始される。音源ＩＣ６０の処理が正常に行われている間は、音源ＩＣ６０から作動中信号が周期的に出力される。音源ＩＣ６０の処理が何らかの原因でハングアップした状態となると、音源ＩＣ６０からの作動中信号が出力されなくなる。作動中信号が出力されなくなると、ＣＰＵチップ５２から音源ＩＣ６０にリセット信号が出力される。これによって、音源ＩＣ６０の処理はリセットされ、コマンド待機中の状態となる。ただし、図７の説明から明らかなように、このコマンド待機中においても音源ＩＣ６０の作動中信号は出力される。そして、ＣＰＵチップ５２は、リセット信号を出力後の所定のタイミングで復帰コマンドを出力する。復帰コマンドが出力されるタイミングは、次の周期の効果音（メロディ）の出力が開始されるタイミングとされる。復帰コマンドが出力されると、音源ＩＣ６０の遊技処理が再開される。
なお、作動中信号の出力周期は、音源ＩＣ６０で行われる遊技処理の内容に応じて適宜決定すれば良いが、その出力周期は短い（例えば、１単音の発生処理周期程度）ほど異常状態を早く検出でき、効果音の出力を再開する時期の決定精度も向上する。また、コマンド待ち状態においても作動中信号を出力することで、遊技装置（本実施例ではスピーカ６４）の駆動時以外にも異常が発生したことを検知することができる。
【００２６】
このように本実施例では、音源ＩＣ６０の処理が正常に行われなくなると音源ＩＣ６０から作動中信号が出力されなくなり、音源ＩＣ６０はＣＰＵチップ５２によりリセットされる。したがって、音源ＩＣ６０の上位の制御装置であるＣＰＵチップ５２によって音源ＩＣ６０の処理がリセットされるため、ＣＰＵチップ５２と音源ＩＣ６０の処理が不整合となることが防止される。
特に、ＣＰＵチップ５２は、次回周期の効果音が出力されるタイミングで復帰コマンドを音源ＩＣ６０に出力する。このため、スピーカ６４から出力される効果音が適切なタイミングで再開され、他の遊技装置（例えば、図柄表示器、ランプ装置等）と同期した遊技演出が可能となる。
【００２７】
【第２実施例】
次に、図９を参照して第２実施例に係る制御系の構成を説明する。図９に示すように第２実施例では、メイン制御装置７０と、メイン制御装置７０により制御されるサブ制御装置８０と、サブ制御装置８０により制御されるマゴ制御装置８６の３つの制御装置が直列に接続されている。メイン制御装置７０はサブ制御装置８０にコマンドを出力し、サブ制御装置８０はメイン制御装置７０からのコマンドに基づいてマゴ制御装置８６にコマンドを出力する。マゴ制御装置８６は、サブ制御装置８０から出力されたコマンドに基づいて所定の遊技処理を行う。また、マゴ制御装置８６は正常に処理が行われているあいだサブ制御装置８０に作動中信号を出力し、サブ制御装置８０は正常に処理が行われているあいだマゴ制御装置８６に作動中信号を出力する。したがって、メイン制御装置７０はサブ制御装置８０からの作動中信号を監視することでサブ制御装置８０が正常に処理を行っているか否かを判定でき、サブ制御装置８０はマゴ制御装置８６からの作動中信号を監視することでマゴ制御装置８６が正常に処理を行っているか否かを判定することができるようになっている。上記の構成は既に説明した実施例と略同一の構成である。
【００２８】
しかしながら、第２実施例では各制御装置７０，８０，８６がそれぞれウオッチドッグタイマ回路７６，８２，８８を有し、各制御装置７０，８０，８６が暴走するとウオッチドッグタイマ回路７６，８２，８８によりそれぞれリセットされる点で大きく異なる。以下、第１実施例と異なる点を中心に説明する。
第２実施例では、メイン制御装置７０のリセット端子にはＯＲ回路７４を介してリセットＩＣ６６の出力端子と、ウオッチドッグタイマ回路７６の出力端子が接続されている。リセットＩＣ６６は、電源投入時にリセット信号を出力する回路である。したがって、メイン制御装置７０は、電源投入時にはリセットＩＣ６６から出力されるリセット信号によりリセットされ、ＣＰＵの暴走等によりハングアップしたときはウオッチドッグタイマ回路７６によりリセットされる。
また、リセットＩＣ６６の出力端子は、ＯＲ回路７２を介してフリップフロップ６８のクリア端子ＣＬに接続されている。一方、ウオッチドッグタイマ回路７６の出力端子はフリップフロップ６８のクロック端子ＣＬＫに入力するようになっている。したがって、リセットＩＣ６６によりメイン制御装置７０がリセットされたときは、フリップフロップ６８の出力端子Ｑの状態は「０」となる。一方、ウオッチドッグタイマ回路７６によりメイン制御装置７０がリセットされたときは、フリップフロップ６８の出力端子Ｑの状態は「１」となる。なお、フリップフロップ６８のクリア端子には、メイン制御装置７０の出力端子の１つがＯＲ回路７２を介して接続される。したがって、フリップフロップ６８はメイン制御装置７０によってもクリアされるようになっている。
【００２９】
また、サブ制御装置８０のリセット端子にはＯＲ回路７８を介してリセットＩＣ６６の出力端子と、ウオッチドッグタイマ回路８２の出力端子が接続されている。このため、サブ制御装置８０は、電源投入時にはリセットＩＣ６６から出力されるリセット信号によりリセットされ、ＣＰＵの暴走等によりハングアップしたときはウオッチドッグタイマ回路８２によりリセットされる。また、マゴ制御装置８６のリセット端子にはＯＲ回路８４を介してサブ制御装置８０の出力端子の１つと、ウオッチドッグタイマ回路８８の出力端子が接続されている。このため、マゴ制御装置８６は、電源投入時等にはサブ制御装置８０から出力されるリセット信号によりリセットされ、ＣＰＵの暴走等によりハングアップしたときはウオッチドッグタイマ回路８８によりリセットされる。
【００３０】
次いで、メイン制御装置７０とサブ制御装置８０とマゴ制御装置８６の作用を説明する。
まず、電源投入がされてリセットＩＣ６６からリセット信号が出力されたときについて説明する。リセットＩＣ６６からリセット信号が出力されると、そのリセット信号はメイン制御装置７０とサブ制御装置８０のリセット端子に入力し、これらの制御装置７０，８０の処理を初期化する。また、リセットＩＣ６６から出力されたリセット信号は、フリップフロップ６８のクリア端子ＣＬに入力し、フリップフロップ６８の出力端子Ｑの状態は「０」となる。メイン制御装置７０は、リセット信号による初期化後に処理を開始すると、まず、フリップフロップ６８の出力端子から入力する信号の状態を検出する。検出された信号の状態は「０」であるため、リセットＩＣ６６によりリセットされたと判定し、サブ制御装置８０にマゴ制御装置８６をリセットするようコマンドを出力する。このコマンドを受信したサブ制御装置８０は、マゴ制御装置８６のリセット端子にリセット信号を出力してマゴ制御装置８６を初期化する。
したがって、電源投入によってリセットＩＣ６６からリセット信号が出力されたときは、全ての制御装置７０，８０，８６がリセットされる。
【００３１】
次に、メイン制御装置７０のＣＰＵが暴走してウオッチドッグタイマ回路７６によりリセットされたときについて説明する。ウオッチドッグタイマ回路７６によりリセットされたときは、ウオッチドッグタイマ回路７６から出力されたリセット信号がフリップフロップ６８のクロック端子ＣＬＫに入力するため、フリップフロップ６８の出力端子Ｑの状態は「１」となる。
初期化され処理を開始したメイン制御装置７０は、まず、入力端子Ｉの状態を検出する。入力端子Ｉの状態は「１」、すなわち、自己のＣＰＵの暴走によりリセットされているため、この場合はサブ制御装置８０にマゴ制御装置８６をリセットすることを指示するコマンドは出力されない。したがって、メイン制御装置７０がハングアップ等によりリセットされたときは、サブ制御装置８０とマゴ制御装置８６が正常に作動している限りこれらの制御装置８０，８６は処理を続けることとなる。このため、メイン制御装置７０がハングアップ等によりリセットされたときであっても、サブ制御装置８０やマゴ制御装置８６が正常に動作している限り遊技演出が途切れることなく行われる。
【００３２】
同様に、サブ制御装置８０のＣＰＵが暴走してウオッチドッグタイマ回路８２でリセットされたときは、メイン制御装置７０は正常に作動している限りその動作を続ける。また、マゴ制御装置８６も正常に作動している限り（すなわち、マゴ制御装置８６からの作動中信号を検出できるとき）、サブ制御装置８０はマゴ制御装置８６の処理をリセットしないようになっている。このため、マゴ制御装置８６が正常である限りその処理が続けられ、遊技演出が行われることとなる。
【００３３】
上述の説明から明らかなように第２実施例では、上位制御装置が自己のＣＰＵの暴走等により処理がリセットされたときであっても下位制御装置の処理が正常に行われている限り、下位制御装置の処理はリセットされない。このため、下位制御装置の処理による遊技演出が途切れることなく行われ、遊技演出がスムーズに行われる。
【００３４】
以上、本発明の好適な一実施例について詳細に説明したが、本発明は上述した例に限られることなく、当業者の知識に基づいて種々の変更、改良を施した形態で実施することができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】本実施形態に係る遊技装置の制御系の構成を示すブロック図
【図２】図１に示す上位制御装置の変形例を示すブロック図
【図３】上位制御装置に複数の下位制御装置が並列に接続された例を示すブロック図
【図４】上位制御装置に複数の下位制御装置が直列に接続された例を示すブロック図
【図５】本実施例に係る遊技機に装備される音声出力装置の制御系の構成を示すブロック図
【図６】音制御基板のＣＰＵで行われる処理手順を示すフローチャート
【図７】音制御基板の音源ＩＣの処理手順を示すフローチャート
【図８】音制御基板のＣＰＵから出力されるコマンドとリセット信号、並びに、音源ＩＣの状態と出力される作動中信号の状態を示すタイミングチャート
【図９】第２実施例に係る遊技機に装備される制御系の構成を示すブロック図
【符号の説明】
１０・・上位制御装置
１１・・コマンド出力回路
１２・・リセット信号出力回路
１３・・パルス信号受信回路
２０・・下位制御装置
２１・・遊技処理回路
２２・・パルス信号出力回路
３０・・遊技装置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a gaming machine having a higher-level control device and a lower-level control device that operates in accordance with a command from the higher-level control device. The present invention relates to a technique for returning to a normal state.
[0002]
[Prior art]
For example, a gaming machine such as a pachinko machine is provided with a host control device and a lower control device controlled by the host control device. The host control device outputs a command to the lower control device, and the lower control device performs a game process specified by the command from the host control device. The host control device performs other processing on the assumption that the lower control device is performing the game process specified by the command. For example, in a pachinko machine, the main control device (that is, the host control device) outputs a command to the display control device (that is, the lower control device). The display control device displays a game image on the image display device in accordance with a command from the main control device. Then, the main control device performs other processing (for example, opening / closing processing of a winning device) on the assumption that the game image designated by the command by the display control device is displayed on the image display device.
[0003]
[Problems to be solved by the invention]
  In the control configuration described above, the processing of the host control device is based on the assumption that the lower control device is operating normally. However, the game store where the gaming machine is installed is in an environment where electrical noise is likely to occur, and each control device equipped in the gaming machine cannot avoid the influence of electrical noise. Therefore, an abnormal state (for example, runaway or hang-up) in which each control device does not operate normally due to electrical noise or the like can occur. A control device that has entered an abnormal state cannot return to a normal state unless its operation is reset.
  The present invention provides a technique effective for resetting a control device in an abnormal state in a gaming machine..
[0005]
[Means, actions and effects for solving the problems]
  In order to solve the above-mentioned problem, a gaming machine according to claim 1 is connected to a main control device, a sub control device connected to the main control device, a mago control device connected to the sub control device, and a mago control device. Connected to a sub-control device and a gaming device that produces a gaming machineFirstWatchdog timerWhen,Second watchdog timer connected to the basket controllerIs provided. The main control device outputs a command to the sub control device, and the sub control device outputs a command to the mago control device based on the command output from the main control device, and also outputs a pulse-like output from the mago control device. The operating signal is monitored, and when the operating signal cannot be detected, the game control device is reset. The game control device controls the gaming device based on the command output from the sub-control device and A signal output circuit for periodically outputting the in-operation signal to the sub-control device during operation;FirstThe watchdog timer resets the sub control device when the sub control device does not operate normally.The second watchdog timer resets the mago control device when the mago control device does not operate normally,The sub-control deviceFirstWatchdog timerRresetEven whenDetects the in-operation signal output from the signal output circuit of the basket control deviceAs long asDo not reset the basket controller.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a control system of a gaming device equipped in a gaming machine according to an embodiment of the present invention. As shown in FIG. 1, the gaming machine of this embodiment includes a gaming device 30, and this gaming device 30 is controlled by the upper control device 10 and the lower control device 20. The gaming device 30 is one of various electric devices that operate in accordance with the progress of the game. For example, when the present invention is applied to a pachinko machine, the gaming device 30 includes a symbol display for displaying a gaming image, an audio output device for outputting sound effects, a lamp device for outputting effect light, and a pachinko machine according to the game result. It becomes a dispensing device that dispenses a ball.
[0011]
The host control device 10 is a control device that comprehensively controls each electric device equipped in the gaming machine. The host controller 10 includes at least a command output circuit 11, a reset signal output circuit 12, and a pulse signal reception circuit 13. The command output circuit 11 is a circuit that outputs a command (for causing the gaming apparatus 30 to perform a predetermined game operation) based on the game result. The reset signal output circuit 12 is a circuit that outputs a reset signal that resets the gaming process of the lower control device 20, and outputs a reset signal when the pulse signal receiving circuit 13 stops receiving a pulse signal. The pulse signal receiving circuit 13 is a circuit that receives a pulse signal output from the lower control device 20.
The command output circuit 11 can be configured by an IC circuit including a CPU, a ROM, a RAM, and the like. The command output circuit 11 can be connected to, for example, various sensors (for example, a sensor that detects a pachinko ball that has won a prize opening in the case of a pachinko machine) provided in the gaming machine. Then, a command may be created based on detection signals output from these sensors and output to the lower-level control device 20.
When the command output circuit 11 is composed of an IC circuit composed of a CPU, ROM, RAM, etc., this IC circuit can also function as the reset signal output circuit 12. That is, the IC circuit periodically monitors the pulse signal input to the pulse signal receiving circuit 13 (output from the low-order control device 20), and when the pulse signal input to the pulse signal receiving circuit 13 cannot be detected. Output a reset signal.
These circuits can be configured using various known electronic elements. For example, the reset signal output circuit 12 and the pulse signal receiving circuit 13 can be configured by flip-flops. In this case, an oscillation circuit is connected to the flip-flop, and when a predetermined number of pulse signals output from the oscillation circuit are input to the flip-flop, a signal (that is, a reset signal) is output to the lower-level control device 20. The operation of the flip-flop is reset by a pulse signal output from the lower control device 20. Therefore, as long as the pulse signal from the lower control device 20 is output, the operation of the flip-flop is not reset and the signal is not output from the flip-flop, and the signal is output when the pulse signal from the lower control device 20 is interrupted. Is done.
[0012]
The lower control device 20 performs a process of driving the gaming device 30 in accordance with a command output from the higher control device 10. The lower level control device 20 includes at least a game processing circuit 21 and a pulse signal output circuit 22. When the game processing circuit 21 receives a command output from the host control device 10, the game processing circuit 21 outputs a command signal (drive signal) corresponding to the received command to the gaming device 30. Thereby, the gaming apparatus 30 performs a gaming operation according to the command output from the host control apparatus 10. The pulse signal output circuit 22 is a circuit that periodically outputs a signal (that is, a pulse signal) to the host control device 10 while the game processing circuit 21 is normally processing. The game processing circuit 21 and the pulse signal output circuit 22 can be configured by an IC circuit including a CPU, a ROM, a RAM, and the like. In such a configuration, when the IC circuit receives a command output from the host control device 10, the IC circuit analyzes the received command and outputs a command signal to the gaming device based on the analysis result. Further, a pulse signal is output to the host control device 10 periodically (for example, every time one main routine process is completed).
In addition, when the processing performed in the game processing circuit 21 is performed in a predetermined order, the game processing circuit can be configured by a sequence controller. In this case, the pulse signal output circuit 22 may output a signal to the host controller 10 when one sequence process is completed.
In this embodiment, the upper control device 10 determines that the lower control device 20 is operating normally based on the pulse signal output from the lower control device 20 to the upper control device 10. However, a signal that is output from the lower level control device 20 to the higher level control device 10 is a signal that is in a HIGH state when the lower level control device 20 is operating normally, and that is in a LOW state when the lower level control device 20 is not operating normally. You may make it output. In this case, the host controller 10 can determine whether the lower controller 20 is operating normally according to the state of the signal output from the lower controller 20.
[0013]
In the embodiment described above, a command is output from the command output circuit 11 of the host control device 10 to the lower control device 20. The game processing circuit 21 of the lower-level control device 20 processes a command output from the higher-level control device and performs a process of outputting a command signal to the gaming device 30 (game process in the claims). While the game processing performed in the game processing circuit 21 is normally performed, a pulse signal is output from the pulse signal output circuit 22 of the lower control device 20 toward the higher control device 10. On the other hand, when the game processing performed in the game processing circuit 21 is not normally performed, the pulse signal from the pulse signal output circuit 22 of the lower control device 20 is not output. When the pulse signal is no longer output from the lower level control device 20, a signal is output from the reset signal output circuit 12 of the higher level control device 10. For this reason, the game processing circuit 21 of the lower level control device 20 is reset by the higher level control device 10. For this reason, the mismatch which arises between the high-order control apparatus 10 and the low-order control apparatus 20 is prevented.
[0014]
Note that after the lower control device 20 is reset, it is preferable to output a command instructing the reset game processing from the higher control device 10 again. Thereby, the game processing circuit 21 of the lower level control device 20 resumes the reset game processing, and the game effect is resumed in the game device 30. Therefore, the period during which no game effect is performed by the gaming apparatus 30 is shortened, and the uncomfortable feeling given to the player can be reduced.
[0015]
Here, there is a case where the gaming device 30 repeatedly performs a determined game effect. For example, the gaming device 30 may be an audio output device (typically a speaker) that repeatedly outputs a series of melodies, or a light emitting device (typically a lamp device) that repeatedly blinks in a predetermined pattern. In such a case, the game processing circuit 21 of the lower level control device 20 periodically repeats the game effect process corresponding to the game effect performed in the game device 30.
In the above configuration, when the game process is returned after reset, it is preferable to restart the game effect process at a timing when the game effect process in the next cycle will be started from the beginning unless it is reset. That is, the game effect restarted by the gaming device 30 is the same as the game effect performed on another device. For example, consider a case where the gaming device 30 is an audio output device and the game effect is to repeatedly output a series of melodies. Then, it is assumed that the game effect process is interrupted by resetting in the middle of outputting a series of melody. In such a case, if the game effect process is resumed when the game effect process of the next cycle will be started unless the game effect process is reset, the restored game effect (melody output) is reset. It is performed at exactly the same timing as the game effect performed. In gaming machines, generally, a plurality of gaming devices often perform a game effect synchronously, so if the reset game effect is restored at the same timing, the game effect of each gaming device can be consistent. It will be a thing.
[0016]
Therefore, in the embodiment described above, as shown in FIG. 2, the host control device 10 preferably further includes a timer circuit 14 and a return command output circuit 15. The timer circuit 14 is a circuit that measures the time elapsed since the command output from the command output circuit 11. As the timer circuit 14, for example, a counter circuit that counts clock signals of the oscillation circuit can be used. That is, by resetting the counter circuit at the timing when the command is output from the command output circuit 11 and starting counting, the time elapsed since the command output can be measured.
The return command output circuit 15 obtains the timing at which the next stage of the game effect process starts from the time counted by the timer circuit 14, and re-outputs the command at the obtained timing. That is, the host control device 10 knows the time required for the game effect process of the lower control device 20 to be performed for one cycle for each command. Since the command to be output is known, if the time elapsed since the command output (that is, approximately the same timing as the start of the game effect process by the lower level control device 20) is known, the game effect process starts from the beginning. The timing that would be done can be determined. Therefore, the return command output circuit 15 obtains the timing at which the next game effect process is started from the value of the timer circuit 14, and outputs a command at the obtained timing. The return command output circuit 15 can also be used as the command output circuit 11 and can be configured by an IC circuit including a CPU, a ROM, a RAM, and the like.
[0017]
The relationship between the host control device 10 and the lower control device 20 described above is as shown in FIG. 3. One host control device 10 and a plurality of lower control devices 20a and 20b connected to the host control device 10 are used. , 20c may be applied between each of them. That is, the host control device 10 outputs a command to each of the lower control devices 20a, 20b, and 20c, and each of the lower control devices 20a, 20b, and 20c performs a game process based on the command from the host control device 10. Each subordinate control device 20a, 20b, 20c outputs a pulse signal while each subordinate control device 20a, 20b, 20c is normally processing. When the pulse signal from any of the lower control devices 20a, 20b, and 20c is interrupted, the upper control device 10 outputs a reset signal toward the lower control device in which the pulse signal is interrupted. Inconsistency between the host control device 10 and each of the lower control devices 20a, 20b, and 20c is prevented, thereby preventing inconsistency between the lower control devices 20a, 20b, and 20c.
When a plurality of lower-level control devices 20a, 20b, and 20c are connected to one higher-level control device 10 in this way, it is preferable to provide the timer circuit 14 and the return command output circuit 15 shown in FIG. .
[0018]
Furthermore, the relationship between the above-described upper control device 10 and the lower control device 20 is as shown in FIG. 4 between the primary control device 10 and the secondary control device 20, and between the secondary control device 20 and the tertiary control device 30. It may be applied between. That is, the primary control device 10 outputs a command to the secondary control device 20. The secondary control device 20 outputs a command to the tertiary control device 30 according to the command output from the primary control device 10. The tertiary control device 30 performs a game process according to a command output from the secondary control device 20.
The secondary control device 20 outputs a pulse signal to the primary control device 10, and the tertiary control device 30 outputs a pulse signal to the secondary control device 20. When the pulse signal from the secondary control device 20 is interrupted, the primary control device 10 outputs a reset signal toward the secondary control device 20. Further, when the pulse signal from the tertiary control device 30 is interrupted, the secondary control device 20 outputs a reset signal toward the tertiary control device 30. Thus, the technique of the present invention can also be applied when a plurality of control devices are connected in series from the upper level to the lower level.
[0019]
[First embodiment]
Next, an example in which the technology according to the present invention is applied to an audio output device (speaker) of a pachinko machine and a control system that controls the audio output device will be described with reference to the drawings. FIG. 5 is a block diagram illustrating the configuration of the audio output device and a control system that controls the audio output device. As shown in FIG. 5, in this embodiment, a speaker 64 is provided as an audio output device, and this speaker 64 is controlled by a main control board 40 and a sound control board 50.
[0020]
The main control board 40 comprehensively controls the operation of various electric devices [speaker 64, symbol display (not shown), lamp device (not shown), payout device (not shown), etc.] equipped in the pachinko machine. It is a control device. On the main control board 40, a CPU chip 42 in which a CPU 44, a ROM 46, a RAM 48, etc. are integrated into one chip is mounted. The CPU 44 outputs a command to the sound control board 50 by executing the game control program stored in the ROM 46. The RAM 48 stores various data and input / output signals generated when the CPU 44 executes the game control program. Since the configuration and operation of the main control board 40 are the same as those of a known pachinko machine and do not particularly characterize the present invention, a detailed description thereof will be omitted.
[0021]
The sound control board 50 is a control device that performs a process of receiving a command output from the main control board 40, creating voice data based on the received command, and outputting the voice data to the speaker 64. A CPU chip 52, a sound source IC 60, and a D / A converter 62 are mounted on the sound control board 50.
The CPU chip 52 is an IC circuit in which the CPU 54, the ROM 56, and the RAM 58 are integrated into one chip. The CPU 54 operates in accordance with the game control program stored in the ROM 56, analyzes a command output from the main control board 40, and performs a process of outputting a command corresponding to the command to the sound source IC 60. Detailed processing of the CPU 54 will be described later in detail. In addition to the above game control program, the ROM 56 outputs a game effect (a series of melodies) from the speaker 64 once for each command to be output to the sound source IC 60 [time required for the game effect processing of the sound source IC 60 once. Is stored. The RAM 58 stores various data and input / output signals generated when the CPU 54 executes the game control program. The CPU chip 52 corresponds to a host controller in the claims.
[0022]
The sound source IC 60 is an IC circuit having a sequence function for creating and outputting sound data by executing predetermined processing in a predetermined order. The sound data output from the sound source IC 60 is predetermined for each command output from the CPU chip 52. The sound source IC 60 performs a process of periodically and repeatedly outputting a series of sound data designated by a command from the CPU chip 52. The sound data output from the sound source IC 60 is analog-converted by the D / A converter 62 and input to the speaker 64. Thereby, the sound effect (a series of melody) designated by the main control board 40 is repeatedly output from the speaker 64.
It should be noted that the single sound data that is the basis of the sound effect may be stored in advance in a ROM provided in the sound source IC 60. Alternatively, a ROM connected to the sound source IC 60 may be provided separately, and single sound data may be stored in this ROM. The single sound data stored in the ROM is read into the sound source IC 60 when creating sound effect data.
In addition, the sequence processing of the sound source IC 60 incorporates processing for outputting an operating signal (pulse signal) to the CPU chip 52. Therefore, as long as the sound source IC 60 performs processing normally, a pulse signal is output from the sound source IC 60 to the CPU chip 52. This sound source IC corresponds to a lower-level control device in the claims.
[0023]
  The processing of the CPU chip 52 mounted on the sound control board 50 and the processing of the sound source IC 60 will be described with reference to FIGS. FIG. 6 is a flowchart showing processing performed by the CPU chip 52, and FIG. 7 is a flowchart showing processing performed by the sound source IC 60.
  As shown in FIG. 6, the CPU chip 52 first determines whether or not a command has been received from the main control board 40 (S10). If no command is received (NO in step S10), the process proceeds to step S18. If a command is received (YES in step S10), the process proceeds to step S12.
  In step S12, the command output from the main control board 40 is analyzed. That is, it analyzes which sound effect the command output from the main control board 40 indicates. In the present embodiment, commands such as a command for designating a fluctuation pattern sound when a design is displayed on the design display in a variable manner, a command for designating a big hit fixed middle tone, a big hit middle tone, and the like are output from the main control board 40. In step S12, the command to which the received command corresponds is analyzed.
  When the commanded sound effect can be determined by analyzing the command, a command for outputting the determined sound effect is output to the sound source IC 60 (S14), and the timer circuit is started (S16).
  In step S18, it is determined whether the operating signal output from the sound source IC 60 has been interrupted. Specifically, a port to which an operating signal output from the sound source IC 60 is input is detected, and determination is made based on whether or not an operating signal is detected. If the operating signal is received (NO in step S18), the process returns to step S10 and the processes from step S10 are repeated.
  On the other hand, when the operating signal is not received (in the case of YES at step S18), a reset signal is output toward the sound source IC 60 (S20). Thereby, the processing of the sound source IC 60 is reset.
  In step S22, the timing for outputting a command to the sound source IC 60 is determined (S22). Specifically, the sound effect (melody) related to the command output in step S14 is calculated next by the time required for generating one cycle and the time counted by the timer started in step S16. Is determined from the beginning. For example, consider a case where the sound effect (a series of melody) output by the command specified in step S14 ends in 30 seconds and the same sound effect (10 seconds per time) is repeated three times. . Also, assume that the time measured by the timer started in step S16 is 15 seconds. In this case, it is determined that a command for restarting the sound effect is output when the timer timed in step S16 reaches 20 seconds (that is, after 5 seconds).
  When the command output timing is determined, a return command is output to the sound source IC 60 at that timing (S24). The return command output in step S24 is a command for restarting the process reset in step S20 (that is, a command output immediately before the sound source IC 60). As a result, the sound source IC 60 resumes the reset processing..
soundWhen a command is output to the source IC 60, the timer is reset and started again (S26), and the process returns to step S10.
[0024]
Next, processing of the sound source IC 60 will be described with reference to the flowchart of FIG. As shown in FIG. 7, the sound source IC 60 first determines whether or not a command from the CPU chip 52 has been received (S30). If a command from the CPU chip 52 has not been received (NO in step S30), the process proceeds to step S36 to output an operating signal. Therefore, even when a command is not received by the sound source IC (that is, in a state of waiting for a command), an operating signal is output to the CPU chip 52.
On the other hand, if a command is received from the CPU chip 52 [YES in step S30], the process proceeds to step S32. In step S32, the received command is analyzed. When the command is analyzed, sound data is created and output based on the analysis result (S34), and an operating signal is output to the CPU chip 52 (S36).
[0025]
As is apparent from the above description, in this embodiment, the operating signal is periodically output while the processing of the sound source IC 60 is performed normally, and the operating signal is output when the processing of the sound source IC 60 is not performed normally. Is not output. When the operating signal from the sound source IC 60 is interrupted, the CPU chip 52 of the sound control board 50 resets the processing of the sound source IC 60 and returns it at an appropriate timing. A timing chart of the processing of the CPU chip 52 and the sound source IC 60 is shown in FIG. FIG. 8 shows a command signal output from the CPU chip 52 from above, a reset signal output from the CPU chip 52, a state of game processing performed by the sound source IC 60, and an operating signal output from the sound source IC 60.
As shown in FIG. 8, when a command is output from the CPU chip 52, processing of the sound source IC 60 is started. While the processing of the sound source IC 60 is normally performed, an operating signal is periodically output from the sound source IC 60. If the processing of the sound source IC 60 is hung up for some reason, the operating signal from the sound source IC 60 is not output. When the operating signal is not output, a reset signal is output from the CPU chip 52 to the sound source IC 60. As a result, the processing of the sound source IC 60 is reset and enters a command waiting state. However, as is apparent from the description of FIG. 7, a signal indicating that the sound source IC 60 is in operation is output even during this command standby. Then, the CPU chip 52 outputs a return command at a predetermined timing after outputting the reset signal. The timing at which the return command is output is the timing at which the output of the sound effect (melody) in the next cycle is started. When the return command is output, the game processing of the sound source IC 60 is resumed.
The operating signal output cycle may be appropriately determined according to the content of the game processing performed by the sound source IC 60, but the shorter the output cycle (for example, the processing cycle of one single sound), the faster the abnormal state becomes. It can be detected, and the accuracy of determining when to resume the output of sound effects is improved. Further, by outputting the operating signal even in the command waiting state, it is possible to detect that an abnormality has occurred other than when the gaming apparatus (speaker 64 in this embodiment) is driven.
[0026]
As described above, in this embodiment, when the processing of the sound source IC 60 is not normally performed, the operating signal is not output from the sound source IC 60 and the sound source IC 60 is reset by the CPU chip 52. Therefore, since the processing of the sound source IC 60 is reset by the CPU chip 52 which is a higher-level control device of the sound source IC 60, the processing of the CPU chip 52 and the sound source IC 60 is prevented from becoming inconsistent.
In particular, the CPU chip 52 outputs a return command to the sound source IC 60 at the timing when the sound effect of the next cycle is output. For this reason, the sound effect output from the speaker 64 is restarted at an appropriate timing, and a game effect synchronized with other game devices (for example, a symbol display, a lamp device, etc.) becomes possible.
[0027]
[Second embodiment]
Next, the configuration of the control system according to the second embodiment will be described with reference to FIG. As shown in FIG. 9, in the second embodiment, there are three control devices: a main control device 70, a sub control device 80 controlled by the main control device 70, and a basket control device 86 controlled by the sub control device 80. Connected in series. The main control device 70 outputs a command to the sub control device 80, and the sub control device 80 outputs a command to the basket control device 86 based on the command from the main control device 70. The basket controller 86 performs a predetermined game process based on the command output from the sub controller 80. Further, the egg control device 86 outputs an operating signal to the sub-control device 80 during normal processing, and the sub-control device 80 outputs an operating signal to the magnet control device 86 during normal processing. Is output. Therefore, the main control device 70 can determine whether or not the sub control device 80 is normally processing by monitoring the operating signal from the sub control device 80. By monitoring the operating signal, it can be determined whether or not the basket control device 86 is normally processing. The above-described configuration is substantially the same as the above-described embodiment.
[0028]
However, in the second embodiment, each control device 70, 80, 86 has a watchdog timer circuit 76, 82, 88, and when each control device 70, 80, 86 goes out of control, the watchdog timer circuit 76, 82, 88. Greatly differs in that each is reset. Hereinafter, a description will be given focusing on differences from the first embodiment.
In the second embodiment, the reset terminal of the main controller 70 is connected to the output terminal of the reset IC 66 and the output terminal of the watchdog timer circuit 76 via the OR circuit 74. The reset IC 66 is a circuit that outputs a reset signal when the power is turned on. Therefore, the main control device 70 is reset by a reset signal output from the reset IC 66 when the power is turned on, and is reset by the watch dog timer circuit 76 when it is hung up due to a runaway of the CPU or the like.
The output terminal of the reset IC 66 is connected to the clear terminal CL of the flip-flop 68 through the OR circuit 72. On the other hand, the output terminal of the watchdog timer circuit 76 is input to the clock terminal CLK of the flip-flop 68. Accordingly, when the main control device 70 is reset by the reset IC 66, the state of the output terminal Q of the flip-flop 68 becomes “0”. On the other hand, when the main controller 70 is reset by the watchdog timer circuit 76, the state of the output terminal Q of the flip-flop 68 is "1". Note that one of the output terminals of the main controller 70 is connected to the clear terminal of the flip-flop 68 via the OR circuit 72. Therefore, the flip-flop 68 is also cleared by the main controller 70.
[0029]
  Further, the output terminal of the reset IC 66 and the output terminal of the watchdog timer circuit 82 are connected to the reset terminal of the sub-control device 80 via the OR circuit 78. Therefore, the sub control device 80 is reset by a reset signal output from the reset IC 66 when the power is turned on, and is reset by the watch dog timer circuit 82 when it is hung up due to a runaway of the CPU or the like. Further, one of the output terminals of the sub-control device 80 and the output terminal of the watchdog timer circuit 88 are connected to the reset terminal of the basket control device 86 via the OR circuit 84. For this reason, the egg control device86Is reset by a reset signal output from the sub-control device 80 when the power is turned on, and is reset by the watchdog timer circuit 88 when the CPU hangs up due to runaway of the CPU.
[0030]
Next, the operation of the main control device 70, the sub control device 80, and the basket control device 86 will be described.
First, a case where the power is turned on and a reset signal is output from the reset IC 66 will be described. When a reset signal is output from the reset IC 66, the reset signal is input to reset terminals of the main control device 70 and the sub control device 80, and the processing of these control devices 70 and 80 is initialized. Further, the reset signal output from the reset IC 66 is input to the clear terminal CL of the flip-flop 68, and the state of the output terminal Q of the flip-flop 68 becomes “0”. When the main control device 70 starts processing after initialization by a reset signal, the main control device 70 first detects the state of a signal input from the output terminal of the flip-flop 68. Since the state of the detected signal is “0”, it is determined that the reset IC 66 has reset, and a command is output to the sub control device 80 to reset the basket control device 86. The sub control device 80 that has received this command outputs a reset signal to the reset terminal of the basket control device 86 to initialize the basket control device 86.
Therefore, when a reset signal is output from the reset IC 66 when the power is turned on, all the control devices 70, 80, 86 are reset.
[0031]
Next, a case where the CPU of the main control device 70 runs away and is reset by the watchdog timer circuit 76 will be described. When reset by the watchdog timer circuit 76, the reset signal output from the watchdog timer circuit 76 is input to the clock terminal CLK of the flip-flop 68, so that the state of the output terminal Q of the flip-flop 68 is "1". Become.
The main controller 70 that has been initialized and started processing first detects the state of the input terminal I. Since the state of the input terminal I is “1”, that is, reset due to the runaway of its own CPU, in this case, a command for instructing the sub controller 80 to reset the basket controller 86 is not output. Therefore, when the main control device 70 is reset due to a hang-up or the like, as long as the sub control device 80 and the basket control device 86 are operating normally, these control devices 80 and 86 will continue processing. For this reason, even when the main control device 70 is reset due to a hang-up or the like, the game effect is performed without interruption as long as the sub control device 80 and the basket control device 86 are operating normally.
[0032]
Similarly, when the CPU of the sub-control device 80 runs away and is reset by the watchdog timer circuit 82, the main control device 70 continues its operation as long as it operates normally. In addition, as long as the egg control device 86 is operating normally (that is, when an operating signal from the egg control device 86 can be detected), the sub control device 80 does not reset the processing of the egg control device 86. Yes. Therefore, as long as the basket control device 86 is normal, the process is continued and a game effect is performed.
[0033]
As is apparent from the above description, in the second embodiment, as long as the processing of the lower-level control device is normally performed even when the higher-level control device is reset due to the runaway of its own CPU, etc. The processing of the control device is not reset. For this reason, the game effect by the process of the lower control device is performed without interruption, and the game effect is performed smoothly.
[0034]
The preferred embodiment of the present invention has been described in detail above. However, the present invention is not limited to the above-described example, and may be implemented in various modifications and improvements based on the knowledge of those skilled in the art. it can.
In addition, the technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a control system of a gaming device according to the present embodiment.
FIG. 2 is a block diagram showing a modification of the host controller shown in FIG.
FIG. 3 is a block diagram showing an example in which a plurality of lower-level control devices are connected in parallel to a higher-level control device.
FIG. 4 is a block diagram showing an example in which a plurality of lower-level control devices are connected in series to a higher-level control device.
FIG. 5 is a block diagram showing the configuration of the control system of the audio output device equipped in the gaming machine according to the embodiment.
FIG. 6 is a flowchart showing a processing procedure performed by the CPU of the sound control board.
FIG. 7 is a flowchart showing the processing procedure of the sound source IC on the sound control board.
FIG. 8 is a timing chart showing the command and reset signal output from the CPU of the sound control board, and the state of the sound source IC and the operating signal output.
FIG. 9 is a block diagram showing a configuration of a control system equipped in the gaming machine according to the second embodiment.
[Explanation of symbols]
10. High-level control device
11. Command output circuit
12 .. Reset signal output circuit
13. Pulse signal receiving circuit
20. Low-order control device
21 .. Game processing circuit
22..Pulse signal output circuit
30 ・・ Game equipment

Claims

メイン制御装置と、
メイン制御装置に接続されたサブ制御装置と、
サブ制御装置に接続されたマゴ制御装置と、
マゴ制御装置に接続されて遊技機の演出を行う遊技装置と、
サブ制御装置に接続された第１のウオッチドッグタイマと、
マゴ制御装置に接続された第２のウオッチドッグタイマ、
を備えるパチンコ遊技機であり、
メイン制御装置は、サブ制御装置にコマンドを出力し、
サブ制御装置は、メイン制御装置から出力されたコマンドに基づいてマゴ制御装置にコマンドを出力するとともに、マゴ制御装置から出力されるパルス状の作動中信号を監視し、前記作動中信号が検出できなかったときにマゴ制御装置をリセットし、
マゴ制御装置は、サブ制御装置から出力されたコマンドに基づいて遊技装置を制御するとともに、正常に作動している間前記作動中信号をサブ制御装置に向けて周期的に出力する信号出力回路を有し、
前記第１のウオッチドッグタイマは、サブ制御装置が正常に作動しなくなったときサブ制御装置をリセットし、
前記第２のウオッチドッグタイマは、マゴ制御装置が正常に作動しなくなったときマゴ制御装置をリセットし、
サブ制御装置は、前記第１のウオッチドッグタイマによりリセットされたときでも、マゴ制御装置の信号出力回路から出力される前記作動中信号を検出している限りマゴ制御装置をリセットしない
ことを特徴とするパチンコ遊技機。A main control unit;
A sub control unit connected to the main control unit;
A basket controller connected to the sub controller;
A gaming device connected to the mag control device to produce a gaming machine;
A first watchdog timer connected to the sub-control unit,
A second watchdog timer connected to the basket controller;
A pachinko machine equipped with
The main control unit outputs a command to the sub control unit,
The sub-control device outputs a command to the mago control device based on the command output from the main control device, and monitors the pulse-like operating signal output from the mago control device, and can detect the operating signal. If not, reset the Mag control device,
The mago control device controls a gaming device based on a command output from the sub-control device, and a signal output circuit that periodically outputs the operating signal to the sub-control device during normal operation. Have
The first watchdog timer resets the sub-control device when the sub-control device stops operating normally,
The second watchdog timer resets the mago control device when the mago control device does not operate normally,
Sub controller, when said Ri is reset by the first watchdog timer also not to reset the Mago controller as long as it detects the operation of the signal output from the signal output circuit of Mago controller Characteristic pachinko machine.