JP4307906B2 - 復調回路および光受信回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、無線信号を利用する移動体通信、あるいは、光ファイバ等の媒体中を伝送される光信号を利用する光通信等で使用されるバースト信号を受信する回路の復調回路に関するものである。
【0002】
【従来の技術】
バースト信号を利用する通信方式では、伝送信号にhighレベルの連続(あるいは”1”連続)や、lowレベルの連続(あるいは”0”連続)のように同符号連続パターンを含むので、復調回路は、このような同符号の連続信号に対して、少なくとも適用される通信方式に規定された連続長までは信号誤り無しで受信できることが求められる。
【0003】
また、バースト信号を利用する通信方式には、送信状態と受信状態とを時分割するものがあり、更に、送信状態と受信状態以外にも、その切替わりの間に休止状態(電源電圧は印加されているが送信も受信もしない状態)を有する場合がある。また、その通信方式の通信休止状態では、”1”あるいは”0”の同符号の長連パターンが受信されており、その状態から突然に”1”と”0”の符号が切り替わるパルス受信が開始され、受信終了時には、再び同符号で長連パターンの通信休止状態に戻る。バースト信号を復調する回路とは、上記した同符号の長連パターンとパルス受信の繰り返されるパルス信号を復調して、論理レベルの信号である復調出力あるいはその逆相の復調出力を出力する回路である。
【0004】
また、光信号の受信回路等のように受信するパルス信号の振幅が微小な場合には、そのパルス信号を復調する前に増幅する必要がある。例えば、キヤパシター結合を含む増幅器で受信したパルス信号を増幅する場合には、以下の3条件により出力信号のエンベロップ波形のピーク値や振幅値が変動する。したがって、バースト信号を復調する回路は、受信したパルス信号が以下のような条件により変動する増幅信号となった場合でも元のパルス信号の”1”と”0”に対応する論理出力を復調できる必要がある。
【0005】
(1)受信したパルス信号の振幅が線形増幅の領域であるか、あるいは、非線形増幅(リミット増幅)の領域であるか。
(2)”1”と”0”の比率の度合い。
(3)”1”あるいは”0”の同符号が長連する度合い。
【0006】
光信号の受信回路としては、例えば、受光信号を受光素子にて受信電流信号に変換し、前置増幅器にて受信電流信号を電圧信号に変換し、終段のオフセット補償主増幅器にて微小な前置増幅器の微小な出力電圧信号をオフセット補償を行いながら増幅し、コンパレータ素子にて論理レベルの信号に変換し、短時間の中で”1”/”0”変化が生じる受信動作時は、”1”/”0”パターン幅が良好な受信論理信号が得られるものが知られている(例えば、特許文献1参照)。
【0007】
また、光信号の受信回路としては、上記した特許文献1の構成に加えて、更に、オフセット補償主増幅器のピークホールド部がピーク値を維持できないような”0”連続時には、コンパレータ素子の出力を”0”状態にさせる固定値オフセット電源をコンパレータ素子に入力させる直前の最終段のオフセット補償部に付加することで、受信時の”0”が長連する受信休止状態時には、コンパレータ素子の論理出力を”0”に固定するものが知られている(例えば、特許文献2参照)。
【0008】
無線通信等に用いられるFSK信号を利用する通信方式では、その信号周波数と予め規定された搬送波周波数との差などの影響により、検波信号の直流電位にオフセット変動が発生する。この直流オフセット変動に追従するため、検波出力を平滑化し、その中心周波数を変化させることで検波回路出力の直流電位変動を抑制するものが知られている(例えば、特許文献3参照)。
【0009】
また、直流オフセット変動に追従するための他の例として、検波出力信号の最大レベルと最小レベルを検知すると共に、検波出力の直流電位変動に追従させて中間電位を生成し、その中間電位を比較回路の参照電位として用いることで、最終出力信号を得るものが知られている(例えば、特許文献4参照)。
【0010】
【特許文献1】
特開平8―84160号公報(第3頁、第1図)
【特許文献2】
特開平10―163828号公報(第3〜4頁、第1図)
【特許文献3】
米国特許第6104238号明細書抜粋
【特許文献4】
米国特許第5412692号明細書抜粋
【0011】
【発明が解決しようとする課題】
送受信あるいは休止状態を時分割する通信方式の受信装置では、受信状態に切替わった時点でバースト的に受信信号が到達し、その時の検波信号の直流電位が動的に変化する。従って、送受信あるいは休止状態を時分割する通信方式の場合には、動的に変化する直流電位を補償するのために、一般的に伝送信号の先頭にプリアンブルのパターンを付加している。しかし、このプリアンブルのパターン長は適用される無線通信方式により異なり、例えば、極めて短い(例えば4ビット程度)のプリアンブルのパターン長のものがある。そのように短いプリアンブルのパターン長で受信信号を復調するためには、動的な直流電位の変化に高速に追従する受信回路が必要である。
【0012】
ところが、一般的に、上記した同符号の連続信号を誤り無しに受信できる耐力と、直流電位の変化を高速に追従(補償)できる性能とは相反し、例えば、直流電位の変化に対する追従性を良くすると、同符号の連続信号を誤り無しに受信できる耐力は低下する。
【0013】
上記した特許文献1の回路構成では、受信休止状態など、”0”長連時には、オフセット補償動作によりコンパレータ素子の差動入力がゼロになるため、直流電位の変化に高速に追従する能力は向上するが、コンパレータ素子の論理出力が不定になる場合があるという問題があった。
【0014】
また、上記した特許文献2の回路構成では、同符号の連続信号を誤り無しに受信できる能力は向上するが、前段で実施されていたコンパレータ素子の論理出力の”1”/”0”パターン幅を良好に保つためのオフセット補償動作の効果が減少してしまうという問題があった。
【0015】
また、上記した特許文献3の回路構成では、同符号の連続信号を誤り無しに受信できる能力は向上するが、直流電位の変動を補償するために要する時間が検波出力を平滑化する時間とチヤンネル選択フィルタや検波回路の絶対遅延時間との総和となっているため、高次なフイル夕を適用した復調回路では、高速な直流電位補償が困難という問題があった。
【0016】
また、上記した特許文献4では、同符号の連続信号を誤り無しに受信できる能力は向上するが、同時に高速な直流電位補償を実現しようとすると検波出力の最大レベルおよび最小レベルを検出するための積分回路の時定数を小さくしなければならず、そうすると相反して同符号連続耐量が劣化してしまうという問題があった。
【0017】
本発明は、上述したような従来の問題を解決するためになされたものであって、直流オフセット変動の影響を抑制することで同符号の連続信号を誤り無しに受信できる能力を維持しつつ、直流電位の変化に高速に追従する能力も向上させたバースト信号の復調回路を、回路部品点数が少ないシンプルな構成で、かつ低消費電力となるように提供することを目的とする。
【0018】
【課題を解決するための手段】
上述の目的を達成するため本発明の復調回路は、“1”あるいは“0”の同符号長連パターンを含むパルス信号を受信し、前記パルス信号を復調して論理レベルの電圧信号を出力する復調回路であって、前記パルス信号の立ち上がりあるいは立ち下がりの電圧変化量を検出し、該電圧変化量に対応する微分信号を出力する微分回路部と、第1の基準電圧値、上位側電圧しきい値および下位側電圧しきい値が予め設定されており、前記微分信号が前記第1の基準電圧値から前記上位側電圧しきい値以上に変化した場合と、前記微分信号が前記第1の基準電圧値から前記下位側電圧しきい値以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、該ヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した復調信号を出力するヒステリシスコンパレータ部とを有し、前記ヒステリシスコンパレータ部は、前記微分信号が入力される第1の入力端子と、前記第1の基準電圧値が入力される第2の入力端子と、正相復調信号を前記復調信号の1つとして出力する第1の出力端子と、前記正相復調信号が反転された逆相復調信号を前記復調信号の他の1つとして出力する第2の出力端子と、を有する平衡型コンパレータ素子と、前記平衡型コンパレータ素子から出力される前記正相復調信号と前記第1の基準電圧値との間の電圧を分圧させて前記平衡型コンパレータ素子の第1の入力端子に正帰還させる第1の抵抗素子および第2の抵抗素子と、前記平衡型コンパレータ素子から出力される前記逆相復調信号と前記第1の基準電圧値との間の電圧を分圧させて前記平衡型コンパレータ素子の第2の入力端子に正帰還させる第3の抵抗素子および第4の抵抗素子と、を備え、前記微分回路部は、前記パルス信号の入力と前記平衡型コンパレータ素子の第1の入力端子とを接続して設けられる微分キャパシタと、前記第1の抵抗素子および前記第2の抵抗素子を含み、前記平衡型コンパレータ素子の第1の入力端子から見た合成入力抵抗とを備えることを特徴とする。
また、本発明の他の復調回路は、“1”あるいは“0”の同符号長連パターンを含むパルス信号を受信し、前記パルス信号を復調して論理レベルの電圧信号を出力する復調回路であって、前記パルス信号の立ち上がりあるいは立ち下がりの電圧変化量を検出し、該電圧変化量に対応する微分信号を出力する微分回路部と、第1の基準電圧値、上位側電圧しきい値および下位側電圧しきい値が予め設定されており、前記微分信号が前記第1の基準電圧値から前記上位側電圧しきい値以上に変化した場合と、前記微分信号が前記第1の基準電圧値から前記下位側電圧しきい値以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、該ヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した復調信号を出力するヒステリシスコンパレータ部とを有し、前記ヒステリシスコンパレータ部は、前記微分信号が入力される第1の入力端子と、前記第1の基準電圧値が入力される第2の入力端子と、正相復調信号を前記復調信号の1つとして出力する第1の出力端子と、前記正相復調信号が反転された逆相復調信号を前記復調信号の他の1つとして出力する第2の出力端子と、を有する平衡型コンパレータ素子を備え、前記微分回路部は、該微分回路部の正側入力端子に前記パルス信号が入力され、該微分回路部の負側入力端子に接地電圧が入力され、前記両入力の差動により正相微分信号および該正相微分信号を反転させた逆相微分信号を出力する差動アンプと、前記差動アンプの逆相微分信号の出力と該微分回路部の正側入力端子とを接続して設けられる第1の負帰還抵抗素子と、前記差動アンプの正相微分信号の出力と該微分回路部の負側入力端子とを接続して設けられる第2の負帰還抵抗素子と、前記パルス信号の入力と前記差動アンプの正側入力端子とを接続して設けられる第1の微分キャパシタと、接地電圧の入力と前記差動アンプの負側入力端子とを接続して設けられる第2の微分キャパシタとを備え、前記ヒステリシスコンパレータ部は、前記平衡型コンパレータ素子から出力される前記正相復調信号と前記差動アンプの正相微分信号との間の電圧を分圧させて前記平衡型コンパレータ素子の第1の入力端子に正帰還させる第1の抵抗素子および第2の抵抗素子と、前記平衡型コンパレータ素子から出力される前記逆相復調信号と前記差動アンプの逆相微分信号との間の電圧を分圧させて前記平衡型コンパレータ素子の第2の入力端子に正帰還させる第3の抵抗素子および第4の抵抗素子と、を備え、前記正相微分信号および前記逆相微分信号の何れか一方が前記上位側電圧しきい値以下から以上に変化した場合と、前記正相微分信号および前記逆相微分信号の何れか一方が前記下位側電圧しきい値以上から以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、該ヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した前記正相復調信号と前記逆相復調信号を出力することを特徴とする。
【0019】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
【0020】
(実施の形態1.)
図1は、本発明の実施の形態1の復調回路の構成を示すブロック図である。
図1の復調回路100は、”1”あるいは”0”の同符号長連パターンを含むパルス信号Viを受信し、前記パルス信号Viを復調して論理レベルの電圧信号である正相復調信号Qp/Qnを出力する復調回路である。復調回路100は、入力するパルス信号Viの立ち上がりあるいは立ち下がりの電圧変化量を検出し、電圧変化量に対応する微分信号Voを出力する微分回路部1と、入力する微分信号Voの電圧と比較するための第1の基準電圧値Vr1、上位側電圧しきい値VothHおよび下位側電圧しきい値VothLが予め設定され、入力する微分信号Voが第1の基準電圧値Vr1側から上位側電圧しきい値VothH以上に変化した場合と、入力する微分信号Voが第1の基準電圧値Vr1側から下位側電圧しきい値VothL以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、そのヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した正相復調信号Qp/Qnを出力するヒステリシスコンパレータ部2とから構成される。つまり、ヒステリシスコンパレータ部2は、入力端子より上位側電圧しきい値VothHとなる反転スレッショルドレベルを上回る微分信号Voが入力された場合には、正相復調信号Qpを反転させると共にその反転状態を保持し、下位側電圧しきい値VothLである再反転スレッショルドレベルを下回る次の逆相の微分信号Voが入力された場合には、正相復調信号Qpを再反転させると共にその再反転状態を保持する。
【0021】
図2は、図1の復調回路を光受信回路に用いた場合の構成の一例を示すブロック図である。
図2において、受光素子(PD)7aは、バイアス電圧が印加されるフォトダイオード等からなり受光レベルに応じた電流信号を出力する。前置増幅器7bは、前記受光レベルに応じた電流信号を、受光レベルに応じた電圧信号に変換する。多段増幅器7cは、受信したパルス信号を復調する前に増幅する多段の増幅器であり、キヤパシター結合を含んでもよい。多段増幅器7cがキャパシター結合を含む場合の出力は、前述したように(1)パルス信号の振幅が線形増幅領域であるか、あるいは、非線形増幅領域であるか、(2)”1”と”0”の比率の度合い、(3)”1”あるいは”0”の同符号が長連する度合いにより直流レベルが変動する。多段増幅器7cがキャパシター結合を含まない場合でも、電源電圧変動や音頭変動によって、出力直流レベルが変動する。
【0022】
図3は、図1の復調回路のさらに詳細な構成の一例を示すブロック図である。
図3の復調回路100aにおいて、ヒステリシスコンパレータ部2aは、微分信号Voが入力される正側入力端子(+)と、第1の基準電圧値Vr1が入力される負側入力端子(−)と、正相の復調信号Qpを出力する出力端子を有し、正負側入力間の差動入力電圧に対応する電圧を出力するコンパレータ素子10と、そのコンパレータ素子10の出力端子と正側入力端子(+)とを接続して設けられる第1の抵抗素子R1と、第1の基準電圧値Vr1の入力とコンパレータ素子10の正側入力端子(+)とを接続して設けられる第2の抵抗素子R2とを備える。微分回路部1aは、コンパレータ素子10の正側入力端子(+)側から見て第2の抵抗素子R2を含む合成入力抵抗と、パルス信号Viの入力と正側入力端子(+)とを接続して設けられる微分キャパシタCtとを備える。
【0023】
図3の復調回路100aでは、ヒステリシスコンパレータ部2aのコンパレータ素子10は、負側入力端子(−)に第1の基準電圧値Vr1が入力され、論理レベルの正相復調信号Qpが出力される。第1の抵抗素子R1と第2の抵抗素子R2は、コンパレータ素子10の正側入力端子(+)と正相復調信号Qpとに対する正帰還回路を構成しており、コンパレータ素子10の正側入力端子(+)からみた場合に、コンパレータ素子10からの論理レベルの正相復調信号Qpと第1の基準電圧値Vr1との電位差を分圧してコンパレータ素子10の正側入力端子(+)に入力させる合成入力抵抗となっている。微分回路部1aでは、微分キャパシタCtと第2の抵抗素子R2が、入力するパルス信号の電圧変位分を微分信号としてコンパレータ素子10の正側入力端子(+)に入力させる。
【0024】
また、本実施の形態1のヒステリシスコンパレータ部2aにおけるヒステリシス特性は以下のようにして得られる。
本実施例1のヒステリシスコンパレータ部2aでは、コンパレータ素子10の出力と第1の基準電圧値Vr1との間の電圧を、第1の抵抗素子R1と第2の抵抗素子R2とにより分圧してコンパレータ素子10の正側入力端子(+)に供給している。これにより、コンパレータ素子10の出力が正側入力端子(+)に帰還入力されており、コンパレータ素子10を正帰還動作させている。
【0025】
本実施の形態1のヒステリシスコンパレータ部2aでは、正側入力端子(+)に正帰還入力される電圧のレベルが、コンパレータ素子10の正負側入力間の差動入力電圧が出力電圧と正帰還量で決まるー定のスレッショルド電圧より小さい間(差動入力電圧の正負極性が変わらない、出力を保つ入力レベルが確保されている間)は、それ以前のH/Lの論理出力状態を維持し、微分入力が論理出力を反転させるスレッショルド電圧を超過する時(差動入力電圧の極性が反転する時)に、正帰還動作の効果により論理出力状態を急速に反転させている。
【0026】
そのため、本実施の形態1のヒステリシスコンパレータ部2aでは、入力する微分信号Voの電圧と比較するための第1の基準電圧値Vr1、上位側電圧しきい値VothHおよび下位側電圧しきい値VothLを予め設定した。そして、微分信号Voが第1の基準電圧値Vr1側から上位側電圧しきい値VothH以上に変化した場合と、微分信号Voが第1の基準電圧値Vr1側から下位側電圧しきい値VothL以下に変化した場合に出力Qpの電圧レベル(論理状態)の状態を反転させ、次に再びその出力Qpを再反転させる負または正の微分信号Voが入力されるまで、その反転された出力Qpの状態を維持する。
【0027】
上記したように入力電圧が上位側ありは下位側のしきい値を超えるまでは元の電圧レベル(論理出力状態)を維持する入出力特性はヒステリシス特性であることから、コンパレータ素子10と抵抗R1、R2等から構成される回路はヒステリシスコンパレータとなる。
このようにして本実施の形態1のヒステリシスコンパレータ部2aは、ヒステリシス特性に基づき、入力電圧を論理レベルの電圧信号に変換した正相復調信号Qpを出力する。
【0028】
また、実施の形態1で微分回路1aを用いる理由としては、以下のようになる。
ヒステリシスコンパレータ部2aが上記したようにヒステリシス特性を有することから、論理出力を反転させる動作を開始させるためのしきい値を超える電圧入力は、認識できる範囲内であれば短い時間だけ維持できればよく、その後は正帰還動作によって反転動作が継続されるのでしきい値を超える電圧の入力を維持する必要が無くなる。つまり、本実施の形態のように、入力するパルス信号Viのパルス立ち上がりおよび立ち下がりのエッジを検出して微分し、そのエッジに対応する短時間だけ電圧を出力する微分回路で良いことになる。
【0029】
そのエッジに対応する短時間とは、ヒステリシスコンパレータ部2aの出力が反転動作可能な時間より長く、かつ、パルス信号Viの1タイムスロット時間幅より短い時間であり、すなわち、本実施の形態1の微分回路1aは、上記した短時間以上の時間だけ、第1の基準電圧値Vr1側から上位側電圧しきい値VothHあるいは下位側電圧しきい値VothLを超える正あるいは負の微分信号Voをヒステリシスコンパレータ部2aの入力に供給するという反転条件を満足できれば良い。
【0030】
また、図3の微分回路部1aで微分信号の時定数を決める微分抵抗は、反転動作を行っている間のみは正帰還により等価的に大きな値になって非線形に変化するが、コンパレータ素子10の出力Qpが変動しないで固定値である場合には、概ね第2の抵抗素子R2の値で良い。
【0031】
図4は、図3のヒステリシスコンパレータ部2aのさらに具体的な回路構成の例を示す回路図である。
図4のヒステリシスコンパレータ部151(=2a)では、電源電位Vccと回路アース電位Veeの間に、バイポーラトランジスタT1,T2,T3と、抵抗Rc1,Rc2からなるコンパレータ素子10が設けられる。バイポーラトランジスタT1と抵抗Rc1が直列に接続され、バイポーラトランジスタT2と抵抗Rc2が直列に接続されている。また、吸い込み電流I1は、抵抗Rc1,Rc2のどちらかー方に流れる。バイポーラトランジスタT1のベース部に微分信号が入力され、バイポーラトランジスタT2のベース部に第1の基準電圧値Vr1が入力される。バイポーラトランジスタT3のエミッタ部から正相復調信号Qpが出力される。
【0032】
図5は、図3の復調回路に第1の基準電圧値Vr1を供給する具体的な回路構成の例を示す回路図である。
図5の回路152では、電源電位Vccと回路アース電位Veeの間に、バイポーラトランジスタT1と抵抗Rc1が設けられ、抵抗Rc1の一方の端部がバイポーラトランジスタT1のベースに接続されている。第1の基準電圧値Vr1は、バイポーラトランジスタT1のエミッタ部から出力される。
【0033】
次に、本実施の形態1の動作について説明する。
図6(a)〜(d)は、図1の復調回路の入出力信号の波形図である。
図6(a)が復調回路に入力するパルス信号Vi、図6(b)がパルス信号Viの微分信号出力Vo、図6(c)がヒステリシスコンパレータ部2の正相の正相復調信号Qp、図6(d)がヒステリシスコンパレータ部2の逆相の逆相復調信号Qnを示す図である。なお、図6(d)は、図6(c)のヒステリシスコンパレータ部2aの出力が反転された逆相電圧であり(実施例2)で用いられる。また、図6(b)の電圧VothHは、ヒステリシスコンパレータ部2の出力を、”H”状態に反転させる判断をするために必要な上位側電圧しきい値であり、電圧VothLは、ヒステリシスコンパレータ部2の出力を、”L”状態に反転させる判断をするために必要な下位側電圧しきい値であり、電圧Vr1は、第1の基準電圧値である。
【0034】
本実施の形態1の復調回路では、図6(a)のVi入力における立ち上がりあるいは立ち下がりパルスエッジが発生するタイミングで、図6(b)に示すように第1の基準電圧値Vr1側から上位側電圧しきい値VothH或いは下位側電圧しきい値VothLを正あるいは負に短時間超える微分出力が出力される。この場合の短時間は、この図6(b)の微分出力の電圧は、図6(a)の各パルスのパルスエッジのタイミングでは各しきい値を超えるが、その後にはパルスエッジほど急峻ではないが急速に減少して各しきい値以下になる時間である。また、図6(a)の最初のパルスの場合には、図6(b)の微分出力は最終的に基準値電圧Vr1のレベルまで減少して落ち着く。なお、図6(b)の上位側電圧しきい値VothH或いは下位側電圧しきい値VothLは、正帰還抵抗である第1の抵抗素子R1および第2の抵抗素子R2の比と、基準電圧Vr1とを適宜な値に設定することにより適切な値に設定することができる。
【0035】
図6(c)は、例えば、図3のヒステリシスコンパレータ部2aから出力される正相の復調出力であり、図6(b)の微分出力が上位側電圧しきい値VothHを上位側に超えた場合には、パルス電圧Qpが基準電圧Vr1から立ち上がって出力され、ヒステリシス特性により一定値が維持される。しかし、この状態で、次に、図6(b)の微分出力が下位側電圧しきい値VothLを下位側に超えた場合には、パルス電圧Qpが立ち下がって基準電圧Vr1のレベルに戻っている、すなわち、図6(c)のパルスは、図6(a)のパルスエッジと同じタイミングかつ同じ側にパルス電圧Qpが立ち上がり/立ち下がって出力される。
【0036】
ところで、図6(a)の2番目のパルスの場合には、パルス信号Viの信号電圧が最初は”H”状態の電圧であるが、緩やかにその”H”状態の電圧よりも変動電圧dViだけ低いレベルの電圧に変動している。この電圧変動は、電源電圧が変動する場合に発生することがある。この変動するパルス信号Viに基づく微分出力の影響(誤動作)は、ヒステリシス特性を利用することにより防止することができる。
【0037】
図6(b)の微分出力でも2番目のパルスの場合には、パルス信号Viが緩やかな一定勾配で変動しているのに対応する負極性の微分電圧dVoが発生するが、この微分電圧dVoは、第1の基準電圧値Vr1側から上位側電圧しきい値VothH或いは下位側電圧しきい値VothLまでの電圧よりも小さい値であるので、図6(c)のヒステリシスコンパレータ部2aから出力される電圧を変化させない。より具体的には、図6(a)の2番目のパルス信号Viの”H”状態では、パルス信号Viの信号電圧がH状態の電圧より変動電圧dViのレベルだけ低い電圧に向けて緩やかに変動(減少)するが、図6(b)では、その変動の微分出力への影響電圧が小さく、下位側電圧しきい値を超えない。従って、図6(c)のヒステリシスコンパレータ部2aの論理出力は反転しないで一定値が出力され、図6(a)の2番目のパルス信号Viにおける”H”状態の電圧変動の影響を防止してパルス信号の電圧を出力できることになる。
【0038】
このように本実施の形態の復調回路は、コンパレータ素子10に簡単な正帰還をかけるヒステリシスコンパレータ部2aと、ヒステリシスコンパレータ部2aの入力抵抗R1およびR2と微分キャパシタCtとから構成する微分回路部1aという比較的単純な構成であり、ヒステリシスコンパレータ部2aの状態を維持するヒステリシス特性により、正相復調信号Qpにおけるどんな長連の”H”状態の維持、あるいは、”L”状態の維持でも可能となる。
【0039】
さらに、本実施の形態の復調回路は、以下の効果を有している。
(A1)従来回路に比べて、回路要素数の少ないシンプルな構成の復調回路を実現できる。
(A2)回路要素数が少ないので、低消費電力な復調回路となる。
(A3)増幅段のオフセットの影響を受けない復調回路となる。
(A4)特別な積分(直流検出)回路やピークホールド回路を必要とせず、休止状態から受信が開始される際に、その冒頭のパルス信号から受信できる。
【0040】
(実施の形態2.)
図7は、本発明の実施の形態2の復調回路の構成の一例を示すブロック図である。
図7の復調回路100bでは、実施の形態1と異なりコンパレータ素子10の負側入力端子(−)にパルス信号Viが入力される。そのため、ヒステリシスコンパレータ部2bの出力Qnは、パルス信号Viに対する逆相信号となる。その他の構成については、実施の形態1と同様である。
【0041】
図7の復調回路100bにおいて、ヒステリシスコンパレータ部2bは、微分信号Voが入力される負側入力端子(−)と、第1の基準電圧値Vr1が入力される正側入力端子(+)と、逆相の復調信号Qnを出力する出力端子を有し、正負側入力間の差動入力電圧に対応する電圧を出力するコンパレータ素子10と、そのコンパレータ素子10の出力端子と正側入力端子(+)とを接続して設けられる第1の抵抗素子R1と、第1の基準電圧値Vr1とコンパレータ素子10の正側入力端子(+)とを接続して設けられる第2の抵抗素子R2とを備える。微分回路部1bは、コンパレータ素子10の負側入力端子(−)側から見て、第1の基準電圧値Vr1とコンパレータ素子10の負側入力端子(−)とを接続して設けられる第3の抵抗素子R3を含む合成入力抵抗と、パルス信号Viの入力と負側入力端子(−)とを接続して設けられる微分キャパシタCtとを備える。
【0042】
図7の復調回路100bでは、ヒステリシスコンパレータ部2bのコンパレータ素子10は、正側入力端子(+)に第1の基準電圧値Vr1と逆相復調信号Qnとの間の電圧を、第1の抵抗素子R1と第2の抵抗素子R2とで分圧した電圧が入力され、負側入力端子(−)に微分信号Voが入力され、論理レベルの逆相復調信号Qnが出力される。第1の抵抗素子R1と第2の抵抗素子R2は、コンパレータ素子10の正側入力端子(+)と逆相復調信号Qnとに対する正帰還回路を構成しており、コンパレータ素子10の正側入力端子(+)からみた場合に、コンパレータ素子10からの論理レベルの逆相復調信号Qnと第1の基準電圧値Vr1との電位差を分圧してコンパレータ素子10の正側入力端子(+)に入力させる合成入力抵抗となっている。微分回路部1bでは、微分キャパシタCtと第3の抵抗素子R3が、入力するパルス信号の電圧変位分を微分信号としてコンパレータ素子10の負側入力端子(−)に入力させる。
【0043】
図7の微分回路部1bでは、微分抵抗は概ね第3の抵抗素子R3の値となる。このため微分キャパシタCtの容量を大きな値としても小さな微分時定数を実現することができ、大きな逆相微分信号Vonを得ることができる。
【0044】
このように本実施の形態の復調回路も、実施の形態1と同様に、比較的単純な構成で低消費電力であり、休止状態から受信が開始される際の冒頭パルス信号から受信でき、増幅段のオフセットの影響を受けないようにすることができる。
【0045】
(実施の形態3.)
図8は、本発明の実施の形態3の復調回路の構成の一例を示すブロック図である。
図8の復調回路100cの微分回路部1cでは、入出力間に負帰還抵抗素子Rfが接続され、コンパレータ素子10の負側入力端子(−)に逆相微分信号Vonを出力する逆相出力アンプ30と、逆相出力アンプ30の入力端子とパルス信号Viの入力端子との間に設けられる微分キャパシタCtとを備える。ヒステリシスコンパレータ部2cは、負側入力端子(−)に逆相出力アンプ30の逆相微分信号出力Vonが接続されて、論理レベルの正相復調信号Qpを出力するコンパレータ素子10と、論理レベルの正相復調信号Qpとコンパレータ素子10の正側入力端子(+)とを接続して設けられる第1の抵抗素子R1と、コンパレータ素子10の正側入力端子(+)と第1の基準電圧値Vr1との間に設けられる第2の抵抗素子R2とから構成される。
【0046】
図9は、図8の逆相出力アンプ30の具体的な回路構成の例を示す回路図である。
図9の逆相出力アンプ回路153(=30)では、電源電位Vccと回路アース電位Veeの間に、バイポーラトランジスタT1,T2が設けられ、抵抗Rcの一方の端部が電源電位Vcc,他方の端部がバイポーラトランジスタT1のコレクタに接続される。微分キャパシタCtと負帰還抵抗素子Rfとが直列に接続され、パルス信号Viは微分キャパシタCtを介してバイポーラトランジスタT1のベースに入力され、さらに、負帰還抵抗素子Rfを介して逆相微分信号Vonが出力される。逆相微分信号Vonは、バイポーラトランジスタT2のエミッタ部から出力される。
【0047】
図8の微分回路部1cでは、微分抵抗は、負帰還抵抗素子Rfを逆相出力アンプ30のゲインで割った小さな値となる。このため微分キャパシタCtの容量を大きな値としても小さな微分時定数を実現することができ、大きな逆相微分信号Vonを得ることができる。
【0048】
このように本実施の形態の復調回路も、実施の形態1および2と同様に、比較的単純な構成で低消費電力であり、休止状態から受信が開始される際の冒頭パルス信号から受信でき、増幅段のオフセットの影響を受けないようにすることができる。
【0049】
(実施の形態4.)
図10は、本発明の実施の形態4の復調回路の構成の一例を示すブロック図である。
図10に示した本実施の形態4の復調回路100dは、実施の形態1のヒステリシスコンパレータ部2aを平衡型のヒステリシスコンパレータ部2dに置き換えることに加え、コンパレータ素子20の負側入力端子(−)に正帰還をかけるために、逆相復調信号Qnと第1の基準電圧値Vr1との間の電圧を第3の抵抗素子R3と共に用いて分圧する第4の抵抗素子R4が加えられている。その他の構成については、実施の形態1と同様である。
【0050】
図10の復調回路100dの平衡型のヒステリシスコンパレータ部2dは、正相復調信号Qpと逆相復調信号Qnとを出力できる平衡型のコンパレータ素子20と、正相復調信号Qpと第1の基準電圧値Vr1との間の電圧を分圧してコンパレータ素子20の正側入力端子(+)に正帰還をかける第1の抵抗素子R1および第2の抵抗素子R2と、逆相復調信号Qnと第1の基準電圧値Vr1との間の電圧を分圧してコンパレータ素子20の負側入力端子(−)に正帰還をかける第3の抵抗素子R3および第4の抵抗素子R4とを備える。復調回路100dの微分回路部1dは、コンパレータ素子20の正側入力端子(+)とパルス信号Viの入力端子との間に設けられる微分キャパシタCt1と、コンパレータ素子20の正側入力端子(+)側から見て第2の抵抗素子R2を含む合成入力抵抗とから構成される。
【0051】
本実施の形態では、上記のようにコンパレータ素子20の出力が正相復調信号Qpと逆相復調信号Qnの2系統に増加してはいるが、コンパレータ素子20において、入出力間に正帰還をかけることと、出力にヒステリシス特性を持たせる点については、実施の形態1と同様である。
【0052】
実施の形態1の図3の復調回路100aで、H/Lの各保持状態におけるコンパレータ素子10に入力する各差動入力電圧をVichおよびViclとし、コンパレータ素子10の正相および逆相の各出力電圧をVqhおよびVqlとすると、各差動入力電圧をVichおよびViclは、次の数式(1)、(2)のように示すことができる。(*は乗算を表わす)
Vich=(Vqh−Vr1)*R2/(R1+R2) ・・・(1)
Vicl=(Vql−Vr1)*R2/(R1+R2) ・・・(2)
【0053】
ここで、コンパレータ素子10の出力のHの保持状態とLの保持状態とを揃えるためには、Vich=−Viclとする必要があり、以下の数式(3)に示すようにVr1の値が制限される。
Vqh−Vr1=−(Vql−Vr1) → Vr1=(Vqh+Vql)/2 ・・・(3)
【0054】
ここで仮に、Vr1を数式(3)を満たさない値にすると、Vich=−Viclにならないため、コンパレータ素子10の出力の一方の保持状態が悪くなったり、或いは、コンパレータ素子10における反転動作の遅延時間が、H→L、L→Hで差が生じるようになる。
【0055】
また、コンパレータ素子10が安定して状態保持できる(過入力状態にする)ようにするためには、コンパレータ素子10の利得をAcとすると、次の数式(4)の条件を必ず満足させる必要がある。
Vich>(Vqh−Vql)/Ac , −Vicl>(Vqh−Vql)/Ac ・・・(4)
【0056】
この数式(4)の条件は、正帰還第1の抵抗素子R1,第2の抵抗素子R2およびVr1で設定することができる。
【0057】
実施の形態4の図10の復調回路100dでは、コンパレータ素子20の正相復調信号Qpおよび逆相復調信号QnのH状態の出力電圧が(Vqh)であり、L状態の出力電圧が(Vql)とした場合、コンパレータ素子20の各状態に対応する差動入力電圧Vich及びViclは、
Vich=(Vqh-Vr1)*R2/(R1+R2)-(Vql-Vr1)*R4/(R3+R4)
(QpがH状態、QnがL状態)・・・(5)
Vicl=(Vql-Vr1)*R2/(R1+R2)-(Vqh-Vr1)*R4/(R3+R4)
(QpがL状態、QnがH状態)・・・(6)
となる。
【0058】
ここで、次の数式(7)が成り立つとすると、数式(5)及び(6)の条件は、次の数式(8)及び(9)のように変わる。
K=R2/(R1+R2)=R4/(R3+R4) ・・・・・・(7)
Vich=(Vqh−Vql)*K
(QpがH状態、QnがL状態) ・・・(8)
Vicl=(Vql−Vqh)*K
(QpがL状態、QnがH状態) ・・・(9)
【0059】
つまり、本実施の形態では、数式(7)を成り立たせることで、Vr1に無関係にVich=−Viclを成立させることができる。
【0060】
従って、本実施の形態の復調回路も、上記した各実施の形態と同様に、比較的単純な構成で低消費電力であり、休止状態から受信が開始される際の冒頭パルス信号から受信でき、増幅段のオフセットの影響を受けないようにすることができる。また、本実施の形態4では、第1の基準電圧値Vr1の変動に対する許容値量が増加し、この回路の設計の自由度を増加させることができる。さらに、回路の電源電圧や温度が変動すると一般的にVr1が変動するが、このVr1の値の変動を許容できる。また、実施の形態4では、実施の形態1〜3では困難であったVich=−Viclを容易に実現できる。
【0061】
(実施の形態5.)
図11は、本発明の実施の形態5の復調回路の構成の一例を示すブロック図である。
図11に示した本実施の形態5の復調回路100eの微分回路部1eは、正側入力端子(+)と逆相微分信号Vonの出力端子との間に第1の負帰還抵抗素子Rf1を接続し負側入力端子(−)と正相微分信号Vopの出力端子との間に第2の負帰還抵抗素子Rf2を接続する差動アンプ40と、パルス信号Viの入力端子と差動アンプ40の正側入力端子(+)との間に接続される微分キャパシタCt1と、グランド接続端子と差動アンプ40の負側入力端子(−)との間に接続される微分キャパシタCt2とを備える。また、平衡型のヒステリシスコンパレータ部2eは、実施の形態4と同様に正相復調信号Qpと逆相復調信号Qnとを出力できるコンパレータ素子20と、正相復調信号Qpと差動アンプ40の正相出力端子との間の電圧を分圧してコンパレータ素子20の正側入力端子(+)に正帰還をかける第1の抵抗素子R1および第2の抵抗素子R2と、逆相復調信号Qnと差動アンプ40の逆相出力端子との間の電圧を分圧してコンパレータ素子20の負側入力端子(−)に正帰還をかける第3の抵抗素子R3および第4の抵抗素子R4とから構成される。また、平衡型のヒステリシスコンパレータ部2eは、正相微分信号Vopおよび逆相微分信号Vonの何れか一方が上位側電圧しきい値以下から以上に変化した場合と、正相微分信号Vopおよび逆相微分信号Vonの何れか一方が下位側電圧しきい値以上から以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、そのヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した正相復調信号Qpと逆相復調信号Qnを出力する。
【0062】
図12は、図11の復調回路の具体的な回路構成の一例を示す回路図である。図12の微分回路部111(=1e)では、電源電位Vccと回路アース電位Veeの間に、バイポーラトランジスタT1,T2,T3,T4と、抵抗Rc1,Rc2からなる差動アンプ40が設けられる。バイポーラトランジスタT1と抵抗Rc1が直列に接続され、バイポーラトランジスタT2と抵抗Rc2が直列に接続されている。また、吸い込み電流I1は、抵抗Rc1,Rc2のどちらかー方に流れる。バイポーラトランジスタT1のベース部にパルス信号Vipが入力され、バイポーラトランジスタT2のベース部に逆相のパルス信号Vinが入力される。バイポーラトランジスタT3のエミッタ部から正相の微分信号Vopが出力され、バイポーラトランジスタT4のエミッタ部から逆相の微分信号Vonが出力される。
【0063】
また、ヒステリシスコンパレータ部201(=2e)では、電源電位Vccと回路アース電位Veeの間に、バイポーラトランジスタT5,T6,T7,T8と、抵抗Rc3,Rc4からなるコンパレータ素子20が設けられる。バイポーラトランジスタT5と抵抗Rc3が直列に接続され、バイポーラトランジスタT6と抵抗Rc4が直列に接続されている。また、吸い込み電流I3は、抵抗Rc3,Rc4のどちらかー方に流れる。バイポーラトランジスタT5のベース部に正相の微分信号Vopが入力され、バイポーラトランジスタT6のベース部に逆送の微分信号Vonが入力される。バイポーラトランジスタT7のエミッタ部から正相の正相復調信号Qpが出力され、バイポーラトランジスタT8のエミッタ部から逆相の逆相復調信号Qnが出力される。
【0064】
ここで比較のために、例えば、図8に示した実施の形態3の復調回路100cの場合には、Vich=−Viclとするためには、Vr1等の値に制限が生じることについて説明する。
【0065】
実施の形態3の復調回路100cの逆相出力アンプ30の出力バイアス電圧(保持時の電圧)をVabとし、H/Lの各保持状態におけるコンパレータ素子10に入力する各差動入力電圧をVichおよびViclとし、コンパレータ素子10のH状態の出力電圧をVqhとし、L状態の出力電圧をVqlとすると、各保持状態の差動入力電圧VichおよびViclは、次の数式(10)、(11)のように示すことができる。
Vich=(Vqh−Vr1)*R2/(R1+R2)+Vr1−Vab ・・・(10)
Vicl=(Vql−Vr1)*R2/(R1+R2)+Vr1−Vab ・・・(11)
【0066】
ここで、K=R2/(R1+R2)とおいて、Vich=−Viclとなる条件を求めると、次の数式(12)のように示される。
(Vqh+Vql)+2((1−K)*Vr1−Vab)=0 ・・・・・・(12)
【0067】
すなわち、Vich=−Viclとなる条件を満足するためには、数式(12)を満足する必要があるので、K,Vr1,Vabの間には数式(12)に示した一定の制約を有していることがわかる。
【0068】
しかし、図11に示した実施の形態5の復調回路100eでは、H/Lの各保持状態におけるコンパレータ素子20に入力する各差動入力電圧をVichおよびViclとし、コンパレータ素子20の正相復調信号Qpおよび逆相復調信号QnのそれぞれのH状態の出力電圧が同じ(Vqh)であり、それぞれのL状態の出力電圧が同じ(Vql)であり、差動アンプ40の出力バイアス電圧(保持時の電圧)をVabとすると、各差動入力電圧をVichおよびViclは、次の数式(13)、(14)のように示すことができる。なお、実施の形態5においても、数式(4)の条件は満足させる必要がある。
Vich=(Vqh−Vab)*R2/(R1+R2)−(Vql−Vab)
*R4/(R3+R4)
(QpがH状態、QnがL状態) ・・・(13)
Vicl=(Vql−Vab)*R2/(R1+R2)−(Vqh−Vab)
*R4/(R3+R4)
(QpがL状態、QnがH状態) ・・・(14)
【0069】
ここで、K=R2/(R1+R2)=R4/(R3+R4) ・・・(15)
とおくと、数式(13)、(14)は、次の数式(16)、(17)のように示される。
Vich=(Vqh−Vql)*K (QpがH状態、QnがL状態)・・・・・・(16)
Vicl=(Vql−Vqh)*K (QpがL状態、QnがH状態)・・・・・・(17)
【0070】
つまり、本実施の形態では、Vabに無関係にVich=−Viclを成立させることができるので、実施の形態4と同様な効果を有する。
【0071】
さらに、本実施の形態5の復調回路は、以下の効果を有している。
(B1)H/Lの各保持状態におけるコンパレータ素子20の差動入力電圧VichおよびViclは、例えば、上記した実施の形態3では第1の基準電圧値Vr1あるいは微分回路部1cのアンプ出力バイアスVabの影響を受けるのに対して、本実施の形態5ではその影響を除去できる。
(B2)本実施の形態5では、第1の基準電圧値Vr1や微分回路部1eのアンプ出力バイアスVabの変動に対する許容値量が増加し、これら回路の設計の自由度を増加させることができる。
(B3)回路の電源電圧や温度が変動すると、Vqh,Vql,Vr1,Vabが、それぞれ温度係数が異なる形で変動するのがー般的であるが、これらの値の変動を許容できる。
(B4)実施の形態3では、Vich=−Viclの実現が困難であるが、実施の形態5では、Vich=−Vicl を容易に実現できる。
【0072】
(実施の形態6.)
図13は、本発明の実施の形態6の復調回路の構成の一例を示すブロック図である。
図13に示した実施の形態6の復調回路100fでは、例えば、実施の形態4の平衡型ヒステリシスコンパレータ部2dの正側入力端子(+)に正相の微分信号Vop、および、負側入力端子(−)に逆相の微分信号Vonを入力できるように、パルス信号Viを正相入力差動信号Vipおよび逆相入力差動信号Vinに変換する差動信号化回路50を、微分回路部1fの入力に付加している。
【0073】
図14は、図13の差動信号化回路部50の回路構成の一例を示す回路図である。
図14の差動信号化回路部154(=50)では、電源電位Vccと回路アース電位Veeの間に、バイポーラトランジスタT1,T2,T3,T4と、抵抗Rc1,Rc2,Re1,Re2からなる差動信号化回路50が設けられる。バイポーラトランジスタT1のコレクタ側に抵抗Rc1、エミッタ側に抵抗Re1が直列に接続され、バイポーラトランジスタT2のコレクタ側に抵抗Rc2、エミッタ側に抵抗Re2が直列に接続されている。また、吸い込み電流I1は、抵抗Rc1(Re1),Rc2(Re2)のどちらかー方に流れる。バイポーラトランジスタT1のベース部にパルス信号Viが入力され、バイポーラトランジスタT2のベース部に第2の基準電圧値Vr2が入力される。バイポーラトランジスタT3のエミッタ部から正相の入力差動信号Vipが出力され、バイポーラトランジスタT4のエミッタ部から逆相の入力差動信号Vinが出力される。
【0074】
図15は、本発明の実施の形態6の復調回路の構成の別の一例を示すブロック図である。
図15に示した実施の形態6の復調回路100gでは、微分信号が正相の微分信号Vop、および、負側入力端子(−)に逆相の微分信号Vonからなる平衡微分信号となることから可能となるダイオード系の非線形微分回路1gを利用した例である。図15の例では、例えば、図13の復調回路100fの微分回路部1fをダイオード系の非線形微分回路にするために、微分キャパシタCt1とコンパレータ素子20の正側入力端子(+)との間にコンパレータ素子20側がカソードとなるように直列にダイオードD2を接続し、ダイオードD2のアノードと電圧値Vbとの間にダイオードD2側がカソードとなるようにダイオードD1を接続すると共に、微分キャパシタCt2とコンパレータ素子20の負側入力端子(−)との間にコンパレータ素子20側がカソードとなるように直列にダイオードD4を接続し、ダイオードD4のアノードと電圧値Vbとの間にダイオードD2側がカソードとなるようにダイオードD3を接続している。
【0075】
図16は、図15の平衡型ヒステリシスコンパレータ部2gの回路構成の一例を示す回路図である。
図16の平衡型ヒステリシスコンパレータ部202(=2g)では、図12に示した平衡型ヒステリシスコンパレータ部202の抵抗R2および抵抗R4の入力側が共に第1の基準電圧値Vr1に接続される。
【0076】
図17は、本発明の実施の形態6の復調回路の構成のさらに別の一例を示すブロック図である。
図17に示した実施の形態6の復調回路100hでは、微分信号が正相の電流微分信号Iop、および、逆相の電流微分信号Ionとなるダイオード系(この場合はトランジスタ)の非線形微分回路1hを利用した例である。図17の例では、例えば、図13の復調回路100fの微分回路部1fをダイオード系のトランジスタを用いた非線形微分回路にするために、微分キャパシタCt1とコンパレータ素子20の負側入力端子(−)との間に微分キャパシタCt1側がベースでコンパレータ素子20側がコレクタとなるようにトランジスタT2を接続し、トランジスタT2のベースと電圧値Vb、Vcとの間にトランジスタT2のベース側がエミッタ、電圧値Vbがベース、電圧値VcがコレクタとなるようにトランジスタT1を接続すると共に、微分キャパシタCt2とコンパレータ素子20の正側入力端子(+)との間に微分キャパシタCt2側がベースでコンパレータ素子20側がコレクタとなるようにトランジスタT4を接続し、トランジスタT4のベースと電圧値Vb、Vcとの間にトランジスタT4のベース側がエミッタ、電圧値Vbがベース、電圧値VcがコレクタとなるようにトランジスタT3を接続している。
【0077】
図18は、図17の平衡型ヒステリシスコンパレータ部2hの回路構成の一例を示す回路図である。
図18の平衡型ヒステリシスコンパレータ部203(=2h)では、電源電位Vccと回路アース電位Veeの間に、バイポーラトランジスタT5,T6と、抵抗Rc1,Rc2からなるコンパレータ素子20が設けられる。バイポーラトランジスタT5のコレクタ側に抵抗Rc2が直列に接続され、バイポーラトランジスタT6のコレクタ側に抵抗Rc1が直列に接続されている。バイポーラトランジスタT6のベース部に正相の入力差動電流Iopが入力され、バイポーラトランジスタT5のベース部に逆相の入力差動電流Ionが入力される。平衡型のヒステリシスコンパレータ部203のコンパレータ素子20の正相復調信号Qpは、正相復調信号Qpと逆相復調信号Qnとの間の電圧を分圧してコンパレータ素子20の正側入力端子(+)および負側入力端子(−)の間に正帰還をかける第1〜第4の抵抗素子R1〜R4とを備えるが、本実施の形態では、第2の抵抗素子R2と第4の抵抗素子R4とが1個の抵抗素子R2+R4として共通化されている。
【0078】
図13の実施の形態6の復調回路100fでは、例えば、実施の形態4の微分回路部1dの入力側に、正側入力端子(+)にパルス信号Viを入力し、負側入力端子(−)に第2の基準電圧値Vr2を入力すると共に、正相入力差動信号Vipおよび逆相入力差動信号Vinを出力する差動信号化回路50を付加している。また、正相入力差動信号Vipの出力とコンパレータ素子20の正側入力端子(+)との間に第1の微分キャパシタCt1を接続し、逆相入力差動信号Vinの出力とコンパレータ素子20の負側入力端子(−)との間に第2の微分キャパシタCt2を接続する。
【0079】
次に本実施の形態6の動作を説明する。
本実施の形態6の復調回路100fの平衡型ヒステリシスコンパレータ部2fの動作および効果は、実施の形態4の平衡型ヒステリシスコンパレータ部2dの動作および効果と同様であるので重複する説明を省略する。
【0080】
本実施の形態6の復調回路100fでは、平衡型ヒステリシスコンパレータ部2fへの入力が正相および逆相の平衡微分信号VopおよびVonとなるので、H→LトランジェントとL→Hトランジェントとの応答速度および応答波形に差が生じないが、上記した実施の形態4では、平衡型ヒステリシスコンパレータ部2dへの入力が平衡微分信号VopおよびVonでは無いため、H→LトランジェントとL→Hトランジェントとでは、回路の非線形性に基き、応答速度および応答波形に差が生じる。
【0081】
このように本実施の形態6の復調回路は、実施の形態4と同様な効果に加えて、平衡微分信号VopおよびVonとしたので、前述の平衡型ヒステリシスコンパレータ部2fを、正相入力端子をセット入力とし逆相入力端子をリセット入力とするセット/リセット入力型フリップフロップと考えて、Vopを該フリップフロップのセット信号としVonをリセット信号とする動作となる。図15に示すようなダイオードを利用した非線形の微分回路部1g、あるいは、図17に示すような(ダイオード系)トランジスタを利用した非線形の微分回路部1hを用いることが可能になり、適用回路の自由度を増加させることができ、さらに、以下の効果を有している。
(C1)平衡型ヒステリシスコンパレータ部2fと平衡型の微分信号VopおよびVonにより、H→LトランジェントとL→Hトランジェントとの応答速度および応答波形に差が生じることを防止できる。
(C2)ダイオード系、トランジスタ系等の非線形の微分回路部1g、1hの使用が可能になり、適用回路の自由度を増加させることができる。
【0082】
(実施の形態7.)
図19は、本発明の実施の形態7の復調回路の構成の一例を示すブロック図である。
図19に示した実施の形態7の復調回路回路100iでは、例えば、実施の形態5の微分回路部1eの差動アンプ40の入力側に、差動信号化回路50を付加している。差動信号化回路50は、正側入力端子(+)にパルス信号Viが入力され、負側入力端子(−)に第2の基準電圧値Vr2が入力され、正相入力差動信号Vipおよび逆相入力差動信号Vinが出力される。差動信号化回路50の正相入力差動信号Vip出力と差動アンプ40の正側入力端子(+)との間に第1の微分キャパシタCt1が接続され、差動信号化回路50の逆相入力差動信号Vin出力と差動アンプ40の負側入力端子(−)との間に第2の微分キャパシタCt2が接続される。
【0083】
本実施の形態でも、微分回路部1eの入力側に差動信号化回路50が付加されているため、実施の形態6と同様に、H→LトランジェントとL→Hトランジェントとの応答速度および応答波形に差が生じることを防止でき、適用回路の自由度を増加させることができる。
【0084】
(実施の形態8.)
図20は、本発明の実施の形態8の復調回路の構成の一例を示すブロック図である。
図20に示した実施の形態8の復調回路100jでは、例えば、実施の形態3に示した抵抗Rfにより逆相の微分信号Vonが負帰還される逆相出力アンプ30を有する微分回路部1cが、その入力側(微分キャパシタCtの入力側)に微分特性を調整するための抵抗Rtを直列に接続した微分回路4aとなっている。
【0085】
実施の形態3の抵抗Rfにより逆相の微分信号Vonが負帰還される逆相出力アンプ30の利得をAとした場合、逆相出力アンプ30の入力抵抗Ri、および、入力ΔViに対する出力振幅ΔVo、および、微分時定数τは、次の数式(18)、(19)、(20)のように示すことができる。なお、微分時定数τは、微分出力パルスの時間幅を決める主要な要素である。
Ri=Rf/(A+1) ・・・(18)
ΔVo=−ΔVi*A ・・・(19)
τ=Ct*Ri=Ct*Rf/(A+1) ・・・(20)
【0086】
上記各数式から、例えば、実施の形態3で逆相出力アンプ30の利得Aの値が十分に大きい場合には、出力振幅ΔVoの値は利得Aの値をそのまま用いて乗算されるので非常に大きい値になり、微分時定数τの値は利得Aの値を用いて除算されるので非常に小さい値になる。それに対して本実施の形態8の場合には、微分キャパシタCtに直列に微分特性調整用抵抗Rtが接続されるので、数式(19)、(20)は、次の数式(21)、(22)のように示すことができる。
【0087】
上記した数式(21)、(22)では、利得Aの値が演算に影響しなくなるため、出力振幅ΔVoの値および微分時定数τの値を適切な範囲の値にすることができる。
【0088】
このように本実施の形態8では、抵抗Rfにより逆相の微分信号Vonが負帰還される逆相出力アンプ30を有する微分回路部1cの出力振幅ΔVo、および、微分時定数τ(すなわち、微分出力パルスの時間幅)を適切な範囲の値に調整することができる。
【0089】
(実施の形態9.)
図21は、本発明の実施の形態9の復調回路の構成の一例を示すブロック図である。
図21に示した実施の形態9の復調回路100kでは、例えば、実施の形態7に示した抵抗Rf1およびRf2により正相の微分信号Vopと逆相の微分信号Vonが負帰還される差動アンプ40を有し、その差動アンプ40の入力側に差動信号化回路50が付加された微分回路部1iにおいて、入力側(微分キャパシタCt1の入力側)に微分特性を調整するための抵抗Rt1を直列に接続し、同様に微分キャパシタCt2の入力側に微分特性を調整するための抵抗Rt2を直列に接続した微分回路4bとなっている。
【0090】
本実施の形態9の復調回路では、実施の形態8に示した各式中のRfを本実施の形態のRf1あるいはRf2に置き換えることで、本実施の形態でも出力振幅ΔVoの値および微分時定数τの値を適切な範囲の値に調整することができる。
【0091】
(実施の形態10.)
図22は、本発明の実施の形態10の復調回路の構成の一例を示すブロック図である。
図22の復調回路100lは、例えば、実施の形態1の復調回路100aにおける微分回路部1aに出力振幅を一定値以下に制限する回路(あるいは素子)を付加した回路であり、復調回路100lの微分回路部1lでは、出力先のコンパレータ素子10の入力端子間の入力振幅(微分出力振幅)を一定値以下に制限するためのダイオードD5およびD6を各々逆方向に接続することにより、微分出力の振幅を制限する回路が付加されている。
【0092】
図23は、本発明の実施の形態10の復調回路の構成の別の一例を示すブロック図である。
図23の復調回路100mは、例えば、実施の形態3の復調回路100cにおける微分回路部1cの逆相出力アンプ30の出力に抵抗と出力振幅を一定値以下に制限する回路を付加した回路であり、復調回路100mの微分回路部1mには、逆相出力アンプ30の出力に直列に抵抗Roが接続されると共に出力先のコンパレータ素子10の入力端子間の入力振幅(微分出力振幅)を一定値以下に制限するためのダイオードD5およびD6を各々逆方向に接続することにより、微分出力の振幅を制限する回路が付加されている。
【0093】
図24は、本発明の実施の形態10の復調回路の構成のさらに別の一例を示すブロック図である。
図24の復調回路100nは、例えば、実施の形態8の復調回路100jにおける微分回路部1cの逆相出力アンプ30の負帰還抵抗素子Rfに並列に出力振幅を一定値以下に制限する回路(あるいは素子)を付加した回路であり、復調回路100nの微分回路部1nでは、逆相出力アンプ30の負帰還抵抗素子Rfに並列に微分出力振幅を一定値以下に制限するためのダイオードD5およびD6を各々逆方向に接続することにより、微分出力の振幅を制限する回路が付加されている。
【0094】
図25は、本発明の実施の形態10の復調回路の構成のまた別の一例を示すブロック図である。
図25の復調回路100oの微分回路部3では、例えば、図15に示した実施の形態6の復調回路100gにおける微分回路部1gのダイオードD2、D4の各カソード側と第1の基準電圧値Vr1との間に出力振幅を一定値以下に制限するためのダイオードD5およびD6を各々同方向に接続することにより、微分出力の振幅を制限する回路が付加されている。
【0095】
図26は、本発明の実施の形態10の復調回路の構成のさらにまた別の一例を示すブロック図である。
図26の復調回路100pの微分回路部3では、例えば、図17に示した実施の形態6の復調回路100hにおける微分回路部1hのトランジスタT4のコレクタ側でコンパレータ素子20の正側入力端子(+)との間と、基準電圧Vrとの間に出力振幅を一定値以下に制限するためのダイオードD5を接続し、トランジスタT2のコレクタ側とコンパレータ素子20の負側入力端子(−)との間と、基準電圧Vrとの間に出力振幅を一定値以下に制限するためのダイオードD6を接続することにより、微分出力の振幅を制限する回路が付加されている。
【0096】
復調回路に入力するパルス信号Viの振幅値ΔViは、常にー定であるとは限らず、大きい値である場合もあり、小さい値である場合もある。例えば、図23の復調回路100mの微分回路部1mを、パルス信号Viの振幅値ΔViが小さい値でもヒステリシスコンパレータ部の復調出力が反転するためのしきい値を超える微分出力ΔVoが得られるように設定した場合、逆に入力するパルス信号Viの振幅値ΔViが大きくなると、逆相出力アンプ30が飽和したり、微分回路部1mの微分出力がコンパレータ素子10の適性入力レベルを外れて、動作が不安定になる場合がある。
【0097】
このように本実施の形態では、微分回路部1に、微分出力の振幅をー定値以下に制限する制限回路(或いは素子)を追加しているので、入力するパルス信号Viの振幅ΔViが大きい場合の微分回路部1の出力振幅をー定値以下に制限でき、微分回路部の微分出力がコンパレータ素子10の適性入力レベルを外れた場合の、不安定な動作が発生すること軽減(あるいは防止)することができる。
【0098】
(実施の形態11.)
図27は、本発明の実施の形態11の復調回路の構成の一例を示すブロック図である。
本実施の形態11の復調回路100qは、例えば、実施の形態3の復調回路100cのヒステリシスコンパレータ部2cにおいて、そのコンパレータ素子10の正帰還抵抗R1に対し、出力保持時の正帰還振幅をー定値以下に制限する回路(或いは素子)を接続したものである。
【0099】
図27の復調回路100qでは、図8に示した実施の形態3の復調回路100cのヒステリシスコンパレータ部2cの出力を正帰還させる第1の抵抗素子R1を、抵抗素子R1aと抵抗素子Ribに分割したものに変更して両者を直列接続し、さらに、その両抵抗素子の接続点と第1の基準電圧値Vr1との間に、出力保持時の正帰還振幅をー定値以下に制限するために相互に逆方向に接続されるダイオードD9およびD10を接続してヒステリシスコンパレータ部2qとしている。
【0100】
図28は、本発明の実施の形態11の復調回路の構成の別の一例を示すブロック図である。
図28の復調回路100rでは、図11に示された実施の形態5の復調回路100eのヒステリシスコンパレータ部2eにおいて、正相の出力を正帰還させる第1の抵抗素子R1を、抵抗素子R1aと抵抗素子R1bに分割したものに変更して両者を直列接続し、逆相の出力を正帰還させる第3の抵抗素子R3を、抵抗素子R3aと抵抗素子R3bに分割したものに変更して両者を直列接続し、抵抗素子R1aと抵抗素子R1bとの接続点と、抵抗素子R3aと抵抗素子R3bとの接続点間に、出力保持時の正帰還振幅をー定値以下に制限するために相互に逆方向に接続されるダイオードD9およびD10を接続してヒステリシスコンパレータ部2rとしている。
【0101】
図27に示したコンパレータ素子10あるいは図28に示したコンパレータ素子20から出力される復調出力は、例えば、電源電圧あるいは温度が上昇すると、一般的に振幅が増加し、電源電圧あるいは温度が低下すると一般的に振幅も減少する等、電源や温度等の影響を受け変動する。上記した各実施の形態において、ヒステリシスコンパレータ部2の出力振幅が変動すると、数式(16)および数式(17)に示したように、出力保持時のヒステリシスコンパレータ部2の保持入力電圧が変動する。このことは、微分回路部1の出力によって、コンパレータ素子10、20の出力を反転させるか否かのスレッショルドレベルが変動してしまうことになる。
【0102】
本実施の形態11では、出力保持時の正帰還振幅をー定値以下に制限する素子(図23、24では、ダイオードD9およびD10)を設けたことにより、ヒステリシスコンパレータ部2の出力振幅が変動する場合でも、出力が保持される時のヒステリシスコンパレータ部2の保持入力電圧が変動しない。
【0103】
このように本実施の形態の復調回路は、ヒステリシスコンパレータ部2の出力の出力振幅が変動しても反転/非反転のスレッショルドレベルがー定値に保たれるので、本実施の形態の復調回路は電源電圧の変動等に対して安定して動作することができ、電源電圧変動等によるヒステリシスコンパレータ部2の出力の反転/非反転のスレッショルドレベルの変動を軽減(或いは防止)することができる。
【0104】
(実施の形態12.)
図29は、本発明の実施の形態12の復調回路の構成の一例を示すブロック図である。
図29に示した実施の形態12の復調回路100sは、例えば、実施の形態1の復調回路100aの微分回路部1aにおけるパルス入力Viの入力部に、低域通過フィルター(LPF)60を挿入して微分回路部5aとした構成である。
【0105】
図30は、本発明の実施の形態12の復調回路の構成の別の一例を示すブロック図である。
図30に示した実施の形態12の復調回路100tは、例えば、実施の形態8の復調回路100jの微分回路部4aにおけるパルス入力Viの入力部に、低域通過フィルター(LPF)60を挿入して微分回路部5bとした構成である。
【0106】
図31は、本発明の実施の形態12の復調回路の構成のさらに別の一例を示すブロック図である。
図31に示した実施の形態12の復調回路100uは、例えば、実施の形態9の復調回路100kの微分回路部4bにおける、差動信号化回路50の出力と、抵抗Rt1および抵抗Rt2との間に、直列に低域通過フィルター(LPF)60を挿入して微分回路部5cとした構成である。
【0107】
微分回路部は、一般的に基本的に高域通過フィルター(HPF)特性を有するので、高城周波数領域の雑音成分を通過させて、後段に配置されたヒステリシスコンパレータ部2を誤動作させる場合があるが、本実施の形態では、上記したように各微分回路部にLPF60を挿入することにより、不要な高周波帯城の雑音を除去することができ、誤動作を軽減あるいは防止することができる。
【0108】
(実施の形態13.)
図32は、本発明の実施の形態13の復調回路の構成の一例を示すブロック図である。
図32に示した実施の形態13の復調回路100vでは、例えば、図8に示した実施の形態3の復調回路100cにおけるヒステリシスコンパレータ部2cを、論理状態保持部6aと論理レベル変換部80とに分離したヒステリシスコンパレータ部2vとしている。
【0109】
図32の復調回路100vでは、ヒステリシスコンパレータ部2vの論理状態保持部6aが、負側入力端子(−)を微分回路部1cの逆相微分信号Vonの出力に接続する論理状態保持用差動アンプ70と、その論理状態保持用差動アンプ70における正相出力Vhpと正側入力端子(+)とを接続して設けられる第1の抵抗素子R1と、その正側入力端子(+)と第1の基準電圧値Vr1とを接続して設けられる第2の抵抗素子R2とからを構成される。一方、論理レベル変換部80は、論理状態保持用差動アンプ70の正相出力Vhpおよび逆相出力Vhnが正側入力端子(+)および負側入力端子(−)に接続され、論理正相復調信号Qpを出力するコンパレータ素子である。
【0110】
図33は、本発明の実施の形態13の復調回路の構成の別の一例を示すブロック図である。
図33に示した実施の形態13の復調回路100wでは、例えば、図11に示した実施の形態5の復調回路100eにおけるヒステリシスコンパレータ部2eを、論理状態保持部6bと論理レベル変換部90とに分離したヒステリシスコンパレータ部2wとしている。
【0111】
図33の復調回路100wでは、ヒステリシスコンパレータ部2wの論理状態保持部6bが、負側入力端子(−)を微分回路部1cの逆相微分信号Vonの出力に接続する論理状態保持用差動アンプ70と、その論理状態保持用差動アンプ70における正相出力Vhpと正側入力端子(+)とを接続して設けられる第1の抵抗素子R1と、その正側入力端子(+)と微分回路部1eの正相微分信号Vopの出力とを接続して設けられる第2の抵抗素子R2と、論理状態保持用差動アンプ70において逆相出力Vhnと負側入力端子(−)とを接続して設けられる第3の抵抗素子R3と、その負側入力端子(−)と微分回路部1eの逆相微分信号Vonの出力とを接続して設けられる第4の抵抗素子R4とから構成される。一方、論理レベル変換部90は、論理状態保持用差動アンプ70の正相出力Vhpおよび逆相出力Vhnを正側入力端子(+)および負側入力端子(−)に接続し論理正相復調信号Qpおよび論理逆相復調信号Qnを出力するコンパレータ素子である。
【0112】
論理状態保持部6aあるいは6bにおいて、パルス信号Viを微分した微分信号が反転するレベルと再反転レベルとの間で出力状態(論理状態)を維持する動作は、例えば、実施の形態3〜5等におけるヒステリシスコンパレータ部2c〜2eの説明と同様となるため重複する説明を省略する。また、論理レベル変換部80あるいは90におけるコンパレータ素子としての動作も、一般的な動作となるので説明を省略する。
【0113】
ここで、本実施の形態のようにヒステリシスコンパレータ部2を、論理状態保持部6a,6bと論理レベル変換部80、90とに分離するメリットについて説明する。
一般的にTTL論理回路等により構成されるコンパレータ素子は、不平衡な論理信号(シングル出力)を出力するのに適しているため、そのために用いられる場合が多く、実施の形態4以降で説明してきた2出力の平衡型ヒステリシスコンパレータ部として用いるには適切でない場合がある。しかし、本実施の形態のように平衡型の論理状態保持部6aあるいは6bと、不平衡出力の論理レベル変換部80あるいは90と分離して個々にコンパレータ素子を用いて構成させることで、平衡型ヒステリシスコンパレータ部としての機能と、一定のバッファ機能が必要とされる不平衡論理出力機能とを両立させることができる。
【0114】
また、ヒステリシスコンパレータ部2は、例えば、適用される論理回路がTTLかECLか等によって、論理出力回路の論理レベルがTTLレベルあるいはECLレベル等に限定される。そのため、従来のヒステリシスコンパレータ部2に適正レベルの入力信号を正帰還させる範囲の元信号を微分回路部1から出力させるには、微分回路部1に対しては、振幅の大きさ、あるいは、直流バイアス電圧等についての制限が生じていた。しかし、本実施の形態では、ヒステリシスコンパレータ部2を、論理状態保持部6aあるいは6bと、論理レベル変換部80あるいは90とに分離することから、例えば、論理状態保持部部6aあるいは6bを最適な正帰還量を得る機能の回路に特化させ、微分回路部1と論理レベル変換部80あるいは90を各々最適に結合するレベル変換機能の回路に特化させることができるので、微分回路部1、論理状態保持部6aあるいは6b、論理レベル変換部80あるいは90の各々を最適化することができる。
【0115】
ここで更に、例えば、論理状態保持部6aあるいは6bを、更に入力部(マスター)と正帰還保持部(スレーブ)とに分離すると、上記に加えて更に設計の自由度を大きくすることができる
【0116】
図34は、本発明の実施の形態13の復調回路で論理状態保持部を入力部と正帰還保持部とに分離した構成の一例を示すブロック図である。
図34に示した実施の形態13の復調回路100xでは、例えば、図33に示したヒステリシスコンパレータ部2wの論理状態保持部6bにおいて、論理状態保持用差動アンプ70の入力を、微分信号が入力される入力部(マスター)と、正帰還信号が入力される正帰還保持部(スレーブ)に分離した論理状態保持部6cとしたものである。
【0117】
図35は、図34の論理状態保持部6cの回路構成の一例を示す回路図である。
図35の論理状態保持部6cでは、トランジスタT9とT10、抵抗Re1とRe2、および、吸い込み電流I4が記載された回路ブロックが入力部8であり、トランジスタT1〜T4、抵抗Rc1とRc2、吸い込み電流I1〜I3が記載された回路ブロックが正帰還保持部9である。
【0118】
図35の回路では、吸い込み電流I4とI1との関係を、I4>I1である。論理状態を保持する場合には、通常の吸い込み電流I1は、抵抗Rc1,Rc2のどちらかー方に流れるが、入力部8(差動回路)のトランジスタT9,TI0によって、流れていない側の抵抗Rc1,Rc2にも差動電流を流すことで、また、I4>I1なので、該抵抗にベースが接続されているトランジスタT3及びT4のベース電位のH/Lの関係を反転させる。この反転したベース電位が正帰還されるので、トランジスタT1およびT2を含む正帰還保持部9の保持状態は急速に反転する。正帰還保持部9の出力を反転させるか否かを決める入力電圧のスレッショルド値は、抵抗Re1とRe2と吸い込み電流I4により調整することができる。
【0119】
論理状態保持部6cの入力部8と正帰還保持部9に分離する効果としては、例えば、図33の復調回路100wの論理状態保持用差動アンプ70の入力バイアスは、微分回路部1eの差動アンプ40の出力バイアスの影響を受けるので、両者の回路形式は互いに動作可能なバイアスが得られる形式に限定されるが、図35の入力部8と正帰還保持部9を分離した論理状態保持部6cでは、入力部8の入力バイアスは正帰還保持部9のバイアスに何ら影響も与えない。従って、図35の入力に出力を接続する微分回路部1と、正帰還保持部9とで、互いのバイアスを同様にする必要が無くなり、互いのバイアスを制約しない自由度のある設計が可能になる。
【0120】
このように本実施の形態13の復調回路は、以下の効果を有している。
(D1)論理状態保持部を入力部と正帰還保持部とに分離することから、微分回路部1の出力バイアスと、正帰還保持部のバイアスとが異なる設計も可能になる。
なお、本実施の形態では、図33のヒステリシスコンパレータ部2wを入力部8と正帰還保持部9に分離した場合を示したが、他の実施の形態のヒステリシスコンパレータ部を入力部8と正帰還保持部9に分離しても、同様の効果を得ることができる。
【0121】
(実施の形態14.)
図36は、本発明の実施の形態14の復調回路の構成の一例を示すブロック図である。
図36に示した実施の形態14の復調回路100yでは、例えば、図8に示した実施の形態3の復調回路100cにおけるヒステリシスコンパレータ部2cの帰還抵抗R1を含む帰還回路の接続を、小さい抵抗を組み合わせて大きな抵抗比を得るラダー形の接続にしている。
【0122】
図37は、本発明の実施の形態14の復調回路の構成の別の一例を示すブロック図である。
図37に示した実施の形態14の復調回路100zでは、例えば、図11に示した実施の形態5の復調回路100eにおけるヒステリシスコンパレータ部2eの帰還抵抗R1を含む帰還回路と帰還抵抗R3を含む帰還回路の接続を、小さい抵抗を組み合わせて大きな抵抗比を得るラダー形の接続にしている。
【0123】
例えば、図8の復調回路100cで、正帰還量1/100を得るべく、帰還抵抗R1=100kΩ、第2の抵抗素子R2=1kΩとした場合なら、図36の復調回路100yでは、R1a=9kΩ、R1b=9kΩ,第2の抵抗素子R2=1kΩ,R5=1.1kΩなどとすることで同一正帰還量1/100を得ることができる。つまり、100kΩの帰還抵抗に相当する抵抗比を9kΩの2個の抵抗と1.1kΩの抵抗をラダー型に接続して得ている。同様に図37の復調回路100zでも、小さな値の抵抗R1aおよびR3a、R1bおよびR3b,および,R5をラダー型に接続することで大きな抵抗比を得ることができる。
【0124】
本実施の形態では、この抵抗値を下げることで、IC化する場合に必要となる面積を減少させることができる。例えば、実施の形態3の復調回路100cではヒステリシスコンパレータ部2cの帰還抵抗R1=99kΩ(約100kΩ)分の面積が必要になるのに比べて、本実施の形態14の復調回路100yではヒステリシスコンパレータ部(2y)の帰還抵抗R1a=9kΩ(約100kΩ)、R1b=9kΩ、R5=1.1kΩ分の合計19.1kΩ(約20Ω)分の面積が必要なだけである。また、本実施の形態では、抵抗を小さくできることから、抵抗自身が有する浮遊容量と時定数を小さくすることができ、抵抗の浮遊容量による悪影響を軽減することができる。
【0125】
(実施の形態15.)
図38および図39は、本発明の実施の形態15の復調回路におけるヒステリシスコンパレータ部の構成の一例を示す回路図であり、図4に示した実施の形態1のシングル入力(不平衡型)のヒステリシスコンパレータ部2aにおけるバイポーラトランジスタを、C−MOSのFET(トランジスタ)に置き換えた場合のヒステリシスコンパレータ部の回路例251、252を示している。
【0126】
図40および図41は、本発明の実施の形態15の復調回路におけるヒステリシスコンパレータ部の構成の別の一例を示す回路図であり、図12に示した実施の形態5の平衡型のヒステリシスコンパレータ部2eにおけるバイポーラトランジスタを、C−MOSのFETに置き換えた場合のヒステリシスコンパレータ部の回路例253、254を示している。
【0127】
図42〜図44は、本発明の実施の形態15の復調回路におけるヒステリシスコンパレータ部の構成のさらに別の一例を示す回路図であり、図40および図41のヒステリシスコンパレータ部ではC−MOSのFETを用いたことから、さらにC−MOSのラッチ回路を流用して構成した場合のヒステリシスコンパレータ部の回路例253、254を示している。この回路は、実施の形態6の図14〜図18のヒステリシスコンパレータ部の類型回路であり、基準電圧Vthで出力が反転する入力電圧振幅のスレッショルドを調整できる。
【0128】
このように、本実施の形態15の復調回路は、ヒステリシスコンパレータ部の回路にバイポーラトランジスタに換えてC−MOSのFETを用いた場合でも、上記した各実施の形態と同様な効果を得ることができる。
【0129】
なお、本発明の復調回路は上記した回路に限るものではなく、各実施の形態に記載された微分回路部やヒステリシスコンパレータ部の特徴を有するように構成された復調回路であれば本発明の適用が可能であり、また、各実施の形態の構成を適宜に組み合わせて実施してもよい。
【0130】
例えば、ヒステリシスコンパレータ部については、微分信号Vo入力が所定の上位側電圧しきい値VothH或いは下位側電圧しきい値VothLを超えない第1の基準電圧値Vr1側である間はそれ以前のH/Lの論理状態を維持して出力し、論理状態を反転させる入力が上位側電圧しきい値VothH或いは下位側電圧しきい値VothLを超えた時に正帰還動作の効果により急速に論理状態を反転させる機能と、その論理状態を保持する機能を有している回路であればよい。また、ヒステリシスコンパレータ部の正帰還させる経路は、コンパレータ素子の入出力間でなくても良い。
【0131】
また、微分回路部の時定数の設定は上記した各実施の形態の時定数に限られるものではなく、例えば、パルス信号Viを微分し、ヒステリシスコンパレータ部の出力が反転動作可能な時間より長く、パルス信号Viの単位パルス幅時間より短い時間だけ、上位側電圧しきい値VothH或いは下位側電圧しきい値VothLを正あるいは負に超える微分入力をヒステリシスコンパレータ部の入力に供給できればよく、微分特性としては線形/非線形のいずれのタイプでもよい。
【0132】
また、上記した各実施の形態の復調回路を光受信回路に用いる場合には、従来はピークホールド回路あるいは加算回路等を含む複雑で大規模な回路が必要で消費電力も大きかったものが、比較的簡単な構成のキャパシタ結合増幅器等を用いることができ、部品点数を減少させることができ、消費電力も減少させることができる。
【0133】
【発明の効果】
上記のように本発明の復調回路は、コンパレータ素子に簡単な正帰還をかけるヒステリシスコンパレータ部と微分回路部という比較的単純な構成であり、ヒステリシス特性により復調信号におけるどんな長連の"H"状態の維持、あるいは、"L"状態の維持でも可能となる。さらに、本実施の形態の復調回路は、従来回路に比べて、回路要素数の少ないシンプルな構成で、回路要素数が少ないので、低消費電力であり、増幅段のオフセットの影響を受けず、特別な積分(直流検出)回路やピークホールド回路を必要としないで、休止状態から受信が開始される際の冒頭のパルス信号から受信することができる。
【0134】
また、本発明の復調回路を光受信回路に用いた場合には、復調回路で電圧変化量を検出して微分信号を出力し、その微分信号に対してヒステリシスコンパレータで保持あるいは反転された信号を出力するので、比較的簡単な構成のキャパシタ結合増幅器等を用いることができ、部品点数を減少させることができ、消費電力も減少させることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の復調回路の構成を示すブロック図である。
【図2】 図1の復調回路を光受信回路に用いた場合の構成の一例を示すブロック図である。
【図3】 図1の復調回路のさらに詳細な構成の一例を示すブロック図である。
【図4】 図3のヒステリシスコンパレータ部のさらに具体的な回路構成の例を示す回路図である。
【図5】 図3の復調回路に第1の基準電圧値を供給する具体的な回路構成の例を示す回路図である。
【図6】 (a)〜(d)は図1の復調回路の入出力信号の波形図である。
【図7】 本発明の実施の形態2の復調回路の構成の一例を示すブロック図である。
【図8】 本発明の実施の形態3の復調回路の構成の一例を示すブロック図である。
【図9】 図8の逆相出力アンプの具体的な回路構成の例を示す回路図である。
【図10】 本発明の実施の形態4の復調回路の構成の一例を示すブロック図である。
【図11】 本発明の実施の形態5の復調回路の構成の一例を示すブロック図である。
【図12】 図11の復調回路の具体的な回路構成の一例を示す回路図である。
【図13】 本発明の実施の形態6の復調回路の構成の一例を示すブロック図である。
【図14】 図13の差動信号化回路部の回路構成の一例を示す回路図である。
【図15】 本発明の実施の形態6の復調回路の構成の別の一例を示すブロック図である。
【図16】 図15の平衡型ヒステリシスコンパレータ部の回路構成の一例を示す回路図である。
【図17】 本発明の実施の形態6の復調回路の構成のさらに別の一例を示すブロック図である。
【図18】 図17の平衡型ヒステリシスコンパレータ部の回路構成の一例を示す回路図である。
【図19】 本発明の実施の形態7の復調回路の構成の一例を示すブロック図である。
【図20】 本発明の実施の形態8の復調回路の構成の一例を示すブロック図である。
【図21】 本発明の実施の形態9の復調回路の構成の一例を示すブロック図である。
【図22】 本発明の実施の形態10の復調回路の構成の一例を示すブロック図である。
【図23】 本発明の実施の形態10の復調回路の構成の別の一例を示すブロック図である。
【図24】 本発明の実施の形態10の復調回路の構成のさらに別の一例を示すブロック図である。
【図25】 本発明の実施の形態10の復調回路の構成のまた別の一例を示すブロック図である。
【図26】 本発明の実施の形態10の復調回路の構成のさらにまた別の一例を示すブロック図である。
【図27】 本発明の実施の形態11の復調回路の構成の一例を示すブロック図である。
【図28】 本発明の実施の形態11の復調回路の構成の別の一例を示すブロック図である。
【図29】 本発明の実施の形態12の復調回路の構成の一例を示すブロック図である。
【図30】 本発明の実施の形態12の復調回路の構成の別の一例を示すブロック図である。
【図31】 本発明の実施の形態12の復調回路の構成のさらに別の一例を示すブロック図である。
【図32】 本発明の実施の形態13の復調回路の構成の一例を示すブロック図である。
【図33】 本発明の実施の形態13の復調回路の構成の別の一例を示すブロック図である。
【図34】 本発明の実施の形態13の復調回路で論理状態保持部を入力部と正帰還保持部とに分離した構成の一例を示すブロック図である。
【図35】 図34の論理状態保持部の回路構成の一例を示す回路図である。
【図36】 本発明の実施の形態14の復調回路の構成の一例を示すブロック図である。
【図37】 本発明の実施の形態14の復調回路の構成の別の一例を示すブロック図である。
【図38】 本発明の実施の形態15の復調回路におけるヒステリシスコンパレータ部の構成の一例を示す回路図である。
【図39】 本発明の実施の形態15の復調回路におけるヒステリシスコンパレータ部の構成の一例を示す回路図である。
【図40】 本発明の実施の形態15の復調回路におけるヒステリシスコンパレータ部の構成の別の一例を示す回路図である。
【図41】 本発明の実施の形態15の復調回路におけるヒステリシスコンパレータ部の構成の別の一例を示す回路図である。
【図42】 本発明の実施の形態15の復調回路におけるヒステリシスコンパレータ部の構成のさらに別の一例を示す回路図である。
【図43】 本発明の実施の形態15の復調回路におけるヒステリシスコンパレータ部の構成のさらに別の一例を示す回路図である。
【図44】 本発明の実施の形態15の復調回路におけるヒステリシスコンパレータ部の構成のさらに別の一例を示す回路図である。
【符号の説明】
1、1a〜1p、3、4a〜4c、5a〜5c 微分回路部、 2、2a〜2z ヒステリシスコンパレータ部、 6a〜6c 論理状態保持部、 7a 受光素子(PD)、 7b 前置増幅器、 7c 多段増幅器、 10、20 コンパレータ素子、 30 逆相出力アンプ、 40 差動アンプ、 50 差動信号化回路部、 60 低域通過フィルター(LPF)、 70 論理状態保持用差動、 100、100a〜100z 復調回路。
Claims (9)
- “1”あるいは“0”の同符号長連パターンを含むパルス信号を受信し、前記パルス信号を復調して論理レベルの電圧信号を出力する復調回路であって、
前記パルス信号の立ち上がりあるいは立ち下がりの電圧変化量を検出し、該電圧変化量に対応する微分信号を出力する微分回路部と、
第1の基準電圧値、上位側電圧しきい値および下位側電圧しきい値が予め設定されており、前記微分信号が前記第1の基準電圧値から前記上位側電圧しきい値以上に変化した場合と、前記微分信号が前記第1の基準電圧値から前記下位側電圧しきい値以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、該ヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した復調信号を出力するヒステリシスコンパレータ部と
を有し、
前記ヒステリシスコンパレータ部は、
前記微分信号が入力される第1の入力端子と、前記第1の基準電圧値が入力される第2の入力端子と、正相復調信号を前記復調信号の1つとして出力する第1の出力端子と、前記正相復調信号が反転された逆相復調信号を前記復調信号の他の1つとして出力する第2の出力端子と、を有する平衡型コンパレータ素子と、
前記平衡型コンパレータ素子から出力される前記正相復調信号と前記第1の基準電圧値との間の電圧を分圧させて前記平衡型コンパレータ素子の第1の入力端子に正帰還させる第1の抵抗素子および第2の抵抗素子と、
前記平衡型コンパレータ素子から出力される前記逆相復調信号と前記第1の基準電圧値との間の電圧を分圧させて前記平衡型コンパレータ素子の第2の入力端子に正帰還させる第3の抵抗素子および第4の抵抗素子と、
を備え、
前記微分回路部は、
前記パルス信号の入力と前記平衡型コンパレータ素子の第1の入力端子とを接続して設けられる微分キャパシタと、
前記第1の抵抗素子および前記第2の抵抗素子を含み、前記平衡型コンパレータ素子の第1の入力端子から見た合成入力抵抗と
を備える
ことを特徴とする復調回路。 - “1”あるいは“0”の同符号長連パターンを含むパルス信号を受信し、前記パルス信号を復調して論理レベルの電圧信号を出力する復調回路であって、
前記パルス信号の立ち上がりあるいは立ち下がりの電圧変化量を検出し、該電圧変化量に対応する微分信号を出力する微分回路部と、
第1の基準電圧値、上位側電圧しきい値および下位側電圧しきい値が予め設定されており、前記微分信号が前記第1の基準電圧値から前記上位側電圧しきい値以上に変化した場合と、前記微分信号が前記第1の基準電圧値から前記下位側電圧しきい値以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、該ヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した復調信号を出力するヒステリシスコンパレータ部と
を有し、
前記ヒステリシスコンパレータ部は、
前記微分信号が入力される第1の入力端子と、前記第1の基準電圧値が入力される第2の入力端子と、正相復調信号を前記復調信号の1つとして出力する第1の出力端子と、前記正相復調信号が反転された逆相復調信号を前記復調信号の他の1つとして出力する第2の出力端子と、を有する平衡型コンパレータ素子を備え、
前記微分回路部は、
該微分回路部の正側入力端子に前記パルス信号が入力され、該微分回路部の負側入力端子に接地電圧が入力され、前記両入力の差動により正相微分信号および該正相微分信号を反転させた逆相微分信号を出力する差動アンプと、
前記差動アンプの逆相微分信号の出力と該微分回路部の正側入力端子とを接続して設けられる第1の負帰還抵抗素子と、
前記差動アンプの正相微分信号の出力と該微分回路部の負側入力端子とを接続して設けられる第2の負帰還抵抗素子と、
前記パルス信号の入力と前記差動アンプの正側入力端子とを接続して設けられる第1の微分キャパシタと、
接地電圧の入力と前記差動アンプの負側入力端子とを接続して設けられる第2の微分キャパシタと
を備え、
前記ヒステリシスコンパレータ部は、
前記平衡型コンパレータ素子から出力される前記正相復調信号と前記差動アンプの正相微分信号との間の電圧を分圧させて前記平衡型コンパレータ素子の第1の入力端子に正帰還させる第1の抵抗素子および第2の抵抗素子と、
前記平衡型コンパレータ素子から出力される前記逆相復調信号と前記差動アンプの逆相微分信号との間の電圧を分圧させて前記平衡型コンパレータ素子の第2の入力端子に正帰還させる第3の抵抗素子および第4の抵抗素子と、
を備え、
前記正相微分信号および前記逆相微分信号の何れか一方が前記上位側電圧しきい値以下から以上に変化した場合と、前記正相微分信号および前記逆相微分信号の何れか一方が前記下位側電圧しきい値以上から以下に変化した場合に、状態を反転させると共にその状態を保持するヒステリシス特性を有し、該ヒステリシス特性に基づく電圧を論理レベルの電圧信号に変換した前記正相復調信号と前記逆相復調信号を出力する
ことを特徴とする復調回路。 - 前記微分回路部は、
該微分回路部の正側入力端子に入力される前記パルス信号と該微分回路部の負側入力端子に入力される第2の基準電圧値との差動により正相入力差動信号および該正相入力差動信号を反転させた逆相入力差動信号を出力する差動信号化回路を有し、
前記平衡型コンパレータ素子の第1の入力端子には前記正相入力差動信号を微分した正相微分信号を出力し、前記平衡型コンパレータ素子の第2の入力端子には前記逆相入力差動信号を微分した逆相微分信号を出力する
ことを特徴とする請求項2に記載の復調回路。 - 前記ヒステリシスコンパレータ部は、
前記平衡型コンパレータ素子から出力される前記正相復調信号と前記第1の基準電圧値との間の電圧を分圧させて前記平衡型コンパレータ素子の第1の入力端子に正帰還させる第1の抵抗素子および第2の抵抗素子と、
前記平衡型コンパレータ素子から出力される前記逆相復調信号と前記第1の基準電圧値との間の電圧を分圧させて前記平衡型コンパレータ素子の第2の入力端子に正帰還させる第3の抵抗素子および第4の抵抗素子と、
を備え、
前記微分回路部は、
前記差動信号化回路の正相入力差動信号の出力と前記平衡型コンパレータ素子の第1の入力端子とを接続して設けられる第1の微分キャパシタと、
前記差動信号化回路の逆相入力差動信号の出力と前記平衡型コンパレータ素子の第2の入力端子とを接続して設けられる第2の微分キャパシタと
を備える
ことを特徴とする請求項3に記載の復調回路。 - 前記微分回路部は、
前記差動アンプの逆相微分信号の出力と該微分回路部の正側入力端子とを接続して設けられる第1の負帰還抵抗素子と、
前記差動アンプの正相微分信号の出力と該微分回路部の負側入力端子とを接続して設けられる第2の負帰還抵抗素子と、
前記正相入力差動信号の入力と前記差動アンプの正側入力端子とを接続して設けられる第1の微分キャパシタと、
前記逆相入力差動信号の入力と前記差動アンプの負側入力端子とを接続して設けられる第2の微分キャパシタと
を備え、
前記平衡型ヒステリシスコンパレータ部は、
前記平衡型コンパレータ素子から出力される前記正相復調信号と前記差動アンプの正相微分信号との間の電圧を分圧させて前記平衡型コンパレータ素子の第1の入力端子に正帰還させる第1の抵抗素子および第2の抵抗素子と、
前記平衡型コンパレータ素子から出力される前記逆相復調信号と前記差動アンプの逆相微分信号との間の電圧を分圧させて前記平衡型コンパレータ素子の第2の入力端子に正帰還させる第3の抵抗素子および第4の抵抗素子と、
を備える
ことを特徴とする請求項3に記載の復調回路。 - 前記微分回路部は、
前記ヒステリシスコンパレータ部に出力する前記微分信号の電圧振幅を所定値以下に制限する微分出力振幅制限回路を有する
ことを特徴とする請求項1〜5の何れかに記載の復調回路。 - 前記ヒステリシスコンパレータ部は、
前記平衡型コンパレータ素子の出力を保持する時に正帰還される復調信号の電圧振幅を所定値以下に制限する正帰還振幅制限回路を有する
ことを特徴とする請求項1〜6の何れかに記載の復調回路。 - 前記微分回路部は、
該微分回路部に入力される前記パルス信号の高周波数帯域の雑音を除去する低域通過フィルターを有する
ことを特徴とする請求項1〜7の何れかに記載の復調回路。 - 請求項1〜8の何れか1項に記載された復調回路を、光通信に使用されるバースト信号を受信する回路の復調回路として用いる
ことを特徴とする光受信回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003144735A JP4307906B2 (ja) | 2003-05-22 | 2003-05-22 | 復調回路および光受信回路 |
US10/721,550 US6891900B2 (en) | 2003-05-22 | 2003-11-26 | Demodulating circuit and optical receiving circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003144735A JP4307906B2 (ja) | 2003-05-22 | 2003-05-22 | 復調回路および光受信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004350028A JP2004350028A (ja) | 2004-12-09 |
JP4307906B2 true JP4307906B2 (ja) | 2009-08-05 |
Family
ID=33447540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003144735A Expired - Fee Related JP4307906B2 (ja) | 2003-05-22 | 2003-05-22 | 復調回路および光受信回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6891900B2 (ja) |
JP (1) | JP4307906B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7881414B2 (en) * | 2004-02-16 | 2011-02-01 | Nippon Telegraph And Telephone Corporation | Bit rate discrimination circuit based on a low frequency component of signal |
JP2005348124A (ja) * | 2004-06-03 | 2005-12-15 | Kawasaki Microelectronics Kk | デジタル信号入力回路 |
US6972702B1 (en) * | 2004-06-15 | 2005-12-06 | Hrl Laboratories, Llc | 1-Of-N A/D converter |
WO2007027806A2 (en) * | 2005-08-29 | 2007-03-08 | Mrv Communications, Inc. | Data receiver with positive feedback |
JP4588592B2 (ja) * | 2005-09-13 | 2010-12-01 | 株式会社フジクラ | バースト信号受信装置及びバースト信号検出方法 |
US20100321072A1 (en) * | 2007-11-20 | 2010-12-23 | Imec | Device and Method for Signal Detection in a TDMA Network |
JP5040620B2 (ja) * | 2007-11-29 | 2012-10-03 | ソニー株式会社 | 通信システム並びに通信装置 |
WO2009138532A1 (es) * | 2008-05-14 | 2009-11-19 | Farsens, S.L. | Demodulador de bajo consumo |
ES2328657B1 (es) * | 2008-05-14 | 2010-06-25 | Farsens, S.L. | Demodulador de bajo consumo. |
US8242810B2 (en) * | 2009-10-22 | 2012-08-14 | Lojack Operating Company, Lp | Fast settling, bit slicing comparator circuit |
JP2014240815A (ja) * | 2013-06-12 | 2014-12-25 | ソニー株式会社 | 信号補正装置、曲げセンサモジュールおよび入力装置 |
JP2015089047A (ja) * | 2013-10-31 | 2015-05-07 | 富士通オプティカルコンポーネンツ株式会社 | 光受信装置及び伝送装置 |
US9880189B2 (en) | 2014-09-23 | 2018-01-30 | Continental Automotive Systems, Inc. | Speed sensor interface including differential comparator |
KR102008245B1 (ko) * | 2017-12-26 | 2019-10-21 | 주식회사 지엠케이 | 디지털 신호 수신 모듈 |
CN109669543B (zh) * | 2018-12-25 | 2020-01-14 | 重庆门里科技有限公司 | 一种非接触式交互镜 |
CN117478079B (zh) * | 2023-12-28 | 2024-04-05 | 宜确半导体(苏州)有限公司 | 一种有源负反馈放大电路及电子产品 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2598913Y2 (ja) * | 1992-07-27 | 1999-08-23 | ミツミ電機株式会社 | データスライサ |
JP2656734B2 (ja) | 1994-09-12 | 1997-09-24 | 宮城日本電気株式会社 | 光受信回路 |
JP3340341B2 (ja) * | 1996-10-03 | 2002-11-05 | 沖電気工業株式会社 | レベル識別回路 |
GB2335809B (en) * | 1998-03-24 | 2001-09-12 | Ericsson Telefon Ab L M | Demodulator circuits |
US6496549B1 (en) * | 1999-07-13 | 2002-12-17 | Hewlett-Packard Company | Method and apparatus for demodulating amplitude-shift keyed data signals |
JP2003198645A (ja) * | 2001-12-27 | 2003-07-11 | Sharp Corp | 送信装置及びこれを用いた通信システム |
-
2003
- 2003-05-22 JP JP2003144735A patent/JP4307906B2/ja not_active Expired - Fee Related
- 2003-11-26 US US10/721,550 patent/US6891900B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6891900B2 (en) | 2005-05-10 |
JP2004350028A (ja) | 2004-12-09 |
US20040233090A1 (en) | 2004-11-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060217 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080311 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080509 |
|
A711 | Notification of change in applicant |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |