JP4305496B2 - Integrated circuit device and electronic device - Google Patents

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Description

本発明は、集積回路装置及び電子機器に関する。   The present invention relates to an integrated circuit device and an electronic apparatus.

近年、EMIノイズの低減などを目的としたインターフェースとしてLVDS(Low Voltage Differential Signaling)などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。   In recent years, high-speed serial transfer such as LVDS (Low Voltage Differential Signaling) has attracted attention as an interface for the purpose of reducing EMI noise. In this high-speed serial transfer, the transmitter circuit transmits serialized data as a differential signal, and the receiver circuit differentially amplifies the differential signal to realize data transfer.

一般的な携帯電話機は、電話番号入力や文字入力のためのボタンが設けられる第1の機器部分と、LCD(Liquid Crystal Display)やカメラデバイスが設けられる第2の機器部分と、第1、第2の機器部分を接続するヒンジなどの接続部分により構成される。従って、第1の機器部分に設けられる第1の回路基板と、第2の機器部分に設けられる第2の回路基板との間のデータ転送を、小振幅の差動信号を用いた高速シリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。   A general mobile phone includes a first device portion provided with buttons for inputting a telephone number and characters, a second device portion provided with an LCD (Liquid Crystal Display) and a camera device, and first and first devices. It is comprised by connection parts, such as a hinge which connects two apparatus parts. Therefore, data transfer between the first circuit board provided in the first device portion and the second circuit board provided in the second device portion is performed by high-speed serial transfer using a small amplitude differential signal. This is advantageous because the number of wires passing through the connection portion can be reduced.

ところで、液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ(LCDドライバ)がある。そして、上述した第1、第2の機器部分の間での高速シリアル転送を実現するためには、シリアルバスを介してデータ転送を行う高速インターフェース回路を表示ドライバに組み込む必要がある。   Incidentally, there is a display driver (LCD driver) as an integrated circuit device for driving a display panel such as a liquid crystal panel. In order to realize high-speed serial transfer between the first and second device parts described above, a high-speed interface circuit that performs data transfer via the serial bus needs to be incorporated in the display driver.

しかしながら、高速インターフェース回路の差動信号は、電圧振幅が例えば0.1V〜1.0Vというように小さいため、他の信号線からのノイズの影響を受けやすいという問題がある。   However, since the differential signal of the high-speed interface circuit has a small voltage amplitude of, for example, 0.1 V to 1.0 V, there is a problem that it is easily affected by noise from other signal lines.

また表示パネルは、TFTがアレイ状に配置されるアレイ基板と、対向電極が形成される対向基板により構成される。そして表示ドライバは、TFTのソースに供給されるデータ信号(ソース信号)やTFTのゲートに対して供給される走査信号(ゲート信号)を出力する。また対向電極に印加されるコモン電圧(対向電極電圧)を生成して出力する。   The display panel includes an array substrate on which TFTs are arranged in an array and a counter substrate on which counter electrodes are formed. The display driver outputs a data signal (source signal) supplied to the source of the TFT and a scanning signal (gate signal) supplied to the gate of the TFT. A common voltage (a counter electrode voltage) applied to the counter electrode is generated and output.

この場合に、液晶素子には、データ信号の電圧とコモン電圧の差の電圧が印加される。従って、表示ドライバにより生成されるコモン電圧が、寄生抵抗などに起因して所望の電圧に到達しないと、液晶素子に印加される電圧も所望の電圧に到達しなくなるため、表示品質が劣化する。
特開2001−222249号公報
In this case, a voltage difference between the data signal voltage and the common voltage is applied to the liquid crystal element. Therefore, if the common voltage generated by the display driver does not reach the desired voltage due to parasitic resistance or the like, the voltage applied to the liquid crystal element also does not reach the desired voltage, so that the display quality is deteriorated.
JP 2001-222249 A

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、表示品質の劣化を防止しながら高速インターフェース回路を組み込むことができる集積回路装置及びこれを含む電子機器を提供することにある。   The present invention has been made in view of the technical problems as described above, and an object thereof is to include an integrated circuit device in which a high-speed interface circuit can be incorporated while preventing deterioration of display quality, and the integrated circuit device. To provide electronic equipment.

本発明は、表示パネルの対向電極に印加されるコモン電圧を生成するコモン電圧生成回路と、物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックと、表示パネルのデータ線を駆動するための少なくとも1つのデータドライバブロックと、前記コモン電圧生成回路で生成されたコモン電圧を外部に出力するための第1、第2のコモン電圧パッドとを含み、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とし、前記第1の方向の反対方向を第3の方向とし、前記第2の方向の反対方向を第4の方向とした場合に、前記第1のコモン電圧パッドは、前記データドライバブロックの前記第3の方向側に配置され、前記第2のコモン電圧パッドは、前記データドライバブロックの前記第1の方向側に配置され、前記差動信号を構成する第1、第2の信号を外部から入力するための第1、第2の差動入力パッドが、前記物理層回路の前記第4の方向側に配置され、前記第1、第2のコモン電圧パッド間を接続するコモン電圧線が、前記第1のコモン電圧パッドから前記第2のコモン電圧パッドに対して前記第1の方向に沿って配線されると共に、前記物理層回路の配置領域では、前記物理層回路の前記第2の方向側において前記第1の方向に沿って配線される集積回路装置に関係する。   A high-speed interface circuit block having a common voltage generation circuit for generating a common voltage applied to a counter electrode of a display panel, and a physical layer circuit, and transferring data via a serial bus using a differential signal And at least one data driver block for driving the data lines of the display panel, and first and second common voltage pads for outputting the common voltage generated by the common voltage generation circuit to the outside. A direction from the first side, which is the short side of the integrated circuit device, to the third side facing the first side is a first direction, and the fourth side is opposed to the second side, which is the long side of the integrated circuit device. When the direction toward the second direction is the second direction, the direction opposite to the first direction is the third direction, and the direction opposite to the second direction is the fourth direction, the first common voltage The pad And the second common voltage pad is arranged on the first direction side of the data driver block, and constitutes the differential signal. The first and second differential input pads for inputting the first signal from the outside are arranged on the fourth direction side of the physical layer circuit, and connect between the first and second common voltage pads. A common voltage line is wired from the first common voltage pad to the second common voltage pad along the first direction, and in the physical layer circuit placement region, the physical layer circuit The present invention relates to an integrated circuit device wired along the first direction on the second direction side.

本発明によれば、コモン電圧線により第1、第2のコモン電圧パッド間が接続される。これにより、コモン電圧線の寄生抵抗値のアンバランスに起因する表示品質の劣化を低減できる。またこのコモン電圧線が、物理層回路の第2の方向側において第1の方向に沿って配線される。従って、コモン電圧線からのノイズが物理層回路の差動信号に重畳されるのを防止でき、ノイズに起因する高速インターフェース回路の不具合発生を防止できる。   According to the present invention, the first and second common voltage pads are connected by the common voltage line. As a result, it is possible to reduce display quality deterioration due to an imbalance of parasitic resistance values of the common voltage line. The common voltage line is wired along the first direction on the second direction side of the physical layer circuit. Therefore, it is possible to prevent noise from the common voltage line from being superimposed on the differential signal of the physical layer circuit, and it is possible to prevent occurrence of a malfunction in the high-speed interface circuit due to noise.

また本発明では、前記コモン電圧線は、前記データドライバブロックの配置領域においては、前記データドライバブロックの前記第4の方向側において前記第1の方向に沿って配線されてもよい。   In the present invention, the common voltage line may be wired along the first direction on the fourth direction side of the data driver block in the arrangement region of the data driver block.

このようにすれば、データドライバブロックからのデータ信号線とコモン電圧線とが交差しなくなるため、データ信号線からのノイズによりコモン電圧のレベルが変動して、表示品質が劣化してしまう事態を防止できる。   In this way, the data signal line from the data driver block and the common voltage line do not cross each other, so that the level of the common voltage fluctuates due to noise from the data signal line, and the display quality deteriorates. Can be prevented.

また本発明では、前記高速インターフェース回路ブロックは、前記物理層回路の前記第2の方向側に配置され、リンク層の処理を行うリンクコントローラを含み、前記コモン電圧線は、前記リンクコントローラの前記第2の方向側において前記第1の方向に沿って配線されてもよい。   In the present invention, the high-speed interface circuit block includes a link controller that is disposed on the second direction side of the physical layer circuit and performs processing of a link layer, and the common voltage line is the first of the link controller. Wiring may be performed along the first direction on the two direction sides.

このようにすれば物理層回路とリンクコントローラの間の信号線のノイズがコモン電圧線に伝達されるのを防止できる。   In this way, signal line noise between the physical layer circuit and the link controller can be prevented from being transmitted to the common voltage line.

また本発明では、前記コモン電圧生成回路が、前記データドライバブロックの前記第3の方向側に配置されてもよい。   In the present invention, the common voltage generation circuit may be arranged on the third direction side of the data driver block.

また本発明では、前記コモン電圧線と異なる層の配線層で形成され、所与の電源電位が与えられた第1のシールド線が、前記コモン電圧線にオーバラップするように配線されてもよい。   In the present invention, the first shield line formed of a wiring layer different from the common voltage line and supplied with a given power supply potential may be wired so as to overlap the common voltage line. .

このようにすれば、コモン電圧線の上方又は下方からのノイズを、第1のシールド線により効果的にシールドできる。   In this way, noise from above or below the common voltage line can be effectively shielded by the first shield line.

また本発明では、前記コモン電圧線と同層の配線層で形成され、所与の電源電位が与えられた第2のシールド線が、前記コモン電圧線の両サイドに配線されてもよい。   In the present invention, a second shield line formed of the same wiring layer as the common voltage line and supplied with a given power supply potential may be wired on both sides of the common voltage line.

このようにすれば、コモン電圧線の両サイドからのノイズを、第2のシールド線により効果的にシールドできる。   In this way, noise from both sides of the common voltage line can be effectively shielded by the second shield line.

また本発明では、前記第1の方向に沿って第1〜第Nの回路ブロック(Nは2以上の整数)が配置され、前記第1〜第Nの回路ブロックは、前記データドライバブロックと、複数の階調電圧を生成する階調電圧生成回路ブロックと、前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送するロジック回路ブロックとを含み、前記階調電圧生成回路ブロックは前記データドライバブロックの前記第3の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第1の方向側に配置されてもよい。   In the present invention, first to Nth circuit blocks (N is an integer of 2 or more) are arranged along the first direction, and the first to Nth circuit blocks include the data driver block, A grayscale voltage generation circuit block for generating a plurality of grayscale voltages and data received by the high-speed interface circuit block and grayscale adjustment data for adjusting the grayscale voltage are received by the grayscale voltage generation circuit block The gradation voltage generation circuit block is disposed on the third direction side of the data driver block, and the high-speed interface circuit block and the logic circuit block are included in the data driver block. It may be arranged on the first direction side.

このようにすれば、第1〜第Nの回路ブロックが第1の方向に沿って配置されるため、集積回路装置の第2の方向での幅を小さくでき、小面積化を図れる。また階調電圧生成回路ブロックやロジック回路ブロックの第2の方向側での空きスペースを利用した配線が可能になり、配線効率を向上できる。またデータドライバブロックを集積回路装置の中央付近に集中して配置できるようになるため、データドライバブロックからのデータ信号の出力線を、効率良くシンプルに配線できる。   In this way, since the first to Nth circuit blocks are arranged along the first direction, the width of the integrated circuit device in the second direction can be reduced, and the area can be reduced. In addition, wiring using the empty space on the second direction side of the gradation voltage generation circuit block and the logic circuit block is possible, and wiring efficiency can be improved. Further, since the data driver block can be concentrated and arranged near the center of the integrated circuit device, the output line of the data signal from the data driver block can be efficiently and simply wired.

また本発明では、前記第1〜第Nの回路ブロックのうちの隣接する回路ブロック間では、第I(Iは3以上の整数)の層よりも下層の配線層で形成されるローカル線が配線され、前記第1〜第Nの回路ブロックのうちの隣接しない回路ブロック間では、前記第Iの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第1の方向に沿って配線され、前記階調電圧生成回路ブロックからの階調電圧を前記データドライバに供給するための階調用グローバル線が、前記データドライバブロック上を前記第1の方向に沿って配線されてもよい。   In the present invention, a local line formed by a wiring layer lower than the I-th (I is an integer of 3 or more) layer is wired between adjacent circuit blocks among the first to N-th circuit blocks. In addition, between the non-adjacent circuit blocks among the first to Nth circuit blocks, a global line formed by a wiring layer higher than the I-th layer is on a circuit block interposed between non-adjacent circuit blocks. A global line for gradation that is wired along the first direction and supplies the gradation voltage from the gradation voltage generation circuit block to the data driver is arranged on the data driver block in the first direction. It may be wired along.

このようにすれば、隣接する回路ブロック間が、ローカル線によりショートパスで接続されるため、配線領域を原因とするチップ面積の増加を防止できる。また、隣接しない回路ブロック間では、グローバル線が配線されるため、ローカル線の配線本数が多い場合にも、これらのローカル線上に階調用グローバル線を配線できるようになる。   In this way, since adjacent circuit blocks are connected by a short path by a local line, an increase in chip area due to the wiring region can be prevented. In addition, since global lines are routed between circuit blocks that are not adjacent to each other, even when the number of local lines is large, grayscale global lines can be wired on these local lines.

また本発明では、前記ロジック回路ブロックは、前記階調調整データを、nビット(nは自然数)の階調用転送線を介して時分割で前記階調電圧生成回路ブロックに転送し、前記階調用転送線が、前記グローバル線により前記データドライバブロック上を前記第1の方向に沿って配線されてもよい。   Also, in the present invention, the logic circuit block transfers the gradation adjustment data to the gradation voltage generation circuit block in a time division manner via an n-bit (n is a natural number) gradation transfer line. A transfer line may be wired along the first direction on the data driver block by the global line.

このようにすれば、階調用転送線を介して階調調整データをnビットずつ時分割に転送できるため、階調用転送線の本数を少なくすることが可能になる。   In this way, since the gradation adjustment data can be transferred in n-bit time-division manner via the gradation transfer line, the number of gradation transfer lines can be reduced.

また本発明では、前記第1〜第Nの回路ブロックは、走査線を駆動するための第1、第2の走査ドライバブロックを含み、前記階調電圧生成回路ブロックは、前記第1の走査ドライバブロックと前記データドライバブロックとの間に配置され、前記高速インターフェース回路ブロックは、前記第2の走査ドライバブロックと前記データドライバブロックとの間に配置されてもよい。   In the present invention, the first to Nth circuit blocks include first and second scan driver blocks for driving a scan line, and the grayscale voltage generation circuit block includes the first scan driver. The high-speed interface circuit block may be disposed between the second scan driver block and the data driver block.

また本発明では、前記第1の方向に沿って第1〜第Nの回路ブロック(Nは2以上の整数)が配置され、前記第1〜第Nの回路ブロックは、前記データドライバブロックと、電源電圧を生成するための電源回路ブロックと、前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、電源電圧を調整するための電源調整データを前記電源回路ブロックに転送するロジック回路ブロックとを含み、前記電源回路ブロックは、前記データドライバブロックの前記第3の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第1の方向側に配置されてもよい。   In the present invention, first to Nth circuit blocks (N is an integer of 2 or more) are arranged along the first direction, and the first to Nth circuit blocks include the data driver block, A power supply circuit block for generating a power supply voltage; and a logic circuit block for receiving data received by the high-speed interface circuit block and transferring power supply adjustment data for adjusting the power supply voltage to the power supply circuit block. The power supply circuit block may be disposed on the third direction side of the data driver block, and the high-speed interface circuit block and the logic circuit block may be disposed on the first direction side of the data driver block. Good.

このようにすれば、電源回路ブロックやロジック回路ブロックの第2の方向側での空きスペースを利用した配線が可能になり、配線効率を向上できる。   In this way, wiring using the empty space on the second direction side of the power circuit block and logic circuit block becomes possible, and wiring efficiency can be improved.

また本発明では、前記第1〜第Nの回路ブロックのうちの隣接する回路ブロック間では、第I(Iは3以上の整数)の層よりも下層の配線層で形成されるローカル線が配線され、前記第1〜第Nの回路ブロックのうちの隣接しない回路ブロック間では、前記第Iの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第1の方向に沿って配線され、前記電源回路ブロックからの電源電圧を供給するための電源用グローバル線が、前記データドライバブロック上を前記第1の方向に沿って配線されてもよい。   In the present invention, a local line formed by a wiring layer lower than the I-th (I is an integer of 3 or more) layer is wired between adjacent circuit blocks among the first to N-th circuit blocks. In addition, between the non-adjacent circuit blocks among the first to Nth circuit blocks, a global line formed by a wiring layer higher than the I-th layer is on a circuit block interposed between non-adjacent circuit blocks. A global line for power supply that is wired along the first direction and supplies a power supply voltage from the power supply circuit block may be wired along the first direction on the data driver block.

このようにすれば、隣接しない回路ブロック間では、グローバル線が配線されるため、ローカル線の配線本数が多い場合にも、これらのローカル線上に電源用グローバル線を配線できるようになり、配線効率を向上できる。   In this way, global lines are routed between non-adjacent circuit blocks, so even when the number of local lines is large, power global lines can be wired on these local lines. Can be improved.

また本発明では、前記ロジック回路ブロックは、前記電源調整データを、mビット(mは自然数)の電源用転送線を介して時分割に前記電源回路ブロックに転送し、前記電源用転送線が、前記グローバル線により前記データドライバブロック上を前記第1の方向に沿って配線されてもよい。   In the present invention, the logic circuit block transfers the power supply adjustment data to the power supply circuit block in a time-sharing manner through an m-bit (m is a natural number) power transfer line, and the power transfer line is The global line may be wired along the first direction on the data driver block.

このようにすれば、電源用転送線を介して電源調整データをmビットずつ時分割に転送できるため、電源用転送線の本数を少なくすることが可能になる。   In this way, since the power adjustment data can be transferred in a time-sharing manner by m bits via the power transfer line, the number of power transfer lines can be reduced.

また本発明では、前記第1〜第Nの回路ブロックは、走査線を駆動するための第1、第2の走査ドライバブロックを含み、前記電源回路ブロックは、前記第1の走査ドライバブロックと前記データドライバブロックとの間に配置され、前記高速インターフェース回路ブロックは、前記第2の走査ドライバブロックと前記データドライバブロックとの間に配置されてもよい。   In the present invention, the first to Nth circuit blocks include first and second scan driver blocks for driving scan lines, and the power supply circuit block includes the first scan driver block and the first scan driver block. The high-speed interface circuit block may be disposed between the second scan driver block and the data driver block.

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。   The present invention also relates to an electronic apparatus including any one of the integrated circuit devices described above and a display panel driven by the integrated circuit device.

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。   Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.

1.コモン電圧線
図1(A)、図1(B)に本実施形態の集積回路装置10(表示ドライバ)が実装される表示パネル300の例を示す。表示パネル300は、アレイ基板310(アレイガラス基板)と対向基板320(対向ガラス基板)により構成される。アレイ基板310には、TFT及び画素電極がマトリクス状に配置されるTFTアレイ部312が形成される。対向基板320には対向電極322が形成される。そしてこれらのアレイ基板310と対向基板320の間に液晶が封入される。またアレイ基板310には、集積回路装置10が、例えばバンプ(金バンプ、樹脂コアバンプ)などを用いてCOG(Chip On Glass)実装される。
1. Common Voltage Line FIGS. 1A and 1B show an example of a display panel 300 on which the integrated circuit device 10 (display driver) of this embodiment is mounted. The display panel 300 includes an array substrate 310 (array glass substrate) and a counter substrate 320 (counter glass substrate). The array substrate 310 is formed with a TFT array portion 312 in which TFTs and pixel electrodes are arranged in a matrix. A counter electrode 322 is formed on the counter substrate 320. Liquid crystal is sealed between the array substrate 310 and the counter substrate 320. The integrated circuit device 10 is mounted on the array substrate 310 by COG (Chip On Glass) using, for example, bumps (gold bumps, resin core bumps) or the like.

図1(A)、図1(B)では、コモン電圧(対向電極電圧)を供給するためのパネル用コモン電圧線(対向電圧線)が、アレイ基板310のTFTアレイ部312の周囲に沿って配線される。具体的にはパネル用コモン電圧線は、集積回路装置10(IC)の左端に設けられたコモン電圧パッドPC1から、アレイ基板310の左縁、上縁、右縁に沿って配線され、集積回路装置10の右端に設けられたコモン電圧パッドPC2に接続される。またパネル用コモン電圧線は、例えばB1に示す任意の位置で、対向基板320の対向電極322に電気的に接続される。これによりコモン電圧を対向電極322に供給できる。   In FIG. 1A and FIG. 1B, panel common voltage lines (counter voltage lines) for supplying a common voltage (counter electrode voltage) extend along the periphery of the TFT array portion 312 of the array substrate 310. Wired. Specifically, the panel common voltage line is wired from the common voltage pad PC1 provided at the left end of the integrated circuit device 10 (IC) along the left edge, the upper edge, and the right edge of the array substrate 310. It is connected to a common voltage pad PC2 provided at the right end of the device 10. The panel common voltage line is electrically connected to the counter electrode 322 of the counter substrate 320, for example, at an arbitrary position indicated by B1. Thereby, a common voltage can be supplied to the counter electrode 322.

なお図1(A)では集積回路装置10の下方にパネル用コモン電圧線が配線されていないが、図1(B)では集積回路装置10の下方にパネル用コモン電圧線が配線されている。   In FIG. 1A, the panel common voltage line is not wired below the integrated circuit device 10, but in FIG. 1B, the panel common voltage line is wired below the integrated circuit device 10.

また図1(C)に示すように、TFT(薄膜トランジスタ)のソースにはデータ線(ソース線)が接続され、TFTのゲートには走査線(ゲート線)が接続され、集積回路装置10は、これらのデータ線、走査線にデータ信号、走査信号を供給する。またTFTのドレインには、液晶素子で構成される液晶キャパシタCLの一端が接続され、液晶キャパシタCLの他端にはコモン電圧が供給される。更にTFTのドレインには補助キャパシタCPの一端が接続され、補助キャパシタCPの他端にはコモン電圧が供給される。このような補助キャパシタCPを用いる場合には、図1(A)、図1(B)のTFTアレイ部312に対してもパネル用コモン電圧線が配線されるようになる。   As shown in FIG. 1C, a data line (source line) is connected to the source of the TFT (thin film transistor), and a scanning line (gate line) is connected to the gate of the TFT. Data signals and scanning signals are supplied to these data lines and scanning lines. One end of a liquid crystal capacitor CL formed of a liquid crystal element is connected to the drain of the TFT, and a common voltage is supplied to the other end of the liquid crystal capacitor CL. Further, one end of the auxiliary capacitor CP is connected to the drain of the TFT, and a common voltage is supplied to the other end of the auxiliary capacitor CP. When such an auxiliary capacitor CP is used, a panel common voltage line is also wired to the TFT array portion 312 of FIGS. 1 (A) and 1 (B).

ところで液晶素子(広義には電気光学素子)には、直流電圧を長時間印加すると劣化するという性質があるため、フレーム反転駆動、走査ライン反転駆動、データライン反転駆動、ドット反転駆動などの駆動方式が用いられる。   By the way, liquid crystal elements (electro-optical elements in a broad sense) have the property of deteriorating when a DC voltage is applied for a long time. Is used.

図2の信号波形例では走査ライン反転駆動が採用されている。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎(1水平走査期間毎、走査線毎)に極性反転される。このため、対向電極322のコモン電圧VCOMのレベルも走査期間毎に極性反転される。具体的には図2に示すように、正極の期間T1(第1の期間)ではVCOMの電圧レベルは低電位側電圧VCOMLになり、負極の期間T2(第2の期間)では高電位側電圧VCOMHになる。この極性反転タイミングに合わせてデータ線に印加される階調電圧も、その極性が反転する。   In the signal waveform example of FIG. 2, scanning line inversion driving is employed. In this scanning line inversion drive, the polarity of the voltage applied to the liquid crystal element is inverted every scanning period (every horizontal scanning period, every scanning line). For this reason, the polarity of the level of the common voltage VCOM of the counter electrode 322 is also inverted every scanning period. Specifically, as shown in FIG. 2, the voltage level of VCOM becomes the low potential side voltage VCOML in the positive period T1 (first period), and the high potential side voltage in the negative period T2 (second period). Become VCOMH. The polarity of the gradation voltage applied to the data line in accordance with the polarity inversion timing is also inverted.

ここで、正極の期間T1は、データ線の階調電圧が供給された画素電極の電圧レベルが対向電極322の電圧レベルよりも高くなる期間である。この期間T1では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間T2は、データ線の階調電圧が供給された画素電極の電圧レベルが対向電極322の電圧レベルよりも低くなる期間である。この期間T2では液晶素子に負極性の電圧が印加されることになる。   Here, the positive period T1 is a period in which the voltage level of the pixel electrode to which the gradation voltage of the data line is supplied is higher than the voltage level of the counter electrode 322. In this period T1, a positive voltage is applied to the liquid crystal element. On the other hand, the negative period T2 is a period in which the voltage level of the pixel electrode to which the gradation voltage of the data line is supplied is lower than the voltage level of the counter electrode 322. In this period T2, a negative voltage is applied to the liquid crystal element.

図2から明らかなように、液晶素子には階調電圧とコモン電圧VCOMの差の電圧が印加される。従って、表示ドライバにより生成されるコモン電圧VCOMが、寄生抵抗などに起因して所望の電圧に到達しないと、液晶素子に印加される電圧も所望の電圧に到達しなくなるため、表示品質が劣化する。従って、このような表示品質の劣化を防止するためには、コモン電圧線の寄生抵抗をなるべく低くすることが重要になる。   As apparent from FIG. 2, a voltage corresponding to the difference between the gradation voltage and the common voltage VCOM is applied to the liquid crystal element. Therefore, if the common voltage VCOM generated by the display driver does not reach the desired voltage due to parasitic resistance or the like, the voltage applied to the liquid crystal element also does not reach the desired voltage, so that the display quality deteriorates. . Therefore, in order to prevent such display quality deterioration, it is important to reduce the parasitic resistance of the common voltage line as much as possible.

2.集積回路装置のコモン電圧線
近年、差動信号でデータをシリアル転送する高速I/F回路(高速インターフェース回路)が注目されている。この高速I/F回路では、差動信号の振幅が微少振幅になるため、外来ノイズの影響を受けやすく、データ転送エラーの原因になる。このため、差動信号への外来ノイズの影響を最小限に抑えることが望まれる。一方、前述したようにコモン電圧線の寄生抵抗が大きくなると、表示パネルの表示品質が劣化する。
2. In recent years, high-speed I / F circuits (high-speed interface circuits) that serially transfer data using differential signals have attracted attention. In this high-speed I / F circuit, the amplitude of the differential signal is very small, so that it is easily affected by external noise and causes a data transfer error. For this reason, it is desirable to minimize the influence of external noise on the differential signal. On the other hand, as described above, when the parasitic resistance of the common voltage line increases, the display quality of the display panel deteriorates.

そこで本実施形態では以下に説明するレイアウト手法を採用している。例えば図3(A)において集積回路装置10は、コモン電圧生成回路VCBと、少なくとも1つのデータドライバブロックDBと、高速I/F回路ブロックHBを構成する物理層回路PHYを含む。   Therefore, in this embodiment, the layout method described below is adopted. For example, in FIG. 3A, the integrated circuit device 10 includes a common voltage generation circuit VCB, at least one data driver block DB, and a physical layer circuit PHY that constitutes a high-speed I / F circuit block HB.

なお本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図3(A)では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。   In the present embodiment, the direction from the first side SD1, which is the short side of the integrated circuit device 10, toward the third side SD3 facing the first side D1 is defined as the first direction D1, and the direction opposite to D1 is defined as the third direction D3. It is said. A direction from the second side SD2 which is the long side of the integrated circuit device 10 to the fourth side SD4 facing the second side D2 is a second direction D2, and a direction opposite to D2 is a fourth direction D4. In FIG. 3A, the left side of the integrated circuit device 10 is the first side SD1 and the right side is the third side SD3, but the left side is the third side SD3 and the right side is the first side. SD1 may be used.

コモン電圧生成回路VCBは、表示パネルの対向電極に印加されるコモン電圧VCOMを生成する。具体的には例えば図2に示すように、走査期間毎に極性反転されるコモン電圧VCOMを生成する。   The common voltage generation circuit VCB generates a common voltage VCOM that is applied to the counter electrode of the display panel. Specifically, for example, as shown in FIG. 2, a common voltage VCOM whose polarity is inverted every scanning period is generated.

物理層回路PHYは、差動信号を用いてシリアルバスを介したデータ転送を行うための回路である。具体的には物理層回路PHYは、小振幅の差動信号を構成する第1、第2の信号DP、DMが入力されるレシーバ回路を含むことができる。またシリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル/パラレル変換回路を含んでもよい。或いは差動信号を用いてデータを送信するトランスミッタ回路や、パラレルデータをシリアルデータに変換するパラレル/シリアル変換回路を含んでもよい。   The physical layer circuit PHY is a circuit for performing data transfer via a serial bus using a differential signal. Specifically, the physical layer circuit PHY can include a receiver circuit to which the first and second signals DP and DM constituting a small amplitude differential signal are input. A serial / parallel conversion circuit that converts serial data received via the serial bus into parallel data may be included. Or you may include the transmitter circuit which transmits data using a differential signal, and the parallel / serial conversion circuit which converts parallel data into serial data.

データドライバブロックDBは、表示パネルのデータ線を駆動するための回路である。この場合に、例えばD1方向に沿って複数のデータドライバブロックを設けてもよい。またデータドライバブロックDBに対してD1方向に隣接配置され、データドライバブロックDBで使用される画像データを記憶するメモリブロックを設けてもよい。或いは、データドライバブロックDBのD4方向側にメモリブロックを隣接配置してもよい。   The data driver block DB is a circuit for driving the data lines of the display panel. In this case, for example, a plurality of data driver blocks may be provided along the direction D1. Further, a memory block that is arranged adjacent to the data driver block DB in the D1 direction and stores image data used in the data driver block DB may be provided. Alternatively, memory blocks may be arranged adjacent to the data driver block DB on the D4 direction side.

また図3(A)では、第1、第2のコモン電圧パッドPC1、PC2が設けられている。コモン電圧パッドPC1は、データドライバブロックDBのD3方向側に配置され、コモン電圧パッドPC2は、データドライバブロックDBのD1方向側に配置される。具体的にコモン電圧パッドPC1は集積回路装置10の左端に配置され、コモン電圧パッドPC2は集積回路装置10の右端に配置される。   In FIG. 3A, first and second common voltage pads PC1 and PC2 are provided. The common voltage pad PC1 is disposed on the D3 direction side of the data driver block DB, and the common voltage pad PC2 is disposed on the D1 direction side of the data driver block DB. Specifically, the common voltage pad PC1 is disposed at the left end of the integrated circuit device 10, and the common voltage pad PC2 is disposed at the right end of the integrated circuit device 10.

また差動信号を構成する第1、第2の信号DP、DMを外部から入力するための第1、第2の差動入力パッドPP、PMが、物理層回路PHYのD4方向側(ホスト側)に配置される。そしてコモン電圧パッドPC1、PC2間を接続するコモン電圧線VCL(チップ内コモン電圧線)が、コモン電圧パッドPC1からPC2に対してD1方向に沿って配線される。具体的には物理層回路PHYの配置領域では、PHYのD2方向側においてD1方向に沿って配線される。即ちコモン電圧パッドPC1からD1方向に沿って配線されたコモン電圧線VCLは、方向を変えて物理層回路PHYを迂回するように、PHYのD3方向側においてD2方向に沿って配線される。次に物理層回路PHYのD2方向側においてD1方向に沿って配線され、PHYのD1方向側においてD4方向に沿って配線される。そしてコモン電圧パッドPC2に接続される。   The first and second differential input pads PP and PM for inputting the first and second signals DP and DM constituting the differential signal from the outside are connected to the D4 direction side (host side) of the physical layer circuit PHY. ). A common voltage line VCL (in-chip common voltage line) that connects the common voltage pads PC1 and PC2 is wired along the direction D1 from the common voltage pad PC1 to PC2. Specifically, in the arrangement region of the physical layer circuit PHY, wiring is performed along the D1 direction on the D2 direction side of the PHY. That is, the common voltage line VCL wired along the D1 direction from the common voltage pad PC1 is wired along the D2 direction on the D3 direction side of the PHY so as to change the direction and bypass the physical layer circuit PHY. Next, wiring is performed along the D1 direction on the D2 direction side of the physical layer circuit PHY, and wiring is performed along the D4 direction on the D1 direction side of the PHY. Then, it is connected to the common voltage pad PC2.

また図3(A)では、コモン電圧線VCLは、データドライバブロックDBの配置領域においては、データドライバブロックDBのD4方向側においてD1方向に沿って配線される。即ちコモン電圧線VCLは、集積回路装置10のホスト側の辺SD2とデータドライバブロックDBの間においてD1方向に沿って配線される。   In FIG. 3A, the common voltage line VCL is wired along the D1 direction on the D4 direction side of the data driver block DB in the arrangement region of the data driver block DB. That is, the common voltage line VCL is wired along the direction D1 between the host-side side SD2 of the integrated circuit device 10 and the data driver block DB.

また図3(B)では、高速I/F回路ブロックHBが、リンク層の処理を行うリンクコントローラLKCを含む。このリンクコントローラLKCは、例えば差動信号により受信したパケットを解析する処理を行う。或いは差動信号により送信するパケットを生成する処理を行ってもよい。このリンクコントローラLKCは物理層回路PHYのD2方向側に配置される。   In FIG. 3B, the high-speed I / F circuit block HB includes a link controller LKC that performs link layer processing. The link controller LKC performs a process of analyzing a packet received using, for example, a differential signal. Or you may perform the process which produces | generates the packet transmitted with a differential signal. The link controller LKC is disposed on the D2 direction side of the physical layer circuit PHY.

そして図3(B)ではコモン電圧線VCLが、リンクコントローラLKCのD2方向側においてD1方向に沿って配線される。具体的にはコモン電圧線VCLは、物理層回路PHY及びリンクコントローラLKCのD3方向側においてはD2方向に沿って配線される。そしてリンクコントローラLKCのD2方向側においてはD1方向に沿って配線され、物理層回路PHY及びリンクコントローラLKCのD1方向側においてはD4方向に沿って配線されて、コモン電圧パッドPC2に接続される。   In FIG. 3B, the common voltage line VCL is wired along the D1 direction on the D2 direction side of the link controller LKC. Specifically, the common voltage line VCL is wired along the D2 direction on the D3 direction side of the physical layer circuit PHY and the link controller LKC. The D2 direction side of the link controller LKC is wired along the D1 direction, and the D1 direction side of the physical layer circuit PHY and link controller LKC is wired along the D4 direction and connected to the common voltage pad PC2.

またコモン電圧生成回路VCBは、データドライバブロックDBのD3方向側に配置される。なおコモン電圧生成回路VCBをデータドライバブロックDBのD1方向側に配置してもよい。また図3(C)のように、コモン電圧線VCLを、データドライバブロックDBの配置領域において、データドライバブロックDBのD2方向側においてD1方向に沿って配線する変形実施も可能である。   The common voltage generation circuit VCB is disposed on the D3 direction side of the data driver block DB. The common voltage generation circuit VCB may be arranged on the D1 direction side of the data driver block DB. Further, as shown in FIG. 3C, the common voltage line VCL may be modified in the arrangement region of the data driver block DB along the D1 direction on the D2 direction side of the data driver block DB.

図3(A)〜図3(C)に示すように本実施形態では、コモン電圧線VCLが、集積回路装置10のチップ内においてコモン電圧パッドPC1、PC2の間を接続している。   As shown in FIGS. 3A to 3C, in this embodiment, the common voltage line VCL connects the common voltage pads PC1 and PC2 in the chip of the integrated circuit device 10.

例えば図1(A)において、コモン電圧パッドPC1、PC2を集積回路装置10のチップ内において電気的に接続しないと、B2に示す位置でのパネル用コモン電圧線の寄生抵抗値が、B3に示す位置での寄生抵抗値よりも高くなってしまう。従って、寄生抵抗値がアランバランスになり、コモン電圧が所望電圧に到達するまでの時間にもアンバランスが生じてしまうため、表示品質が劣化する。   For example, in FIG. 1A, if the common voltage pads PC1 and PC2 are not electrically connected in the chip of the integrated circuit device 10, the parasitic resistance value of the panel common voltage line at the position indicated by B2 is indicated by B3. It becomes higher than the parasitic resistance value at the position. Accordingly, the parasitic resistance value becomes allan balance, and unbalance occurs in the time until the common voltage reaches the desired voltage, so that the display quality is deteriorated.

この点、本実施形態では、コモン電圧線VCLによりコモン電圧パッドPC1、PC2間が電気的に接続されるため、図1(A)のB2の位置でのコモン電圧線の寄生抵抗値とB3の位置での寄生抵抗値をほぼ同等にすることができる。従って、寄生抵抗値のアンバランスに起因する表示品質の劣化を低減できる。即ち図1(A)のように集積回路装置10の下方にパネル用コモン電圧線を配線していない場合にも、集積回路装置10内のコモン電圧線VCLにより、図1(B)の場合と同様に、コモン電圧線がアレイ基板310の周縁部においてリング状に配線されるようになる。従って、コモン電圧線の各位置での寄生抵抗値を均等にすることが可能になる。特に図1(C)のように、補助キャパシタCPのためにパネル用コモン電圧線をTFTアレイ部312にも配線した場合に、コモン電圧線の寄生抵抗値にアンバランスが生じると、表示むら等が生じる可能性がある。この点、本実施形態のように、コモン電圧線VCLによりコモン電圧パッドPC1、PC2間を集積回路装置10の内部において接続すれば、このような表示むら等の発生も防止できる。   In this respect, in the present embodiment, the common voltage pads PC1 and PC2 are electrically connected by the common voltage line VCL, so that the parasitic resistance value of the common voltage line at the position B2 in FIG. The parasitic resistance values at the positions can be made substantially equal. Accordingly, it is possible to reduce display quality deterioration caused by an imbalance of parasitic resistance values. That is, even when the panel common voltage line is not wired below the integrated circuit device 10 as shown in FIG. 1A, the common voltage line VCL in the integrated circuit device 10 causes a difference from the case of FIG. Similarly, the common voltage line is wired in a ring shape at the peripheral edge of the array substrate 310. Therefore, it is possible to make the parasitic resistance values uniform at each position of the common voltage line. In particular, as shown in FIG. 1C, when a common voltage line for a panel is also wired to the TFT array unit 312 for the auxiliary capacitor CP, if an imbalance occurs in the parasitic resistance value of the common voltage line, display unevenness, etc. May occur. In this respect, if the common voltage pads PC1 and PC2 are connected to each other inside the integrated circuit device 10 by the common voltage line VCL as in the present embodiment, such uneven display can be prevented.

また本実施形態では、物理層回路PHYと差動入力パッドPP、PMとを接続する差動信号線を避けるように、コモン電圧線VCLが配線される。従って、例えば1水平走査期間毎に電圧が変化するコモン電圧線VCLからのノイズが、物理層回路PHYの入力信号DP、DMに重畳されるのを防止できる。即ちコモン電圧パッドPC1からD1方向に沿って配線されるコモン電圧線VCLを、物理層回路PHYにおいてもそのままD1方向に沿って配線してしまうと、コモン電圧線VCLと、差動入力パッドPP、PMからの差動信号線とが交差してしまう。この結果、コモン電圧線VCLからのノイズが、寄生キャパシタ等を介して差動信号DP、DMに重畳してしまい、データ転送エラー等の問題が生じるおそれがある。   In the present embodiment, the common voltage line VCL is wired so as to avoid the differential signal line that connects the physical layer circuit PHY and the differential input pads PP and PM. Therefore, for example, noise from the common voltage line VCL whose voltage changes every horizontal scanning period can be prevented from being superimposed on the input signals DP and DM of the physical layer circuit PHY. That is, if the common voltage line VCL wired along the D1 direction from the common voltage pad PC1 is directly wired along the D1 direction in the physical layer circuit PHY, the common voltage line VCL and the differential input pad PP, The differential signal line from PM crosses. As a result, noise from the common voltage line VCL is superimposed on the differential signals DP and DM via a parasitic capacitor or the like, which may cause a problem such as a data transfer error.

この点、本実施形態ではコモン電圧線VCLが、信号DP、DMとの交差を避けるように配線されるため、上記のような問題の発生を防止できる。   In this respect, in the present embodiment, the common voltage line VCL is wired so as to avoid the intersection with the signals DP and DM, and thus the above-described problem can be prevented.

また図3(A)、図3(B)では、コモン電圧線VCLは、データドライバブロックDBのD4方向側においてD1方向に沿って配線される。従ってデータドライバブロックDBからの多数のデータ信号線とコモン電圧線VCLとが交差しないようになる。従って、このような多数のデータ信号線からのノイズが、寄生キャパシタを介してコモン電圧線VCLに重畳されるのを防止できる。この結果、コモン電圧VCOMのレベルが変動して表示品質が劣化してしまう事態を防止できる。   3A and 3B, the common voltage line VCL is wired along the D1 direction on the D4 direction side of the data driver block DB. Therefore, a large number of data signal lines from the data driver block DB and the common voltage line VCL do not cross each other. Therefore, it is possible to prevent such noise from a large number of data signal lines from being superimposed on the common voltage line VCL via the parasitic capacitor. As a result, it is possible to prevent a situation where the level of the common voltage VCOM fluctuates and display quality deteriorates.

また、物理層回路PHYとリンクコントローラLKCとの間には、高速で動作する信号線が配線される。従って、物理層回路PHYとリンクコントローラLKCの間にコモン電圧線VCLを配線すると、このような高速動作の信号線のノイズがコモン電圧線VCLに伝達されて、表示品質が劣化するおそれがある。   A signal line that operates at high speed is wired between the physical layer circuit PHY and the link controller LKC. Therefore, if the common voltage line VCL is wired between the physical layer circuit PHY and the link controller LKC, the noise of such a signal line operating at high speed may be transmitted to the common voltage line VCL, and display quality may deteriorate.

この点、図3(B)では、コモン電圧線VCLは、物理層回路PHYとリンクコントローラLKCの間には配線されず、リンクコントローラLKCのD2方向側に配線される。従って、物理層回路PHYとリンクコントローラLKCの間の高速動作の信号線のノイズがコモン電圧線VCLに伝達されたり、コモン電圧線VCLのノイズが高速動作の信号線に伝達されてしまう事態を防止でき、表示品質を向上できる。   In this regard, in FIG. 3B, the common voltage line VCL is not wired between the physical layer circuit PHY and the link controller LKC, but is wired on the D2 direction side of the link controller LKC. Accordingly, it is possible to prevent a situation in which the noise of the high-speed operation signal line between the physical layer circuit PHY and the link controller LKC is transmitted to the common voltage line VCL, or the noise of the common voltage line VCL is transmitted to the high-speed operation signal line. Display quality can be improved.

なお、図1(B)のように集積回路装置10の下方にパネル用コモン電圧線を配線した場合に、このパネル用コモン電圧線についても、図3(A)〜図3(C)のコモン電圧線VCLの配線手法と同様の手法で配線することが望ましい。即ちパネル用コモン電圧線を、差動入力パッドPP、PMからの差動信号線に交差しないように、物理層回路PHYやリンクコントローラLKCのD2方向側においてD1方向に沿って配線することが望ましい。   When a common voltage line for a panel is wired below the integrated circuit device 10 as shown in FIG. 1B, the common voltage line for the panel is also common to the common voltage lines for FIGS. 3A to 3C. It is desirable to wire by the same method as the wiring method of the voltage line VCL. That is, it is desirable to wire the panel common voltage line along the D1 direction on the D2 direction side of the physical layer circuit PHY and the link controller LKC so as not to cross the differential signal lines from the differential input pads PP and PM. .

図4にコモン電圧生成回路VCBの構成例を示す。このコモン電圧生成回路VCBは、ボルテージフォロワ接続されたオペアンプOPH、OPLと切替回路SELを含む。オペアンプOPHは、VCOMの高電位側電圧VCOMHのインピーダンス変換を行う。オペアンプOPLは、VCOMの低電位側電圧VCOMLのインピーダンス変換を行う。切替回路SELは、液晶素子(電気光学素子)に印加される電圧の極性を反転させる極性反転タイミングに応じて、オペアンプOPH、OPLからのVCOMH、VCOMLのいずれか一方を切り替え選択して、コモン電圧VCOMとして出力する。   FIG. 4 shows a configuration example of the common voltage generation circuit VCB. The common voltage generation circuit VCB includes operational amplifiers OPH and OPL connected to a voltage follower and a switching circuit SEL. The operational amplifier OPH performs impedance conversion of the high potential side voltage VCOMH of VCOM. The operational amplifier OPL performs impedance conversion of the low potential side voltage VCOML of VCOM. The switching circuit SEL switches and selects one of the VCOMH and VCOML from the operational amplifiers OPH and OPL according to the polarity inversion timing for inverting the polarity of the voltage applied to the liquid crystal element (electro-optical element), and the common voltage Output as VCOM.

切替回路SELは、P型(第1導電型)のトランジスタTL1とN型(第2導電型)のトランジスタTL2を含む。トランジスタTL1は、そのソースに、オペアンプOPHの出力が接続され、そのゲートに、極性反転タイミングを規定する極性反転信号POLが入力される。トランジスタTL2は、そのソースに、オペアンプOPLの出力が接続され、そのゲートに、極性反転信号POLが入力される。そしてトランジスタTL1及びTL2のドレインにコモン電圧VCOMが出力される。   The switching circuit SEL includes a P-type (first conductivity type) transistor TL1 and an N-type (second conductivity type) transistor TL2. The source of the transistor TL1 is connected to the output of the operational amplifier OPH, and the polarity inversion signal POL that defines the polarity inversion timing is input to the gate. The transistor TL2 has its source connected to the output of the operational amplifier OPL and its gate connected to the polarity inversion signal POL. The common voltage VCOM is output to the drains of the transistors TL1 and TL2.

なおVCOMの高電位側電圧VCOMHと低電位側電圧VCOMLは、図示しない電源回路が例えばチャージ・ポンプ方式で電源電圧を昇圧することで得ることができる。   The high potential side voltage VCOMH and the low potential side voltage VCOML of VCOM can be obtained by boosting the power supply voltage by a power supply circuit (not shown) by, for example, a charge pump method.

3.集積回路装置の詳細なレイアウト
図5に集積回路装置10の詳細なレイアウト例を示す。図5の集積回路装置10は、D1方向に沿って配置され、データ線を駆動するための複数のデータドライバブロックDB1〜DBJや、走査線を駆動するための第1、第2の走査ドライバブロックSB1、SB2を含む。また複数の階調電圧を生成する階調電圧生成回路ブロックGBや、電源電圧を生成するための電源回路ブロックPBや、物理層回路PHYとリンクコントローラLKCを有する高速I/F回路ブロックHBや、ロジック回路ブロックLBや、コモン電圧生成回路VCBを含む。
3. Detailed Layout of Integrated Circuit Device FIG. 5 shows a detailed layout example of the integrated circuit device 10. The integrated circuit device 10 of FIG. 5 is arranged along the direction D1, and includes a plurality of data driver blocks DB1 to DBJ for driving data lines, and first and second scan driver blocks for driving scanning lines. Includes SB1 and SB2. Further, a gradation voltage generation circuit block GB for generating a plurality of gradation voltages, a power supply circuit block PB for generating a power supply voltage, a high-speed I / F circuit block HB having a physical layer circuit PHY and a link controller LKC, A logic circuit block LB and a common voltage generation circuit VCB are included.

ここでロジック回路ブロックLBは、高速I/F回路ブロックHBにより受信されたデータを受ける。そして、階調電圧を調整するための階調調整データを階調電圧生成回路ブロックGBに転送したり、電源電圧を調整するための電源調整データを電源回路ブロックPBに転送する。   Here, the logic circuit block LB receives the data received by the high-speed I / F circuit block HB. Then, the gradation adjustment data for adjusting the gradation voltage is transferred to the gradation voltage generation circuit block GB, or the power supply adjustment data for adjusting the power supply voltage is transferred to the power supply circuit block PB.

図5では、階調電圧生成回路ブロックGBはデータドライバブロックDB1〜DBJのD3方向側に配置される。即ち最も左端にあるデータドライバブロックDB1のD3方向側に配置される。同様に電源回路ブロックPBはデータドライバブロックDB1〜DBJのD3方向側に配置される。即ち最も左端にあるデータドライバブロックDB1のD3方向側に配置される。そして高速I/F回路ブロックHB及びロジック回路ブロックLBは、データドライバブロックDB1〜DBJのD1方向側に配置される。即ち最も右端にあるデータドライバブロックDBJのD1方向側に配置される。   In FIG. 5, the gradation voltage generation circuit block GB is arranged on the D3 direction side of the data driver blocks DB1 to DBJ. That is, it is arranged on the D3 direction side of the leftmost data driver block DB1. Similarly, the power supply circuit block PB is arranged on the D3 direction side of the data driver blocks DB1 to DBJ. That is, it is arranged on the D3 direction side of the leftmost data driver block DB1. The high-speed I / F circuit block HB and the logic circuit block LB are arranged on the D1 direction side of the data driver blocks DB1 to DBJ. That is, it is arranged on the D1 direction side of the rightmost data driver block DBJ.

階調電圧生成回路ブロックGBは、第1の走査ドライバブロックSB1とデータドライバブロックDB1〜DBJとの間に配置される。高速I/F回路ブロックHBは、第2の走査ドライバブロックSB2とデータドライバブロックDB1〜DBJとの間に配置される。コモン電圧生成回路VCBは走査ドライバブロックSB1のD4方向側に配置される。   The gradation voltage generation circuit block GB is disposed between the first scan driver block SB1 and the data driver blocks DB1 to DBJ. The high-speed I / F circuit block HB is disposed between the second scan driver block SB2 and the data driver blocks DB1 to DBJ. The common voltage generation circuit VCB is disposed on the D4 direction side of the scan driver block SB1.

また図5では、隣接する回路ブロック間では、下層の配線層で形成されるローカル線が配線される。一方、隣接しない回路ブロック間では、ローカル線よりも上層の配線層で形成されるグローバル線がD1方向に沿って配線される。そして階調電圧生成回路ブロックGBからの階調電圧をデータドライバDB1〜DBJに供給するための階調用グローバル線や、電源回路ブロックPBからの電源電圧を供給するための電源用グローバル線が、データドライバブロックDB1〜DBJ上をD1方向に沿って配線される。   In FIG. 5, local lines formed by lower wiring layers are wired between adjacent circuit blocks. On the other hand, between non-adjacent circuit blocks, a global line formed by a wiring layer above the local line is wired along the direction D1. The gradation global line for supplying the gradation voltage from the gradation voltage generation circuit block GB to the data drivers DB1 to DBJ and the power supply global line for supplying the power supply voltage from the power supply circuit block PB are data. The driver blocks DB1 to DBJ are wired along the direction D1.

図5のように集積回路装置10の両端に走査ドライバブロックSB1、SB2を配置した場合には、走査信号が出力される走査ドライバ用パッドについても、集積回路装置10の両端に配置することが、配線効率を考慮すると望ましい。一方、データドライバブロックDB1〜DBJは、集積回路装置10の中央付近に配置される。従って、データ信号が出力されるデータドライバ用パッドについては、集積回路装置10の中央付近に配置することが、配線効率を考慮すると望ましい。   When the scan driver blocks SB1 and SB2 are arranged at both ends of the integrated circuit device 10 as shown in FIG. 5, the scan driver pads to which the scan signal is output may be arranged at both ends of the integrated circuit device 10. It is desirable considering the wiring efficiency. On the other hand, the data driver blocks DB1 to DBJ are arranged near the center of the integrated circuit device 10. Therefore, it is desirable to arrange the data driver pad from which the data signal is output near the center of the integrated circuit device 10 in consideration of wiring efficiency.

このため図5では、走査ドライバ用パッド配置領域PR1、PR2を集積回路装置10の両端に設け、これらの走査ドライバ用パッド配置領域PR1、PR2の間にデータドライバ用パッド配置領域PR3を設けている。こうすることで、走査ドライバブロックSB1、SB2の出力線やデータドライバブロックDB1〜DBJの出力線を、走査ドライバ用パッド配置領域PR1、PR2のパッドやデータドライバ用パッド配置領域PR3のパッドに対して、効率良く接続できる。   For this reason, in FIG. 5, the scan driver pad arrangement regions PR1 and PR2 are provided at both ends of the integrated circuit device 10, and the data driver pad arrangement region PR3 is provided between the scan driver pad arrangement regions PR1 and PR2. . Thus, the output lines of the scan driver blocks SB1 and SB2 and the output lines of the data driver blocks DB1 to DBJ are connected to the pads of the scan driver pad arrangement areas PR1 and PR2 and the pads of the data driver pad arrangement area PR3. Can be connected efficiently.

また図5では、データドライバブロックDB1〜DBJが集積回路装置10の中央付近に配置される。従って、データドライバブロックDB1〜DBJのD2方向側の空きスペースに、データドライバ用パッド配置領域PR3を設けることが可能になり、空きスペースの有効活用を図れる。なお、データドライバ用パッド配置領域PR3のパッドに接続されたパネル上のデータ信号線は、アレイ基板上においてTFTアレイ部に配線される。   In FIG. 5, the data driver blocks DB <b> 1 to DBJ are arranged near the center of the integrated circuit device 10. Therefore, it becomes possible to provide the data driver pad arrangement region PR3 in the empty space on the D2 direction side of the data driver blocks DB1 to DBJ, so that the empty space can be effectively used. The data signal lines on the panel connected to the pads of the data driver pad arrangement region PR3 are routed to the TFT array portion on the array substrate.

また図5では、データドライバブロックDB1〜DBJのD3方向側に、回路面積が大きい階調電圧生成回路ブロックGBや電源回路ブロックPBが配置される。またデータドライバブロックDB1〜DBJのD1方向側に、回路面積が大きいロジック回路ブロックLBや高速I/F回路ブロックHBが配置される。このようにすれば、これらの回路面積が大きい階調電圧生成回路ブロックGBや電源回路ブロックPBのD2方向側の空きスペースや、ロジック回路ブロックLBや高速I/F回路ブロックHBのD2方向側の空きスペースを利用して、走査ドライバ用パッドの配置領域PR1、PR2を設けることができる。従って、空きスペースを有効利用して配線効率を向上できるため、集積回路装置10のD2方向での幅を小さくできる。なお、走査ドライバ用パッド配置領域PR1、PR2のパッドに接続されたパネル上の走査信号線は、アレイ基板上においてTFTアレイ部に配線される。そしてパネル用コモン電圧線は、これらの走査信号線の左側や右側に配線されることになる。   In FIG. 5, the grayscale voltage generation circuit block GB and the power supply circuit block PB having a large circuit area are arranged on the D3 direction side of the data driver blocks DB1 to DBJ. A logic circuit block LB and a high-speed I / F circuit block HB having a large circuit area are arranged on the D1 direction side of the data driver blocks DB1 to DBJ. In this way, the empty space on the D2 direction side of the grayscale voltage generation circuit block GB and the power supply circuit block PB having a large circuit area, or the D2 direction side of the logic circuit block LB and the high-speed I / F circuit block HB. Scan driver pad placement regions PR1 and PR2 can be provided by utilizing the empty space. Accordingly, since the empty space can be effectively used to improve the wiring efficiency, the width of the integrated circuit device 10 in the D2 direction can be reduced. The scanning signal lines on the panel connected to the pads of the scanning driver pad arrangement regions PR1 and PR2 are wired to the TFT array portion on the array substrate. The panel common voltage lines are wired on the left and right sides of these scanning signal lines.

また図5では、ロジック回路ブロックLBと高速I/F回路ブロックHBがD1方向に沿って隣接配置される。従って、高速I/F回路ブロックHBで受信したデータの信号線をロジック回路ブロックLBにショートパスで接続でき、レイアウト効率を向上できる。なお高速I/F回路ブロックHB(物理層回路)をロジック回路ブロックLBのD4方向側に配置するなどの変形実施も可能である。   In FIG. 5, the logic circuit block LB and the high-speed I / F circuit block HB are adjacently disposed along the direction D1. Therefore, the signal line of the data received by the high-speed I / F circuit block HB can be connected to the logic circuit block LB by a short path, and the layout efficiency can be improved. Modifications such as arranging the high-speed I / F circuit block HB (physical layer circuit) on the D4 direction side of the logic circuit block LB are also possible.

また図5では、データドライバブロックDB1〜DBJのD1方向側に高速I/F回路ブロックHBが配置され、データドライバブロックDB1〜DBJの配置領域には、高速I/F回路ブロックHBは配置されない。従って、データドライバブロックDB1〜DBJに配線される階調用グローバル線や電源用グローバル線が、高速I/F回路ブロックHB上を通らなくて済む。従ってこれらのグローバル線からのノイズの悪影響が、高速I/F回路ブロックHB(物理層回路PHY)に及ぶのを防止でき、高速I/F回路ブロックHBの誤動作等を防止できる。   In FIG. 5, the high-speed I / F circuit block HB is arranged on the D1 direction side of the data driver blocks DB1 to DBJ, and the high-speed I / F circuit block HB is not arranged in the arrangement area of the data driver blocks DB1 to DBJ. Therefore, the gradation global line and the power supply global line wired to the data driver blocks DB1 to DBJ do not have to pass over the high-speed I / F circuit block HB. Therefore, it is possible to prevent the adverse effect of noise from these global lines from reaching the high-speed I / F circuit block HB (physical layer circuit PHY), and to prevent malfunction of the high-speed I / F circuit block HB.

例えば集積回路装置10を、バンプを用いてガラス基板(アレイ基板)にCOG実装した場合、集積回路装置10の両端部のバンプでの接触抵抗が上昇してしまうという問題がある。即ち集積回路装置10とガラス基板の熱膨張係数は異なるため、熱膨張係数の差によって生じる応力(熱ストレス)は、集積回路装置10の両端部の方が、中央部よりも大きくなる。このため、集積回路装置10の両端部では、バンプでの接触抵抗が時間経過につれて上昇してしまう。特に集積回路装置10がスリムで細長になるほど、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。   For example, when the integrated circuit device 10 is COG mounted on a glass substrate (array substrate) using bumps, there is a problem that the contact resistance at the bumps at both ends of the integrated circuit device 10 increases. That is, since the integrated circuit device 10 and the glass substrate have different coefficients of thermal expansion, the stress (thermal stress) caused by the difference in the coefficient of thermal expansion is greater at both ends of the integrated circuit device 10 than at the center. For this reason, at both ends of the integrated circuit device 10, the contact resistance at the bumps increases with time. In particular, as the integrated circuit device 10 becomes slim and slender, the difference in stress between both ends and the center increases, and the increase in contact resistance at the bumps at both ends also increases.

一方、高速I/F回路ブロックHBでは、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっている。従って、高速I/F回路ブロックHBのパッドPP、PMのバンプでの接触抵抗が上昇すると、インピーダンス整合が崩れ、高速シリアル転送の信号品質が劣化するおそれもある。従って、このような接触抵抗のことを考慮すれば、高速I/F回路ブロックHBは、集積回路装置10のなるべく中央部側に配置することが望ましい。   On the other hand, in the high-speed I / F circuit block HB, impedance matching is performed between the transmission side and the reception side in order to prevent signal reflection. Therefore, when the contact resistance at the pads PP and PM of the high-speed I / F circuit block HB increases, impedance matching may be lost, and the signal quality of high-speed serial transfer may be degraded. Therefore, in consideration of such contact resistance, it is desirable that the high-speed I / F circuit block HB is disposed as close to the central portion of the integrated circuit device 10 as possible.

この点、図5では、高速I/F回路ブロックHBは、集積回路装置10の最も右端側の場所ではなく、データドライバブロックDBJと走査ドライバブロックSB2の間に配置される。従って、高速I/F回路ブロックHBを最も右端側に配置した場合に比べて、バンプでの接触抵抗の上昇を、許容範囲内に抑えることができる。また接触抵抗の問題を重視しすぎて、高速I/F回路ブロックHBをデータドライバブロックDB1〜DBJの配置領域に設けると、前述したようにグローバル線からのノイズの影響で、高速I/F回路ブロックHBの性能がかえって低下する。図5のレイアウト手法によれば、接触抵抗の上昇を許容範囲内に抑えながら、グローバル線からのノイズによる性能劣化の問題を解消できる。   In this regard, in FIG. 5, the high-speed I / F circuit block HB is disposed not between the rightmost side of the integrated circuit device 10 but between the data driver block DBJ and the scan driver block SB2. Therefore, compared to the case where the high-speed I / F circuit block HB is arranged on the rightmost side, the increase in contact resistance at the bump can be suppressed within an allowable range. If the high-speed I / F circuit block HB is provided in the arrangement area of the data driver blocks DB1 to DBJ because the problem of contact resistance is too important, the high-speed I / F circuit is affected by the noise from the global line as described above. The performance of the block HB is lowered. According to the layout method of FIG. 5, the problem of performance degradation due to noise from the global line can be solved while suppressing the increase in contact resistance within an allowable range.

4.シールド線
図3(A)〜図3(C)のように、細長の集積回路装置10上において、長いコモン電圧線VCLをD1方向に沿って配線した場合に、他の信号線からのノイズがコモン電圧線VCLに伝達してしまうと、表示特性が劣化するおそれがある。例えば図3(A)、図3(B)の場合には、ロジック回路ブロック等に入力されるデジタル信号線からのノイズが、コモン電圧線VCLに伝達するおそれがある。また図3(C)の場合には、データドライバブロックからのデータ信号線や走査ドライバブロックからの走査信号線からのノイズが、コモン電圧線VCLに伝達するおそれがある。
4). As shown in FIGS. 3A to 3C, when a long common voltage line VCL is wired along the D1 direction on the elongated integrated circuit device 10, noise from other signal lines is generated. If the voltage is transmitted to the common voltage line VCL, the display characteristics may be deteriorated. For example, in the case of FIGS. 3A and 3B, noise from a digital signal line input to a logic circuit block or the like may be transmitted to the common voltage line VCL. In the case of FIG. 3C, noise from the data signal line from the data driver block and the scanning signal line from the scanning driver block may be transmitted to the common voltage line VCL.

そこで図6(A)〜図6(C)では、他の信号線のノイズがコモン電圧線VCLに伝達するのを防止するためのシールド線を設けている。例えば図6(A)では、コモン電圧線VCLと異なる層の配線層で形成され、所与の電源電位(例えばVSS)が与えられた第1のシールド線SLD1が、コモン電圧線VCLに対して、平面視においてオーバラップするように配線される。即ちコモン電圧線VCLと他の信号線の間にシールド線SLD1が設けられ、コモン電圧線VCLを形成する配線層と、他の信号線を形成する配線層の間の配線層により、シールド線SLD1が形成される。このようにすれば、他の信号線(デジタル信号線、データ信号線、走査信号線等)からのノイズが、コモン電圧線VCLの下方から伝達されるのを、コモン電圧線VCLの下方に設けられたシールド線SLD1によりシールドできる。   Therefore, in FIGS. 6A to 6C, a shield line is provided to prevent noise of other signal lines from being transmitted to the common voltage line VCL. For example, in FIG. 6A, the first shield line SLD1 formed of a wiring layer different from the common voltage line VCL and supplied with a given power supply potential (for example, VSS) is connected to the common voltage line VCL. The wirings are overlapped in a plan view. That is, the shield line SLD1 is provided between the common voltage line VCL and another signal line, and the shield line SLD1 is formed by a wiring layer between the wiring layer forming the common voltage line VCL and the wiring layer forming another signal line. Is formed. In this way, noise from other signal lines (digital signal line, data signal line, scanning signal line, etc.) is transmitted below the common voltage line VCL, and provided below the common voltage line VCL. The shielded wire SLD1 can be used for shielding.

また図6(B)では、コモン電圧線VCLと同層の配線層で形成され、所与の電源電位(例えばVSS)が与えられた第2のシールド線SLD2、SLD3が、コモン電圧線VCLの両サイドに配線される。即ちコモン電圧線VCLがD1方向に沿って配線された場合に、このコモン電圧線VCLに対して所定間隔をあけて平行に、シールド線SLD2、SLD3がD1方向に沿って配線される。このようにすれば、他の信号線からのノイズがコモン電圧線VCLの両サイドから伝達されるのを、コモン電圧線VCLの両サイドに設けられたシールド線SLD2、SLD3によりシールドできる
なお図6(B)では、両サイドのシールド線SLD2、SLD3に加えて、下方のシールド線SLD1も配線している。このようにすれば、コモン電圧線VCLに対するノイズ伝達を更に効率的にシールドできる。
In FIG. 6B, the second shield lines SLD2 and SLD3 which are formed of the same wiring layer as the common voltage line VCL and are given a power supply potential (for example, VSS) are connected to the common voltage line VCL. Wired on both sides. That is, when the common voltage line VCL is wired along the D1 direction, the shield lines SLD2 and SLD3 are wired along the D1 direction in parallel with the common voltage line VCL at a predetermined interval. In this way, noise from other signal lines can be shielded by the shield lines SLD2 and SLD3 provided on both sides of the common voltage line VCL from being transmitted from both sides of the common voltage line VCL. In (B), in addition to the shield lines SLD2 and SLD3 on both sides, the lower shield line SLD1 is also wired. In this way, noise transmission to the common voltage line VCL can be shielded more efficiently.

また、他の信号線がコモン電圧線VCLの上方に配線される場合には、図6(C)のようにシールド線SLD1、SLD2、SLD3を配線すればよい。即ちシールド線SLD1をコモン電圧線VCLの上方に配線すると共に、シールド線SLD2、SLD3をコモン電圧線VCLの両サイドに配線する。   When other signal lines are wired above the common voltage line VCL, the shield lines SLD1, SLD2, and SLD3 may be wired as shown in FIG. That is, the shield line SLD1 is wired above the common voltage line VCL, and the shield lines SLD2 and SLD3 are wired on both sides of the common voltage line VCL.

5.集積回路装置の回路構成例
図7に本実施形態の集積回路装置(表示ドライバ)の回路構成例を示す。なお本実施形態の集積回路装置は図7の回路構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
5. FIG. 7 shows a circuit configuration example of the integrated circuit device (display driver) of the present embodiment. The integrated circuit device of the present embodiment is not limited to the circuit configuration of FIG. 7, and various modifications such as omitting some of the components or adding other components are possible.

表示パネルは、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子(狭義には液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネルは、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル(有機ELパネル等)であってもよい。   The display panel includes a plurality of data lines (source lines), a plurality of scanning lines (gate lines), and a plurality of pixels specified by the data lines and the scanning lines. A display operation is realized by changing the optical characteristics of the electro-optic element (liquid crystal element in a narrow sense) in each pixel region. This display panel can be constituted by an active matrix type panel using switching elements such as TFT and TFD. The display panel may be a panel other than the active matrix system, or a panel other than the liquid crystal panel (organic EL panel or the like).

メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。   The memory 20 (display data RAM) stores image data. The memory cell array 22 includes a plurality of memory cells and stores image data (display data) for at least one frame (one screen). The row address decoder 24 (MPU / LCD row address decoder) performs a decoding process on the row address and performs a word line selection process of the memory cell array 22. A column address decoder 26 (MPU column address decoder) performs a decoding process on the column address and performs a selection process of a bit line of the memory cell array 22. The write / read circuit 28 (MPU write / read circuit) performs image data write processing to the memory cell array 22 and image data read processing from the memory cell array 22.

ロジック回路40(ドライバ用ロジック回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイ(G/A)などの自動配置配線により形成できる。   The logic circuit 40 (driver logic circuit) generates a control signal for controlling display timing, a control signal for controlling data processing timing, and the like. The logic circuit 40 can be formed by automatic placement and routing such as a gate array (G / A).

制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に対して、階調特性(γ特性)を調整するための階調調整データ(γ補正データ)を出力したり、電源回路90に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリ20から表示パネル側への画像データの読み出しを制御する。ホスト(MPU)インターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリ20にアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリ20に書き込むRGBインターフェースを実現する。なおホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。   The control circuit 42 generates various control signals and controls the entire apparatus. Specifically, gradation adjustment data (γ correction data) for adjusting gradation characteristics (γ characteristics) is output to the gradation voltage generation circuit 110, or the power supply voltage is supplied to the power supply circuit 90. Outputs power adjustment data for adjustment. In addition, a write / read process to the memory using the row address decoder 24, the column address decoder 26, and the write / read circuit 28 is controlled. The display timing control circuit 44 generates various control signals for controlling the display timing, and controls reading of image data from the memory 20 to the display panel side. The host (MPU) interface circuit 46 implements a host interface that accesses the memory 20 by generating an internal pulse for each access from the host. The RGB interface circuit 48 realizes an RGB interface that writes moving image RGB data to the memory 20 using a dot clock. Note that only one of the host interface circuit 46 and the RGB interface circuit 48 may be provided.

データドライバ50は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ50は、メモリ20から画像データ(階調データ)を受け、階調電圧生成回路110から複数(例えば256段階)の階調電圧(基準電圧)を受ける。そして、これらの複数の階調電圧の中から、画像データに対応する電圧を選択して、データ信号(データ電圧)として表示パネルのデータ線に出力する。   The data driver 50 is a circuit that generates a data signal for driving the data lines of the display panel. Specifically, the data driver 50 receives image data (gradation data) from the memory 20, and receives a plurality (for example, 256 levels) of gradation voltages (reference voltages) from the gradation voltage generation circuit 110. Then, a voltage corresponding to the image data is selected from the plurality of gradation voltages and is output to the data line of the display panel as a data signal (data voltage).

走査ドライバ70は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号(イネーブル入出力信号)を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号(走査電圧)として表示パネルの各走査線に出力する。なお走査ドライバ70に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。   The scan driver 70 is a circuit that generates a scan signal for driving the scan lines of the display panel. Specifically, a signal (enable input / output signal) is sequentially shifted in a built-in shift register, and a signal obtained by converting the level of the shifted signal is output as a scanning signal (scanning voltage) to each scanning line of the display panel. . The scan driver 70 includes a scan address generation circuit and an address decoder, the scan address generation circuit generates and outputs a scan address, and the address decoder performs a scan address decoding process to generate a scan signal. Also good.

電源回路90は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ50、走査ドライバ70、階調電圧生成回路110などに供給する。   The power supply circuit 90 is a circuit that generates various power supply voltages. Specifically, the input power supply voltage and the internal power supply voltage are boosted by a charge pump method using a boosting capacitor and a boosting transistor included in a built-in boosting circuit. Then, the voltage obtained by the boosting is supplied to the data driver 50, the scan driver 70, the gradation voltage generation circuit 110, and the like.

階調電圧生成回路(γ補正回路)110は階調電圧を生成してデータドライバ50に供給する回路である。具体的には階調電圧生成回路110は、高電位側電源と低電位側電源の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定(制御)する階調電圧設定回路などを含むことができる。   The gradation voltage generation circuit (γ correction circuit) 110 is a circuit that generates a gradation voltage and supplies it to the data driver 50. Specifically, the gradation voltage generation circuit 110 can include a ladder resistor circuit that divides resistance between the high potential side power source and the low potential side power source and outputs the gradation voltage to the resistance division node. In addition, a gradation register unit in which gradation adjustment data is written, a gradation voltage setting circuit that variably sets (controls) the gradation voltage output to the resistance division node based on the written gradation adjustment data, and the like. Can be included.

高速I/F回路200(シリアルインターフェース回路)は、シリアルバスを介した高速シリアル転送を実現する回路である。具体的には、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、ホスト(ホストデバイス)との間で高速シリアル転送が実現される。図8(A)に高速I/F回路200の構成例を示す。   The high-speed I / F circuit 200 (serial interface circuit) is a circuit that realizes high-speed serial transfer via a serial bus. Specifically, high-speed serial transfer with the host (host device) is realized by current driving or voltage driving the differential signal line of the serial bus. FIG. 8A shows a configuration example of the high-speed I / F circuit 200.

物理層回路210(トランシーバ)は、差動信号(差動データ信号、差動クロック信号)を用いてデータ(パケット)やクロックを受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりデータ等の送受信が行われる。この物理層回路210は、クロック用レシーバ回路212や、データ用レシーバ回路214や、トランスミッタ回路216などを含むことができる。   The physical layer circuit 210 (transceiver) is a circuit for receiving and transmitting data (packets) and clocks using differential signals (differential data signals and differential clock signals). Specifically, data and the like are transmitted and received by driving the differential signal lines of the serial bus with current or voltage. The physical layer circuit 210 can include a clock receiver circuit 212, a data receiver circuit 214, a transmitter circuit 216, and the like.

リンクコントローラ230は、物理層の上層であるリンク層(或いはトランザクション層)の処理を行う。具体的には、リンクコントローラ230はパケット解析回路232を含むことができる。このパケット解析回路232は、シリアルバスを介してホスト(ホストデバイス)からパケットを受信した場合に、受信したパケットを解析する。即ち受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。またリンクコントローラ230はパケット生成回路234を含むことができる。このパケット生成回路234は、シリアルバスを介してホストにパケットを送信する場合に、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を、物理層回路210に指示する。   The link controller 230 performs processing of a link layer (or transaction layer) that is an upper layer of the physical layer. Specifically, the link controller 230 can include a packet analysis circuit 232. When receiving a packet from a host (host device) via the serial bus, the packet analysis circuit 232 analyzes the received packet. That is, the header and data of the received packet are separated and the header is extracted. The link controller 230 can include a packet generation circuit 234. The packet generation circuit 234 performs packet generation processing when a packet is transmitted to the host via the serial bus. Specifically, a header of a packet to be transmitted is generated, and the packet is assembled by combining the header and data. Then, the physical layer circuit 210 is instructed to transmit the generated packet.

ドライバI/F回路240は、高速I/F回路200と表示ドライバの内部回路との間のインターフェース処理を行う。具体的にはドライバI/F回路240は、アドレス0信号A0、ライト信号XWR、リード信号XRD、パラレルデータ信号PDATA、チップセレクト信号XCSなどを含むホストインターフェース信号を生成して、表示ドライバの内部回路(ホストインターフェース回路46)に出力する。   The driver I / F circuit 240 performs an interface process between the high-speed I / F circuit 200 and an internal circuit of the display driver. Specifically, the driver I / F circuit 240 generates host interface signals including an address 0 signal A0, a write signal XWR, a read signal XRD, a parallel data signal PDATA, a chip select signal XCS, and the like, and generates an internal circuit of the display driver. (Host interface circuit 46).

図8(B)において、物理層回路220はホストデバイスに内蔵され、物理層回路210は表示ドライバに内蔵される。また212、214、226はレシーバ回路であり、216、222、224はトランスミッタ回路である。これらのレシーバ回路212、214、226、トランスミッタ回路216、222、224はイネーブル信号ENBH、ENBCにより、その動作をイネーブルにしたり、ディスエーブルにすることができる。   In FIG. 8B, the physical layer circuit 220 is built in the host device, and the physical layer circuit 210 is built in the display driver. Reference numerals 212, 214, and 226 denote receiver circuits, and reference numerals 216, 222, and 224 denote transmitter circuits. The operation of these receiver circuits 212, 214, 226 and transmitter circuits 216, 222, 224 can be enabled or disabled by enable signals ENBH, ENBC.

ホスト側のクロック用トランスミッタ回路222は、差動クロック信号CKP、CKMを出力する。クライアント側のクロック用レシーバ回路212は、この差動クロック信号CKP、CKMの差動増幅を行い、得られたクロックCKCを後段の回路に出力する。   The host-side clock transmitter circuit 222 outputs differential clock signals CKP and CKM. The client-side clock receiver circuit 212 performs differential amplification of the differential clock signals CKP and CKM, and outputs the obtained clock CKC to the subsequent circuit.

ホスト側のデータ用トランスミッタ回路224は、差動データ信号DP、DMを出力する。クライアント側のデータ用レシーバ回路214は、この差動データ信号DP、DMの差動増幅を行い、得られたデータDATACを後段の回路に出力する。また図8(B)では、クライアント側のデータ用トランスミッタ回路216と、ホスト側のデータ用レシーバ回路226を用いて、クライアント側からホスト側にデータを転送することもできる。   The host-side data transmitter circuit 224 outputs differential data signals DP and DM. The data receiver circuit 214 on the client side performs differential amplification of the differential data signals DP and DM, and outputs the obtained data DATAC to a subsequent circuit. In FIG. 8B, data can also be transferred from the client side to the host side using the data transmitter circuit 216 on the client side and the data receiver circuit 226 on the host side.

なお物理層回路210の構成は図8(A)、図8(B)に限定されず、種々の変形実施が可能である。例えば物理層回路210は、図示しないシリアル/パラレル変換回路やパラレル/シリアル変換回路などを含むことができる。或いは、PLL(Phase Locked Loop)回路や、バイアス電圧生成回路などを含ませてもよい。またシリアルバスの差動信号線は多チャンネル構成であってもよい。また物理層回路210は、レシーバ回路とトランスミッタ回路の少なくとも一方を含むものであり、例えばトランスミッタ回路を含まない構成としてもよい。またクロック用レシーバ回路を設けずに、受信データに基づいてサンプリングクロックを生成してもよい。   Note that the configuration of the physical layer circuit 210 is not limited to FIGS. 8A and 8B, and various modifications can be made. For example, the physical layer circuit 210 can include a serial / parallel conversion circuit, a parallel / serial conversion circuit, etc. (not shown). Alternatively, a PLL (Phase Locked Loop) circuit, a bias voltage generation circuit, or the like may be included. Further, the differential signal line of the serial bus may have a multi-channel configuration. The physical layer circuit 210 includes at least one of a receiver circuit and a transmitter circuit. For example, the physical layer circuit 210 may be configured not to include a transmitter circuit. Further, the sampling clock may be generated based on the received data without providing the clock receiver circuit.

6.細長の集積回路装置
図9に集積回路装置10の配置例を示す。集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。より具体的には、出力側I/F領域12は、回路ブロックCB1〜CBNのD2方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置10をIP(Intellectual Property)コアとして用いて他の集積回路装置に組み込む場合等には、出力側I/F領域、入力側I/F領域(第1、第2のI/O領域)12、14の少なくとも一方を設けない構成とすることもできる。
6). Elongated Integrated Circuit Device FIG. 9 shows an arrangement example of the integrated circuit device 10. The integrated circuit device 10 includes first to Nth circuit blocks CB1 to CBN (N is an integer of 2 or more) arranged along the direction D1. The integrated circuit device 10 also includes an output-side I / F region 12 (first interface region in a broad sense) provided along the side SD4 on the D2 direction side of the first to Nth circuit blocks CB1 to CBN. Further, it includes an input-side I / F area 14 (second interface area in a broad sense) provided along the side SD2 on the D4 direction side of the first to Nth circuit blocks CB1 to CBN. More specifically, the output-side I / F area 12 is arranged on the D2 direction side of the circuit blocks CB1 to CBN without using, for example, other circuit blocks. When the integrated circuit device 10 is used as an IP (Intellectual Property) core and incorporated in another integrated circuit device, the output-side I / F region, the input-side I / F region (first and second I / Os) It is also possible to adopt a configuration in which at least one of (regions) 12 and 14 is not provided.

出力側(表示パネル側)I/F領域12は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含むことができる。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。   The output side (display panel side) I / F area 12 is an area serving as an interface with the display panel, and can include various elements such as a pad, an output transistor connected to the pad, and a protection element. Specifically, an output transistor for outputting a data signal to the data line or a scanning signal to the scanning line can be included. In the case where the display panel is a touch panel, an input transistor may be included.

入力側(ホスト側)I/F領域14は、ホスト(MPU、画像処理コントローラ、ベースバンドエンジン)とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用(入出力用)トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号(デジタル信号)を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含むことができる。   The input side (host side) I / F area 14 is an area serving as an interface with a host (MPU, image processing controller, baseband engine), and is a pad or an input (input / output) transistor connected to the pad. Various elements such as an output transistor and a protection element can be included. Specifically, an input transistor for inputting a signal (digital signal) from the host, an output transistor for outputting a signal to the host, and the like can be included.

なお、短辺である辺SD1、SD3に沿った出力側I/F領域や入力側I/F領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、I/F(インターフェース)領域12、14に設けてもよいし、それ以外の領域(第1〜第Nの回路ブロックCB1〜CBN)に設けてもよい。I/F領域12、14以外の領域に設ける場合には、金バンプ以外の小型バンプ技術(樹脂をコアとするバンプ技術など)を用いることで実現される。   Note that an output-side I / F region or an input-side I / F region along the short sides SD1 and SD3 may be provided. Further, bumps or the like serving as external connection terminals may be provided in the I / F (interface) regions 12 and 14, or may be provided in other regions (first to Nth circuit blocks CB1 to CBN). In the case where it is provided in a region other than the I / F regions 12 and 14, it is realized by using a small bump technology (such as a bump technology using a resin as a core) other than the gold bump.

また第1〜第Nの回路ブロックCB1〜CBNは、少なくとも2つ(或いは3つ)の異なる回路ブロック(異なる機能を持つ回路ブロック)を含むことができる。集積回路装置10が表示ドライバである場合を例にとれば、回路ブロックCB1〜CBNは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも2つを含むことができる。更に具体的には回路ブロックCB1〜CBNは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合にはメモリのブロックを含むことができる。   The first to Nth circuit blocks CB1 to CBN can include at least two (or three) different circuit blocks (circuit blocks having different functions). Taking the case where the integrated circuit device 10 is a display driver as an example, the circuit blocks CB1 to CBN include at least two blocks of a data driver, a memory, a scan driver, a logic circuit, a gradation voltage generation circuit, and a power supply circuit. be able to. More specifically, the circuit blocks CB1 to CBN can include at least a data driver block and a logic circuit block, and can further include a grayscale voltage generation circuit block. In the case of a built-in memory type, a memory block can be included.

図10(A)、図10(B)に集積回路装置10の平面レイアウトの詳細例を示す。図10(A)、図10(B)において、第1〜第Nの回路ブロックCB1〜CBNは、第1〜第4のメモリブロックMB1〜MB4(広義には第1〜第Iのメモリブロック。Iは2以上の整数)を含む。また第1〜第4のメモリブロックMB1〜MB4の各々に対して、D1方向に沿ってその各々が隣接して配置される第1〜第4のデータドライバブロックDB1〜DB4(広義には第1〜第Iのデータドライバブロック)を含む。具体的にはメモリブロックMB1とデータドライバブロックDB1がD1方向に沿って隣接して配置され、メモリブロックMB2とデータドライバブロックDB2がD1方向に沿って隣接して配置される。そしてデータドライバブロックDB1がデータ線を駆動するために用いる画像データ(表示データ)は、隣接するメモリブロックMB1が記憶し、データドライバブロックDB2がデータ線を駆動するために用いる画像データは、隣接するメモリブロックMB2が記憶する。   10A and 10B show detailed examples of the planar layout of the integrated circuit device 10. 10A and 10B, first to Nth circuit blocks CB1 to CBN are first to fourth memory blocks MB1 to MB4 (first to first memory blocks in a broad sense). I is an integer of 2 or more. The first to fourth data driver blocks DB1 to DB4 (first in a broad sense, the first to fourth memory blocks MB1 to MB4) are arranged adjacent to each other along the direction D1. To I-th data driver block). Specifically, the memory block MB1 and the data driver block DB1 are arranged adjacently along the D1 direction, and the memory block MB2 and the data driver block DB2 are arranged adjacently along the D1 direction. The image data (display data) used by the data driver block DB1 to drive the data lines is stored in the adjacent memory block MB1, and the image data used by the data driver block DB2 to drive the data lines is adjacent. Memory block MB2 stores it.

また図10(A)、図10(B)では、集積回路装置10の両端に走査ドライバブロックSB1、SB2が配置される。なお、これらの走査ドライバブロックSB1、SB2の一方のみを設けたり、SB1、SB2を設けない変形実施も可能である。   10A and 10B, the scan driver blocks SB1 and SB2 are arranged at both ends of the integrated circuit device 10, respectively. It should be noted that only one of these scan driver blocks SB1 and SB2 can be provided, or a modification can be made without providing SB1 and SB2.

そして図10(A)では、データドライバブロックDB1〜DB4(メモリブロックMB1〜MB4)のD3方向側に、階調電圧生成回路ブロックGBや電源回路ブロックPB2が配置される。またデータドライバブロックDB1〜DB4(MB1〜MB4)のD1方向側にロジック回路ブロックLBや高速I/F回路ブロックHBが配置される。また階調電圧生成回路ブロックGBは、電源回路ブロックPB2とデータドライバブロックDB1〜DB4(MB1〜MB4)との間に配置される。またロジック回路ブロックLBと高速I/F回路ブロックHBはD1方向において隣接配置される。なおロジック回路ブロックLBのD4方向側には情報記憶ブロックISBが設けられる。   In FIG. 10A, the grayscale voltage generation circuit block GB and the power supply circuit block PB2 are arranged on the D3 direction side of the data driver blocks DB1 to DB4 (memory blocks MB1 to MB4). A logic circuit block LB and a high-speed I / F circuit block HB are arranged on the D1 direction side of the data driver blocks DB1 to DB4 (MB1 to MB4). The gradation voltage generation circuit block GB is disposed between the power supply circuit block PB2 and the data driver blocks DB1 to DB4 (MB1 to MB4). The logic circuit block LB and the high-speed I / F circuit block HB are adjacently arranged in the direction D1. An information storage block ISB is provided on the D4 direction side of the logic circuit block LB.

また図10(A)では、細長の電源回路ブロックPB1が、回路ブロックCB1〜CBN(データドライバブロックDB1〜DB4)と入力側I/F領域14(第2のインターフェース領域)との間に、D1方向に沿って配置される。この電源回路ブロックPB1は、D1方向を長辺とし、D2方向を短辺とし、D2方向での幅が極めて狭い回路ブロック(WB以下の幅の細長回路ブロック)である。電源回路ブロックPB1は、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタや、昇圧制御回路などを含むことができる。一方、電源回路ブロックPB2は、電源電圧を調整するための電源調整データが書き込まれる電源レジスタ部や、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータなどを含むことができる。   In FIG. 10A, the elongated power circuit block PB1 is connected between the circuit blocks CB1 to CBN (data driver blocks DB1 to DB4) and the input-side I / F area 14 (second interface area) D1. Arranged along the direction. The power supply circuit block PB1 is a circuit block having a long side in the D1 direction, a short side in the D2 direction, and a very narrow width in the D2 direction (an elongated circuit block having a width of WB or less). The power supply circuit block PB1 can include a boosting transistor of a boosting circuit that boosts a voltage by a charge pump, a boosting control circuit, and the like. On the other hand, the power supply circuit block PB2 includes a power supply register section in which power supply adjustment data for adjusting the power supply voltage is written, a regulator that adjusts the voltage boosted by the booster circuit that boosts the voltage by the charge pump, and the like. it can.

一方、図10(B)では、階調電圧生成回路ブロックGBとロジック回路ブロックLBが隣接配置される。そして電源回路ブロックPBと、階調電圧生成回路ブロックGB及びロジック回路ブロックLBとの間に、データドライバブロックDB1〜DB4(MB1〜MB4)が配置される。このようにすれば、ロジック回路ブロックLBからの階調電圧の設定信号をショートパスで階調電圧生成回路ブロックGBに入力することが可能になる。   On the other hand, in FIG. 10B, the gradation voltage generation circuit block GB and the logic circuit block LB are adjacently arranged. Data driver blocks DB1 to DB4 (MB1 to MB4) are arranged between the power supply circuit block PB and the gradation voltage generation circuit block GB and the logic circuit block LB. This makes it possible to input the gradation voltage setting signal from the logic circuit block LB to the gradation voltage generation circuit block GB through a short path.

また図10(B)では、高速I/F回路ブロックHB(物理層回路)がロジック回路ブロックLBのD4方向側に配置される。このようにすれば差動入力パッドからの差動入力信号を高速I/F回路ブロックHBにショートパスで入力できると共に、高速I/F回路ブロックHBからの信号をロジック回路ブロックLBにショートパスで入力できる。   In FIG. 10B, the high-speed I / F circuit block HB (physical layer circuit) is arranged on the D4 direction side of the logic circuit block LB. In this way, a differential input signal from the differential input pad can be input to the high-speed I / F circuit block HB via a short path, and a signal from the high-speed I / F circuit block HB can be input to the logic circuit block LB via a short path. You can enter.

なお本実施形態の集積回路装置10のレイアウト配置は図10(A)、図10(B)に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を2、3或いは5以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。例えばメモリ非内蔵の場合にはメモリブロックを省略でき、表示パネルのガラス基板に走査ドライバを形成できる場合には、走査ドライバブロックを省略できる。またCSTN(Color Super Twisted Nematic)パネル、TFD(Thin Film Diode)パネル用では、階調電圧生成回路ブロックを省略できる。また回路ブロックCB1〜CBNと出力側I/F領域12や入力側I/F領域14の間に、D2方向での幅が極めて狭い回路ブロック(WB以下の細長回路ブロック)を設けてもよい。また回路ブロックCB1〜CBNが、異なる回路ブロックがD2方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を1つの回路ブロックとした構成としてもよい。   Note that the layout arrangement of the integrated circuit device 10 according to the present embodiment is not limited to FIGS. 10A and 10B. For example, the number of memory blocks or data driver blocks may be 2, 3 or 5 or more, or the memory block or data driver block may be configured not to be divided into blocks. Further, a modification can be made so that the memory block and the data driver block are not adjacent to each other. Further, the memory block, the scan driver block, the power supply circuit block, the gradation voltage generation circuit block, or the like may be omitted. For example, when the memory is not built in, the memory block can be omitted, and when the scan driver can be formed on the glass substrate of the display panel, the scan driver block can be omitted. Further, the gradation voltage generating circuit block can be omitted for a color super twisted nematic (CSTN) panel and a thin film diode (TFD) panel. Further, a circuit block having a very narrow width in the D2 direction (elongated circuit block of WB or less) may be provided between the circuit blocks CB1 to CBN and the output-side I / F region 12 or the input-side I / F region 14. The circuit blocks CB1 to CBN may include circuit blocks in which different circuit blocks are arranged in multiple stages in the D2 direction. For example, the scan driver circuit and the power supply circuit may be configured as one circuit block.

図11(A)に、集積回路装置10のD2方向に沿った断面図の例を示す。ここでW1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のD2方向での幅である。この幅W1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のトランジスタ形成領域(バルク領域、アクティブ領域)の幅(最大幅)であり、バンプの形成領域は含まない。またWは集積回路装置10のD2方向での幅である。この場合に、例えばW1+WB+W2≦W<W1+2×WB+W2の関係が成り立つ。或いは、W1+W2<WBが成り立つため、W<2×WBの関係が成り立つ。   FIG. 11A shows an example of a cross-sectional view of the integrated circuit device 10 along the direction D2. Here, W1, WB, and W2 are the widths in the D2 direction of the output side I / F region 12, the circuit blocks CB1 to CBN, and the input side I / F region 14, respectively. The widths W1, WB, and W2 are the widths (maximum widths) of the transistor formation regions (bulk region and active region) in the output side I / F region 12, circuit blocks CB1 to CBN, and input side I / F region 14, respectively. Yes, it does not include the bump formation area. W is the width of the integrated circuit device 10 in the direction D2. In this case, for example, a relationship of W1 + WB + W2 ≦ W <W1 + 2 × WB + W2 is established. Alternatively, since W1 + W2 <WB holds, the relationship of W <2 × WB holds.

図11(B)の配置手法では、D2方向での幅が広い2以上の複数の回路ブロックがD2方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがD2方向に沿って配置される。   In the arrangement method of FIG. 11B, two or more circuit blocks having a wide width in the D2 direction are arranged along the D2 direction. Specifically, the data driver block and the memory block are arranged along the direction D2.

例えば図11(B)においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはD2方向である。このため図11(B)では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをD2方向に沿って配置している。   For example, in FIG. 11B, image data from the host side is written in the memory block. The data driver block converts the digital image data written in the memory block into an analog data voltage, and drives the data lines of the display panel. Accordingly, the signal flow of the image data is in the direction D2. For this reason, in FIG. 11B, the memory block and the data driver block are arranged along the direction D2 in accordance with the flow of this signal.

ここで、図11(B)の配置手法には以下のような課題がある。   Here, the arrangement method of FIG. 11B has the following problems.

第1に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。   First, in an integrated circuit device such as a display driver, a reduction in chip size is required for cost reduction. However, if a fine process is employed and the integrated circuit device is simply shrunk to reduce the chip size, not only the short side direction but also the long side direction is reduced, and mounting becomes difficult due to the narrow pitch.

第2に、表示ドライバでは、表示パネルの種類(アモルファスTFT、低温ポリシリコンTFT)や画素数(QCIF、QVGA、VGA)や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図11(B)の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のD2方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。   Secondly, in the display driver, the configuration of the memory and data driver varies depending on the type of display panel (amorphous TFT, low-temperature polysilicon TFT), the number of pixels (QCIF, QVGA, VGA), product specifications, and the like. Therefore, in the arrangement method of FIG. 11B, even if the pad pitch, the memory cell pitch, and the data driver cell pitch match in a certain product, these pitches do not match if the configuration of the memory or data driver changes. . If the pitches do not match, it becomes necessary to form a useless wiring region for absorbing the pitch mismatch between the circuit blocks. As a result, the width of the integrated circuit device in the direction D2 is increased, the chip area is increased, and the cost is increased. On the other hand, in order to avoid such a situation, if the layout of the memory or data driver is changed so that the pad pitch and the cell pitch are aligned, the development period becomes longer, resulting in an increase in cost.

これに対して図9〜図10(B)の配置手法では複数の回路ブロックCB1〜CBNがD1方向に沿って配置される。また図11(A)では、パッド(バンプ)の下にトランジスタ(回路素子)を配置できる(能動面バンプ)。また回路ブロック内の配線であるローカル配線よりも上層(パッドよりも下層)で形成されるグローバル配線により、回路ブロック間や、回路ブロックとI/F領域間等での信号線を形成できる。従って、集積回路装置10のD1方向での長さを維持したままで、D2方向での幅Wを狭くでき、スリムな細長チップを実現できる。   On the other hand, in the arrangement method of FIGS. 9 to 10B, a plurality of circuit blocks CB1 to CBN are arranged along the direction D1. In FIG. 11A, a transistor (circuit element) can be disposed under the pad (bump) (active surface bump). In addition, signal lines between circuit blocks, between circuit blocks and I / F regions, and the like can be formed by global wiring formed in a layer above the local wiring (lower layer than the pad) that is a wiring in the circuit block. Therefore, the width W in the D2 direction can be narrowed while maintaining the length of the integrated circuit device 10 in the D1 direction, and a slim elongated chip can be realized.

また図9〜図10(B)の配置手法では回路ブロックCB1〜CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、1水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また、例えば低温ポリシリコンTFTパネルのように走査ドライバを表示パネル側に形成できる場合等には、回路ブロックCB1〜CBNの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。   9 to 10B, the circuit blocks CB1 to CBN are arranged along the direction D1, so that it is possible to easily cope with a change in product specifications. In other words, since it is possible to design products with various specifications using a common platform, the design efficiency can be improved. For example, even when the number of pixels and the number of gradations of the display panel increase / decrease, it can be dealt with only by increasing / decreasing the number of blocks of the memory blocks and data driver blocks, the number of times of reading out image data in one horizontal scanning period, and the like. For example, when the scan driver can be formed on the display panel side, such as a low-temperature polysilicon TFT panel, it is only necessary to remove the scan driver block from the circuit blocks CB1 to CBN. When developing a product without a memory, the memory block can be removed. Even if the circuit block is removed in accordance with the specifications as described above, the influence of the circuit block on other circuit blocks can be minimized, so that the design efficiency can be improved.

また図9〜図10(B)の配置手法では、各回路ブロックCB1〜CBNのD2方向での幅(高さ)を、例えばデータドライバブロックやメモリブロックの幅(高さ)に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのD1方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば、階調電圧生成回路ブロックやロジック回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックやロジック回路ブロックのD1方向での長さを増減することで対応できる。   9 to 10B, the width (height) of each circuit block CB1 to CBN in the D2 direction can be unified to, for example, the width (height) of the data driver block or the memory block. When the number of transistors in each circuit block increases / decreases, the design can be made more efficient because it can be adjusted by increasing / decreasing the length of each circuit block in the D1 direction. For example, even when the configuration of the gradation voltage generation circuit block or the logic circuit block is changed and the number of transistors is increased or decreased, the length in the D1 direction of the gradation voltage generation circuit block or the logic circuit block is increased or decreased. Yes.

7.階調電圧生成回路
図12に階調電圧生成回路の構成例を示す。この階調電圧生成回路は、ラダー抵抗回路120、階調電圧設定回路130、制御回路140を含む。
7). Grayscale Voltage Generation Circuit FIG. 12 shows a configuration example of the grayscale voltage generation circuit. The gradation voltage generation circuit includes a ladder resistor circuit 120, a gradation voltage setting circuit 130, and a control circuit 140.

ここでラダー抵抗回路120は、高電位側電源(電源電圧)VDDRHと低電位側電源(電源電圧)VDDRLの間を抵抗分割し、複数の抵抗分割ノードRT0〜RT255の各抵抗分割ノードに複数の階調電圧V0〜V255の各階調電圧を出力する。   Here, the ladder resistor circuit 120 divides the resistance between the high potential side power supply (power supply voltage) VDDRH and the low potential side power supply (power supply voltage) VDDRL, and a plurality of resistance division nodes RT0 to RT255 have a plurality of resistance division nodes. The gradation voltages V0 to V255 are output.

制御回路140は、階調レジスタ部142、アドレスデコーダ144を含む。階調レジスタ部142には、ロジック回路(ロジック回路ブロック)からの階調調整データ(階調特性を調整するためのデータ)が書き込まれる。アドレスデコーダ144は、ロジック回路からのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力する。階調レジスタ部142では、ロジック回路からのラッチ信号に基づいて、アドレスデコーダ144からのレジスタアドレス信号がアクティブとなっているレジスタに対して、階調調整データが書き込まれる。   The control circuit 140 includes a gradation register unit 142 and an address decoder 144. In the gradation register unit 142, gradation adjustment data (data for adjusting gradation characteristics) from a logic circuit (logic circuit block) is written. The address decoder 144 decodes an address signal from the logic circuit and outputs a register address signal corresponding to the address signal. In the gradation register unit 142, gradation adjustment data is written to the register in which the register address signal from the address decoder 144 is active based on the latch signal from the logic circuit.

階調電圧設定回路130(階調セレクタ)は、階調レジスタ部142に書き込まれた階調調整データに基づいて、抵抗分割ノードRT0〜RT255に出力される階調電圧を可変に設定(制御)する。具体的には例えば、ラダー抵抗回路120が含む複数の可変抵抗回路の抵抗値を可変に制御することで、階調電圧を可変に設定する。   The gradation voltage setting circuit 130 (gradation selector) variably sets (controls) the gradation voltage output to the resistance division nodes RT0 to RT255 based on the gradation adjustment data written in the gradation register unit 142. To do. Specifically, for example, the gradation voltage is variably set by variably controlling the resistance values of a plurality of variable resistance circuits included in the ladder resistance circuit 120.

なお階調電圧生成回路は図12の構成に限定されず、種々の変形実施が可能であり、図12の構成要素の一部を省略したり、他の構成要素を追加してもよい。例えば正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を設けたり、階調電圧信号のインピーダンス変換を行う回路(ボルテージフォロワ接続のオペアンプ)を設けてもよい。或いは、階調電圧生成回路に選択用電圧生成回路と階調電圧選択回路を含ませてもよい。この場合には、選択用電圧生成回路が含むラダー抵抗回路により分割した電圧を、複数の選択用電圧として出力する。そして階調電圧選択回路は、選択用電圧生成回路からの選択用電圧の中から、階調調整データに応じて、例えば256階調の場合には256個(広義にはS個)の電圧を選択して、階調電圧V0〜V255として出力する。   Note that the gradation voltage generation circuit is not limited to the configuration shown in FIG. 12, and various modifications are possible. Some of the components shown in FIG. 12 may be omitted or other components may be added. For example, a ladder resistor circuit for positive polarity and a ladder resistor circuit for negative polarity may be provided, or a circuit (voltage follower-connected operational amplifier) that performs impedance conversion of a gradation voltage signal may be provided. Alternatively, the gradation voltage generation circuit may include a selection voltage generation circuit and a gradation voltage selection circuit. In this case, the voltage divided by the ladder resistor circuit included in the selection voltage generation circuit is output as a plurality of selection voltages. Then, the gradation voltage selection circuit selects, for example, 256 (S in a broad sense) voltage in the case of 256 gradations according to the gradation adjustment data from the selection voltages from the selection voltage generation circuit. Select and output as gradation voltages V0 to V255.

図13(A)では回路ブロックCB1〜CBNが、階調電圧生成回路ブロックGBと、データドライバブロックDB1、DB2・・・・と、ロジック回路ブロックLBを含む。ここでロジック回路ブロックLBは、階調電圧を調整するための階調調整データを階調電圧生成回路ブロックGBに転送する。そして階調電圧生成回路ブロックGBは、転送された階調調整データに基づいて、複数の階調電圧を生成する。例えば階調電圧生成回路ブロックGBは、階調電圧を調整し、調整された階調電圧を出力する。   In FIG. 13A, the circuit blocks CB1 to CBN include a gradation voltage generation circuit block GB, data driver blocks DB1, DB2,..., And a logic circuit block LB. Here, the logic circuit block LB transfers gradation adjustment data for adjusting the gradation voltage to the gradation voltage generation circuit block GB. The gradation voltage generation circuit block GB generates a plurality of gradation voltages based on the transferred gradation adjustment data. For example, the gradation voltage generation circuit block GB adjusts the gradation voltage and outputs the adjusted gradation voltage.

そして図13(A)では、データドライバブロックDB1、DB2・・・は、階調電圧生成回路ブロックGBとロジック回路ブロックLBの間に配置される。   In FIG. 13A, the data driver blocks DB1, DB2,... Are arranged between the gradation voltage generation circuit block GB and the logic circuit block LB.

図13(A)のレイアウト手法によれば、データドライバブロックDB1、DB2・・・を集積回路装置の中央付近に配置できる。従って、データドライバブロックDB1、DB2・・・のD2方向側の空きスペースを利用して、データドライバ(ソースドライバ)用パッド等を配置することが可能になり、空きスペースの有効活用を図れる。   According to the layout method of FIG. 13A, the data driver blocks DB1, DB2,... Can be arranged near the center of the integrated circuit device. Therefore, it becomes possible to arrange pads for data drivers (source drivers) using the empty space on the D2 direction side of the data driver blocks DB1, DB2,..., And to effectively use the empty space.

また図13(A)のレイアウト手法によれば、データドライバブロックDB1、DB2・・・の左側、右側に、階調電圧生成回路ブロックGB、ロジック回路ブロックLBを配置できる。従って、階調電圧生成回路ブロックGB、ロジック回路ブロックLBの例えばD2方向側の空きスペースを利用して走査ドライバ(ゲートドライバ)用パッド等を配置することが可能になり、空きスペースの有効活用を図れる。   13A, the grayscale voltage generation circuit block GB and the logic circuit block LB can be arranged on the left and right sides of the data driver blocks DB1, DB2,. Accordingly, it becomes possible to arrange a scan driver (gate driver) pad or the like by using, for example, the empty space on the D2 direction side of the gradation voltage generating circuit block GB and the logic circuit block LB, and effective use of the empty space is possible. I can plan.

図13(B)ではロジック回路ブロックLBは、階調調整データ(階調電圧の調整データ)をnビット(nは自然数)の階調用転送線GTLを介して時分割に階調電圧生成回路ブロックGBに転送している。例えばjビット(j>n)の階調調整データを、nビットずつ時分割に階調電圧生成回路ブロックGBの階調レジスタ部142に転送(シリアル転送)して書き込む。   In FIG. 13B, the logic circuit block LB is a grayscale voltage generation circuit block in which the grayscale adjustment data (grayscale voltage adjustment data) is time-divided via the n-bit (n is a natural number) grayscale transfer line GTL. Transferring to GB. For example, j-bit (j> n) gradation adjustment data is transferred (serially transferred) to the gradation register unit 142 of the gradation voltage generation circuit block GB in a time-sharing manner by n bits.

即ち、表示品質を向上するためには、表示パネルの種類に応じた最適な階調特性(γ特性)を設定することが望ましい。そして、様々な表示パネルの特性に合うように階調特性を調整できるようにすると、階調調整データのデータ量は非常に多くなる。従って、このようにデータ量の多い階調調整データを、時分割ではなくパラレルに一斉に階調レジスタ部142に書き込もうとすると、転送線のビット数が増えてしまい、転送線の本数が多くなる。そして階調電圧生成回路ブロックGBとロジック回路ブロックLBの間にデータドライバブロックDB1、DB2・・・を配置するレイアウト手法では、転送線の本数が多くなると、データドライバ制御や電源供給や階調電圧供給のためのグローバル線の配線本数に余裕が無くなる。この結果、階調調整データの転送線の本数の分だけ、集積回路装置のD2方向での幅が増えてしまい、スリムな細長チップの実現が難しくなる。   That is, in order to improve display quality, it is desirable to set an optimum gradation characteristic (γ characteristic) according to the type of display panel. If the gradation characteristics can be adjusted to suit the characteristics of various display panels, the amount of gradation adjustment data becomes very large. Therefore, if the gradation adjustment data having such a large amount of data is written to the gradation register unit 142 all at once in parallel rather than in time division, the number of bits of the transfer line increases and the number of transfer lines increases. . In the layout method in which the data driver blocks DB1, DB2,... Are arranged between the gradation voltage generation circuit block GB and the logic circuit block LB, as the number of transfer lines increases, data driver control, power supply, and gradation voltage are increased. There is no room for the number of global lines to supply. As a result, the width of the integrated circuit device in the direction D2 increases by the number of gradation adjustment data transfer lines, making it difficult to realize a slim elongated chip.

この場合、階調電圧生成回路ブロックGBとロジック回路ブロックLBを隣接配置し、GBとLBを接続するローカル線を用いて、階調調整データを転送する手法も考えられる。しかしながら、この手法によると、階調電圧生成回路ブロックGBとロジック回路ブロックLBが、データドライバブロックDB1、DB2・・・の左側又は右側に偏って配置されてしまう。従って、走査ドライバ用パッド等を配置するための空きエリアも、データドライバブロックDB1、DB2・・・の左側又は右側に偏って形成されるようになり、レイアウト効率が低下する。   In this case, a method is also conceivable in which the gradation voltage generation circuit block GB and the logic circuit block LB are arranged adjacent to each other and gradation adjustment data is transferred using a local line connecting GB and LB. However, according to this method, the grayscale voltage generation circuit block GB and the logic circuit block LB are arranged to be biased to the left or right of the data driver blocks DB1, DB2,. Therefore, the empty area for arranging the scan driver pads and the like is also formed to be biased to the left or right of the data driver blocks DB1, DB2,..., And the layout efficiency is lowered.

この点、図13(B)のように階調調整データを時分割に転送すれば、階調用転送線GTLの本数を少なくできる。これにより、他のグローバル線の配線の余裕ができ、集積回路装置のD2方向での幅を小さくでき、スリムな細長チップを実現できる。また、走査ドライバ用パッド等を配置するための空きエリアも、データドライバブロックDB1、DB2・・・の左側又は右側に均等に形成されるようになり、レイアウト効率を向上できる。   In this regard, the number of gradation transfer lines GTL can be reduced by transferring the gradation adjustment data in a time division manner as shown in FIG. As a result, there is room for wiring of other global lines, the width of the integrated circuit device in the D2 direction can be reduced, and a slim elongated chip can be realized. Also, empty areas for arranging the scan driver pads and the like are formed uniformly on the left side or the right side of the data driver blocks DB1, DB2,..., And the layout efficiency can be improved.

次に、階調調整データの具体的な転送手法について説明する。図13(B)ではロジック回路ブロックLBは、階調レジスタ部142のレジスタアドレスを指定するためのアドレス信号と、指定されたレジスタアドレスに書き込まれる階調調整データを転送するためのデータ信号を、階調用転送線GTLを介して階調電圧生成回路ブロックGBに出力する。また例えばデータ信号を取り込むためのラッチ信号を階調電圧生成回路ブロックGBに出力する。この場合にロジック回路ブロックLBは、例えば、有効なデータ信号が出力されるデータ有効期間以外の期間において、第1のビットパターンのアドレス信号を出力する。そして階調レジスタ部142のレジスタマップでは、第1のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、階調調整データが書き込まれるレジスタがマッピングされている。   Next, a specific method for transferring gradation adjustment data will be described. In FIG. 13B, the logic circuit block LB receives an address signal for designating the register address of the gray scale register unit 142 and a data signal for transferring the gray scale adjustment data written to the designated register address. The data is output to the gradation voltage generation circuit block GB via the gradation transfer line GTL. Further, for example, a latch signal for taking in the data signal is output to the gradation voltage generation circuit block GB. In this case, for example, the logic circuit block LB outputs the address signal of the first bit pattern in a period other than the data valid period in which a valid data signal is output. In the register map of the gradation register unit 142, a register to which gradation adjustment data is written is mapped to a register address other than the register address corresponding to the address signal of the first bit pattern.

図14(A)にアドレス信号A3〜A0、データ信号D7〜D0、ラッチ信号LATの信号波形例を示す。   FIG. 14A shows signal waveform examples of the address signals A3 to A0, the data signals D7 to D0, and the latch signal LAT.

図14(A)に示すようにロジック回路ブロックLBは、有効なデータ信号D7〜D0が出力されるデータ有効期間TA以外の期間TBでは、(Fh)=(1111)のビットパターン(広義には第1のビットパターン)のアドレス信号A3〜A0を出力する。即ち全てのビットが「1」(広義には第1の論理レベル)になるビットパターンのアドレス信号A3〜A0を出力する。なお「h」はヘキサ表示を意味する。   As shown in FIG. 14A, the logic circuit block LB has a bit pattern (Fh) = (1111) (in a broad sense) in a period TB other than the data valid period TA in which valid data signals D7 to D0 are output. The first bit pattern) address signals A3 to A0 are output. That is, the address signals A3 to A0 having a bit pattern in which all bits are “1” (first logic level in a broad sense) are output. “H” means hex display.

一方、ロジック回路ブロックLBは、データ有効期間TAでは、階調レジスタ部142のレジスタR0〜RIのレジスタアドレスに対応するアドレス信号A3〜A0と、レジスタR0〜RIに書き込まれる階調調整データに対応するデータ信号D7〜D0を出力する。またデータ信号D7〜D0を取り込むためのラッチ信号LATを出力する。即ち階調レジスタ部142では、ラッチ信号LAT(LATの立ち下がりエッジ)に基づいて、レジスタR0〜RIのうちアドレス信号A3〜A0のレジスタアドレスで指定されるレジスタに対して、データ信号D7〜D0の階調調整データが書き込まれる。これにより階調調整データDAR0、DAR1、DAR2・・・が時分割に階調レジスタ部142に書き込まれることになる。なおアドレス信号やデータ信号のビット数は4ビットや8ビットに限定されず任意である。   On the other hand, the logic circuit block LB corresponds to the address signals A3 to A0 corresponding to the register addresses of the registers R0 to RI of the gradation register 142 and the gradation adjustment data written to the registers R0 to RI in the data valid period TA. Output data signals D7 to D0. A latch signal LAT for taking in the data signals D7 to D0 is output. That is, in the gradation register unit 142, based on the latch signal LAT (falling edge of LAT), the data signals D7 to D0 are transmitted to the registers specified by the register addresses of the address signals A3 to A0 among the registers R0 to RI. Gradation adjustment data is written. As a result, the gradation adjustment data DAR0, DAR1, DAR2,... Are written in the gradation register unit 142 in a time division manner. Note that the number of bits of the address signal and the data signal is not limited to 4 bits or 8 bits and is arbitrary.

図14(B)に階調レジスタ部142のレジスタマップを示す。このレジスタマップでは、アドレス信号A3〜A0のレジスタアドレス(0h)=(0000)、(1h)=(0001)、(2h)=(0010)・・・には、レジスタR0、R1、R2・・・がマッピングされている。そしてレジスタアドレス(0h)、(1h)、(2h)・・・にマッピングされるレジスタR0、R1、R2・・・に対して、データ信号D7〜D0で設定される階調調整データDARO、DAR1、DAR2・・・が書き込まれる。例えばDARO、DAR1、DAR2は、階調特性の各区間での傾きを設定するためのデータである。   FIG. 14B shows a register map of the gradation register unit 142. In this register map, the register addresses (0h) = (0000), (1h) = (0001), (2h) = (0010)... Of the address signals A3 to A0 include the registers R0, R1, R2,. -Is mapped. The gradation adjustment data DARO, DAR1 set by the data signals D7 to D0 for the registers R0, R1, R2,... Mapped to the register addresses (0h), (1h), (2h). , DAR2... Are written. For example, DARO, DAR1, and DAR2 are data for setting the gradient in each section of the gradation characteristics.

具体的には集積回路装置の外部の処理部(CPU、MPU)は、階調調整コマンドを発行すると共に、階調調整データとなるパラメータを集積回路装置に出力する。すると、これを受けたロジック回路ブロックLBは、そのパラメータに対応する階調調整データを、アドレス信号A3〜A0とデータ信号D7〜D0を用いて、階調レジスタ部142のレジスタR0〜RIに書き込む。これにより、階調特性を外部から調整できるようになり、表示パネルの表示品質を向上できる。   Specifically, a processing unit (CPU, MPU) outside the integrated circuit device issues a gradation adjustment command and outputs a parameter serving as gradation adjustment data to the integrated circuit device. In response to this, the logic circuit block LB writes the gradation adjustment data corresponding to the parameter to the registers R0 to RI of the gradation register unit 142 using the address signals A3 to A0 and the data signals D7 to D0. . As a result, the gradation characteristics can be adjusted from the outside, and the display quality of the display panel can be improved.

ところで、ESDイミュニティ試験(Electro Static Discharge immunity test)等により静電気電圧が表示パネル等に印加されると、図14(A)の期間TBにおいてラッチ信号LATにノイズが乗る可能性がある。すると、データ有効期間TA以外の期間TBにおいて、レジスタアドレス(Fh)のレジスタに対して、有効ではないデータ信号D7〜D0の階調調整データが書き込まれてしまうおそれがある。そうすると、意図していなかった階調電圧が生成されてしまう。これにより、表示パネルの表示状態が異常状態になるなどの不具合を招く。特に、図13(A)、図13(B)のレイアウト例のようにロジック回路ブロックLBと階調電圧生成回路ブロックGBの間の距離が長いと、信号にノイズが乗りやすくなり、不具合を生じやすくなる。   Incidentally, when an electrostatic voltage is applied to a display panel or the like by an ESD immunity test (Electro Static Discharge Immunity Test) or the like, there is a possibility that noise is added to the latch signal LAT in the period TB of FIG. Then, in the period TB other than the data valid period TA, there is a possibility that the gradation adjustment data of the data signals D7 to D0 that are not valid is written to the register at the register address (Fh). Then, an unintended gradation voltage is generated. This causes problems such as an abnormal display state of the display panel. In particular, if the distance between the logic circuit block LB and the grayscale voltage generation circuit block GB is long as in the layout examples of FIGS. 13A and 13B, noise is easily applied to the signal, causing a problem. It becomes easy.

このため図14(B)の階調レジスタ部142のレジスタマップでは、(Fh)のビットパターン(第1のビットパターン)のアドレス信号に対応するレジスタアドレスに対しては、階調レジスタ部142のレジスタをマッピングしないようにしている。そして(Fh)のレジスタアドレス以外のレジスタアドレス(0h)、(1h)、(2h)・・・(Eh)に対して、階調調整データが書き込まれるレジスタR0、R1、R2・・・RIをマッピングする。具体的には、アドレス信号A3〜A0のレジスタアドレスが(Fh)である場合には、図12のアドレスデコーダ144は有効なレジスタアドレス信号を出力しない。また階調レジスタ部142のレジスタは、データ信号D7〜D0に対応する階調調整データを保持しない。   Therefore, in the register map of the gradation register unit 142 in FIG. 14B, for the register address corresponding to the address signal of the bit pattern (first bit pattern) of (Fh), the gradation register unit 142 The register is not mapped. Then, registers R0, R1, R2,... RI to which gradation adjustment data is written are registered for register addresses (0h), (1h), (2h),... (Eh) other than the register address of (Fh). Map. Specifically, when the register address of the address signals A3 to A0 is (Fh), the address decoder 144 in FIG. 12 does not output a valid register address signal. Further, the register of the gradation register unit 142 does not hold gradation adjustment data corresponding to the data signals D7 to D0.

このようにすれば、期間TBにおいてラッチ信号LAT等にノイズが乗った場合にも、レジスタアドレス(Fh)にはレジスタがマッピングされていないため、誤った階調調整データがレジスタに書き込まれることはない。従って、静電気電圧の印加により表示パネルの表示状態が異常状態になるなどの事態を防止でき、ESDイミュニティの耐圧が高い集積回路装置や電子機器を提供できる。   In this way, even when the noise is added to the latch signal LAT or the like in the period TB, the register is not mapped to the register address (Fh), so that erroneous gradation adjustment data is not written to the register. Absent. Therefore, it is possible to prevent a situation in which the display state of the display panel becomes abnormal due to the application of electrostatic voltage, and to provide an integrated circuit device or an electronic device with high ESD immunity withstand voltage.

なお、階調レジスタ部142においてレジスタをマッピングしないレジスタアドレスは、図14(B)のような(Fh)=(1111)には限定されない。例えばアドレス信号の全てのビットが「0」(広義には第2の論理レベル)になるビットパターンのレジスタアドレス(0h)=(0000)であってもよい。   Note that the register address to which no register is mapped in the gradation register unit 142 is not limited to (Fh) = (1111) as shown in FIG. For example, the register address (0h) = (0000) of a bit pattern in which all bits of the address signal are “0” (second logic level in a broad sense) may be used.

8.グローバル配線手法
集積回路装置のD2方向での幅を小さくするためには、D1方向に沿って配置される回路ブロック間の信号線、電源線を、効率良く配線する必要がある。このため、グローバル配線手法により回路ブロック間の信号線や電源線を配線することが望ましい。
8). Global Wiring Method In order to reduce the width of the integrated circuit device in the D2 direction, it is necessary to efficiently wire signal lines and power supply lines between circuit blocks arranged along the D1 direction. For this reason, it is desirable to wire signal lines and power supply lines between circuit blocks by a global wiring method.

具体的にはこのグローバル配線手法では、第1〜第Nの回路ブロックCB1〜CBNのうちの隣接する回路ブロック間では、第I(Iは3以上の整数)の層よりも下層の配線層(例えば第1〜第4のアルミ配線層ALA、ALB、ALC、ALD)で形成されるローカル線が配線される。一方、第1〜第Nの回路ブロックCB1〜CBNのうちの隣接しない回路ブロック間では、第Iの層以上の配線層(例えば第5のアルミ配線層ALE)で形成されるグローバル線が、隣接しない回路ブロックの間に介在する回路ブロック上をD1方向に沿って配線される。   Specifically, in this global wiring method, between adjacent circuit blocks of the first to Nth circuit blocks CB1 to CBN, a wiring layer (I is an integer of 3 or more) lower than the wiring layer (I is an integer of 3 or more). For example, local lines formed of first to fourth aluminum wiring layers ALA, ALB, ALC, ALD) are wired. On the other hand, between non-adjacent circuit blocks among the first to Nth circuit blocks CB1 to CBN, a global line formed of a wiring layer (for example, the fifth aluminum wiring layer ALE) of the Ith layer or higher is adjacent. Wiring is performed along the direction D1 on the circuit blocks interposed between the circuit blocks that are not.

図15にグローバル線の配線例を示す。図15では、ロジック回路ブロックLBからのドライバ制御信号をデータドライバブロックDB1〜DB3に供給するためのドライバ用グローバル線GLDが、バッファ回路BF1〜BF3、ローアドレスデコーダRD1〜RD3上に配線される。即ちトップメタルである第5のアルミ配線層ALEで形成されるドライバ用グローバル線GLDが、ロジック回路ブロックLBからバッファ回路BF1〜BF3及びローアドレスデコーダRD1〜RD3上を、D1方向に沿ってほぼ一直線に配線される。そしてこれらのドライバ用グローバル線GLDにより供給されるドライバ制御信号が、バッファ回路BF1〜BF3にてバッファリングされて、バッファ回路BF1〜BF3のD2方向側に配置されるデータドライバDR1〜DR3に入力される。   FIG. 15 shows an example of global line wiring. In FIG. 15, driver global lines GLD for supplying driver control signals from the logic circuit block LB to the data driver blocks DB1 to DB3 are wired on the buffer circuits BF1 to BF3 and the row address decoders RD1 to RD3. That is, the driver global line GLD formed by the fifth aluminum wiring layer ALE, which is the top metal, is substantially straight along the D1 direction from the logic circuit block LB to the buffer circuits BF1 to BF3 and the row address decoders RD1 to RD3. Wired to The driver control signals supplied by these driver global lines GLD are buffered by the buffer circuits BF1 to BF3 and input to the data drivers DR1 to DR3 arranged on the D2 direction side of the buffer circuits BF1 to BF3. The

また図15では、ロジック回路ブロックLBからの少なくともライトデータ信号(或いは、アドレス信号、メモリ制御信号)をメモリブロックMB1〜MB3に供給するためのメモリ用グローバル線GLMが、D1方向に沿って配線される。即ち第5のアルミ配線層ALEで形成されるメモリ用グローバル線GLMが、ロジック回路ブロックLBからD1方向に沿って配線される。   In FIG. 15, a memory global line GLM for supplying at least a write data signal (or an address signal and a memory control signal) from the logic circuit block LB to the memory blocks MB1 to MB3 is wired along the direction D1. The That is, the memory global line GLM formed of the fifth aluminum wiring layer ALE is wired from the logic circuit block LB along the direction D1.

より具体的には図15では、メモリブロックMB1〜MB3に対応してリピータブロックRP1〜RP3が配置される。これらのリピータブロックRP1〜RP3は、ロジック回路ブロックLBからの少なくともライトデータ信号(或いはアドレス信号、メモリ制御信号)をバッファリングしてメモリブロックMB1〜MB3に対して出力するバッファを含む。そして図15に示すように、メモリブロックMB1〜MB3とリピータブロックRP1〜RP3は、D1方向に沿って隣接配置される。   More specifically, in FIG. 15, repeater blocks RP1 to RP3 are arranged corresponding to the memory blocks MB1 to MB3. These repeater blocks RP1 to RP3 include a buffer that buffers at least a write data signal (or an address signal or a memory control signal) from the logic circuit block LB and outputs the buffered data to the memory blocks MB1 to MB3. As shown in FIG. 15, the memory blocks MB1 to MB3 and the repeater blocks RP1 to RP3 are adjacently disposed along the direction D1.

例えばロジック回路ブロックLBからのライトデータ信号、アドレス信号、メモリ制御信号を、メモリ用グローバル線GLMを用いてメモリブロックMB1〜MB3に供給する場合に、これらの信号をバッファリングしないと、信号の立ち上がり波形や立ち下がり波形が鈍る。この結果、メモリブロックMB1〜MB3へのデータの書き込み時間が長くなったり、書き込みエラーが生じるおそれがある。   For example, when a write data signal, an address signal, and a memory control signal from the logic circuit block LB are supplied to the memory blocks MB1 to MB3 using the memory global line GLM, if these signals are not buffered, the signal rises. Waveform and falling waveform are dull. As a result, there is a possibility that the data writing time to the memory blocks MB1 to MB3 becomes long or a writing error occurs.

この点、図15のようなリピータブロックRP1〜RP3を各メモリブロックMB1〜MB3の例えばD1方向側に隣接して配置すれば、これらのライトデータ信号、アドレス信号、メモリ制御信号がリピータブロックRP1〜RP3によりバッファリングされて各メモリブロックMB1〜MB3に入力されるようになる。この結果、信号の立ち上がり波形や立ち下がり波形が鈍るのを低減でき、メモリブロックMB1〜MB3への適正なデータ書き込みを実現できる。   In this regard, if the repeater blocks RP1 to RP3 as shown in FIG. The data is buffered by RP3 and input to each of the memory blocks MB1 to MB3. As a result, it is possible to reduce the dullness of the rising waveform and falling waveform of the signal, and it is possible to realize proper data writing to the memory blocks MB1 to MB3.

また図15では集積回路装置が、階調電圧を生成する階調電圧生成回路ブロックGBを含む。そして階調電圧生成回路ブロックGBからの階調電圧をデータドライバブロックDB1〜DB3に供給するための階調用グローバル線GLG(階調電圧供給線)が、D1方向に沿って配線される。即ち第5のアルミ配線層ALEで形成される階調用グローバル線GLGが、階調電圧生成回路ブロックGBからD1方向に沿って配線される。そして、階調用グローバル線GLGからの階調電圧をデータドライバDR1〜DR3に供給するための階調電圧供給線GSL1〜GSL3が、各データドライバDR1〜DR3においてD2方向に沿って配線される。   In FIG. 15, the integrated circuit device includes a gradation voltage generation circuit block GB for generating gradation voltages. A gradation global line GLG (gradation voltage supply line) for supplying the gradation voltage from the gradation voltage generation circuit block GB to the data driver blocks DB1 to DB3 is wired along the direction D1. That is, the gradation global line GLG formed by the fifth aluminum wiring layer ALE is wired from the gradation voltage generation circuit block GB along the direction D1. The gradation voltage supply lines GSL1 to GSL3 for supplying the gradation voltages from the gradation global line GLG to the data drivers DR1 to DR3 are wired along the direction D2 in each of the data drivers DR1 to DR3.

そして更に図15では、メモリ用グローバル線GLMが、階調用グローバル線GLGとドライバ用グローバル線GLDの間にD1方向に沿って配線される。   Further, in FIG. 15, the memory global line GLM is wired along the direction D1 between the gradation global line GLG and the driver global line GLD.

即ち図15では、バッファ回路BF1〜BF3とローアドレスデコーダRD1〜RD3がD1方向に沿って配置される。そしてロジック回路ブロックLBから、これらのバッファ回路BF1〜BF3、ローアドレスデコーダRD1〜RD3上を通って、ドライバ用グローバル線GLDをD1方向に沿って配線することで、配線効率を大幅に向上できる。   That is, in FIG. 15, the buffer circuits BF1 to BF3 and the row address decoders RD1 to RD3 are arranged along the direction D1. By wiring the driver global line GLD along the D1 direction from the logic circuit block LB through the buffer circuits BF1 to BF3 and the row address decoders RD1 to RD3, the wiring efficiency can be greatly improved.

また、データドライバDR1〜DR3に対しては、階調電圧生成回路ブロックGBからの階調電圧を供給する必要があり、このために、階調用グローバル線GLGがD1方向に沿って配線される。   Further, it is necessary to supply the grayscale voltage from the grayscale voltage generation circuit block GB to the data drivers DR1 to DR3. For this purpose, the grayscale global line GLG is wired along the direction D1.

一方、ローアドレスデコーダRD1〜RD3に対しては、メモリ用グローバル線GLMによりアドレス信号、メモリ制御信号等が供給される。従って、メモリ用グローバル線GLMは、ローアドレスデコーダRD1〜RD3の近くに配線することが望ましい。   On the other hand, address signals, memory control signals, and the like are supplied to the row address decoders RD1 to RD3 through the memory global line GLM. Therefore, the memory global line GLM is preferably wired near the row address decoders RD1 to RD3.

この点、図15では、メモリ用グローバル線GLMが、階調用グローバル線GLGとドライバ用グローバル線GLDの間に配線される。従って、メモリ用グローバル線GLMからのアドレス信号、メモリ制御信号等を、ローアドレスデコーダRD1〜RD3にショートパスで供給することができる。また階調用グローバル線GLGは、このメモリ用グローバル線GLMの上側にD1方向に沿ってほぼ一直線に配線できる。従って、1つの層のアルミ配線層ALEを用いて、グローバル線GLG、GLM、GLDを交差することなく配線できるようになり、配線効率を向上できる。   In this regard, in FIG. 15, the memory global line GLM is wired between the gradation global line GLG and the driver global line GLD. Accordingly, an address signal, a memory control signal, and the like from the memory global line GLM can be supplied to the row address decoders RD1 to RD3 through a short path. Further, the gradation global line GLG can be arranged substantially straight along the direction D1 above the memory global line GLM. Accordingly, it is possible to perform wiring without crossing the global lines GLG, GLM, and GLD by using a single aluminum wiring layer ALE, and wiring efficiency can be improved.

また図15では、階調用転送線GTLが、グローバル線によりデータドライバブロックDB1〜DB3上をD1方向に沿って配線される。この場合、前述のように階調用転送線GTLでは階調調整データが時分割に転送される。従って、パラレルの転送線により1回で階調調整データを転送する手法に比べて、グローバル線である階調用転送線GTLの本数を少なくできる。従って、ドライバ用、メモリ用、階調用のグローバル線GLD、GLM、GLGの本数が多くなりグローバル線の配線に余裕がない場合にも、これに対処できる。従って、階調用転送線GTLの本数が原因になって集積回路装置のD2方向での幅が大きくなってしまう事態を防止でき、集積回路装置の小面積化を図れる。   In FIG. 15, the gradation transfer line GTL is wired along the D1 direction on the data driver blocks DB1 to DB3 by a global line. In this case, as described above, the gradation adjustment data is transferred in time division on the gradation transfer line GTL. Therefore, the number of gradation transfer lines GTL, which are global lines, can be reduced as compared with a method in which gradation adjustment data is transferred at a time using a parallel transfer line. Therefore, it is possible to cope with a case where the number of global lines GLD, GLM, and GLG for drivers, memories, and gradations increases and there is no room for global line wiring. Therefore, it is possible to prevent a situation in which the width of the integrated circuit device in the direction D2 increases due to the number of gradation transfer lines GTL, and the area of the integrated circuit device can be reduced.

なお図15では、電源用転送線PTLが、グローバル線によりデータドライバブロックDB1〜DB3上をD1方向に沿って配線される。そしてロジック回路ブロックLBは、電源調整データをmビット(mは自然数)の電源用転送線PTLを介して時分割で電源回路ブロックPB2に転送している。この電源用転送線PTLについても、グローバル線によりD1方向に沿って配線される。また電源回路ブロックPB2からの電源電圧を各回路ブロックに供給するための図示しない電源用グローバル線も、D1方向に沿って配線される。   In FIG. 15, the power supply transfer line PTL is wired along the D1 direction on the data driver blocks DB1 to DB3 by a global line. The logic circuit block LB transfers the power supply adjustment data to the power supply circuit block PB2 in a time-sharing manner through the m-bit (m is a natural number) power supply transfer line PTL. The power supply transfer line PTL is also wired along the direction D1 by a global line. A power supply global line (not shown) for supplying the power supply voltage from the power supply circuit block PB2 to each circuit block is also wired along the direction D1.

また電源調整データの時分割転送は、図12〜図14(B)で説明した階調調整データの時分割転送手法と同様の手法により実現できる。即ち電源回路ブロックPB2に電源レジスタ部38や図示しないアドレスデコーダを設ける。そして図14(A)、図14(B)で説明した手法により、電源用転送線PTLを介して電源調整データを時分割転送して、電源レジスタ部38の各レジスタアドレスに書き込めばよい。   Further, the time division transfer of the power supply adjustment data can be realized by the same method as the time division transfer method of the gradation adjustment data described with reference to FIGS. That is, the power supply register block 38 and an address decoder (not shown) are provided in the power supply circuit block PB2. Then, the power adjustment data may be time-divisionally transferred via the power supply transfer line PTL and written to each register address of the power supply register unit 38 by the method described with reference to FIGS. 14A and 14B.

9.ブロック分割
図16(A)に示すように表示パネルが、垂直走査方向(データ線方向)での画素数がVPN=320であり、水平走査方向(走査線方向)での画素数がHPN=240であるQVGAのパネルであったとする。また1画素分の画像(表示)データのビット数PDBが、R、G、Bの各々が8ビットであり、PDB=24ビットであったとする。この場合には、表示パネルの1フレーム分の表示に必要な画像データのビット数は、VPN×HPN×PDB=320×240×24ビットになる。従って集積回路装置のメモリは、少なくとも320×240×24ビット分の画像データを記憶することになる。またデータドライバは、1水平走査期間毎(1本の走査線が走査される期間毎)に、HPN=240本分のデータ信号(240×24ビット分の画像データに対応するデータ信号)を表示パネルに対して出力する。
9. Block Division As shown in FIG. 16A, the display panel has a number of pixels in the vertical scanning direction (data line direction) of VPN = 320, and a number of pixels in the horizontal scanning direction (scanning line direction) of HPN = 240. Is a QVGA panel. Further, it is assumed that the bit number PDB of image (display) data for one pixel is 8 bits for each of R, G, and B, and PDB = 24 bits. In this case, the number of bits of image data necessary for displaying one frame of the display panel is VPN × HPN × PDB = 320 × 240 × 24 bits. Therefore, the memory of the integrated circuit device stores image data for at least 320 × 240 × 24 bits. The data driver also displays HPN = 240 data signals (data signals corresponding to 240 × 24 bits of image data) every horizontal scanning period (each scanning period of one scanning line). Output to the panel.

そして図16(B)では、データドライバは、DBN=4個のデータドライバブロックDB1〜DB4に分割される。またメモリも、MBN=DBN=4個のメモリブロックMB1〜MB4に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した4個のドライバマクロセルDMC1、DMC2、DMC3、DMC4がD1方向に沿って配置される。従って、各データドライバブロックDB1〜DB4は、1水平走査期間毎にHPN/DBN=240/4=60本分のデータ信号を表示パネルに出力する。また各メモリブロックMB1〜MB4は、(VPN×HPN×PDB)/MBN=(320×240×24)/4ビット分の画像データを記憶する。   In FIG. 16B, the data driver is divided into DBN = 4 data driver blocks DB1 to DB4. The memory is also divided into MBN = DBN = 4 memory blocks MB1 to MB4. That is, for example, four driver macro cells DMC1, DMC2, DMC3, and DMC4 in which a data driver block, a memory block, and a pad block are converted into macro cells are arranged along the direction D1. Accordingly, each data driver block DB1 to DB4 outputs HPN / DBN = 240/4 = 60 data signals to the display panel every horizontal scanning period. Each of the memory blocks MB1 to MB4 stores (VPN × HPN × PDB) / MBN = (320 × 240 × 24) / 4 bits of image data.

10. 1水平走査期間での複数回読み出し
図16(B)では、各データドライバブロックDB1〜DB4は、1水平走査期間に60本分(R、G、Bを3本とすると、60×3=180本)のデータ信号を出力する。従ってDB1〜DB4に対応するメモリブロックMB1〜MB4からは、1水平走査期間毎に240本分のデータ信号に対応する画像データを読み出す必要がある。
10. Reading multiple times in one horizontal scanning period In FIG. 16B, each of the data driver blocks DB1 to DB4 is 60 lines in one horizontal scanning period (60 × 3 = 180 assuming that R, G, and B are three lines). Output data signal. Therefore, it is necessary to read image data corresponding to 240 data signals for each horizontal scanning period from the memory blocks MB1 to MB4 corresponding to DB1 to DB4.

しかしながら、1水平走査期間毎に読み出す画像データのビット数が増えると、D2方向に並ぶメモリセル(センスアンプ)の個数を多くする必要が生じる。この結果、集積回路装置のD2方向での幅Wが大きくなり、チップのスリム化が妨げられる。またワード線WLが長くなり、WLの信号遅延の問題も招く。   However, if the number of bits of image data to be read for each horizontal scanning period increases, it is necessary to increase the number of memory cells (sense amplifiers) arranged in the D2 direction. As a result, the width W in the direction D2 of the integrated circuit device is increased, and the slimming of the chip is prevented. In addition, the word line WL becomes long, which causes a problem of WL signal delay.

このような問題を解決するためには、各メモリブロックMB1〜MB4から各データドライバブロックDB1〜DB4に対して、各メモリブロックMB1〜MB4に記憶される画像データを1水平走査期間において複数回(RN回)読み出す手法を採用することが望ましい。   In order to solve such a problem, the image data stored in each of the memory blocks MB1 to MB4 is transferred from the memory blocks MB1 to MB4 to the data driver blocks DB1 to DB4 a plurality of times in one horizontal scanning period ( It is desirable to adopt a method of reading (RN times).

例えば図17ではA1、A2に示すように、1水平走査期間においてRN=2回だけメモリアクセス信号MACS(ワード選択信号)がアクティブ(ハイレベル)になる。これにより各メモリブロックから各データドライバブロックに対して画像データが1水平走査期間においてRN=2回読み出される。すると、データドライバブロック内に設けられた図18のデータドライバDRa、DRbのラッチ回路が、A3、A4に示すラッチ信号LATa、LATbに基づいて、読み出された画像データをラッチする。そしてデータドライバDRa、DRbのマルチプレクサが、ラッチされた画像データの多重化を行い、DRa、DRbのD/A変換器が、多重化後の画像データのD/A変換を行う。そしてデータドライバDRa、DRbの出力回路が、D/A変換により得られたデータ信号DATAa、DATAbをA5、A6に示すように出力する。その後、A7に示すように、表示パネルの各画素のTFTのゲートに入力される走査信号SCSELがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。   For example, in FIG. 17, as indicated by A1 and A2, the memory access signal MACS (word selection signal) becomes active (high level) only RN = 2 times in one horizontal scanning period. Thus, image data is read from each memory block to each data driver block RN = 2 times in one horizontal scanning period. Then, the latch circuits of the data drivers DRa and DRb provided in the data driver block in FIG. 18 latch the read image data based on the latch signals LATa and LATb indicated by A3 and A4. The multiplexers of the data drivers DRa and DRb multiplex the latched image data, and the DRa and DRb D / A converters perform D / A conversion of the multiplexed image data. Then, the output circuits of the data drivers DRa and DRb output the data signals DATAa and DATAb obtained by the D / A conversion as indicated by A5 and A6. Thereafter, as shown at A7, the scanning signal SCSEL inputted to the gate of the TFT of each pixel of the display panel becomes active, and the data signal is inputted and held in each pixel of the display panel.

なお図17では第1の水平走査期間で画像データを2回読み出し、同じ第1の水平走査期間においてデータ信号DATAa、DATAbをデータ信号出力線に出力している。しかしながら、第1の水平走査期間で画像データを2回読み出してラッチしておき、次の第2の水平走査期間で、ラッチされた画像データに対応するデータ信号DATAa、DATAbをデータ信号出力線に出力してもよい。また図17では、読み出し回数RN=2である場合を示しているが、RN≧3であってもよい。   In FIG. 17, the image data is read twice in the first horizontal scanning period, and the data signals DATAa and DATAb are output to the data signal output line in the same first horizontal scanning period. However, the image data is read and latched twice in the first horizontal scanning period, and the data signals DATAa and DATAb corresponding to the latched image data are supplied to the data signal output lines in the next second horizontal scanning period. It may be output. FIG. 17 shows the case where the number of times of reading RN = 2, but RN ≧ 3 may be possible.

図17の手法によれば、図18に示すように、各メモリブロックから30本分のデータ信号に対応する画像データが読み出され、各データドライバDRa、DRbが30本分のデータ信号を出力する。これにより各データドライバブロックからは60本分のデータ信号が出力される。このように図17では、各メモリブロックからは、1回の読み出しにおいて30本分のデータ信号に対応する画像データを読み出せば済むようになる。従って1水平走査期間に1回だけ読み出す手法に比べて、図18のD2方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のD2方向での幅を小さくでき、スリムな細長チップを実現できる。特に1水平走査期間の長さは、QVGAの場合は52μsec程度である。一方、メモリの読み出し時間は例えば40nsec程度であり、52μsecに比べて十分に短い。従って、1水平走査期間での読み出し回数を1回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。   According to the method of FIG. 17, as shown in FIG. 18, image data corresponding to 30 data signals is read from each memory block, and each data driver DRa, DRb outputs 30 data signals. To do. As a result, 60 data signals are output from each data driver block. As described above, in FIG. 17, it is only necessary to read image data corresponding to 30 data signals from each memory block in one reading. Therefore, the number of memory cells and sense amplifiers in the direction D2 in FIG. 18 can be reduced as compared with the method of reading only once in one horizontal scanning period. As a result, the width of the integrated circuit device in the direction D2 can be reduced, and a slim and slender chip can be realized. In particular, the length of one horizontal scanning period is about 52 μsec in the case of QVGA. On the other hand, the memory read time is, for example, about 40 nsec, which is sufficiently shorter than 52 μsec. Therefore, even if the number of readings in one horizontal scanning period is increased from one to a plurality of times, the influence on the display characteristics is not so great.

また図16(A)はQVGA(320×240)の表示パネルであるが、1水平走査期間での読み出し回数を例えばRN=4にすれば、VGA(640×480)の表示パネルに対応することも可能になり、設計の自由度を増すことができる。   FIG. 16A shows a QVGA (320 × 240) display panel. If the number of readings in one horizontal scanning period is set to RN = 4, for example, the display panel corresponds to a VGA (640 × 480) display panel. It is also possible to increase the degree of design freedom.

なお1水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ(ワード線選択回路)が1水平走査期間において選択する第1の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ(ワード線選択回路)が1水平走査期間において複数回選択する第2の手法で実現してもよい。或いは第1、第2の手法の両方の組み合わせにより実現してもよい。   The plurality of readings in one horizontal scanning period may be realized by a first method in which a row address decoder (word line selection circuit) selects a plurality of different word lines in each memory block in one horizontal scanning period. Alternatively, the same word line in each memory block may be realized by a second method in which a row address decoder (word line selection circuit) selects a plurality of times in one horizontal scanning period. Alternatively, it may be realized by a combination of both the first and second methods.

さて図18において、データドライバブロックは、D1方向に沿って並んで配置される複数のデータドライバDRa、DRbを含む。また各データドライバDRa、DRbは、複数のドライバセルを含む。   In FIG. 18, the data driver block includes a plurality of data drivers DRa and DRb arranged side by side along the direction D1. Each data driver DRa, DRb includes a plurality of driver cells.

データドライバDRaは、メモリブロックのワード線WL1aが選択され、図17のA1に示すように1回目の画像データがメモリブロックから読み出されると、A3に示すラッチ信号LATaに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのD/A変換を行い、1回目の読み出し画像データに対応するデータ信号DATAaを、A5に示すように出力する。   When the data driver DRa selects the word line WL1a of the memory block and the first image data is read from the memory block as indicated by A1 in FIG. 17, the data driver DRa is read based on the latch signal LATa indicated by A3. The image data is latched, and the latched image data is multiplexed. Then, D / A conversion of the multiplexed image data is performed, and a data signal DATAa corresponding to the first read image data is output as indicated by A5.

一方、データドライバDRbは、メモリブロックのワード線WL1bが選択され、図17のA2に示すように2回目の画像データがメモリブロックから読み出されると、A4に示すラッチ信号LATbに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのD/A変換を行い、2回目の読み出し画像データに対応するデータ信号DATAbを、A6に示すように出力する。   On the other hand, when the word line WL1b of the memory block is selected and the second image data is read from the memory block as shown in A2 of FIG. 17, the data driver DRb reads out based on the latch signal LATb shown in A4. The latched image data is latched, and the latched image data is multiplexed. Then, D / A conversion of the multiplexed image data is performed, and a data signal DATAb corresponding to the second read image data is output as indicated by A6.

このようにして、各データドライバDRa、DRbが30個の画素に対応する30本分のデータ信号を出力することで、合計で60個の画素に対応する60本分のデータ信号が出力されるようになる。   In this way, each data driver DRa, DRb outputs 30 data signals corresponding to 30 pixels, so that 60 data signals corresponding to 60 pixels in total are output. It becomes like this.

図18のように、複数のデータドライバDRa、DRbをD1方向に沿って配置(スタック)すれば、データドライバの規模の大きさが原因になって集積回路装置のD2方向での幅Wが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをD1方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図18ではD1方向でのデータドライバの配置数が2個である場合を示しているが、配置数は3個以上でもよい。   As shown in FIG. 18, when a plurality of data drivers DRa and DRb are arranged (stacked) along the D1 direction, the width W in the D2 direction of the integrated circuit device is increased due to the large size of the data driver. It can prevent the situation. The data driver has various configurations depending on the type of the display panel. Also in this case, according to the method of arranging a plurality of data drivers along the direction D1, data drivers having various configurations can be efficiently laid out. 18 shows a case where the number of data drivers arranged in the direction D1 is two, the number of arranged data drivers may be three or more.

また図18では、各データドライバDRa、DRbは、D2方向に沿って並んで配置される30個(Q個)のドライバセルを含む。そして図18において、表示パネルの水平走査方向の画素数(複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数)をHPNとし、データドライバブロックのブロック数(ブロック分割数)をDBNとし、ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとしたとする。なおINは、図17で説明した1水平走査期間での画像データの読み出し回数RNと等しくなる。この場合に、ドライバセルの個数Qは、Q=HPN/(DBN×IN)と表すことができる。図18の場合には、HPN=240、DBN=4、IN=2であるため、Q=240/(4×2)=30個になる。   In FIG. 18, each data driver DRa, DRb includes 30 (Q) driver cells arranged side by side along the direction D2. In FIG. 18, the number of pixels in the horizontal scanning direction of the display panel (when the data lines of the display panel are driven by sharing with a plurality of integrated circuit devices), the number of pixels in the horizontal scanning direction of each integrated circuit device is shown. It is assumed that HPN is used, the number of blocks of the data driver block (number of block divisions) is DBN, and the number of input image data input to the driver cell in one horizontal scanning period is IN. Note that IN is equal to the number of read times RN of the image data in one horizontal scanning period described with reference to FIG. In this case, the number Q of driver cells can be expressed as Q = HPN / (DBN × IN). In the case of FIG. 18, since HPN = 240, DBN = 4, and IN = 2, Q = 240 / (4 × 2) = 30.

また表示パネルの水平走査方向のサブピクセル数をHPNSとし、各ドライバセルのマルチプレクサの多重化数をNDMとしたとする。すると、D2方向に沿って並ぶドライバセルの個数Qは、Q=HPNS/(DBN×IN×NDM)と表すことができる。図18の場合には、HPNS=240×3=720、DBN=4、IN=2、NDM=3であるため、Q=720/(4×2×3)=30個になる。例えば多重化数が増えてNDM=6になると、Q=720/(4×2×6)=15個になる。   Further, it is assumed that the number of subpixels in the horizontal scanning direction of the display panel is HPNS, and the multiplexing number of multiplexers of each driver cell is NDM. Then, the number Q of driver cells arranged along the direction D2 can be expressed as Q = HPNS / (DBN × IN × NDM). In the case of FIG. 18, since HPNS = 240 × 3 = 720, DBN = 4, IN = 2, and NDM = 3, Q = 720 / (4 × 2 × 3) = 30. For example, when the number of multiplexing increases and NDM = 6, Q = 720 / (4 × 2 × 6) = 15.

またドライバセルのD2方向での幅(ピッチ)をWDとし、データドライバブロックが含む周辺回路部分(バッファ回路、配線領域等)のD2方向での幅をWPCBとした場合に、第1〜第Nの回路ブロックCB1〜CBNのD2方向での幅WB(最大幅)は、Q×WD≦WB<(Q+1)×WD+WPCBと表すことができる。またメモリブロックが含む周辺回路部分(ローアドレスデコーダRD、配線領域等)のD2方向での幅をWPCとした場合には、Q×WD≦WB<(Q+1)×WD+WPCと表すことができる。   Further, when the width (pitch) in the D2 direction of the driver cell is WD and the width in the D2 direction of the peripheral circuit portion (buffer circuit, wiring region, etc.) included in the data driver block is WPCB, the first to Nth The width WB (maximum width) of the circuit blocks CB1 to CBN in the D2 direction can be expressed as Q × WD ≦ WB <(Q + 1) × WD + WPCB. Further, when the width in the D2 direction of the peripheral circuit portion (row address decoder RD, wiring area, etc.) included in the memory block is WPC, it can be expressed as Q × WD ≦ WB <(Q + 1) × WD + WPC.

また表示パネルの水平走査方向の画素数をHPNとし、1画素分の画像データのビット数をPDBとし、メモリブロックのブロック数をMBN(=DBN)とし、1水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をRNとしたとする。この場合に、センスアンプブロックSABにおいてD2方向に沿って並ぶセンスアンプ(1ビット分の画像データを出力するセンスアンプ)の個数Pは、P=(HPN×PDB)/(MBN×RN)と表すことができる。図18の場合には、HPN=240、PDB=24、MBN=4、RN=2であるため、P=(240×24)/(4×2)=720個になる。なお個数Pは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。   Further, the number of pixels in the horizontal scanning direction of the display panel is HPN, the number of bits of image data for one pixel is PDB, the number of memory blocks is MBN (= DBN), and data is read from the memory block in one horizontal scanning period. Assume that the number of times of reading image data is RN. In this case, the number P of sense amplifiers (sense amplifiers that output 1-bit image data) arranged in the direction D2 in the sense amplifier block SAB is expressed as P = (HPN × PDB) / (MBN × RN). be able to. In the case of FIG. 18, since HPN = 240, PDB = 24, MBN = 4, and RN = 2, P = (240 × 24) / (4 × 2) = 720. Note that the number P is the number of effective sense amplifiers corresponding to the number of effective memory cells, and does not include the number of ineffective sense amplifiers such as sense amplifiers for dummy memory cells.

また表示パネルの水平走査方向のサブピクセル数をHPNSとし、各ドライバセルのマルチプレクサの多重化数をNDMとしたとする。すると、D2方向に沿って並ぶセンスアンプの個数Pは、P=(HPNS×PDB)/(MBN×RN×NDM)と表すことができる。図18の場合には、HPNS=240×3=720、PDB=24、MBN=4、RN=2、NDM=3であるため、P=(720×24)/(4×2×3)=720個になる。   Further, it is assumed that the number of subpixels in the horizontal scanning direction of the display panel is HPNS, and the multiplexing number of multiplexers of each driver cell is NDM. Then, the number P of sense amplifiers arranged along the direction D2 can be expressed as P = (HPNS × PDB) / (MBN × RN × NDM). In the case of FIG. 18, since HPNS = 240 × 3 = 720, PDB = 24, MBN = 4, RN = 2, and NDM = 3, P = (720 × 24) / (4 × 2 × 3) = 720.

またセンスアンプブロックSABが含む各センスアンプのD2方向での幅(ピッチ)をWSとした場合には、センスアンプブロックSAB(メモリブロック)のD2方向での幅WSABは、WSAB=P×WSと表すことができる。そして、回路ブロックCB1〜CBNのD2方向での幅WB(最大幅)は、メモリブロックが含む周辺回路部分のD2方向での幅をWPCとした場合には、P×WS≦WB<(P+PDB)×WS+WPCと表すこともできる。   When the width (pitch) in the D2 direction of each sense amplifier included in the sense amplifier block SAB is WS, the width WSAB in the D2 direction of the sense amplifier block SAB (memory block) is WSAB = P × WS. Can be represented. The width WB (maximum width) in the D2 direction of the circuit blocks CB1 to CBN is P × WS ≦ WB <(P + PDB) when the width in the D2 direction of the peripheral circuit portion included in the memory block is WPC. It can also be expressed as × WS + WPC.

11.電子機器
図19(A)、図19(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図19(A)、図19(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
11. Electronic Device FIGS. 19A and 19B show examples of electronic devices (electro-optical devices) including the integrated circuit device 10 of the present embodiment. Note that the electronic device may include components other than those illustrated in FIGS. 19A and 19B (for example, a camera, an operation unit, a power supply, or the like). The electronic device according to the present embodiment is not limited to a mobile phone, and may be a digital camera, a PDA, an electronic notebook, an electronic dictionary, a projector, a rear projection television, a portable information terminal, or the like.

図19(A)、図19(B)においてホストデバイス410は、例えばMPU、ベースバンドエンジンなどである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図19(B)の画像処理コントローラ420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。   19A and 19B, the host device 410 is, for example, an MPU, a baseband engine, or the like. The host device 410 controls the integrated circuit device 10 that is a display driver. Alternatively, processing as an application engine or baseband engine, or processing as a graphic engine such as compression, decompression, or sizing can be performed. Also, the image processing controller 420 in FIG. 19B performs processing as a graphic engine such as compression, decompression, and sizing on behalf of the host device 410.

図19(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図19(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。   In the case of FIG. 19A, the integrated circuit device 10 having a built-in memory can be used. That is, in this case, the integrated circuit device 10 once writes the image data from the host device 410 into the built-in memory, reads the written image data from the built-in memory, and drives the display panel. On the other hand, in the case of FIG. 19B, an integrated circuit device 10 without a memory can be used. That is, in this case, the image data from the host device 410 is written into the built-in memory of the image processing controller 420. The integrated circuit device 10 drives the display panel 400 under the control of the image processing controller 420.

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1のインターフェース領域、第2のインターフェース領域、電気光学素子等)と共に記載された用語(出力側I/F領域、入力側I/F領域、液晶素子等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また図1(A)〜図6(C)で説明したコモン電圧線の配線手法は、図9〜図11(A)で説明した配置構成の集積回路装置のみならず、他の配置構成の集積回路装置にも適用でき、例えば図11(B)の配置構成の集積回路装置にも適用できる。   Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, in the specification or drawings, terms (output-side I / F region, input) described at least once together with different terms (first interface region, second interface region, electro-optical element, etc.) having a broader meaning or the same meaning The term “side I / F region, liquid crystal element, and the like” can be replaced with the different terms in any place in the specification and the drawings. The common voltage line wiring method described with reference to FIGS. 1A to 6C is not limited to the integrated circuit device having the arrangement configuration described with reference to FIGS. The present invention can also be applied to a circuit device, for example, an integrated circuit device having an arrangement configuration shown in FIG.

図1(A)〜図1(C)は表示パネルについての説明図。1A to 1C are explanatory diagrams of a display panel. コモン電圧の反転駆動の説明図。Explanatory drawing of the inversion drive of a common voltage. 図3(A)〜図3(C)はコモン電圧線の配線手法の説明図。FIG. 3A to FIG. 3C are explanatory diagrams of a wiring method for common voltage lines. コモン電圧生成回路の構成例。The structural example of a common voltage generation circuit. 集積回路装置の詳細なレイアウト例。4 is a detailed layout example of an integrated circuit device. 図6(A)〜図6(C)はコモン電圧線のシールド手法の説明図。FIG. 6A to FIG. 6C are explanatory diagrams of a shield method for the common voltage line. 集積回路装置の回路構成例。6 is a circuit configuration example of an integrated circuit device. 図8(A)、図8(B)は高速I/F回路、物理層回路の構成例。8A and 8B are configuration examples of a high-speed I / F circuit and a physical layer circuit. 集積回路装置の配置構成例。4 is an example of an arrangement configuration of an integrated circuit device. 図10(A)、図10(B)は集積回路装置の平面レイアウト例。10A and 10B are planar layout examples of the integrated circuit device. 図11(A)、図11(B)は集積回路装置の断面図の例。11A and 11B are examples of cross-sectional views of the integrated circuit device. 階調電圧生成回路の構成例。2 is a configuration example of a gradation voltage generation circuit. 図13(A)、図13(B)は階調電圧生成回路ブロックの配置手法の説明図。FIG. 13A and FIG. 13B are explanatory diagrams of an arrangement method of the gradation voltage generation circuit block. 図14(A)はアドレス信号等の信号波形例であり、図14(B)はレジスタマップ例。14A shows an example of a signal waveform such as an address signal, and FIG. 14B shows an example of a register map. グローバル配線手法の説明図。Explanatory drawing of a global wiring method. 図16(A)、図16(B)はメモリやデータドライバのブロック分割手法の説明図。FIG. 16A and FIG. 16B are explanatory diagrams of a block division method for a memory and a data driver. 1水平走査期間に画像データを複数回読み出す手法の説明図。Explanatory drawing of the method of reading image data in multiple times in 1 horizontal scanning period. データドライバ、ドライバセルの配置例。Data driver and driver cell arrangement example. 図19(A)、図19(B)は電子機器の構成例。FIG. 19A and FIG. 19B are configuration examples of electronic devices.

符号の説明Explanation of symbols

CB1〜CBN 第1〜第Nの回路ブロック、GB 階調電圧生成回路ブロック、
DB、DB1〜DBJ データドライバブロック、MB メモリブロック、
LB ロジック回路ブロック、HB 高速I/F回路ブロック、PHY 物理層回路、
LKC リンクコントローラ、VCB コモン電圧生成回路、VCL コモン電圧線、
10 集積回路装置、12 出力側I/F領域、14 入力側I/F領域、
20 メモリ、22 メモリセルアレイ、24 ローアドレスデコーダ、
26 カラムアドレスデコーダ、28 ライト/リード回路、
40 ロジック回路、42 制御回路、44 表示タイミング制御回路、
46 ホストインターフェース回路、48 RGBインターフェース回路、
50 データドライバ、70 走査ドライバ、90 電源回路、
110 階調電圧生成回路、120 ラダー抵抗回路、130 階調電圧設定回路、
140 制御回路、142 階調レジスタ部、144 アドレスデコーダ、
200 高速I/F回路、210、220 物理層回路、230 リンクコントローラ、232 パケット解析回路、234 パケット生成回路、240 ドライバI/F回路、400 表示パネル、410 ホストデバイス、420 画像処理コントローラ
CB1 to CBN 1st to Nth circuit blocks, GB gradation voltage generation circuit block,
DB, DB1 to DBJ Data driver block, MB memory block,
LB logic circuit block, HB high-speed I / F circuit block, PHY physical layer circuit,
LKC link controller, VCB common voltage generation circuit, VCL common voltage line,
10 integrated circuit device, 12 output side I / F area, 14 input side I / F area,
20 memory, 22 memory cell array, 24 row address decoder,
26 column address decoder, 28 write / read circuit,
40 logic circuit, 42 control circuit, 44 display timing control circuit,
46 host interface circuit, 48 RGB interface circuit,
50 data drivers, 70 scan drivers, 90 power supply circuits,
110 gradation voltage generation circuit, 120 ladder resistance circuit, 130 gradation voltage setting circuit,
140 control circuit, 142 gradation register unit, 144 address decoder,
200 High-speed I / F circuit, 210, 220 Physical layer circuit, 230 Link controller, 232 Packet analysis circuit, 234 Packet generation circuit, 240 Driver I / F circuit, 400 Display panel, 410 Host device, 420 Image processing controller

Claims (14)

電気光学素子が設けられた電気光学装置の対向電極に印加されるコモン電圧を生成するコモン電圧生成回路と、
物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックと、
前記電気光学装置のデータ線を駆動するための少なくとも1つのデータドライバブロックと、
前記コモン電圧生成回路で生成されたコモン電圧を外部に出力するための第1、第2のコモン電圧パッドとを含み、
集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とし、前記第1の方向の反対方向を第3の方向とし、前記第2の方向の反対方向を第4の方向とした場合に、
前記第1のコモン電圧パッドは、前記データドライバブロックの前記第3の方向側に配置され、前記第2のコモン電圧パッドは、前記データドライバブロックの前記第1の方向側に配置され、
前記差動信号を構成する第1、第2の信号を外部から入力するための第1、第2の差動入力パッドが、前記物理層回路の前記第4の方向側に配置され、
前記第1、第2のコモン電圧パッド間を接続するコモン電圧線が、前記第1のコモン電圧パッドから前記第2のコモン電圧パッドに対して、前記データドライバブロックの前記第4の方向側の領域において前記第1の方向に沿って配線されると共に、前記物理層回路の前記第3の方向側の領域において前記第2の方向に沿って配線され、前記物理層回路の前記第2の方向側の領域において前記第1の方向に沿って配線され、前記物理層回路の前記第1の方向側の領域において前記第4の方向に沿って配線されることを特徴とする集積回路装置。
A common voltage generation circuit that generates a common voltage applied to the counter electrode of the electro-optical device provided with the electro-optical element ;
A high-speed interface circuit block having a physical layer circuit and performing data transfer via a serial bus using a differential signal;
At least one data driver block for driving data lines of the electro-optical device ;
First and second common voltage pads for outputting the common voltage generated by the common voltage generation circuit to the outside,
The direction from the first side, which is the short side of the integrated circuit device, to the third side facing the first side is defined as the first direction, and the second side, which is the long side of the integrated circuit device, is directed to the fourth side facing the first side. And the direction opposite to the first direction is the third direction, and the direction opposite to the second direction is the fourth direction,
The first common voltage pad is disposed on the third direction side of the data driver block, and the second common voltage pad is disposed on the first direction side of the data driver block.
First and second differential input pads for inputting the first and second signals constituting the differential signal from the outside are disposed on the fourth direction side of the physical layer circuit,
A common voltage line connecting between the first and second common voltage pads is located on the fourth direction side of the data driver block from the first common voltage pad to the second common voltage pad. In the region, the wiring is routed along the first direction, and in the region on the third direction side of the physical layer circuit, the wiring is routed along the second direction, and the physical layer circuit is in the second direction. An integrated circuit device, wherein the integrated circuit device is wired along the first direction in a region on the side, and is wired along the fourth direction in a region on the first direction side of the physical layer circuit .
請求項において、
前記高速インターフェース回路ブロックは、前記物理層回路の前記第2の方向側に配置され、リンク層の処理を行うリンクコントローラを含み、
前記コモン電圧線は、前記リンクコントローラの前記第2の方向側において前記第1の方向に沿って配線されることを特徴とする集積回路装置。
In claim 1 ,
The high-speed interface circuit block is disposed on the second direction side of the physical layer circuit, and includes a link controller that performs link layer processing,
The integrated circuit device, wherein the common voltage line is wired along the first direction on the second direction side of the link controller.
請求項1又は2において、
前記コモン電圧生成回路が、前記データドライバブロックの前記第3の方向側に配置されることを特徴とする集積回路装置。
In claim 1 or 2 ,
The integrated circuit device, wherein the common voltage generation circuit is arranged on the third direction side of the data driver block.
請求項1乃至のいずれかにおいて、
前記コモン電圧線と異なる層の配線層で形成され、所与の電源電位が与えられた第1のシールド線が、前記コモン電圧線にオーバラップするように配線されることを特徴とする集積回路装置。
In any one of Claims 1 thru | or 3 ,
An integrated circuit comprising: a first shield line formed of a wiring layer different from the common voltage line and provided with a given power supply potential so as to overlap the common voltage line apparatus.
請求項1乃至のいずれかにおいて、
前記コモン電圧線と同層の配線層で形成され、所与の電源電位が与えられた第2のシールド線が、前記コモン電圧線の両サイドに配線されることを特徴とする集積回路装置。
In any one of Claims 1 thru | or 4 ,
An integrated circuit device, wherein a second shield line formed of a wiring layer that is the same layer as the common voltage line and provided with a given power supply potential is wired on both sides of the common voltage line.
請求項1乃至のいずれかにおいて、
前記第1の方向に沿って第1〜第Nの回路ブロック(Nは以上の整数)が配置され、
記データドライバブロックと、
複数の階調電圧を生成する階調電圧生成回路ブロックと、
前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送するロジック回路ブロックとが、
前記第1〜第Nの回路ブロックのうちの3つの回路ブロックとして設けられ、
前記階調電圧生成回路ブロックは、前記データドライバブロックの前記第3の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第1の方向側に配置されることを特徴とする集積回路装置。
In any one of Claims 1 thru | or 3 ,
First to Nth circuit blocks (N is an integer of 3 or more) are arranged along the first direction,
And before Symbol data driver block,
A gradation voltage generation circuit block for generating a plurality of gradation voltages;
A logic circuit block that receives data received by the high-speed interface circuit block and transfers grayscale adjustment data for adjusting a grayscale voltage to the grayscale voltage generation circuit block ;
Provided as three of the first to Nth circuit blocks;
The gradation voltage generation circuit block is disposed on the third direction side of the data driver block, and the high-speed interface circuit block and the logic circuit block are disposed on the first direction side of the data driver block. An integrated circuit device.
請求項において、
前記第1〜第Nの回路ブロックのうちの隣接する回路ブロック間では、第I(Iは3以上の整数であり、Iが大きいほどより上層であることを示す)の層よりも下層の配線層で形成されるローカル線が配線され、
前記第1〜第Nの回路ブロックのうちの隣接しない回路ブロック間では、前記第Iの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第1の方向に沿って配線され、
前記階調電圧生成回路ブロックからの階調電圧を前記データドライバブロックに供給するための階調用グローバル線が、前記データドライバブロック上を前記第1の方向に沿って配線されることを特徴とする集積回路装置。
In claim 6 ,
Between adjacent circuit blocks of the first to Nth circuit blocks, the wiring below the I-th layer (I is an integer of 3 or more, indicating that the higher I is the higher layer ) Local lines formed with layers are wired,
Between non-adjacent circuit blocks among the first to Nth circuit blocks, a global line formed by a wiring layer of the I-th layer or higher is disposed on the circuit block interposed between non-adjacent circuit blocks. Wired along the direction of 1,
A gradation global line for supplying a gradation voltage from the gradation voltage generation circuit block to the data driver block is wired along the first direction on the data driver block. Integrated circuit device.
請求項において、
前記ロジック回路ブロックは、
前記階調調整データを、nビット(nは自然数)の階調用転送線を介して時分割で前記階調電圧生成回路ブロックに転送し、
前記階調用転送線が、前記グローバル線により前記データドライバブロック上を前記第1の方向に沿って配線されることを特徴とする集積回路装置。
In claim 7 ,
The logic circuit block is:
Transferring the gradation adjustment data to the gradation voltage generation circuit block in a time-sharing manner through an n-bit (n is a natural number) gradation transfer line;
The integrated circuit device, wherein the gradation transfer line is wired along the first direction on the data driver block by the global line.
請求項6乃至8のいずれかにおいて、
査線を駆動するための第1の走査ドライバブロックと第2の走査ドライバブロックとが、
前記第1〜第N(この場合にはNは5以上の整数)の回路ブロックのうちの前記3つの回路ブロックとは異なる2つの回路ブロックとして設けられ、
前記階調電圧生成回路ブロックは、
前記第1の走査ドライバブロックと前記データドライバブロックとの間に配置され、
前記高速インターフェース回路ブロックは、
前記第2の走査ドライバブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
In any of claims 6 to 8 ,
The order to drive the run査線the first scan driver block and a second scan driver block,
Of the first to Nth (in this case, N is an integer of 5 or more) circuit blocks, provided as two circuit blocks different from the three circuit blocks,
The gradation voltage generation circuit block includes:
Disposed between the first scan driver block and the data driver block;
The high-speed interface circuit block includes:
An integrated circuit device, wherein the integrated circuit device is disposed between the second scan driver block and the data driver block.
請求項1乃至のいずれかにおいて、
前記第1の方向に沿って第1〜第Nの回路ブロック(Nは以上の整数)が配置され、
記データドライバブロックと、
電源電圧を生成するための電源回路ブロックと、
前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、電源電圧を調整するための電源調整データを前記電源回路ブロックに転送するロジック回路ブロックとが、
前記第1〜第Nの回路ブロックのうちの3つの回路ブロックとして設けられ、
前記電源回路ブロックは、前記データドライバブロックの前記第3の方向側に配置され、前記高速インターフェース回路ブロック及び前記ロジック回路ブロックは、前記データドライバブロックの前記第1の方向側に配置されることを特徴とする集積回路装置。
In any one of Claims 1 thru | or 3 ,
First to Nth circuit blocks (N is an integer of 3 or more) are arranged along the first direction,
And before Symbol data driver block,
A power supply circuit block for generating a power supply voltage;
A logic circuit block that receives data received by the high-speed interface circuit block and transfers power supply adjustment data for adjusting a power supply voltage to the power supply circuit block ;
Provided as three of the first to Nth circuit blocks;
The power supply circuit block is disposed on the third direction side of the data driver block, and the high-speed interface circuit block and the logic circuit block are disposed on the first direction side of the data driver block. An integrated circuit device.
請求項10において、
前記第1〜第Nの回路ブロックのうちの隣接する回路ブロック間では、第I(Iは3以上の整数であり、Iが大きいほどより上層であることを示す)の層よりも下層の配線層で形成されるローカル線が配線され、
前記第1〜第Nの回路ブロックのうちの隣接しない回路ブロック間では、前記第Iの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第1の方向に沿って配線され、
前記電源回路ブロックからの電源電圧を前記データドライバブロックに供給するための電源用グローバル線が、前記データドライバブロック上を前記第1の方向に沿って配線されることを特徴とする集積回路装置。
In claim 10 ,
Between adjacent circuit blocks of the first to Nth circuit blocks, the wiring below the I-th layer (I is an integer of 3 or more, indicating that the higher I is the higher layer ) Local lines formed with layers are wired,
Between non-adjacent circuit blocks among the first to Nth circuit blocks, a global line formed by a wiring layer of the I-th layer or higher is disposed on the circuit block interposed between non-adjacent circuit blocks. Wired along the direction of 1,
An integrated circuit device, wherein a power global line for supplying a power supply voltage from the power supply circuit block to the data driver block is wired along the first direction on the data driver block.
請求項11において、
前記ロジック回路ブロックは、
前記電源調整データを、mビット(mは自然数)の電源用転送線を介して時分割に前記電源回路ブロックに転送し、
前記電源用転送線が、前記グローバル線により前記データドライバブロック上を前記第1の方向に沿って配線されることを特徴とする集積回路装置。
In claim 11 ,
The logic circuit block is:
Transferring the power supply adjustment data to the power supply circuit block in a time-sharing manner via an m-bit (m is a natural number) power supply transfer line;
The integrated circuit device, wherein the power transfer line is wired along the first direction on the data driver block by the global line.
請求項10乃至12のいずれかにおいて、
査線を駆動するための第1の走査ドライバブロックと第2の走査ドライバブロックとが、
前記第1〜第N(この場合にはNは5以上の整数)の回路ブロックのうちの前記3つの回路ブロックとは異なる2つの回路ブロックとして設けられ、
前記電源回路ブロックは、
前記第1の走査ドライバブロックと前記データドライバブロックとの間に配置され、
前記高速インターフェース回路ブロックは、
前記第2の走査ドライバブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
In any of claims 10 to 12 ,
The order to drive the run査線the first scan driver block and a second scan driver block,
Of the first to Nth (in this case, N is an integer of 5 or more) circuit blocks, provided as two circuit blocks different from the three circuit blocks,
The power circuit block is
Disposed between the first scan driver block and the data driver block;
The high-speed interface circuit block includes:
An integrated circuit device, wherein the integrated circuit device is disposed between the second scan driver block and the data driver block.
請求項1乃至13のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される前記電気光学装置と、
を含むことを特徴とする電子機器。
An integrated circuit device according to any one of claims 1 to 13 ,
The electro-optical device driven by the integrated circuit device;
An electronic device comprising:
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