JP4303693B2 - Multilayer electronic components - Google Patents
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Description
本発明は、地上波ＴＶ放送、携帯電話、テレビ付き携帯電話等の無線通信機器に使用され、数百ＭＨｚ〜数ＧＨｚの高周波回路用のフィルタに関し、特に、たとえば、絶縁体層と導体パターンを積層して積層体内にバンドパスフィルタが形成された積層型バンドパスフィルタなどの積層型電子部品に関する。 The present invention relates to a filter for a high-frequency circuit of several hundred MHz to several GHz used for a radio communication device such as terrestrial TV broadcasting, a mobile phone, a mobile phone with a television, and more particularly, for example, an insulator layer and a conductor pattern. The present invention relates to a multilayer electronic component such as a multilayer bandpass filter that is laminated and a bandpass filter is formed in the multilayer body.
従来、たとえば特許文献１に記載されているような積層構造のバンドパスフィルタは、移動体通信機のＲＦ回路部で使用され、要求される特性により、その回路定数を決定し、その定数を実現するために構造設計されている。
Conventionally, a band-pass filter having a laminated structure as described in, for example,
たとえば、特許文献１に示す積層型バンドパスフィルタの等価回路を図１０に示す。この等価回路を実現するために、接地電極が形成された絶縁体層と、三つの容量電極が形成された絶縁体層と、接地電極およびスルーホール電極が形成された絶縁体層と、三つのコイル用導体パターンが形成された絶縁体層とが順次積層してある。そして、積層体内に３つのコイルが互いに電磁気的に結合する様に横に並べて配置してある。この構成によれば、図１０に示す電気的な等価回路となり、所望の通過帯周波数のみ選択するフィルタ特性を得ている。
For example, FIG. 10 shows an equivalent circuit of the multilayer bandpass filter disclosed in
ところで、昨今の無線通信機器のＲＦ回路部の小型化から、必要とされるフィルタの小型化の要求は高い。フィルタ共振周波数を維持しつつ小型化するためには、同じインダクタの値を得ようとした場合、螺旋状に接続してコイルを形成する必要がある。しかしながら、コイル用導体パターンを螺旋状に接続してコイルを形成しているので、図１１に示すように、３つの並列共振器を電磁気的に結合させたバンドパスフィルタを形成しようとした場合、中央の並列共振器を対称に形成することができない。 By the way, since the RF circuit part of recent wireless communication devices is downsized, there is a high demand for downsizing the required filter. In order to reduce the size while maintaining the filter resonance frequency, when trying to obtain the same inductor value, it is necessary to form a coil by connecting them spirally. However, since the coil is formed by connecting the coil conductor patterns in a spiral shape, as shown in FIG. 11, when trying to form a bandpass filter in which three parallel resonators are electromagnetically coupled, The central parallel resonator cannot be formed symmetrically.
したがって、従来の積層型バンドパスフィルタは、並列共振器１と並列共振器２との間と、並列共振器２と並列共振器３との間で、電磁気的な結合係数に差が生じ、所定の特性を得るために回路設計および構造設計が煩雑になるという問題があった。
Therefore, the conventional multilayer bandpass filter has a difference in electromagnetic coupling coefficient between the
また、従来では、三つのコイルを単一素子の内部で同一の平面内に収めるパターンであるために、導電パターン印刷時のズレなどにより、三つのうちの中央に位置するコイルと両側のそれぞれに位置するコイルとの電磁結合のバランスが悪くなりやすい。なお、電磁結合のバランスを悪くする製造時の原因としては、導電パターン印刷時のズレ以外に、積層体を素子ごとに切断する際のズレ、積層する際のズレなどが例示される。 In addition, conventionally, since the pattern is to fit three coils in the same plane inside a single element, the coil located at the center of the three and both sides due to misalignment when printing the conductive pattern, etc. The balance of electromagnetic coupling with the coil located is likely to deteriorate. In addition, as a cause at the time of manufacture which makes the balance of electromagnetic coupling worse, the gap | deviation at the time of cut | disconnecting a laminated body for every element other than the deviation | shift at the time of conductive pattern printing, the deviation | shift at the time of lamination | stacking, etc. are illustrated.
電磁結合のバランスが悪いと、バンドパスフィルタとしての機能を発揮する際に、広帯域化が困難になると共に、低損入損失化の設計が困難になるという課題を有する。
本発明は、このような実状に鑑みてなされ、その目的は、素子のコンパクト化が可能であり、しかも、製造条件などによらず、電磁結合のバランスが良く、広帯域化が容易であると共に、低損入損失化の設計が容易であり、コイルの構造に起因する回路設計および構造設計の煩雑さを解消できる積層型バンドパスフィルタなどの電子部品を提供することである。 The present invention has been made in view of such a situation, and the object thereof is that the device can be made compact, and the electromagnetic coupling is well balanced regardless of the manufacturing conditions, etc. It is an object of the present invention to provide an electronic component such as a multilayer bandpass filter that can be easily designed with low loss and loss and can eliminate the complexity of circuit design and structural design due to the structure of the coil.
上記目的を達成するために、本発明に係る積層型電子部品は、
少なくとも三つのインダクタ（Ｌ１〜Ｌ３）が同一の素子本体内に形成されるように、導電パターン（２ａ〜１５ａ）が形成された絶縁層（１〜１５）が複数積層してある積層型電子部品であって、
三つの前記インダクタをそれぞれ形成するための第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３）のうちのいずれか一つのパターン（Ｌ２−１，Ｌ２−２）が、他の二つのコイルパターンとは異なる積層位置に形成してあり、これらの間の電磁結合（Ｍ１，Ｍ２）が、それらの間に存在する絶縁層（８）を介して積層方向に行われることを特徴としている。
In order to achieve the above object, a multilayer electronic component according to the present invention includes:
A multilayer electronic component in which a plurality of insulating layers (1-15) having conductive patterns (2a-15a) formed thereon are stacked so that at least three inductors (L1-L3) are formed in the same element body. Because
Any one of the first coil pattern (L1), the second coil pattern (L2-1, L2-2) and the third coil pattern (L3) for forming the three inductors (L2) -1, L2-2) are formed at different lamination positions from the other two coil patterns, and the electromagnetic coupling (M1, M2) between them is an insulating layer (8) between them. It is characterized by being carried out in the stacking direction.
好ましくは、任意に選択される三つの前記インダクタを等価回路で表した場合に、三つのうちの中央に位置するインダクタ（Ｌ２）を構成する第２コイルパターン（Ｌ２−１，Ｌ２−２）が、同一の前記絶縁層（７または８）の上で、二つに分割して形成される一対の第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）を有する。 Preferably, when the three arbitrarily selected inductors are represented by an equivalent circuit, the second coil pattern (L2-1, L2-2) constituting the inductor (L2) located at the center of the three inductors is provided. And a pair of second divided patterns (7a, 7b, 8a, 8b) formed in two on the same insulating layer (7 or 8).
好ましくは、一対の前記第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）が、同一平面において相互に線対称である。 Preferably, a pair of said 2nd division | segmentation patterns (7a, 7b, 8a, 8b) are mutually line symmetrical in the same plane.
好ましくは、一対の前記第２分割パターン（７ａ，７ｂ）が、前記絶縁層（７）を介して他の積層位置に形成してある別の一対の第２分割パターン（８ａ，８ｂ）に対してそれぞれ接続してあり、第２分割コイルパターン（Ｌ２−１，Ｌ２−２）を形成している。 Preferably, a pair of the second divided patterns (7a, 7b) is different from another pair of second divided patterns (8a, 8b) formed at other stack positions via the insulating layer (7). Are connected to form a second divided coil pattern (L2-1, L2-2).
好ましくは、前記等価回路において、中央に位置するインダクタの両側に位置する二つのインダクタを構成する第１コイルパターン（Ｌ１）および第３コイルパターン（Ｌ３）が、同一の前記絶縁層（９または１０）の上で、隣接して形成される第１パターン（９ａ，１０ａ）および第３パターン（９ｂ，１０ｂ，９ｃ，１０ｃ）を有する。 Preferably, in the equivalent circuit, the first coil pattern (L1) and the third coil pattern (L3) constituting two inductors located on both sides of the inductor located at the center are the same in the insulating layer (9 or 10). ) Have a first pattern (9a, 10a) and a third pattern (9b, 10b, 9c, 10c) formed adjacent to each other.
好ましくは、前記第１パターン（９ａ，１０ａ）および第３パターン（９ｂ，１０ｂ）が、同一平面において、相互に線対称なパターンである。 Preferably, the first pattern (9a, 10a) and the third pattern (9b, 10b) are patterns that are line symmetrical with each other on the same plane.
好ましくは、一対の前記第１パターン（９ａ）および第３パターン（９ｂ）が、前記絶縁層（９）を介して他の積層位置に形成してある別の一対の前記第１パターン（１０ａ）および第３パターン（１０ｂ）に対してそれぞれ接続してあり、それぞれ前記第１コイルパターン（Ｌ１）および第３コイルパターン（Ｌ３）を形成している。 Preferably, the pair of the first pattern (9a) and the third pattern (9b) is formed at another stack position via the insulating layer (9). And the third pattern (10b), respectively, and form the first coil pattern (L1) and the third coil pattern (L3), respectively.
好ましくは、前記第３コイルパターン（Ｌ３）が、同一の前記絶縁層（９または１０）の上で、二つに分割して形成される一対の第３分割パターン（９ｂ、９ｃ、１０ｂ、１０ｃ）を有する。 Preferably, the third coil pattern (L3) is divided into two on the same insulating layer (9 or 10), and a pair of third divided patterns (9b, 9c, 10b, 10c) are formed. ).
好ましくは、一対の前記第３分割パターン（９ｂ、９ｃ、１０ｂ、１０ｃ）が、同一平面において、相互に線対称なパターンである。 Preferably, the pair of third divided patterns (9b, 9c, 10b, 10c) are patterns that are line-symmetric with each other on the same plane.
好ましくは、一対の前記第３分割パターン（９ｂ、９ｃ）が、前記絶縁層（９）を介して他の積層位置に形成してある別の一対の前記第３分割パターン（１０ｂ、１０ｃ）に対してそれぞれ接続してあり、それぞれ第３分割コイルパターン（Ｌ３−１，Ｌ３−２）を形成している。 Preferably, a pair of the third divided patterns (9b, 9c) is formed into another pair of the third divided patterns (10b, 10c) formed at other stack positions via the insulating layer (9). The third divided coil patterns (L3-1 and L3-2) are formed respectively.
好ましくは、前記第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）が形成される前記絶縁層（７，８）の上に、それぞれ第４コイルパターン（Ｌ４）を形成するための第４パターン（７ｃ，８ｃ）が、前記第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）に隣接して形成してある。 Preferably, a fourth pattern (L4) for forming a fourth coil pattern (L4) is formed on the insulating layer (7, 8) on which the second divided pattern (7a, 7b, 8a, 8b) is formed. 7c, 8c) are formed adjacent to the second divided pattern (7a, 7b, 8a, 8b).
好ましくは、前記第４コイルパターン（Ｌ４）が、前記絶縁層（８）を介して、一つの前記第３分割コイルパターン（Ｌ３−２）に対して、電磁結合（Ｍ４）が行われている。 Preferably, the fourth coil pattern (L4) is electromagnetically coupled (M4) to one third divided coil pattern (L3-2) via the insulating layer (8). .
好ましくは、前記第４コイルパターン（Ｌ４）には、このコイルパターン（Ｌ４）が形成される積層位置とは異なる積層位置に形成してあるキャパシタ（Ｃ４）が電気的に接続してある。 Preferably, the fourth coil pattern (L4) is electrically connected to a capacitor (C4) formed at a lamination position different from the lamination position where the coil pattern (L4) is formed.
好ましくは、前記第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３，Ｌ３−１，Ｌ３−２）のそれぞれには、これらのコイルパターンが形成される積層位置とは異なる積層位置に形成してあるキャパシタ（Ｃ１，Ｃ２−１，Ｃ２−２，Ｃ３，Ｃ３−１，Ｃ３−２）がそれぞれ電気的に接続され、バンドパスフィルタを構成している。 Preferably, each of the first coil pattern (L1), the second coil pattern (L2-1, L2-2), and the third coil pattern (L3, L3-1, L3-2) includes these coils. Capacitors (C1, C2-1, C2-2, C3, C3-1, C3-2) formed at different lamination positions from the lamination position where the pattern is formed are electrically connected to each other, and a bandpass filter Is configured.
好ましくは、前記第２コイルパターン（Ｌ２−１，Ｌ２−２）に接続される第２キャパシタ（Ｃ２−１，Ｃ２−２）と、前記第１および第３コイルパターン（Ｌ１，Ｌ３，Ｌ３−１，Ｌ３−２）に接続される第１および第３キャパシタ（Ｃ１，Ｃ３，Ｃ３−１，Ｃ３−２）とは、相互に別の積層位置に形成される。 Preferably, the second capacitor (C2-1, C2-2) connected to the second coil pattern (L2-1, L2-2), and the first and third coil patterns (L1, L3, L3-). 1, L3-2) and the first and third capacitors (C1, C3, C3-1, C3-2) connected to each other are formed at different stack positions.
好ましくは、第１および第３キャパシタ（Ｃ１，Ｃ３，Ｃ３−１，Ｃ３−２）は、複数の層で相互に同じ積層位置に形成される。 Preferably, the first and third capacitors (C1, C3, C3-1, C3-2) are formed in a plurality of layers at the same stack position.
好ましくは、前記２キャパシタ（Ｃ２−１，Ｃ２−２）と前記第４キャパシタ（Ｃ４）とは、複数の層で相互に同じ積層位置に形成される。 Preferably, the two capacitors (C2-1, C2-2) and the fourth capacitor (C4) are formed in a plurality of layers at the same stack position.
本発明に係る積層型電子部品では、３つの並列共振回路を構成する第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３）のうちのいずれか一つのパターン（Ｌ２−１，Ｌ２−２）が、他の二つのコイルパターンとは異なる積層位置に形成してあり、これらの間の電磁結合（Ｍ１，Ｍ２）が、それらの間に存在する絶縁層（８）を介して積層方向に行われる。そのため、電磁結合（Ｍ１，Ｍ２）が平面方向に形成してある従来の構造に比較して、大幅に、素子のコンパクト化が可能となる。具体的には、３個のコイルを水平面上で構成する場合に比べ、２／３の実装面積になる。 In the multilayer electronic component according to the present invention, among the first coil pattern (L1), the second coil pattern (L2-1, L2-2), and the third coil pattern (L3) constituting three parallel resonant circuits. Any one of the patterns (L2-1, L2-2) is formed at a different lamination position from the other two coil patterns, and the electromagnetic coupling (M1, M2) between them is between them. Is carried out in the stacking direction via the insulating layer (8) present in FIG. Therefore, compared with the conventional structure in which the electromagnetic coupling (M1, M2) is formed in the plane direction, the element can be greatly downsized. Specifically, the mounting area is 2/3 compared to the case where three coils are configured on a horizontal plane.
また、導電パターン印刷時のズレ、積層体を素子ごとに切断する際のズレ、積層する際のズレなどの製造誤差があったとしても、電磁結合（Ｍ１，Ｍ２）が、絶縁層（８）を介して積層方向に形成してあるために、電磁結合（Ｍ１，Ｍ２）のバラツキを抑制することが可能になる。 In addition, even if there are manufacturing errors such as misalignment during printing of the conductive pattern, misalignment when the laminate is cut for each element, misalignment when laminating, the electromagnetic coupling (M1, M2) is not affected by the insulating layer (8). Therefore, variations in electromagnetic coupling (M1, M2) can be suppressed.
さらに、本発明では、素子本体（積層体）内に左右対称なコイルを形成することができる。この様に形成されたコイルによって作り出される電磁界分布は左右対称となり、２つの電磁結合係数は共通となる。 Furthermore, in the present invention, a symmetrical coil can be formed in the element body (laminated body). The electromagnetic field distribution produced by the coil formed in this way is symmetrical, and the two electromagnetic coupling coefficients are common.
また、この構成によれば、第１コイルパターンと第３コイルパターン（第１と第３の共振回路）は、水平方向に隣り合わせて配置することになり、この間に発生する電磁結合により、高域の周波数域に減衰域極を設けることが容易となり、選択度の高いフィルタ特性を得ることが可能となる。 In addition, according to this configuration, the first coil pattern and the third coil pattern (first and third resonance circuits) are arranged adjacent to each other in the horizontal direction, and high frequencies are generated by electromagnetic coupling generated therebetween. It is easy to provide an attenuation region pole in the frequency region, and it is possible to obtain filter characteristics with high selectivity.
したがって、本発明の積層型電子部品をバンドパスフィルタとして用いた場合に、広帯域化が容易であると共に、低損入損失化の設計が容易であり、コイルの構造に起因する回路設計および構造設計の煩雑さを解消できる。 Therefore, when the multilayer electronic component of the present invention is used as a band-pass filter, it is easy to widen the band, and it is easy to design for low loss loss, and the circuit design and structure design resulting from the coil structure Can be eliminated.
さらに、本発明において、同一の前記絶縁層（９または１０）の上で、二つに分割して形成される一対の第３分割パターン（９ｂ、９ｃ、１０ｂ、１０ｃ）が形成される共に、第４コイルパターン（Ｌ４）が形成される場合には、単一素子の内部で、インダクタの数を増大することが可能になり、さらに、コンパクト化が可能である。しかも、この場合には、第４コイルパターン（Ｌ４）が、前記絶縁層（８）を介して、一つの前記第３分割コイルパターン（Ｌ３−２）に対して、積層方向に電磁結合（Ｍ４）が行われているので、その電磁結合（Ｍ１，Ｍ２のみでなくＭ４）のバラツキを抑制することが可能になる。 Furthermore, in the present invention, a pair of third divided patterns (9b, 9c, 10b, 10c) formed in two on the same insulating layer (9 or 10) are formed. When the fourth coil pattern (L4) is formed, the number of inductors can be increased inside the single element, and further downsizing can be achieved. In addition, in this case, the fourth coil pattern (L4) is electromagnetically coupled (M4) in the stacking direction to the third divided coil pattern (L3-2) via the insulating layer (8). ) Is performed, it is possible to suppress variations in the electromagnetic coupling (not only M1 and M2 but also M4).
以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る積層型バンドパスフィルタの分解斜視図、
図２はその積層型バンドパスフィルタの全体斜視図、
図３はその積層型バンドパスフィルタの等価回路図、
図４Ａは本発明の他の実施形態に係る積層型バンドパスフィルタの分解斜視図、
図４Ｂは積層方向の電磁結合を示す概略分解図、
図５は図４Ａに示す積層型バンドパスフィルタの等価回路図、
図６は図１に示す実施例に係る積層型バンドパスフィルタの特性を示すグラフ、
図７は図１に示すパターンの水平間隔Ｌｘを変化させた場合の実施例に係る積層型バンドパスフィルタの特性を示すグラフ、
図８は図４Ａに示す実施例に係る積層型バンドパスフィルタの特性を示すグラフ、
図９は本発明の比較例に係る積層型バンドパスフィルタの等価回路図、
図１０は本発明の比較例に係る積層型バンドパスフィルタのコイル部分の概略図、
図１１は本発明の比較例に係る積層型バンドパスフィルタの特性を示すグラフである。
第１実施形態
Hereinafter, the present invention will be described based on embodiments shown in the drawings.
FIG. 1 is an exploded perspective view of a multilayer bandpass filter according to an embodiment of the present invention,
FIG. 2 is an overall perspective view of the multilayer bandpass filter,
FIG. 3 is an equivalent circuit diagram of the multilayer bandpass filter.
FIG. 4A is an exploded perspective view of a multilayer bandpass filter according to another embodiment of the present invention,
FIG. 4B is a schematic exploded view showing electromagnetic coupling in the stacking direction,
FIG. 5 is an equivalent circuit diagram of the multilayer bandpass filter shown in FIG. 4A.
FIG. 6 is a graph showing the characteristics of the multilayer bandpass filter according to the embodiment shown in FIG.
FIG. 7 is a graph showing the characteristics of the multilayer bandpass filter according to the embodiment when the horizontal interval Lx of the pattern shown in FIG. 1 is changed.
FIG. 8 is a graph showing the characteristics of the multilayer bandpass filter according to the embodiment shown in FIG. 4A.
FIG. 9 is an equivalent circuit diagram of a multilayer bandpass filter according to a comparative example of the present invention.
FIG. 10 is a schematic diagram of a coil portion of a multilayer bandpass filter according to a comparative example of the present invention,
FIG. 11 is a graph showing characteristics of the multilayer bandpass filter according to the comparative example of the present invention.
First embodiment
本発明の一実施形態に係る積層バンドパスフィルタは、３つ以上の並列共振回路を備えている。すなわち、必要な周波数に共振させるために、３対以上のインダクタおよびコンデンサを有し、これらのインダクタの電磁結合が同じとなるように構成してある。 A multilayer bandpass filter according to an embodiment of the present invention includes three or more parallel resonant circuits. That is, in order to resonate at a necessary frequency, three or more pairs of inductors and capacitors are provided, and the electromagnetic coupling of these inductors is the same.
図１〜図３に示すように、本実施形態に係る積層型バンドパスフィルタは、導電パターン２ａ〜１５ａがそれぞれ形成された絶縁層２〜１５と、必要に応じて導電パターンが何ら形成されていない絶縁層１とが積層してある素子本体４０を有する。図２に示すように、素子本体４０は、直方体形状を有し、その大きさは、策に限定されないが、縦１．０〜２．０mm、横０．５〜１．２５mm、高さ（積層方向Ｚに一致する）０．６〜１．０mm程度である。
As shown in FIGS. 1 to 3, the multilayer bandpass filter according to this embodiment has insulating
素子本体４０の対向する長辺側の二側面には、接地端子電極４２および４４が形成してあり、その他の対向する短辺側の二側面には、入力端子電極４６および出力端子電極４８が形成してある。これらの端子電極４６および４８の材質は、特に限定されないが、たとえばＡｕ、Ａｇ、Ｃｕ、及びそれらを主成分とする合金などが用いられる。
素子本体４０は、図１に示すように、積層方向Ｚの上から下に向けて、絶縁層１〜１５が積層してある。絶縁層１〜１５は、たとえば誘電体グリーンシートを積層後に焼成して得られる。絶縁層１〜１５の材質は、特に限定されず、たとえばＢａＴｉＯ３系、ＢａＺｒＯ３系、ＢａＮｄＴｉ系、ＢａＳｎＴｉ系などの誘電体材料が用いられる。各絶縁層１〜１５の厚みは、好ましくは４０〜８０μｍである。
As shown in FIG. 1, the
各絶縁層２〜１５の上に形成してある導電パターン２ａ〜１５ａは、絶縁層２〜１５となる誘電体グリーンシートの表面に印刷法などで形成され、グリーンシートと共に焼成されて内部電極となる。導電パターン２ａ〜１５ａを構成する金属としては、特に限定されず、Ａｕ、Ａｇ、Ｃｕ、及びそれらを主成分とする合金などが例示される。
The
絶縁層２の表面に形成してある導電パターン２ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２および４４に接続するためのリードパターンが形成してある。
The
絶縁層３の上に形成してある一対の導電パターン３ａ，３ｂは、それぞれ第２分割キャパシタＣ２−１およびＣ２−２におけるインダクタとの接続側の電極となる部分である。これらの導電パターン３ａ，３ｂは、それぞれコンタクトホール２０および２２を通して、二つに分割された第２分割インダクタＬ２−１およびＬ２−２を構成する第２分割導電パターン７ａ，７ｂの一端にそれぞれ接続してある。
The pair of
絶縁層４の上に形成してある導電パターン４ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２および４４に接続するためのリードパターンが形成してある。
The
絶縁層５の上に形成してある一対の導電パターン５ａ，５ｂは、それぞれ第２分割キャパシタＣ２−１およびＣ２−２におけるインダクタとの接続側の電極となる部分である。これらの導電パターン５ａ，５ｂは、それぞれコンタクトホール２０および２２を通して、二つに分割された第２分割インダクタＬ２−１およびＬ２−２を構成する第２分割導電パターン７ａ，７ｂの一端にそれぞれ接続してある。なお、一対の導電パターン５ａ，５ｂは、連絡導電パターン５ｃにより接続してある。この連絡導電パターン５ｃは、図３に示す等価回路において、二つに分割された第２分割インダクタＬ２−１およびＬ２−２のキャパシタ側接続部の相互を連絡する回路である。
The pair of
絶縁層６の上に形成してある導電パターン６ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２に接続するためのリードパターンが形成してある。
The
絶縁層７の上に形成してある一対の導電パターン７ａ，７ｂは、二つに分割された第２分割インダクタＬ２−１およびＬ２−２の一部を構成し、絶縁層７の上の平面において、相互に線対称なＣ字形状（コイル形状）のパターンである。各導電パターン７ａ，７ｂの一端は、前述したように、スルーホール２０および２２を通して、第２分割キャパシタＣ２−１およびＣ２−２における一方の電極と接続する。また、各導電パターン７ａ，７ｂの他端は、スルーホール２４および２６を通して、積層方向Ｚの下に位置する絶縁層８の上に形成してある一対のＵ字形状（その他のコイル形状）の導電パターン８ａ，８ｂの各一端に対して接続してある。
A pair of
絶縁層８の上に形成してある導電パターン８ａ，８ｂは、上の層に形成してある導電パターン７ａ，７ｂに対してコンタクトホール２４および２６を通してそれぞれ接続されることで、二つに分割された第２分割インダクタＬ２−１およびＬ２−２の一部を構成する。これらの導電パターン８ａ，８ｂにおけるコンタクトホール２４および２６との接続部の反対側の端部は、リード部により共通して接続され、図２に示す接地端子４２に接続されるようになっている。
The
絶縁層８の積層方向Ｚの下に位置する絶縁層９の上に形成してある一対の第１および第３導電パターン９ａ，９ｂは、上の層に位置する導電パターン８ａ，８ｂと実質的に同一のコイルパターンであり、リード部により共通して接続され、図２に示す接地端子４２に接続されるようになっている。
The pair of first and third
絶縁層９の積層方向の下方に位置する絶縁層１０の表面に形成してある一対の第１および第３導電パターン１０ａ，１０ｂは、絶縁層１０の上の平面において、相互に線対称なＣ字形状（コイル形状）のパターンである。すなわち、一対の第１および第３導電パターン１０ａ，１０ｂは、他の積層位置に形成してある一対の導電パターン７ａ，７ｂと実質的に同一のコイル状パターンである。
The pair of first and third
各導電パターン１０ａ，１０ｂの一端は、前述したように、スルーホール２８および３０を通して、積層方向Ｚの上に位置する絶縁層９の上に形成してある一対のＵ字形状（コイル形状）の導電パターン９ａ，９ｂの各一端に対して接続してあり、それぞれ、第１および第３インダクタＬ１およびＬ３を構成している。
As described above, one end of each of the
各導電パターン１０ａ，１０ｂの他端は、スルーホール３２および３４を通して、その積層方向Ｚの下に位置する第１および第３キャパシタＣ１およびＣ３のインダクタ側電極を構成する第１および第３導電パターン１２ａ，１２ｂ，１４ａ，１４ｂに接続してある。
The other ends of the
絶縁層１０の下方に位置する絶縁層１１の上に形成してある導電パターン１１ａは、第１および第３キャパシタＣ１およびＣ３の接地側電極を構成し、そのリード部が、図２に示す接地端子４２に接続される。なお、接地端子４２および４４は、図３に示すように、アース接続される。
The
絶縁層１１の下方に位置する絶縁層１２の上に形成してある一対の線対称な導電パターン１２ａおよび１２ｂは、第１および第３キャパシタＣ１およびＣ３の入出力側電極を構成し、それぞれのリード部１２ｃ、１２ｄが、図２に示す入力端子４６および出力端子４８に接続される。
A pair of line-symmetric
絶縁層１２の下方に位置する絶縁層１３の上に形成してある導電パターン１３ａは、第１および第３キャパシタＣ１およびＣ３の接地側電極を構成し、そのリード部が、図２に示す接地端子４２および４４に接続される。
The
絶縁層１３の下方に位置する絶縁層１４の上に形成してある一対の線対称な導電パターン１４ａおよび１４ｂは、第１および第３キャパシタＣ１およびＣ３の入出力側電極を構成し、コンタクトホール３２および３４を通して、導電パターン１２ａ，１２ｂに対してそれぞれ接続してある。
A pair of line-symmetric
絶縁層１４の下方に位置する絶縁層１５の上に形成してある導電パターン１５ａは、第１および第３キャパシタＣ１およびＣ３の接地側電極を構成し、そのリード部が、図２に示す接地端子４２および４４に接続される。
The
図１に示す導電パターン２ａ〜１５ａが絶縁層１〜１５と共に積層され、コンタクトホール２０，２２，２４，２６，２８，３０，３２，３４を通して接続されることにより、図３に示すバンドパスフィルタの回路が構成される。
The
すなわち、図３に示すように、本実施形態では、第１インダクタＬ１と第１キャパシタＣ１とが第１の共振回路を構成し、第２インダクタＬ２と第２キャパシタＣ２とが第２の共振回路を構成し、第３インダクタＬ３と第３キャパシタＣ３とが第３の共振回路を構成する。特に本実施形態では、第２インダクタＬ２が二つの第２分割インダクタＬ２−１およびＬ２−２に分割してあり、第２キャパシタＣ２が二つの第２分割キャパシタＣ２−１およびＣ２−２に分割してある。 That is, as shown in FIG. 3, in the present embodiment, the first inductor L1 and the first capacitor C1 constitute a first resonance circuit, and the second inductor L2 and the second capacitor C2 constitute a second resonance circuit. The third inductor L3 and the third capacitor C3 form a third resonance circuit. In particular, in the present embodiment, the second inductor L2 is divided into two second divided inductors L2-1 and L2-2, and the second capacitor C2 is divided into two second divided capacitors C2-1 and C2-2. It is.
しかも本実施形態では、分割してある第２分割インダクタＬ２−１，Ｌ２−２のコイルパターンの一部である導電パターン８ａ，８ｂが、第１および第３インダクタＬ１およびＬ３のコイルパターンの一部を構成する導電パターン９ａ，９ｂとは、絶縁層８を介して、積層方向Ｚに沿って異なる積層位置に形成してある。そのため、３つのインダクタのコイルパターンを平面方向に形成してある従来の構造に比較して、大幅に、素子のコンパクト化が可能となる。具体的には、３個のコイルを水平面上に構成する場合に比べ、約２／３の実装面積になる。
Moreover, in the present embodiment, the
また、本実施形態では、対称形状の第２分割インダクタＬ２−１，Ｌ２−２のうちの一つのインダクタＬ２−１と第１インダクタＬ１との間の第１電磁結合Ｍ１と、他の一つのインダクタＬ２−２と第３インダクタＬ３との間の第２電磁結合Ｍ２とが、実質的に同一の結合度になる。なぜなら、絶縁層８の厚みが実質的に均一だからである。このため、導電パターン印刷時のズレ、積層体を素子ごとに切断する際のズレ、積層する際のズレなどの製造誤差があったとしても、これらの電磁結合Ｍ１，Ｍ２は、実質的に同一であり、電磁結合Ｍ１，Ｍ２のバランスが良くなる。
In the present embodiment, the first electromagnetic coupling M1 between the one inductor L2-1 and the first inductor L1 among the symmetrical second divided inductors L2-1 and L2-2, and the other one The second electromagnetic coupling M2 between the inductor L2-2 and the third inductor L3 has substantially the same degree of coupling. This is because the thickness of the insulating
しかも本実施形態では、素子本体（積層体）４０内に左右対称なコイルパターンである導電パターン７ａ，７ｂ，８ａ，８ｂ，９ａ，９ｂ，１０ａ，１０ｂを形成してある。この様に形成されたコイルによって作り出される電磁界分布は左右対称となり、２つの電磁結合係数は共通となる。
In addition, in the present embodiment,
また、この構成によれば、第１インダクタＬ１のコイル状導電パターン９ａ，１０ａと第３インダクタＬ３のコイル状導電パターン９ｂ、１０ｂ（第１と第３の共振回路）は、水平方向に隣り合わせて配置することになる。これらのパターン間の隙間Ｌｘ１（図１参照）が、第３の電磁結合Ｍ３を形成する。このため、この間に発生する電磁結合Ｍ３により、高域の周波数域に減衰域極を設けることが容易となり、選択度の高いフィルタ特性を得ることが可能となる。
Further, according to this configuration, the coiled
具体的には、一実施例に係る積層型バンドパスフィルタが、図１に示す積層構造を持ち、導電パターン１０ａ，１０ｂ間の隙間Ｌｘ１が１００μｍで、各絶縁層１〜１５の厚みが１００μｍであり、各絶縁層１〜１５の比誘電率が７０であり、素子本体４０のサイズが１．０×１．２５×１．０mmであるとすると、図６に示す特性が得られる。
Specifically, the multilayer bandpass filter according to one embodiment has the multilayer structure shown in FIG. 1, the gap Lx1 between the
すなわち、第１および第２電磁結合Ｍ１およびＭ２により、比較的に広帯域で、約６００ＭＨｚの中心周波数Ｆ１を持ち、電磁結合Ｍ３により、高域の周波数域（約８７９ＭＨｚ）に減衰域極Ｆ２を設けることが可能になる。そして、図１に示す導電パターン１０ａ，１０ｂ間の隙間Ｌｘ１を１００μｍと変化させることにより、図７に示すように、減衰域極Ｆ２を、約７７４．５ＭＨｚなどのようにずらすことも容易となる。
That is, the first and second electromagnetic couplings M1 and M2 have a relatively wide band and a center frequency F1 of about 600 MHz, and the electromagnetic coupling M3 provides the attenuation band pole F2 in the high frequency range (about 879 MHz). It becomes possible. Then, by changing the gap Lx1 between the
したがって、本実施形態の積層型バンドパスフィルタは、広帯域化が容易であると共に、低損入損失化の設計が容易であり、コイルの構造に起因する回路設計および構造設計の煩雑さを解消できる。
第２実施形態
Therefore, the multilayer bandpass filter of the present embodiment can be easily widened, and can be easily designed to reduce loss and loss, thereby eliminating the complexity of circuit design and structural design due to the coil structure. .
Second embodiment
本実施形態では、図４Ａ、図４Ｂおよび図５に示すように、導電パターン３ａ〜１４ｃのパターンを変化させて、図５に示す等価回路の積層型バンドパスフィルタを構成する以外は、前記第１実施形態と同様にして積層型バンドパスフィルタを構成してある。以下の説明では、第１実施形態と重複する部分の説明はできる限り省略して説明する。
In the present embodiment, as shown in FIGS. 4A, 4B, and 5, the first pattern is the same except that the
この実施形態に係る積層バンドパスフィルタは、４つの並列共振回路を備えている。すなわち、必要な周波数に共振させるために、４対以上のインダクタおよびコンデンサを有し、これらのインダクタの電磁結合が同じとなるように構成してある。 The multilayer bandpass filter according to this embodiment includes four parallel resonant circuits. That is, in order to resonate at a necessary frequency, four or more pairs of inductors and capacitors are provided, and the electromagnetic coupling of these inductors is the same.
図４Ａ〜図５に示すように、本実施形態に係る積層型バンドパスフィルタは、導電パターン２ａ〜１５ａがそれぞれ形成された絶縁層２〜１５と、必要に応じて導電パターンが何ら形成されていない絶縁層１とが積層してある素子本体４０ａを有する。
As shown in FIGS. 4A to 5, the multilayer bandpass filter according to the present embodiment has insulating
素子本体４０ａは、図４ａに示すように、積層方向Ｚの上から下に向けて、絶縁層１〜１５が積層してある。絶縁層２の表面に形成してある導電パターン２ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２および４４に接続するためのリードパターンが形成してある。
As shown in FIG. 4 a, the
絶縁層３の上に形成してある一対の導電パターン３ａ，３ｂは、それぞれ第２分割キャパシタＣ２−１およびＣ２−２におけるインダクタとの接続側の電極となる部分である。しかも、この実施形態では、これらの導電パターン３ａ，３ｂに並列して、同じパターンで、さらにもう一つの導電パターン３ｃが形成してある。すなわち、３つの導電パターン３ａ〜３ｃが同じ絶縁層３の上に並列して形成してある。導電パターン３ｃは、第４キャパシタＣ４におけるインダクタとの接続側の電極となる部分である。
The pair of
一対の導電パターン３ａ，３ｂは、それぞれコンタクトホール５０および５２を通して、二つに分割された第２分割インダクタＬ２−１およびＬ２−２を構成する第２分割導電パターン７ａ，７ｂの一端にそれぞれ接続してある。また、もう一つの導電パターン３ｃは、コンタクトホール５４を通して、第４インダクタＬ４を構成する第４導電パターン７ｃの一端に接続してある。
The pair of
絶縁層４の上に形成してある導電パターン４ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２および４４に接続するためのリードパターンが形成してある。なお、導電パターン４ａは、第４キャパシタＣ４における接地側の電極となる部分を兼ねる。
The
絶縁層５の上に形成してある一対の導電パターン５ａ，５ｂは、それぞれ第２分割キャパシタＣ２−１およびＣ２−２におけるインダクタとの接続側の電極となる部分である。これらの導電パターン５ａ，５ｂは、それぞれコンタクトホール５０および５２を通して、二つに分割された第２分割インダクタＬ２−１およびＬ２−２を構成する第２分割導電パターン７ａ，７ｂの一端にそれぞれ接続してある。なお、一対の導電パターン５ａ，５ｂは、連絡導電パターン５ｃにより接続してある。この連絡導電パターン５ｃは、図５に示す等価回路において、二つに分割された第２分割インダクタＬ２−１およびＬ２−２のキャパシタ側接続部の相互を連絡する回路である。
The pair of
しかも、この実施形態では、これらの導電パターン５ａ，５ｂに並列して、同じパターンで、さらにもう一つの導電パターン５ｄが形成してある。すなわち、３つの導電パターン５ａ，５ｂ，５ｄが同じ絶縁層５の上に並列して形成してある。導電パターン５ｄは、第４キャパシタＣ４におけるインダクタとの接続側の電極となる部分である。しかも、この導電パターン５ｄには、リードパターン５ｅが接続して形成してある。このリードパターン５ｅは、図５に示すように、出力端子に対して接続される。
Moreover, in this embodiment, another
絶縁層６の上に形成してある導電パターン６ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２に接続するためのリードパターンが形成してある。この導電パターン６ａは、第４キャパシタＣ４における接地側の電極でもある。
The
絶縁層７の上に形成してある一対の導電パターン７ａ，７ｂは、二つに分割された第２分割インダクタＬ２−１およびＬ２−２の一部を構成し、絶縁層７の上の平面において、相互に線対称なＣ字形状（コイル形状）のパターンである。各導電パターン７ａ，７ｂの一端は、前述したように、スルーホール５０および５２を通して、第２分割キャパシタＣ２−１およびＣ２−２における一方の電極と接続する。また、各導電パターン７ａ，７ｂの他端は、スルーホール５８および６０を通して、積層方向Ｚの下に位置する絶縁層８の上に形成してある一対のＵ字形状（その他のコイル形状）の導電パターン８ａ，８ｂの各一端に対して接続してある。
A pair of
絶縁層８の上に形成してある導電パターン８ａ，８ｂは、上の層に形成してある導電パターン７ａ，７ｂに対してコンタクトホール５８および６０を通してそれぞれ接続されることで、二つに分割された第２分割インダクタＬ２−１およびＬ２−２の一部を構成する。これらの導電パターン８ａ，８ｂにおけるコンタクトホール５８および６０との接続部の反対側の端部は、リード部により共通して接続され、図２に示す接地端子４２に接続されるようになっている。
The
本実施形態では、絶縁層７の上には、導電パターン７ａ，７ｂの隣に、導電パターン７ｂに対して線対称に、略Ｃ字形状のコイル状導電パターン７ｃが形成してある。すなわち、絶縁層７の上には、三つのコイル状導電パターン７ａ〜７ｃが隣接して形成してある。導電パターン７ｃは、第４分割インダクタＬ４の一部を構成する。
In the present embodiment, a substantially C-shaped coiled conductive pattern 7c is formed on the insulating layer 7 next to the
導電パターン７ｃの一端は、前述したように、スルーホール５６を通して、第４キャパシタＣ４における一方の電極と接続する。また、導電パターン７ｃの他端は、スルーホール６２を通して、積層方向Ｚの下に位置する絶縁層８の上に形成してあるＵ字形状（その他のコイル形状）の導電パターン８ｃの一端に対して接続してある。
One end of the conductive pattern 7c is connected to one electrode of the fourth capacitor C4 through the through
導電パターン８ｃは、導電パターン８ｂに対して線対称であり、上の層に形成してある導電パターン７ｃに対してコンタクトホール６２を通して接続されることで、第４分割インダクタＬ４を構成する。導電パターン８ｃにおけるコンタクトホール６２との接続部の反対側の端部は、リード部により図２に示す接地端子４２に接続されるようになっている。
The
絶縁層８の積層方向Ｚの下に位置する絶縁層９の上に形成してある第１導電パターン９ａと、二分割された第３分割導電パターン９ｂ，９ｃは、上の層に位置する導電パターン８ａ〜８ｃと実質的に同一のコイルパターンであり、リード部により、図２に示す接地端子４２に接続されるようになっている。
The first
絶縁層９の積層方向の下方に位置する絶縁層１０の表面に形成してある第１導電パターン１０ａおよび第３分割導電パターン１０ｂ，１０ｃは、絶縁層１０の上の平面において、隣接する相互間で、相互に線対称なＣ字形状（コイル形状）のパターンである。すなわち、導電パターン１０ａ〜１０ｃは、他の積層位置に形成してある導電パターン７ａ〜７ｃと実質的に同一のコイル状パターンである。
The first
各導電パターン１０ａ〜１０ｃの一端は、スルーホール６４，６６および６８を通して、積層方向Ｚの上に位置する絶縁層９の上に形成してあるＵ字形状（コイル形状）の導電パターン９ａ〜９ｃの各一端に対して接続してあり、それぞれ、第１インダクタＬ１、二つの第３分割インダクタＬ３−１およびＬ３−２を構成している。
One end of each of the
各導電パターン１０ａ〜１０ｃの他端は、スルーホール７０，７２および７４を通して、その積層方向Ｚの下に位置する第１キャパシタＣ１、二つの第３分割キャパシタＣ３−１およびＣ３−２のインダクタ側電極を構成する第１および第３導電パターン１２ａ，１２ｂ，１２ｅ，１４ａ，１４ｂに接続してある。
The other ends of the respective
絶縁層１０の下方に位置する絶縁層１１の上に形成してある導電パターン１１ａは、第１キャパシタＣ１および第３分割キャパシタＣ３−１およびＣ３−２の接地側電極を構成し、そのリード部が、図２に示す接地端子４２に接続される。
The
絶縁層１１の下方に位置する絶縁層１２の上に形成してある３つの導電パターン１２ａ，１２ｂおよび１２ｅのうちの一つの第１導電パターン１２ａは、第１キャパシタＣ１の入力端子側電極を構成する。また、他の導電パターン１２ｂおよび１２ｅは、二つの第３キャパシタＣ３−１およびＣ３−２のインダクタ側電極を構成する。導電パターン１２ａに形成してあるリード部１２ｃは、図２に示す入力端子４６に接続される。他の二つの導電パターン１２ｂ，１２ｅを連絡する連絡パターン１２ｄは、図５に示すように、二つの第３分割インダクタＬ３−１およびＬ３−２のキャパシタ側接続部を接続する。
One of the three
絶縁層１２の下方に位置する絶縁層１３の上に形成してある導電パターン１３ａは、第１キャパシタＣ１および第３分割キャパシタＣ３−１，Ｃ３−２の接地側電極を構成し、そのリード部が、図２に示す接地端子４２および４４に接続される。
The
絶縁層１３の下方に位置する絶縁層１４の上に形成してある三つの導電パターン１４ａ〜１４ｃのうちの第１導電パターン１４ａは、第１キャパシタＣ１の入側電極を構成し、コンタクトホール７０を通して、導電パターン１２ａに対して接続してある。また、その他の第３分割導電パターン１４ｂおよび１４ｃは、第３分割キャパシタＣ３−１およびＣ３−２のインダクタ側電極を構成し、コンタクトホール７２および７６を通して、導電パターン１２ｂ，１２ｅに対してそれぞれ接続してある。
Of the three
絶縁層１４の下方に位置する絶縁層１５の上に形成してある導電パターン１５ａは、第１キャパシタＣ１および第３分割キャパシタＣ３−１およびＣ３−２の接地側電極を構成し、そのリード部が、図２に示す接地端子４２および４４に接続される。
The
図１に示す導電パターン２ａ〜１５ａが絶縁層１〜１５と共に積層され、コンタクトホール５０，５２，５４，５６，５８，６０，６２，６４、６６，６８，７０，７２，７４，７６を通して接続されることにより、図５に示すバンドパスフィルタの回路が構成される。
すなわち、図５に示すように、本実施形態では、第１インダクタＬ１と第１キャパシタＣ１とが第１の共振回路を構成し、第２インダクタＬ２と第２キャパシタＣ２とが第２の共振回路を構成し、第３インダクタＬ３と第３キャパシタＣ３とが第３の共振回路を構成し、第４インダクタＬ４と第４キャパシタ
Ｃ４とが第４の共振回路を構成する。
That is, as shown in FIG. 5, in the present embodiment, the first inductor L1 and the first capacitor C1 constitute a first resonance circuit, and the second inductor L2 and the second capacitor C2 constitute a second resonance circuit. The third inductor L3 and the third capacitor C3 constitute a third resonance circuit, and the fourth inductor L4 and the fourth capacitor C4 constitute a fourth resonance circuit.
特に本実施形態では、第２インダクタＬ２が二つの第２分割インダクタＬ２−１およびＬ２−２に分割してあり、第２キャパシタＣ２が二つの第２分割キャパシタＣ２−１およびＣ２−２に分割してある。また、第３インダクタＬ３が二つの第３分割インダクタＬ３−１およびＬ３−２に分割してあり、第３キャパシタＣ３が二つの第３分割キャパシタＣ３−１およびＣ３−２に分割してある。 In particular, in the present embodiment, the second inductor L2 is divided into two second divided inductors L2-1 and L2-2, and the second capacitor C2 is divided into two second divided capacitors C2-1 and C2-2. It is. The third inductor L3 is divided into two third divided inductors L3-1 and L3-2, and the third capacitor C3 is divided into two third divided capacitors C3-1 and C3-2.
しかも本実施形態では、分割してある第２分割インダクタＬ２−１，Ｌ２−２のコイルパターンの一部である導電パターン８ａ，８ｂと、第１インダクタＬ１および第３分割インダクタＬ３−１のコイルパターンの一部を構成する導電パターン９ａ，９ｂとは、絶縁層８を介して、積層方向Ｚに沿って異なる積層位置に形成してある。また、第４インダクタＬ４のコイルパターンの一部である第４導電パターン８ｃと、第３分割インダクタＬ３−２のコイルパターンの一部を構成する導電パターン９ｃとは、絶縁層８を介して、積層方向Ｚに沿って異なる積層位置に形成してある。
Moreover, in the present embodiment, the
本実施形態では、第１実施形態の作用効果に加えて、単一素子の内部で、インダクタの数を増大することが可能になり、さらに、コンパクト化が可能である。しかも、この場合には、図４Ｂに示すように、第４インダクタＬ４が、絶縁層８を介して、一つの第３分割インダクタＬ３−２に対して、積層方向に第４の電磁結合Ｍ４が形成される。本実施形態では、第１および第２電磁結合Ｍ１およびＭ２のみでなく、第４電磁結合Ｍ１のバランスが良くなる。
In the present embodiment, in addition to the operational effects of the first embodiment, the number of inductors can be increased inside a single element, and further downsizing can be achieved. In addition, in this case, as shown in FIG. 4B, the fourth inductor L4 has a fourth electromagnetic coupling M4 in the stacking direction with respect to one third split inductor L3-2 via the insulating
なお、第２分割インダクタＬ２−２と第４インダクタＬ４との間の第５の電磁結合Ｍ５は、導電パターン８ｂ、８ｃの間の距離Ｌｘ２により決定される。
The fifth electromagnetic coupling M5 between the second split inductor L2-2 and the fourth inductor L4 is determined by the distance Lx2 between the
この実施例に係る積層型バンドパスフィルタが、図４Ａに示す積層構造を持ち、導電パターン９ａ，９ｂ間の隙間Ｌｘ１が１００μｍで、各絶縁層１〜１５の厚みが４０μｍであり、各絶縁層１〜１５の比誘電率が７０であり、素子本体４０のサイズが２．０×１．２５×１．０mmであるとすると、図８に示す特性が得られる。
The laminated bandpass filter according to this example has the laminated structure shown in FIG. 4A, the gap Lx1 between the
すなわち、第１〜第２電磁結合Ｍ１〜Ｍ２により、比較的に広帯域で、約６００ＭＨｚの中心周波数Ｆ１を持ち、第３電磁結合Ｍ３により、減衰域極Ｆ２を設けることが可能になる。さらに、第４および第５電磁結合Ｍ４およびＭ５により、減衰域極Ｆ３を設けることが可能になる。 That is, the first and second electromagnetic couplings M1 and M2 have a relatively wide band and a center frequency F1 of about 600 MHz, and the third electromagnetic coupling M3 makes it possible to provide the attenuation region pole F2. Further, the attenuation band pole F3 can be provided by the fourth and fifth electromagnetic couplings M4 and M5.
なお、図９および図１０に示す従来例に係る積層型バンドパスフィルタでは、図１１に示すような特性が得られ、広帯域化と低損入損失化の設計が困難になる。 In the multilayer bandpass filter according to the conventional example shown in FIGS. 9 and 10, the characteristics shown in FIG. 11 are obtained, and it is difficult to design a wide band and a low loss loss.
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。 The present invention is not limited to the above-described embodiment, and can be variously modified within the scope of the present invention.
たとえば、絶縁層１〜１５の比誘電率は、全て同じとする必要はなく、たとえば絶縁層８の誘電率のみを他と変化させることにより、電磁結合度の調節が可能となり、通過帯の帯域幅の調節が可能となる。
For example, the dielectric constants of the insulating
１〜１５… 絶縁層
１ａ〜１５ａ… 導電パターン
４０，４０ａ… 素子本体
Ｌ１〜Ｌ４… インダクタ
Ｃ１〜Ｃ４… キャパシタ
DESCRIPTION OF SYMBOLS 1-15 ... Insulating layer 1a-15a ...
Claims (16)
三つの前記インダクタをそれぞれ形成するための第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３）のうちのいずれか一つのパターン（Ｌ２−１，Ｌ２−２）が、他の二つのコイルパターンとは異なる積層位置に形成してあり、
任意に選択される三つの前記インダクタを等価回路で表した場合に、三つのうちの中央に位置するインダクタ（Ｌ２）を構成する第２コイルパターン（Ｌ２−１，Ｌ２−２）が、前記絶縁層（１〜１５）のうちの所定の絶縁層（７または８）の上で、二つに分割して形成される一対の第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）を有し、
前記等価回路において、中央に位置するインダクタの両側に位置する二つのインダクタを構成する第１コイルパターン（Ｌ１）および第３コイルパターン（Ｌ３）が、前記第２コイルパターン（Ｌ２−１，Ｌ２−２）が形成された絶縁層に積層方向に隣接する他の絶縁層（９または１０）の上で、同一平面で隣接して形成される第１パターン（９ａ，１０ａ）および第３パターン（９ｂ，１０ｂ，９ｃ，１０ｃ）を有し、
前記第１パターン（９ａ，１０ａ）の端部と前記第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）の端部と前記第３パターン（９ｂ，１０ｂ，９ｃ，１０ｃ）の端部は共通の接地端子（４２，４４）に接続され、
前記第１コイルパターン（Ｌ１）または前記第３コイルパターン（Ｌ３）と前記第２コイルパターン（Ｌ２−１，Ｌ２−２）との間の電磁結合（Ｍ１，Ｍ２）が、それらの間に存在する絶縁層（８）を介して積層方向に行われ、
前記第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３，Ｌ３−１，Ｌ３−２）のそれぞれには、これらのコイルパターンが形成される積層位置とは異なる積層位置に形成してあるキャパシタ（Ｃ１，Ｃ２−１，Ｃ２−２，Ｃ３，Ｃ３−１，Ｃ３−２）がそれぞれ電気的に接続され、バンドパスフィルタを構成することを特徴とする積層型電子部品。 A multilayer electronic component in which a plurality of insulating layers (1-15) having conductive patterns (2a-15a) formed thereon are stacked so that at least three inductors (L1-L3) are formed in the same element body. Because
Any one of the first coil pattern (L1), the second coil pattern (L2-1, L2-2) and the third coil pattern (L3) for forming the three inductors (L2) −1, L2-2) are formed at different lamination positions from the other two coil patterns,
When three arbitrarily selected inductors are represented by an equivalent circuit, the second coil pattern (L2-1, L2-2) constituting the inductor (L2) located at the center of the three inductors is the insulating circuit. A pair of second division patterns (7a, 7b, 8a, 8b) formed in two on the predetermined insulating layer (7 or 8) of the layers (1-15) ;
In the equivalent circuit, the first coil pattern (L1) and the third coil pattern (L3) constituting two inductors located on both sides of the inductor located at the center are the second coil patterns (L2-1, L2-). The first pattern (9a, 10a) and the third pattern (9b) formed adjacent to each other in the same plane on the other insulating layer (9 or 10) adjacent to the insulating layer in which 2) is formed in the stacking direction. , 10b, 9c, 10c)
The end of the first pattern (9a, 10a), the end of the second divided pattern (7a, 7b, 8a, 8b) and the end of the third pattern (9b, 10b, 9c, 10c) are common. Connected to the ground terminals (42, 44),
Electromagnetic coupling (M1, M2) between the first coil pattern (L1) or the third coil pattern (L3) and the second coil pattern (L2-1, L2-2) exists between them. Is performed in the stacking direction through the insulating layer (8)
Each of the first coil pattern (L1), the second coil pattern (L2-1, L2-2), and the third coil pattern (L3, L3-1, L3-2) is formed with these coil patterns. Capacitors (C1, C2-1, C2-2, C3, C3-1, C3-2) formed at different lamination positions from each other are electrically connected to form a bandpass filter. A multilayer electronic component characterized by that.
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