JP4302065B2 - Pattern formation method - Google Patents
Pattern formation method Download PDFInfo
- Publication number
- JP4302065B2 JP4302065B2 JP2005023923A JP2005023923A JP4302065B2 JP 4302065 B2 JP4302065 B2 JP 4302065B2 JP 2005023923 A JP2005023923 A JP 2005023923A JP 2005023923 A JP2005023923 A JP 2005023923A JP 4302065 B2 JP4302065 B2 JP 4302065B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- pattern
- resist
- forming
- antireflection film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 38
- 230000007261 regionalization Effects 0.000 title claims 2
- 229920005989 resin Polymers 0.000 claims description 26
- 239000011347 resin Substances 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000011248 coating agent Substances 0.000 claims description 16
- 238000000576 coating method Methods 0.000 claims description 16
- JHIVVAPYMSGYDF-UHFFFAOYSA-N cyclohexanone Chemical compound O=C1CCCCC1 JHIVVAPYMSGYDF-UHFFFAOYSA-N 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 9
- 238000004132 cross linking Methods 0.000 claims description 6
- LZCLXQDLBQLTDK-UHFFFAOYSA-N ethyl 2-hydroxypropanoate Chemical compound CCOC(=O)C(C)O LZCLXQDLBQLTDK-UHFFFAOYSA-N 0.000 claims description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 229920003169 water-soluble polymer Polymers 0.000 claims description 4
- 229940116333 ethyl lactate Drugs 0.000 claims description 3
- 230000003667 anti-reflective effect Effects 0.000 claims description 2
- 229920006254 polymer film Polymers 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 1
- 239000000243 solution Substances 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000002904 solvent Substances 0.000 description 9
- 238000012545 processing Methods 0.000 description 8
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- 238000011161 development Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 239000006057 Non-nutritive feed additive Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 4
- 238000005286 illumination Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000004090 dissolution Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052736 halogen Inorganic materials 0.000 description 3
- 150000002367 halogens Chemical class 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- ARXJGSRGQADJSQ-UHFFFAOYSA-N 1-methoxypropan-2-ol Chemical compound COCC(C)O ARXJGSRGQADJSQ-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229920005597 polymer membrane Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- LLHKCFNBLRBOGN-UHFFFAOYSA-N propylene glycol methyl ether acetate Chemical compound COCC(C)OC(C)=O LLHKCFNBLRBOGN-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/40—Treatment after imagewise removal, e.g. baking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3088—Process specially adapted to improve the resolution of the mask
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S430/00—Radiation imagery chemistry: process, composition, or product thereof
- Y10S430/151—Matting or other surface reflectivity altering material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
本発明は、レジストパターンを用いたパターン形成方法に関する。 The present invention relates to a pattern forming method using a resist pattern.
リソグラフィ技術を用いて形成されるレジストパターンをマスクに用いて、被加工膜の加工、並びに拡散層の選択形成が行われる(特許文献1)。レジストパターンの微細化に伴い、被加工膜の加工不良、拡散層の形成不良が生じ、形成される半導体装置が不良となるという問題があった。
本発明の目的は、歩留まりの向上を図り得るパターン形成方法を提供することにある。 An object of the present invention is to provide a pattern forming method capable of improving the yield.
本発明の一例に係わるパターン形成方法は、半導体基板上に形成された被加工膜上にレジスト膜を形成する工程と、前記レジスト膜にマスクに形成されたパターンを転写して、前記レジスト膜に前記パターンの潜像を形成する工程と、前記パターンに対応するレジストパターンを形成するために、前記潜像が形成されたレジスト膜を現像する工程と、前記レジストパターンの表面に樹脂膜が選択形成されたマスクパターンを形成する工程と、前記マスクパターンのスリミングを行う工程と、前記スリミング後、前記マスクパターンをマスクに前記被加工膜をエッチする工程とを含むことを特徴とする。 A pattern forming method according to an example of the present invention includes a step of forming a resist film on a film to be processed formed on a semiconductor substrate, and transferring a pattern formed on a mask to the resist film to the resist film. Forming a latent image of the pattern; developing a resist film on which the latent image is formed in order to form a resist pattern corresponding to the pattern; and selectively forming a resin film on the surface of the resist pattern Forming a mask pattern, slimming the mask pattern, and etching the processed film using the mask pattern as a mask after the slimming.
本発明の一例に係わるパターン形成方法は、半導体基板上に形成された被加工膜上にレジスト膜を形成する工程と、前記レジスト膜にマスクに形成されたパターンを転写して、前記レジスト膜に前記パターンの潜像を形成する工程と、前記パターンに対応するレジストパターンを形成するために、前記潜像が形成されたレジスト膜を現像する工程と、前記レジストパターンの表面に樹脂膜を選択形成する工程と、表面に前記樹脂膜が形成されたレジストパターンをマスクに前記被加工膜をエッチングし、被加工膜パターンを形成する工程と、前記被加工膜パターンのスリミングを行う工程とを含むことを特徴とする。 A pattern forming method according to an example of the present invention includes a step of forming a resist film on a film to be processed formed on a semiconductor substrate, and transferring a pattern formed on a mask to the resist film to the resist film. Forming a latent image of the pattern; developing a resist film on which the latent image is formed to form a resist pattern corresponding to the pattern; and selectively forming a resin film on the surface of the resist pattern A step of etching the film to be processed using a resist pattern having the resin film formed on the surface as a mask, and a step of slimming the film pattern to be processed. It is characterized by.
本発明の一例に係わるパターン形成方法は、被加工膜上にレジスト膜を形成する工程と、被加工膜上に樹脂及び溶剤を含む高分子膜形成用塗布材料を塗布する工程と、前記被加工膜表面に前記樹脂が架橋して形成された架橋層、及び前記架橋層上に前記溶剤が揮発した非架橋層を形成する工程と、前記非架橋層を選択除去する工程と、前記架橋層上にレジストパターンを形成する工程と、前記レジストパターンをマスクに前記被加工膜を加工する工程とを含むことを特徴とする。 The pattern forming method according to an example of the present invention includes a step of forming a resist film on a film to be processed, a step of applying a coating material for forming a polymer film containing a resin and a solvent on the film to be processed, and the process A step of forming a crosslinked layer formed by crosslinking the resin on the membrane surface, a non-crosslinked layer in which the solvent is volatilized on the crosslinked layer, a step of selectively removing the non-crosslinked layer, and the crosslinked layer Forming a resist pattern and processing the film to be processed using the resist pattern as a mask.
本発明の一例に係わるパターン形成方法は、基体上に第1の溶液に対して可溶、且つアルカリ現像液、第2の溶液、第3の溶液及び第4の溶液に不溶な反射防止膜を形成する工程と、前記反射防止膜上に、前記第1の溶液を含まず、前記第2の溶液を含むレジスト膜形成用塗布材料を塗布する工程と、前記レジスト膜形成用塗布材料中の第2の溶液を除去することによって、前記第3の溶液に不溶なレジスト膜を形成する工程と、前記レジスト膜にパターンを転写して潜像パターンを形成する工程と、前記アルカリ現像液を用いて前記潜像パターンが形成された前記レジスト膜を現像し、前記潜像パターンに対応するレジストパターン形成する工程と、前記レジストパターン上に、第1の溶液を含まず、第3の溶液及び樹脂を含む高分子膜形成用塗布材料を塗布する工程と、前記レジストパターン表面に前記樹脂が架橋して形成された第1の溶液に不溶な架橋層、及び前記架橋層上に前記樹脂を主成分とする非架橋層を形成する工程と、第4の溶液を用いて前記非架橋層を選択除去する工程と、前記第1の溶液を用いて、反射防止膜をエッチングする工程とを含むことを特徴とする。 In the pattern forming method according to an example of the present invention, an antireflection film that is soluble in a first solution and insoluble in an alkaline developer, a second solution, a third solution, and a fourth solution is formed on a substrate. Forming a resist film-forming coating material that does not contain the first solution and contains the second solution on the antireflective film; and a second step in the resist film-forming coating material. The step of forming a resist film insoluble in the third solution by removing the second solution, the step of forming a latent image pattern by transferring a pattern to the resist film, and the alkali developer. Developing the resist film on which the latent image pattern is formed, forming a resist pattern corresponding to the latent image pattern, and a third solution and a resin not including the first solution on the resist pattern. Including polymer membrane A coating material for coating, a crosslinked layer insoluble in the first solution formed by crosslinking the resin on the resist pattern surface, and a non-crosslinked layer containing the resin as a main component on the crosslinked layer A step of forming, a step of selectively removing the non-crosslinked layer using a fourth solution, and a step of etching the antireflection film using the first solution.
本発明によれば、レジストパターンのラフネスの低減、パターン倒れの抑制、レジストパターンの下層の反射防止膜の加工不良の抑制を図ることが出来、歩留まりが向上する。 According to the present invention, the roughness of the resist pattern can be reduced, the pattern collapse can be suppressed, and the processing failure of the antireflection film below the resist pattern can be suppressed, thereby improving the yield.
本発明の実施の形態を以下に図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
(第1の問題)
半導体装置の設計寸法の微細化に伴い現像後のレジストパターンのラフネスが特に問題になってきている。このラフネスは被加工膜へ転写され、デバイスパターンの寸法制御性を劣化させる要因となる。従来技術では、このラフネスの低減方法として、主として材料側からのアプローチがあった。しかし、材料側からの手法によってでは、露光後の酸拡散長の増大などレジストに要求される解像性とトレードオフの関係にあった。
(First problem)
As the design dimensions of semiconductor devices are miniaturized, the roughness of the resist pattern after development has become a problem. This roughness is transferred to the film to be processed and becomes a factor that deteriorates the dimensional controllability of the device pattern. In the prior art, there has been an approach mainly from the material side as a method for reducing the roughness. However, the technique from the material side has a trade-off relationship with the resolution required for the resist, such as an increase in the acid diffusion length after exposure.
また、特許3057879号公報に記載の側壁樹脂膜形成方法もレジストのラフネスの低減効果があることがわかっている。しかし、側壁樹脂膜形成方法は、本来レジストパターンの寸法を補正するためのものであり、ラフネスの低減と共に、パターンの寸法変動が生じるという問題点があった。 Further, it has been found that the sidewall resin film forming method described in Japanese Patent No. 3057879 also has an effect of reducing the roughness of the resist. However, the side wall resin film forming method is originally intended to correct the dimension of the resist pattern, and there is a problem in that the roughness of the pattern is changed along with the reduction of roughness.
第1及び第2の実施形態では、上記第1の問題を解決するための手法を説明する。 In the first and second embodiments, a method for solving the first problem will be described.
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる半導体装置の製造工程を示す断面図である。
(First embodiment)
FIG. 1 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the first embodiment of the present invention.
図1(a)に示すように、図示されないシリコン基板上に、膜厚が2nmのシリコン酸化膜10、膜厚150nmのポリシリコン膜(被加工膜)11を形成する。ポリシリコン膜11上に図示されない有機反射防止膜{ARC29A(日産化学社製)}を膜厚78nmとなるように塗布し、ホットプレート上において190℃で60秒間加熱する。その後、膜厚300nmのArF化学増幅型レジスト膜を形成するために、ArF化学増幅型ポジレジスト用塗布材料を前記反射防止膜上に塗布し、ホットプレート上で120℃で60秒間加熱する。その後、前記基板をArFエキシマレーザー露光装置NSR S305B((株)ニコン社製)により、透過率6%のハーフトーンマスクを介して100nmのラインアンドスペースパターンを露光した。照明条件はNAが0.68、σが0.75、2/3の輪帯照明が用いられている。その後、ホットプレート上で130℃で60秒間、ポストエクスポジャーベーク(Post Exposure Bake:以下PEBとする)を行った。その後、23℃に調整された現像液AD−10(多摩化学(株))に60秒間浸漬したところ、露光量32mJ/cm2で所望寸法のレジストパターン12が得られる。このとき、100nmL/Sパターンのラフネスとして線幅バラツキを測定すると、3σで10.8nmであった。
As shown in FIG. 1A, a
続いて、図1(b)に示すように、前記のレジストパターン12上に、超微細加工補助剤(Clariant社製)13を塗布する。図1(c)に示すように、ホットプレート上で130℃で90秒間加熱し、超微細加工補助剤13中の溶剤を揮発させて樹脂膜14を形成すると共に、レジストパターン12と樹脂膜14との界面に架橋層15を形成する。その後、図1(d)に示すように、純水で60秒間リンスし、樹脂膜14の除去を行う。その後、表面に架橋層15が形成されているレジストパターン12の線幅を測定すると、線幅は17nm太っていた。また、ラフネスとして、線幅バラツキを測定したところ、3σで7.8nmとラフネスが改善していることがわかった。レジストパターン12と架橋層15とをマスクパターン12,15と表記する。
Subsequently, as shown in FIG. 1B, an ultrafine processing aid (manufactured by Clariant) 13 is applied on the
その後、図1(e)に示すように、マスクパターン12,15の線幅増加分を補正するために、酸素を含むプラズマによるRIE法によりスリミングを行う。ここで、スリミングとは、リアクティブイオンエッチング工程などの手法により、被加工膜上に形成されたマスクパターンの線幅寸法よりも被加工膜に転写されたパターンの線幅寸法を細くなるように加工する工程を示すものである。
Thereafter, as shown in FIG. 1E, slimming is performed by an RIE method using oxygen-containing plasma in order to correct the increase in the line width of the
スリミング後、マスクパターン12,15のスリミング量を測定すると、20nmとなり、十分に寸法精度の範囲内であることがわかった。また、線幅バラツキは、3σ=8.0nmと側壁樹脂膜形成工程から変化していないことがわかった。なお、スリミング量の制御はRIEの時間を変化させることで制御可能である。
After slimming, when the amount of slimming of the
その後、図1(f)に示すように、前記ポリシリコン膜11をハロゲンガスを含むRIE条件にて加工を行い、100nmのL/Sパターンを得た。形成されたポリシリコンの100nmL/Sのラフネスは、線幅バラツキで3σ=8nmと良好な値を示した。
Thereafter, as shown in FIG. 1F, the
従来、レジストパターンの表面に架橋層を形成するので、目標のパターンの寸法より細いレジストパターンを形成しなければならない。細いレジストパターンを形成するためには、露光時の露光量裕度、焦点深度裕度等の露光マージンが狭くなる。本実施形態では、架橋層を形成した後、スリミングを行うので、露光マージンが広い条件でパターンの転写を行うことができる。スリミング量は本実施形態に限定されるものではなく、更に現像後のレジストパターンの線幅寸法よりも被加工膜の線幅寸法が細くなっても良い。 Conventionally, since a cross-linked layer is formed on the surface of the resist pattern, a resist pattern thinner than the target pattern dimension must be formed. In order to form a thin resist pattern, the exposure margin such as the exposure dose tolerance and the depth of focus tolerance during exposure becomes narrow. In the present embodiment, slimming is performed after the cross-linked layer is formed, so that the pattern can be transferred under conditions with a wide exposure margin. The slimming amount is not limited to this embodiment, and the line width dimension of the film to be processed may be smaller than the line width dimension of the resist pattern after development.
本実施形態によれば、マスクパターン12,15のラフネスが抑制されるため、ポリシリコン膜11のエッチング時の加工不良が抑制され、歩留まりが向上する。また、レジストパターン12の形成時、露光マージンが広い条件でパターンを転写することができるので、レジストパターンの形成不良が抑制され、歩留まりが向上する。
According to the present embodiment, since the roughness of the
(第2の実施形態)
図2は、本発明の第2の実施形態に係わる半導体装置の製造工程を示す断面図である。
(Second Embodiment)
FIG. 2 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the second embodiment of the present invention.
図2(a)〜図2(d)に示した工程は、第1の実施形態で図1(a)〜図1(d)を参照して説明した工程と同様なので説明を省略する。 The steps shown in FIGS. 2A to 2D are the same as the steps described with reference to FIGS. 1A to 1D in the first embodiment, and thus description thereof is omitted.
図2(e)に示すように、ポリシリコン膜11をハロゲンガスを含むRIE条件にて加工を行う。ポリシリコン膜11の線幅は、所望寸法よりも17nm太くなっていた。しかし、形成されたポリシリコン膜11の100nmL/Sパターンのラフネスは、線幅バラツキで3σ=8nmと良好な値を示した。
As shown in FIG. 2E, the
その後、図2(f)に示すように、パターンの線幅増加分を補正するために、同じくハロゲンガスを含むプラズマによるポリシリコン膜11のRIE法によりスリミングを行う。その後、ポリシリコン膜11のスリミング量を測定すると、20nmとなり、十分に寸法精度の範囲内であることがわかった。また、線幅バラツキは、3σ=8.0nmと側壁樹脂膜形成工程から変化していないことがわかった。なお、スリミング量の制御はRIEの時間を変化させることで、制御可能である。
Thereafter, as shown in FIG. 2F, slimming is performed by the RIE method of the
従来、レジストパターンの表面に架橋層を形成するので、目標のパターンの寸法より細いレジストパターンを形成しなければならない。細いレジストパターンを形成するためには、露光時の露光量裕度、焦点深度裕度等の露光マージンが狭くなる。本実施形態では、ポリシリコン膜11のパターニングを行った後にポリシリコン膜11のスリミングを行うので、露光マージンが広い条件でパターンの転写を行うことができる。スリミング量は本実施形態に限定されるものではなく、更に現像後のレジストパターンの線幅寸法よりも被加工膜の線幅寸法が細くなっても良い。
Conventionally, since a cross-linked layer is formed on the surface of the resist pattern, a resist pattern thinner than the target pattern dimension must be formed. In order to form a thin resist pattern, the exposure margin such as the exposure dose tolerance and the depth of focus tolerance during exposure becomes narrow. In the present embodiment, since the
本実施形態によれば、マスクパターン12,15のラフネスが抑制されるため、ポリシリコン膜11の加工時の加工不良が抑制され、歩留まりが向上する。また、レジストパターン12の形成時、露光マージが広い条件でパターンを転写することができるので、レジストパターンの形成不良が抑制され、歩留まりが向上する。
According to the present embodiment, since the roughness of the
(第2の問題)
半導体素子の製造方法は、一般に、シリコンウェハー上に被加工膜として複数の物質を堆積し、所望のパターンにパターニングする多くの工程を含む。被加工膜のパターニングでは、まず、一般にレジストと呼ばれる感光性物質を被加工膜上に堆積し、レジスト膜を形成し、このレジスト膜の所定の領域に露光を施す。次いで、レジスト膜の露光部または未露光部を現像処理により除去してレジストパターンを形成し、さらにこのレジストパターンをエッチングマスクとして被加工膜をドライエッチングする。
(Second problem)
A method for manufacturing a semiconductor device generally includes a number of steps of depositing a plurality of substances as a film to be processed on a silicon wafer and patterning the material into a desired pattern. In patterning a film to be processed, first, a photosensitive material generally called a resist is deposited on the film to be processed to form a resist film, and a predetermined region of the resist film is exposed. Next, the exposed portion or the unexposed portion of the resist film is removed by development processing to form a resist pattern, and the processed film is dry-etched using the resist pattern as an etching mask.
露光光源としては、スループットの観点からKrFエキシマレーザ、ArFエキシマレーザなどの紫外光が用いられているが、LSIの微細化に伴い要求される解像度がこれらの紫外光の波長以下となってきており、露光量裕度、フォーカス裕度などの露光プロセス裕度が不足してきているのが実情である。特に微細なラインパターンではパターン倒れの問題が深刻で実用上50nm程度の寸法が限界となっていた。露光光源の変更や新たなレジスト材料の開発も検討されてはいるものの、コストの増大に繋がるため、装置や材料の大幅な変更を伴うことなく、より微細なラインパターンをパターン倒れ無く形成する方法が望まれている。 As the exposure light source, ultraviolet light such as KrF excimer laser and ArF excimer laser is used from the viewpoint of throughput, but the resolution required with the miniaturization of LSI has become less than the wavelength of these ultraviolet light. In fact, exposure process margins such as exposure tolerance and focus tolerance have become insufficient. In particular, in the case of a fine line pattern, the problem of pattern collapse is serious, and the size of about 50 nm is practically limited. Although changes in exposure light source and development of new resist materials are being considered, this leads to an increase in cost, so a method for forming finer line patterns without pattern collapse without major changes in equipment and materials. Is desired.
第3及び第4の実施形態では、第2の問題を解決するための手法を説明する。 In the third and fourth embodiments, a method for solving the second problem will be described.
(第3の実施形態)
図3は、本発明の第3の実施形態に係わる半導体装置の製造工程を示す断面図である。
(Third embodiment)
FIG. 3 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the third embodiment of the present invention.
図3(a)に示すように、シリコン基板20上に、膜厚80nmのSOG膜21を形成するために、SOG膜形成用塗布材料スピンコートした後、205℃で60秒ベーキング処理を行う。次いで、図3(b)に示すように、SOG膜21上に超微細加工補助剤22を膜厚300nmとなるようにスピンコートする。超微細加工補助剤22は、溶剤と水溶性樹脂とを含む。図3(c)に示すように、120℃、60秒のベーキング処理を行って、超微細加工補助剤中の溶剤を揮発させて樹脂膜23を形成すると共に、SOG膜21上に3nmの架橋層24を形成する。架橋層24は、超微細加工補助剤中の樹脂が架橋反応することによって形成される。次に、図3(d)に示すように、純水を用いた60秒のリンス処理を行って、樹脂膜23を選択除去する。
As shown in FIG. 3A, in order to form an
その後、図3(e)に示すように、架橋層24上にArF用ポジ型DUVレジスト膜形成用塗布材料をスピンコートした後、130℃、60秒のベーキング処理を行って膜厚150nmのレジスト膜25を形成する。
Thereafter, as shown in FIG. 3 (e), a coating material for forming an ArF positive DUV resist film is spin-coated on the
次に、このレジスト膜をArFエキシマレーザー露光装置にてNA=0.85、σ=0.90、3/4輪帯照明の条件で、透過率6%のハーフトーンマスクを用いてL/Sパターンをレジスト膜に転写し、パターンの潜像26を形成する(図3(f))。さらに130℃で90秒のベーキング処理を行った後、2.38wt%のテトラメチルアンモニウムハイドロオキサイド(TMAH)水溶液を用いた30秒間のパドル現像を行う。露光量は28mJ/cm2から1mJ毎に増やして0.07μm以下のL/Sパターンを形成する。露光量が35mJの時に0.045μmのL/Sパターン27を形成することが出来た。架橋層24とL/Sパターン27の密着性は良好であり、レジストパターンのパターン倒れが生じることが抑制された。
Next, this resist film was subjected to L / S using a halftone mask having a transmittance of 6% under conditions of NA = 0.85, σ = 0.90, and 3/4 annular illumination with an ArF excimer laser exposure apparatus. The pattern is transferred to the resist film, and a
次いで、図3(h)に示すように、L/Sパターン27をマスクに、架橋層24、SOG膜21、シリコン基板20をエッチングする。L/Sパターン27及び架橋層24は、このエッチング工程の途中で無くなる。
Next, as shown in FIG. 3H, the
上述したように、パターン倒れが抑制され、歩留まりの向上を図ることができる。架橋層24の膜厚が30nmより厚いと、架橋層24をパターニングする前にL/Sパターン27が無くなる。ところが、架橋層24はSOG膜21上に薄く形成されるので、SOG膜21のパターニング前に上層のL/Sパターン27が除去されることがないので、SOG膜21をパターニングすることができる。
As described above, pattern collapse is suppressed, and the yield can be improved. If the film thickness of the crosslinked
尚、本実施形態は多層レジストプロセスにも適用できる。その場合には、SOG膜の下に下層レジスト膜を形成する。下層レジスト膜の材質としては、ノボラック樹脂などが挙げられる。より好ましくはカーボンの重量含有率が85%以上の有機膜が望ましい。 This embodiment can also be applied to a multilayer resist process. In that case, a lower resist film is formed under the SOG film. Examples of the material for the lower resist film include novolac resin. More preferably, an organic film having a carbon weight content of 85% or more is desirable.
さらに、本実施形態では、シリコン基板を被加工膜としているが、被加工膜としては、半導体装置の製造にて使用されるポリシリコン膜、シリコン酸化膜、シリコンナイトライド膜、アルミ膜などがあり、特にシリコン膜に限定されるものではない。 Furthermore, in this embodiment , the silicon substrate is used as a film to be processed. Examples of the film to be processed include a polysilicon film, a silicon oxide film, a silicon nitride film, and an aluminum film used in the manufacture of semiconductor devices. However, it is not particularly limited to the silicon film.
(第4の実施形態)
図4は、本発明の第4の実施形態に係わる半導体装置の製造工程を示す断面図である。
(Fourth embodiment)
FIG. 4 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the fourth embodiment of the present invention.
図4(a)に示すように、シリコン基板20上に、膜厚80nmのSOG膜21を形成するために、SOG膜形成用塗布材料スピンコートした後、205℃で60秒ベーキング処理を行う。次いで、アクリル系の樹脂を含む反射防止膜形成用塗布材料をスピンコートした後、スピン乾燥する。図4(b)に示すように、スピン乾燥時に、反射防止膜形成用塗布材料に含まれる樹脂が架橋した反射防止膜33、及び樹脂が架橋していない非架橋層34が形成される。反射防止膜33の膜厚は5nmであり、反射防止膜33及び非架橋層34の積算膜厚は80nmである。
As shown in FIG. 4A, in order to form an
次に、図4(c)に示すように、非架橋層34を除去するために、シクロヘキサノンを用いた30秒のリンス処理を行う。通常、スピン乾燥後にベーキングを行う。ベーキングを行うと完全に架橋してしまい、シクロヘキサノンを用いたリンス処理により、薄い反射防止膜33を得ることが出来ない。
Next, as shown in FIG. 4C, in order to remove the
次いで、図4(d)に示すように、第3の実施形態と同様に、反射防止膜33上にL/Sパターン27を形成する。反射防止膜33とL/Sパターン27の密着性は良好であり、レジストパターンのパターン倒れが生じることが抑制された。
Next, as shown in FIG. 4D, the L /
次いで、図4(e)に示すように、L/Sパターン27をマスクに、反射防止膜33、SOG膜21、シリコン基板20をエッチングする。L/Sパターン27及び反射防止膜33は、このエッチング工程の途中で無くなる。
Next, as shown in FIG. 4E, the
上述したように、L/Sパターン27のパターン倒れが抑制され、歩留まりの向上を図ることができる。反射防止膜33の膜厚が30nmより厚いと、反射防止膜33をパターニングする前にL/Sパターン27が無くなる。ところが、反射防止膜33はSOG膜21上に薄く形成されるので、SOG膜21のパターニング前に上層のL/Sパターン27が除去されることがないので、SOG膜21をパターニングすることができる。
As described above, the pattern collapse of the L /
尚、本実施形態は多層レジストプロセスにも適用できる。その場合には、SOG膜の下に下層レジスト膜を形成する。下層レジスト膜の材質としては、ノボラック樹脂などが挙げられる。より好ましくはカーボンの重量含有率が85%以上の有機膜が望ましい。 This embodiment can also be applied to a multilayer resist process. In that case, a lower resist film is formed under the SOG film. Examples of the material for the lower resist film include novolac resin. More preferably, an organic film having a carbon weight content of 85% or more is desirable.
さらに、本実施形態では、シリコン基板を被加工膜としているが、被加工膜としては、半導体装置の製造にて使用されるポリシリコン膜、シリコン酸化膜、シリコンナイトライド膜、アルミ膜などがあり、特にシリコン膜に限定されるものではない。 Furthermore, in this embodiment , the silicon substrate is used as a film to be processed. Examples of the film to be processed include a polysilicon film, a silicon oxide film, a silicon nitride film, and an aluminum film used in the manufacture of semiconductor devices. However, it is not particularly limited to the silicon film.
(第3の問題)
従来技術は、アルカリ可溶性反射防止膜上にレジスト塗布、露光、ベークを行う。次に、アルカリ現像液にて、レジストパターンと反射防止膜を同時に現像するが、微細スペースパターンと孤立残しパターンの様な異種パターン間によって、反射防止膜の形状が異なってしまうという問題点があった。この原因は、微細スペースパターンは、孤立残しパターンと比較してレジストが感じる光強度が小さいため、微細スペースパターンの方が、孤立残しパターンよりもレジストの溶解速度が遅い。その結果、アルカリ可溶性反射防止膜の溶解開始のタイミングが、微細スペースパターンの方が遅くなるためである。
(Third problem)
In the prior art, resist coating, exposure, and baking are performed on an alkali-soluble antireflection film. Next, the resist pattern and the antireflection film are simultaneously developed with an alkaline developer, but there is a problem that the shape of the antireflection film varies depending on different patterns such as a fine space pattern and an isolated pattern. It was. This is because the fine space pattern has a lower light intensity perceived by the resist than the isolated residual pattern, and the fine space pattern has a slower dissolution rate of the resist than the isolated residual pattern. As a result, the dissolution start timing of the alkali-soluble antireflection film is delayed in the fine space pattern.
第5の実施形態では、第3の問題を解決するための手法を説明する。 In the fifth embodiment, a method for solving the third problem will be described.
(第5の実施形態)
図5は、本発明の第5の実施形態に係わる半導体装置の製造工程を示す断面図である。
(Fifth embodiment)
FIG. 5 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the fifth embodiment of the present invention.
図5(a)に示すように、半導体基板40上に、Shipley社製の熱架橋型の反射防止膜形成用塗布材料を塗布した後、200℃で60秒間ベークを行い、95nm膜厚の反射防止膜41を形成する。反射防止膜41上に、第2の溶液として乳酸エチルを含むJSR製ESCAP型レジスト材料を塗布する。このレジスト材料に含まれる第2の溶液は、反射防止膜41を溶かさない。120℃,60秒間のベークを行い、300nm膜厚のレジスト膜を形成する。その後、ニコン製のKrF露光装置S205Dにて、通常照明の条件で透過率6%のハーフトーンマスクを用いて露光を行い、レジスト膜に潜像パターンを形成する。120℃,60秒でベークし、2.38重量%のテトラメチルアンモニウムハイドロオキサイド(TMAH)水溶液(アルカリ性現像)で現像し、レジストパターン42を形成する。アルカリ性現像液は反射防止膜41を溶かすことがない。
As shown in FIG. 5 (a), a coating material for forming a heat-crosslinking antireflection film manufactured by Shipley was applied on a
次に、図5(b)に示すように、形成されたレジストパターン42上に、クラリアント社製RELACS(商標登録)剤(R500)43を300nmの膜厚で塗布する。RELACS(商標登録)剤(R500)43には、第3の溶液として水、及び水溶性ポリマーが含まれる。この第3の溶液は、反射防止膜41を溶かすことがない。
Next, as shown in FIG. 5B, a RELACS (registered trademark) agent (R500) 43 manufactured by Clariant Co. is applied on the formed resist
図5(c)に示すように、130℃,60秒でベークを行う。この時、レジスト(JSR性ESCAP型レジスト)とRELACS(商標登録)剤43との間に、架橋層44が形成されると共に、RELACS(商標登録)剤43中の溶剤が揮発した水溶性ポリマーを主とする非架橋層45が形成される。現像を行う。この時、図5(d)に示すように、非架橋層45が純水(第4の溶液)にて溶解され、パターンが形成される。図5(e)に示すように、シクロヘキサノン溶液(第1の溶液)にて60秒間、反射防止膜41のエッチングを行う。図6に架橋層の種々の溶液に対する溶解性を示すグラフを示す。この時、図6に示すように、架橋層44はシクロヘキサノン溶液には溶解しない。なお、OK82シンナー及びγブチルラクトンは、レジストの剥離に用いられる溶剤である。OK82シンナーはプロピレングリコールメチルエーテル(80%)とプロピレングリコールモノメチルエーテルアセテート(20%)の混合溶液に含まれる溶剤である。反射防止膜を剥離する際、反射防止膜の溶解開始タイミングは、微細スペースパターンと孤立残しパターンで同一であるため、異種パターン間においても、反射防止膜形状は同一である。
As shown in FIG. 5C, baking is performed at 130 ° C. for 60 seconds. At this time, a
次いで、図5(f)に示すように、レジストパターンをマスクに、半導体基板40にイオン注入を行って拡散層46を形成する。その後、架橋層44、レジストパターン42、及び反射防止膜41を除去した後、アニールを行う。
Next, as shown in FIG. 5F, ion diffusion is performed on the
本実施形態によれば、溶媒に対し不溶化層を形成することにより、レジストパターンと反射防止膜で異なる溶液でパターニングすることが出来、上記異種パターンでも、反射防止膜形状が同一になる。 According to this embodiment, by forming the insolubilized layer in the solvent, the resist pattern and the antireflection film can be patterned with different solutions, and the antireflection film has the same shape even in the different pattern.
本実施形態は、イオン注入のマスクを形成する実施形態を示したが、他の工程にも用いることができる。 Although this embodiment shows an embodiment in which a mask for ion implantation is formed, it can also be used for other processes.
なお、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。 In addition, this invention is not limited to the said embodiment, In the range which does not deviate from the summary, it can change and implement variously.
10…シリコン酸化膜,11…ポリシリコン膜,12…レジストパターン,13…樹脂膜,14…架橋層
DESCRIPTION OF
Claims (5)
前記反射防止膜上に、前記反射防止膜を溶解するシクロヘキサノン溶液を含まず、前記反射防止膜を溶解しない乳酸エチル溶液を含むレジスト膜形成用塗布材料を塗布する工程と、
前記レジスト膜形成用塗布材料中の乳酸エチル溶液を除去することによってレジスト膜を形成する工程と、
前記レジスト膜にパターンを転写して潜像パターンを形成する工程と、
前記反射防止膜を溶解しないアルカリ現像液を用いて前記レジスト膜を現像し、前記潜像パターンに対応するレジストパターン形成する工程と、
前記レジストパターン上に、シクロヘキサノン溶液を含まず、前記レジスト膜及び前記反射防止膜を溶解しない水または水溶性ポリマー及び樹脂を含む高分子膜形成用塗布材料を塗布する工程と、
前記レジストパターン表面に前記樹脂が架橋して形成されたシクロヘキサノン溶液に不溶な架橋層、及び前記架橋層上に前記樹脂を主成分とする非架橋層を形成する工程と、
前記反射防止膜を溶解しない純水を用いて前記非架橋層を除去する工程と、
シクロヘキサノン溶液を用いて、前記反射防止膜をエッチングする工程と、
を含むことを特徴とするパターン形成方法。 Forming an antireflection film on the substrate;
Applying a resist film-forming coating material containing an ethyl lactate solution that does not dissolve the antireflection film on the antireflection film, and does not include a cyclohexanone solution that dissolves the antireflection film;
Forming a resist film by removing the ethyl lactate solution in the resist film-forming coating material;
Transferring a pattern to the resist film to form a latent image pattern;
Developing the resist film using an alkaline developer that does not dissolve the antireflection film, and forming a resist pattern corresponding to the latent image pattern;
Applying a coating material for forming a polymer film containing water or a water-soluble polymer and a resin not containing a cyclohexanone solution and not dissolving the resist film and the antireflection film on the resist pattern;
Forming a crosslinked layer insoluble in a cyclohexanone solution formed by crosslinking the resin on the resist pattern surface, and a non-crosslinked layer mainly composed of the resin on the crosslinked layer;
Removing the non-crosslinked layer using pure water that does not dissolve the antireflection film;
Etching the antireflective film using a cyclohexanone solution ;
A pattern forming method comprising:
前記反射防止膜をエッチングした後、前記レジストパターン及び架橋層をマスクに用いて、前記半導体基板に不純物を注入する工程をさらに含むことを特徴とする請求項1に記載のパターン形成方法。 The base is a semiconductor substrate;
2. The pattern forming method according to claim 1, further comprising a step of injecting impurities into the semiconductor substrate using the resist pattern and the crosslinked layer as a mask after etching the antireflection film.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005023923A JP4302065B2 (en) | 2005-01-31 | 2005-01-31 | Pattern formation method |
TW095100919A TW200632595A (en) | 2005-01-31 | 2006-01-10 | Pattern forming method and semiconductor device manufacturing method |
US11/342,048 US7662542B2 (en) | 2005-01-31 | 2006-01-30 | Pattern forming method and semiconductor device manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005023923A JP4302065B2 (en) | 2005-01-31 | 2005-01-31 | Pattern formation method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006210825A JP2006210825A (en) | 2006-08-10 |
JP4302065B2 true JP4302065B2 (en) | 2009-07-22 |
Family
ID=36913323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005023923A Expired - Fee Related JP4302065B2 (en) | 2005-01-31 | 2005-01-31 | Pattern formation method |
Country Status (3)
Country | Link |
---|---|
US (1) | US7662542B2 (en) |
JP (1) | JP4302065B2 (en) |
TW (1) | TW200632595A (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3774713B2 (en) * | 2003-10-15 | 2006-05-17 | 株式会社東芝 | Contact hole formation method |
US8642474B2 (en) * | 2007-07-10 | 2014-02-04 | Advanced Micro Devices, Inc. | Spacer lithography |
JP2009295745A (en) * | 2008-06-04 | 2009-12-17 | Toshiba Corp | Method for manufacturing semiconductor device |
JP2011066164A (en) * | 2009-09-16 | 2011-03-31 | Tokyo Electron Ltd | Mask pattern forming method, and semiconductor device manufacturing method |
KR20130141550A (en) | 2010-10-27 | 2013-12-26 | 어플라이드 머티어리얼스, 인코포레이티드 | Methods and appaaratus for controlling photoresist line width roughness |
US8962224B2 (en) | 2012-08-13 | 2015-02-24 | Applied Materials, Inc. | Methods for controlling defects for extreme ultraviolet lithography (EUVL) photomask substrate |
US9240321B2 (en) * | 2013-08-05 | 2016-01-19 | Kabushiki Kaisha Toshiba | Mask having separated line patterns connected by a connecting pattern |
US10935889B2 (en) * | 2015-05-13 | 2021-03-02 | Tokyo Electron Limited | Extreme ultra-violet sensitivity reduction using shrink and growth method |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3705896A1 (en) * | 1986-02-24 | 1987-08-27 | Tokyo Ohka Kogyo Co Ltd | METHOD FOR PRODUCING A PHOTORESIST PATTERN ON A SUBSTRATE SURFACE AND A FOAM REMOVER SUITABLE FOR THIS |
JP3057879B2 (en) | 1992-02-28 | 2000-07-04 | 株式会社日立製作所 | Method for manufacturing semiconductor device |
JP3382028B2 (en) | 1993-09-10 | 2003-03-04 | 株式会社東芝 | Thin film formation method |
US5906911A (en) * | 1997-03-28 | 1999-05-25 | International Business Machines Corporation | Process of forming a dual damascene structure in a single photoresist film |
JP3406302B2 (en) | 2001-01-16 | 2003-05-12 | 株式会社半導体先端テクノロジーズ | Method of forming fine pattern, method of manufacturing semiconductor device, and semiconductor device |
JP4178360B2 (en) * | 2001-06-14 | 2008-11-12 | 信越化学工業株式会社 | Novel epoxy compound having alicyclic structure, polymer compound, resist material, and pattern forming method |
JP2003140361A (en) | 2001-10-31 | 2003-05-14 | Matsushita Electric Ind Co Ltd | Method for forming pattern |
US20040029047A1 (en) * | 2002-08-07 | 2004-02-12 | Renesas Technology Corp. | Micropattern forming material, micropattern forming method and method for manufacturing semiconductor device |
JP3850772B2 (en) | 2002-08-21 | 2006-11-29 | 富士通株式会社 | Resist pattern thickening material, resist pattern manufacturing method, and semiconductor device manufacturing method |
JP2004093832A (en) | 2002-08-30 | 2004-03-25 | Renesas Technology Corp | Fine pattern forming material, fine pattern forming method, and method for manufacturing semiconductor device |
JP2004103926A (en) * | 2002-09-11 | 2004-04-02 | Renesas Technology Corp | Resist pattern forming method, manufacturing method of semiconductor device using the same, and resist surface layer treating agent |
-
2005
- 2005-01-31 JP JP2005023923A patent/JP4302065B2/en not_active Expired - Fee Related
-
2006
- 2006-01-10 TW TW095100919A patent/TW200632595A/en not_active IP Right Cessation
- 2006-01-30 US US11/342,048 patent/US7662542B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW200632595A (en) | 2006-09-16 |
TWI320877B (en) | 2010-02-21 |
US20060189147A1 (en) | 2006-08-24 |
JP2006210825A (en) | 2006-08-10 |
US7662542B2 (en) | 2010-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4302065B2 (en) | Pattern formation method | |
US8435728B2 (en) | Method of slimming radiation-sensitive material lines in lithographic applications | |
US8053368B2 (en) | Method for removing residues from a patterned substrate | |
US7862986B2 (en) | Patterning process | |
US20060051956A1 (en) | Imageable bottom anti-reflective coating for high resolution lithography | |
JPH1174197A (en) | Manufacture of semiconductor device | |
US8012675B2 (en) | Method of patterning target layer on substrate | |
KR100777927B1 (en) | Method for forming fine patten of semiconductor device | |
JP2008066587A (en) | Pattern formation method | |
JP3964913B2 (en) | Pattern forming method and semiconductor device manufacturing method | |
JP2009295745A (en) | Method for manufacturing semiconductor device | |
JPH11119443A (en) | Formation of resist pattern | |
JP2009139695A (en) | Method for manufacturing semiconductor device | |
JP2010156819A (en) | Semiconductor device manufacturing method | |
US8101340B2 (en) | Method of inhibiting photoresist pattern collapse | |
JP2002184673A (en) | Resist pattern formation method | |
JP2013021201A (en) | Semiconductor device manufacturing method and semiconductor device | |
JP2008066467A (en) | Pattern forming method | |
JP2007079559A (en) | Method of manufacturing semiconductor device including resist flow step and film coating step | |
KR960002072B1 (en) | Fabricating method of semiconductor device | |
JP2005221801A (en) | Resist pattern forming method | |
JP2001092152A (en) | Method for manufacturing semiconductor device | |
JP2009109768A (en) | Resist pattern forming method | |
TW419721B (en) | Method of reducing line width of pattern by resist silylation process | |
JPH10144586A (en) | Semiconductor device and its fabrication |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080226 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080901 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090331 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090421 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |