JP4297195B1 - 積層チップ - Google Patents
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Abstract
【解決手段】本発明による積層チップは、基板の一側の面(表面)に複数個の第1の電極を備えた第1のチップと、導電性の基板の表面に半導体素子、及び基板の表面の前記第1の電極に対応する位置に各々第2の電極を備えた第2のチップとを含み、前記第1のチップの第1の電極と、前記第2のチップの他側の面(裏面)とが接着されて積層形成され、前記第1、前記第2の電極、及び前記第1と前記第2の電極に挟まれた前記第2のチップの基板内部の領域を、前記第1及び前記第2のチップ間の電気的結合手段とすることを特徴とする。
【選択図】図1
Description
そのためシステムレベルでは集積密度がチップレベルよりも2桁程度低下するだけでなく、チップ間の信号伝播に要する伝播時間・消費電力積がチップ内よりもやはり2桁程度悪化し、システムの高速化、低消費電力化、及びサイズ縮小が困難であった。
従って、複数個のチップを積層、即ち厚さ方向に重畳して1個のパッケージに収容するならば、集積密度とチップ間の信号伝播性能を飛躍的に向上できるので、チップの積層は半導体技術における永年の夢であった。
その実現方法としては、例えばチップのサイズを順次縮小して雛段状に重畳し、チップとパッケージ間の接続と同じようにワイヤ・バンプ等でボンディングする方法がある。
しかしながら、この方法では、構造自身が集積密度の向上を妨げている上に、バッチ(一斉)処理が困難であるので、生産性・信頼性が上げられない。
電気的結合手段としては、光、インダクタンス性手段、キャパシタンス性手段、抵抗性(導電性)手段がある。
しかしながら、いずれの場合にも、ウェファの厚さ、従ってチップの厚さはウェファのハンドリング上の要請から、少なくとも数10μm必要であることが障害になっている。
しかしながら、この方法は、少なくとも現在主流となっているシリコン系半導体の場合、チップのバルク内部を透過できる光に対する適切な発受光素子を形成するのが困難である。
例えば、特許文献2には、貫通ビアを設けた上に、その内部に導電性ピンを埋め込む技術が開示されている。
ちなみにアクティブ領域の形成に用いられる(物理)化学的エッチングの対象とする膜厚はせいぜい1μ程度以内である。
以下に本発明の利点と特徴、及びそれらを達成する方法を、図面を参照して説明する。
なお、明細書全体において同様の参照符号は同様の構成要素を示す。
第1のチップ(CPU)10は、基板13の第1の面(以下、表面という)16に接する内部に第1の半導体素子からなるCPU用の電気回路を有し(図示せず)、次に述べる第2のチップ(メモリ)20との電気的接続は、第1の複数個の電極19(通常、円形又は正方形でパッドと呼ばれる)を介して行われる。
第1の電極19は金属性で例えばアルミニウムからなり、基板13を覆う絶縁膜17の上に設けられ、ビア18を通じて基板内の電気回路に結合されている。
基板13は導電性であっても絶縁性であってもよいが、基板23はp型又はn型のドーパントを有する導電性半導体である。
第2の電極25は、基板23のドーパントと同一導電型で且つ高濃度のドーパント層、もしくは、これに同じ平面形状の金属電極を接着したものからなり、平面形状は本実施形態では第1の電極19と同形であるが、以下に述べるように、これに限られない。
この状態で第1、第2の電極19、25は、第1と第2の電極に挟まれた第2のチップの導電性基板内部の領域24(1点鎖線で挟まれたバルク領域)を主とする抵抗器により接続され、これを、第1、第2のチップ間の電気的結合手段とすることができる。
図1と比較すると本実施形態では、第1のチップ10と第2のチップ20との間に第3のチップ30が介挿されている。
第3のチップは、導電性の基板33、第2電極35、絶縁膜37、ビア38、第1電極39、即ち、第1、第2のチップ双方の構成部品を備え、上下の第1、第2のチップ各々との電気的結合手段を有する。
その結果、例えば第1のチップ(CPU)の上に順次第3のチップ(1次キャッシュメモリ)、第2のチップ(2次キャッシュメモリ)をコンパクトに搭載することができる。
第3のチップをさらに介挿するならば、4個又はそれ以上のチップを積層できることが分かる。
図1と比較すると、第2のチップ20は、その基板23の裏面21の、第1のチップの第1の電極19に対応する位置に各々、同形の平面形状で金属性の第3の電極22を備えており、第1の電極19と対応する第3の電極22が接着されて積層チップが形成される。
このようにすると、第1の電極と第2のチップの基板の裏面との間の接触抵抗を低下させ、第1、第2のチップ間の電気的結合手段の抵抗値を基板のバルクで決まる比較的低い値に安定化できる。
図3と比較すると、第2のチップの基板23の第3の電極22に接する部分には、基板のドーパント濃度よりも高濃度のドーパント層22aが設けられており、ドーパントの型を基板のドーパントの導電型と同じにするならば、第3の電極の基板に対するオーミックコンタクトを取り易くなり、電気的結合手段の抵抗値をさらに低い値に安定化できる。
図4と比較すると、第2のチップの基板23の裏面21の第3の電極22に接する部分には、第3の電極に由来する金の拡散層22bが形成されており、第3の電極の基板に対するオーミックコンタクトを取り易くすると同時に、基板内部の電気的結合手段のバルク領域24のバルク抵抗値を低下し、第1、第2のチップ間の電気的結合手段の抵抗値をさらに低い値に安定化できる。
図6(A)は、以上の積層チップの実施形態に共通する第2のチップ20部分の断面図である。
電気的結合手段のバルク領域24は、第3の電極22から第2の電極25に至る主抵抗と、隣接する周辺の第3の電極及び第2の電極への寄生抵抗とからなる3次元の連続抵抗網をなしている。
[数式1]
Av= gc/(gc+gp)
= 1/(1+(1/((d/2t)2・ln(L/d))))
ただし、ここで基板の比抵抗をρとして、
[数式2]
gc=π・d・d/(4・ρ・t)
2gp=2・π・t/(ρ・ln(L/d))
即ち、電極の形状が円と異なっても、あるいは隣接電極の位置や距離がばらついている場合に、適当な代表的数値を用いても、信号伝達係数Avの概数が比較的安定に得られる。
即ち、第1のチップ側の送信信号は、半分に減衰して第2のチップ側の受信信号となる。
例えばデジタル信号の場合、この程度の減衰ならば、第2のチップ側のラッチ又はアンプにより十分元のレベルを回復できることが分かる。
実際には、周辺の隣接電極の信号電圧が全て、注目している電極の信号電圧と逆方向に動くという最悪ケースがあり得る。
従って、この概算方法から、gc/gpを上記のように1としてはAf=0、即ち動作不能になり、Af=1/3〜1/2で動作可能にするためには、gc/gp=2〜3が必要であることが分かる。
図7(A)は、第2のチップ20の部分断面図であり、図7(B)は第2のチップの部分平面図である。
この場合も、図7(C)の等価回路図に示すように、シールド手段全体をノード「G」と見なして、第3の電極22、第2の電極25、及びノードGの3節点間の抵抗器に集中定数化する。
これにより、隣接する電気的結合手段がシールド手段を共有できるので、チップ面積の効率化を図ることができる。
3重ウェル型CMOSは、最近の高性能デジタル半導体CMOS_LSIにおいて賞用されているデバイス構造であるが、図8に示すように、本発明による第2の電極25は、3重ウェルのうちのn−MOST用のpウェルとそのコンタクト用p+層とを転用して同一マスク工程で、別工程を追加することなく形成することができ、さらに、全てのMOST素子はnウェルに収容されているので、信号が電気的結合手段に印加されても、基板側からのノイズとしてMOST素子に影響することはなく、好都合である。
特に、デジタル信号パスに対して参照信号パスを1対1で備える場合、参照信号をデジタル信号と逆相にすると、隣接するデジタル信号パスとのノイズ干渉を軽減できる。
具体的には、図9(B)の平面図に示すように第2の電極25が直径drの円形であるのに対して、第3の電極22の平面形状は、図9(C)(D)(E)に示すように、いずれもその代表的寸法ddは、図示するように例えばdrの5倍ある。
ただし、上記第4の変形例の場合については、第2の電極25(送信側)のサイズを第3、第1の電極(受信側)のサイズよりも拡大する。
例えば、2層又は3層以上の積層チップの最下層のチップの基板は半導体素子を欠き、電極だけを備えていてもよく、その場合、この最下層のチップの基板は電極に接続された配線専用の基板となる。
その場合、この最下層のチップの基板に、別チップの半導体素子もしくは抵抗器、キャパシタを含む受動素子を、周知のワイヤボンド、又はフリップチップボンドなどにより搭載してもよい。
11、21、31 基板の裏面
12、22、32 第3の電極
22a 高濃度ドーパント層
22b 金の拡散層
13、23、33 基板
14、24、34 バルク領域
15、25、35 第2の電極
16、26、36 基板の表面
17、27、37 絶縁膜
18、28、38 ビア
19、29、39 第1の電極
42、44、45 第3のシールド用電極、バルク領域、第2のシールド用電極
Claims (11)
- 基板の一側の面(表面)に複数個の第1の電極を備えた第1のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第1の電極に対応する位置に各々第2の電極を備えた第2のチップとを含み、
前記第1のチップの第1の電極と、前記第2のチップの他側の面(裏面)とが接着されて積層形成され、
前記第1、前記第2の電極、及び、前記第1と前記第2の電極に挟まれた前記第2のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第1及び前記第2のチップ間の電気的結合手段とすることを特徴とする積層チップ。 - 基板の一側の面(表面)に複数個の第1の電極を備えた第1のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第1の電極に対応する位置に各々第2の電極を備えた第2のチップとを含み、
さらに、前記第2のチップの基板の裏面の前記複数個の第1の電極に対応する位置に各々、第3の電極を備え、
前記第1の電極と、対応する前記第3の電極が接着されて積層形成され、
接着された前記第1と前記第3の電極、前記第2の電極、及び前記第3と前記第2の電極に挟まれた前記第2のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第1及び前記第2のチップ間の電気的結合手段とすることを特徴とする積層チップ。 - 前記第2のチップの裏面の、前記第3の電極を備える部分には、チップの基板と同一の導電型で基板より高濃度のドーパント層が設けられていることを特徴とする請求項2に記載の積層チップ。
- 前記第3の電極は金からなり、前記第2のチップの(p型の)基板の裏面には、前記第3の電極に由来する金の拡散層が形成されていることを特徴とする請求項2に記載の積層チップ。
- 前記電気的結合手段において、前記第2のチップの厚さをt、前記第1、前記第2の電極の水平方向の代表的寸法をd、隣接して取り囲む電気的結合手段との水平方向の代表的距離をL/2として、信号コンダクタンスgcを平行平板電極間コンダクタンスで近似し、寄生コンダクタンス2gpを共軸円筒電極間コンダクタンスで近似し、その結果、信号伝達係数Avの概数が次の数式で算出されることを特徴とする請求項1又は2に記載の積層チップ。
[数式1]
Av= 1/(1+(gp/gc))
= 1/(1+(1/((d/2t)2・ln(L/d)))) - 前記第1及び前記第2の電極は、各々、環状のシールド用電極に囲まれていることを特徴とする請求項1に記載の積層チップ。
- 前記第1、前記第2、及び前記第3の電極は、各々、環状のシールド用電極に囲まれていることを特徴とする請求項2に記載の積層チップ。
- 前記電気的結合手段は、経時的に変化する0又は1に対応する電圧又は電流を伝送するデジタル信号パスであることを特徴とする請求項1又は2に記載の積層チップ。
- 前記電気的結合手段は、単一又は複数個の前記デジタル信号パスに対して、前記0と1の中間値に対応する電圧又は電流を伝送する参照信号パスをさらに含むことを特徴とする請求項8に記載の積層チップ。
- 前記デジタル信号がクロック信号と一般信号からなり、前記クロック信号パスに対する電気的結合手段の、少なくとも前記第1の電極の面積が、前記一般信号パスに対する電気的結合手段の、前記第2の電極の面積よりも大きいことを特徴とする請求項8に記載の積層チップ。
- 前記デジタル信号がクロック信号と一般信号からなり、前記クロック信号パスに対する電気的結合手段の環状のシールド用電極の環の幅が、前記一般信号パスに対する電気的結合手段の環状のシールド用電極の環の幅よりも大きいことを特徴とする請求項8に記載の積層チップ。
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