JP4297195B1 - 積層チップ - Google Patents

Abstract

【課題】貫通ビアを設けることなく、簡単な構造とプロセスにより経済的なチップ相互間の電気的結合手段を備えた積層チップを提供する。
【解決手段】本発明による積層チップは、基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、前記第１のチップの第１の電極と、前記第２のチップの他側の面（裏面）とが接着されて積層形成され、前記第１、前記第２の電極、及び前記第１と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする。
【選択図】図１

Description

本発明は、積層チップ、特に積層チップに適したチップ相互間の電気的結合パスを備えたチップを複数個積層してなる積層チップに関するものである。

半導体では、数１０ｃｍ径のウェファの１面（表面）全面にトランジスタや配線などの素子からなるアクティブ領域を一斉に形成した後、ウェファを縦・横に切断し、数ｍｍ角のチップを得て、これを１個ずつ数ｃｍ角のパッケージに収容し、このパッケージを数ｃｍピッチで回路基板に搭載してシステムを形成している。
そのためシステムレベルでは集積密度がチップレベルよりも２桁程度低下するだけでなく、チップ間の信号伝播に要する伝播時間・消費電力積がチップ内よりもやはり２桁程度悪化し、システムの高速化、低消費電力化、及びサイズ縮小が困難であった。
従って、複数個のチップを積層、即ち厚さ方向に重畳して１個のパッケージに収容するならば、集積密度とチップ間の信号伝播性能を飛躍的に向上できるので、チップの積層は半導体技術における永年の夢であった。

チップを積層するためには、チップ相互間の電気的結合構造が鍵になる。
その実現方法としては、例えばチップのサイズを順次縮小して雛段状に重畳し、チップとパッケージ間の接続と同じようにワイヤ・バンプ等でボンディングする方法がある。
しかしながら、この方法では、構造自身が集積密度の向上を妨げている上に、バッチ（一斉）処理が困難であるので、生産性・信頼性が上げられない。

そこで、積層された第１と第２のチップ内又はチップ上にバッチ処理により一斉に形成できる電気的結合手段が各種提案されてきた。
電気的結合手段としては、光、インダクタンス性手段、キャパシタンス性手段、抵抗性（導電性）手段がある。
しかしながら、いずれの場合にも、ウェファの厚さ、従ってチップの厚さはウェファのハンドリング上の要請から、少なくとも数１０μｍ必要であることが障害になっている。

例えば特許文献１には、第１のチップの表面に発光素子を設け、その上に積層した第２のチップの表面に受光素子を設け、第２のチップのバルク内部を透過する光でデータを伝送する方法が開示されている。
しかしながら、この方法は、少なくとも現在主流となっているシリコン系半導体の場合、チップのバルク内部を透過できる光に対する適切な発受光素子を形成するのが困難である。

次に、インダクタンス性手段、即ち第１と第２のチップの表面に各々コイルを形成し、第２のチップのシリコンを介した両コイル間の相互インダクタンスカップリングにより、データを伝送する方法が提案されたが、この方法は、チップ上に小面積で適切なインダクタンス値を得ることが困難な上に、大きなドライブ電流が必要になり、従って低電力高速化が困難であった。

また、キャパシタンス性手段、即ち第１と第２のチップの表面に各々平面電極を形成して第２のチップのシリコンを誘電体層とする容量を用いた、キャパシタンスカップリングによりデータを伝送する方法が提案されたが、この方法も、チップ上に大面積を要する上に、上層チップへの電力供給が困難であり、しかも２層より多くの積層が困難であった。

そこで、抵抗性（導電性）手段、即ち、「貫通ビア」と呼ばれる、チップの裏面から表面に向かって、チップのバルク内部を厚さ方向に貫通する導電手段を設ける各種の方法が提案され研究されてきた。
例えば、特許文献２には、貫通ビアを設けた上に、その内部に導電性ピンを埋め込む技術が開示されている。

しかしながら、半導体基板の厚さは通常数１００μｍ、裏面研磨などにより薄くした場合でも数１０μｍあるので、周辺のシリコンバルク及びアクティブ領域（半導体素子・配線の形成領域）にダメージを与えずに、このバルクを貫く「貫通ビア」を設けることは、機械的ドリリング、化学的又は物理化学的エッチングいずれの手段によるにしても、チップ上に大面積を要しても精度が上がらない上に生産性が低く製造コストが高いという多大の困難を伴った。
ちなみにアクティブ領域の形成に用いられる（物理）化学的エッチングの対象とする膜厚はせいぜい１μ程度以内である。
特許出願公告平０５−０６８１０５号 特許出願公開平０５−１８３０１９号

本発明が解決しようとする課題は、貫通ビアを設けることなく、簡単な構造とプロセスにより経済的なチップ相互間の電気的結合手段を備えた積層チップを提供することである。

上記課題を解決するための本発明の一実施形態による積層チップは、基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、前記第１のチップの第１の電極と、前記第２のチップの他側の面（裏面）とが接着されて積層形成され、前記第１、前記第２の電極、及び前記第１と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする。

上記課題を解決するための本発明の他の実施形態による積層チップは、基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、さらに、前記第２のチップの基板の裏面の前記複数個の第１の電極に対応する位置に各々、第３の電極を備え、前記第１の電極と、対応する前記第３の電極が接着されて積層形成され、接着された前記第１と前記第３の電極、前記第２の電極、及び前記第３と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする。

本発明によれば、チップの導電性基板の表裏２面に電極を設けるだけで、両電極間の基板バルク領域を抵抗性の電気的結合手段とするので、基板に貫通ビアを設けることなく、簡単な構造とプロセスにより経済的なチップ相互間の電気的結合手段を備えた積層チップを提供することができる。

デジタル系、特に高性能プロセッサの設計においては、ＣＰＵと（外付けキャッシュ）メモリを従来通り「フェースアップ」で、即ちチップの表面（アクティブ領域のある面）を上にして個別にパッケージに収容した場合、両者間の信号伝播遅延がシステム性能を致命的に下げており、この信号伝播のワイドバンド化、即ちコンパクト化による高速化が切望されてきた。

この要請に対しては、ＣＰＵ・メモリのチップをパッケージに収容せずに「フェースダウン」で、即ちチップの表面（アクティブ領域のある面）を裏返しにして直接基板に搭載する方法もあるが、肝心のチップの（アクティブ領域）の信頼性確保が極めて高価につくか、もしくは困難であった。

本発明の契機がこの要請にあったので、以下の実施例はＣＰＵとメモリを、各々第１のチップと、第２及び第３のチップの代表として説明するが、本発明の範囲はこれに留まらず、複数のＣＰＵを含むデジタル系、アナログ系、さらにはデジタル・アナログ混載系などの、任意の複数個のチップを含む系（システム）に適用できることは言うまでもない。
以下に本発明の利点と特徴、及びそれらを達成する方法を、図面を参照して説明する。
なお、明細書全体において同様の参照符号は同様の構成要素を示す。

図１は本発明の一実施形態に係る積層チップの断面図であって、基本となる２層積層の場合である。
第１のチップ（ＣＰＵ）１０は、基板１３の第１の面（以下、表面という）１６に接する内部に第１の半導体素子からなるＣＰＵ用の電気回路を有し（図示せず）、次に述べる第２のチップ（メモリ）２０との電気的接続は、第１の複数個の電極１９（通常、円形又は正方形でパッドと呼ばれる）を介して行われる。
第１の電極１９は金属性で例えばアルミニウムからなり、基板１３を覆う絶縁膜１７の上に設けられ、ビア１８を通じて基板内の電気回路に結合されている。

一方第２のチップ２０も、基板２３の第１の面２６に接する内部に、第２の半導体素子からなるメモリ用の電気回路（図示せず）と並んで、前記第１のチップの第１の電極１９に対応する直上の位置に各々、第２の電極２５を備える。
基板１３は導電性であっても絶縁性であってもよいが、基板２３はｐ型又はｎ型のドーパントを有する導電性半導体である。
第２の電極２５は、基板２３のドーパントと同一導電型で且つ高濃度のドーパント層、もしくは、これに同じ平面形状の金属電極を接着したものからなり、平面形状は本実施形態では第１の電極１９と同形であるが、以下に述べるように、これに限られない。

さて、第１のチップの基板の表面側に第２のチップをその基板２４の裏面２１が接するように置いて、第１の電極１９を第２のチップの裏面２１に接着すると、２層積層チップが得られる。
この状態で第１、第２の電極１９、２５は、第１と第２の電極に挟まれた第２のチップの導電性基板内部の領域２４（１点鎖線で挟まれたバルク領域）を主とする抵抗器により接続され、これを、第１、第２のチップ間の電気的結合手段とすることができる。

図２は本発明の他の実施形態に係る積層チップの断面図であって、３層積層の場合である。
図１と比較すると本実施形態では、第１のチップ１０と第２のチップ２０との間に第３のチップ３０が介挿されている。
第３のチップは、導電性の基板３３、第２電極３５、絶縁膜３７、ビア３８、第１電極３９、即ち、第１、第２のチップ双方の構成部品を備え、上下の第１、第２のチップ各々との電気的結合手段を有する。
その結果、例えば第１のチップ（ＣＰＵ）の上に順次第３のチップ（１次キャッシュメモリ）、第２のチップ（２次キャッシュメモリ）をコンパクトに搭載することができる。
第３のチップをさらに介挿するならば、４個又はそれ以上のチップを積層できることが分かる。

以上により、２層積層の場合をベースとして任意の層数の積層が可能であることが分かったので、以下の説明は、本発明の要点である図１の２層積層、特に第２のチップ２０内の電気的結合手段の詳細を主とするが、これらが３層以上の積層チップの場合にも適用できることは明らかであろう。

図３は、本発明の一実施形態の第１の変形例である。
図１と比較すると、第２のチップ２０は、その基板２３の裏面２１の、第１のチップの第１の電極１９に対応する位置に各々、同形の平面形状で金属性の第３の電極２２を備えており、第１の電極１９と対応する第３の電極２２が接着されて積層チップが形成される。
このようにすると、第１の電極と第２のチップの基板の裏面との間の接触抵抗を低下させ、第１、第２のチップ間の電気的結合手段の抵抗値を基板のバルクで決まる比較的低い値に安定化できる。

図４は、本発明の一実施形態の第２の変形例である。
図３と比較すると、第２のチップの基板２３の第３の電極２２に接する部分には、基板のドーパント濃度よりも高濃度のドーパント層２２ａが設けられており、ドーパントの型を基板のドーパントの導電型と同じにするならば、第３の電極の基板に対するオーミックコンタクトを取り易くなり、電気的結合手段の抵抗値をさらに低い値に安定化できる。

図５は、本発明の一実施形態の第３の変形例であり、第２のチップの第３の電極を金に限定し、基板の導電型をｐ型に限定した場合である。
図４と比較すると、第２のチップの基板２３の裏面２１の第３の電極２２に接する部分には、第３の電極に由来する金の拡散層２２ｂが形成されており、第３の電極の基板に対するオーミックコンタクトを取り易くすると同時に、基板内部の電気的結合手段のバルク領域２４のバルク抵抗値を低下し、第１、第２のチップ間の電気的結合手段の抵抗値をさらに低い値に安定化できる。

以下の図６以降では、上記図３〜５に示すように、第３の電極２２がある場合に限定するが、上記図１、２に示すように第３の電極２２が無い場合には、図６以降の第３電極の２２は接着後の第１チップの同形状の第１の電極で置換されるものとする。

図６は、電気的結合手段の信号伝達係数の算出方法の説明図である。
図６（Ａ）は、以上の積層チップの実施形態に共通する第２のチップ２０部分の断面図である。
電気的結合手段のバルク領域２４は、第３の電極２２から第２の電極２５に至る主抵抗と、隣接する周辺の第３の電極及び第２の電極への寄生抵抗とからなる３次元の連続抵抗網をなしている。

図６（Ｂ）は第２のチップ部分の平面図であり、第３の電極２２、第２の電極２５の平面形状が共に同一サイズの円形で、第２チップの厚さがｔ、第１、第２、第３の電極の水平方向の代表的寸法、即ちここでは円の直径がｄ、隣接して取り囲む電気的結合手段との代表的距離、即ちここでは最隣接円の中心間距離がＬ／２、の場合である。

この場合、図６（Ｃ）の等価回路図に示すように、隣接する周辺の第３の電極及び第２の電極（図では８組ある）をノード「Ｏ（オー）」と見なして、第３の電極２２、第２の電極２５、及びノードＯの３節点間の抵抗器に集中定数化する。

さらに、第３の電極２２、第２の電極２５間の主抵抗に当たる信号コンダクタンスｇｃを平行平板電極間コンダクタンスで近似し、第３の電極２２、第２の電極２５とノードＯ間の抵抗に当たる寄生コンダクタンス２ｇｐを共軸円筒電極間コンダクタンスで近似すると、第３の電極２２から第２の電極２５への信号伝達係数Ａｖの概数が次式で算出される。
［数式１］
Ａｖ＝ ｇｃ／（ｇｃ＋ｇｐ）
＝ １／（１＋（１／（（ｄ／２ｔ）^２・ｌｎ（Ｌ／ｄ））））
ただし、ここで基板の比抵抗をρとして、
［数式２］
ｇｃ＝π・ｄ・ｄ／（４・ρ・ｔ）
２ｇｐ＝２・π・ｔ／（ρ・ｌｎ（Ｌ／ｄ））

この見積方法により注目されることは、寄生コンダクタンスｇｐ、従って信号伝達係数Ａｖが電極直径（ｄ）と隣接電極間距離（Ｌ／２）の比に対数的にしか依存しないことである。
即ち、電極の形状が円と異なっても、あるいは隣接電極の位置や距離がばらついている場合に、適当な代表的数値を用いても、信号伝達係数Ａｖの概数が比較的安定に得られる。

例えば、基板比抵抗ρ＝２０Ωｃｍ、基板厚さｔ＝２０μｍ、電極直径ｄ＝４０μｍ、隣接電極間距離の２倍、Ｌ＝１２０μｍの場合、ｇｃ＝ｇｐ＝０．６３ｍＳとなり、信号伝達係数Ａｖ＝０．５となる。
即ち、第１のチップ側の送信信号は、半分に減衰して第２のチップ側の受信信号となる。
例えばデジタル信号の場合、この程度の減衰ならば、第２のチップ側のラッチ又はアンプにより十分元のレベルを回復できることが分かる。

ただし、この見積は、周辺の隣接電極の信号電圧が全て静止状態にあるという前提に立っている。
実際には、周辺の隣接電極の信号電圧が全て、注目している電極の信号電圧と逆方向に動くという最悪ケースがあり得る。

その場合、寄生コンダクタンス２ｇｐに相当するノイズが生じ、ノイズ伝達係数はＡｇ＝ｇｐ／（ｇｃ＋ｇｐ）となるので、最終的な信号伝達係数はＡｆ＝Ａｖ−Ａｇになると考えられる。
従って、この概算方法から、ｇｃ／ｇｐを上記のように１としてはＡｆ＝０、即ち動作不能になり、Ａｆ＝１／３〜１／２で動作可能にするためには、ｇｃ／ｇｐ＝２〜３が必要であることが分かる。

図７は電気的結合手段にシールドを施す方法と、その場合の信号伝達係数の算出方法の説明図であり、図６（Ａ）と同様に、上述の積層チップの実施形態のいずれにも適用可能である。
図７（Ａ）は、第２のチップ２０の部分断面図であり、図７（Ｂ）は第２のチップの部分平面図である。

シールド手段は、基板の裏面２１と表面２６に各々形成された円環状の第３のシールド用電極４２、第２のシールド用電極４５と、その間に挟まれた円筒状のバルク領域４４とからなり、円形の第３の電極２２、バルク領域２４、円形の第２の電極２５からなる円柱状の電気的結合手段は、円筒状のシールド手段の中心部に位置する。

円形の第３の電極２２、第２の電極２５の直径をｄ、シールド手段との代表的距離、即ちシールド手段の円筒の直径の中央値をＬとする。
この場合も、図７（Ｃ）の等価回路図に示すように、シールド手段全体をノード「Ｇ」と見なして、第３の電極２２、第２の電極２５、及びノードＧの３節点間の抵抗器に集中定数化する。

この場合、シールド手段のノードＧは接地電位で概略静止していると見なせるので、上記図６でノイズ伝達係数は概略ゼロ、従って、最終的な信号伝達係数は概略、Ａｆ＝Ａｖ＝ｇｃ／（ｇｃ＋ｇｐ）となり、シールド手段を施さない場合に比べて同じｇｃ／ｇｐ比でもＡｆ値を上げることができる。

また図７では、１個の電気的結合手段に個別に１個のシールド手段を施す場合を示したが、隣接する複数個の電気的結合手段にシールド手段を施す場合には、シールド手段の平面形状を複数の三角、四角、又は六角形からなる格子状にして、格子の各目に電気的結合手段を置いてもよい。
これにより、隣接する電気的結合手段がシールド手段を共有できるので、チップ面積の効率化を図ることができる。

図８は、３重ウェル型ＣＭＯＳにおける本発明の一実施形態の断面図である。
３重ウェル型ＣＭＯＳは、最近の高性能デジタル半導体ＣＭＯＳ＿ＬＳＩにおいて賞用されているデバイス構造であるが、図８に示すように、本発明による第２の電極２５は、３重ウェルのうちのｎ−ＭＯＳＴ用のｐウェルとそのコンタクト用ｐ＋層とを転用して同一マスク工程で、別工程を追加することなく形成することができ、さらに、全てのＭＯＳＴ素子はｎウェルに収容されているので、信号が電気的結合手段に印加されても、基板側からのノイズとしてＭＯＳＴ素子に影響することはなく、好都合である。

以上図１〜図７を参照して述べてきた本発明による積層チップは、デジタル、アナログ、又は両者の混載を含む半導体ＬＳＩに適用可能であるが、特に高密度、高性能デジタルＬＳＩに対して有効であり、その場合、上述の電気的結合手段は、経時的に変化する０又は１に対応する電圧又は電流を伝送するデジタル信号パスとなる。

また、その場合、単一又は複数個の前記デジタル信号パスに対して、前記０と１の中間値に対応する電圧又は電流を伝送する参照信号パスをさらに含み、受信側では、各デジタル信号と参照信号を差動増幅することにより、コモンモードノイズを抑えることができる。
特に、デジタル信号パスに対して参照信号パスを１対１で備える場合、参照信号をデジタル信号と逆相にすると、隣接するデジタル信号パスとのノイズ干渉を軽減できる。

図９は、本発明の一実施形態の第４の変形例であり、図９（Ａ）の断面図に示すように、第３の電極２２のサイズが第２の電極２５に比べて拡大されている。
具体的には、図９（Ｂ）の平面図に示すように第２の電極２５が直径ｄｒの円形であるのに対して、第３の電極２２の平面形状は、図９（Ｃ）（Ｄ）（Ｅ）に示すように、いずれもその代表的寸法ｄｄは、図示するように例えばｄｒの５倍ある。

ただし、（Ｃ）の場合、第３の電極２２は第２の電極２５と同寸の５個の小電極からなり、図１も参照すると、それらの小電極は一点鎖線で示すように、第１のチップの第１の電極１９により、又は第１のチップのビア１８よりも第１のチップの内部側で配線（図示せず）により短絡されている。

逆に、（Ｄ）（Ｅ）の場合、第１のチップの第１の電極１９の平面形状は、第３の電極２２と合同であってもよく、又は、第３の電極２２より小さく、例えば第１の電極１９と同寸であってもよい。

このように、拡大された第３の電極を有する電気的結合手段は、特に信号コンダクタンスｇｃを増大でき、従って最終的な信号伝達係数Ａｆを増大できるので、例えば、デジタル系におけるクロック信号の信号パスとして好適である。

さらに、このようなクロック信号パスに対する電気的結合手段に上記の環状のシールド手段を施し、その際、環状のシールド用電極の環の幅を、一般信号パスに対する電気的結合手段の環状のシールド用電極の環の幅よりも大きくとると、クロック信号の波形の近隣信号からのノイズによる歪みを抑制することができる。

以上の説明では、第１のチップから第２のチップへの信号伝達の場合を扱ったが、本電気的結合手段は双方向性があり、送信側と受信側を交換した、第２のチップから第１のチップへの信号伝達の場合も、その信号伝達係数Ａｖ、Ａｆの算出を含めて同様に扱うことができる。
ただし、上記第４の変形例の場合については、第２の電極２５（送信側）のサイズを第３、第１の電極（受信側）のサイズよりも拡大する。

また、以上の実施形態では、全ての層のチップの基板の表面に電極と半導体素子を備えた場合を示したが、一部の層のチップの基板は、半導体素子を欠いてもよい。
例えば、２層又は３層以上の積層チップの最下層のチップの基板は半導体素子を欠き、電極だけを備えていてもよく、その場合、この最下層のチップの基板は電極に接続された配線専用の基板となる。
その場合、この最下層のチップの基板に、別チップの半導体素子もしくは抵抗器、キャパシタを含む受動素子を、周知のワイヤボンド、又はフリップチップボンドなどにより搭載してもよい。

本発明の一実施形態による積層チップの断面図である。（２層積層） 本発明の他の実施形態による積層チップの断面図である。（３層積層） 本発明の一実施形態の第１の変形例である。（第３の電極） 本発明の一実施形態の第２の変形例である。（第３の電極と高濃度ドーパント層） 本発明の一実施形態の第３の変形例である。（第３の電極と金拡散層） 電気的結合手段の信号伝達係数の算出方法の説明図であり、（Ａ）は第２のチップの部分断面図、（Ｂ）は第２のチップの部分平面図、（Ｃ）は信号伝達係数の等価回路図である。 電気的結合手段にシールドを施す方法と、その場合の信号伝達係数の算出方法の説明図であり、（Ａ）は第２のチップの部分断面図、（Ｂ）は第２のチップの部分平面図、（Ｃ）は信号伝達係数の等価回路図である。 ３重ウェル型ＣＭＯＳにおける本発明の一実施形態の断面図である。 本発明の一実施形態の第４の変形例であり（第３電極のサイズ拡大）、（Ａ）は第２のチップの部分断面図、（Ｂ）は第２の電極の平面図、（Ｃ）（Ｄ）（Ｅ）は第３の電極の平面図である。

符号の説明

１０、２０、３０ 第１、第２、第３のチップ
１１、２１、３１ 基板の裏面
１２、２２、３２ 第３の電極
２２ａ 高濃度ドーパント層
２２ｂ 金の拡散層
１３、２３、３３ 基板
１４、２４、３４ バルク領域
１５、２５、３５ 第２の電極
１６、２６、３６ 基板の表面
１７、２７、３７ 絶縁膜
１８、２８、３８ ビア
１９、２９、３９ 第１の電極
４２、４４、４５ 第３のシールド用電極、バルク領域、第２のシールド用電極

Claims (11)

1. 基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、
   前記第１のチップの第１の電極と、前記第２のチップの他側の面（裏面）とが接着されて積層形成され、
   前記第１、前記第２の電極、及び、前記第１と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする積層チップ。
2. 基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、
   さらに、前記第２のチップの基板の裏面の前記複数個の第１の電極に対応する位置に各々、第３の電極を備え、
   前記第１の電極と、対応する前記第３の電極が接着されて積層形成され、
   接着された前記第１と前記第３の電極、前記第２の電極、及び前記第３と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする積層チップ。
3. 前記第２のチップの裏面の、前記第３の電極を備える部分には、チップの基板と同一の導電型で基板より高濃度のドーパント層が設けられていることを特徴とする請求項２に記載の積層チップ。
4. 前記第３の電極は金からなり、前記第２のチップの（ｐ型の）基板の裏面には、前記第３の電極に由来する金の拡散層が形成されていることを特徴とする請求項２に記載の積層チップ。
5. 前記電気的結合手段において、前記第２のチップの厚さをｔ、前記第１、前記第２の電極の水平方向の代表的寸法をｄ、隣接して取り囲む電気的結合手段との水平方向の代表的距離をＬ／２として、信号コンダクタンスｇｃを平行平板電極間コンダクタンスで近似し、寄生コンダクタンス２ｇｐを共軸円筒電極間コンダクタンスで近似し、その結果、信号伝達係数Ａｖの概数が次の数式で算出されることを特徴とする請求項１又は２に記載の積層チップ。
   ［数式１］
   Ａｖ＝ １／（１＋（ｇｐ／ｇｃ））
   ＝ １／（１＋（１／（（ｄ／２ｔ）２・ｌｎ（Ｌ／ｄ））））
6. 前記第１及び前記第２の電極は、各々、環状のシールド用電極に囲まれていることを特徴とする請求項１に記載の積層チップ。
7. 前記第１、前記第２、及び前記第３の電極は、各々、環状のシールド用電極に囲まれていることを特徴とする請求項２に記載の積層チップ。
8. 前記電気的結合手段は、経時的に変化する０又は１に対応する電圧又は電流を伝送するデジタル信号パスであることを特徴とする請求項１又は２に記載の積層チップ。
9. 前記電気的結合手段は、単一又は複数個の前記デジタル信号パスに対して、前記０と１の中間値に対応する電圧又は電流を伝送する参照信号パスをさらに含むことを特徴とする請求項８に記載の積層チップ。
10. 前記デジタル信号がクロック信号と一般信号からなり、前記クロック信号パスに対する電気的結合手段の、少なくとも前記第１の電極の面積が、前記一般信号パスに対する電気的結合手段の、前記第２の電極の面積よりも大きいことを特徴とする請求項８に記載の積層チップ。
11. 前記デジタル信号がクロック信号と一般信号からなり、前記クロック信号パスに対する電気的結合手段の環状のシールド用電極の環の幅が、前記一般信号パスに対する電気的結合手段の環状のシールド用電極の環の幅よりも大きいことを特徴とする請求項８に記載の積層チップ。
    

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