JP4295404B2 - Packet switching receiver and control method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明はパケット交換方式に関し、更に詳細には、ＩＥＥＥ規格８０２．１１（ＣＳＭＡ／ＣＡ）に適合し、符号化されたメッセージを受信し、その長さを互換性のない時間単位において正確に解釈するよう作動可能な方式に関する。
【０００２】
【従来の技術】
現行ＩＥＥＥ規格８０２．１１はパケットにおけるデータ伝送を提供する。各パケットはヘッダ又はオーバヘッド部分及びペイロード又はデータ部分を含む。オーバヘッド部分は初期同期化に関するプリアンブル、２進または直交位相シフトキーイングインジケータ、および、長さフィールドを含む。長さフィールドは、論理チャネル話中信号を上位層用に保持するためにマイクロセカンドで表したペイロードの継続期間を識別する。パケットは、例えばビット当たりのような記号当たり１１チップのバーカーコードを用いて拡散される。各ビットは１マイクロセカンドである。記号カウンタと同じ１マイクロセカンドのカウンタの具体化が簡単なことにより便利性が得られる。更に、１ビットが１マイクロセカンドに等しいので、長さフィールドは当該パケットのデータ部分を受信するために必要な時間に相当する。低速８０２．１１デバイスに関しては、ビットレートは１Ｍｂｐｓ（ＢＰＳＫ）または２Ｍｂｐｓ（ＱＰＳＫ）であるので、ペイロード内のビット数を長さフィールドから算定することは困難ではない。ただし、１ＭＢＰＳによって分割できない多重転送レートが用いられる場合には、計算は困難になる。本発明はこの難問を解決する。
【０００３】
【発明が解決しようとする課題】
ＩＥＥＥ規格８０２．１１を実現する現行ハードウェアとの互換性を必要とし、記号継続期間が異なる方式の場合には、衝突回避は効率的に実行することが問題となる。
【０００４】
【課題を解決するための手段】
本発明の総体的な目的は、ヘッダに用いられる個数と異なるビット当たりのチップ数を持ち、同時に、ヘッダに用いられるビットに関してペイロードのフィールドの長さを示すビットをペイロード内において検出するシステムおよび方法である。
【０００５】
本発明の他の目的は、バーカーシーケンスに１つのチップを加えることにより直交チップシーケンス信号を有するシステムおよび方法である。
【０００６】
本発明の更に追加的目的はＩＥＥＥ規格８０２．１１に適合し、かつＩＥＥＥ規格８０２．１１の下においてパケットに必用な受信時間に等しいか又は更に大きい受信時間を必用とするメッセージサイズを受信するプロプリエタリモードにおいて作動可能なパケット交換方式である。
【０００７】
本発明の更なる目的は、直交性を達成し、それによって衝突を回避するためのパケット交換方式である。
【０００８】
本発明によれば、ここに具体化され、かつ広範囲に亙って記述するように、ＣＳＭＡ／ＣＡ方式用の効率的な衝突回避サブシステム及び方法を含むパケット交換受信機の改良が提供される。パケット交換受信機は、初期同期化のためのプリアンブルを有するヘッダを用いて、ヘッダ及びペイロードを有するパケットを受信する。前記パケットはヘッダに含まれる複数の第１ビットおよびペイロードに含まれる複数の第２ビットを含む。ヘッダ内の各第１ビットは、チップレートにおいて、第１ビット当たりの第１チップ数によりスペクトラム拡散処理される。ペイロード内の各第２ビットは、チップレートにおいて、第２ピット当たりの第２チップ数によりスペクトラム拡散処理される。前記第１ビットをスペクトラム拡散処理するためのチップシーケンス信号に関するチップレートは、前記第２ビットをスペクトラム拡散処理するために用いられるチップレートと同じである。前記ヘッダは、第１ビット数によるペイロードの長さを示す長さフィールドを含む。
【０００９】
衝突回避サブシステムは、ヘッダ回路、第１チップカウンタ、第２のチップカウンタ、メモリ、及び、プロセッサを含む。前記ヘッダ回路は、ヘッダ内の前記プリアンブルに同期し、前記ヘッダから長さフィールドを読み取る。ペイロードにおいて、前記第１チップカウンタはチップの第１数の複数の組をカウントし、それによって第１チップカウントを決定する。ペイロードにおいて、前記第２チップカウンタはチップの第２数の複数の組をカウントし、それによって第２チップカウントを決定する。前記メモリは、チップの第２数のカウントおよびチップの第１数のカウントを記憶するためのルックアップテーブルを有する。前記プロセッサは第１チップカウントを第２チップカウントと比較し、第１チップカウント、第２チップカウント、および、ルックアップテーブルから、長さフィールドからの指定されたバックアップ継続期間において、第２チップカウンたによってカウントされるペイロードにおける最終第２ビット内に残るチップの第３数を決定する。受信機は、受信を何時停止するかを決定するために長さフィールドにおける値を使用し、衝突回避制御信号のオン状態において送信機の送信を停止する衝突回避制御信号を生成する。
【００１０】
更に、本発明は、初期同期化のためのプリアンブルおよびペイロード内の第１ビット数を示す長さフィールドを含むヘッダ及びペイロードを含むパケットを受信するパケット交換受信機と共に使用するための衝突回避方法を含む。前記ヘッダは、第１ビット当たりの第１チップ数によってスペクトラム拡散処理された各第１ビットを有する複数の第１ビットを含む。前記ペイロードは第１ビット当たりの第２チップ数によってスペクトラム拡散処理された各第２ビットを有する複数の第２ビットを含む。
【００１１】
本方法は、前記プリアンブルに同期するステップおよび前記ヘッダから長さフィールドを読み取るステップを含む。次に、本方法は、ペイロードにおいて、第１チップカウンタを用いて第１チップ数の組をカウントするステップを含み、前記第１チップ数の各組は１ビットを構成する。次に、本方法は、ペイロードにおいて、第２チップカウンタを用いて第２チップ数の組をカウントするステップを含み、前記第２チップ数の各組はビット１を構成するが、前記第２チップ数の各組は前記第１チップ数の各組におけるチップ数よりも大きい数のチップを含む。次に、本方法は、第１チップカウントと第２チップカウントを比較するステップを含み、ルックアップテーブルおよび第１チップカウントと第２チップカウントの比較から、長さフィールドからの指定バックアップ継続期間における、第２チップカウンタによってカウントされる最終第２ビットに残る第３チップ数を決定するステップを含む。
【００１２】
本発明の追加的な目的および利点は後続する記述にその一部分が記載され、また、その一部分は前記記述から明白であるか、或いは、本発明の実施によって学習可能である。更に、本発明の目的および利点は、添付請求の範囲において特に指摘されている手段および組合わせによって理解および達成可能である。
【００１３】
【発明の実施の形態】
本発明の好ましい実施形態について、添付図面に示す例を参照しながら詳細に説明することとする。ここに、幾つかの図面を通じて同様のエレメントには同様の参照番号が用いられる。
【００１４】
本発明は、スペクトラム拡散パケット交換方式と共に使用するための２進または直交振幅変調（ＱＡＭ）スペクトラム拡散信号を用いた新規な衝突回避サブシステムを提供する。
【００１５】
好ましい一実施例における２進スペクトラム拡散信号はヘッダを含み、第１多重チャネルスペクトラム拡散信号であっても差し支えないペイロードがこれに時間的に追従する。ヘッダはペイロード、即ち、多重チャネルスペクトラム拡散信号と連結される。ここで使用する「ヘッダ」は信号のオーバヘッド部分を含むことが定義されている。図１に示すように、このオーバヘッド部分は、少なくとも、信号パケットの初期同期化のためのプリアンブル、２進Ｂまたは直交Ｑ変調振幅変調用インディケータ、および、多重チャネルスペクトラム拡散信号におけるビット数を識別する長さフィールドを含む。
【００１６】
ヘッダは、当該技術分野において周知の技法を用いて、チップシーケンス信号を伴ったヘッダ記号シーケンス信号のスペクトラム拡散処理から生成される。ヘッダ記号シーケンス信号は事前に定義された記号のシーケンスである。ヘッダ記号シーケンス信号は一定の値、即ち、一連のビット１または記号、または、一連のビット０または記号、または、交互配置されたビット１とビット０または交流配置された記号、または、疑似ランダム記号列、または、必要に応じて、他の事前に定義されたシーケンスであっても差し支えない。チップシーケンス信号はユーザにより定義され、一般に実際ニハヘッダ記号シーケンス信号と共に用いられる。好ましい実施例において、チップシーケンスは長さが１１のバーカーシーケンスから得られる。
【００１７】
ペイロードにおいて、当該ペイロードの各スペクトラム拡散チャネル、即ち、２進スペクトラム拡散信号の多重チャネルスペクトラム拡散信号部分は、それぞれのチップシーケンス信号を伴ったサブデータシーケンス信号のスペクトラム拡散処理によって当該技術分野においてヘッダ用に使用される周知の技法から同様に生成される。サブデータシーケンス信号はデータ、またはデータに変換されたアナログ信号、信号情報、またはデータ記号またはビットの他のソースから生成可能である。チップシーケンス信号はユーザ定義であっても差し支えなく、複数のスペクトラム拡散チャネル生成に用いられる他のチップシーケンス信号に直交することが好ましい。図２は、スペクトラム拡散信号のペイロード部分を示す。
【００１８】
好ましい実施例におけるＱＡＭスペクトラム拡散信号は第１ヘッダを含み、第１多重チャネルスペクトラム拡散信号であっても差し支えない第１ペイロードがこれに時間的に後続し、更に、第２のヘッダを含み、第２多重チャネルスペクトラム拡散信号であっても差し支えない第２ペイロードがこれに時間的に後続する。前記の第１および第２ヘッダは、それぞれ、第１および第２多重チャネルスペクトラム拡散信号と連結される。ここで使用する「ヘッダ」は信号のオーバヘッド部分を含むことが定義されている。図１に示すように、このオーバヘッド部分は、少なくとも、信号パケットの初期同期化のためのプリアンブル、２進Ｂまたは直交Ｑ変調振幅変調用インディケータ、および、多重チャネルスペクトラム拡散信号におけるビット数を識別する長さフィールドを含む。
【００１９】
ヘッダは、当該技術分野において周知の技法を用いて、チップシーケンス信号を伴ったヘッダ記号シーケンス信号のスペクトラム拡散処理から生成される。ヘッダ記号シーケンス信号は事前に定義された記号のシーケンスである。ヘッダ記号シーケンス信号は一定の値、即ち、一連のビット１または記号、または、一連のビット０または記号、または、交互配置されたビット１とビット０または交流配置された記号、または、疑似ランダム記号列、または、必要に応じて、他の事前に定義されたシーケンスであっても差し支えない。チップシーケンス信号はユーザにより定義され、一般に実際ニハヘッダ記号シーケンス信号と共に用いられる。好ましい実施例において、チップシーケンスは長さが１１のバーカーシーケンスから得られる。
【００２０】
ペイロードにおいて、ＱＡＭスペクトラム拡散信号の第１および第２の重チャネルスペクトラム拡散信号部分の各々はそれぞれのチップシーケンス信号を伴ったサブデータシーケンス信号のスペクトラム拡散処理によって当該技術分野においてヘッダ用に使用される周知の技法から同様に生成される。サブデータシーケンス信号はデータ、またはデータに変換されたアナログ信号、信号情報、またはデータ記号またはビットの他のソースから生成可能である。チップシーケンス信号はユーザ定義であっても差し支えなく、複数のスペクトラム拡散チャネル生成に用いられる他のチップシーケンス信号に直交することが好ましい。図２は、スペクトラム拡散信号のペイロード部分を示す。
【００２１】
ＱＡＭパケット交換方式おいて、各パケット送信機は、送信機メモリ手段、エンコーダ手段、デマルチプレックサ手段、送信機スペクトラム拡散手段、コンバイナ手段、ヘッダ手段、および、送信機サブシステム手段を含む。前記エンコーダ手段は送信機メモリ手段に結合される。前記エンコーダ手段に結合される前記デマルチプレックサ手段は複数の出力を有する。前記送信機スペクトラム拡散手段は前記デマルチプレックサ手段の複数の出力に結合される。コンバイナ手段は、送信機スペクトラム拡散手段とヘッダ手段との間に結合される。
【００２２】
送信機メモリ手段はデータ入力に結合され、前記データ入力からのデータを記憶する。前記エンコーダ手段は送信機メモリ手段からのデータを符号化済みデータとして符号化する。前記デマルチプレックサ手段は符号化済みデータを複数の第１サブデータシーケンス信号と複数の第２サブデータシーケンス信号とに逆多重化し、それぞれのサブデータシーケンス信号は前記デマルチプレックサ手段のそれぞれの出力に現れる。
【００２３】
前記の送信機スペクトラム拡散手段は複数の第１サブデータシーケンス信号の各々、および、それぞれのチップシーケンス信号を伴った複数の第２サブデータシーケンス信号の各々をスペクトラム拡散処理する。送信機スペクトラム拡散手段の出力は複数の第１スペクトラム拡散チャネルおよび複数の第２スペクトラム拡散チャネルであり、各スペクトラム拡散チャネルは前記デマルチプレックサ手段の出力の１つに対応する。コンバイナ手段は、複数の第１スペクトラム拡散チャネルを第１多重チャネルスペクトラム拡散信号として、また、複数の第２スペクトラム拡散チャネルを第２多重チャネルスペクトラム拡散信号として代数的に組み合わせる。前記ヘッダ手段は第１ヘッダを前記第１多重チャネルスペクトラム拡散信号に連結し、また、第２ヘッダを前記第２多重チャネルスペクトラム拡散信号に連結する。第１ヘッダ及び第２ヘッダはそれぞれチップシーケンス同期化に関するプリアンブルを有する。第１パケットスペクトラム拡散信号および第２パケットスペクトラム拡散信号はヘッダ手段の出力に現れる。送信機サブシステム手段は、搬送周波数において、第１パケットスペクトラム拡散信号および第２パケットスペクトラム拡散信号を、通信チャネルにより、電波を使用し、ＱＡＭスペクトラム拡散信号として伝送する。
【００２４】
パケット受信機の各々は、翻訳手段、ヘッダ検出手段、衝突回避手段、受信機スペクトラム拡散手段、多重化手段、復号化手段、および、受信機メモリ手段を含む。前記翻訳手段は前記通信チャネルに結合される。前記ヘッダ検出手段は、受信機スペクトラム拡散手段と衝突回避手段との間に結合される。受信機スペクトラム拡散手段は翻訳手段および多重化手段に結合される。前記復号手段は多重化手段と受信機メモリ手段との間に結合される。受信機メモリ手段の出力にはデータが現れる。
【００２５】
翻訳手段は、受信したＱＡＭスペクトラム拡散信号を搬送周波数から処理周波数に変換する。処理周波数は無線周波数（ＲＦ）、中間周波数（ＩＦ）、ベースバンド周波数、または、データ処理用として望ましい周波数であって差し支えない。
【００２６】
ヘッダ検出手段は、処理周波数における第１ヘッダ及びＱＡＭスペクトラム拡散信号に埋め込まれた第２信号を検出する。ヘッダ検出手段は、第１ヘッダおよび第２ヘッダの検出に応答して、ヘッダ検出信号を出力する。
【００２７】
衝突回避手段はヘッダ内のプリアンブルに同期し、当該ヘッダから長さフィールドを読み取る。第１および第２チップカウントおよびルックアップテーブルを用いて、衝突回避手段は衝突回避信号を生成する。
【００２８】
受信機スペクトラム拡散手段は第１多重チャネルスペクトラム拡散信号およびＱＡＭスペクトラム拡散信号内に埋め込まれた第２多重チャネルスペクトラム拡散信号を複数の第１スペクトラム拡散信号および複数の第２スペクトラム拡散信号として逆拡散する。多重化手段は複数の第１スペクトラム拡散信号および複数の第２スペクトラム拡散信号を符号化されたデータとして多重化する。復号手段は符号化されたデータを復号し、受信機メモリ手段は復号手段からのデータを記憶し、データを出力する。
【００２９】
図３に示す代表的構成において、送信機メモリ手段は送信機先入れ先出し（送信機ＦＩＦＯ）メモリ４１として具体化される。当該技術分野において周知のように、送信機ＦＩＦＯメモリ４１はランダムアクセスメモリ（ＲＡＭ）または他のメモリコンポネントを用いても差し支えない。送信機ＦＩＦＯメモリ４１はディジタル信号プロセッサ（ＤＳＰ）の一部分、或いは、特定用途集積回路（ＡＳＩＣ）の一部分であっても差し支えない。
【００３０】
アナログ信号の場合には、アナログをデータに変換するために送信機ＦＩＦＯメモリ４１への入力の前にＡ‐Ｄコンバータが挿入される。信号Ａ‐Ｄコンバータはアナログ信号を多重水準値の１つに変換するか、または、１ビットＡ‐Ｄコンバータ、即ち、ハードリミッタであっても差し支えない。
【００３１】
エンコーダ手段はエンコーダ４２として具体化される。エンコーダ４２は暗号化装置または他のプライバシデバイスであっても差し支えない。エンコーダ及びプライバシデバイスは、データの暗号化またはスクランブル用とあいて当該技術分野において周知である。保安が最重要項目でない場合には、リニアシフトレジスタから生成されるビットシーケンス信号のモジューロ２加算技法を用いてプライバシの保持が達成可能である。プライバシが高度の重要性を持つ場合には、例えば、データ暗号化規格（ＤＥＳ）アルゴリズムから生成される暗号化シーケンスを用いることも可能である。
【００３２】
エンコーダ４２は送信機ＦＩＦＯメモリ４１からのデータを符号化済みデータとして符号化する。符号化プロセスは、任意の暗号化デバイスを使用することにより、プライバシデバイス、または、コード化されたデータとして特定のデータチャネルを一意的に区別する他のデバイスを含むことも可能である。ここで使用される「符号化データ」という用語は、プライバシ保持のために暗号化されるか、または、スクランブルされたデータを広範囲に亙って意味するものとする。ただし、プライバシは符号化されたデータを必ずしも必要としない。符号化されたデータは、第１ＱＡＭスペクトラム拡散信号と第２ＱＡＭスペクトラム拡散信号を区別するために役立つ。
【００３３】
デマルチプレックス手段はデマルチプレックサ４４として具体化される。デマルチプレックサ４４は直列−並列コンバータとして具体化可能である。デマルチプレックサ４４の複数の第１出力と複数の第２出力に分割される。デマルチプレックサ４４の各出力は符号化された信号のデマルチプレクスされた部分を含む。
【００３４】
送信機スペクトラム拡散手段はチップシーケンス手段および複数の第１プロダクトデバイス５１、５２、５８と複数の第２プロダクトデバイス１５１、１５２、１５８として具体化される。チップシーケンス手段は複数のチップシーケンス信号を生成するチップシーケンスゼネレータ３９として具体化可能である。
【００３５】
その代りに、トランスミッタ送信機スペクトラム拡散手段は、複数のチップシーケンス信号を記憶するためにデマルチプレックサ４４の複数の出力とメモリデバイスとの間に結合された複数のＥＸＣＬＵＳＩＶＥ−ＯＲゲートとして具体化可能である。この実施例において、メモリデバイスはそれぞれのサブデータシーケンス信号に応答してそれぞれのチップシーケンス信号を出力する。
【００３６】
第３の代替案は、適当な検出器を備えたメモリデバイスとして具体化された送信機スペクトラム拡散手段を含み、その結果、特定のデータ記号またはデマルチプレックサの特定出力の出力におけるデータビットに応答して、チップシーケンス信号が前記のデータ記号またはデータビットに代置される。送信機スペクトラム拡散手段は複数のチップシーケンス信号を出力することのできる当該技術分野において周知の他の技術としても具体化可能である。
【００３７】
組み合わせ手段は、第１コンバイナ４５および第２コンバイナ１４５として具体化可能であり、ヘッダ手段は、第１ヘッダをデータと連結するための第１ヘッダデバイス４６、および、第２ヘッダをデータと連結するための第２ヘッダデバイス１４６として具体化され、送信機サブシステム手段は送信機サブシステムとして具体化される。メモリ１４４は、第１ヘッダデバイス４６および第２ヘッダデバイス１４６によって用いられるヘッダを記憶することが出来る。ヘッダを記憶するためのメモリは第１ヘッダデバイス４６および第２ヘッダデバイス１４６の一部分として含まれても差し支えない。その代りに、当該技術分野において周知のように適当なタップを備えたシフトレジスタはヘッダを生成可能である。
【００３８】
送信機サブシステムは、第１多重チャネルスペクトラム拡散信号を搬送周波数へシフトするためのオッシレータ４９および同位相乗算器デバイス４８、第２多重チャネルスペクトラム拡散信号を搬送周波数へシフトするために９０度移相デバイス１４７を介してオッシレータ４９に結合される直交位相乗算器デバイス１４８、通信チャネルを介して信号を伝送するための当該技術分野において周知のコンバイナ５２および電力増幅器５９、及び／又は、他の回路を含む。ＱＡＭスペクトラム拡散信号はアンテナ６０を用いて伝送される。ＱＡＭ変調機器６７は鎖線内のエレメントを含む。
【００３９】
図３に示すように、エンコーダ４２は、送信機ＦＩＦＯメモリ４１とデマルチプレックサ４４との間に結合される。チップシーケンスゼネレータ３９は複数の第１プロダクトデバイス５１、５２、５８および複数の第２プロダクトデバイス１５１、１５２、１５８に結合される。第１コンバイナ４５は複数の第１プロダクトデバイス５１、５２、５８と第１ヘッダデバイス４６との間に結合され、第１ヘッダデバイス４６は同位相乗算器デバイス４８に結合される。第２コンバイナ１４５は複数の第２プロダクトデバイス１５１、１５２、１５８、と第２ヘッダデバイス１４６との間に結合され、第２ヘッダデバイス１４６は直交位相乗算器デバイス１４８に結合される。
【００４０】
送信機ＦＩＦＯメモリ４１はデータ入力からデータを受け取り、そのデータを記憶する。送信機ＦＩＦＯメモリ４１に記憶された第１データは送信機ＦＩＦＯメモリ４１から出力された第１データである。
【００４１】
エンコーダ４２は送信機ＦＩＦＯ４１からのデータを符号化する。エンコーダ４２はプライバシタイプの符号化を用いてデータを符号化、即ち、データをスクランブルするか又は暗号化する。従って、符号化されたデータはスクランブルされるか又は暗号かされたデータである。
【００４２】
エンコーダ４２は異なるユーザからのデータを区別するために必要である。符号化されたデータを解読するための適当なキーを用いることにより、特定のユーザからのデータは他のユーザからのデータと区別される。従って、１つのユーザチャネルが特定のチップシーケンスによって定義される場合には、データの符号化は、他の多重チャネルスペクトラム拡散方式と異なり、１つのユーザチャネルを定義することである。エンコーダ４２を用いてデータをコード化することにより、１つの共通組のチップシーケンス信号を全てのユーザによって使用することが可能であり、フィルタ又は相関器を整合するコストが軽減される。この場合、受信機において、各ユーザ用に異なる組の整合フィルタまたは相関器を必要とせず、その代りに、全てのユーザからの多重チャネルスペクトラム信号を逆拡散（デスプレディング）するために１組の整合フィルタまたは相関器が必要であるので、コストの軽減が達成される。
【００４３】
デマルチプレックサ４４はコード化されたデータを、デマルチプレックサ４４のそれぞれの出力においてそれぞれのサブデータシーケンス信号を伴った複数の第１サブデータシーケンス信号と複数の第２サブデータシーケンス信号に逆多重化する。一般に、複数の第１サブデータシーケンス信号はデマルチプレックサ４４から出力されたデータシーケンス信号の半分であり、複数の第２サブデータシーケンス信号はデマルチプレックサ４４から出力されたデータシーケンス信号のもう一方の半分である。
【００４４】
チップシーケンスゼネレータ３９は複数のチップシーケンス信号を生成する。複数のチップシーケンス信号の各チップシーケンス信号は前記複数のチップシーケンス信号のうちの他のチップシーケンス信号との相関度が低く、前記複数のチップシーケンス信号のなかの他のチップシーケンス信号に直交することが好ましい。
【００４５】
データ拡散の用いられるチップシーケンスは必ずしも疑似ノイズシーケンスである必要はない。好ましい実施例において、チップシーケンスは長さ１１のバーカーシーケンスから求められ、各バーカーシーケンスは長さ１１の元のバーカーシーケンスのシフトである。バーカーシーケンスを直交設定するためには、長さ１１の元のバーカーコードの各シフトは１を用いて増補される。その結果、ビット当たり１２チップとなる。この増補は、本発明の衝突回避サブシステムの第２モードによって用いられる。
【００４６】
好ましい実施例において、チップシーケンスゼネレータ３９は、疑似ランダムコードシーケンスとの組み合わせによってバーカーシーケンスから特定のチップシーケンス信号を生成する。従って、バーカーシーケンスは同じ疑似ランダムシーケンスが乗ぜられる。疑似ランダムシーケンスと共にバーカーシーケンスを使用すると、対多重通路保護ならびに一層良好な相互相関が与えられる。
【００４７】
【表１】

Figure 0004295404
【００４８】
表１のマトリックスはバーカーシーケンス集合を示す。各行は当該行の回転によって得られるバーカーシーケンスである。前記の回転は第２エレメントから第１２エレメントまでに限って影響する。第１エレメントは同じ状態を維持し、「１」であり、これは、バーカーシーケンスを直交させる増補記号である。
【００４９】
図４に示すように、受信機において、翻訳手段は、オッシレータ６３および周波数固定ループ７０を備えた翻訳デバイス６２として示される。ヘッダ検出手段は、整合フィルタ及び収集回路１１内に所在する複数のヘッダ整合フィルタ積分器として具体化される。衝突回避手段は衝突回避サブシステム９０として具体化される。受信機スペクトラム拡散手段は、整合フィルタ及び収集回路１１の中に所在する複数のデータ整合フィルタを含み、多重化手段はマルチプレクサ８０として具体化され、復号手段はデコーダ８１として具体化される。受信機メモリ手段は受信機先入れ先出し（受信機ＦＩＦＯ）メモリ８２として具体化される。
【００５０】
翻訳デバイス６２はアンテナ７７を介して通信チャネルに、また、増幅器６４を介して整合フィルタ及び収集回路１１結合される。翻訳デバイス６２はオッシレータ６３に結合され、オッシレータ６３は周波数固定ループ７０に結合される。整合フィルタ及び収集回路１１内の複数のヘッダ整合フィルタ積分器は周波数固定ループ７０に結合される。衝突回避サブシステム９０は、整合フィルタ及び収集回路１１内のヘッダ整合フィルタ積分器に結合される。整合フィルタ及び収集回路１１内の複数の第１及び第２データ整合フィルタは翻訳デバイス６２とマルチプレクサ８０との間に結合される。デコーダ８１は、マルチプレクサ８０と受信機ＦＩＦＯメモリ８２との間に結合される。
【００５１】
翻訳デバイス６２は、受信したＱＡＭスペクトラム拡散信号を搬送周波数から処理周波数へ変換する。翻訳デバイス６２は、本開示においては搬送周波数で変調された受信ＱＡＭスペクトラム拡散信号である情報信号をＩＦ又はベースバンドに変換するための、当該技術分野において周知のミキサであってもさしつかえない。処理周波数はＲＦ、ＩＦ、ベースバンド周波数、又は、デジタル信号プロセッサ用として所要の他の周波数であっても差し支えない。受信ＱＡＭスペクトラム拡散信号をシフトするための信号はオッシレータ６３によって生成される。ＱＡＭスペクトラム拡散信号は同位相成分および直交位相成分に処理される。
【００５２】
本発明の衝突回避サブシステム９０は２つのモードにおいて作動する。第１のモードはＩＥＥＥ規格８０２．１１に適合し、ただ１つのシーケンス、即ち長さ１１の元のバーカーコードを使用する。このモードにおいて維持されるデータレートは１および２Ｍｂｐｓである。第２のモードはヘッダ用にバーカーコードを用いるが、ペイロード用に第１２番目のチップを用いてコードが増補される。第２のモードにおいて維持されるデータレートは最大２０．１７Ｍｂｐｓに達する。この実施例において、最大データレートは４．８３Ｍｂｐｓである。帯域幅の拡張なしに高いデータレートが得られる。両方モードは同じクロック（チップ）レートを用いる。これは、チップの具体化例における利点である。
【００５３】
第２のモードにおいて、衝突回避サブシステム下の好ましい実施例においては、ヘッダ用の長さ１１の元のバーカーコードまたはパケットのオーバヘッド部分を用いてランダムデータが拡大される。入力データはチップ当たり２サンプルのレートでサンプリングされる。ただし、パケット信号のでーた部分またはペイロードに関しては、好ましい実施例において、データはバーカーコードに１チップを加えて、即ち、ビット当たり１２チップによって拡大される。この場合、第１２番目のチップはバーカーシーケンスを直交させる。
【００５４】
第２のモードにおいて受信する場合には、衝突回避サブシステムは、パケットのオーバヘッド部分から、長さフィールド、または、ペイロードにおけるビット数を得る。長さフィールドは、ＩＥＥＥ規格８０２．１１に従い、マイクロセカンド単位でペイロード受信に関する時間も識別する。第２のモードにおいては、チップの継続期間は、ＩＥＥＥ規格に従って第１モードにおいて作動している場合と同じである。その結果、ビット当たり１２チップで拡散している場合には、長さフィールドは、ペイロードの受信に要する時間を示さない。ビット当たり１２のチップが在る場合にペイロードにおけるビット数を決定するために、本発明は２つのカウンタとルックアップテーブルを使用して、衝突回避制御信号を生成する。
【００５５】
図５に示すように、本発明の衝突回避サブシステムはヘッダ回路１９、第１チップカウンタ２０、第２チップカウンタ２１、メモリ２２、及び、プロセッサ２３として具体化可能である。第１と第２チップカウンタはメモリ２２に結合される。プロセッサ２３は第１チップカウンタ２０、第２チップカウンタ２１、及び、メモリ２２に結合される。
【００５６】
衝突回避サブシステムが、ヘッダ及びペイロードを有するパケットを受信すると、当該ヘッダは初期同期化に関するプリアンブルを含む。当該パケットは、ヘッダ内の複数の第１ビットおよびペイロード内の複数の第２ビットを含む。ヘッダ内の各第１ビットは、チップレートにおいて、第１ビット当たりの第１チップ数によりスペクトラム拡散処理される。ペイロード内の各第２ビットはスペクトラム拡散第２ビットである。第１ビットをスペクトラム拡散処理するためのチップシーケンス信号に関するチップレートは、第２ビットをスペクトラム拡散処理するために用いられるチップレートと同じである。前記ヘッダは、第１ビット数によりペイロードの長さを示す長さフィールドを持つ。
【００５７】
ヘッダ回路１９はヘッダ内のプリアンブルに同期し、ヘッダから長さフィールドを読み取る。第１チップカウンタ２０は、ペイロード内における、チップの第１数の複数の組をカウントし、それによって第１チップカウントを決定する。第２チップカウンタ２１は、ペイロード内における、チップの第２数の複数の組をカウントし、それによって、第２のチップカウントを決定する。メモリ２２は、チップの第２数のカウントおよびチップの第１数のカウントを記憶するためのルックアップテーブルを持つ。プロセッサ２３は第１チップカウントと第２チップカウントとを比較し、がおよび決定する番目秒する。第１チップカウント、第２チップカウント、及び、メモリ２２内のルックアップテーブルから、長さフィールドからの指定されたバックアップ期間において、第２チップカウンタ２１によってカウントされる最後の第２ビット内に残る第３数を決定する。
【００５８】
第１チップカウンタ２０はバーカーコードチップカウンタとして具体化可能である。第１チップカウンタ２０は、ＩＥＥＥ規格に従い、入来パケットに応答して１１チップ毎にカウントする。１１個のチップの各組が１マイクロ秒間に受信される。第１モードで作動している場合には、１１個のチップの各組は１ビットを示す。第１チップカウンタは、長さフィールドにおいてペイロードを受信する。
【００５９】
第２チップカウンタ２１はバーカーコード＋１チップカウンタとして具体化可能である。第２チップカウンタ２１は、入来パケットに応答して、１２チップ毎にカウントする。第２モードにおいて作動している場合には、１２個のチップの各組が１ビットを表す。ただし、チップ継続期間は第１モード作動中の場合と同じであるので、１ビットを受け取るために必要な時間は１マイクロ秒より大きい。
【００６０】
各パケットのオーバヘッド部分は長さフィールドを識別する。ＩＥＥＥ規格の下においては、長さフィールドはペイロード内のビット数を示し、同様に当該ペイロードを受け取るマイクロ秒数を示す。長さフィールドによって示されるペイロードの受信時間は延長可能でない。
【００６１】
長さフィールドは設定されているので、最終ビットの端部において受信を停止するためには、ビット当たり１２チップにおけるペイロードビット数を決定することが必要である。本発明は、ルックアップテーブルを備えたメモリ２２を用いてこの決定を行う。他の方法を使用することもできるが、ルックアップテーブルは高価な処理時間を節減し、本発明を簡素化する。
【００６２】
図６に代表的に示すように、ルックアップテーブルはゼロから１１までの反復的なサイクルを含む。第２チップカウンタによってカウントされる最終第２ビットにおいて読取られるように残されているチップの数を示すために、事前設定されたバックアップ継続時間の入力に応答して、この表が読取られる。事前設定されたバックアップ期間は、ルックアップテーブルを参照する長さフィールドの端部に先立つマイクロ秒数である。事前設定されたバックアップ期間において読取られたチップ数は最終第２ビットに残っているチップ数を識別する。ルックアップテーブルの出力は衝突回避制御信号である。
【００６３】
衝突回避制御信号は受信機への入力であり、受信機に長さフィールド内受信を何時停止するかを告げる。最終第２ビット内に残っているチップ数を識別することによって、受信機はチップ数を読み取り、その後で受信を停止することが可能であり、それによって、ビット当たり１１チップ標準と本発明のビット当たりプロプラエタリ１２チップとの間の差によって作られるあらゆる不要なチップの受信を回避できる。
【００６４】
本衝突回避サブシステム下の第２モードによって提供される主要な利点はパケットの直交性およびその結果として達成される衝突回避である。
【００６５】
図３において、複数の第１プロダクトデバイス５１、５２、５８、及び、複数の第２プロダクトデバイス１５１、１５２、１５８は、例えば、デマルチプレックサ４４の複数出力とチップシーケンス手段との間に結合される複数のＥＸＣＬＵＳＩＶＥ−ＯＲゲートとそて具体化可能である。各ＥＸＣＬＵＳＩＶＥ−ＯＲゲートは、デマルチプレックサからのそれぞれのサブデータシーケンス信号にチップシーケンスゼネレータ３９からのそれぞれのチップシーケンス信号を乗算する。
【００６６】
複数の第１デバイス５１、５２、５８は複数の第１サブデータシーケンス信号の各々にチップシーケンスゼネレータ３９からのそれぞれのチップシーケンス信号を乗算する。複数の第１プロダクトデバイス５１、５２、５８の出力において、複数の第１スペクトラム拡散チャネルがそれぞれ所在する。複数の第２デバイス１５１、１５２、１５８は複数の第２サブデータシーケンス信号の各々にチップシーケンスゼネレータ３９からのそれぞれのチップシーケンス信号を乗算する。複数の第２プロダクトデバイス１５１、１５２、５８１の出力において、複数の第２スペクトラム拡散チャネルがそれぞれ所在する。特定のスペクトラム拡散チャネルは特定のサブデータシーケンス信号をスペクトラム拡散処理するために使用されたチップシーケンス信号によって識別される。複数の第１サブデータシーケンス信号を乗算するために用いられる複数のチップシーケンス信号のは、複数の第２サブデータシーケンス信号を乗算するためにも使用可能である。その代りに、複数の第１チップシーケンス信号が、複数の第１サブデータシーケンス信号を乗算するために使用可能であり、複数の第２チップシーケンス信号が、複数の第２チップシーケンス信号と異なるの複数の第１チップシーケンスを用いて、複数の第２サブデータシーケンス信号を乗算するために使用可能である。
【００６７】
第１コンバイナ４５は複数第１のスペクトラム拡散チャネルを代数的に組み合わせ、組合わされた信号を第１多重チャネルスペクトラム拡散信号として出力する。システムの性能を有意に劣化させることなしに、ある程度の非線形処理が包含される可能性はあるとしても、第１コンバイナ４５は複数の第１スペクトラム拡散チャネルを線形組み合わせすることが好ましい。
【００６８】
第２コンバイナ１４５は複数の第２スペクトラム拡散チャネルを代数的に組み合わせ、組合わされた信号を第２多重チャネルスペクトラム拡散信号として出力する。システムの性能を有意に劣化させることなしに、ある程度の非線形処理が包含される可能性はあるとしても、第２コンバイナ１４５は複数の第２スペクトラム拡散チャネルを線形組み合わせすることが好ましい。
【００６９】
第１ヘッダデバイス４６は第１ヘッダを第１多重チャネルスペクトラム拡散信号に連結する。第１パケットスペクトラム拡散信号が第１ヘッダデバイス４６の出力に現れる。第１ヘッダは、受信機におけるチップシーケンス同期化用プリアンブルを含む。
【００７０】
第２ヘッダデバイス１４６は第２ヘッダを第２多重チャネルスペクトラム拡散信号に連結する。第２パケットスペクトラム拡散信号が第２ヘッダデバイス１４６の出力に現れる。第２ヘッダは、受信機におけるチップシーケンス同期化用プリアンブルを含む。
【００７１】
同位相乗算器デバイス４８は、搬送周波数の同位相成分として第１パケットスペクトラム拡散信号を搬送周波数にシフトする。直交位相乗算器デバイス１４８は第２パケットスペクトラム拡散信号を直交位相成分として搬送周波数にシフトする。
【００７２】
コンバイナ５２は、同位相成分としての第１パケットスペクトラム拡散信号と直交位相成分としての第２パケットスペクトラム拡散信号とを組み合わせ、ＱＡＭスペクトラム拡散信号を生成する。送信機は、通信チャネルを介して電波を使用し、ＱＡＭスペクトラム拡散信号を搬送周波数において伝送する。パケット送信機の送信機サブシステムは適当なフィルタ、電力増幅器５９、及び、アンテナ６０に結合された整合回路を含む。更に、送信機サブシステムはパケットスペクトラム拡散信号を送信前にハードリミッティングするためにハードリミッタを含んでも差し支えない。
【００７３】
本発明は、入来データのコヒーレントならびに微分的コヒーレント検波を実施できる。入来データはＱＰＳＫまたはＢＰＳＫ変調される。図７におけるモードが用いられた場合には、個別チャネルはＢＰＳＫおよびＱＰＳＫ変調され、これらは、伝送用にＱＡＭスペクトラム拡散信号として組合わされ、伝送される。受信機において、複数のデータ整合フィルタは、ＱＰＳＫ信号である個別成分を分離する。
【００７４】
図７に示すように、整合フィルタおよび収集回路１１は、複数のデータ整合フィルタ１１１、１１２、１１３、および複数のヘッダ整合フィルタ積分器１１７、１１８、１１９を含んでも差し支えない。複数のデータ整合フィルタ１１１、１１２、１１３は、複数の絶対値微分検波器１１４、１１５、１１６を介して、それぞれ、複数のヘッダ整合フィルタ積分器１１７、１１８、１１９に結合される。複数のヘッダ整合フィルタ積分器１１７、１１８、１１９は通路選択および収集決定論理１２０に結合される。通路選択および収集決定論理１２０および複数のデータ整合フィルタ１１１、１１２、１１３の出力はマルチプレクサ８０を介して結合される。複数のデータ整合フィルタ１１１、１１２、１１３および複数のヘッダ整合フィルタ積分器１１７、１１８、１１９はＱＡＭスペクトラム拡散信号の同位相および直交位相成分用整合フィルタ積分器を含む。
【００７５】
複数のデータ整合フィルタ１１１、１１２、１１３は、チップシーケンスゼネレータ３９によって生成される複数のチップシーケンス信号にそれぞれ整合する複数のインパルス応答を持つ。規格に従って作動中は、複数のデータ整合フィルタは各々長さ１１のバーカーコードのシフトに整合されるので、複数のデータ整合フィルタは論理的に検討することが出来る。受信したＱＡＭスペクトラム拡散信号がチップ当たり２倍のレートでサンプリングされ、コードに１１個のチップが含まれる場合には、このモードにおいて２２の可能なシフトがあり、従って、整合した２２個のフィルタがある。
【００７６】
複数のデータ整合フィルタ１１１、１１２、１１３は複数のデジタル整合フィルタ、複数のＳＡＷデバイス、プロセッサ又はＡＳＩＣにおいて作動するソフトウェアとして具体化可能である。複数のデータ整合フィルタ１１１、１１２、１１３は、同位相成分からＱＡＭスペクトラム拡散チャネルに埋め込まれた複数の第１スペクトラム拡散チャネルを検出する。検出された複数の第１スペクトラム拡散チャネルはそれぞれ複数の第１サブデータシーケンス信号である。複数のデータ整合フィルタ１１１、１１２、１１３は、直交位相成分から複数の第２スペクトラム拡散チャネルを検出する。検出された複数の第２スペクトラム拡散チャネルは複数の第２サブデータシーケンス信号である。既にのべたように、複数の第１スペクトラムチャネルはＱＡＭスペクトラム拡散信号の同位相成分にあり、複数の第２スペクトラムチャネルはＱＡＭスペクトラム拡散信号の直交位相成分にある。
【００７７】
複数の絶対値微分検波器１１４、１１５、１１６は、微分検出された複数の第１及び第２スペクトラム拡散チャネルの絶対値を決定する。可能性のある周波数オフセットの影響を除去するために、複数の絶対値微分検波器１１４、１１５、１１６は各データ整合フィルタの出力を処理する。
【００７８】
図７において、複数のヘッダー整合フィルタ積分器１１７、１１８、１１９は、処理周波数において、ＱＡＭスペクトラム拡散信号に埋め込まれて同位相成分から第１ヘッダおよびＱＡＭスペクトラム拡散信号に埋め込まれて直交位相構成分から第２ヘッダを積分し、かつ検出する。第１ヘッダと第２ヘッダおよびデータに関するチップシーケンス信号およびビット信号は全てのユーザに共通であるのでヘッダ整合フィルタ積分器は、全てのユーザからのＱＡＭスペクトラム拡散信号に埋め込まえた第１ヘッダ及び第２ヘッダを積分し、かつ検出することができる。複数の絶対値微分検波器１１４、１１５、１１６の各々の連続したＮ個の出力の大きさは、図７に示す複数のヘッド整合フィルタ積分器１１７、１１８、１１９、または、図８に示す複数の加算器１２４、１２５、１２６のどちらかによって合計される。次に、２２個の合計値のうちの最大出力に対応するヘッダ整合フィルタ積分器が、入来信号と同位相のヘッダ整合フィルタ積分器として選定される。
【００７９】
ここで使用される「ヘッダ整合フィルタ積分器」という用語は、第１ヘッダおよび第２ヘッダを検出するための１つ又は複数の整合積分器を意味する。複数のヘッダ整合フィルタ積分器１１７、１１８、１１９は複数のデジタル整合積分器、プロセッサまたはＡＳＩＣにおいて作動するソフトウェアとして具体化可能である。
【００８０】
第１ヘッダおよび第２ヘッダの検出に応答して、ヘッダ整合フィルタ積分器はヘッダ検出信号を出力する。ただし、ヘッダ検出信号を出力するためには、第１ヘッダまたは第２ヘッダのうちのただ１つだけが検出される必要がある。
【００８１】
通路選択および収集決定論理１２０は、複数のヘッダ整合フィルタ積分器１１７、１１８、１１９から選択し、ＱＡＭスペクトラム拡散信号の検出された通路をロックし、収集信号を出力する。収集信号はマルチプレクサ８０を通過する。
【００８２】
パケット収集の後で、データが、複数のデータ整合フィルタ１１１、１１２、１１３から検出され、マルチプレクサ８０を介して出力される。
【００８３】
整合フィルタおよび収集回路１１の代替を図８に示す。図８のデータ整合フィルタ１１１、１１２、１１３は図７の場合と同様に作動する。ただし、複数のヘッダ整合フィルタ積分器１１７、１１８、１１９は、それぞれ複数の加算器１２４、１２５、１２６へ接続された複数の絶対値微分検波器検１２１、１２２、１２３によって置き換えられる。複数の絶対値微分検波器１２１、１２２、１２３は第１ヘッダおよび第２ヘッダの各ビットの大きさを決定し、複数の加算器１２４、１２５、１２６は第１ヘッダおよび第２ヘッダのビットの大きさを効果的に加算するか又は積分する。通路選択および収集決定論理１２０は、図７に関連して述べたように作用する。
【００８４】
周波数固定されたループ７０は、ヘッダ検出信号に応答して周波数固定される。周波数固定されたループ７０はオッシレータ６３の周波数を受信したＱＡＭスペクトラム拡散信号の搬送周波数に固定する。周波数固定されたループおよびそれらの動作は、当該技術分野においては周知である。
【００８５】
衝突回避サブシステム９０は、ヘッダ検出信号に応答して、２つのモードのうちの１つにおいて作動する。第１モードはＩＥＥＥ規格８０２．１１に適合し、入来パケット信号のオーバヘッド及びデータ両方の部分に対して長さ１１の元のバーカーコードを使用する。第２モードは、ヘッダに対してバーカーコードを使用するが、ペイロードに関しては第１２番目のチップによってコードを増補する。
【００８６】
複数のチップシーケンス信号の各チップシーケンス信号は相互に異なる。但し、複数のチップシーケンス信号は全てのユーザに対して共通である。従って、複数のデータ整合フィルタ１１１、１１２、１１３は任意のユーザから複数のチップシーケンス信号を検出する事が出来る。
【００８７】
マルチプレクサ８０は複数の第１受信スペクトラム拡散チャネルおよび複数の第２受信スペクトラム拡散チャネルを受信した符号化済みデータとして多重化する。エラー無し環境における受信した符号化済みデータはパケット送信機において生成された符号化済みデータと同じである。マルチプレクサ８０は並列から直列へのコンバータとして具体化可能である。
【００８８】
デコーダ８１は受信した符号化済みデータを受信したデータとして復号する。各ユーザはプライバシの観点から異なるタイプの符号化作用を用いてを符号化するので復号することは、ユーザを相互に区別することである。例えば、第１ユーザと第２ユーザはそれぞれＤＥＳに関して第１キーおよび第２キーを用いて第１データ及び第２データを符号化することができる。その代りに、第１ユーザ及び第２ユーザは、線形シフトレジスタからビットのモジューロ２加算を用いて、それぞれ第１データ及び第２データを符号化しても差し支えない。線形レジスタの例において、第１ユーザは第１ビットシーケンスを生成するための第１組のタップまたは設定を利用し、第２ユーザは第２ビットシーケンスを生成するための第２組のタップまたは設定を利用する。従って、第２ビットシーケンスは第１ビットシーケンスと異なるはずである。
【００８９】
デコーダ８１が第１キーを用いて復号するように設定されている場合には、第１データはデコーダ８１の出力に現れ、復号されないデータがデコーダ８１の出力に現れるはずである。復号されないデータが存在する場合には、デコーダ８１によって拒絶されることになる。第１データが存在し、ヘッダまたはパケットのデータ部分における正しいデータシーケンスの存在によって検出された場合には、当該データは受信機ＦＩＦＯメモリ８２へパスされる。正しいデータシーケンスは、ビットの特定組合わせであり、適切な復号が行われことを示す。受信機ＦＩＦＯメモリ８２は受信したデータを記憶し、データは出力に現れる。
【００９０】
更に、本発明は、初期同期化のためのプリアンブルを含むヘッダおよびペイロード内の第１ビット数を示す長さフィールドを用いてヘッダ及びペイロードを含むパケットを受信するためにパケット交換受信機を使用する衝突回避方法を含む。この場合、ヘッダは、第１ビット当たりの第１チップ数によって処理された各第１ビットスペクトラム拡散を施した複数の第１ビットを含む。この場合、ペイロードは、第２ビット当たりの第２チップ数によって処理された各第２ビットスペクトラム拡散を施した複数の第２ビットを含む。
【００９１】
この方法は、プリアンブルに同期するステップおよびヘッダから長さフィールドを読み取るステップを含む。次に、この方法は、第１チップカウンタを用いて、ペイロードにおける第１チップ数の組数をカウントするステップを含み、第１チップ数の各組が１ビットを構成する。次に、この方法は、第２チップカウンタを用いて、ペイロードにおける第２チップ数の組数をカウントするステップを含み、第２チップ数の各組１ビットを構成するが、第２チップ数の各組が含むチップ数は第１チップ数の各組におけるチップ数よりも大きい。次に、この方法は、第１チップカウントを第２チップカウントと比較するステップを含み、更に、ルックアップテーブル及び第１チップカウントと第２チップカウントとの比較から、長さフィールドから得られる規定されたバックアップ継続期間において、第２チップカウンタによってカウントされる最終第２ビット内に残る第３チップ数を決定するステップを含む。
【００９２】
本発明の範囲または精神から逸脱することなしに、本発明のＣＳＭＡ／ＣＡ方式のための効率的な衝突回避サブシステム及び方法に種々の修正を施すことが可能であることは当該技術分野における当業者にとっては明白であるはずであり、ＣＳＭＡ／ＣＡ方式のための効率的な衝突回避サブシステム及び方法の改造種および変種は、それら及びそれらの等価体が添付請求の範囲に含まれる限り、本発明に含まれることを意図するものである。
【図面の簡単な説明】
【図１】パケットのヘッダ部分を示す図である。
【図２】パケットのペイロード部分を示す図である。
【図３】パケット送信機の構成図である。
【図４】パケット受信機の構成図である。
【図５】本発明の衝突回避構成要素の構成図である。
【図６】図５に示された衝突回避サブシステムに用いられるルックアップテーブルの例を示す図である。
【図７】図４に用いられる整合フィルタ及び収集サブシステムの構成図である。
【図８】図４に用いられる代替整合フィルタ及び収集サブシステムの構成図である。
【符号の説明】
４１ 先入れ先出し（ＦＩＦＯ）メモリ
４２ エンコーダ
４４ デマルチプレクサ
４５ コンバイナ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a packet switching system, and more particularly, conforms to IEEE standard 802.11 (CSMA / CA), receives an encoded message, and accurately interprets its length in incompatible time units. It is related with the system which can be operated.
[0002]
[Prior art]
The current IEEE standard 802.11 provides data transmission in packets. Each packet includes a header or overhead portion and a payload or data portion. The overhead portion includes a preamble for initial synchronization, a binary or quadrature phase shift keying indicator, and a length field. The length field identifies the duration of the payload expressed in microseconds to hold the logical channel busy signal for the upper layer. The packet is spread using a Barker code of 11 chips per symbol, for example per bit. Each bit is 1 microsecond. Convenience is gained by the simple implementation of the same 1 microsecond counter as the symbol counter. Furthermore, since one bit is equal to one microsecond, the length field corresponds to the time required to receive the data portion of the packet. For low speed 802.11 devices, the bit rate is 1 Mbps (BPSK) or 2 Mbps (QPSK), so it is not difficult to calculate the number of bits in the payload from the length field. However, calculation becomes difficult when a multiple transfer rate that cannot be divided by 1 MBPS is used. The present invention solves this difficult problem.
[0003]
[Problems to be solved by the invention]
In the case of a system that requires compatibility with current hardware that implements the IEEE standard 802.11 and has a different symbol duration, it is a problem that collision avoidance is performed efficiently.
[0004]
[Means for Solving the Problems]
A general object of the present invention is a system and method for detecting in a payload a bit having a different number of chips per bit than the number used in the header and at the same time indicating the length of the payload field with respect to the bits used in the header. It is.
[0005]
Another object of the present invention is a system and method having an orthogonal chip sequence signal by adding one chip to a Barker sequence.
[0006]
A further object of the present invention is a protocol for receiving a message size that conforms to IEEE standard 802.11 and requires a reception time equal to or greater than the reception time required for a packet under IEEE standard 802.11. This is a packet switching system that can be operated in the private mode.
[0007]
A further object of the present invention is a packet switching scheme for achieving orthogonality and thereby avoiding collisions.
[0008]
In accordance with the present invention, an improved packet switched receiver is provided that includes an efficient collision avoidance subsystem and method for the CSMA / CA scheme, as embodied herein and described extensively. . The packet-switched receiver receives a packet having a header and a payload using a header having a preamble for initial synchronization. The packet includes a plurality of first bits included in the header and a plurality of second bits included in the payload. Each first bit in the header is spread spectrum processed at a chip rate with a first number of chips per first bit. Each second bit in the payload is spread spectrum processed at a chip rate with a second number of chips per second pit. The chip rate related to the chip sequence signal for spread spectrum processing of the first bit is the same as the chip rate used for spread spectrum processing of the second bit. The header includes a length field indicating the length of the payload according to the first number of bits.
[0009]
The collision avoidance subsystem includes a header circuit, a first chip counter, a second chip counter, a memory, and a processor. The header circuit reads a length field from the header in synchronization with the preamble in the header. In the payload, the first chip counter counts a first number of sets of chips, thereby determining a first chip count. In the payload, the second chip counter counts a second number of sets of chips, thereby determining a second chip count. The memory has a look-up table for storing a second number of chips and a first number of chips. The processor compares the first chip count with the second chip count, and from the first chip count, the second chip count, and the look-up table, for a specified backup duration from the length field, the second chip count. A third number of chips remaining in the final second bit in the payload counted by The receiver uses the value in the length field to determine when to stop reception, and generates a collision avoidance control signal that stops transmission of the transmitter when the collision avoidance control signal is on.
[0010]
Furthermore, the present invention provides a collision avoidance method for use with a packet switched receiver for receiving a packet including a header and a payload including a preamble for initial synchronization and a length field indicating a first number of bits in the payload. Including. The header includes a plurality of first bits each having a first bit that has been spread spectrum processed with a first number of chips per first bit. The payload includes a plurality of second bits having each second bit spread spectrum processed with a second number of chips per first bit.
[0011]
The method includes synchronizing to the preamble and reading a length field from the header. Next, the method includes counting a first set of chip numbers using a first chip counter in the payload, wherein each set of first chip numbers constitutes one bit. Next, the method includes the step of counting a second set of chip numbers using a second chip counter in the payload, wherein each set of second chip numbers constitutes a bit 1, but the second chip Each set of numbers includes a larger number of chips than the number of chips in each set of first chips. Next, the method includes the step of comparing the first chip count and the second chip count, and from the comparison of the lookup table and the first chip count and the second chip count, in the specified backup duration from the length field. , Determining the number of third chips remaining in the final second bit counted by the second chip counter.
[0012]
Additional objects and advantages of the invention will be set forth in part in the description that follows, and in part will be obvious from the description, or may be learned by practice of the invention. Furthermore, the objects and advantages of the invention will be realized and attained by means of the instrumentalities and combinations particularly pointed out in the appended claims.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Preferred embodiments of the present invention will be described in detail with reference to the examples shown in the accompanying drawings. Here, like reference numerals are used for like elements throughout the several views.
[0014]
The present invention provides a novel collision avoidance subsystem using binary or quadrature amplitude modulation (QAM) spread spectrum signals for use with spread spectrum packet switching schemes.
[0015]
In a preferred embodiment, the binary spread spectrum signal includes a header, which is followed by a payload that can be the first multi-channel spread spectrum signal. The header is concatenated with the payload, ie the multi-channel spread spectrum signal. As used herein, the “header” is defined to include the overhead portion of the signal. As shown in FIG. 1, this overhead portion identifies at least the preamble for initial synchronization of the signal packet, the binary B or quadrature Q modulation amplitude modulation indicator, and the number of bits in the multi-channel spread spectrum signal. Contains a length field.
[0016]
The header is generated from spread spectrum processing of the header symbol sequence signal with the chip sequence signal using techniques well known in the art. The header symbol sequence signal is a predefined sequence of symbols. The header symbol sequence signal is a constant value, ie a series of bits 1 or symbols, or a series of bits 0 or symbols, or alternating bits 1 and 0 or alternating symbols, or a pseudo-random symbol It can be a sequence, or other predefined sequence if desired. The chip sequence signal is defined by the user and is generally used with the actual Niha header symbol sequence signal. In the preferred embodiment, the chip sequence is derived from a length 11 Barker sequence.
[0017]
In the payload, each spread spectrum channel of the payload, that is, the multi-channel spread spectrum signal portion of the binary spread spectrum signal, is used for a header in the technical field by spread spectrum processing of the sub data sequence signal accompanied by the respective chip sequence signal. Are similarly generated from the well-known techniques used in The sub-data sequence signal can be generated from data, or analog signals converted to data, signal information, or other sources of data symbols or bits. The chip sequence signal can be user defined and is preferably orthogonal to other chip sequence signals used to generate multiple spread spectrum channels. FIG. 2 shows the payload portion of the spread spectrum signal.
[0018]
The QAM spread spectrum signal in the preferred embodiment includes a first header, followed by a first payload, which may be the first multi-channel spread spectrum signal, and further includes a second header, This is followed in time by a second payload, which may be a two multichannel spread spectrum signal. The first and second headers are connected to first and second multi-channel spread spectrum signals, respectively. As used herein, the “header” is defined to include the overhead portion of the signal. As shown in FIG. 1, this overhead portion identifies at least the preamble for initial synchronization of the signal packet, the binary B or quadrature Q modulation amplitude modulation indicator, and the number of bits in the multi-channel spread spectrum signal. Contains a length field.
[0019]
The header is generated from spread spectrum processing of the header symbol sequence signal with the chip sequence signal using techniques well known in the art. The header symbol sequence signal is a predefined sequence of symbols. The header symbol sequence signal is a constant value, ie a series of bits 1 or symbols, or a series of bits 0 or symbols, or alternating bits 1 and 0 or alternating symbols, or a pseudo-random symbol It can be a sequence, or other predefined sequence if desired. The chip sequence signal is defined by the user and is generally used with the actual Niha header symbol sequence signal. In the preferred embodiment, the chip sequence is derived from a length 11 Barker sequence.
[0020]
In the payload, each of the first and second heavy channel spread spectrum signal portions of the QAM spread spectrum signal is used for a header in the art by spread spectrum processing of the sub-data sequence signal with the respective chip sequence signal. Similarly generated from known techniques. The sub-data sequence signal can be generated from data, or analog signals converted to data, signal information, or other sources of data symbols or bits. The chip sequence signal can be user defined and is preferably orthogonal to other chip sequence signals used to generate multiple spread spectrum channels. FIG. 2 shows the payload portion of the spread spectrum signal.
[0021]
In the QAM packet switching system, each packet transmitter includes transmitter memory means, encoder means, demultiplexer means, transmitter spread spectrum means, combiner means, header means, and transmitter subsystem means. The encoder means is coupled to transmitter memory means. The demultiplexer means coupled to the encoder means has a plurality of outputs. The transmitter spread spectrum means is coupled to a plurality of outputs of the demultiplexer means. The combiner means is coupled between the transmitter spread spectrum means and the header means.
[0022]
Transmitter memory means is coupled to the data input and stores data from the data input. The encoder means encodes the data from the transmitter memory means as encoded data. The demultiplexer means demultiplexes the encoded data into a plurality of first sub data sequence signals and a plurality of second sub data sequence signals, and each of the sub data sequence signals corresponds to each of the demultiplexer means. Appears in the output of.
[0023]
The transmitter spread spectrum means performs spread spectrum processing on each of the plurality of first sub data sequence signals and each of the plurality of second sub data sequence signals accompanied by the respective chip sequence signals. The output of the transmitter spread spectrum means is a plurality of first spread spectrum channels and a plurality of second spread spectrum channels, each spread spectrum channel corresponding to one of the outputs of the demultiplexer means. The combiner means algebraically combines a plurality of first spread spectrum channels as a first multi-channel spread spectrum signal and a plurality of second spread spectrum channels as a second multi-channel spread spectrum signal. The header means connects a first header to the first multi-channel spread spectrum signal and connects a second header to the second multi-channel spread spectrum signal. Each of the first header and the second header has a preamble related to chip sequence synchronization. The first packet spread spectrum signal and the second packet spread spectrum signal appear at the output of the header means. The transmitter subsystem means transmits the first packet spread spectrum signal and the second packet spread spectrum signal as QAM spread spectrum signals using radio waves over the communication channel at the carrier frequency.
[0024]
Each of the packet receivers includes translation means, header detection means, collision avoidance means, receiver spread spectrum means, multiplexing means, decoding means, and receiver memory means. The translating means is coupled to the communication channel. The header detection means is coupled between the receiver spread spectrum means and the collision avoidance means. The receiver spread spectrum means is coupled to the translation means and the multiplexing means. The decoding means is coupled between the multiplexing means and the receiver memory means. Data appears at the output of the receiver memory means.
[0025]
The translating means converts the received QAM spread spectrum signal from the carrier frequency to the processing frequency. The processing frequency can be a radio frequency (RF), an intermediate frequency (IF), a baseband frequency, or a frequency desired for data processing.
[0026]
The header detection means detects the first header at the processing frequency and the second signal embedded in the QAM spread spectrum signal. The header detection means outputs a header detection signal in response to detection of the first header and the second header.
[0027]
The collision avoidance means reads the length field from the header in synchronization with the preamble in the header. The collision avoidance means generates a collision avoidance signal using the first and second chip counts and the lookup table.
[0028]
The receiver spread spectrum means despreads the first multi-channel spread spectrum signal and the second multi-channel spread spectrum signal embedded in the QAM spread spectrum signal as a plurality of first spread spectrum signals and a plurality of second spread spectrum signals. . The multiplexing means multiplexes the plurality of first spread spectrum signals and the plurality of second spread spectrum signals as encoded data. The decoding means decodes the encoded data, and the receiver memory means stores the data from the decoding means and outputs the data.
[0029]
In the exemplary configuration shown in FIG. 3, the transmitter memory means is embodied as a transmitter first-in first-out (transmitter FIFO) memory 41. As is well known in the art, transmitter FIFO memory 41 may use random access memory (RAM) or other memory components. The transmitter FIFO memory 41 can be part of a digital signal processor (DSP) or part of an application specific integrated circuit (ASIC).
[0030]
In the case of an analog signal, an AD converter is inserted before the input to the transmitter FIFO memory 41 in order to convert analog to data. The signal AD converter can convert the analog signal into one of multiple level values, or it can be a 1-bit AD converter, ie a hard limiter.
[0031]
The encoder means is embodied as an encoder 42. The encoder 42 can be an encryption device or other privacy device. Encoders and privacy devices are well known in the art, as well as for data encryption or scrambling. If security is not the most important item, privacy preservation can be achieved using a modulo-2 addition technique for bit sequence signals generated from linear shift registers. If privacy is of high importance, for example, an encryption sequence generated from a data encryption standard (DES) algorithm can be used.
[0032]
The encoder 42 encodes the data from the transmitter FIFO memory 41 as encoded data. The encoding process may also include privacy devices or other devices that uniquely distinguish a particular data channel as encoded data by using any encryption device. The term “encoded data” as used herein shall mean a wide range of data that is encrypted or scrambled for privacy preservation. However, privacy does not necessarily require encoded data. The encoded data is useful for distinguishing between the first QAM spread spectrum signal and the second QAM spread spectrum signal.
[0033]
The demultiplexing means is embodied as a demultiplexer 44. The demultiplexer 44 can be embodied as a series-parallel converter. The demultiplexer 44 is divided into a plurality of first outputs and a plurality of second outputs. Each output of the demultiplexer 44 includes a demultiplexed portion of the encoded signal.
[0034]
The transmitter spread spectrum means is embodied as chip sequence means and a plurality of first product devices 51, 52, 58 and a plurality of second product devices 151, 152, 158. The chip sequence means can be embodied as a chip sequence generator 39 that generates a plurality of chip sequence signals.
[0035]
Instead, the transmitter transmitter spread spectrum means is embodied as a plurality of EXCLUSIVE-OR gates coupled between a plurality of outputs of the demultiplexer 44 and a memory device for storing a plurality of chip sequence signals. Is possible. In this embodiment, the memory device outputs each chip sequence signal in response to each sub data sequence signal.
[0036]
A third alternative includes transmitter spread spectrum means embodied as a memory device with a suitable detector, so that data bits at the output of specific data symbols or specific outputs of the demultiplexer In response, a chip sequence signal is substituted for the data symbol or data bit. The transmitter spread spectrum means can be embodied as another technique known in the art that can output a plurality of chip sequence signals.
[0037]
The combination means can be embodied as the first combiner 45 and the second combiner 145, and the header means connects the first header device 46 for connecting the first header with the data and the second header with the data. Embodied as a second header device 146 for the transmitter subsystem means embodied as a transmitter subsystem. The memory 144 can store headers used by the first header device 46 and the second header device 146. Memory for storing the header may be included as part of the first header device 46 and the second header device 146. Instead, a shift register with appropriate taps can generate a header, as is well known in the art.
[0038]
The transmitter subsystem includes an oscillator 49 and an in-phase multiplier device 48 for shifting the first multi-channel spread spectrum signal to the carrier frequency, and a 90 degree phase shift to shift the second multi-channel spread spectrum signal to the carrier frequency. Quadrature multiplier device 148 coupled to oscillator 49 via device 147, combiner 52 and power amplifier 59 and / or other circuitry well known in the art for transmitting signals over a communication channel. Including. The QAM spread spectrum signal is transmitted using the antenna 60. The QAM modulation device 67 includes elements within a chain line.
[0039]
As shown in FIG. 3, the encoder 42 is coupled between the transmitter FIFO memory 41 and the demultiplexer 44. The chip sequence generator 39 is coupled to a plurality of first product devices 51, 52, 58 and a plurality of second product devices 151, 152, 158. The first combiner 45 is coupled between the plurality of first product devices 51, 52, 58 and the first header device 46, and the first header device 46 is coupled to the in-phase multiplier device 48. The second combiner 145 is coupled between the plurality of second product devices 151, 152, 158 and the second header device 146, and the second header device 146 is coupled to the quadrature multiplier device 148.
[0040]
The transmitter FIFO memory 41 receives data from the data input and stores the data. The first data stored in the transmitter FIFO memory 41 is the first data output from the transmitter FIFO memory 41.
[0041]
The encoder 42 encodes the data from the transmitter FIFO 41. The encoder 42 encodes the data using privacy-type encoding, ie scrambles or encrypts the data. Thus, the encoded data is scrambled or encrypted data.
[0042]
The encoder 42 is necessary to distinguish data from different users. By using the appropriate key to decrypt the encoded data, data from a particular user is distinguished from data from other users. Therefore, when one user channel is defined by a specific chip sequence, data encoding is to define one user channel unlike other multi-channel spread spectrum systems. By encoding data using the encoder 42, a common set of chip sequence signals can be used by all users, reducing the cost of matching filters or correlators. In this case, the receiver does not require a different set of matched filters or correlators for each user, but instead one set to despread multi-channel spectrum signals from all users. Cost reduction is achieved because of the need for multiple matched filters or correlators.
[0043]
The demultiplexer 44 converts the encoded data into a plurality of first sub data sequence signals and a plurality of second sub data sequence signals with respective sub data sequence signals at the respective outputs of the demultiplexer 44. Demultiplex. In general, the plurality of first sub data sequence signals are half of the data sequence signal output from the demultiplexer 44, and the plurality of second sub data sequence signals are the data sequence signals output from the demultiplexer 44. The other half.
[0044]
The chip sequence generator 39 generates a plurality of chip sequence signals. Each chip sequence signal of the plurality of chip sequence signals has a low correlation with the other chip sequence signals of the plurality of chip sequence signals, and is orthogonal to the other chip sequence signals in the plurality of chip sequence signals. Is preferred.
[0045]
The chip sequence used for data diffusion is not necessarily a pseudo-noise sequence. In the preferred embodiment, the chip sequence is derived from a length 11 Barker sequence, each Barker sequence being a shift of the length 11 original Barker sequence. In order to orthogonally set the Barker sequence, each shift of the length 11 original Barker code is augmented with one. The result is 12 chips per bit. This augmentation is used by the second mode of the collision avoidance subsystem of the present invention.
[0046]
In the preferred embodiment, chip sequence generator 39 generates a specific chip sequence signal from the Barker sequence in combination with a pseudo-random code sequence. Thus, the Barker sequence is multiplied by the same pseudo-random sequence. Using Barker sequences with pseudo-random sequences gives anti-multipath protection as well as better cross-correlation.
[0047]
[Table 1]
Figure 0004295404
[0048]
The matrix in Table 1 shows the Barker sequence set. Each row is a Barker sequence obtained by rotating the row. The rotation affects only the second element to the twelfth element. The first element remains the same and is “1”, which is an augmentation symbol that makes the Barker sequence orthogonal.
[0049]
As shown in FIG. 4, in the receiver, the translation means is shown as a translation device 62 comprising an oscillator 63 and a frequency locked loop 70. The header detection means is embodied as a plurality of header matched filter integrators located in the matched filter and collection circuit 11. The collision avoidance means is embodied as a collision avoidance subsystem 90. The receiver spread spectrum means includes a matched filter and a plurality of data matched filters located in the collecting circuit 11, the multiplexing means is embodied as a multiplexer 80, and the decoding means is embodied as a decoder 81. The receiver memory means is embodied as a receiver first-in first-out (receiver FIFO) memory 82.
[0050]
Translation device 62 is coupled to the communication channel via antenna 77 and to matched filter and acquisition circuit 11 via amplifier 64. Translation device 62 is coupled to oscillator 63, which is coupled to frequency locked loop 70. A plurality of header matched filter integrators in the matched filter and acquisition circuit 11 are coupled to the frequency locked loop 70. The collision avoidance subsystem 90 is coupled to a matched filter and header matched filter integrator in the collection circuit 11. A plurality of first and second data matched filters in matched filter and acquisition circuit 11 are coupled between translation device 62 and multiplexer 80. Decoder 81 is coupled between multiplexer 80 and receiver FIFO memory 82.
[0051]
Translation device 62 converts the received QAM spread spectrum signal from a carrier frequency to a processing frequency. Translation device 62 may be a mixer well known in the art for converting an information signal, which in this disclosure is a received QAM spread spectrum signal modulated at a carrier frequency, to IF or baseband. The processing frequency can be RF, IF, baseband frequency, or any other frequency required for a digital signal processor. A signal for shifting the received QAM spread spectrum signal is generated by the oscillator 63. The QAM spread spectrum signal is processed into in-phase and quadrature components.
[0052]
The collision avoidance subsystem 90 of the present invention operates in two modes. The first mode conforms to IEEE standard 802.11 and uses only one sequence, the original Barker code of length 11. The data rates maintained in this mode are 1 and 2 Mbps. The second mode uses a Barker code for the header, but the code is augmented using a twelfth chip for the payload. The data rate maintained in the second mode reaches a maximum of 20.17 Mbps. In this example, the maximum data rate is 4.83 Mbps. High data rates can be obtained without bandwidth expansion. Both modes use the same clock (chip) rate. This is an advantage in a chip embodiment.
[0053]
In the second mode, in the preferred embodiment under the collision avoidance subsystem, random data is expanded using the original Barker code of header length 11 or the overhead portion of the packet. Input data is sampled at a rate of 2 samples per chip. However, with respect to the large portion or payload of the packet signal, in the preferred embodiment, the data is expanded by adding 1 chip to the Barker code, ie, 12 chips per bit. In this case, the twelfth chip makes the Barker sequence orthogonal.
[0054]
When receiving in the second mode, the collision avoidance subsystem obtains the length field or the number of bits in the payload from the overhead portion of the packet. The length field also identifies the time for payload reception in microseconds according to IEEE standard 802.11. In the second mode, the duration of the chip is the same as when operating in the first mode according to the IEEE standard. As a result, when spreading at 12 chips per bit, the length field does not indicate the time required to receive the payload. In order to determine the number of bits in the payload when there are 12 chips per bit, the present invention uses two counters and a look-up table to generate a collision avoidance control signal.
[0055]
As shown in FIG. 5, the collision avoidance subsystem of the present invention can be embodied as a header circuit 19, a first chip counter 20, a second chip counter 21, a memory 22, and a processor 23. The first and second chip counters are coupled to the memory 22. The processor 23 is coupled to the first chip counter 20, the second chip counter 21, and the memory 22.
[0056]
When the collision avoidance subsystem receives a packet having a header and a payload, the header includes a preamble for initial synchronization. The packet includes a plurality of first bits in the header and a plurality of second bits in the payload. Each first bit in the header is spread spectrum processed at a chip rate with a first number of chips per first bit. Each second bit in the payload is a spread spectrum second bit. The chip rate related to the chip sequence signal for spread spectrum processing of the first bit is the same as the chip rate used for spread spectrum processing of the second bit. The header has a length field indicating the length of the payload by the first number of bits.
[0057]
The header circuit 19 reads the length field from the header in synchronization with the preamble in the header. The first chip counter 20 counts a first plurality of sets of chips in the payload, thereby determining a first chip count. The second chip counter 21 counts a second plurality of sets of chips in the payload, thereby determining a second chip count. The memory 22 has a look-up table for storing the second number of chips and the first number of chips. The processor 23 compares the first chip count with the second chip count and determines the second second. From the first chip count, the second chip count and the look-up table in the memory 22, it remains in the last second bit counted by the second chip counter 21 during the specified backup period from the length field. A third number is determined.
[0058]
The first chip counter 20 can be embodied as a Barker code chip counter. The first chip counter 20 counts every 11 chips in response to incoming packets according to the IEEE standard. Each set of 11 chips is received in 1 microsecond. When operating in the first mode, each set of 11 chips represents one bit. The first chip counter receives the payload in the length field.
[0059]
The second chip counter 21 can be embodied as a Barker code + 1 chip counter. The second chip counter 21 counts every 12 chips in response to incoming packets. When operating in the second mode, each set of 12 chips represents one bit. However, since the chip duration is the same as when the first mode is operating, the time required to receive one bit is greater than 1 microsecond.
[0060]
The overhead portion of each packet identifies a length field. Under the IEEE standard, the length field indicates the number of bits in the payload, as well as the number of microseconds to receive the payload. The payload reception time indicated by the length field is not extendable.
[0061]
Since the length field is set, in order to stop receiving at the end of the last bit, it is necessary to determine the number of payload bits in 12 chips per bit. The present invention makes this determination using a memory 22 with a lookup table. Although other methods can be used, the lookup table saves expensive processing time and simplifies the present invention.
[0062]
As representatively shown in FIG. 6, the lookup table includes repetitive cycles from zero to eleven. This table is read in response to a preset backup duration input to indicate the number of chips left to be read in the final second bit counted by the second chip counter. The preset backup period is the number of microseconds preceding the end of the length field that references the lookup table. The number of chips read during the preset backup period identifies the number of chips remaining in the last second bit. The output of the lookup table is a collision avoidance control signal.
[0063]
The collision avoidance control signal is an input to the receiver and tells the receiver when to stop receiving in the length field. By identifying the number of chips remaining in the final second bit, the receiver can read the number of chips and then stop receiving, so that 11 chip standards per bit and bits of the present invention The reception of any unwanted chips created by the difference between the hit 12 proprietary chips can be avoided.
[0064]
The main advantage provided by the second mode under the present collision avoidance subsystem is packet orthogonality and the resulting collision avoidance.
[0065]
In FIG. 3, a plurality of first product devices 51, 52, 58 and a plurality of second product devices 151, 152, 158 are coupled, for example, between a plurality of outputs of the demultiplexer 44 and the chip sequence means. A plurality of EXCLUSIVE-OR gates can be implemented. Each EXCLUSIVE-OR gate multiplies the respective sub data sequence signal from the demultiplexer by the respective chip sequence signal from the chip sequence generator 39.
[0066]
The plurality of first devices 51, 52, and 58 multiply each of the plurality of first sub data sequence signals by the respective chip sequence signal from the chip sequence generator 39. At the outputs of the plurality of first product devices 51, 52, 58, a plurality of first spread spectrum channels are present respectively. The plurality of second devices 151, 152, and 158 multiply each of the plurality of second sub data sequence signals by the respective chip sequence signal from the chip sequence generator 39. At the outputs of the plurality of second product devices 151, 152, 581, a plurality of second spread spectrum channels are respectively present. A particular spread spectrum channel is identified by the chip sequence signal used to spread the particular sub-data sequence signal. The plurality of chip sequence signals used for multiplying the plurality of first sub data sequence signals can also be used for multiplying the plurality of second sub data sequence signals. Instead, a plurality of first chip sequence signals can be used to multiply the plurality of first sub-data sequence signals, and the plurality of second chip sequence signals are different from the plurality of second chip sequence signals. A plurality of first chip sequences can be used to multiply a plurality of second sub data sequence signals.
[0067]
The first combiner 45 algebraically combines a plurality of first spread spectrum channels and outputs the combined signal as a first multi-channel spread spectrum signal. The first combiner 45 is preferably a linear combination of a plurality of first spread-spectrum channels, even though some degree of non-linear processing may be included without significantly degrading system performance.
[0068]
The second combiner 145 algebraically combines a plurality of second spread spectrum channels and outputs the combined signal as a second multi-channel spread spectrum signal. Even though some non-linear processing may be included without significantly degrading system performance, the second combiner 145 is preferably a linear combination of a plurality of second spread spectrum channels.
[0069]
The first header device 46 couples the first header to the first multi-channel spread spectrum signal. A first packet spread spectrum signal appears at the output of the first header device 46. The first header includes a preamble for chip sequence synchronization in the receiver.
[0070]
The second header device 146 couples the second header to the second multi-channel spread spectrum signal. A second packet spread spectrum signal appears at the output of the second header device 146. The second header includes a preamble for chip sequence synchronization in the receiver.
[0071]
In-phase multiplier device 48 shifts the first packet spread spectrum signal to the carrier frequency as the in-phase component of the carrier frequency. The quadrature multiplier device 148 shifts the second packet spread spectrum signal to the carrier frequency as a quadrature component.
[0072]
The combiner 52 combines the first packet spread spectrum signal as the in-phase component and the second packet spread spectrum signal as the quadrature component to generate a QAM spread spectrum signal. The transmitter uses radio waves over the communication channel to transmit the QAM spread spectrum signal at the carrier frequency. The transmitter subsystem of the packet transmitter includes a suitable filter, a power amplifier 59, and a matching circuit coupled to the antenna 60. In addition, the transmitter subsystem may include a hard limiter to hard limit the packet spread spectrum signal before transmission.
[0073]
The present invention can perform coherent as well as differential coherent detection of incoming data. Incoming data is QPSK or BPSK modulated. When the mode in FIG. 7 is used, the dedicated channels are BPSK and QPSK modulated, which are combined and transmitted as a QAM spread spectrum signal for transmission. In the receiver, a plurality of data matching filters separate individual components that are QPSK signals.
[0074]
As shown in FIG. 7, the matched filter and collection circuit 11 may include a plurality of data matched filters 111, 112, 113 and a plurality of header matched filter integrators 117, 118, 119. The plurality of data matched filters 111, 112, 113 are coupled to a plurality of header matched filter integrators 117, 118, 119 via a plurality of absolute value differential detectors 114, 115, 116, respectively. A plurality of header matched filter integrators 117, 118, 119 are coupled to the path selection and collection decision logic 120. The output of the path selection and collection decision logic 120 and the plurality of data matching filters 111, 112, 113 are coupled through a multiplexer 80. The plurality of data matched filters 111, 112, 113 and the plurality of header matched filter integrators 117, 118, 119 include matched filter integrators for the in-phase and quadrature phase components of the QAM spread spectrum signal.
[0075]
The plurality of data matching filters 111, 112, 113 have a plurality of impulse responses that respectively match the plurality of chip sequence signals generated by the chip sequence generator 39. In operation according to the standard, the multiple data matching filters are each matched to a length 11 Barker code shift so that the multiple data matching filters can be considered logically. If the received QAM spread spectrum signal is sampled at a rate of twice per chip and the code contains 11 chips, there are 22 possible shifts in this mode, so there are 22 matched filters. is there.
[0076]
The plurality of data matching filters 111, 112, 113 can be embodied as software operating in a plurality of digital matching filters, a plurality of SAW devices, a processor or an ASIC. The plurality of data matched filters 111, 112, 113 detect a plurality of first spread spectrum channels embedded in the QAM spread spectrum channel from the same phase component. The detected plurality of first spread spectrum channels are respectively a plurality of first sub data sequence signals. The plurality of data matched filters 111, 112, and 113 detect a plurality of second spread spectrum channels from the quadrature component. The plurality of detected second spread spectrum channels are a plurality of second sub data sequence signals. As already described, the plurality of first spectrum channels are in the same phase component of the QAM spread spectrum signal, and the plurality of second spectrum channels are in the quadrature phase component of the QAM spread spectrum signal.
[0077]
The plurality of absolute value differential detectors 114, 115, and 116 determine the absolute values of the plurality of first and second spread spectrum channels that have been differentially detected. In order to remove possible frequency offset effects, a plurality of absolute differential detectors 114, 115, 116 process the output of each data matched filter.
[0078]
In FIG. 7, a plurality of header matched filter integrators 117, 118, and 119 are embedded in the QAM spread spectrum signal from the same phase component and embedded in the first header and the QAM spread spectrum signal at the processing frequency. Integrate and detect the second header. Since the chip sequence signal and the bit signal related to the first header, the second header, and the data are common to all users, the header matched filter integrator includes the first header and the second header embedded in the QAM spread spectrum signal from all users. The header can be integrated and detected. The magnitudes of the consecutive N outputs of each of the plurality of absolute value differential detectors 114, 115, 116 are the plurality of head matched filter integrators 117, 118, 119 shown in FIG. 7 or the plurality of outputs shown in FIG. Are added by any one of the adders 124, 125, and 126. Next, the header matched filter integrator corresponding to the maximum output of the 22 total values is selected as the header matched filter integrator in phase with the incoming signal.
[0079]
As used herein, the term “header matched filter integrator” means one or more matched integrators for detecting the first header and the second header. The plurality of header matched filter integrators 117, 118, 119 can be embodied as software operating in a plurality of digital matched integrators, processors or ASICs.
[0080]
In response to detecting the first header and the second header, the header matched filter integrator outputs a header detection signal. However, in order to output the header detection signal, only one of the first header and the second header needs to be detected.
[0081]
Path selection and acquisition decision logic 120 selects from a plurality of header matched filter integrators 117, 118, 119, locks the detected path of the QAM spread spectrum signal, and outputs an acquisition signal. The collected signal passes through the multiplexer 80.
[0082]
After packet collection, data is detected from a plurality of data matching filters 111, 112, 113 and output via the multiplexer 80.
[0083]
An alternative to the matched filter and acquisition circuit 11 is shown in FIG. The data matching filters 111, 112, and 113 in FIG. 8 operate in the same manner as in FIG. However, the plurality of header matched filter integrators 117, 118, and 119 are replaced by a plurality of absolute value differential detector detectors 121, 122, and 123 connected to the plurality of adders 124, 125, and 126, respectively. The plurality of absolute value differential detectors 121, 122, 123 determine the size of each bit of the first header and the second header, and the plurality of adders 124, 125, 126 are the bits of the bits of the first header and the second header. Effectively add or integrate magnitudes. Path selection and collection decision logic 120 operates as described in connection with FIG.
[0084]
The frequency-fixed loop 70 is frequency-fixed in response to the header detection signal. The fixed frequency loop 70 fixes the frequency of the oscillator 63 to the carrier frequency of the received QAM spread spectrum signal. Fixed frequency loops and their operation are well known in the art.
[0085]
The collision avoidance subsystem 90 operates in one of two modes in response to the header detection signal. The first mode conforms to IEEE standard 802.11 and uses an original Barker code of length 11 for both the overhead and data portions of the incoming packet signal. The second mode uses a Barker code for the header but augments the code with a twelfth chip for the payload.
[0086]
Each chip sequence signal of the plurality of chip sequence signals is different from each other. However, the plurality of chip sequence signals are common to all users. Therefore, the plurality of data matching filters 111, 112, and 113 can detect a plurality of chip sequence signals from an arbitrary user.
[0087]
The multiplexer 80 multiplexes the plurality of first reception spread spectrum channels and the plurality of second reception spread spectrum channels as received encoded data. The received encoded data in an error-free environment is the same as the encoded data generated at the packet transmitter. Multiplexer 80 can be embodied as a parallel to serial converter.
[0088]
The decoder 81 decodes the received encoded data as received data. Since each user encodes using a different type of encoding from a privacy perspective, decoding is to distinguish the users from each other. For example, the first user and the second user can respectively encode the first data and the second data using the first key and the second key with respect to DES. Alternatively, the first user and the second user may encode the first data and the second data, respectively, using modulo-2 addition of bits from the linear shift register. In the linear register example, the first user utilizes a first set of taps or settings for generating the first bit sequence, and the second user uses a second set of taps or settings for generating the second bit sequence. Is used. Therefore, the second bit sequence should be different from the first bit sequence.
[0089]
If the decoder 81 is set to decode using the first key, the first data should appear at the output of the decoder 81 and the undecoded data should appear at the output of the decoder 81. If there is data that cannot be decoded, it will be rejected by the decoder 81. If the first data is present and detected by the presence of the correct data sequence in the header or packet data portion, the data is passed to the receiver FIFO memory 82. The correct data sequence is a specific combination of bits, indicating that proper decoding has occurred. The receiver FIFO memory 82 stores the received data, which appears at the output.
[0090]
Furthermore, the present invention uses a packet switched receiver to receive a packet including a header and a payload using a header including a preamble for initial synchronization and a length field indicating a first number of bits in the payload. Includes collision avoidance methods. In this case, the header includes a plurality of first bits subjected to each first bit spread spectrum processed by the first number of chips per first bit. In this case, the payload includes a plurality of second bits subjected to each second bit spread spectrum processed by the second number of chips per second bit.
[0091]
The method includes synchronizing to a preamble and reading a length field from the header. Next, the method includes using a first chip counter to count the number of sets of the first chip number in the payload, and each set of the first chip number constitutes one bit. Next, the method includes the step of counting the number of sets of the second chip number in the payload using the second chip counter, and configuring each set of 1 bit of the second chip number. The number of chips included in each group is larger than the number of chips in each group of the first number of chips. The method then includes the step of comparing the first chip count with the second chip count, and further, a definition obtained from the length field from the lookup table and the comparison of the first chip count and the second chip count. Determining the number of third chips remaining in the final second bit counted by the second chip counter during the backup duration.
[0092]
It will be appreciated by those skilled in the art that various modifications can be made to the efficient collision avoidance subsystem and method for the CSMA / CA scheme of the present invention without departing from the scope or spirit of the invention. Modifications and variations of the efficient collision avoidance subsystem and method for the CSMA / CA scheme should be apparent to those skilled in the art, as long as they and their equivalents are included in the appended claims. It is intended to be included in the invention.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a header portion of a packet.
FIG. 2 is a diagram illustrating a payload portion of a packet.
FIG. 3 is a configuration diagram of a packet transmitter.
FIG. 4 is a configuration diagram of a packet receiver.
FIG. 5 is a block diagram of a collision avoidance component of the present invention.
6 is a diagram illustrating an example of a lookup table used in the collision avoidance subsystem illustrated in FIG.
7 is a block diagram of the matched filter and collection subsystem used in FIG. 4;
8 is a block diagram of an alternative matched filter and collection subsystem used in FIG.
[Explanation of symbols]
41 First-in first-out (FIFO) memory
42 Encoder
44 Demultiplexer
45 Combiner

Claims (4)

ヘッダ及びペイロードを有するパケットを受信するパケット交換受信機であって、前記ヘッダは初期同期化のためのプリアンブルを備え、前記パケットは前記ヘッダ内に複数の第１ビットと前記ペイロード内に複数の第２ビットを含み、前記ヘッダ内の各第１ビットはチップレートにおいて第１ビット当たりの第１チップ数によりヘッダスペクトラム拡散処理され、前記ペイロード内の各第２ビットはチップレートにおいて第２ビット当たりの第２チップ数によりヘッダスペクトラム拡散処理され、前記ヘッダは第１ビット数によりペイロードの長さを示す長さフィールドを有し、
前記ヘッダ内のプリアンブルに同期し、前記ヘッダから長さフィールドを読み取るためのヘッダ回路と、
前記ペイロードにおけるチップの第１数の複数の組をカウントし、それによって第１チップカウントを決定する第１チップカウンタと、
前記ペイロードにおけるチップの第２数の複数の組をカウントし、それによって第２チップカウントを決定する第２チップカウンタと、
チップの第２数のカウントおよびチップの第１数のカウントを記憶するためのルックアップテーブルを備えたメモリと、
第１チップカウントを第２チップカウントと比較し、第１チップカウント、第２チップカウント、および、前記メモリ内のルックアップテーブルから、前記長さフィールドからの指定されたバックアップ継続期間における、前記第２チップカウンタによってカウントされる最終第２ビット内に残るチップの第３数を決定するために前記第１チップカウンタへ、前記第２チップカウンタへ、および、前記メモリへ結合されるプロセッサと
を有するパケット交換受信機。A packet switching receiver for receiving a packet having a header and a payload, wherein the header includes a preamble for initial synchronization, and the packet includes a plurality of first bits in the header and a plurality of first bits in the payload. Each first bit in the header is header spread spectrum processed at a chip rate with a first number of chips per first bit, and each second bit in the payload is per second bit at the chip rate. Header spread spectrum processing is performed by the second chip number, and the header has a length field indicating the length of the payload by the first bit number;
A header circuit for reading a length field from the header in synchronization with a preamble in the header;
A first chip counter that counts a first plurality of sets of chips in the payload, thereby determining a first chip count;
A second chip counter for counting a plurality of sets of a second number of chips in the payload, thereby determining a second chip count;
A memory with a look-up table for storing the second number of chips and the first number of chips;
The first chip count is compared with the second chip count, and from the first chip count, the second chip count, and a lookup table in the memory, the first chip count in the specified backup duration from the length field A processor coupled to the first chip counter, to the second chip counter, and to the memory to determine a third number of chips remaining in the final second bit counted by the two-chip counter. Packet switched receiver. 請求項１記載のパケット交換受信機であって、更に、
前記パケットスペクトラム拡散信号内の前記ヘッダを検出するため、および、前記ヘッダの検出に応答してヘッダ検出信号を出力するための、前記通信チャネルに結合されたヘッダ検出手段と、
前記パケットスペクトラム拡散信号に埋め込まれた前記多重チャネルスペクトラム拡散信号をそれぞれ複数の受信されたスペクトラム拡散チャネルとして逆拡散するための、前記ヘッダ検出手段へ結合された受信機スペクトラム拡散手段と、
複数の受信スペクトラム拡散チャネルを受信符号化済みデータとして多重化するための、前記受信機スペクトラム拡散手段へ結合された多重化手段と、
受信符号化済みデータを受信データとして複号するための、前記多重化手段へ結合された復号手段と、
前記受信データを記憶し、前記受信データをデータ出力へ出力するための、前記復号段へ結合された受信機メモリ手段と、
を有するパケット交換受信機。The packet switched receiver of claim 1, further comprising:
Header detection means coupled to the communication channel for detecting the header in the packet spread spectrum signal and for outputting a header detection signal in response to detection of the header;
Receiver spread spectrum means coupled to the header detection means for despreading each of the multi-channel spread spectrum signals embedded in the packet spread spectrum signal as a plurality of received spread spectrum channels;
Multiplexing means coupled to the receiver spread spectrum means for multiplexing a plurality of received spread spectrum channels as received encoded data;
Decoding means coupled to the multiplexing means for decoding received encoded data as received data;
Receiver memory means coupled to the decoding stage for storing the received data and outputting the received data to a data output;
A packet switched receiver. ヘッダ及びペイロードを有するパケットを受信するための、通信チャネルへ結合されたパケット交換受信機であって、前記ヘッダが初期同期化のためのプリアンブルを有し、前記パケットがヘッダ内に複数の第１ビットとペイロード内に複数の第２ビットとを含み、前記ヘッダ内の各第１ビットが、チップレートにおいて、第１ビット当たりチップの第１数によってスペクトラム拡散処理され、前記ペイロード内の各第２ビットが、チップレートにおいて、第２ビット当たりチップの第２数によってスペクトラム拡散処理され、前記ヘッダが第１ビット数によってペイロードの長さを示す長さフィールドを有し、
ＱＡＭスペクトラム拡散信号を搬送周波数から処理周波数に変換するために、通信チャネルへ結合された翻訳デバイスを有し、前記ＱＡＭスペクトラム拡散信号が第１多重チャネルスペクトラム拡散信号と第２多重チャネルスペクトラム拡散信号とを含み、
処理周波数において、前記ＱＡＭスペクトラム拡散信号内のヘッダを検出し、前記ヘッダの検出に応答して、ヘッダ検出信号を出力するための、前記翻訳デバイスへ結合された複数のヘッダ整合フィルタ積分器を有し、
前記ヘッダ内のプリアンブルに同期し、前記ヘッダから長さフィールドを読み取るためのヘッダ回路を有し、
ペイロードにおいて、チップの第１数の複数の組をカウントし、それによって第１チップカウントを決定するための第１チップカウンタを有し、
ペイロードにおいて、チップの第２数の複数の組をカウントし、それによって第２チップカウントを決定するための第２チップカウンタを有し、
チップの第２数のカウントおよびチップの第１数のカウントを記憶するためのルックアップテーブルを有するメモリを有し、
第１チップカウントを第２チップカウントと比較し、第１チップカウント、第２チップカウント、及び、前記メモリ内のルックアップテーブルから、長さフィールドからの規定されたバックアップ継続期間において、前記第２チップカウンタによってカウントされる最終の第２ビット地に残るチップの第３数を決定するための、前記第１チップカウンタへ、前記第２チップカウンタへ、および、前記メモリへ結合されたプロセッサを有し、
前記翻訳デバイスおよび前記ルックアップテーブルへ結合された複数の第１データ整合フィルタを有し、前記複数の第１データ整合フィルタの各々が、前記ＱＡＭスペクトラム拡散信号に埋め込まれた第１多重チャネルスペクトラム拡散信号をそれぞれ複数の第１受信スペクトラム拡散チャネルとして逆拡散するために複数のチップシーケンス信号のチップシーケンス信号にそれぞれ整合するインパルス応答を有し、
前記翻訳デバイスへ結合された複数の第２データ整合フィルタを有し、前記第２データ整合フィルタの各々が、前記ＱＡＭスペクトラム拡散信号に埋め込まれた第２多重チャネルスペクトラム拡散信号をそれぞれ複数の第２受信スペクトラム拡散チャネルとして逆拡散するために複数のチップシーケンス信号のチップシーケンス信号にそれぞれ整合するインパルス応答を有し、
前記複数の第１および第２受信スペクトラム拡散チャネルを受信符号化済みデータとして多重化するための、前記複数の第１データ整合フィルタおよび前記複数の第２データ整合フィルタへ結合されたマルチプレクサを有し、
受信符号化済みデータを受信データとして復元するための、前記マルチプレクサへ結合されたデコーダを有し、
受信データを記憶し、受信データをデータ出力に出力するための、前記デコーダへ結合された受信ＦＩＦＯメモリ
を有するパケット交換受信機。A packet switched receiver coupled to a communication channel for receiving a packet having a header and a payload, wherein the header has a preamble for initial synchronization, and the packet includes a plurality of firsts in the header. Bits and a plurality of second bits in the payload, each first bit in the header is spread-spectrum processed at a chip rate with a first number of chips per first bit, and each second in the payload Bits are spread spectrum processed at a chip rate by a second number of chips per second bit, and the header has a length field indicating the length of the payload by the first number of bits;
A translation device coupled to a communication channel for converting a QAM spread spectrum signal from a carrier frequency to a processing frequency, wherein the QAM spread spectrum signal is a first multiple channel spread spectrum signal and a second multiple channel spread spectrum signal; Including
A plurality of header matched filter integrators coupled to the translation device for detecting a header in the QAM spread spectrum signal at a processing frequency and outputting a header detection signal in response to the detection of the header; And
A header circuit for reading a length field from the header in synchronization with a preamble in the header;
Having a first chip counter for counting a first number of sets of chips in the payload and thereby determining a first chip count;
Having a second chip counter for counting a second plurality of sets of chips in the payload and thereby determining a second chip count;
A memory having a look-up table for storing a second number of chips and a first number of chips;
The first chip count is compared with the second chip count, and from the first chip count, the second chip count, and the lookup table in the memory, the second chip count is determined for the specified backup duration from the length field. Having a processor coupled to the first chip counter, to the second chip counter, and to the memory for determining a third number of chips remaining in the final second bit location counted by the chip counter. And
A first multi-channel spread spectrum having a plurality of first data matched filters coupled to the translation device and the look-up table, each of the plurality of first data matched filters embedded in the QAM spread spectrum signal Each having an impulse response that is matched to the chip sequence signal of the plurality of chip sequence signals to despread each of the signals as a plurality of first received spread spectrum channels;
A plurality of second data matched filters coupled to the translation device, each of the second data matched filters receiving a second multi-channel spread spectrum signal embedded in the QAM spread spectrum signal; Having an impulse response that matches each of the chip sequence signals of a plurality of chip sequence signals for despreading as a received spread spectrum channel;
A multiplexer coupled to the plurality of first data matched filters and the plurality of second data matched filters for multiplexing the plurality of first and second received spread spectrum channels as received encoded data; ,
Having a decoder coupled to the multiplexer for recovering received encoded data as received data;
A packet switched receiver having a receive FIFO memory coupled to the decoder for storing received data and outputting the received data to a data output. ヘッダ及びペイロードを有するパケットを受信するパケット受信機の制御方法であって、前記ヘッダが初期同期化のためのプリアンブルを有し、前記パケットが前記ヘッダ内の複数の第１ビットと前記ペイロード内の複数の第２ビットを含み、前記ヘッダ内の各第１ビットはチップレートにおいて第１ビット当たりの第１チップ数によりヘッダスペクトラム拡散処理され、前記ペイロード内の各第２ビットはチップレートにおいて第２ビット当たりの第２チップ数によりヘッダスペクトラム拡散処理され、前記ヘッダは第１ビット数によりペイロードの長さを示す長さフィールドを有し、
前記ヘッダ内のプリアンブルへ同期するステップと、
前記ヘッダから長さフィールドを読み取るステップと、
第１チップカウンタを用いて、前記ペイロードにおけるチップの第１数の複数の組をカウントし、それによって第１チップカウントを決定するステップと、
第２チップカウンタを用いて、前記ペイロードにおけるチップの第２数の複数の組をカウントし、それによって第２チップカウントを決定するステップと、
前記チップの第２数のカウントおよび前記チップの第１数のカウントをルックアップテーブルに記憶するステップと、
第１チップカウントと第２チップカウントを比較するステップと、
第１チップカウント、第２チップカウント、および、前記ルックアップテーブルから、前記長さフィールドからの規定されたバックアップ継続期間において、前記第２チップカウンタによってカウントされる最終第２ビット内に残るチップの第３数を決定するステップと
を含むパケット交換受信機の制御方法。A packet receiver control method for receiving a packet having a header and a payload, wherein the header has a preamble for initial synchronization, and the packet includes a plurality of first bits in the header and a payload A plurality of second bits, each first bit in the header is header spread spectrum processed at a chip rate with a first number of chips per first bit, and each second bit in the payload is second at the chip rate Header spread spectrum processing is performed by the second number of chips per bit, and the header has a length field indicating the length of the payload by the first number of bits;
Synchronizing to a preamble in the header;
Reading a length field from the header;
Counting a first plurality of sets of chips in the payload using a first chip counter, thereby determining a first chip count;
Using a second chip counter to count a plurality of sets of a second number of chips in the payload, thereby determining a second chip count;
Storing the second number of chips and the first number of chips in a look-up table;
Comparing the first chip count and the second chip count;
From the first chip count, the second chip count, and the look-up table, the chip remaining in the last second bit counted by the second chip counter for a specified backup duration from the length field. A method for controlling a packet-switched receiver including determining a third number.
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