JP4293499B2

JP4293499B2 - Real-time clock device

Info

Publication number: JP4293499B2
Application number: JP2001076402A
Authority: JP
Inventors: 和之久米; 和幸田中
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-03-16
Filing date: 2001-03-16
Publication date: 2009-07-08
Anticipated expiration: 2021-03-16
Also published as: JP2002277572A

Description

【０００１】
【発明の属する技術分野】
本発明は、リアルタイムクロックＩＣに関し、特にその中でも低消費電流化が可能なリアルタイムクロック装置に関するものである。
【０００２】
【従来の技術】
従来、水晶振動子等の圧電振動子を基準クロックとし、その基準クロックをカウントすることにより時計・カレンダー情報を管理するリアルタイムクロックでは、バックアップ電池による動作状態（バックアップモード）での消費電流特性がバックアップ電池の小型化、システム全体の小型化を実現するには重要な要素である。
【０００３】
従来のリアルタイムクロック装置では、圧電振動子の発振回路部で大部分の電流を消費していたため、発振回路部の電源をＩＣ自体の電源とは別にＩＣ内部でＩＣ電源より低電圧に生成させる手段により、低消費電流化を実現していた。
例えば、実開平２−１６６２０号公報（実願昭６３−９６３１０号明細書および図面）に記載のリアルタイムクロック装置では、リアルタイムクロック用の定電圧回路を設け、メイン電源電圧またはバックアップ電源電圧が供給される場合に、クロック装置の発振回路を一定の電圧値で駆動するようにしている。なお、定電圧回路には、抵抗と比較器により基準電圧形成回路が設けられている。
【０００４】
図２は、従来のリアルタイムクロック装置の構成例を示す
基準クロック源（３２７６８Ｈｚ）１１からのクロック信号を１／２分周クロック１２に転送して、ここで１／２に分周したクロックを生成し、分周されたクロック信号を次の分周器１３に転送し、ここで基準クロックをカウントする。さらに、分周器１３から同期回路１４を介して時計カレンダー機能１５へ転送する。一方、１／２分周クロック１２と各種イベント（フリーランタイマーアラーム等）１７からの信号を、同期回路１８を介して各種イベント出力回路１９に転送している。
【０００５】
図４は、従来のＩＣパターンの配置例を示す図である。
従来のリアルタイムクロック装置のＩＣパターン配置は、図４に示すように、パッド２０に接続された発振回路１１から１／２分周回路１２へ、さらに分周回路１３から同期回路１４を経て時計カレンダー機能１５に至る。この場合、周波数の比較的速いノード１が装置上、引き回されている。一方、１／２分周回路１２から同期回路１８を経て外部に出力するパターンが配置されている。同期回路１８には、各種イベント機能１９からの信号が入力される。この場合にも、周波数の比較的速いノード１が装置上、引き回されている。
【０００６】
【発明が解決しようとする課題】
このような従来技術により、リアルタイムクロック装置の消費電流は１ｕＡが実現可能となった。
しかし、上記従来技術によるリアルタイムクロック装置の低消費電流化は発振回路部に限定した方法であるため、発振回路以外の回路でも低消費電流化を同時に進める必要性があった。
【０００７】
そこで、発明者により従来技術でのリアルタイムクロック装置の各構成要素毎の消費電流を調査した結果、以下の通りであった。
▲１▼発振回路：５０％、
▲２▼内部低電圧回路：２０％、
▲３▼同期回路：２０％、
▲４▼上記以外：１０％、
このように、各構成要素のうち、発振回路に消費電流が５０％消費されていることがわかったが、同期回路や内部低電圧回路でも２０％も電流が消費されていることが判明した。
【０００８】
そこで、本発明の目的は、これら従来の課題を解決し、同期回路の消費電流に着目し、同期回路の消費電流を抑圧してリアルタイムクロックの消費電流を低減させることができるリアルタイムクロック装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明のリアルタイムクロック装置は、基準クロックを分周したカウンター値と基準クロックまたは基準クロックを１／２分周したクロックにより、リアルタイムクロック装置内部の同期クロックを生成することを特徴としている。
また、同期クロック生成部の入力と基準クロックをカウントする分周器の入力と基準クロック出力または基準クロックを１／２分周したクロック出力を直近に配置したことも特徴としている。
これにより、同期回路部の貫通電流を削減することができるので、大幅な低消費電流化が可能になった。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を、図面により詳細に説明する。
前述のように、従来技術でのリアルタイムクロック装置では、同期回路部１４，１８で全体の約２０％の電流を消費している。また、この電流は、同期回路部１４，１８での貫通電流および配線の充放電電流に大別できる。
本発明においては、同期回路が多くても、同期クロックを必要な時にのみ出力するようにして、貫通電流を低減させる。すなわち、基準クロックをカウントする分周器１３に関連した各種イベント機能があるので、そのカウント値により同期クロックを出力させるか、させないかを決定して、必要な時にのみクロックを出力させる。
さらに、従来技術では、ＩＣパターンの配置を周波数の比較的速いノードが装置上、引き回されているが、本発明では、このように引き回すことなく、周波数の比較的速い部分を密着させて配置させる。
【００１１】
（第１の実施例）
そこで、本発明の第１の実施例（請求項１に対応）では、同期回路部の貫通電流を削減する方法を提供している。
従来のリアルタイムクロック装置では、図２，図４に記載の通り、同期をとるための同期クロックが各要素（図では、時計・カレンダー機能，アラーム等各種イベント機能）に垂れ流し状態であり、同期をとる要素が増える程、貫通電流が増えることになっていた。
そのため、第１の実施例（請求項１）では、同期クロックを必要な時のみ出力する方法を示しており、特にリアルタイムクロック装置の場合、基準クロックをカウントする分周器１３に関連した各種イベント機能があるため、そのカウント値により同期クロックを出力させる、またはさせないようにしている。
【００１２】
図１は、本発明の第１の実施例を示すリアルタイムクロック装置のブロック構成図である。
図１においては、図２の従来例と比較すれば明らかなように、１／２分周クロック１２からのクロック信号と、分周器１３からの基準クロックのカウント信号を入力とする同期クロック生成回路１６を設け、ここで同期クロックを生成する。同期クロック生成回路１６は、生成されたクロックを同期回路１４と１８に転送する。
このように、本実施例では、必要な時のみクロック信号を同期回路１４，１８に転送するようにしたので、同期回路での貫通電流を低減させることができる。
【００１３】
（第２の実施例）
次に、本発明の第２の実施例（請求項２に対応）について説明する。
従来においては、前述のように、充放電電流の低減のため、図４に記載の通り、周波数の比較的速いノード１が装置上、引き回されていたが、本発明の第２の実施例（請求項２）では、図３に記載の通り、周波数の比較的速い部分を密着させて配置したことを特徴としている。
【００１４】
図３は、本発明の第２の実施例を示すリアルタイムクロック装置のＩＣパターン配置図である。
パッド２０に接続された発振回路１１は発振クロックを１／２分周回路１２に転送し、発振クロックを１／２に分周する。１／２分周回路１２からのクロックを分周回路１３と同期クロック生成回路１６に転送するが、その入力パターンを互いに密着させて配置する。すなわち、周波数の比較的速い部分を密着させて配置することにより、従来のようにノード１を装置上、引き回して配置する必要がないため、貫通電流も低減させることができる。
分周回路１３では、入力された基準クロックをカウントして、カウント信号を同期回路１４に転送する。また、同期クロック生成回路１６で生成されたクロック信号は、同期回路１４と同期回路１８に必要な時刻にのみ転送されるため、同期回路１４から時計カレンダー機能１５へのクロック入力、および同期回路１８から外部への出力は、必要時のみ行われる。
【００１５】
【発明の効果】
以上説明したように、本発明によれば、リアルタイムクロック装置の同期回路の貫通電流を削減することができるので、全体的にリアルタイムクロック装置の消費電流を低減させることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すリアルタイムクロック装置のブロック図である。
【図２】従来のリアルタイムクロック装置の一例を示すブロック図である。
【図３】本発明の第２の実施例を示すリアルタイムクロック装置のＩＣパターン配置図である。
【図４】従来のリアルタイムクロック装置のＩＣパターンの一例を示す配置図である。
【符号の説明】
１１…基準クロック源、１２…１／２分周クロック回路、１３…分周器、
１４…同期回路、１５…時計カレンダー機能、１７…各種イベント機能、
１８…同期回路、１９…各種イベント出力、１６…同期クロック生成回路、
２０…パッド、１…ノード。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a real-time clock IC, and more particularly to a real-time clock device capable of reducing current consumption.
[0002]
[Prior art]
Conventionally, a real-time clock that manages clock / calendar information by counting the reference clock using a piezoelectric vibrator such as a quartz crystal as a reference clock, and the current consumption characteristics in the operating state (backup mode) of the backup battery are backed up. This is an important factor in realizing downsizing of the battery and downsizing of the entire system.
[0003]
In the conventional real-time clock device, since most of the current is consumed in the oscillation circuit unit of the piezoelectric vibrator, means for generating the power supply of the oscillation circuit unit at a lower voltage than the IC power supply inside the IC separately from the power supply of the IC itself As a result, low current consumption was realized.
For example, a real-time clock device described in Japanese Utility Model Laid-Open No. 2-166620 (the specification and drawings of Japanese Utility Model Application No. 63-96310) is provided with a constant voltage circuit for a real-time clock and supplied with a main power supply voltage or a backup power supply voltage. In this case, the oscillation circuit of the clock device is driven with a constant voltage value. The constant voltage circuit is provided with a reference voltage forming circuit using a resistor and a comparator.
[0004]
FIG. 2 shows a configuration example of a conventional real-time clock device. A clock signal from a reference clock source (32768 Hz) 11 is transferred to a 1/2 frequency-divided clock 12, and a clock divided by 1/2 is generated here. Then, the divided clock signal is transferred to the next frequency divider 13, where the reference clock is counted. Further, the data is transferred from the frequency divider 13 to the clock calendar function 15 via the synchronization circuit 14. On the other hand, signals from the 1/2 frequency-divided clock 12 and various events (such as free-run timer alarm) 17 are transferred to various event output circuits 19 via a synchronization circuit 18.
[0005]
FIG. 4 is a diagram showing an arrangement example of a conventional IC pattern.
As shown in FIG. 4, the conventional real-time clock device has an IC pattern arrangement from the oscillation circuit 11 connected to the pad 20 to the 1/2 frequency dividing circuit 12, and from the frequency dividing circuit 13 to the synchronizing circuit 14 to the clock calendar. Function 15 is reached. In this case, the node 1 having a relatively fast frequency is routed on the apparatus. On the other hand, a pattern to be output to the outside from the 1/2 frequency divider 12 through the synchronization circuit 18 is arranged. Signals from various event functions 19 are input to the synchronization circuit 18. Also in this case, the node 1 having a relatively fast frequency is routed on the apparatus.
[0006]
[Problems to be solved by the invention]
With such a conventional technique, the current consumption of the real-time clock device can be realized at 1 uA.
However, since the reduction in current consumption of the real-time clock device according to the above prior art is a method limited to the oscillation circuit unit, it is necessary to simultaneously reduce the current consumption in circuits other than the oscillation circuit.
[0007]
Therefore, as a result of investigating the current consumption of each component of the real-time clock device in the prior art by the inventor, it was as follows.
(1) Oscillator circuit: 50%
(2) Internal low voltage circuit: 20%
(3) Synchronous circuit: 20%
(4) Other than above: 10%
As described above, it was found that 50% of the consumption current was consumed in the oscillation circuit among the constituent elements, but it was found that 20% of the current was also consumed in the synchronous circuit and the internal low voltage circuit.
[0008]
Accordingly, an object of the present invention is to solve these conventional problems and provide a real-time clock device capable of reducing the current consumption of the real-time clock by suppressing the current consumption of the synchronous circuit by focusing on the current consumption of the synchronization circuit. There is to do.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the real-time clock device of the present invention generates a synchronous clock inside the real-time clock device using a counter value obtained by dividing the reference clock and a reference clock or a clock obtained by dividing the reference clock by 1/2. It is characterized by.
Further, the present invention is characterized in that the input of the synchronous clock generation unit, the input of the frequency divider for counting the reference clock, and the reference clock output or the clock output obtained by dividing the reference clock by 1/2 are arranged most recently.
As a result, the through current of the synchronous circuit portion can be reduced, so that the current consumption can be significantly reduced.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below in detail with reference to the drawings.
As described above, in the real-time clock device according to the prior art, about 20% of the current is consumed by the synchronization circuit units 14 and 18. Further, this current can be roughly divided into a through current in the synchronous circuit portions 14 and 18 and a charge / discharge current of the wiring.
In the present invention, even if there are many synchronous circuits, a synchronous clock is output only when necessary to reduce the through current. That is, since there are various event functions related to the frequency divider 13 that counts the reference clock, it is determined whether or not to output the synchronous clock according to the count value, and the clock is output only when necessary.
Furthermore, in the prior art, nodes having a relatively fast frequency are routed on the device in the arrangement of the IC pattern. In the present invention, the relatively fast frequency portions are placed in close contact without being routed in this way. Let
[0011]
(First embodiment)
Therefore, the first embodiment of the present invention (corresponding to claim 1) provides a method of reducing the through current of the synchronous circuit section.
In the conventional real-time clock device, as shown in FIG. 2 and FIG. 4, the synchronization clock for synchronization is dripping into each element (in the figure, various event functions such as a clock / calendar function and an alarm) and synchronization is performed. As the number of elements increased, the through current increased.
Therefore, the first embodiment (Claim 1) shows a method of outputting a synchronous clock only when necessary, and in the case of a real-time clock device, various events related to the frequency divider 13 for counting the reference clock. Since there is a function, the synchronous clock is output or not output depending on the count value.
[0012]
FIG. 1 is a block diagram of a real-time clock device showing a first embodiment of the present invention.
In FIG. 1, as is clear from the comparison with the conventional example of FIG. 2, the synchronous clock generation using the clock signal from the 1/2 frequency-divided clock 12 and the count signal of the reference clock from the frequency divider 13 as inputs is provided. A circuit 16 is provided, where a synchronous clock is generated. The synchronous clock generation circuit 16 transfers the generated clock to the synchronization circuits 14 and 18.
Thus, in this embodiment, since the clock signal is transferred to the synchronization circuits 14 and 18 only when necessary, the through current in the synchronization circuit can be reduced.
[0013]
(Second embodiment)
Next, a second embodiment (corresponding to claim 2) of the present invention will be described.
Conventionally, as described above, the node 1 having a relatively fast frequency was routed on the apparatus as described in FIG. 4 to reduce the charge / discharge current as described above. However, the second embodiment of the present invention (Claim 2) is characterized in that, as shown in FIG. 3, portions having relatively fast frequencies are arranged in close contact with each other.
[0014]
FIG. 3 is an IC pattern layout diagram of the real-time clock device showing the second embodiment of the present invention.
The oscillation circuit 11 connected to the pad 20 transfers the oscillation clock to the ½ divider circuit 12 and divides the oscillation clock by ½. The clock from the 1/2 frequency dividing circuit 12 is transferred to the frequency dividing circuit 13 and the synchronous clock generating circuit 16, and the input patterns are arranged in close contact with each other. That is, by arranging the relatively fast frequency portions in close contact with each other, it is not necessary to route the node 1 on the apparatus as in the conventional case, and thus the through current can be reduced.
The frequency divider circuit 13 counts the input reference clock and transfers the count signal to the synchronization circuit 14. Further, since the clock signal generated by the synchronous clock generation circuit 16 is transferred to the synchronization circuit 14 and the synchronization circuit 18 only at a necessary time, the clock input from the synchronization circuit 14 to the clock calendar function 15 and the synchronization circuit 18 are performed. Output to the outside is performed only when necessary.
[0015]
【The invention's effect】
As described above, according to the present invention, since the through current of the synchronous circuit of the real-time clock device can be reduced, the current consumption of the real-time clock device can be reduced as a whole.
[Brief description of the drawings]
FIG. 1 is a block diagram of a real-time clock device according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing an example of a conventional real-time clock device.
FIG. 3 is an IC pattern layout diagram of a real-time clock device according to a second embodiment of the present invention.
FIG. 4 is a layout diagram showing an example of an IC pattern of a conventional real-time clock device.
[Explanation of symbols]
11: Reference clock source, 12: 1/2 frequency division clock circuit, 13: Frequency divider,
14 ... Synchronous circuit, 15 ... Clock calendar function, 17 ... Various event functions,
18 ... Synchronous circuit, 19 ... Various event output, 16 ... Synchronous clock generation circuit,
20 ... pad, 1 ... node.

Claims

基準クロックをカウントして時計・カレンダー情報を生成するリアルタイムクロック装置において、
前記基準クロックを分周したカウンター値と、該基準クロックまたは該基準クロックを１／２分周したクロックとを入力として、リアルタイムクロック装置内部の同期クロックを生成する同期クロック生成手段を備えたことを特徴とするリアルタイムクロック装置。In the real-time clock device that generates clock / calendar information by counting the reference clock,
Synchronous clock generation means for generating a synchronous clock inside the real-time clock device by inputting the counter value obtained by dividing the reference clock and the reference clock or the clock obtained by dividing the reference clock by 1/2 is provided. A real-time clock device.

請求項１に記載のリアルタイムクロック装置において、
前記同期クロック生成手段の入力と、基準クロックをカウントする分周器の入力と、基準クロック出力または基準クロックを１／２分周したクロック出力とを、直近に配置したことを特徴とするリアルタイムクロック装置。The real-time clock device according to claim 1,
A real-time clock characterized in that an input of the synchronous clock generating means, an input of a frequency divider for counting a reference clock, and a reference clock output or a clock output obtained by dividing the reference clock by 1/2 are arranged most recently. apparatus.