JP4291368B2 - メモリバスチェック手順 - Google Patents
メモリバスチェック手順 Download PDFInfo
- Publication number
- JP4291368B2 JP4291368B2 JP2006516501A JP2006516501A JP4291368B2 JP 4291368 B2 JP4291368 B2 JP 4291368B2 JP 2006516501 A JP2006516501 A JP 2006516501A JP 2006516501 A JP2006516501 A JP 2006516501A JP 4291368 B2 JP4291368 B2 JP 4291368B2
- Authority
- JP
- Japan
- Prior art keywords
- bit pattern
- received
- data bus
- data
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 40
- 230000004044 response Effects 0.000 claims description 33
- 230000000295 complement effect Effects 0.000 claims description 19
- 238000012545 processing Methods 0.000 claims description 9
- 238000012360 testing method Methods 0.000 description 44
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 206010010099 Combined immunodeficiency Diseases 0.000 description 1
- 238000001360 collision-induced dissociation Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
上記データバスを介して第1のビットパターンを上記第2の電子モジュールへ送信するステップと、
上記第1の受信ビットパターンに基づいて、上記第2の電子モジュールにおいて第2のビットパターンを生成するステップと、
データバスを介して第1の電子モジュールへ第2のビットパターンを送信するステップと、を有する。
使用可能なデータバス幅を確定するために、上記第2の受信ビットパターンを第1のビットパターンと比較するステップをさらに有する。
データバスを介して第2の電子モジュールへ出力された第1のビットパターンを、
第2の電子モジュールで受信したときの第1のビットパターンに応答して第2の電子モジュールから受信した上記第1の受信ビットパターンと所定の関係を有する第2のビットパターンと比較する第1のコードと、
データバスの使用可能バス幅を確定するために所定の関係に基づいて、第1の電子モジュールと第2の電子モジュール間でデータを伝送するための第2のコードと、を有する。
データバスを介して第2の電子モジュールへ出力された第3のビットパターンを、
第2の電子モジュールで受信したときの第3のビットパターンに応答して上記第2の電子モジュールから受信した第4のビットパターンと比較し、さらに、上記第3のビットパターンが第1のビットパターンの補完パターンであり、第4のビットパターンが第2のコードによる前記データバスの使用可能バス幅を決定することを可能にするために第3の受信ビットパターンと所定の関係を有することが望ましい。
上記データバスを介して上記ホストモジュールから第1のビットパターンを受信する手段と、
上記第1の受信ビットパターンに応答して上記データバスで第2のビットパターンを出力する手段と、を備え、上記ホストモジュールで受信したときの第2のビットパターンに基づいて、上記ホストモジュールが上記データバスの使用可能バス幅を決定できるように、上記第2のビットパターンは上記第1の受信ビットパターンと所定の関係を有する。
データ処理ユニットと、
上記データ処理ユニットを上記メモリユニットとつなぐデータバスと、
上記データバスの電子的機能性をチェックするためのプログラムであって、
上記データバスを介して第1のビットパターンを上記メモリユニットへ出力するための第1のコードと、
上記メモリユニットから第2の受信ビットパターンであって、第1のビットパターンに応答して出力され、上記メモリユニットで受信したときの第1のビットパターンと所定の関係を有する第2のビットパターンと上記第1のビットパターンを比較するための第2のコードと、
上記第2の受信ビットパターンに基づいて上記データバスの使用可能幅を決定するための第3のコードとを有するプログラムと、を備える。
上記データバスを介して上記ホストモジュールから上記第1のビットパターンを受信する手段と、
上記第1の受信ビットパターンに応答して、上記データバスで上記第2のビットパターンを出力する手段と、を備える。
注2:最後の4ビットはいずれも状態を変えないため、バス幅は4となる。というのは、最後の4ビットは作動していないからである。
Claims (27)
- 第1の電子モジュールと、前記第1の電子モジュールと動作可能なように接続された第2の電子モジュールとの間のデータバスの幅をチェックする方法であって、
前記データバスを介して第1のビットパターンを前記第2の電子モジュールへ送信し、 前記第2の電子モジュールで受信したときの前記第1のビットパターンに基づいて、前記第2の電子モジュールにおいて前記受信した第1のビットパターンと所定の関係を有する第2のビットパターンを出力し、
前記データバスを通して前記第2の電子モジュールから前記第2のビットパターンを、前記第1の電子モジュールで受信し、
前記所定の関係に基づいて前記データバスの使用可能なバス幅を決定するため、前記受信した第1のビットパターンと補完的な前記受信した第2のビットパターンと、前記第1のビットパターンとを比較することを特徴とする方法。 - 前記第1のビットパターンは、‘0’と‘1’の交互のパターンを有することを特徴とする請求項1に記載の方法。
- 前記第2のビットパターン内の1ビットが前記受信した第1のビットパターン内の対応するビットの値とは異なる値を有するように、前記受信した第1のビットパターンと前記第2のビットパターンとの中の個々のビットは、‘0’または‘1’のいずれかの値を有することを特徴とする請求項1に記載の方法。
- 前記第1の電子モジュールは、所定のビット数によって規定された最大バス幅を有し、前記受信した第2のビットパターンは、該パターンが前記第1のビットパターンの対応部分の補完的なパターンであるセクションを有し、前記セクションは前記所定のビット数よりも少ないさらに別のビット数を有し、及び、前記比較ステップは、前記受信した第2のビットパターンでの前記セクションに基づいて前記データバスの使用可能幅を決定することを特徴とする請求項1に記載の方法。
- 前記データバスを通して前記第1のビットパターンの補完的なパターンである第3のビットパターンを前記第2の電子モジュールへ送信し、
前記データバスを通して前記第2の電子モジュールから、前記第2の電子モジュールで受信したときの前記第3のビットパターンと所定の関係を有する第4のビットパターンを受信すること、をさらに特徴とする請求項1に記載の方法。 - 前記使用可能バス幅を決定するために、前記第1の電子モジュールで受信したときの前記第4のビットパターンを前記第3のビットパターンと比較するステップをさらに特徴とする請求項5に記載の方法。
- 前記第2の電子モジュールは、メモリカードを備えることを特徴とする請求項1〜6のいずれか1項に記載の方法。
- 前記第1の電子モジュールは、最大バス幅を有し、及び、前記メモリカードは、複数のデータピンを有し、該データピンの数は、前記最大バス幅で伝送可能なビット数に等しいことを特徴とする請求項7に記載の方法。
- 前記第1の電子モジュールは、最大バス幅を有し、及び、前記メモリカードは、複数のデータピンを有し、該データピンの数は、前記最大バス幅で伝送可能な前記ビット数よりも少ないことを特徴とする請求項7に記載の方法。
- 前記第1の電子モジュールは、最大バス幅を有し、及び前記メモリカードは、複数のデータピンを有し、該データピンの数は、前記最大バス幅で伝送可能な前記ビット数よりも多いことを特徴とする請求項7に記載の方法。
- 第1の電子モジュールと第2の電子モジュール間のデータバスの幅をチェックするために該第1の電子モジュールで使用するソフトウェアプログラムであって、請求項1に記載の方法を実行するためのプログラミングコードによって特徴付けられるソフトウェアプログラムを格納するコンピュータ可読媒体。
- 前記受信した第1のビットパターンは、‘0’と‘1’の交互のパターンを有することを特徴とする請求項11に記載のコンピュータ可読媒体。
- 前記第1の電子モジュールは、所定のビット数によって規定された最大バス幅を有し、前記第1のビットパターンの対応部分の補完的なパターンである前記受信した第2のビットパターンは、セクションを有し、該セクションは、前記所定のビット数よりも少ないさらに別のビット数を有し、かつ、前記さらに別のコードが、前記受信した第2のビットパターンで前記セクションに基づいて前記データバスの使用可能幅を決定することを特徴とする請求項11に記載のコンピュータ可読媒体。
- 前記ソフトウェアプログラムは、また、
前記データバスを通して前記第2の電子モジュールへ出力される第3のビットパターンを、
前記データバスを通して前記第2の電子モジュールから受信した第4のビットパターンと比較することを特徴とし、前記第3のビットパターンは、前記第1のビットパターンの補完的なパターンであり、前記さらに別のコードが前記データバスの使用可能バス幅を決定することを可能にするように、前記第2の電子モジュールで受信したときの前記第3のビットパターンに応答して、前記第3の受信ビットパターンと前記所定の関係を有する前記第4のビットパターンを出力することを特徴とする請求項11に記載のコンピュータ可読媒体。 - 電子装置で使用するメモリユニットであって、前記電子装置がデータ処理のためのホスト電子モジュールと、前記メモリユニットに前記ホストモジュールを動作可能なように接続するためのデータバスとを有するメモリユニットにおいて、
前記データバスを通して前記ホストモジュールから第1のビットパターンを受信する手段と、
前記受信した第1のビットパターンに応答して、前記データバスで第2のビットパターンを出力する手段と、を特徴とし、
所定の関係に基づいて前記データバスの使用可能なバス幅を決定するため、前記ホストモジュールで受信した前記第1のビットパターンと補完的な前記受信した第2のビットパターンと、前記第1のビットパターンとを比較することを、ホスト電子モジュールに許可するために、前記第2のビットパターンは、前記受信した第1のビットパターンと前記所定の関係を有するメモリユニット。 - 前記受信した第1のビットパターンが‘0’と‘1’の交互のパターンを有することを特徴とする請求項15に記載のメモリユニット。
- 前記データバスは、最大バス幅を有し、かつ、前記メモリユニットは、前記データバスと動作可能なように接続するための複数のデータピンを有し、データピンの数は、前記最大のバス幅で伝送可能なデータビット数よりも少ないことを特徴とする請求項15に記載のメモリユニット。
- 前記データバスは、最大バス幅を有し、かつ、前記メモリユニットは、前記データバスと動作可能なように接続するための複数のデータピンを有し、データピンの数は、前記最大のバス幅で伝送可能なデータビット数に等しいことを特徴とする請求項15に記載のメモリユニット。
- 前記データバスが最大のバス幅を有し、前記メモリユニットが前記データバスと動作可能なように接続するための複数のデータピンを有し、データピンの数が前記最大のバス幅で伝送可能なデータビット数よりも多いことを特徴とする請求項15に記載のメモリユニット。
- メモリユニットを受け取る手段を有する電子装置であって、
データ処理ユニットと、
前記データ処理ユニットを前記メモリユニットとつなぐデータバスと、
前記データバスの幅をチェックするためのソフトウェアプログラムと、を特徴し、前記プログラムは、
前記データバスを通して第1のビットパターンを前記メモリユニットへ出力するためのコードと、
第2のビットパターンが前記受信した第1のビットパターンと補完的になるように、前記受信した第1のビットパターンと所定の関係を有し且つ前記メモリユニットに受信された前記第1のビットパターンに応答して前記メモリユニットに提供され且つ前記メモリユニットから前記データバスを介して受信した前記第2のビットパターンと、前記第1のビットパターンとを比較するコードと、
前記所定の関係に基づく前記受信した第2のビットパターンに基づいて前記データバスの使用可能な幅を決定するコードと、
を有する電子装置。 - ブートアップ手順で前記データバスの前記幅をチェックするために前記プログラムを実行することを特徴とする請求項20に記載の電子装置。
- 前記装置は、移動電話であることを特徴とする請求項20又は21に記載の電子装置。
- 前記メモリユニットをさらに別の電子装置に配置することを特徴とする請求項20に記載の電子装置。
- 前記メモリユニットは、
前記データバスを通して前記データ処理ユニットから前記第1のビットパターンを受信する手段と、
前記データバスを通して受信したときの前記第1のビットパターンに応答して、前記データバスで前記第1のビットパターンと補完的である前記第2のビットパターンを出力する手段と、を備えることを特徴とする請求項20に記載の電子装置。 - 前記第1のビットパターンが‘0’と‘1’の交互のパターンを有することを特徴とする請求項20に記載の電子装置。
- 前記受信した第1のビットパターンと前記第2のビットパターンの個々のビットは、‘0’または‘1’のいずれかの値を有することを特徴とする請求項20に記載の電子装置。
- 前記プログラムは、
前記データバスを通して前記メモリユニットに第3のビットパターンを出力するためのさらに別のコードをさらに備えることを特徴とし、前記第3のビットパターンは、前記第1のビットパターンの補完的であり、前記さらに別のコードが前記メモリユニットから前記データバスを通して受信した第4のビットパターンと前記第3のビットパターンを比較するために、前記メモリユニットで受信したときの前記第3のビットパターンに応答して前記第3の受信ビットパターンに対して前記所定の関係を有する前記第4のビットパターンを出力し、かつ、前記第3のコードは、前記第4の受信ビットパターンに基づいて前記データバスの使用可能幅も決定する請求項20に記載の電子装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/614,341 US7036054B2 (en) | 2003-07-02 | 2003-07-02 | Memory bus checking procedure |
PCT/IB2004/001632 WO2005003797A1 (en) | 2003-07-02 | 2004-05-19 | Memory bus checking procedure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007528042A JP2007528042A (ja) | 2007-10-04 |
JP4291368B2 true JP4291368B2 (ja) | 2009-07-08 |
Family
ID=33552820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006516501A Expired - Lifetime JP4291368B2 (ja) | 2003-07-02 | 2004-05-19 | メモリバスチェック手順 |
Country Status (9)
Country | Link |
---|---|
US (2) | US7036054B2 (ja) |
EP (1) | EP1639378B1 (ja) |
JP (1) | JP4291368B2 (ja) |
KR (1) | KR100803768B1 (ja) |
CN (1) | CN100451668C (ja) |
BR (1) | BRPI0411797A (ja) |
HK (1) | HK1092532A1 (ja) |
TW (1) | TWI253504B (ja) |
WO (1) | WO2005003797A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7624211B2 (en) * | 2007-06-27 | 2009-11-24 | Micron Technology, Inc. | Method for bus width negotiation of data storage devices |
US7631233B2 (en) * | 2007-10-07 | 2009-12-08 | United Memories, Inc. | Data inversion register technique for integrated circuit memory testing |
FR2937052A1 (fr) * | 2008-10-08 | 2010-04-16 | Biomerieux Sa | Milieu reactionnel pour les bacteries staphylococcus aureus |
TW201322136A (zh) * | 2011-10-13 | 2013-06-01 | Panasonic Corp | 鄰近非接觸通訊裝置、系統及方法 |
CN112530510B (zh) * | 2020-11-30 | 2022-03-22 | 武汉攀升鼎承科技有限公司 | 电脑内存条自动化检测设备 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0357278A2 (en) * | 1988-08-29 | 1990-03-07 | Eaton Corporation | Versatile control system utilizing a microcontroller |
CN1045655A (zh) * | 1988-11-23 | 1990-09-26 | 约翰弗兰克制造公司 | ***自动诊断的内核测试接口和方法 |
US4958347A (en) * | 1988-11-23 | 1990-09-18 | John Fluke Mfg. Co., Inc. | Apparatus, method and data structure for validation of kernel data bus |
JPH0691513B2 (ja) * | 1989-01-27 | 1994-11-14 | 富士通株式会社 | データ伝送誤り検出方式 |
EP0913837A1 (de) * | 1997-11-03 | 1999-05-06 | Siemens Aktiengesellschaft | Verfahren zur Prüfung der Busanschlüsse von beschreib- und lesbaren integrierten, elektronischen Schaltkreisen, insbesondere von Speicherbausteinen |
US6324666B1 (en) * | 1998-04-20 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Memory test device and method capable of achieving fast memory test without increasing chip pin number |
US6473871B1 (en) * | 1999-08-31 | 2002-10-29 | Sun Microsystems, Inc. | Method and apparatus for HASS testing of busses under programmable control |
US6820148B1 (en) * | 2000-08-17 | 2004-11-16 | Sandisk Corporation | Multiple removable non-volatile memory cards serially communicating with a host |
US6704677B2 (en) * | 2001-12-14 | 2004-03-09 | Sun Microsystems, Inc. | Method and apparatus for generating a data pattern for simultaneously testing multiple bus widths |
-
2003
- 2003-07-02 US US10/614,341 patent/US7036054B2/en not_active Expired - Fee Related
-
2004
- 2004-05-19 KR KR1020057025243A patent/KR100803768B1/ko active IP Right Grant
- 2004-05-19 WO PCT/IB2004/001632 patent/WO2005003797A1/en active Search and Examination
- 2004-05-19 CN CNB2004800182818A patent/CN100451668C/zh not_active Expired - Lifetime
- 2004-05-19 EP EP04733859.5A patent/EP1639378B1/en not_active Expired - Lifetime
- 2004-05-19 BR BRPI0411797-2A patent/BRPI0411797A/pt not_active IP Right Cessation
- 2004-05-19 JP JP2006516501A patent/JP4291368B2/ja not_active Expired - Lifetime
- 2004-06-30 TW TW093119230A patent/TWI253504B/zh active
-
2006
- 2006-04-06 US US11/400,327 patent/US7275186B2/en not_active Expired - Lifetime
- 2006-11-30 HK HK06113204.9A patent/HK1092532A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TWI253504B (en) | 2006-04-21 |
WO2005003797A1 (en) | 2005-01-13 |
EP1639378A1 (en) | 2006-03-29 |
CN100451668C (zh) | 2009-01-14 |
US20050005209A1 (en) | 2005-01-06 |
TW200513658A (en) | 2005-04-16 |
KR100803768B1 (ko) | 2008-02-15 |
US20060187726A1 (en) | 2006-08-24 |
EP1639378B1 (en) | 2020-09-23 |
HK1092532A1 (en) | 2007-02-09 |
BRPI0411797A (pt) | 2006-08-08 |
EP1639378A4 (en) | 2010-07-14 |
US7036054B2 (en) | 2006-04-25 |
JP2007528042A (ja) | 2007-10-04 |
CN1813197A (zh) | 2006-08-02 |
KR20060028435A (ko) | 2006-03-29 |
US7275186B2 (en) | 2007-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7600112B2 (en) | Method and system of supporting multi-plugging in X8 and X16 PCI express slots | |
US5619724A (en) | System for assigning a unique identifier to components by storing a bit sequence from a selected bit line after detecting a predetermined sequence of data | |
CN113688087B (zh) | 一种pcie设备枚举方法、***、存储介质及设备 | |
US20050038956A1 (en) | Method and an apparatus of flash cards access | |
US9092388B2 (en) | Bus width negotiation | |
US6748515B1 (en) | Programmable vendor identification circuitry and associated method | |
CN105900039A (zh) | 为多个存储器技术提供平台支持的设备、***和方法 | |
US7275186B2 (en) | Memory bus checking procedure | |
CN211979671U (zh) | 平台芯片和芯片验证平台 | |
JP4431768B2 (ja) | 携帯型電子装置、読み出し方法及び書き込み方法 | |
US7159104B2 (en) | Simplified memory detection | |
CN115509965A (zh) | 存储器控制器与链接识别方法 | |
CN114327287B (zh) | 一种固态硬盘的晶圆设置方法、装置、设备及介质 | |
CN221175404U (zh) | 一种接口电路及电子设备 | |
CN103714030B (zh) | 检测与接口连接的方法、电子装置以及控制电路 | |
CN114579198B (zh) | 内存芯片的启动方法、装置、计算机设备及存储介质 | |
TW200825919A (en) | Method and system for updating firmware of a microcontroller | |
CN116521585A (zh) | 槽位丝印显示方法、装置、设备及存储介质 | |
CN115454916A (zh) | 操作数据的校验方法、装置、存储介质及电子设备 | |
JP2000242517A (ja) | 半導体記憶装置 | |
CN107102952A (zh) | 存储器资源的配置方法 | |
JP2006099598A (ja) | インターフェース拡張回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080401 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080630 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080707 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081001 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090402 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4291368 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130410 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130410 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140410 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140410 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |