JP4290556B2 - マルチプロセッサ・コンピュータ・システムにおける接続のためのスイッチングi/oノード - Google Patents
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Description
処理ユニットを複数使用したコンピュータ・システムは、現行のシングルプロセッサ・ベースのシステムよりも費用面で満足できる高性能を実現すると期待されている。シングル・プロセッサではアプリケーションの全処理が1つのプロセッサに集中するが、マルチプロセッシング環境では、タスクをグループ分けして、複数のプロセッサで処理させることができる。これにより、処理負荷全体が複数のプロセッサに分散され、分散させたタスクの同時並列処理が可能となる。オペレーティング・システムのソフトウェアは、プログラム・コードの各種部分を、別個に実行可能なスレッドに分割して、通常は各スレッドに優先度レベルを割り当てる。
I/Oノード320は別のI/Oパケット・バス・リンク330に結合されており、このI/Oパケット・バス・リンク330は、他のI/Oノード(図示なし)に接続されることがある。なお、マルチプロセッサ・コンピュータ・システム300の各要素の構成が異なる実施形態もとり得る。例えば、別の実施形態では、プロセッサの数が異なっており、追加のプロセッサが追加のI/Oパケット・バス・リンク(図示なし)を介してI/Oノード・スイッチ310に結合される構成をとっても良い。さらに、I/Oリンク345が、マルチプロセッサ・コンピュータ・システム300と同じネットワーク内または異なるネットワーク内でデバイスに接続されていてもよい。
さらに、I/Oパケット・バス315は、I/Oノード間、およびI/Oノードとプロセッサ間(プロセッサ301Aなど)の通信について、非コヒーレントな方法で動作し得る(「非コヒーレントなリンク」)。また、この非コヒーレント・リンクは、一方向のラインの組として実装されてもよい(例えば、ライン315Aはプロセッサ301AからI/Oノード・スイッチ310にパケットを送信するために使用され、ライン315Bはプロセッサ301BからI/Oノード・スイッチ310にパケットを送信するために使用される)。コヒーレント・リンクを介した2つ以上のノード間の相互接続は、「コヒーレント・ファブリック」と呼ばれることがある。
同様に、非コヒーレント・リンクを介した2つ以上のノード間の相互接続は、「非コヒーレント・ファブリック」と呼ばれることがある。1つのプロセッサから別のプロセッサに送信されるパケットが、1つ以上の中間ノードを通過することがあり得る点が留意される。例えば、プロセッサ301Aからプロセッサ301Cに送信されるパケットは、図3に示すようにプロセッサ301Bまたはプロセッサ301Dを通過することがあり得る。適したルーティング・アルゴリズムであれば、どのようなルーティング・アルゴリズムでも使用され得る。プロセッサ301C,Dを囲む破線によって示されるように、図3の実施形態とはプロセッサの数が異なるマルチプロセッサ・コンピュータ・システム300の実施形態も可能である。
パケット・バス・スイッチ430は、内部パケット・バス・リンク435によってインタフェース・バス440に結合されている。インタフェース・バス440は、内部パケット・バス・リンク445を介して下流のトランシーバ480に結合されている。トランシーバ480はI/Oパケット・バス・リンク485に結合されており、I/Oパケット・バス・リンク485は他のI/Oノードまたは他のデバイス(図示なし)に接続され得る。また、インタフェース・バス440は、I/Oインタフェース470に結合されると共に、周辺インタフェース450,460に結合されている。
周辺インタフェース450,460は周辺バス455,465にそれぞれ結合されている。I/Oインタフェース470はI/Oリンク475に結合されている。本実施形態では2つの上流のトランシーバが2つのI/Oパケット・バス・リンクに接続されていることが図示されているが、別の実施形態では、上流のトランシーバおよびI/Oパケット・バス・リンクの数が他の適切な数であってもよいこととしてもよい。
各インタフェース・ポートは、特定のフィルタと一致するアドレスを有するパケット・トランザクションを要求する機能を備えたアドレス・フィルタを備え得る。このように、インタフェース・バス440は、周辺インタフェースの各々、I/Oインタフェース、および内部パケット・バス・リンク445の間でのピアツーピアのトラフィックを処理できるように構成され得る。
周辺インタフェース460宛のパケット・トランザクションが、周辺インタフェース450によって、インタフェース・バス440へ上り方向に送信される例を考える。インタフェース・バス440に接続されている各インタフェース・ポートによって、このパケット・トランザクションのヘッダがデコードされ得る。デコードされたアドレスは、周辺インタフェース460のアドレス・フィルタのみに一致し、従って、周辺インタフェース460によってアドレスが要求される。
パケット・バス・スイッチ530は、内部パケット・バス・リンク535によってインタフェース・バス540に結合されている。パケット・バス・スイッチ530は、内部パケット・バス・リンク545を介して下流のトランシーバ580に結合されている。トランシーバ580はI/Oパケット・バス・リンク585に結合されており、I/Oパケット・バス・リンク485は他のI/Oノードまたは他のデバイス(図示なし)に接続され得る。インタフェース・バス540は、I/Oインタフェース570に結合されると共に、周辺インタフェース550,560に結合されている。
周辺インタフェース550,560は周辺バス555,565にそれぞれ結合されている。I/Oインタフェース570はI/Oリンク575に結合されている。本実施形態では2つの上流のトランシーバが2つのI/Oパケット・バス・リンクに接続されているように図示されているが、別の実施形態では、上流のトランシーバおよびI/Oパケット・バス・リンクの数がこれ以外の適切な数であってもよいことが考察される。
このような実施形態では、I/Oリンク575は、イーサネット接続またはインフィニバンド接続などの代表的な接続であり得る。周辺バス555,565の例として、例えば、PCI(Peripheral Component Interconnect:周辺機器相互接続)またはPCI−X(Extended Peripheral Component Interconnect:拡張周辺機器相互接続)バスなどの、適した任意の周辺バスがある。
各インタフェース・ポートは、特定のフィルタと一致するアドレスを有するパケット・トランザクションを要求する機能を備えたアドレス・フィルタを備え得る。このように、インタフェース・バス540は、周辺インタフェースの各々、およびI/Oインタフェースの間でのピアツーピアのトラフィックを処理できるように構成され得る。周辺インタフェース560宛のパケット・トランザクションが、周辺インタフェース550によって、インタフェース・バス540へ上り方向に送信される例を考える。インタフェース・バス540に接続されている各インタフェース・ポートによって、このパケット・トランザクションのヘッダがデコードされ得る。
デコードされたアドレスは、周辺インタフェース560のアドレス・フィルタに一致し、このため周辺インタフェース560によって要求される。しかし、下記に詳述するように、内部パケット・バス・リンク545を介してトランシーバ580に接続されたI/Oノードまたは他のデバイス宛てのパケット・トランザクションは、最初に上り方向にルーティングされ得る。
このように、内部パケット・バス・リンク545を介してトランシーバ580に接続されたI/Oノードまたは他のデバイス宛てのパケット・トランザクションは、パケット・バス・スイッチ530によって、最初に図3のプロセッサ301A,Bのいずれかに関連付けられたホスト・ブリッジにルーティングされ得る。次に、ホスト・ブリッジはこのパケットを図5のパケット・バス・スイッチ530に宛てて下り方向に送信し、パケット・バス・スイッチ530は、このパケット・トランザクションを、トランシーバ580に接続されたI/Oノードまたは他のデバイスにルーティングし得る。
Claims (31)
- マルチプロセッサ・コンピュータ・システム用の入出力(I/O)ノード・スイッチであって、前記入出力ノード・スイッチは、
集積回路チップに実装されており、周辺バスからの複数の周辺トランザクションを受信するように結合され、かつ前記複数の周辺トランザクションに対応する複数の上りパケット・トランザクションを送信するように構成されたブリッジ・ユニットと、
前記集積回路チップに実装されており、前記複数の上りパケット・トランザクションを内部ポイントツーポイント・パケット・バス・リンクで受信するように結合され、かつ前記複数の上りパケット・トランザクションの各々の宛先を判定するように構成されたパケット・バス・スイッチ・ユニットと、を備え、
前記パケット・バス・スイッチ・ユニットは、前記複数の上りパケット・トランザクションの前記各々の宛先を判定すると、前記複数の上りパケット・トランザクションのうちの選択されたパケット・トランザクションを第1のポイントツーポイント・パケット・バス・リンクに結合された第1のプロセッサ・インタフェースにルーティングすると共に、前記複数の上りパケット・トランザクションのうちの他のパケット・トランザクションを第2のポイントツーポイント・パケット・バス・リンクに結合された第2のプロセッサ・インタフェースにルーティングするようにさらに構成されており、
前記第1のポイントツーポイント・パケット・バス・リンク及び前記第2のポイントツーポイント・パケット・バス・リンクは、各々一方向ワイヤの第1の組と一方向ワイヤの第2の組とを有するハイパートランスポート(HyperTransport:登録商標)互換のリンクであり、前記一方向ワイヤの第1の組および前記一方向ワイヤの第2の組の各々は、制御パケットとデータ・パケットとを含むパケットを伝送するように構成されており、前記制御パケットは、コマンド・パケット、情報パケットおよび応答パケットを含み、
前記パケット・バス・スイッチ・ユニットは、更に、前記第1ポイントツーポイント・パケット・バス・リンクおよび前記第2ポイントツーポイント・パケット・バス・リンクに結合された上流デバイスのI/O負荷又はトランザクション・タイプに基づいて、前記複数の上りパケット・トランザクションのそれぞれの送信先を決定するように構成されている、
入出力ノード・スイッチ。 - 前記複数の上りパケット・トランザクションのうちの前記選択されたパケット・トランザクションを受信して、前記複数の上りパケット・トランザクションのうちの前記選択されたパケット・トランザクションを前記第1のポイントツーポイント・パケット・バス・リンクで送信するように結合された第1のトランシーバ・ユニットをさらに備える、
請求項1に記載の入出力ノード・スイッチ。 - 前記複数の上りパケット・トランザクションのうちの前記他のパケット・トランザクションを受信して、前記複数の上りパケット・トランザクションのうちの前記他のパケット・トランザクションを前記第2のポイントツーポイント・パケット・バス・リンクで送信するように結合された第2のトランシーバ・ユニットをさらに備える、
請求項2に記載の入出力ノード・スイッチ。 - 前記パケット・バス・スイッチ・ユニットは、前記複数の上りパケット・トランザクションの各々に関連付けられたアドレスをデコードするようにさらに構成されている、
請求項3に記載の入出力ノード・スイッチ。 - 前記パケット・バス・スイッチ・ユニットは、前記アドレスに基づいて、前記複数の上りパケット・トランザクションのうちの追加のパケット・トランザクションをブロックするようにさらに構成されている、
請求項4に記載の入出力ノード・スイッチ。 - 前記アドレスに基づいて、前記複数のパケット・トランザクションのうちの前記追加のパケット・トランザクションを受信して、前記パケット・トランザクションを第3のポイントツーポイント・パケット・バス・リンクで他のノードに送信するように結合された第3のトランシーバ・ユニットをさらに備える、
請求項5に記載の入出力ノード・スイッチ。 - 前記第3のトランシーバ・ユニットは、第2の複数の上りパケット・トランザクションを前記第3のポイントツーポイント・パケット・バス・リンクで受信し、前記第2の複数の上りパケット・トランザクションを前記パケット・バス・スイッチに送信するようにさらに構成されている、
請求項6に記載の入出力ノード・スイッチ。 - 前記パケット・バス・スイッチ・ユニットは、前記第2の複数の上りパケット・トランザクションの各々に関連付けられたアドレスをデコードし、前記第2の複数の上りパケット・トランザクションのうちの選択されたパケット・トランザクションを前記第1のポイントツーポイント・パケット・バス・リンクに結合された前記第1のプロセッサ・インタフェースにルーティングすると共に、前記第2の複数の上りパケット・トランザクションの各々に関連付けられた前記アドレスに基づいて、前記複数の上りパケット・トランザクションのうちの他のパケット・トランザクションを前記第2のポイントツーポイント・パケット・バス・リンクに結合された前記第2のプロセッサ・インタフェースにルーティングするようにさらに構成されている、
請求項7に記載の入出力ノード・スイッチ。 - 前記パケット・バス・スイッチ・ユニットは、前記第1のプロセッサ・インタフェースによって送信された第1の複数の下りパケット・トランザクションと、前記第2のプロセッサ・インタフェースによって送信された第2の複数の下りパケット・トランザクションとを受信するようにさらに構成されている、
請求項3に記載の入出力ノード・スイッチ。 - 前記パケット・バス・スイッチ・ユニットは、前記第1の複数の下りパケット・トランザクションと前記第2の複数の下りパケット・トランザクション間を調停するようにさらに構成されている、
請求項9に記載の入出力ノード・スイッチ。 - 前記パケット・バス・スイッチ・ユニットは、前記第1の複数の下りパケット・トランザクションと、前記第2の複数の下りパケット・トランザクションとを前記第1の内部ポイントツーポイント・パケット・バス・リンクにルーティングするようにさらに構成されている、
請求項10に記載の入出力ノード・スイッチ。 - 前記ブリッジ・ユニットは、前記第1複数の下りパケット・トランザクションと第2の複数の下りパケット・トランザクションの各々のアドレスをデコードし、前記アドレスに基づいて、前記第1複数の下りパケット・トランザクションと第2の複数の下りパケット・トランザクションの選択されたパケット・トランザクションに対応するバス・サイクルを始めるようにさらに構成されている、
請求項11に記載の入出力ノード・スイッチ。 - 前記パケット・バス・スイッチ・ユニットは、プログラム可能なルックアップ・テーブルを使用して、前記複数の上りパケット・トランザクションの各々の前記宛先を判定するようにさらに構成されている、
請求項1に記載の入出力ノード・スイッチ。 - 前記パケット・バス・スイッチ・ユニットは、前記第1の外部パケット・バス・リンクに結合された上流のデバイスおよび第2の外部パケット・バス・リンクに結合された上流のデバイスに対応する使用可能なバッファ空間を示す値を使用して、前記複数の上りパケット・トランザクションの各々の前記宛先を判定するようにさらに構成されている、
請求項3に記載の入出力ノード・スイッチ。 - 前記第3のポイントツーポイント・パケット・バス・リンクは、一方向ワイヤの第1の組と一方向ワイヤの第2の組とを有するハイパートランスポート(HyperTransport:登録商標)互換のリンクであり、前記制御パケットと前記データパケットは、同じワイヤを共有する、
請求項1に記載の入出力ノード・スイッチ。 - マルチプロセッサ・コンピュータ・システムであって、
プログラムされた命令を実行するように各々構成された第1のプロセッサおよび第2のプロセッサと、
集積回路チップに実装されており、第1のポイントツーポイント・パケット・バス・リンクによって前記第1のプロセッサに結合され、かつ第2のポイントツーポイント・パケット・バス・リンクによって前記第2のプロセッサに結合された入出力ノード・スイッチと、を備え、前記入出力ノード・スイッチは、
周辺バスから複数の周辺トランザクションを受信するように結合され、かつ前記複数の周辺トランザクションに対応する複数の上りパケット・トランザクションを送信するように構成されたブリッジ・ユニットと、
前記複数の上りパケット・トランザクションを内部ポイントツーポイント・パケット・バス・リンクで受信するように結合され、かつ前記複数の上りパケット・トランザクションの各々の宛先を判定するように構成されたパケット・バス・スイッチ・ユニットと、を備え、
前記パケット・バス・スイッチ・ユニットは、前記複数の上りパケット・トランザクションの前記宛先の各々を判定すると、前記複数の上りパケット・トランザクションのうちの選択されたパケット・トランザクションを前記第1のポイントツーポイント・パケット・バス・リンクを介して前記第1のプロセッサにルーティングすると共に、前記複数の上りパケット・トランザクションのうちの他のパケット・トランザクションを、前記第2のポイントツーポイント・パケット・バス・リンクを介して前記第2のプロセッサにルーティングするようにさらに構成されている、
前記第1のポイントツーポイント・パケット・バス・リンク及び前記第2のポイントツーポイント・パケット・バス・リンクは、各々一方向ワイヤの第1の組と一方向ワイヤの第2の組とを有するハイパートランスポート(HyperTransport:登録商標)互換のリンクであり、前記一方向ワイヤの第1の組および前記一方向ワイヤの第2の組の各々は、制御パケットとデータ・パケットとを含むパケットを伝送するように構成されており、前記制御パケットは、コマンド・パケット、情報パケットおよび応答パケットを含み、
前記パケット・バス・スイッチ・ユニットは、更に、前記第1ポイントツーポイント・パケット・バス・リンクおよび前記第2ポイントツーポイント・パケット・バス・リンクに結合された上流デバイスのI/O負荷又はトランザクション・タイプに基づいて、前記複数の上りパケット・トランザクションのそれぞれの送信先を決定するように構成されている、
マルチプロセッサ・コンピュータ・システム。 - 前記入出力ノード・スイッチは、前記複数の上りパケット・トランザクションのうちの前記選択されたパケット・トランザクションを受信して、前記複数の上りパケット・トランザクションのうちの前記選択されたパケット・トランザクションを前記第1のポイントツーポイント・パケット・バス・リンクで送信するように結合された第1のトランシーバ・ユニットをさらに備える、
請求項16に記載のコンピュータ・システム。 - 前記入出力ノード・スイッチは、前記複数の上りパケット・トランザクションのうちの前記他のパケット・トランザクションを受信して、前記複数の上りパケット・トランザクションのうちの前記他のパケット・トランザクションを前記第2のポイントツーポイント・パケット・バス・リンクで送信するように結合された第2のトランシーバ・ユニット(420)をさらに備える、
請求項16に記載のコンピュータ・システム。 - 前記パケット・バス・スイッチ・ユニットは、前記複数の上りパケット・トランザクションの各々に関連付けられたアドレスをデコードするようにさらに構成されている、
請求項16に記載のコンピュータ・システム。 - 前記パケット・バス・スイッチ・ユニットは、前記アドレスに基づいて、前記複数の上りパケット・トランザクションのうちの追加のパケット・トランザクションをブロックするようにさらに構成されている、
請求項19に記載のコンピュータ・システム。 - 前記入出力ノード・スイッチは、前記アドレスに基づいて、前記複数のパケット・トランザクションのうちの前記追加のパケット・トランザクションを受信して、前記パケット・トランザクションを前記第3のポイントツーポイント・パケット・バス・リンクで他のノードに送信するように結合された第3のトランシーバ・ユニットをさらに備える、
請求項20に記載のコンピュータ・システム。 - 前記第3のトランシーバ・ユニットは、第2の複数の上りパケット・トランザクションを前記第3のポイントツーポイント・パケット・バス・リンクで受信して、前記第2の複数の上りパケット・トランザクションを前記パケット・バス・スイッチに送信するようにさらに構成されている、
請求項21に記載のコンピュータ・システム。 - 前記パケット・バス・スイッチ・ユニットは、前記第2の複数の上りパケット・トランザクションの各々に関連付けられたアドレスをデコードし、前記第2の複数の上りパケット・トランザクションのうちの選択されたパケット・トランザクションを前記第1のポイントツーポイント・パケット・バス・リンク(401)に結合された前記第1のプロセッサにルーティングすると共に、前記第2の複数の上りパケット・トランザクションの各々に関連付けられた前記アドレスに基づいて、前記複数の上りパケット・トランザクションのうちの他のパケット・トランザクションを前記第2のポイントツーポイント・パケット・バス・リンク(402)に結合された前記第2のプロセッサにルーティングするようにさらに構成されている、
請求項22に記載のコンピュータ・システム。 - 前記パケット・バス・スイッチ・ユニットは、前記第1のプロセッサによって送信された第1の複数の下りパケット・トランザクションと、前記第2のプロセッサによって送信された第2の複数の下りパケット・トランザクションとを受信するようにさらに構成されている、
請求項18に記載のコンピュータ・システム。 - 前記パケット・バス・スイッチ・ユニットは、前記第1の複数の下りパケット・トランザクションと前記第2の複数の下りパケット・トランザクション間を調停するようにさらに構成されている、
請求項24に記載のコンピュータ・システム。 - 前記パケット・バス・スイッチ・ユニットは、前記第1の複数の下りパケット・トランザクションと、前記第2の複数の下りパケット・トランザクションとを前記第1の内部ポイントツーポイント・パケット・バス・リンクにルーティングするようにさらに構成されている、
請求項25に記載のコンピュータ・システム。 - 前記ブリッジ・ユニットは、前記第1複数の下りパケット・トランザクションおよび第2の複数の下りパケット・トランザクションの各々のアドレスをデコードし、前記アドレスに基づいて、前記第1の複数の下りパケット・トランザクションおよび第2の複数の下りパケット・トランザクションの選択されたパケット・トランザクションに対応するバス・サイクルを始めるようにさらに構成されている、
請求項26に記載のコンピュータ・システム。 - 前記パケット・バス・スイッチ・ユニットは、プログラム可能なルックアップ・テーブルを使用して、前記複数の上りパケット・トランザクションの各々の前記宛先を判定するようにさらに構成されている、
請求項16に記載のコンピュータ・システム。 - 前記パケット・バス・スイッチ・ユニットは、前記第1プロセッサおよび第2プロセッサの各々に対応する使用可能なバッファ空間を示す値を使用して、前記複数の上りパケット・トランザクションの各々の前記宛先を判定するようにさらに構成されている、
請求項16に記載のコンピュータ・システム。 - 前記パケット・バス・スイッチ・ユニットは、前記複数の上りパケット・トランザクションの各々を使用可能なバッファ空間を示す値が比較的高い値を有する所定のプロセッサにルーティングするようにさらに構成されている、
請求項16に記載のコンピュータ・システム。 - 前記第3のポイントツーポイント・パケット・バス・リンクは、一方向ワイヤの第1の組と一方向ワイヤの第2の組とを有するハイパートランスポート(HyperTransport:登録商標)互換のリンクであり、前記一方向ワイヤの第1の組および前記一方向ワイヤの第2の組の各々は、前記制御パケットと前記データパケットは、同じワイヤを共有する、
請求項16に記載のコンピュータ・システム。
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