JP4288865B2 - Color interpolation method and color interpolation apparatus - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は色補間方法及び色補間装置に関し、更に詳しくは高速化した色補間方法及び色補間装置に関する。色変換方法として、多次元のＬＵＴと補間演算器による演算が知られている。米国特許第４８３７７２２号では、高速演算のために補間演算器をパラレルに並べて計算する方法が提案されている。
【０００２】
【従来の技術】
カラープリンタ、カラースキャナ、カラー複写機等では、光電走査によって得た色分解ディジタル画像データの色修正を行なうことが多い。上記のようなディジタル画像データの色修正は演算により行なわれる場合もあるが、予め色分解画像データの組み合わせ（例えば赤Ｒ，緑Ｇ，青Ｂの３原色画像データの組み合わせ）に対応する修正済み画像データの組み合わせ（例えばイエローＹ，マゼンタＭ，シアンＣ，ブラックＫのインキ量）を変換テーブルとして記憶させておき、修正前のデータの組み合わせをアドレス指定信号として、修正済みのデータの組み合わせ（変換出力データ）を読み出すように構成される場合もある。
【０００３】
前述のような変換テーブルを用いたデータ変換では、入力データの組み合わせ全てに対応する修正データの組み合わせを記憶するようにすると、膨大な記憶容量が必要となって、変換テーブルとして用いるメモリのコストアップになるので、変換出力データを適宜間引いて記憶させ、間引いた部分に相当する入力データの組み合わせに対応する修正データについては補間演算により求めることが一般に行われている。
【０００４】
上記のように、変換テーブルを用いたデータ変換を、補間演算を伴って行わせる技術としては、従来、特公昭５８−１６１８０号公報及び特開昭６３−１６２２４８号公報等に開示されるようなものがある。特公昭５８−１６１８０号公報では、３次元の入力ディジタルデータが構成する３次元の空間を複数の単位立方体で分割し、該複数の立方体の頂点それぞれに対応させて変換出力データを記憶させて変換テーブルを構成する。
【０００５】
そして、前記単位立方体を、該単位立方体の８頂点の中の４頂点からなる複数（５又は６個）の４面体に分割し、３次元の入力データに対応する点を含む４面体の４頂点それぞれにおける変換出力データを読み出し、該４個の変換出力データを補間演算することで、３次元入力データに対する最終的な変換出力データを出力するようにしている。
【０００６】
また、特開昭６３−１６２２４８号公報には、前記立方体をそのまま用い、３次元の入力データに対応する点を含む立方体の８頂点に対応して読み出される８個の変換出力データから補間演算により最終的な変換出力データを出力するようにしている。上記の特公昭５８−１６１８０号公報及び特開昭６３−１６２２４８号公報等に開示されるデータ変換では、補間演算を用いることで変換テーブルに記憶させる変換出力データの数を少なくしてメモリ容量を小さく抑えると共に、非線形の変換も小さいな誤差で行なえるものであり、またハードウェアも比較的小規模ですみ、比較的高速な回路が実現できる。
【０００７】
【発明が解決しようとする課題】
パラレルに演算を行なう場合、全体として設計しなくてはならないため、回路が複雑になるという問題がある。また、一つのユニットを繰り返し利用できず、例えば乗算器と足し算器を別々に用いることになる。また、補間演算点数はハードウェアで固定的である。しかしながら、例えば入力データがＬ^*ａ^*ｂ^*では８点補間が最適であり、入力データがＲ，Ｇ，ＢやＹ，Ｍ，Ｃの場合には４点補間が最適であることが知られている。この場合、それぞれに最適な補間演算が行われないことになる。
【０００８】
本発明はこのような課題に鑑みてなされたものであって、高速演算が可能な色補間方法及び色補間装置を提供することを目的としている。即ち、第１にメモリの総量を最小限にして、かつ最大の計算能力を実現し、第２に同じ形式のユニットを並べることで、部品及びタイミング設計を容易にし、第３に容易に補間に必要な格子点数を変更できる仕組みを提案する。
【０００９】
【課題を解決するための手段】
（１）請求項１記載の発明は、全体の色変換テーブルのテーブル値を格子の一つおきに取り出した複数の色変換テーブルを持ち、前記複数の色変換テーブルのそれぞれを用いた演算結果を逐次累積する演算を用いて色補間を行なうことを特徴とする。
【００１０】
このように構成すれば、演算回路をシリアルに並べることで、同じユニットが利用でき、かつパイプライン化できるので、処理を高速化することができる。
（２）請求項２記載の発明は、前記全体の色変換テーブルは、ｎ色の入力データが入力される時に２のｎ乗個に分割されていることを特徴とする。
【００１１】
このように構成すれば、補間演算の点数を自由に設定することができる。
（３）請求項３記載の発明は、前記分割された複数の色変換テーブルが同時に使われない組み合わせについては、パラレルに並べることを特徴とする。
【００１２】
このように構成すれば、遅延を少なくすることができる。
（４）請求項４記載の発明は、ｎ色の入力データの入力に対して、２のｎ乗より少ない数で補間する場合、前記複数の色変換テーブルのそれぞれを用いた演算を行なう際に、当該色変換テーブルを使用しない演算は、０と乗算することを特徴とする。
【００１３】
このように構成すれば、簡単な構成でバイパスするのと同等の効果が得られる。
（５）請求項５記載の発明は、入力データの種類に応じて補間演算点数を可変に選択することを特徴とする。
【００１４】
このように構成すれば、入力データに応じて最適な補間演算手段が選択できる。
（６）請求項６記載の発明は、全体の色変換テーブルのテーブル値を格子の一つおきに取り出した複数の色変換テーブルを持ち、前記複数の色変換テーブルのそれぞれを用いた演算結果を逐次累積する演算を用いて計算する演算部を有することを特徴とする。
【００１５】
このように構成すれば、演算回路をシリアルに並べることで、同じユニットが利用でき、かつパイプライン化できるので高速化することができる。
【００１６】
【発明の実施の形態】
以下に、図面を参照して本発明の実施の形態例を詳細に説明する。
図１は本発明の一実施の形態例を示すブロック図で、３次元入力の場合を例にとっている。図において、１は入力データ２４ビットを受けて、ビットを振り分けるビット振り分け器である。入力２４ビットデータは、例えばＲが８ビット、Ｇが８ビット、Ｂが８ビットである。２はビット振り分け器１からの出力信号を受けて重みとアドレスを出力する係数発生器である。該係数発生器２は、＃０〜＃７までの８個存在する。そして、これら係数発生器２は＃０が＃１に入り、＃１が＃２に入るという具合に直列に接続されている。
【００１７】
１０は副ＬＵＴと乗算累積器を８個用いた演算部である。３が副ＬＵＴと乗算累積器（以下単に演算器と略す）であり、図に示すように＃０〜＃７まで８個直列に接続されている。＃０の演算器には入力としてゼロデータが入力されている。該＃０の演算器の出力は＃１の演算器に入り、＃１の演算器の出力は＃２の演算器に入る。以下、同様に接続され、演算出力が累積されていくようになっている。演算部１０において、４は最終段の演算器の出力を受けて重みの総和で割算して出力（８ビット）を得る割算器である。
【００１８】
図に示す演算部１０は、Ｙ，Ｍ，Ｃ毎に設けられている。即ち、１０はＹ系の演算部であり、２０はＭ系の演算部であり、３０はＣ系の演算部である。そして、それぞれの演算部からは、８ビットの演算出力が得られるようになっている。Ｋや特色出力があれば、このユニットが増える。色変換ＬＵＴ値は、それぞれの演算部に共通に入力されている。この色変換ＬＵＴ値は、それぞれの演算器３毎に分割されて与えられている。また、各係数発生器２からは、対応する演算器３に重みとアドレスが与えられている。図に示す回路は、図示しないタイミングクロックにより同期して動作するようになっている。このように構成された回路の動作を説明すれば、以下の通りである。
【００１９】
図１に示す実施の形態例は、三角錐を用いた４点補間法を実現する回路である。図２は三角錐を用いた４点補間の説明図である。立方体を三角錐で分割すると、６個の三角錐に分割される。そして、それぞれの条件毎に補間式を求める。例えばｘ≧ｙ≧ｚの場合、当該三角錐内の任意の点Ｐの補間値ｐ_xyzは次式で表される。
【００２０】
ｐ_xyz＝ｐ_a（１−ｘ）＋ｐ_b（ｘ−ｙ）＋ｐ_c（ｙ−ｚ）＋ｐ_gｚ （１）
但し、この式では格子間隔が１の場合を示している。ここで、ｐａ〜ｐｇは三角錐の各頂点の値を示す。図１に示す回路は、ハードウェア的に（１）式を実現するものである。
【００２１】
本来の３次元補間用ＬＵＴをＮ×Ｎ×Ｎ（Ｎは偶数）としたとき、８つに分割して、それぞれのブロックに転送する。この分割方法は、図３に示すように、一つおきに並べたデータを８つの（Ｎ／２）×（Ｎ／２）×（Ｎ／２）のＬＵＴに分割するものである。図３において、（ａ）に示すＬＵＴ全体を○、□、△、×の点を一つおきにとっていき、各々の点で構成されるデータで分割すると、図３の（ｂ）〜（ｅ）に示すように分割される。図は２次元の場合を示す。３次元の場合には８個に分割される。
【００２２】
このように分割されたＬＵＴを副ＬＵＴｎと呼ぶことにする。ここで、ｎは０から７までの数字である。この副ＬＵＴは、ｎを０から（（Ｎ／２）−１）とし、その２進数をｉ，ｊ，ｋとしたとき、
ＬＵＴｎ［Ｉ］［Ｊ］［Ｋ］＝ＬＵＴ［２・Ｉ＋ｉ］［２・Ｊ＋ｊ］［２・Ｋ＋ｋ］ （２）
により設定されるサイズ１／８のＬＵＴである。ここで、Ｉ，Ｊ，Ｋは０〜７のＲ，Ｇ，Ｂのアドレス、ｉ，ｊ，ｋは０か１の値である。（２）式は、副ＬＵＴが右辺で表される元のＬＵＴの（２）式に示すアドレスと対応していることを示す。つまり、左辺の副ＬＵＴは右辺に示すＬＵＴのアドレスで表される場所からとってくるものであることを示す。このように、本発明によれば、色変換テーブルをｎ色入力の時に２のｎ乗個に分割することで、補間演算の点数を自由に設定することができる。
【００２３】
ここで、Ｎ＝１６として説明する。図１において、入力されたＲ，Ｇ，Ｂ値は、ビット振り分け器１で、各色上位値と下位値、及び上下判定値に分けられる。図４はビット振り分け器１の一実施の形態例を示すブロック図である。入力値は、Ｒ，Ｇ，Ｂ毎に８ビットの合計２４ビットである。ＲはＲチャネル４０に入り、ＧはＧチャネル４１に入り、ＢはＢチャネル４２に入る。
【００２４】
例えば、Ｒチャネル４０において、５０は８ビットのＲデータを受ける上位／下位ビット振り分け器、５１は該上位／下位ビット振り分け器５０の出力を受ける上半位／下半位振り分け器である。上位／下位ビット振り分け器５０からは３ビットの上位値（０〜７）が出力され、上半位／下半位振り分け器５１からは１ビットの上下判別値と５ビットの下位値（０〜１６）が出力される。以上の構成は、他のＧチャネル、Ｂチャネルについても同様である。Ｒチャネル、Ｇチャネル、Ｂチャネルから出力される５ビットの下位値は三角錐コード発生器４３に入り、該三角錐コード発生器４３からは、３ビットの三角錐コード（０〜５）が出力される。三角錐コードは、図２に示す三角錐に０〜５までのコードを振り、各三角錐を識別するものである。三角錐発生コードの組み合わせは、図５に示す通りである。例えば、Ｂ≧Ｒ≧Ｇの場合の三角錐コードは“４”である。
【００２５】
ここで、図４において示す計算式で上位値、上下判別値、下位値が計算される。例えば、上位値は入力値／３４で表され、１次下位値は入力値を３４で割った余り（％３４）で表され、上下判別値は入力値／１７で表され、更に、最終の下位値は入力値％１７で表される。そして、３色の最終の下位値を用いて補間演算に使用される三角錐（４点の組み合わせ）の位置を決定するコードを三角錐コード発生器４３から出力する。ここで出力されたデータは、各演算と同期して次の係数発生器２（＃０）に転送される。
【００２６】
図６は係数発生器の一実施の形態例を示すブロック図である。係数発生器２は副ＬＵＴｎに対するアドレスと補間演算用重み係数を出力して副ＬＵＴｎと乗算器のブロック（演算器）３に送る。ビット振り分け器１からのＲ，Ｇ，Ｂ毎の上位値（０〜７）は加算器６１に入り、下位値（０〜１６）と、上下判別ビット（０〜１）はアドレス発生／重み発生器６０に入る。アドレス発生／重み発生器６０には、ＬＵＴ ＩＤ[０〜７]も入っている。このＬＵＴ ＩＤは図１に示す位置データと同じものである。
【００２７】
アドレス発生／重み発生器６０からは、Ｒ，Ｇ，Ｂ毎の増分アドレスと重み係数が発生される。ここで、増分アドレスは、ＬＵＴのアドレスを指定する時に、最も小さい値を基底にして必要な軸に＋１するものである。例えば、２次元で示すと（３，４）が基底アドレスだとすると、（４，４）、（４，５）のように、＋０又は＋１を行なう。これにより、三角錐の位置を決めるものである。ここで、三角錐の位置を決めるとは、ＬＵＴの格子のいずれを用いるか（格子のいずれかの点で構成される三角錐を用いるか）を決定することである。
【００２８】
Ｒ，Ｇ，Ｂ毎の上位値（０〜７）と増分アドレス（０〜１）は加算器６１に入り、該加算器６１からはＲアドレス（０〜７）が発生される。この構成は、残りのＧチャネル、Ｂチャネルについても同様である。Ｒチャネル、Ｇチャネル、Ｂチャネルからは、それぞれのアドレスが発生して演算器３に入り、また重み係数（０〜１７）が発生して演算器３に入る。一方、上位値、下位値、上下判別ビット、三角錐コードは、次の係数発生器２に入る。
【００２９】
図７は係数発生器中のアドレス／重み発生器６０の一実施の形態例を示すブロック図である。Ｒ，Ｇ，Ｂ毎の下位値（０〜１６）は、差分計算部７０に入る。該差分計算部７０は、Ｒ，Ｇ，Ｂ各下位値と差分計算指示器７１からの４ビット出力を受けて、重み係数（０〜１７）を発生する。差分計算指示器７１は、図８に示すようなテーブルを持っている。そして、ＬＵＴコード毎に三角錐コードに対応した重みが割り振られている。
【００３０】
ＬＵＴコードは、０００、００１、０１０、０１１、１００、１０１、１１０、１１１に区分され、それぞれの三角錐毎に重みが与えられている。各三角錐毎に、重みは４個与えられている。例えば、三角錐コード“３”の場合は、ＬＵＴコード０００が２、０１０が７、１１０が８、１１１が１２である。そして、各三角錐毎に４個の重みが与えられている。各三角錐毎に４個の重みがあり、残りが０であるのは、（１）式が４個の乗算項からなっているのと対応している。つまり、図１の演算器３は８個存在するが、実際に演算を行なっているのは４個であることを示している。このように、本発明によれば、全体の色変換テーブルを複数の色変換テーブルに分割して持ち、２のｎ乗より少ない数で補間する場合、当該色変換テーブルを使用しない部分に０の重みを加えることで、簡単な構成でバイパスするのと同等の効果が得られる。
【００３１】
図７において、７２は排他的論理和回路であり、ＬＵＴＩＤ[０〜７]とＲ，Ｇ，Ｂそれぞれの上下判別ビットを受けて３ビットのＬＵＴコードを出力し、差分計算指示器７１に与える。差分計算指示器７１は、３ビットのＬＵＴコードと三角錐コードを受けて、図８に示す４ビットの重みデータを出力し、差分計算部７０に与える。
【００３２】
該差分計算部７０は、Ｒ，Ｇ，Ｂ毎の下位値と、差分計算指示器７１からの４ビットの重みデータを受けて、図９に示すような差分計算を行ない、重み係数（０〜１７）を出力する。アンド（ＡＮＤ）回路７３は、Ｒ，Ｇ，Ｂ毎の上下判別ビットと、排他的論理和回路７２からの３ビット出力を受けて、Ｒ，Ｇ，Ｂ毎の増分アドレス（０〜１）を出力する。
【００３３】
上述したように、係数発生器２は、図６に示したように、副ＬＵＴｎに対するアドレスと補間演算用重み係数を出力して、副ＬＵＴｎと乗算累積器のブロック（演算器）３に送る。アドレス発生／重み発生器６０は、ビット操作及び図８、図９に示す処理を行なう。これにより、重み係数及び副ＬＵＴｎに対する増分アドレスを計算する。
【００３４】
本発明では、元のＬＵＴを複数の副ＬＵＴに分割しているため、例えば上下判定値が０の方向では増分は発生せず、上下判定値が１の場合、選択するＬＵＴの種類が変更され、更に増分アドレスが１となる。各色増分アドレスは、各色上位値と加算される。ただし、上限の制限がついている。この場合、副ＬＵＴの最大アドレスの７を超えないようにする（図６参照）。
【００３５】
副ＬＵＴｎと乗算累積器（演算器）３では、前段のデータを受け取り、副ＬＵＴｎに対するアドレスにより出力されたＬＵＴデータと重みを乗算した上、累積して次段に送り出す。この場合、初段の演算器３には、０データが与えられる。当該副ＬＵＴｎに対して重みが発生しない場合（使用しない場合）は、重み０が与えられる。この場合、０との乗算を行なう代わりにセレクタを用いて当該段はバイパスするようにしてもよい。
【００３６】
図１０は副ＬＵＴｎと乗算器（演算器）３の一実施の形態例を示すブロック図である。図において、８０はアドレス（３×３ビット）て色変換ＬＵＴ値を受けて入力アドレスに対応するデータを出力する副ＬＵＴｎである。該副ＬＵＴｎは８ビットのデータを出力する。８１は、係数発生器２からの重み係数（５ビット）と副ＬＵＴｎ８０からの出力データを受けて乗算を行なう乗算器である。該乗算器８１からは、１３ビットのデータが出力される。８２は、前段の演算器３からのデータ（８＋５ビット）と乗算器８１の出力（１３ビット）とを加算する加算器である。該加算器８２の出力（１３ビット）が当該段の演算器３の出力となる。ここで、副ＬＵＴｎの出力と、乗算器８１の出力と、加算器８２の出力はラッチ構成となっており、同期クロックでデータが左から右にシフトするようになっており、高速動作が可能となっていれる。このように構成された回路の動作を説明すれば、以下の通りである。
【００３７】
係数発生器２から重み係数（５ビット）とアドレス（３×３）ビットが演算器３に入力される。この内、アドレスは副ＬＵＴｎに入って、該副ＬＵＴｎからは８ビットの変換データが出力される。乗算器８１は、この副ＬＵＴｎの出力と重み係数（５ビット）を乗算する。この乗算結果は、続く加算器８２で前段からのデータと加算され、その出力（８＋５ビット）は後段の演算器３に入るようになっている。
【００３８】
この演算処理を８段行なうことで、重み係数の総和と最終的な値との乗算値が算出される。この乗算値は、割算器４（図１参照）で重み係数の総和で割り算されて最終的な出力となる。割算器４は、ロジックで作成しても、ＬＵＴ化してもよい。１６×１６×１６の格子点で４点補間の場合、重みの総和は１７になる。このように、本発明によれば、演算回路をシリアルに並べることで、同じユニットが利用でき、かつパイプライン化できるので高速化することができる。
【００３９】
上述したような処理を行なう時に、各ブロック、更には各ブロックの内部を数段に分割してパイプライン化することにより、高速なスループットが実現できる。例えば、図１０に示すようにラッチを設けてパイプラインの幅を狭くすることにより高速化される。但し、この場合は最初の計算値の出力まで遅延が発生する。各ブロック毎にパイプライン化した場合、少なくとも８クロック、内部を更に数段に分割した場合は、その段数を乗算したクロック数だけ遅延する。何れの場合も、最初にデータが出力されるまでの遅延時間は、段数により変化するが、一旦出力された後は、連続して出力されるので、スループットには差は生じない。
【００４０】
上述の実施の形態例では、補間演算点数を８個設けた場合を示したが、本発明はこれに限るものではなく、補間演算点数を可変することができる。これにより、入力データに応じて最適な補間演算手段が選択できる。
【００４１】
図１１は本発明の他の実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図において、１は入力データ（Ｒ，Ｇ，Ｂ各８ビットで合計２４ビット）を受けてビット振り分けを行なうビット振り分け器、２は入力データを受けて重みとアドレスを発生する係数発生器で、＃０〜＃７まで８個存在する。＃０の係数発生器２には位置データ（０）とビット振り分け器１の出力が入り、＃１の係数発生器２には、位置データ（１）と＃０の係数発生器２の出力が入り、＃２の係数発生器２には、位置データ（２）と＃０の係数発生器２の出力が入り、＃３の係数発生器２には、位置データ（４）と＃０の係数発生器２の出力が入り、＃４の係数発生器２には、位置データ（３）と＃３の係数発生器２の出力が入り、＃５の係数発生器２には、位置データ（５）と＃３の係数発生器２の出力が入り、＃６の係数発生器２には、位置データ（６）と＃２の係数発生器２の出力が入り、＃７の係数発生器２には位置データ（７）と＃６の係数発生器２の出力が入っている。
【００４２】
１０１は副ＬＵＴと乗算累積器（演算器）で、＃０と＃１の２個存在する。＃０の演算器１０１は副ＬＵＴ０と乗算累積器で構成され、＃１の演算器１０１は副ＬＵＴ７と乗算累積器で構成される。そして、＃０の演算器１０１には＃０の係数発生器２からの重み係数とアドレスが入力され、ゼロデータが入力される。＃１の演算器１０１には、＃７の係数発生器２からの重み係数とアドレスが入力され、＃１の加算器１０３の出力が入力される。
【００４３】
１０２は副ＬＵＴと乗算器とで構成される演算器であり、＃０〜＃５まで６個存在する。＃０の演算器１０２は副ＬＵＴ１と乗算器とで構成され、＃１の演算器１０２は副ＬＵＴ２と乗算器とで構成され、＃２の演算器１０２は副ＬＵＴ４と乗算器とで構成され、＃３の演算器１０２は副ＬＵＴ３と乗算器とで構成され、＃４の演算器１０２は副ＬＵＴ５と乗算器とで構成され、＃５の演算器１０２は副ＬＵＴ６と乗算器とで構成される。
【００４４】
１０３は加算器であり、＃０と＃１の２個存在する。＃０の加算器１０３には＃０の演算器１０１の出力と、＃０の演算器１０２の出力と、＃１の演算器の出力と、＃２の乗算器１０２の出力が入っている。＃１の加算器１０３には、＃０の加算器１０３の出力と、＃３の演算器１０２の出力と、＃４の演算器１０２の出力と、＃５の演算器１０２の出力が入っている。そして、＃１の加算器１０３の出力は、＃１の演算器１０１に入り、該＃１の演算器１０１の出力は割算器４に入っている。そして、該割算器４で、累積値が重み係数の総和で割り算され、８ビットのデータとして出力される。これら演算器と加算器と割算器とで演算部１００を構成している。このような構成の演算部は、色毎にｎ個存在する。
【００４５】
図１に示す演算器の並べ方では、最低８個のパイプライン分だけ遅延するが、図１１のような演算器の配列にすると、遅延を半分にすることができる。図１に示す各ブロックの副ＬＵＴｎで、同時に発生しない組み合わせがあるため、それらをパラレルにまとめる。副ＬＵＴ０と副ＬＵＴ７はどの三角錐の場合にも用いられるが、副ＬＵＴ１,２,４及び副ＬＵＴ３,５,６の組み合わせ内では同時に使用されることがない。
【００４６】
このようなグループでは、図１１に示すように各ブロック内の累積器を省略して、図のように４入力の加算器１０３を用いることができる。この場合、３種類の入力は全て加算される。この計算は、加算器ではなくオア（ＯＲ）をとっても構わない。値を発生するのは１つだけであるためである。その他には、セレクタを用いることも可能である。
【００４７】
この実施の形態例によれば、遅延を少なくすることができる。
図１に示す実施の形態例では、８種類の色変換ＬＵＴに対してアクセスするりことができるため、この重みをコントロールすることで、補間方法を容易に変更することができる。これを用いて、第１の実施の形態例の４点補間と８点補間を切り替え可能にすることができる。
【００４８】
８点で補間する方法としては、特開平８−１１４８７０号公報（多次元補間方法及び装置）があるが、その手法を用いると重み係数が単純化され、好都合である。但し、重みの総和が４倍になるので、計算のビット幅はこれに合わせて増やす必要がある。更に、最終段での割算器の分母パラメータも可変にする。後述のビットシフトを用いる場合には、ビットシフト量を変更する。入力がＲ，Ｇ，Ｂ又はＹ，Ｍ，Ｃの場合には、４点補間を用いてＬ^*ａ^*ｂ^*では、８点補間を用いるとよい。このようにすることで、入力のグレー付近が正確に補間される。
【００４９】
ここで、テーブル出力を、予め（２のｎ乗÷データ格子間隔）倍することで、補間値をビットシフトにより得るようにすることができる。例えば、出力を９ビットにして、最大値を４８０（２５５×３２／１７倍）にすると、５ビットシフトすればよく、大規模になりがちな割算器を省略することができる。但し、ＬＵＴの容量が増える。また、最大値を２４０（２５５×１６／１７倍）にした場合、４ビットシフトになるが、計算精度が若干低下する。
【００５０】
この方法をソフトウェアでも実現することができる。一つのＭＰＵでは効果がないが、複数のＭＰＵがある場合、それ毎に各ステップの計算を行なうようにすることで、この構成の色補間演算を効果的に行なうことができる。例えば、ネットワーク上に接続されたコンピュータでリレーしながら計算することもできる。４次元の場合には、１６個の演算器を並べることで、同様の処理が可能で、Ｎ次元の場合には、２のＮ乗のユニットを並べることで実現することができる。
【００５１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果が生じる。（１）請求項１記載の発明によれば、演算回路をシリアルに並べることで、同じユニットが利用でき、かつパイプライン化できるので高速化することができる。
【００５２】
（２）請求項２記載の発明によれば、前記色変換テーブルは、ｎ色入力の時に２のｎ乗個に分割することにより、補間演算の点数を自由に設定することができる。
【００５３】
（３）請求項３記載の発明によれば、前記分割された色変換テーブルが同時に使われない組み合わせについては、パラレルに並べることで、遅延を少なくすることができる。
【００５４】
（４）請求項４記載の発明によれば、全体の色変換テーブルを複数の色変換テーブルに分割して持ち、２のｎ乗より少ない数で補間する場合、当該色変換テーブルを使用しない部分に０の重みを加えることで、簡単な構成でバイパスするのと同等の効果が得られる。
【００５５】
（５）請求項５記載の発明によれば、前記補間演算点数を可変することで、入力データに応じて最適な補間演算手段が選択できる。
（６）請求項６記載の発明によれば、演算回路をシリアルに並べることで、同じユニットが利用でき、かつパイプライン化できるので高速化することができる。
【００５６】
このように、本発明によれば、高速演算が可能な色補間方法及び色補間装置を提供することができる。即ち、第１にメモリの総量を最小限にして、かつ最大の計算能力を実現し、第２に同じ形式のユニットを並べることで、部品及びタイミング設計を容易にし、第３に容易に補間に必要な格子点数を変更することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態例を示すブロック図である。
【図２】三角錐を用いた４点補間の説明図である。
【図３】ＬＵＴの分割の説明図である。
【図４】ビット振り分け器の一実施の形態例を示すブロック図である。
【図５】三角錐コードの説明図である。
【図６】係数発生器の一実施の形態例を示すブロック図である。
【図７】アドレス／重み発生器の一実施の形態例を示すブロック図である。
【図８】差分計算指示器の内容を示す図である。
【図９】差分計算指示器の内容を示す図である。
【図１０】副ＬＵＴと乗算器の一実施の形態例を示すブロック図である。
【図１１】本発明の他の実施の形態例を示すブロック図である。
【符号の説明】
１ ビット振り分け器
２ 係数発生器
３ 副ＬＵＴと乗算累積器
４ 割算器
１０、２０、３０ 演算部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a color interpolation method and a color interpolation device, and more particularly to a color interpolation method and a color interpolation device which are speeded up. As a color conversion method, calculation using a multidimensional LUT and an interpolation calculator is known. U.S. Pat. No. 4,837,722 proposes a method of calculating by interpolating interpolation calculators in parallel for high-speed calculation.
[0002]
[Prior art]
Color printers, color scanners, color copiers, and the like often perform color correction on color separation digital image data obtained by photoelectric scanning. The color correction of the digital image data as described above may be performed by calculation, but has already been corrected corresponding to a combination of color separation image data (for example, a combination of three primary color image data of red R, green G, and blue B). A combination of image data (for example, ink amounts of yellow Y, magenta M, cyan C, and black K) is stored as a conversion table, and a combination of data that has been corrected (conversion) using the combination of the data before correction as an addressing signal. (Output data) may be configured to be read out.
[0003]
In the data conversion using the conversion table as described above, if a combination of correction data corresponding to all combinations of input data is stored, an enormous storage capacity is required, which increases the cost of the memory used as the conversion table. Therefore, it is generally performed that the conversion output data is appropriately thinned and stored, and the correction data corresponding to the combination of input data corresponding to the thinned portion is obtained by interpolation calculation.
[0004]
As described above, as a technique for performing data conversion using a conversion table with interpolation calculation, as disclosed in Japanese Patent Publication No. 58-16180 and Japanese Patent Publication No. 63-162248, etc. There is something. In Japanese Examined Patent Publication No. 58-16180, a three-dimensional space formed by three-dimensional input digital data is divided into a plurality of unit cubes, and converted output data is stored in correspondence with the vertices of the plurality of cubes. Configure the table.
[0005]
Then, the unit cube is divided into a plurality of (5 or 6) tetrahedrons composed of four vertices among the eight vertices of the unit cube, and four vertices of a tetrahedron including points corresponding to three-dimensional input data. The conversion output data in each is read, and the four conversion output data are interpolated to output final conversion output data for the three-dimensional input data.
[0006]
In Japanese Patent Laid-Open No. 63-162248, the cube is used as it is by interpolation from eight converted output data read corresponding to eight vertices of a cube including points corresponding to three-dimensional input data. The final converted output data is output. In the data conversion disclosed in the above Japanese Patent Publication No. 58-16180 and Japanese Patent Laid-Open No. 63-162248, the number of conversion output data to be stored in the conversion table can be reduced by using an interpolation operation to increase the memory capacity. In addition to keeping it small, non-linear conversion can be performed with a small error, and the hardware is relatively small, and a relatively high-speed circuit can be realized.
[0007]
[Problems to be solved by the invention]
When performing operations in parallel, there is a problem that the circuit becomes complicated because it must be designed as a whole. Further, one unit cannot be used repeatedly, and for example, a multiplier and an adder are used separately. Also, the number of interpolation calculation points is fixed by hardware. However, for example, the input data is L ^* a ^* b ^* It is known that 8-point interpolation is optimal, and 4-point interpolation is optimal when the input data is R, G, B, Y, M, or C. In this case, the optimum interpolation calculation is not performed for each.
[0008]
The present invention has been made in view of such problems, and an object of the present invention is to provide a color interpolation method and a color interpolation apparatus capable of high-speed calculation. That is, the first is to minimize the total amount of memory and achieve the maximum computing capacity, and the second is to arrange the same type of units, facilitating parts and timing design, and third, to easily interpolate. We propose a mechanism that can change the required number of grid points.
[0009]
[Means for Solving the Problems]
(1) The invention according to claim 1 is the entire color conversion table. Table values for every other grid Multiple color conversion tables The Have An operation for sequentially accumulating operation results using each of the plurality of color conversion tables. And color interpolation is performed.
[0010]
By configuring in this way, the same unit can be used and pipelined by arranging the arithmetic circuits serially, Processing The speed can be increased.
(2) The invention according to claim 2 overall The color conversion table is n colors Input data is input Be done Sometimes divided into 2 n powers Has been It is characterized by that.
[0011]
If comprised in this way, the number | score of interpolation calculation can be set freely.
(3) The invention according to claim 3 is divided. plural The combinations that do not use the color conversion table at the same time are arranged in parallel.
[0012]
With this configuration, the delay can be reduced.
(4) The invention described in claim 4 For input of n-color input data, When interpolating with less than 2 to the power of n, When performing an operation using each of the plurality of color conversion tables, Do not use the color conversion table The operation multiplies by 0 It is characterized by that.
[0013]
If comprised in this way, the effect equivalent to bypassing with a simple structure will be acquired.
(5) The invention according to claim 5 Variablely select the number of interpolation calculation points according to the type of input data It is characterized by that.
[0014]
If comprised in this way, the optimal interpolation calculating means can be selected according to input data.
(6) The invention according to claim 6 is the entire color conversion table. Table values for every other grid Multiple color conversion tables The Have An operation for sequentially accumulating operation results using each of the plurality of color conversion tables. Calculate using Calculation unit It is characterized by having.
[0015]
With this configuration, the same units can be used and the pipelines can be speeded up by arranging the arithmetic circuits serially.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below in detail with reference to the drawings.
FIG. 1 is a block diagram showing an embodiment of the present invention, taking the case of three-dimensional input as an example. In the figure, reference numeral 1 denotes a bit distributor that receives 24 bits of input data and distributes the bits. The input 24-bit data is, for example, R is 8 bits, G is 8 bits, and B is 8 bits. A coefficient generator 2 receives the output signal from the bit distributor 1 and outputs a weight and an address. There are eight coefficient generators 2 from # 0 to # 7. These coefficient generators 2 are connected in series such that # 0 enters # 1 and # 1 enters # 2.
[0017]
Reference numeral 10 denotes an arithmetic unit using eight sub-LUTs and eight multiplier accumulators. Reference numeral 3 denotes a sub-LUT and a multiplier / accumulator (hereinafter simply referred to as an arithmetic unit), and as shown in the figure, eight are connected in series from # 0 to # 7. Zero data is input as input to the # 0 arithmetic unit. The output of the # 0 computing unit enters the # 1 computing unit, and the output of the # 1 computing unit enters the # 2 computing unit. Thereafter, the same connection is made, and the calculation output is accumulated. In the calculation unit 10, reference numeral 4 denotes a divider that receives the output of the final-stage calculator and divides it by the sum of the weights to obtain an output (8 bits).
[0018]
The arithmetic unit 10 shown in the figure is provided for each of Y, M, and C. That is, 10 is a Y-system arithmetic unit, 20 is an M-system arithmetic unit, and 30 is a C-system arithmetic unit. An 8-bit calculation output is obtained from each calculation unit. If there is K or spot color output, this unit will increase. The color conversion LUT value is input in common to each calculation unit. This color conversion LUT value is divided and given for each computing unit 3. Each coefficient generator 2 gives a weight and an address to the corresponding arithmetic unit 3. The circuit shown in the figure operates in synchronization with a timing clock (not shown). The operation of the circuit thus configured will be described as follows.
[0019]
The embodiment shown in FIG. 1 is a circuit that realizes a four-point interpolation method using a triangular pyramid. FIG. 2 is an explanatory diagram of four-point interpolation using a triangular pyramid. When a cube is divided by triangular pyramids, it is divided into six triangular pyramids. Then, an interpolation formula is obtained for each condition. For example, when x ≧ y ≧ z, the interpolation value p of an arbitrary point P in the triangular pyramid _xyz Is expressed by the following equation.
[0020]
p _xyz = P _a (1-x) + p _b (Xy) + p _c (Yz) + p _g z (1)
However, this equation shows the case where the lattice spacing is 1. Here, pa to pg indicate the values of the vertices of the triangular pyramid. The circuit shown in FIG. 1 implements the expression (1) in hardware.
[0021]
When the original LUT for three-dimensional interpolation is N × N × N (N is an even number), it is divided into eight and transferred to each block. In this dividing method, as shown in FIG. 3, every other data arranged is divided into eight (N / 2) × (N / 2) × (N / 2) LUTs. In FIG. 3, when the entire LUT shown in FIG. 3A is made up of every other point of .largecircle., .Quadrature., .DELTA., And x, and divided by the data constituted by each point, (b) to (e) of FIG. Is divided as shown in FIG. The figure shows a two-dimensional case. In the case of three dimensions, it is divided into eight.
[0022]
The LUT divided in this way will be referred to as a secondary LUTn. Here, n is a number from 0 to 7. In this sub-LUT, when n is changed from 0 to ((N / 2) -1) and its binary number is i, j, k,
LUTn [I] [J] [K] = LUT [2 · I + i] [2 · J + j] [2 · K + k] (2)
Is an LUT having a size of 1/8. Here, I, J, and K are R, G, and B addresses of 0 to 7, and i, j, and k are values of 0 or 1. Expression (2) indicates that the secondary LUT corresponds to the address indicated in Expression (2) of the original LUT represented by the right side. That is, the sub-LUT on the left side is taken from the location represented by the address of the LUT shown on the right side. As described above, according to the present invention, the number of interpolation calculations can be freely set by dividing the color conversion table into 2 n powers when n colors are input.
[0023]
Here, the description will be made assuming that N = 16. In FIG. 1, input R, G, B values are divided by the bit sorter 1 into upper and lower values for each color and upper and lower determination values. FIG. 4 is a block diagram showing an embodiment of the bit distributor 1. The input value is 24 bits in total, 8 bits for each of R, G, and B. R enters the R channel 40, G enters the G channel 41, and B enters the B channel 42.
[0024]
For example, in the R channel 40, 50 is an upper / lower bit distributor that receives 8-bit R data, and 51 is an upper half / lower half distributor that receives the output of the upper / lower bit distributor 50. The upper / lower bit distributor 50 outputs a 3-bit upper value (0 to 7), and the upper half / lower half distributor 51 outputs a 1-bit upper / lower discrimination value and a 5-bit lower value (0 to 0). 16) is output. The above configuration is the same for other G channels and B channels. The 5-bit lower value output from the R channel, the G channel, and the B channel enters the triangular pyramid code generator 43, and the triangular pyramid code generator 43 outputs a 3-bit triangular pyramid code (0 to 5). Is done. In the triangular pyramid code, codes from 0 to 5 are assigned to the triangular pyramid shown in FIG. 2 to identify each triangular pyramid. The combinations of the triangular pyramid generation codes are as shown in FIG. For example, the triangular pyramid code when B ≧ R ≧ G is “4”.
[0025]
Here, the upper value, the upper / lower discriminant value, and the lower value are calculated by the calculation formula shown in FIG. For example, the upper value is represented by an input value / 34, the primary lower value is represented by a remainder (% 34) obtained by dividing the input value by 34, the up / down discrimination value is represented by an input value / 17, and the final value The lower value is represented by the input value% 17. The triangular pyramid code generator 43 outputs a code for determining the position of the triangular pyramid (a combination of four points) used for the interpolation calculation using the final lower values of the three colors. The data output here is transferred to the next coefficient generator 2 (# 0) in synchronization with each calculation.
[0026]
FIG. 6 is a block diagram showing an embodiment of the coefficient generator. The coefficient generator 2 outputs an address for the secondary LUTn and a weighting coefficient for interpolation calculation, and sends them to the secondary LUTn and multiplier block (arithmetic unit) 3. The upper values (0 to 7) for each of R, G, and B from the bit sorter 1 enter the adder 61, and the lower value (0 to 16) and the upper and lower discrimination bits (0 to 1) are address generation / weight generation. Enter the vessel 60. The address generator / weight generator 60 also contains LUT ID [0-7]. This LUT ID is the same as the position data shown in FIG.
[0027]
The address generator / weight generator 60 generates an increment address and a weight coefficient for each of R, G, and B. Here, the increment address is for adding 1 to the necessary axis based on the smallest value when designating the address of the LUT. For example, when (3, 4) is a base address in two dimensions, +0 or +1 is performed as in (4, 4), (4, 5). Thus, the position of the triangular pyramid is determined. Here, determining the position of the triangular pyramid means determining which of the LUT lattices (the triangular pyramid constituted by any point of the lattice is used).
[0028]
The upper value (0 to 7) and increment address (0 to 1) for each of R, G, and B enter the adder 61, and the adder 61 generates an R address (0 to 7). This configuration is the same for the remaining G channel and B channel. From the R channel, the G channel, and the B channel, respective addresses are generated to enter the computing unit 3, and weight coefficients (0 to 17) are generated to enter the computing unit 3. On the other hand, the upper value, the lower value, the upper / lower discrimination bit, and the triangular pyramid code enter the next coefficient generator 2.
[0029]
FIG. 7 is a block diagram illustrating one embodiment of an address / weight generator 60 in the coefficient generator. The lower value (0 to 16) for each of R, G, and B enters the difference calculation unit 70. The difference calculation unit 70 receives the R, G, B subordinate values and the 4-bit output from the difference calculation indicator 71 and generates a weight coefficient (0 to 17). The difference calculation indicator 71 has a table as shown in FIG. A weight corresponding to the triangular pyramid code is assigned to each LUT code.
[0030]
The LUT code is divided into 000, 001, 010, 011, 100, 101, 110, and 111, and a weight is given to each triangular pyramid. Four weights are given for each triangular pyramid. For example, in the case of the triangular pyramid code “3”, the LUT code 000 is 2, 010 is 7, 110 is 8, and 111 is 12. Four weights are given to each triangular pyramid. The fact that there are four weights for each triangular pyramid and the remaining is zero corresponds to the fact that equation (1) consists of four multiplication terms. That is, although there are eight computing units 3 in FIG. 1, four are actually performing the computation. As described above, according to the present invention, when the entire color conversion table is divided into a plurality of color conversion tables and interpolation is performed with a number smaller than 2 to the power of n, 0 is applied to a portion not using the color conversion table. By adding the weight, an effect equivalent to bypassing with a simple configuration can be obtained.
[0031]
In FIG. 7, reference numeral 72 denotes an exclusive OR circuit, which receives LUTID [0 to 7] and R / G / B upper / lower discrimination bits, outputs a 3-bit LUT code, and gives it to the difference calculation indicator 71. . The difference calculation instruction unit 71 receives the 3-bit LUT code and the triangular pyramid code, outputs the 4-bit weight data shown in FIG.
[0032]
The difference calculation unit 70 receives the lower value for each of R, G, and B and the 4-bit weight data from the difference calculation indicator 71, performs the difference calculation as shown in FIG. 17) is output. The AND circuit 73 receives the upper / lower discriminating bits for each of R, G, and B and the 3-bit output from the exclusive OR circuit 72, and gives an increment address (0 to 1) for each of R, G, and B. Output.
[0033]
As described above, as shown in FIG. 6, the coefficient generator 2 outputs the address and interpolation calculation weight coefficient for the sub-LUTn, and sends them to the block (arithmetic unit) 3 of the sub-LUTn and multiplication accumulator. The address generator / weight generator 60 performs bit manipulation and the processing shown in FIGS. As a result, the incremental address for the weighting factor and the sub-LUTn is calculated.
[0034]
In the present invention, since the original LUT is divided into a plurality of sub-LUTs, for example, when the up / down judgment value is 0, no increment occurs. When the up / down judgment value is 1, the type of LUT to be selected is changed. In addition, the incremental address becomes 1. Each color increment address is added to each color upper value. However, there is an upper limit. In this case, the maximum address 7 of the secondary LUT is not exceeded (see FIG. 6).
[0035]
The secondary LUTn and multiplication accumulator (arithmetic unit) 3 receives the data of the previous stage, multiplies the LUT data output by the address for the secondary LUTn and the weight, accumulates it, and sends it to the next stage. In this case, 0 data is given to the arithmetic unit 3 in the first stage. If no weight is generated for the secondary LUTn (when not used), a weight of 0 is given. In this case, the stage may be bypassed by using a selector instead of performing multiplication with 0.
[0036]
FIG. 10 is a block diagram showing an embodiment of the sub-LUTn and the multiplier (arithmetic unit) 3. In the figure, reference numeral 80 denotes a sub-LUTn which receives an address (3 × 3 bits) and receives a color conversion LUT value and outputs data corresponding to the input address. The secondary LUTn outputs 8-bit data. A multiplier 81 receives the weighting coefficient (5 bits) from the coefficient generator 2 and the output data from the sub-LUTn 80 and performs multiplication. The multiplier 81 outputs 13-bit data. Reference numeral 82 denotes an adder that adds the data (8 + 5 bits) from the computing unit 3 in the previous stage and the output (13 bits) of the multiplier 81. The output (13 bits) of the adder 82 becomes the output of the arithmetic unit 3 at the corresponding stage. Here, the output of the sub-LUTn, the output of the multiplier 81, and the output of the adder 82 are latched so that the data is shifted from left to right with a synchronous clock, enabling high-speed operation. It can be said. The operation of the circuit thus configured will be described as follows.
[0037]
A weight coefficient (5 bits) and an address (3 × 3) bits are input from the coefficient generator 2 to the calculator 3. Of these, the address enters the secondary LUTn, and 8-bit conversion data is output from the secondary LUTn. The multiplier 81 multiplies the output of the sub-LUTn by the weight coefficient (5 bits). The multiplication result is added to the data from the previous stage by the subsequent adder 82, and the output (8 + 5 bits) enters the arithmetic unit 3 at the subsequent stage.
[0038]
By performing this calculation process in eight stages, a product of the sum of the weighting coefficients and the final value is calculated. This multiplication value is divided by the sum of the weighting coefficients by the divider 4 (see FIG. 1) and becomes the final output. The divider 4 may be created by logic or LUT. In the case of four-point interpolation with 16 × 16 × 16 grid points, the total weight is 17. Thus, according to the present invention, by arranging the arithmetic circuits serially, the same unit can be used and a pipeline can be formed, so that the speed can be increased.
[0039]
When the processing as described above is performed, each block, and further, the inside of each block is divided into several stages and pipelined to realize a high-speed throughput. For example, as shown in FIG. 10, the speed is increased by providing a latch to narrow the pipeline width. However, in this case, a delay occurs until the first calculated value is output. When each block is pipelined, it is delayed by at least 8 clocks, and when the inside is further divided into several stages, it is delayed by the number of clocks multiplied by the number of stages. In either case, the delay time until data is first output varies depending on the number of stages, but since it is output once after it is output, there is no difference in throughput.
[0040]
In the above-described embodiment, the case where eight interpolation calculation points are provided is shown, but the present invention is not limited to this, and the number of interpolation calculation points can be varied. Thereby, an optimal interpolation calculation means can be selected according to the input data.
[0041]
FIG. 11 is a block diagram showing another embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals. In the figure, 1 is a bit distributor that receives input data (R, G, B, 8 bits in total, 24 bits) and performs bit distribution, and 2 is a coefficient generator that receives input data and generates weights and addresses. There are 8 from # 0 to # 7. The # 0 coefficient generator 2 receives the position data (0) and the output of the bit distributor 1. The # 1 coefficient generator 2 receives the position data (1) and the output of the # 0 coefficient generator 2. The # 2 coefficient generator 2 receives the position data (2) and the output of the # 0 coefficient generator 2, and the # 3 coefficient generator 2 receives the position data (4) and the # 0 coefficient. The output of the generator 2 is input, the position data (3) and the output of the coefficient generator 2 of # 3 are input to the coefficient generator 2 of # 4, and the position data (5 ) And the output of the coefficient generator 2 of # 3 are input, the position generator (6) and the output of the coefficient generator 2 of # 2 are input to the coefficient generator 2 of # 6, and the coefficient generator 2 of # 7 is input. Contains the position data (7) and the output of the coefficient generator 2 of # 6.
[0042]
101 is a sub-LUT and multiplication accumulator (calculator), and there are two, # 0 and # 1. The # 0 arithmetic unit 101 is composed of a sub-LUT0 and a multiplication accumulator, and the # 1 arithmetic unit 101 is composed of a sub-LUT7 and a multiplication accumulator. Then, the weight coefficient and address from # 0 coefficient generator 2 are input to # 0 arithmetic unit 101, and zero data is input. The # 1 arithmetic unit 101 receives the weighting coefficient and address from the # 7 coefficient generator 2, and the output of the # 1 adder 103.
[0043]
Reference numeral 102 denotes an arithmetic unit composed of a sub-LUT and a multiplier, and there are six units from # 0 to # 5. The # 0 arithmetic unit 102 is composed of a sub-LUT 1 and a multiplier, the # 1 arithmetic unit 102 is composed of a sub-LUT 2 and a multiplier, and the # 2 arithmetic unit 102 is composed of a sub-LUT 4 and a multiplier. , # 3 arithmetic unit 102 is composed of a sub-LUT 3 and a multiplier, # 4 arithmetic unit 102 is composed of a sub-LUT 5 and a multiplier, and # 5 arithmetic unit 102 is composed of a sub-LUT 6 and a multiplier. Is done.
[0044]
Reference numeral 103 denotes an adder, and there are two, # 0 and # 1. The # 0 adder 103 contains the output of the # 0 arithmetic unit 101, the output of the # 0 arithmetic unit 102, the output of the # 1 arithmetic unit, and the output of the # 2 multiplier 102. The # 1 adder 103 includes the output of the # 0 adder 103, the output of the # 3 computing unit 102, the output of the # 4 computing unit 102, and the output of the # 5 computing unit 102. Yes. The output of the # 1 adder 103 enters the # 1 arithmetic unit 101, and the output of the # 1 arithmetic unit 101 enters the divider 4. Then, the divider 4 divides the accumulated value by the sum of the weighting coefficients and outputs it as 8-bit data. These arithmetic units, adders, and dividers constitute the arithmetic unit 100. There are n arithmetic units having such a configuration for each color.
[0045]
In the arrangement of the arithmetic units shown in FIG. 1, the delay is performed by at least eight pipelines. However, when the arithmetic units are arranged as shown in FIG. 11, the delay can be halved. Since there are combinations that do not occur simultaneously in the sub-LUTs of each block shown in FIG. 1, they are grouped in parallel. The sub-LUT 0 and the sub-LUT 7 are used in any triangular pyramid, but are not used simultaneously in the combination of the sub-LUTs 1, 2, 4 and the sub-LUTs 3, 5, 6.
[0046]
In such a group, an accumulator in each block can be omitted as shown in FIG. 11, and a 4-input adder 103 can be used as shown in the figure. In this case, all three types of inputs are added. This calculation may take OR (OR) instead of an adder. This is because only one value is generated. In addition, a selector can be used.
[0047]
According to this embodiment, the delay can be reduced.
In the embodiment shown in FIG. 1, since eight types of color conversion LUTs can be accessed, the interpolation method can be easily changed by controlling the weights. By using this, it is possible to switch between the 4-point interpolation and the 8-point interpolation of the first embodiment.
[0048]
As a method of interpolating with 8 points, there is Japanese Patent Laid-Open No. 8-114870 (multi-dimensional interpolation method and apparatus), but using this method is advantageous because the weighting factor is simplified. However, since the total sum of the weights is quadrupled, the calculation bit width needs to be increased accordingly. Furthermore, the denominator parameter of the divider at the final stage is also made variable. When the bit shift described later is used, the bit shift amount is changed. If the input is R, G, B or Y, M, C, then L using 4-point interpolation ^* a ^* b ^* Then, 8-point interpolation may be used. In this way, the vicinity of the input gray is accurately interpolated.
[0049]
Here, it is possible to obtain the interpolation value by bit shift by multiplying the table output in advance (2 to the power of n ÷ data grid interval). For example, if the output is 9 bits and the maximum value is 480 (255 × 32/17 times), it is sufficient to shift by 5 bits, and a divider that tends to be large can be omitted. However, the LUT capacity increases. If the maximum value is 240 (255 × 16/17 times), a 4-bit shift occurs, but the calculation accuracy slightly decreases.
[0050]
This method can also be realized by software. Although there is no effect with one MPU, when there are a plurality of MPUs, the color interpolation operation of this configuration can be effectively performed by calculating each step for each. For example, the calculation can be performed while relaying with a computer connected to the network. In the case of 4 dimensions, the same processing can be performed by arranging 16 arithmetic units, and in the case of N dimensions, it can be realized by arranging 2 N units.
[0051]
【The invention's effect】
As described above in detail, according to the present invention, the following effects are produced. (1) According to the invention described in claim 1, by arranging the arithmetic circuits serially, the same unit can be used and can be pipelined, so that the speed can be increased.
[0052]
(2) According to the second aspect of the present invention, the color conversion table is divided into 2 to the nth power when n colors are input, so that the number of interpolation calculations can be set freely.
[0053]
(3) According to the invention described in claim 3, delays can be reduced by arranging the combinations in which the divided color conversion tables are not used at the same time in parallel.
[0054]
(4) According to the invention described in claim 4, when the entire color conversion table is divided into a plurality of color conversion tables, and interpolation is performed with a number smaller than 2 to the power of n, the color conversion table is not used. By adding a weight of 0 to, an effect equivalent to bypassing with a simple configuration can be obtained.
[0055]
(5) According to the invention described in claim 5, by changing the number of interpolation calculation points, an optimal interpolation calculation means can be selected according to input data.
(6) According to the invention described in claim 6, by arranging the arithmetic circuits serially, the same unit can be used and can be pipelined, so that the speed can be increased.
[0056]
Thus, according to the present invention, it is possible to provide a color interpolation method and a color interpolation apparatus capable of high-speed calculation. That is, the first is to minimize the total amount of memory and achieve the maximum computing capacity, and the second is to arrange the same type of units, facilitating parts and timing design, and third, to easily interpolate. The required number of grid points can be changed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention.
FIG. 2 is an explanatory diagram of four-point interpolation using a triangular pyramid.
FIG. 3 is an explanatory diagram of division of an LUT.
FIG. 4 is a block diagram illustrating an embodiment of a bit distributor.
FIG. 5 is an explanatory diagram of a triangular pyramid cord.
FIG. 6 is a block diagram illustrating an example embodiment of a coefficient generator.
FIG. 7 is a block diagram illustrating an example embodiment of an address / weight generator.
FIG. 8 is a diagram showing the contents of a difference calculation indicator.
FIG. 9 is a diagram showing the contents of a difference calculation indicator.
FIG. 10 is a block diagram illustrating an embodiment of a sub-LUT and a multiplier.
FIG. 11 is a block diagram showing another embodiment of the present invention.
[Explanation of symbols]
1-bit sorter
2 Coefficient generator
3 Sub LUT and Multiplication Accumulator
4 Divider
10, 20, 30 arithmetic unit

Claims (6)

全体の色変換テーブルのテーブル値を格子の一つおきに取り出した複数の色変換テーブルを持ち、前記複数の色変換テーブルのそれぞれを用いた演算結果を逐次累積する演算を用いて色補間を行なうことを特徴とする色補間方法。It has a plurality of color conversion tables in which the table values of the entire color conversion table are extracted every other grid, and performs color interpolation using an operation that sequentially accumulates the operation results using each of the plurality of color conversion tables. A color interpolation method characterized by that. 前記全体の色変換テーブルは、ｎ色の入力データが入力される時に２のｎ乗個に分割されていることを特徴とする請求項１記載の色補間方法。The overall color conversion table, color interpolation method of claim 1, wherein the input data of n colors is divided into at 2 of n-th power is input. 前記分割された複数の色変換テーブルが同時に使われない組み合わせについては、パラレルに並べることを特徴とする請求項２記載の色補間方法。3. The color interpolation method according to claim 2, wherein combinations in which the plurality of divided color conversion tables are not used simultaneously are arranged in parallel. ｎ色の入力データの入力に対して、２のｎ乗より少ない数で補間する場合、前記複数の色変換テーブルのそれぞれを用いた演算を行なう際に、当該色変換テーブルを使用しない演算は、０と乗算することを特徴とする請求項１記載の色補間方法。 When the input of n-color input data is interpolated with a number less than 2 to the power of n , when performing an operation using each of the plurality of color conversion tables, an operation that does not use the color conversion table is: The color interpolation method according to claim 1, wherein 0 is multiplied . 入力データの種類に応じて補間演算点数を可変に選択することを特徴とする請求項１又は３記載の色補間方法。Claim 1 or 3 SL placing color interpolation method characterized by variably selecting the interpolation calculation points according to the type of input data. 全体の色変換テーブルのテーブル値を格子の一つおきに取り出した複数の色変換テーブルを持ち、前記複数の色変換テーブルのそれぞれを用いた演算結果を逐次累積する演算を用いて計算する演算部を有することを特徴とする色補間装置。An arithmetic unit that has a plurality of color conversion tables in which the table values of the entire color conversion table are extracted every other grid, and calculates using a calculation that sequentially accumulates the calculation results using each of the plurality of color conversion tables A color interpolation device characterized by comprising:

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