JP4288582B2

JP4288582B2 - Decoding device, decoding method, and program

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Publication number: JP4288582B2
Application number: JP2003290605A
Authority: JP
Inventors: 峰志横川; 俊之宮内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-08-08
Filing date: 2003-08-08
Publication date: 2009-07-01
Anticipated expiration: 2023-08-08
Also published as: JP2005064735A

Description

本発明は、復号装置および復号方法、並びにプログラムに関し、特に、低密度パリティ検査符号による符号化が施された符号の復号を行う復号装置および復号方法、並びにプログラムに関する。 The present invention relates to a decoding device, a decoding method, and a program, and more particularly to a decoding device, a decoding method, and a program for decoding a code that has been encoded by a low-density parity check code.

近年、例えば、移動体通信や深宇宙通信といった通信分野、及び地上波又は衛星ディジタル放送といった放送分野の研究が著しく進められているが、それに伴い、誤り訂正符号化及び復号の効率化を目的として符号理論に関する研究も盛んに行われている。 In recent years, for example, the field of communication such as mobile communication and deep space communication and the field of broadcasting such as terrestrial or satellite digital broadcasting have been remarkably advanced. Research on coding theory is also actively conducted.

符号性能の理論的限界としては、いわゆるシャノン(C. E. Shannon)の通信路符号化定理によって与えられるシャノン限界が知られている。符号理論に関する研究は、このシャノン限界に近い性能を示す符号を開発することを目的として行われている。近年では、シャノン限界に近い性能を示す符号化方法として、例えば、並列連接畳み込み符号(PCCC(Parallel Concatenated Convolutional Codes))や、縦列連接畳み込み符号(SCCC(Serially Concatenated Convolutional Codes))といった、いわゆるターボ符号化(Turbo coding)と呼ばれる手法が開発されている。また、これらのターボ符号が開発される一方で、古くから知られる符号化方法である低密度パリティ検査符号(Low Density Parity Check codes)（以下、LDPC符号という）が脚光を浴びつつある。 As the theoretical limit of code performance, the Shannon limit given by the so-called Shannon (C. E. Shannon) channel coding theorem is known. Research on code theory is being conducted with the goal of developing codes that exhibit performance close to the Shannon limit. In recent years, as a coding method showing performance close to the Shannon limit, for example, so-called turbo codes such as parallel concatenated convolutional codes (PCCC (Parallel Concatenated Convolutional Codes)) and tandem concatenated convolutional codes (SCCC) A technique called Turbo coding has been developed. While these turbo codes are being developed, low density parity check codes (hereinafter referred to as LDPC codes), which is an encoding method that has been known for a long time, are attracting attention.

LDPC符号は、R. G. Gallagerによる「R. G. Gallager, "Low Density Parity Check Codes", Cambridge, Massachusetts: M. I. T. Press, 1963」において最初に提案されたものであり、その後、「D. J. C. MacKay, "Good error correcting codes based on very sparse matrices", Submitted to IEEE Trans. Inf. Theory, IT-45, pp. 399-431, 1999」や、「M. G. Luby, M. Mitzenmacher, M. A. Shokrollahi and D. A. Spielman, "Analysis of low density codes and improved designs using irregular graphs", in Proceedings of ACM Symposium on Theory of Computing, pp. 249-258, 1998」等において再注目されるに至ったものである。 The LDPC code was first proposed in "RG Gallager," Low Density Parity Check Codes ", Cambridge, Massachusetts: MIT Press, 1963 by RG Gallager, and then" DJC MacKay, "Good error correcting codes based on very sparse matrices ", Submitted to IEEE Trans. Inf. Theory, IT-45, pp. 399-431, 1999" and "MG Luby, M. Mitzenmacher, MA Shokrollahi and DA Spielman," Analysis of low density codes and improved designs using irregular graphs ", in Proceedings of ACM Symposium on Theory of Computing, pp. 249-258, 1998".

LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。 Recent studies have shown that LDPC codes can achieve performance close to the Shannon limit as the code length is increased, similar to turbo codes and the like. In addition, since the LDPC code has the property that the minimum distance is proportional to the code length, its characteristic is that the block error probability characteristic is good, and furthermore, the so-called error floor phenomenon observed in the decoding characteristic such as turbo code is observed. An advantage is that it hardly occurs.

以下、このようなLDPC符号について具体的に説明する。なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。 Hereinafter, such an LDPC code will be specifically described. Note that the LDPC code is a linear code and does not necessarily need to be binary, but will be described here as being binary.

LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とするものである。ここで、疎な行列とは、行列のコンポーネントの"1"の個数が非常に少なく構成されるものであり、疎な検査行列をHで表すものとすると、そのような検査行列としては、例えば、図１に示すように、各列のハミング重み（"1"の数）(weight)が"3"であり、且つ、各行のハミング重みが"6"であるもの等がある。 The LDPC code is characterized by the fact that the parity check matrix that defines the LDPC code is sparse. Here, the sparse matrix is configured so that the number of "1" of the matrix components is very small. If the sparse check matrix is represented by H, as such a check matrix, for example, As shown in FIG. 1, the hamming weight (number of “1” s) (weight) of each column is “3” and the hamming weight of each row is “6”.

このように、各行及び各列のハミング重みが一定である検査行列Hによって定義されるLDPC符号は、レギュラーLDPC符号と称される。一方、各行及び各列のハミング重みが一定でない検査行列Hによって定義されるLDPC符号は、イレギュラーLDPC符号と称される。 Thus, an LDPC code defined by a parity check matrix H in which the Hamming weight of each row and each column is constant is referred to as a regular LDPC code. On the other hand, an LDPC code defined by a parity check matrix H in which the Hamming weight of each row and each column is not constant is referred to as an irregular LDPC code.

このようなLDPC符号による符号化は、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報メッセージに対して乗算することによって符号語を生成することで実現される。具体的には、LDPC符号による符号化を行う符号化装置は、まず、検査行列Hの転置行列H^Tとの間に、式GH^T=0が成立する生成行列Gを算出する。ここで、生成行列Gが、k×n行列である場合には、符号化装置は、生成行列Gに対してkビットからなる情報メッセージ（ベクトルｕ）を乗算し、nビットからなる符号語ｃ（＝ｕＧ）を生成する。この符号化装置によって生成された符号語は、値が"0"の符号ビットが"+1"に、値が"1"の符号ビットが"−1"にといったようにマッピングされて送信され、所定の通信路を介して受信側において受信されることになる。 Such an LDPC code encoding is realized by generating a generator matrix G based on the check matrix H and generating a codeword by multiplying the binary information message by the generator matrix G. . Specifically, the encoding device which performs encoding by LDPC codes, first, between the transposed matrix H ^T of the parity check matrix H, calculates a generator matrix G which formula GH ^T = 0 is established. Here, when the generator matrix G is a k × n matrix, the encoding device multiplies the generator matrix G by an information message (vector u) consisting of k bits, and a codeword c consisting of n bits. (= UG) is generated. The codeword generated by this encoding device is transmitted after being mapped such that the sign bit having a value of “0” is “+1”, the sign bit having a value of “1” is “−1”, and the like. The signal is received on the receiving side via a predetermined communication path.

一方、LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード(variable node（メッセージノード(message node)とも呼ばれる。）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。 On the other hand, decoding of an LDPC code is an algorithm proposed by Gallager called probabilistic decoding (Probabilistic Decoding), which is a variable node (also called a message node) and a check node (check node). ) And a message passing algorithm based on belief propagation on a so-called Tanner graph. Here, hereinafter, the variable node and the check node are also simply referred to as nodes as appropriate.

しかしながら、確率復号においては、各ノード間で受け渡されるメッセージが実数値であることから、解析的に解くためには、連続した値をとるメッセージの確率分布そのものを追跡する必要があり、非常に困難を伴う解析を必要とすることになる。そこで、Gallagerは、LDPC符号の復号アルゴリズムとして、アルゴリズムＡ又はアルゴリズムＢを提案している。 However, in probabilistic decoding, since the message passed between each node is a real value, in order to solve it analytically, it is necessary to track the probability distribution itself of messages that take consecutive values. It will require analysis with difficulty. Therefore, Gallager has proposed algorithm A or algorithm B as a decoding algorithm for LDPC codes.

LDPC符号の復号は、一般的には、図２に示すような手順にしたがって行われる。なお、ここでは、受信値をU₀(u_0i)とし、チェックノードから出力されるメッセージをu_jとし、バリアブルノードから出力されるメッセージをv_iとする。また、ここでは、メッセージとは、値の"0"らしさを、いわゆる対数尤度比(log likelihood ratio)で表現した実数値である。 The decoding of the LDPC code is generally performed according to a procedure as shown in FIG. Here, the received value is U ₀ (u _0i ), the message output from the check node is u _j, and the message output from the variable node is v _i . Further, here, the message is a real value expressing the value of “0” as a so-called log likelihood ratio.

まず、LDPC符号の復号においては、図２に示すように、ステップＳ１１において、受信値U₀(u_0i)が受信され、メッセージu_jが"0"に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが"0"に初期化され、ステップＳ１２に進む。ステップＳ１２において、受信値U₀(u_0i)に基づいて、式（１）に示す演算を行うことによってメッセージv_iが求められ、さらに、このメッセージv_iに基づいて、式（２）に示す演算を行うことによってメッセージu_jが求められる。 First, in decoding of the LDPC code, as shown in FIG. 2, in step S11, the received value U ₀ (u _0i ) is received, the message u _j is initialized to “0”, and the counter of the iterative process is performed. The variable k taking an integer is initialized to “0”, and the process proceeds to step S12. In step S12, based on the received value U ₀ (u _0i ), the message v _i is obtained by performing the calculation shown in the equation (1). Further, based on the message v _i , the message v _i is expressed in the equation (2). A message u _j is obtained by performing an operation.

・・・（１）

... (1)

・・・（２）

... (2)

ここで、式（１）と式（２）におけるd_vとd_cは、それぞれ、検査行列Hの縦方向（列）と横方向（行）の"1"の個数を示す任意に選択可能とされるパラメータであり、例えば、(3,6)符号の場合には、d_v=3，d_c=6となる。 Here, d _v and d _c in Equation (1) and Equation (2) can be arbitrarily selected to indicate the number of “1” s in the vertical direction (column) and horizontal direction (row) of the parity check matrix H, respectively. For example, in the case of a (3, 6) code, d _v = 3 and d _c = 6.

なお、式（１）または（２）の演算においては、それぞれ、メッセージを出力しようとする枝(edge)から入力されたメッセージを、和または積演算のパラメータとしては用いないことから、和または積演算の範囲が、１乃至d_v-1または１乃至d_c-1となっている。また、式（２）に示す演算は、実際には、２入力v₁，v₂に対する１出力で定義される式（３）に示す関数R(v₁,v₂)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。 Note that in the calculation of the expression (1) or (2), the message input from the edge to which the message is to be output is not used as a parameter for the sum or product operation. The range of operation is 1 to d _v -1 or 1 to d _c -1. In addition, the calculation shown in equation (2) actually creates a table of function R (v ₁ , v ₂ ) shown in equation (3) defined by one output for two inputs v ₁ and v ₂ in advance. This is done by using it continuously (recursively) as shown in equation (4).

・・・（３）

... (3)

・・・（４）

... (4)

ステップＳ１２では、さらに、変数kが"1"だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数N以上であるか否かが判定される。ステップＳ１３において、変数kがN以上ではないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。 In step S12, the variable k is further incremented by “1”, and the process proceeds to step S13. In step S13, it is determined whether or not the variable k is equal to or greater than a predetermined iterative decoding count N. If it is determined in step S13 that the variable k is not equal to or greater than N, the process returns to step S12, and the same processing is repeated thereafter.

また、ステップＳ１３において、変数kがN以上であると判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージv_iが求められて出力され、LDPC符号の復号処理が終了する。 If it is determined in step S13 that the variable k is greater than or equal to N, the process proceeds to step S14, and a message v _i as a decoding result to be finally output is obtained by performing the calculation shown in equation (5). And the LDPC code decoding process ends.

・・・（５）

... (5)

ここで、式（５）の演算は、式（１）の演算とは異なり、バリアブルノードに接続している全ての枝からの入力メッセージを用いて行われる。 Here, unlike the operation of equation (1), the operation of equation (5) is performed using input messages from all branches connected to the variable node.

このようなLDPC符号の復号は、例えば(3,6)符号の場合には、図３に示すように、各ノード間でメッセージの授受が行われる。なお、図３における"="で示すノード（バリアブルノード）では、式（１）に示した演算が行われ、"+"で示すノード（チェックノード）では、式（２）に示した演算が行われる。特に、アルゴリズムＡにおいては、メッセージを２元化し、"+"で示すノードにて、d_c-1個の入力メッセージの排他的論理和演算を行い、"="で示すノードにて、受信値Rに対して、d_v-1個の入力メッセージが全て異なるビット値であった場合には、符号を反転して出力する。 For example, in the case of a (3, 6) code, such an LDPC code is decoded as shown in FIG. In FIG. 3, the calculation shown in Expression (1) is performed at the node indicated by “=” (variable node), and the calculation shown in Expression (2) is performed at the node indicated by “+” (check node). Done. In particular, in algorithm A, the message is binarized, and the exclusive OR operation of d _c −1 input messages is performed at the node indicated by “+”, and the received value is obtained at the node indicated by “=”. For R, if d _v −1 input messages all have different bit values, the sign is inverted and output.

また、一方で、近年、LDPC符号の復号の実装法に関する研究も行われている。実装方法について述べる前に、まず、LDPC符号の復号を摸式化して説明する。 On the other hand, in recent years, research on an implementation method for decoding an LDPC code is also being conducted. Before describing the mounting method, first, decoding of an LDPC code will be schematically described.

図４は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列(parity check matrix)の例である。LDPC符号の検査行列は、図５のように、タナーグラフを用いて書き表すことができる。ここで、図５において、"+"で表わされるのが、チェックノードであり、"="で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列の行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列の"1"に相当する。即ち、検査行列の第ｊ行第ｉ列のコンポーネントが１である場合には、図５において、上からｉ番目のバリアブルノード（"="のノード）と、上からｊ番目のチェックノード（"+"のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビットが、チェックノードに対応する拘束条件を持つことを表わす。なお、図５は、図４の検査行列のタナーグラフとなっている。 FIG. 4 is an example of a parity check matrix of a (3, 6) LDPC code (coding rate 1/2, code length 12). The parity check matrix of the LDPC code can be written using a Tanner graph as shown in FIG. In FIG. 5, “+” represents a check node, and “=” represents a variable node. Check nodes and variable nodes correspond to the rows and columns of the parity check matrix, respectively. The connection between the check node and the variable node is an edge and corresponds to “1” of the parity check matrix. That is, when the component in the j-th row and i-th column of the parity check matrix is 1, the i-th variable node ("=" node) from the top and the j-th check node ("from the top) in FIG. + "Node") are connected by a branch. The branch indicates that the sign bit corresponding to the variable node has a constraint condition corresponding to the check node. Note that FIG. 5 is a Tanner graph of the parity check matrix of FIG.

LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)は、バリアブルノードの演算とチェックノードの演算とを繰り返し行う。 The Sum Product Algorithm, which is an LDPC code decoding method, repeatedly performs a variable node operation and a check node operation.

バリアブルノードでは、図６のように、式（１）の演算を行う。すなわち、図６において、計算しようとしている枝に対応するメッセージv_iは、バリアブルノードに繋がっている残りの枝からのメッセージu₁およびu₂と、受信情報u_0iを用いて計算される。他の枝に対応するメッセージも同様に計算される。 In the variable node, the calculation of Expression (1) is performed as shown in FIG. That is, in FIG. 6, the message v _i corresponding to the branch to be calculated is calculated using the messages u ₁ and u ₂ from the remaining branches connected to the variable node and the reception information u _0i . Messages corresponding to other branches are similarly calculated.

チェックノードの演算について説明する前に、式（２）を、式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)の関係を用いて、式（６）のように書き直す。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。 Before explaining the operation of the check node, the expression (2) is changed to the expression a × b = exp {ln (| a |) + ln (| b |)} × sign (a) × sign (b). And rewrite as equation (6). However, sign (x) is 1 when x ≧ 0, and −1 when x <0.

・・・（６）

... (6)

更に、x≧0において、φ(x)=ln(tanh(x/2))と定義すると、φ^-1(x)=2tanh^-1(e^-x)であるから、式（６）は、式（７）のように書くことができる。 Furthermore, when x ≧ 0 and φ (x) = ln (tanh (x / 2)) is defined, φ ⁻¹ (x) = 2 tanh ⁻¹ (e ^−x ), so equation (6) is It can be written as equation (7).

・・・（７）

... (7)

チェックノードでは、図７のように、式（７）の演算を行う。すなわち、図７において、計算しようとしている枝に対応するメッセージu_jは、チェックノードに繋がっている残りの枝からのメッセージv₁,v₂,v₃,v₄,v₅を用いて計算される。他の枝に対応するメッセージも同様に計算される。 In the check node, the calculation of Expression (7) is performed as shown in FIG. That is, in FIG. 7, the message u _j corresponding to the branch to be calculated is calculated using the messages v ₁ , v ₂ , v ₃ , v ₄ , v ₅ from the remaining branches connected to the check node. The Messages corresponding to other branches are similarly calculated.

なお、関数φ(x)は、φ(x)=ln((e^x+1)/(e^x-1))とも表すことができ、x＞0において、φ(x)=φ^-1(x)である。関数φ(x)およびφ^-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。 The function φ (x) can also be expressed as φ (x) = ln ((e ^x +1) / (e ^x −1)). When x> 0, φ (x) = φ ⁻¹ ( x). When the functions φ (x) and φ ⁻¹ (x) are mounted on hardware, they may be mounted using a LUT (Look Up Table), but both are the same LUT.

サムプロダクトアルゴリズムをハードウェアに実装する場合、式（１）で表わされるバリアブルノード演算および式（７）で表わされるチェックノード演算とを、適度な回路規模と動作周波数で繰り返し行うことが必要である。 When the thumb product algorithm is implemented in hardware, it is necessary to repeatedly perform the variable node operation represented by Expression (1) and the check node operation represented by Expression (7) with an appropriate circuit scale and operating frequency. .

復号装置の実装の例として、まず、単純に各ノードの演算を一つずつ順次行うことによって復号を行う場合(full serial decoding)の実装法について説明する。 As an example of implementation of a decoding device, first, an implementation method in the case where decoding is performed by simply performing operations of each node one by one (full serial decoding) will be described.

なお、ここでは、例えば、図８の、３０（行）×９０（列）の検査行列で表現される符号（符号化率2/3、符号長90）を復号することとする。図８の検査行列の１の数は２６９であり、従って、そのタナーグラフでは、枝の数は２６９個となる。ここで、図８の検査行列では、０を、"."で表現している。 Here, for example, a code (coding rate 2/3, code length 90) represented by a parity check matrix of 30 (rows) × 90 (columns) in FIG. 8 is decoded. The number of 1s in the parity check matrix in FIG. 8 is 269. Therefore, in the Tanner graph, the number of branches is 269. Here, in the parity check matrix of FIG. 8, 0 is represented by “.”.

図９は、LDPC符号の１回復号を行う復号装置の構成例を示している。 FIG. 9 illustrates a configuration example of a decoding device that performs one-time decoding of an LDPC code.

図９の復号装置では、その動作する１クロック(clock)ごとに、１つの枝に対応するメッセージが計算される。 In the decoding device of FIG. 9, a message corresponding to one branch is calculated for each clock that operates.

即ち、図９の復号装置は、２つの枝用メモリ１００および１０２、１つのチェックノード計算器１０１、１つのバリアブルノード計算器１０３、１つの受信用メモリ１０４、１つの制御部１０５からなる。 9 includes two branch memories 100 and 102, one check node calculator 101, one variable node calculator 103, one reception memory 104, and one control unit 105.

図９の復号装置では、枝用メモリ１００または１０２からメッセージデータが１つずつ読み出され、そのメッセージデータを用いて、所望の枝に対応するメッセージデータが計算される。そして、その計算によって求められたメッセージデータが１つずつ後段の枝用メモリ１０２または１００に格納されていく。繰り返し復号を行う際には、この１回復号を行う図９の復号装置を複数個縦列に連接するか、もしくは図９の復号装置を繰り返し用いることによって、繰り返し復号を実現する。なお、ここでは、例えば、図９の復号装置が複数個接続されているものとする。 In the decoding device of FIG. 9, message data is read one by one from the branch memory 100 or 102, and message data corresponding to a desired branch is calculated using the message data. The message data obtained by the calculation is stored in the branch memory 102 or 100 in the subsequent stage one by one. When iterative decoding is performed, iterative decoding is realized by connecting a plurality of decoding devices of FIG. 9 that perform this one-time decoding in a column or by repeatedly using the decoding device of FIG. Here, for example, it is assumed that a plurality of decoding devices in FIG. 9 are connected.

枝用メモリ１００は、前段の復号装置（図示せず）のバリアブルノード計算器１０３から供給されるメッセージD100を、後段のチェックノード計算器１０１が読み出す順番に格納していく。そして、枝用メモリ１００は、チェックノード計算のフェーズでは、メッセージD100を、格納してある順番通りに、メッセージD101として、チェックノード計算器１０１に供給する。 The branch memory 100 stores the message D100 supplied from the variable node calculator 103 of the preceding decoding device (not shown) in the order in which the subsequent check node calculator 101 reads the message D100. In the check node calculation phase, the branch memory 100 supplies the message D100 to the check node calculator 101 as the message D101 in the stored order.

チェックノード計算器１０１は、制御部１０５から供給される制御信号D106に基づき、枝用メモリ１００から供給されるメッセージD101を用いて、式（７）に従って演算を行い、その演算によって求められたメッセージD102を、後段の枝用メモリ１０２に供給する。 Based on the control signal D106 supplied from the control unit 105, the check node calculator 101 uses the message D101 supplied from the branch memory 100 to perform an operation according to Expression (7), and obtains the message obtained by the operation. D102 is supplied to the branch memory 102 in the subsequent stage.

枝用メモリ１０２は、前段のチェックノード計算器１０１から供給されるメッセージD102を、後段のバリアブルノード計算器１０３が読み出す順番に格納していく。そして、枝用メモリ１０２は、バリアブルノード計算のフェーズでは、メッセージD102を、格納してある順番通りに、メッセージD103として、バリアブルノード計算器１０３に供給する。 The branch memory 102 stores the message D102 supplied from the previous check node calculator 101 in the order in which the subsequent variable node calculator 103 reads the message D102. In the variable node calculation phase, the branch memory 102 supplies the message D102 to the variable node calculator 103 as the message D103 in the stored order.

さらに、バリアブルノード計算器１０３には、制御部１０５から制御信号D107が供給されるとともに、受信用メモリ１０４から受信データD104が供給される。バリアブルノード計算器１０３は、制御信号D107に基づき、枝用メモリ１００から供給されるメッセージD103と受信用メモリ１００から供給される受信データD104を用い、式（１）に従って演算を行い、その演算の結果得られるメッセージD105を、図示せぬ後段の復号装置の枝用メモリ１００に供給する。 Further, the control signal D107 is supplied from the control unit 105 to the variable node calculator 103, and the reception data D104 is supplied from the reception memory 104. Based on the control signal D107, the variable node calculator 103 uses the message D103 supplied from the branch memory 100 and the received data D104 supplied from the reception memory 100 to perform an operation according to the equation (1), and The message D105 obtained as a result is supplied to the branch memory 100 of the decoding device in the subsequent stage (not shown).

受信用メモリ１０４には、LDPC符号化された受信データ（LDPC符号）が格納される。制御部１０５は、バリアブルノード演算を制御する制御信号D106と、チェックノード演算を制御する制御信号D107を、それぞれチェックノード計算器１０１とバリアブルノード計算器１０３に供給する。制御部１０５は、枝用メモリ１００に全ての枝のメッセージが格納されたとき、チェックノード計算器１０１に制御信号D106を供給し、枝用メモリ１０２に全ての枝のメッセーが格納されたとき、バリアブルノード計算器１０３に制御信号D107を供給する。 The reception memory 104 stores LDPC-encoded reception data (LDPC code). The control unit 105 supplies a control signal D106 for controlling the variable node calculation and a control signal D107 for controlling the check node calculation to the check node calculator 101 and the variable node calculator 103, respectively. The control unit 105 supplies the control signal D106 to the check node calculator 101 when all branch messages are stored in the branch memory 100, and when all branch messages are stored in the branch memory 102, A control signal D107 is supplied to the variable node calculator 103.

図１０は、チェックノード演算を１つずつ行う図９のチェックノード計算器１０１の構成例を示している。 FIG. 10 shows a configuration example of the check node calculator 101 of FIG. 9 that performs check node operations one by one.

なお、図１０では、各メッセージが符号ビットを合わせて合計６ビット(bit)に量子化されているものとして、チェックノード計算器１０１を表している。また、図１０では、図８の検査行列で表わされるLDPC符号のチェックノード演算が行われる。さらに、図１０のチェックノード演算器１０１には、クロックｃｋが供給され、このクロックｃｋは、必要なブロックに供給されるようになっている。そして、各ブロックは、クロックｃｋに同期して処理を行う。 In FIG. 10, the check node calculator 101 is represented on the assumption that each message is quantized to a total of 6 bits including code bits. Further, in FIG. 10, a check node calculation of the LDPC code represented by the parity check matrix of FIG. 8 is performed. Further, a clock ck is supplied to the check node computing unit 101 in FIG. 10, and this clock ck is supplied to a necessary block. Each block performs processing in synchronization with the clock ck.

図１０のチェックノード計算器１０１は、制御部１０５から供給される、例えば、1ビットの制御信号D106に基づき、枝用メモリ１００から１つずつ読み込まれるメッセージD101を用いて、式（７）にしたがって演算を行う。 The check node calculator 101 in FIG. 10 is supplied from the control unit 105, for example, based on the 1-bit control signal D106, and using the message D101 read one by one from the branch memory 100, Equation (7) Therefore, calculation is performed.

即ち、チェックノード計算器１０１では、検査行列の各列に対応するバリアブルノードからの６ビットのメッセージD101（メッセージv_i）が１つずつ読み込まれ、その下位ビットである絶対値D122(|v_i|)がLUT１２１に、その最上位ビットである符号ビットD121がEXOR回路１２９とFIFO(First In First Out)メモリ１３３にそれぞれ供給される。また、チェックノード計算器１０１には、制御部１０５から制御信号D106が供給され、その制御信号D106は、セレクタ１２４とセレクタ１３１に供給される。 That is, the check node calculator 101 reads one 6-bit message D101 (message v _i ) from the variable node corresponding to each column of the parity check matrix one by one, and the absolute value D122 (| v _i ) as its lower bits. |) Is supplied to the LUT 121, and the sign bit D121 which is the most significant bit is supplied to the EXOR circuit 129 and the FIFO (First In First Out) memory 133, respectively. The check node calculator 101 is supplied with a control signal D106 from the control unit 105, and the control signal D106 is supplied to the selector 124 and the selector 131.

LUT１２１は、絶対値D122(|v_i|)に対して、式（７）におけるφ(|v_i|)の演算を行った５ビットの演算結果D123（φ(|v_i|)）を読み出し、加算器１２２とFIFOメモリ１２７に供給する。 The LUT 121 reads the 5-bit operation result D123 (φ (| v _i |)) obtained by performing the operation of φ (| v _i |) in the equation (7) with respect to the absolute value D122 (| v _i |). The adder 122 and the FIFO memory 127 are supplied.

加算器１２２は、演算結果D123（φ(|v_i|)）とレジスタ１２３に格納されている９ビットの値D124とを加算することにより、演算結果D123を積算し、その結果得られる９ビットの積算値をレジスタ１２３に再格納する。なお、検査行列の1行に亘る全ての枝からのメッセージD101の絶対値D122(|v_i|)に対する演算結果が積算された場合、レジスタ１２３はリセットされる。 The adder 122 adds the operation result D123 (φ (| v _i |)) and the 9-bit value D124 stored in the register 123, thereby accumulating the operation result D123, and 9 bits obtained as a result. Is stored again in the register 123. Note that the register 123 is reset when the calculation results for the absolute value D122 (| v _i |) of the message D101 from all branches over one row of the check matrix are accumulated.

検査行列の1行に亘るメッセージD101が１つずつ読み込まれ、レジスタ１２３に1行分の演算結果D123が積算された積算値が格納された場合、制御部１０５から供給される制御信号D106は、０から１に変化する。例えば、行の重み（row weight）が「９」である場合、制御信号D106は、１から８クロック目までは、「０」となり、９クロック目では「１」となる。 When the message D101 over one row of the check matrix is read one by one and the accumulated value obtained by integrating the operation result D123 for one row is stored in the register 123, the control signal D106 supplied from the control unit 105 is: It changes from 0 to 1. For example, when the row weight is “9”, the control signal D106 is “0” from the first to the eighth clock, and “1” at the ninth clock.

制御信号D106が「１」の場合、セレクタ１２４は、レジスタ１２３に格納されている値、即ち、検査行列の１行に亘る全ての枝からのメッセージD101（メッセージv_i）から求められたφ(|v_i|)が積算された９ビットの値D124（i＝１からｉ＝ｄ_cまでのΣφ(|v_i|)）を選択し、値D125として、レジスタ１２５に出力して格納させる。レジスタ１２５は、格納している値D125を、９ビットの値D126として、セレクタ１２４と加算器１２６に供給する。制御信号D106が「０」の場合、セレクタ１２４は、レジスタ１２５から供給された値D126を選択し、レジスタ１２５に出力して再格納させる。即ち、検査行列の１行に亘る全ての枝からのメッセージD101（メッセージv_i）から求められたφ(|v_i|)が積算されるまで、レジスタ１２５は、前回積算されたφ(|v_i|)を、セレクタ１２４と加算器１２６に供給する。 When the control signal D106 is "1", selector 124 selects the value stored in the register 123, i.e., phi obtained from the messages D101 from all of the branches across one line of the parity check matrix (message v _i) ( | v _i |) 9-bit value that is accumulated D124 (Sigma] [phi of i = 1 through _{_{i = d c (| v i}} |) select), as a value D125, and stores and outputs to the register 125. The register 125 supplies the stored value D125 to the selector 124 and the adder 126 as a 9-bit value D126. When the control signal D106 is “0”, the selector 124 selects the value D126 supplied from the register 125, outputs it to the register 125, and stores it again. That is, until φ (| v _i |) obtained from the message D101 (message v _i ) from all branches over one row of the check matrix is accumulated, the register 125 accumulates φ (| v _i |) is supplied to the selector 124 and the adder 126.

一方、FIFOメモリ１２７は、レジスタ１２５から新たな値D126（i＝１からｉ＝ｄ_cまでのΣφ(|v_i|)）が出力されるまでの間、LUT１２１が出力した演算結果D123（φ(|v_i|)）を遅延し、５ビットの値D127として減算器１２６に供給する。減算器１２６は、レジスタ１２５から供給された値D126から、FIFOメモリ１２７から供給された値D127を減算し、その減算結果を、５ビットの減算値D128としてLUT１２８に供給する。即ち、減算器１２６は、検査行列の1行に亘る全ての枝からのメッセージD101（メッセージv_i）から求められたφ(|v_i|)の積算値から、求めたい枝からのメッセージD101（メッセージv_i）から求められたφ(|v_i|)を減算して、その減算値（i＝１からｉ＝ｄ_c−１までのΣφ(|v_i|)）を減算値D128としてLUT１２８に供給する。 On the other hand, FIFO memories 127, (from i = 1 i = Σφ to _{_{d c (| v i |)}} ) a new value D126 from the register 125 until it is output, the result calculation LUT121 has output D123 (phi (| v _i |)) is delayed and supplied to the subtractor 126 as a 5-bit value D127. The subtractor 126 subtracts the value D127 supplied from the FIFO memory 127 from the value D126 supplied from the register 125, and supplies the subtraction result to the LUT 128 as a 5-bit subtraction value D128. In other words, the subtractor 126 determines the message D101 () from the branch to be obtained from the integrated value of φ (| v _i |) obtained from the message D101 (message v _i ) from all the branches over one row of the check matrix. Φ (| v _i |) obtained from the message v _i ) is subtracted, and the subtraction value (Σφ (| v _i |) from i = 1 to i = d _c −1) is used as the subtraction value D128. To supply.

LUT１２８は、減算値D128（i＝１からｉ＝ｄ_c−１までのΣφ(|v_i|)）に対して、式（７）におけるφ^-1（Σφ(|v_i|)）の演算を行った５ビットの演算結果D129（φ^-1(Σφ(|v_i|)))を出力する。 The LUT 128 calculates φ ⁻¹ (Σφ (| v _i |)) in Expression (7) with respect to the subtraction value D128 (Σφ (| v _i |) from i = 1 to i = d _c −1). A 5-bit calculation result D129 (φ ⁻¹ (Σφ (| v _i |))) is output.

以上の処理と並行して、EXOR回路１２９は、レジスタ１３０に格納されている１ビットの値D131と符号ビットD121との排他的論理和を演算することにより、符号ビットどうしの乗算を行い、１ビットの乗算結果D130をレジスタ１３０に再格納する。なお、検査行列の1行に亘る全ての枝からのメッセージD101の符号ビットD121が乗算された場合、レジスタ１３０はリセットされる。 In parallel with the above processing, the EXOR circuit 129 multiplies the sign bits by calculating an exclusive OR of the 1-bit value D131 stored in the register 130 and the sign bit D121. The bit multiplication result D130 is stored again in the register 130. When the sign bit D121 of the message D101 from all branches over one row of the check matrix is multiplied, the register 130 is reset.

検査行列の1行に亘る全ての枝からのメッセージD101の符号ビットD121が乗算された乗算結果D130（ｉ＝１からｄ_cまでのΠsign(v_i)）がレジスタ１３０に格納された場合、制御部１０５から供給される制御信号D106は、「０」から「１」に変化する。 If (Paisign from i = 1 to d _c (v _i)) multiplication result D130 to the sign bit D121 is multiplied by the message D101 from all of the branches across one line of the parity check matrix stored in the register 130, the control The control signal D106 supplied from the unit 105 changes from “0” to “1”.

制御信号D106が「１」の場合、セレクタ１３１は、レジスタ１３０に格納されている値、即ち、検査行列の１行に亘る全ての枝からのメッセージD101の符号ビットD121が乗算された値D131（i＝１からｉ＝ｄ_cまでのΠsign(v_i)）を選択し、１ビットの値D132としてレジスタ１３２に出力して格納させる。レジスタ１３２は、格納している値D132を、１ビットの値D133としてセレクタ１３１とEXOR回路１３４に供給する。制御信号D106が「０」の場合、セレクタ１３１は、レジスタ１３２から供給された値D133を選択し、レジスタ１３２に出力して再格納させる。即ち、検査行列の１行に亘る全ての枝からのメッセージD101（メッセージv_i）の符号ビットD121が乗算されるまで、レジスタ１３２は、前回格納した値を、セレクタ１３１とEXOR回路１３４に供給する。 When the control signal D106 is “1”, the selector 131 is the value stored in the register 130, that is, the value D131 (multiplied by the sign bit D121 of the message D101 from all the branches over one row of the check matrix). select i = from 1 to _{_{i = d c Πsign (v i}} )), and stores and outputs a 1-bit value D132 to the register 132. The register 132 supplies the stored value D132 to the selector 131 and the EXOR circuit 134 as a 1-bit value D133. When the control signal D106 is “0”, the selector 131 selects the value D133 supplied from the register 132, outputs it to the register 132, and stores it again. In other words, the register 132 supplies the previously stored value to the selector 131 and the EXOR circuit 134 until the sign bit D121 of the message D101 (message v _i ) from all branches over one row of the check matrix is multiplied. .

一方、FIFOメモリ１３３は、レジスタ１３２から新たな値D133（i＝１からｉ＝ｄ_cまでのΠsign(v_i)）がEXOR回路１３４に供給されるまでの間、符号ビットD121を遅延し、１ビットの値D134としてEXOR回路１３４に供給する。EXOR回路１３４は、レジスタ１３２から供給された値D133と、FIFOメモリ１３３から供給された値D134との排他的論理和を演算することにより、値D133を、値D134で除算し、１ビットの除算結果を除算値D135として出力する。即ち、EXOR回路１３４は、検査行列の１行に亘る全ての枝からのメッセージD101の符号ビットD121（sign(|v_i|)）の乗算値を、求めたい枝からのメッセージD101の符号ビットD121（sign(|v_i|)）で除算して、その除算値（i＝１からｉ＝ｄ_c−１までのΠsign(|v_i|)）を除算値D135として出力する。 On the other hand, FIFO memories 133, between (from i = 1 i = Πsign to d _c (v _i)) a new value D133 from the register 132 until is supplied to the EXOR circuit 134 delays the sign bit D121, The 1-bit value D134 is supplied to the EXOR circuit 134. The EXOR circuit 134 calculates the exclusive OR of the value D133 supplied from the register 132 and the value D134 supplied from the FIFO memory 133, thereby dividing the value D133 by the value D134 and dividing by 1 bit. The result is output as the division value D135. That is, the EXOR circuit 134 uses the sign bit D121 of the message D101 from the branch to be obtained as the multiplication value of the sign bit D121 (sign (| v _i |)) of the message D101 from all branches over one row of the check matrix. Divide by (sign (| v _i |)) and output the divided value (Πsign (| v _i |) from i = 1 to i = d _c −1) as a divided value D135.

チェックノード計算器１０１では、LUT１２８から出力された５ビットの演算結果D129を下位５ビットとするとともに、EXOR回路１３４から出力された１ビットの除算値D135を最上位ビットとする合計６ビットがメッセージD102（メッセージu_j）として出力される。 In the check node calculator 101, the 5-bit operation result D129 output from the LUT 128 is set to the lower 5 bits, and the total 6 bits including the 1-bit division value D135 output from the EXOR circuit 134 as the most significant bit is a message. D102 (message u _j ) is output.

以上のように、チェックノード計算器１０１では、式（７）の演算が行われ、メッセージu_jが求められる。 As described above, the check node calculator 101 performs the calculation of Expression (7) to obtain the message u _j .

なお、図８の検査行列の行の重みの最大は９であるため、即ち、チェックノードに供給されるメッセージの最大数は９であるため、チェックノード計算器１０１は、９個のメッセージ（φ(|v_i|)）を遅延させるFIFOメモリ１２７とFIFOメモリ１３３を有している。行の重みが９未満の行のメッセージを計算するときには、FIFOメモリ１２７とFIFOメモリ１３３における遅延量が、その行の重みの値に減らされる。 Note that since the maximum row weight of the parity check matrix in FIG. 8 is 9, that is, the maximum number of messages supplied to the check node is 9, the check node calculator 101 has nine messages (φ FIFO memory 127 and FIFO memory 133 for delaying (| v _i |)). When calculating a message for a row with a row weight less than 9, the amount of delay in the FIFO memory 127 and the FIFO memory 133 is reduced to the value of the row weight.

図１１は、バリアブルノード演算を１つずつ行う図９のバリアブルノード計算器１０３の構成例を示している。 FIG. 11 shows a configuration example of the variable node calculator 103 of FIG. 9 that performs variable node operations one by one.

なお、図１１では、各メッセージが符号ビットを合わせて合計６ビット(bit)に量子化されているものとして、バリアブルノード計算器１０３を表している。また、図１１では、図８の検査行列で表わされるLDPC符号のバリアブルノード演算が行われる。さらに、図１１のバリアブルノード計算機１０３には、クロックｃｋが供給され、クロックｃｋは、必要なブロックに供給されるようになっている。そして、各ブロックは、クロックｃｋに同期して処理を行う。 In FIG. 11, the variable node calculator 103 is represented on the assumption that each message is quantized to a total of 6 bits including code bits. Further, in FIG. 11, a variable node calculation of the LDPC code represented by the parity check matrix of FIG. 8 is performed. Further, the variable node computer 103 of FIG. 11 is supplied with a clock ck, and the clock ck is supplied to a necessary block. Each block performs processing in synchronization with the clock ck.

図１１のバリアブルノード計算器１０３は、制御部１０５から供給される、例えば、１ビットの制御信号D107に基づき、枝用メモリ１０２から１つずつ読み込まれるメッセージD103と、受信用メモリ１０４から読み込まれる受信データD104を用いて、式（１）にしたがって演算を行う。 The variable node calculator 103 shown in FIG. 11 is supplied from the control unit 105, for example, based on a 1-bit control signal D107, and is read from the branch memory 102 one by one and the reception memory 104. Using received data D104, calculation is performed according to equation (1).

即ち、バリアブルノード計算器１０３では、検査行列の各行に対応するチェックノードからの６ビットのメッセージD103（メッセージu_j）が１つずつ読み込まれ、そのメッセージD103が、加算器１５１とFIFOメモリ１５５に供給される。また、バリアブルノード計算器１０３では、受信用メモリ１０４から６ビットの受信データD104が1つずつ読み込まれ、加算器１５６に供給される。さらに、バリアブルノード計算器１０３には、制御部１０５から制御信号D107が供給され、その制御信号D107は、セレクタ１５３に供給される。 That is, the variable node calculator 103 reads 6-bit messages D103 (message u _j ) from the check node corresponding to each row of the check matrix one by one, and the message D103 is read into the adder 151 and the FIFO memory 155. Supplied. Further, the variable node calculator 103 reads 6-bit reception data D104 one by one from the reception memory 104 and supplies it to the adder 156. Further, the control signal D107 is supplied from the control unit 105 to the variable node calculator 103, and the control signal D107 is supplied to the selector 153.

加算器１５１は、メッセージD103（メッセージu_j）とレジスタ１５２に格納されている９ビットの値D151とを加算することにより、メッセージD103を積算し、その結果得られる９ビットの積算値を、レジスタ１５２に再格納する。なお、検査行列の1列に亘る全ての枝からのメッセージD103が積算された場合、レジスタ１５２はリセットされる。 The adder 151 adds the message D103 (message u _j ) and the 9-bit value D151 stored in the register 152 to accumulate the message D103, and the resulting 9-bit accumulated value is stored in the register. Store again in 152. Note that when the messages D103 from all branches over one column of the check matrix are accumulated, the register 152 is reset.

検査行列の1列に亘るメッセージD103が１つずつ読み込まれ、レジスタ１５２に1列分のメッセージD103が積算された値が格納された場合、制御部１０５から供給される制御信号D107は、「０」から「１」に変化する。例えば、列の重みが「５」である場合、制御信号D107は、１から４クロック目までは「０」となり、５クロック目では「１」となる。 When the message D103 over one column of the check matrix is read one by one and the value obtained by integrating the message D103 for one column is stored in the register 152, the control signal D107 supplied from the control unit 105 is “0”. To "1". For example, when the column weight is “5”, the control signal D107 is “0” from the first to the fourth clock, and “1” at the fifth clock.

制御信号D107が「１」の場合、セレクタ１５３は、レジスタ１５２に格納されている値、即ち、検査行列の１列に亘る全ての枝からのメッセージD103（メッセージu_j）が積算された９ビットの値D151（ｊ＝１からｄ_VまでのΣu_j)を選択し、レジスタ１５４に出力して格納させる。レジスタ１５４は、格納している値D151を、９ビットの値D152として、セレクタ１５３と加減算器１５６に供給する。制御信号D107が「０」の場合、セレクタ１５３は、レジスタ１５４から供給された値D152を選択し、レジスタ１５４に出力し再格納させる。即ち、検査行列の１列に亘る全ての枝からのメッセージD103（メッセージu_j）が積算されるまで、レジスタ１５４は、前回積算された値を、セレクタ１５３と加減算器１５６に供給する。 When the control signal D107 is “1”, the selector 153 has 9 bits obtained by integrating the values stored in the register 152, that is, the messages D103 (message u _j ) from all branches over one column of the check matrix. select the value D151 (? uj _j from j = 1 to d _V), and stores and outputs to the register 154. The register 154 supplies the stored value D151 to the selector 153 and the adder / subtracter 156 as a 9-bit value D152. When the control signal D107 is “0”, the selector 153 selects the value D152 supplied from the register 154, outputs it to the register 154, and stores it again. That is, until the message D103 (message u _j ) from all branches over one column of the check matrix is accumulated, the register 154 supplies the previously accumulated value to the selector 153 and the adder / subtractor 156.

一方、FIFOメモリ１５５は、レジスタ１５４から新たな値D152（ｊ＝１からｄ_VまでのΣu_j)が出力されるまでの間、チェックノードからのメッセージD103を遅延し、６ビットの値D153として加減算器１５６に供給する。加減算器１５６は、レジスタ１５４から供給された値D152から、FIFOメモリ１５５から供給された値D153を減算する。即ち、加減算器１５６は、検査行列の1列に亘る全ての枝からのメッセージD103（メッセージu_j）の積算値から、求めたい枝からのメッセージu_jを減算して、その減算値（ｊ＝１からｄ_v−１までのΣu_j）を求める。さらに、加減算器１５６には、その減算値（ｊ＝１からｄ_v−１までのΣu_j）に、受信用メモリ１０４から供給された受信データD104を加算して、その結果得られる６ビットの値をメッセージD105（メッセージv_i）として出力する。 On the other hand, FIFO memories 155, between (from j = 1? Uj _j to d _V) a new value D152 from the register 154 until the output delays the message D103 from check nodes, as a 6-bit value D153 This is supplied to the adder / subtracter 156. The adder / subtracter 156 subtracts the value D153 supplied from the FIFO memory 155 from the value D152 supplied from the register 154. That is, the adder / subtracter 156 subtracts the message u _j from the branch to be obtained from the integrated value of the message D103 (message u _j ) from all branches over one column of the check matrix, and the subtraction value (j = Find Σu _j ) from 1 to d _v −1. Further, the adder / subtracter 156 adds the reception data D104 supplied from the reception memory 104 to the subtraction value (Σu _j from j = 1 to d _v −1), and a 6-bit obtained as a result. The value is output as message D105 (message v _i ).

以上のように、バリアブルノード計算器１０３では、式（１）の演算が行われ、メッセージv_iが求められる。 As described above, the variable node calculator 103 performs the calculation of Expression (1) to obtain the message v _i .

なお、図８の検査行列の列の重みの最大は５であるため、即ち、バリアブルノードに供給されるメッセージの最大数は５であるため、バリアブルノード計算器１０３は、５個のメッセージ（u_j）を遅延させるFIFOメモリ１５５を有している。列の重みが５未満の列のメッセージを計算するときには、FIFOメモリ１５５における遅延量が、その列の重みの値に減らされる。 Since the maximum column weight of the parity check matrix in FIG. 8 is 5, that is, the maximum number of messages supplied to the variable node is 5, the variable node calculator 103 uses five messages (u a FIFO memory 155 for delaying _j ). When calculating a message for a column with a column weight less than 5, the amount of delay in the FIFO memory 155 is reduced to the value of the column weight.

図９の復号装置では、検査行列の重みにしたがって、制御部１０５から制御信号が与えられる。そして、図９の復号装置によれば、枝用メモリ１００および１０２、並びにチェックノード計算器１０１およびバリアブルノード計算器１０３のFIFOメモリ１２７，１３３，１５５の容量さえ足りれば、制御信号のみを変えることで様々な検査行列のLDPC符号を復号することができる。 In the decoding apparatus in FIG. 9, a control signal is given from the control unit 105 according to the weight of the check matrix. Then, according to the decoding apparatus of FIG. 9, only the control signal is changed as long as the capacity of the FIFO memories 127, 133, and 155 of the branch memories 100 and 102 and the check node calculator 101 and the variable node calculator 103 is sufficient. Thus, LDPC codes of various check matrices can be decoded.

なお、図示しないが、図９の復号装置において、復号の最終段においては、式（１）のバリアブルノード演算の代わりに、式（５）の演算が行われ、その演算結果が、最終的な復号結果として出力される。 Although not shown in the figure, in the decoding apparatus of FIG. 9, in the final stage of decoding, the calculation of Expression (5) is performed instead of the variable node calculation of Expression (1). Output as decryption result.

図９の復号装置を繰り返し用いて、LDPC符号を復号する場合には、チェックノード演算とバリアブルノード演算とが交互に行われる。即ち、図９の復号装置では、チェックノード計算器１０１によるチェックノード演算の結果を用いて、バリアブルノード計算器１０３によりバリアブルノード演算が行われ、バリアブルノード計算器１０３によるバリアブルノード演算の結果を用いて、チェックノード計算器１０１によりチェックノード演算が行われる。 When the LDPC code is decoded by repeatedly using the decoding device of FIG. 9, the check node calculation and the variable node calculation are alternately performed. That is, in the decoding apparatus of FIG. 9, the variable node calculation is performed by the variable node calculator 103 using the check node calculation result by the check node calculator 101, and the variable node calculation result by the variable node calculator 103 is used. Thus, the check node calculator 101 performs a check node calculation.

従って、２６９の枝を有する図８の検査行列を用いた１回の復号に、269×2=538クロック(clock)を必要とする。例えば、５０回の繰り返し復号を行うためには、符号長である９０個の符号（受信データ）を1フレームとして、その1フレームを受信する間に、538×50=26900クロック動作することが必要であり、受信周波数の約３００（≒26900/90）倍の高速動作が必要になる。受信周波数が数十MHzであるとすると、GHz以上の速度での動作を要求されることになり実装は容易ではない。 Therefore, 269 × 2 = 538 clocks are required for one decoding using the parity check matrix of FIG. 8 having 269 branches. For example, in order to perform 50 times of iterative decoding, it is necessary that 90 codes (received data), which is the code length, be one frame, and that 538 × 50 = 26900 clock operation be performed during the reception of that one frame. Therefore, a high-speed operation of about 300 (≈26900 / 90) times the reception frequency is required. If the reception frequency is several tens of MHz, it is required to operate at a speed of GHz or higher, and implementation is not easy.

また、図９の復号装置を、例えば、５０台連接して、LDPC符号を復号する場合には、１フレーム(frame)目のバリアブルノード演算を行っている間に、２フレーム目のチェックノード演算を行い、３フレーム目のバリアブルノード演算を行う、というように、複数のバリアブルノード演算とチェックノード演算とを同時に行うことができる。この場合、９０個の符号を受信する間に、２６９個の枝を計算すればよいので、復号装置は、受信周波数の約３（≒269/90）倍の周波数で動作すればよいことになり、十分に実現可能である。しかしながら、この場合、回路規模が、単純には、図９の復号装置の５０倍になる。 In addition, for example, when decoding the LDPC code by connecting 50 decoding apparatuses as shown in FIG. 9, the check node calculation of the second frame is performed while the variable node calculation of the first frame is performed. A plurality of variable node computations and check node computations can be performed simultaneously, such as performing variable node computations in the third frame. In this case, since 269 branches may be calculated while 90 codes are received, the decoding apparatus only needs to operate at a frequency about 3 (≈269 / 90) times the reception frequency. Is fully feasible. However, in this case, the circuit scale is simply 50 times that of the decoding apparatus of FIG.

次に、全ノードの演算を同時に行うことによって復号を行う場合(full parallel decoding)の復号装置の実装法について説明する。 Next, a description will be given of a method for implementing a decoding apparatus when decoding is performed by performing operations on all nodes simultaneously (full parallel decoding).

この実装法については、例えば、非特許文献１に記載されている。 This mounting method is described in Non-Patent Document 1, for example.

図１２は、図８の検査行列で表現される符号（符号化率2/3、符号長90）を復号する復号装置の一例の構成を示している。 FIG. 12 illustrates a configuration of an example of a decoding device that decodes a code (coding rate 2/3, code length 90) represented by the parity check matrix in FIG.

図１２の復号装置では、枝用メモリ２０２または２０６から、２６９個ある枝に対応するメッセージデータを全て同時に読み出し、そのメッセージデータを用いて、２６９個の枝に対応する新たなメッセージデータを演算する。さらに、その演算の結果求められた新たなメッセージデータが全て同時に後段の枝用メモリ２０６または２０２に格納されていく。そして、図１２の復号装置を繰り返し用いることで繰り返し復号が実現される。 In the decoding device of FIG. 12, all message data corresponding to 269 branches are simultaneously read from the branch memory 202 or 206, and new message data corresponding to 269 branches are calculated using the message data. . Further, all new message data obtained as a result of the calculation are simultaneously stored in the subsequent branch memory 206 or 202. Then, iterative decoding is realized by repeatedly using the decoding device of FIG.

図１２において、復号装置は、１つの受信用メモリ２０５、２つの枝入れ替え装置２００および２０３、２つの枝用メモリ２０２および２０６、３０個のチェックノード計算器２０１₁乃至２０１₃₀、９０個のバリアブルノード計算器２０４₁乃至２０４₉₀からなる。以下、各部について詳細に説明する。 In FIG. 12, the decoding device includes one reception memory 205, two branch switching devices 200 and 203, two branch memories 202 and 206, thirty check node calculators 201 _{1 to} 201 ₃₀ , and 90 variable variables. The node calculators 204 _{1 to} 204 _{90 are included} . Hereinafter, each part will be described in detail.

枝用メモリ２０６は、前段のバリアブルノード計算器２０４₁乃至２０４₉₀からのメッセージD206₁乃至D206₉₀を全て同時に格納し、次の時刻（次のクロックのタイミング）に、メッセージD206₁乃至D206₉₀を、メッセージD207₁乃至D207₉₀として読み出し、次段の枝入れ替え装置２００に、メッセージD200(D200₁乃至D200₉₀)として供給する。枝入れ替え装置２００は、枝用メモリ２０６から供給されたメッセージD200₁乃至D200₉₀の順番を、図８の検査行列にしたがって並び替え（入れ替え）、チェックノード計算器２０１₁乃至２０１₃₀に、メッセージD201₁乃至D201₃₀として供給する。 Branch memory 206 stores all messages D206 ₁ to D206 ₉₀ from the preceding variable node calculator 204 ₁ to 204 ₉₀ At the same time, the next time (the timing of the next clock), a message D206 ₁ to D206 ₉₀ The messages D207 _{1 to} D207 ₉₀ are read out and supplied as messages D200 (D200 _{1 to} D200 ₉₀ ) to the branch switching apparatus 200 in the next stage. Branch swapping device 200, the order of the supplied message D200 ₁ to D200 ₉₀ from the branch memory 206, rearrangement according check matrix of FIG. 8 (replacement), the check node calculator 201 ₁ to 201 _30, the message D201 Supply as _{1 to} D201 ₃₀ .

チェックノード計算器２０１₁乃至２０１₃₀は、枝入れ替え装置２００から供給されるメッセージD201₁乃至D201₃₀を用いて式（７）にしたがって演算を行い、その演算の結果得られるメッセージD202₁乃至D202₃₀を、枝用メモリ２０２に供給する。 The check node calculators 201 _{1 to} 201 ₃₀ perform computations according to the equation (7) using the messages D201 _{1 to} D201 ₃₀ supplied from the branch switching apparatus 200, and messages D202 _{1 to} D202 ₃₀ obtained as a result of the computations. Is supplied to the branch memory 202.

枝用メモリ２０２は、前段のチェックノード計算器２０１₁乃至２０１₃₀から供給されるメッセージD202₁乃至D202₃₀を全て同時に格納し、次の時刻に、そのすべてのメッセージD202₁乃至D202₃₀を、メッセージD203₁乃至D203₃₀として、次段の枝入れ替え装置２０３に供給する。 Branch memory 202, the message D202 ₁ to D202 ₃₀ supplied from the preceding check node calculator 201 ₁ to 201 ₃₀ store all simultaneously, the next time, all of its messages D202 ₁ to D202 _30, the message As D203 _{1 to} D203 ₃₀ , they are supplied to the branch replacement device 203 at the next stage.

枝入れ替え装置２０３は、枝用メモリ２０２から供給されたメッセージD203₁乃至D203₃₀の順番を図８の検査行列にしたがって並び替え、バリアブルノード計算器２０４₁乃至２０４₉₀に、メッセージD204₁乃至D204₉₀として供給する。 Branch swapping device 203 rearranges the order of the supplied message D203 ₁ to D203 ₃₀ from the branch memory 202 in accordance with the parity check matrix of FIG. 8, the variable node calculator 204 ₁ to 204 _90, the message D 204 ₁ to D 204 ₉₀ Supply as.

バリアブルノード計算器２０４₁乃至２０４₉₀は、枝入れ替え装置２０３から供給されるメッセージD204₁乃至D204₉₀と、受信用メモリ２０５から供給される受信データD205₁乃至D205₉₀を用いて式（１）にしたがって演算を行い、その演算の結果得られるメッセージD206₁乃至D206₉₀を、次段の枝用メモリ２０６に供給する。 The variable node calculators 204 _{1 to} 204 ₉₀ use the messages D204 _{1 to} D204 ₉₀ supplied from the branch switching device 203 and the received data D205 _{1 to} D205 ₉₀ supplied from the reception memory 205 to formula (1). Accordingly, an operation is performed, and messages D206 _{1 to} D206 ₉₀ obtained as a result of the operation are supplied to the branch memory 206 at the next stage.

図１３は、チェックノード演算を同時に行う図１２のチェックノード計算器２０１_m（ｍ＝１，２，・・・，３０）の構成例を示している。 FIG. 13 shows a configuration example of the check node calculator 201 _m (m = 1, 2,..., 30) of FIG.

図１３のチェックノード計算器２０１_mでは、図１０のチェックノード計算器１０１と同様にして、式（７）のチェックノード演算が行われるが、そのチェックノード演算が、すべての枝について同時に行われる。 The check node calculator 201 _m in FIG. 13 performs the check node calculation of Expression (7) in the same manner as the check node calculator 101 in FIG. 10, and the check node calculation is simultaneously performed for all branches. .

即ち、図１３のチェックノード計算器２０１_mでは、枝入れ替え装置２００から供給される図８の検査行列の各列に対応するバリアブルノードからのメッセージD221₁乃至D221₉（v_i）が全て同時に読み込まれ、それぞれの下位５ビットである絶対値D222₁乃至D222₉（|v_i|）がLUT２２１₁乃至２２１₉にそれぞれ供給される。また、メッセージD221₁乃至D221₉（v_i）の最上位ビットである１ビットの符号ビットD223₁乃至D223₉が、EXOR回路２２６₁乃至２２６₉にそれぞれ供給されるとともに、EXOR回路２２５に供給される。 That is, the check node calculator 201 _m in FIG. 13 simultaneously reads all the messages D221 _{1 to} D221 ₉ (v _i ) from the variable nodes corresponding to the columns of the parity check matrix in FIG. They are, respectively, the lower 5 bits in which the absolute value D222 ₁ to D222 ₉ (| v _i |) is supplied to LUT221 ₁ to 221 _9. Further, 1-bit sign bits D223 _{1 to} D223 ₉ which are the most significant bits of the messages D221 _{1 to} D221 ₉ (v _i ) are supplied to the EXOR circuits 226 _{1 to} 226 ₉ and supplied to the EXOR circuit 225, respectively. The

LUT２２１₁乃至２２１₉は、絶対値D222₁乃至D222₉（|v_i|）に対して、式（７）におけるφ(|v_i|)の演算を行った５ビットの演算結果D224₁乃至D224₉（φ（|v_i|））をそれぞれ読み出し、それぞれを減算器２２３₁乃至２２３₉に供給する。また、LUT２２１₁乃至２２１₉は、演算結果D224₁乃至D224₉（φ（|v_i|））を加算器２２２に供給する。 LUT221 ₁ to 221 _9, the absolute value D222 ₁ to D222 ₉ (| v _i |) with respect to, phi in the formula _{(7) (| v i |} ) 5 -bit operation result of the operation of D224 ₁ to D224 ₉ (φ (| v _i |)) is read out and supplied to the subtracters 223 _{1 to} 223 ₉ respectively. The LUTs 221 _{1 to} 221 ₉ supply the operation results D224 _{1 to} D224 ₉ (φ (| v _i |)) to the adder 222.

加算器２２２は、演算結果D224₁乃至D224₉（φ（|v_i|））の値の総和（１行分の演算結果の総和）を演算し、９ビットの演算結果D225（ｉ＝１から９のΣφ（|v_i|））を、減算器２２３₁乃至２２３₉に供給する。減算器２２３₁乃至２２３₉は、演算結果D225から、演算結果D224₁乃至D224₉（φ（|v_i|））をそれぞれ減算し、５ビットの減算値D227₁乃至D227₉を、LUT２２４₁乃至２２４₉に供給する。即ち、減算器２２３₁乃至２２３₉は、全ての枝からのメッセージv_iから求められたφ(|v_i|)の積算値から、求めたい枝からのメッセージv_iから求められたφ(|v_i|)を減算して、その減算値D227₁乃至D227₉（i＝１から８までのΣφ(|v_i|)）をLUT２２４₁乃至２２４₉にそれぞれ供給する。LUT２２４₁乃至２２４₉は、減算値D227₁乃至D227₉に対して、式（７）におけるφ^-1(Σφ(|v_i|))の演算を行った５ビットの演算結果D228₁乃至D228₉を読み出して出力する。 The adder 222 calculates the sum of the values of the calculation results D224 _{1 to} D224 ₉ (φ (| v _i |)) (sum of the calculation results for one row), and calculates the 9-bit calculation result D225 (from i = 1). 9 Σφ (| v _i |)) is supplied to the subtracters 223 _{1 to} 223 ₉ . The subtracters 223 _{1 to} 223 ₉ subtract the calculation results D224 _{1 to} D224 ₉ (φ (| v _i |)) from the calculation result D225, respectively, and subtract the 5-bit subtraction values D227 _{1 to} D227 ₉ to the LUTs 224 _{1 to} 224 ₉ That is, the subtracters 223 _{1 to} 223 ₉ obtain φ (|) obtained from the message v _i from the branch to be obtained from the integrated value of φ (| v _i |) obtained from the message v _i from all the branches. v _i |) is subtracted and the subtraction values D227 _{1 to} D227 ₉ (Σφ (| v _i |) from i = 1 to 8) are supplied to the LUTs 224 _{1 to} 224 ₉ , respectively. The LUTs 224 _{1 to} 224 ₉ perform 5-bit calculation results D228 _{1 to} D228 ₉ obtained by performing the calculation of φ ⁻¹ (Σφ (| v _i |)) in Expression (7) for the subtraction values D227 _{1 to} D227 ₉ . Is read and output.

一方、EXOR回路２２５は、全ての符号ビットD223₁乃至D223₉の排他的論理和を演算することにより、符号ビットD223₁乃至D223₉の乗算を行い、１ビットの乗算値D226（１行分の符号ビットの乗算値（ｉ＝１から９までのΠsign（v_i）））をEXOR回路２２６₁乃至２２６₉にそれぞれ供給する。EXOR回路２２６₁乃至２２６₉は、乗算値D226と符号ビットD223₁乃至D223₉それぞれとの排他的論理を演算することにより、乗算値D226を、符号ビットD223₁乃至D223₉それぞれで除算した１ビットの除算値D229₁乃至D229₉（ｉ＝１から８までのΠsign（v_i））を求めて出力する。 On the other hand, EXOR circuit 225, by calculating all the exclusive OR of the sign bit D223 ₁ to D223 _9, multiplies the sign bits D223 ₁ to D223 _9, 1 bit multiplier D226 (for one row The multiplication value of the sign bit (i sign (v _i ) from 1 to 9) is supplied to the EXOR circuits 226 _{1 to} 226 ₉ , respectively. EXOR circuit 226 ₁ through 226 _9, by calculating an exclusive OR of the multiplication value D226 and the sign bit D223 ₁ to D223 ₉ respectively, 1-bit multiplication value D226, divided by the sign bit D223 ₁ to D223 ₉ respectively The division values D229 _{1 to} D229 ₉ (Πsign (v _i ) from i = 1 to 8) are obtained and output.

チェックノード計算器２０１_mでは、LUT２２４₁乃至２２４₉から出力された５ビットの演算結果D228₁乃至D228₉それぞれを下位５ビットとするとともに、EXOR回路２２６₁乃至２２６₉から出力された除算値D229₁乃至D229₉それぞれを最上位ビットとする合計６ビットが、チェックノード演算の結果得られるメッセージD230₁乃至D230₉として出力される。 In the check node calculator 201 _m , the 5-bit calculation results D228 _{1 to} D228 ₉ output from the LUTs 224 _{1 to} 224 ₉ are set to the lower 5 bits, and the division value D229 output from the EXOR circuits 226 _{1 to} 226 ₉ is used. ₁ to D229 ₉ total 6 bits of the most significant bit, respectively, are outputted as a message D230 ₁ to D230 ₉ obtained as a result of the check node operation.

以上のように、チェックノード計算器２０１_mでは、式（７）の演算が行われ、メッセージu_jが求められる。 As described above, in the check node calculator 201 _m , the calculation of Expression (7) is performed and the message u _j is obtained.

なお、図１３では、各メッセージが符号ビットを合わせて合計６ビットに量子化されているものとして、チェックノード計算器２０１_mを表している。また、図１３の回路は１つのチェックノードに相当する。ここで処理の対象としている図８の検査行列については、その行数である３０行のチェックノードが存在するため、図１２の復号装置は、図１３に示したようなチェックノード計算器２０１_mを３０個有している。 In FIG. 13, the check node calculator 201 _m is represented on the assumption that each message is quantized to a total of 6 bits including the sign bit. The circuit in FIG. 13 corresponds to one check node. Since the check matrix of FIG. 8 to be processed here has 30 check nodes, which is the number of rows, the decoding device of FIG. 12 uses the check node calculator 201 _m as shown in FIG. 30 are included.

ここで、図１３のチェックノード計算器２０１_mでは、９個のメッセージを同時に計算することができる。そして、ここで処理の対象としている図８の検査行列の行の重みは、第１行が８で、第２乃至第３０行が９であるため、即ち、チェックノードに供給されるメッセージの数が、８のケースが１つと、９のケースが２９あるため、チェックノード計算器２０１₁は、図１３の回路と同様の８つのメッセージを同時に計算することができる回路構成となっており、残りのチェックノード計算器２０１₂乃至２０１₃₀は、図１３の回路と同一構成となっている。 Here, the check node calculator 201 _m in FIG. 13 can simultaneously calculate nine messages. The weights of the check matrix in FIG. 8 to be processed here are 8 for the first row and 9 for the second to 30th rows, that is, the number of messages supplied to the check node. but one of 8 cases, for 9 cases 29, the check node calculator 201 ₁ has a circuit configuration that can calculate the same eight messages and the circuit of Figure 13 at the same time, the remaining The check node calculators 201 _{2 to 20} ₃₀ have the same configuration as the circuit of FIG.

図１４は、バリアブルノード演算を同時に行う図１２のバリアブルノード計算器２０４_p（ｐ＝１，２，・・・，９０）の構成例を示している。 FIG. 14 shows a configuration example of the variable node calculator 204 _p (p = 1, 2,..., 90) of FIG.

図１４のバリアブルノード計算器２０４_pでは、図１１のバリアブルノード計算器１０３と同様にして、式（１）のバリアブルノード演算が行われるが、そのバリアブルノード演算が、すべての枝について同時に行われる。 In the variable node calculator 204 _p in FIG. 14, the variable node calculation of Expression (1) is performed in the same manner as the variable node calculator 103 in FIG. 11, but the variable node calculation is simultaneously performed for all branches. .

即ち、図１４のバリアブルノード計算器２０４_pでは、枝入れ替え装置２０３から供給される、検査行列の各行に対応するチェックノードからの６ビットのメッセージD251₁乃至D251₅（メッセージu_j）が全て同時に読み込まれ、それぞれ加算器２５２₁乃至２５２₅に供給されるとともに、加算器２５１に供給される。また、バリアブルノード計算器２０４_pには、受信用メモリ２０５から受信データD271が供給され、その受信データD271は、加減算器２５２₁乃至２５２₅に供給される。 That is, in the variable node calculator 204 _{p of} FIG. 14, all of the 6-bit messages D251 _{1 to} D251 ₅ (message u _j ) supplied from the branch replacement device 203 from the check nodes corresponding to each row of the check matrix are simultaneously transmitted. It is read and supplied to the adders 252 _{1 to} 252 ₅ and supplied to the adder 251. Further, the variable node calculator 204 _p, the reception data D271 supplied from the receiving memory 205, the received data D271 are supplied to the subtracter 252 ₁ to 252 _5.

加算器２５１は、全てのメッセージD251₁乃至D251₅（メッセージu_j）を積算し、９ビットの積算値D252（1列分のメッセージの総和値（ｊ＝１から５までのΣu_j））を加減算器２５２₁乃至２５２₅に供給する。加減算器２５２₁乃至２５２₅は、加算値D252から、メッセージD251₁乃至D251₅（メッセージu_j）をそれぞれ減算する。即ち、加減算器２５２₁乃至２５２₅は、全ての枝からのメッセージu_jの積算値D252から、求めたい枝からのメッセージD251₁乃至D251₅（メッセージu_j）をそれぞれ減算して、その減算値（ｊ＝１から４までのΣu_j）を求める。 The adder 251 accumulates all the messages D251 _{1 to} D251 ₅ (message u _j ), and adds a 9-bit accumulated value D252 (total value of messages for one column (Σu _j from j = 1 to 5)). This is supplied to the adders / subtracters 252 _{1 to} 252 ₅ . The adders / subtracters 252 _{1 to} 252 ₅ subtract the messages D251 _{1 to} D251 ₅ (message u _j ) from the added value D252. That is, the adder / subtracters 252 _{1 to} 252 ₅ subtract the messages D251 _{1 to} D251 ₅ (message u _j ) from the branches to be obtained from the integrated values D252 of the messages u _j from all the branches, respectively. (Σu _j from j = 1 to 4) is obtained.

さらに、加減算器２５２₁乃至２５２₅は、減算値（ｊ＝１から４までのΣu_j）に、受信データD271（u_0i）を加算して、６ビットの加算値D253₁乃至D253₅を、バリアブルノード演算の結果として出力する。 Further, the adder / subtracters 252 _{1 to} 252 ₅ add the reception data D271 (u _0i ) to the subtraction value (Σu _j from j = 1 to 4), and add 6-bit addition values D253 _{1 to} D253 ₅ , Output as a result of variable node operation.

以上のように、バリアブルノード計算器２０４_pでは、式（１）の演算が行われ、メッセージv_iが求められる。 As described above, the variable node calculator 204 _p performs the calculation of Expression (1) to obtain the message v _i .

なお、図１４では、各メッセージが符号ビットを合わせて合計６ビットに量子化されているものとして、バリアブルノード計算器２０４_pを表している。また、図１４の回路は１つのバリアブルノードに相当する。ここで処理の対象としている図８の検査行列については、その列数である９０列のバリアブルノードが存在するから、図１２の復号装置は、図１４に示したような回路を９０個有している。 In FIG. 14, the variable node calculator 204 _p is represented on the assumption that each message is quantized to a total of 6 bits including the sign bits. The circuit in FIG. 14 corresponds to one variable node. Since the parity check matrix in FIG. 8 to be processed here has 90 variable nodes, which is the number of columns, the decoding device in FIG. 12 has 90 circuits as shown in FIG. ing.

ここで、図１４のバリアブルノード計算器２０４_pでは、５個のメッセージを同時に計算することができる。そして、ここで処理の対象としている図８の検査行列は、重みが５，３，２，１の列が、それぞれ、１５列、４５列、２９列、１列あるので、バリアブルノード計算器２０４₁乃至２０４₉₀のうちの１５個は、図１４の回路と同一構成となっており、残りの４５個、２９個、１個は、図１４の回路と同様の３，２，１つのメッセージをそれぞれ同時に計算することができる回路構成となっている。 Here, the variable node calculator 204 _p in FIG. 14 can simultaneously calculate five messages. 8 has 15 columns, 45 columns, 29 columns, and 1 column, respectively, so that the variable node calculator 204 has the columns of weights 5, 3, 2, and 1, respectively. the 15 of ₁ to 204 _90, and a circuit having the same configuration of Figure 14, the remaining 45, 29, one is the same 3,2,1 single message and the circuit of Figure 14 Each circuit configuration can be calculated simultaneously.

なお、図示しないが、図１２の復号装置においても、図９における場合と同様に、復号の最終段においては、式（１）のバリアブルノード演算の代わりに、式（５）の演算が行われ、その演算結果が最終的な復号結果として出力される。 Although not shown, in the decoding apparatus of FIG. 12 as well, in the final stage of decoding, the calculation of Expression (5) is performed instead of the variable node calculation of Expression (1). The calculation result is output as the final decoding result.

図１２の復号装置によれば、２６９個ある枝に対応するメッセージすべてを１クロックで同時に計算することができる。 According to the decoding apparatus of FIG. 12, all the messages corresponding to 269 branches can be calculated simultaneously in one clock.

図１２の復号装置を繰り返し用いて復号する場合には、チェックノード演算とバリアブルノード演算とを交互に行い、１回の復号を２クロックで行うことができる。従って、例えば、５０回の復号を行うためには、符号長が９０個の符号を1フレームとする受信データを受信する間に2×50=100クロック動作すれば良いことになり、ほぼ受信周波数と同一の動作周波数でよいことになる。一般的に、LDPC符号は、符号長が数千から数万と大きいことから、図１２の復号装置を用いれば、復号回数を極めて多くすることができ、誤り訂正性能の向上を期待することができる。 When the decoding apparatus of FIG. 12 is repeatedly used for decoding, check node calculation and variable node calculation can be alternately performed, and one decoding can be performed in two clocks. Therefore, for example, in order to perform decoding 50 times, it is only necessary to operate 2 × 50 = 100 clocks during reception of reception data having a code length of 90 codes as one frame, and the reception frequency is almost the same. The same operating frequency is sufficient. In general, an LDPC code has a code length as large as several thousand to several tens of thousands. Therefore, if the decoding apparatus shown in FIG. 12 is used, the number of times of decoding can be extremely increased, and an improvement in error correction performance can be expected. it can.

しかしながら、図１２の復号装置は、タナーグラフのすべての枝に対応するメッセージの演算を、並列で行うため、回路規模が、符号長に比例して大きくなる。また、図１２の復号装置を、ある符号長の、ある符号化率の、ある検査行列を持つLDPC符号の復号を行う装置として構成した場合、その復号装置において、他の符号長や、他の符号化率、他の検査行列を持つLDPC符号の復号を行うことは困難となる。即ち、図１２の復号装置は、図９の復号装置のように、制御信号を変えるだけでは、様々な符号を復号することに対処することが困難であり、符号依存性が高い。 However, since the decoding apparatus of FIG. 12 performs message operations corresponding to all branches of the Tanner graph in parallel, the circuit scale increases in proportion to the code length. In addition, when the decoding apparatus of FIG. 12 is configured as an apparatus that decodes an LDPC code having a certain check length and having a certain coding rate, in the decoding apparatus, other code lengths, It becomes difficult to decode an LDPC code having a coding rate and another check matrix. That is, like the decoding device of FIG. 9, the decoding device of FIG. 12 is difficult to cope with decoding various codes only by changing the control signal, and has high code dependency.

また、サムプロダクトアルゴリズムを近似して実装する方法なども提案されているが、この方法では、性能の劣化を招いてしまう。
C. Howland and A. Blanksby, "Parallel Decoding Architectures for Low Density Parity Check Codes", Symposium on Circuits and Systems, 2001 Also, a method of approximating and implementing the sum product algorithm has been proposed, but this method causes performance degradation.
C. Howland and A. Blanksby, "Parallel Decoding Architectures for Low Density Parity Check Codes", Symposium on Circuits and Systems, 2001

上述したように、図９の復号装置を繰り返し用いて、LDPC符号の復号を行う場合、1フレームに対するチェックノード演算とバリアブルノード演算とは交互に行われる。即ち、図９の復号装置では、チェックノード計算器１０１とバリアブルノード計算器１０３のうちの一方の演算が終了し、その演算結果が枝用メモリ１０２または１００に格納されるまで、チェックノード計算器１０１とバリアブルノード計算器１０３のうちの他方は、待機する必要があった。 As described above, when the LDPC code is decoded by repeatedly using the decoding apparatus of FIG. 9, the check node calculation and the variable node calculation for one frame are alternately performed. That is, in the decoding apparatus of FIG. 9, the check node calculator 101 is operated until one operation of the check node calculator 101 and the variable node calculator 103 is completed and the operation result is stored in the branch memory 102 or 100. The other of 101 and the variable node calculator 103 had to wait.

従って、図９の復号装置では、チェックノード計算器１０１とバリアブルノード計算器１０３のうちのどちらか一方が演算を行っている時間には、他方は演算を行わないことになり、必要なスループットを満たした上で、復号回数を増やすためには、復号装置を高速に動作させる必要があった。 Therefore, in the decoding device of FIG. 9, during the time when either one of the check node calculator 101 or the variable node calculator 103 is performing computation, the other is not performing computation, and the required throughput is reduced. In order to increase the number of times of decoding after satisfying this requirement, it was necessary to operate the decoding device at high speed.

しかしながら、復号装置を高速に動作させる場合、復号装置の動作周波数が高くなるため、消費電力が大となり、さらに、装置を構成する部分としても、高速動作に対応することができるものを用いる必要がある。一方、復号装置の動作周波数を抑えるために復号回数を抑えると、復号装置の復号性能を向上させることが困難であった。 However, when the decoding device is operated at high speed, the operating frequency of the decoding device increases, so that power consumption is large, and it is also necessary to use a component that can support high-speed operation as a part constituting the device. is there. On the other hand, if the number of times of decoding is suppressed to suppress the operating frequency of the decoding device, it is difficult to improve the decoding performance of the decoding device.

本発明は、このような状況に鑑みてなされたものであり、動作周波数および回路規模を抑えつつ、復号性能を向上させることができるようにするものである。 The present invention has been made in view of such circumstances, and is intended to improve decoding performance while suppressing the operating frequency and circuit scale.

本発明の復号装置は、LDPC符号を符号長であるフレーム単位で復号する復号装置であって、LDPC符号の第１のフレームと第２のフレームを交互に選択する選択手段と、第１のフレームと第２のフレームのうちの、選択手段により選択されていないフレームのLDPC符号の復号のためのチェックノードの演算を行うチェックノード計算手段と、第１のフレームと第２のフレームのうちの、選択手段により選択されたフレームのLDPC符号の復号のためのバリアブルノードの演算を行うバリアブルノード計算手段とを備えることを特徴とする。 The decoding apparatus according to the present invention is a decoding apparatus that decodes an LDPC code in units of frames having a code length, the selection means for alternately selecting a first frame and a second frame of an LDPC code, and a first frame And a check node calculation means for performing a check node operation for decoding an LDPC code of a frame not selected by the selection means, and a first frame and a second frame, Variable node calculation means for performing variable node calculation for decoding the LDPC code of the frame selected by the selection means.

第１のフレームと第２のフレームのLDPC符号を記憶するフレーム記憶手段と、フレーム記億手段に記憶された第１のフレームまたは第２のフレームのうちの、選択手段により選択されたフレームのLDPC符号をバリアブルノード計算手段に供給する供給手段とをさらに備えるようにすることができる。 Frame storage means for storing LDPC codes of the first frame and the second frame, and LDPC of the frame selected by the selection means among the first frame or the second frame stored in the frame storage means Supply means for supplying the code to the variable node calculation means can be further provided.

チェックノード計算手段により第１のフレームと第２のフレームのうちの一方のフレームのチェックノードの演算が行われるとき、バリアブルノード計算手段は、他方のフレームのバリアブルノードの演算を行うようにすることができる。 When the check node calculation unit calculates the check node of one of the first frame and the second frame, the variable node calculation unit calculates the variable node of the other frame. Can do.

チェックノードの演算、またはバリアブルノードの演算のうちの一方の演算に用いられる枝に対応するメッセージデータの読み出しと、他方の演算の結果得られる枝に対応するメッセージデータの書き込みとが同時に行われるメッセージ記憶手段をさらに備えるようにすることができる。 A message in which reading of message data corresponding to a branch used for one of a check node operation or a variable node operation and writing of message data corresponding to a branch obtained as a result of the other operation are performed simultaneously A storage means may be further provided.

メッセージ記憶手段は、デュアルポートRAM（Random Access Memory）であるようにすることができる。 The message storage means may be a dual port RAM (Random Access Memory).

第１のフレームと第２のフレームは、連続する２つのフレームであるようにすることができる。 The first frame and the second frame can be two consecutive frames.

本発明の復号方法は、LDPC符号を符号長であるフレーム単位で復号する復号装置の復号方法であって、LDPC符号の第１のフレームと第２のフレームを交互に選択する選択ステップと、第１のフレームと第２のフレームのうちの、選択ステップの処理により選択されていないフレームのLDPC符号の復号のためのチェックノードの演算を行うチェックノード計算ステップと、第１のフレームと第２のフレームのうちの、選択ステップの処理により選択されたフレームのLDPC符号の復号のためのバリアブルノードの演算を行うバリアブルノード計算ステップとを含むことを特徴とする。 The decoding method of the present invention is a decoding method of a decoding apparatus that decodes an LDPC code in units of frames that are code lengths, and includes a selection step of alternately selecting a first frame and a second frame of an LDPC code, A check node calculation step for performing a check node operation for decoding an LDPC code of a frame that is not selected by the processing of the selection step among the first frame and the second frame, and the first frame and the second frame And a variable node calculation step of performing a variable node calculation for decoding an LDPC code of the frame selected by the processing of the selection step in the frame.

本発明のプログラムは、LDPC符号の符号長であるフレーム単位の復号をコンピュータに行わせるプログラムであって、LDPC符号の第１のフレームと第２のフレームを交互に選択する選択ステップと、第１のフレームと第２のフレームのうちの、選択ステップの処理により選択されていないフレームのLDPC符号の復号のためのチェックノードの演算を行うチェックノード計算ステップと、第１のフレームと第２のフレームのうちの、選択ステップの処理により選択されたフレームのLDPC符号の復号のためのバリアブルノードの演算を行うバリアブルノード計算ステップとを備えることを特徴とする。 A program according to the present invention is a program for causing a computer to perform decoding in units of frames, which is the code length of an LDPC code, a selection step of alternately selecting a first frame and a second frame of an LDPC code, A check node calculation step for calculating a check node for decoding an LDPC code of a frame not selected by the selection step processing of the first frame and the second frame, and a first frame and a second frame And a variable node calculation step for performing a variable node calculation for decoding the LDPC code of the frame selected by the selection step processing.

本発明においては、それぞれ符号長である、LDPC符号の第１のフレームと第２のフレームが交互に選択される。そして、第１のフレームと第２のフレームのうちの、選択されていないフレームのLDPC符号の復号のためのチェックノードの演算が行われ、第１のフレームと第２のフレームのうちの、選択されたフレームのLDPC符号の復号のためのバリアブルノードの演算が行われる。 In the present invention, the first frame and the second frame of the LDPC code, each having a code length, are alternately selected. Then, a check node operation for decoding an LDPC code of an unselected frame of the first frame and the second frame is performed, and a selection is made between the first frame and the second frame. A variable node is calculated for decoding the LDPC code of the received frame.

本発明によれば、２つのフレームのLDPC符号の復号処理を行なうことができるので、LDPC符号の復号を効率よく行うようにすることができ、また、復号性能を向上させることが可能となる。 According to the present invention, since the decoding process of the LDPC code of two frames can be performed, it is possible to efficiently decode the LDPC code and improve the decoding performance.

以下に本発明の実施の形態を説明するが、請求項に記載の構成要件と、発明の実施の形態における具体例との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする具体例が、発明の実施の形態に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、構成要件に対応するものとして、ここには記載されていない具体例があったとしても、そのことは、その具体例が、その構成要件に対応するものではないことを意味するものではない。逆に、具体例が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その具体例が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。 Embodiments of the present invention will be described below. Correspondences between constituent elements described in the claims and specific examples in the embodiments of the present invention are exemplified as follows. This description is to confirm that specific examples supporting the invention described in the claims are described in the embodiments of the invention. Therefore, even if there are specific examples that are described in the embodiment of the invention but are not described here as corresponding to the configuration requirements, the specific examples are not included in the configuration. It does not mean that it does not correspond to a requirement. On the contrary, even if a specific example is described here as corresponding to a configuration requirement, this means that the specific example does not correspond to a configuration requirement other than the configuration requirement. not.

さらに、この記載は、発明の実施の形態に記載されている具体例に対応する発明が、請求項に全て記載されていることを意味するものではない。換言すれば、この記載は、発明の実施の形態に記載されている具体例に対応する発明であって、この出願の請求項には記載されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定するものではない。 Further, this description does not mean that all the inventions corresponding to the specific examples described in the embodiments of the invention are described in the claims. In other words, this description is an invention corresponding to the specific example described in the embodiment of the invention, and the existence of an invention not described in the claims of this application, that is, in the future, a divisional application will be made. Nor does it deny the existence of an invention added by amendment.

請求項１に記載の復号装置（例えば、図１５の復号装置４００）は、LDPC(Low Density Parity Check)符号を符号長であるフレーム単位で復号する復号装置であって、前記LDPC符号の第１のフレーム（例えば、奇数フレーム）と第２のフレーム（例えば、偶数フレーム）を交互に選択する選択手段（例えば、図１５の制御部４０１）と、前記第１のフレームと前記第２のフレームのうちの、前記選択手段により選択されていないフレームの前記LDPC符号の復号のためのチェックノードの演算を行うチェックノード計算手段（例えば、図１５のチェックノード計算器３０１）と、前記第１のフレームと前記第２のフレームのうちの、前記選択手段により選択されたフレームの前記LDPC符号の復号のためのバリアブルノードの演算を行うバリアブルノード計算手段（例えば、図１５のバリアブルノード計算器３０３）とを備えることを特徴とする。 The decoding device according to claim 1 (for example, the decoding device 400 in FIG. 15) is a decoding device that decodes an LDPC (Low Density Parity Check) code in units of frames that are code lengths, and includes a first of the LDPC codes. Selection means (for example, the control unit 401 in FIG. 15) for alternately selecting the second frame (for example, odd frame) and the second frame (for example, even frame), the first frame, and the second frame Check node calculation means (for example, check node calculator 301 in FIG. 15) for performing a check node calculation for decoding the LDPC code of a frame not selected by the selection means, and the first frame And a variable node calculator for performing a variable node operation for decoding the LDPC code of the frame selected by the selection means of the second frame. (E.g., variable node calculator 303 of FIG. 15), characterized in that it comprises a.

請求項２に記載の復号装置は、請求項１に記載の復号装置であって、前記第１のフレームと前記第２のフレームの前記LDPC符号を記憶するフレーム記憶手段（例えば、奇数フレーム受信用メモリ４０２と偶数フレーム受信用メモリ４０３）と、前記フレーム記億手段に記憶された前記第１のフレームまたは前記第２のフレームのうちの、前記選択手段により選択されたフレームの前記LDPC符号を前記バリアブルノード計算手段に供給する供給手段（例えば、セレクタ４０４）とをさらに備えることを特徴とする。 A decoding device according to claim 2 is the decoding device according to claim 1, wherein the frame storage means (for example, for receiving odd frames) stores the LDPC codes of the first frame and the second frame. Memory 402, even frame reception memory 403), and the LDPC code of the frame selected by the selection means among the first frame or the second frame stored in the frame storage means. It further comprises supply means (for example, a selector 404) for supplying variable node calculation means.

請求項４に記載の復号装置は、請求項１に記載の復号装置であって、前記チェックノードの演算、または前記バリアブルノードの演算のうちの一方の演算に用いられる枝に対応するメッセージデータの読み出しと、他方の演算の結果得られる枝に対応するメッセージデータの書き込みとが同時に行われるメッセージ記憶手段（例えば、図１５の枝用メモリ３００と枝用メモリ３０２）をさらに備えることを特徴とする。 The decoding device according to claim 4 is the decoding device according to claim 1, wherein message data corresponding to a branch used for one of the computation of the check node or the computation of the variable node is stored. It further comprises message storage means (for example, branch memory 300 and branch memory 302 in FIG. 15) for simultaneously reading and writing message data corresponding to the branch obtained as a result of the other operation. .

請求項７に記載の復号方法は、LDPC(Low Density Parity Check)符号を符号長であるフレーム単位で復号する復号装置の復号方法であって、前記LDPC符号の第１のフレームと第２のフレームを交互に選択する選択ステップ（例えば、図１６のステップＳ２２、ステップＳ２８）と、前記第１のフレームと前記第２のフレームのうちの、前記選択ステップの処理により選択されていないフレームの前記LDPC符号の復号のためのチェックノードの演算を行うチェックノード計算ステップ（例えば、図１７のステップＳ４２）と、前記第１のフレームと前記第２のフレームのうちの、前記選択ステップの処理により選択されたフレームの前記LDPC符号の復号のためのバリアブルノードの演算を行うバリアブルノード計算ステップ（例えば、図１８のステップＳ６２）とを含むことを特徴とする。 The decoding method according to claim 7 is a decoding method of a decoding device that decodes an LDPC (Low Density Parity Check) code in units of a frame having a code length, the first frame and the second frame of the LDPC code. Selection step (for example, step S22 and step S28 in FIG. 16), and the LDPC of the frame that has not been selected by the processing of the selection step among the first frame and the second frame. A check node calculation step (for example, step S42 in FIG. 17) for calculating a check node for decoding a code, and the selection step of the first frame and the second frame are selected. A variable node calculation step for calculating a variable node for decoding the LDPC code of the frame (for example, step S62 in FIG. 18) Characterized in that it comprises and.

請求項８に記載のプログラムの各ステップの具体例も、請求項７に記載の復号方法の各ステップの発明の実施の形態における具体例と同様である。 A specific example of each step of the program according to claim 8 is also the same as the specific example in the embodiment of the invention of each step of the decoding method according to claim 7.

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。 Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings.

図１５は、本発明を適用した復号装置４００の構成例を示すブロック図である。 FIG. 15 is a block diagram showing a configuration example of a decoding device 400 to which the present invention is applied.

復号装置４００は、枝用メモリ３００、チェックノード計算器３０１、枝用メモリ３０２、バリアブルノード計算器３０３、制御部４０１、奇数フレーム受信用メモリ４０２、偶数フレーム受信用メモリ４０３、およびセレクタ４０４から構成される。 The decoding device 400 includes a branch memory 300, a check node calculator 301, a branch memory 302, a variable node calculator 303, a control unit 401, an odd frame reception memory 402, an even frame reception memory 403, and a selector 404. Is done.

復号装置４００では、１つの枝に対応するメッセージを1つずつ計算し、２フレームの受信データの復号を同時に行う。 In the decoding device 400, messages corresponding to one branch are calculated one by one, and two frames of received data are decoded simultaneously.

即ち、復号装置４００では、チェックノード計算器３０１が、枝用メモリ３００からメッセージデータを1つずつ読み出し、そのメッセージデータを用いて、チェックノード演算を行うと同時に、バリアブルノード計算器３０３が、枝用メモリ３０２からメッセージデータを１つずつ読み出し、そのメッセージデータを用いて、バリアブルノード演算を行う。そして、チェックノード計算器３０１が、チェックノード演算の結果得られるメッセージデータを1つずつ枝用メモリ３０２に格納すると同時に、バリアブルノード計算器３０３が、バリアブルノード演算の結果得られるメッセージデータを1つずつ枝用メモリ３００に格納する。なお、チェックノード計算器３０１とバリアブルノード計算器３０３は、図１０に示したチェックノード計算器１０１とバリアブルノード計算器１０３とそれぞれ同様に構成される。但し、チェックノード計算器３０１とバリアブルノード計算器３０３は、制御部４０１の制御にしたがい、あるフレームのチェックノード演算と、他のフレームのバリアブルノード演算を同時に（同一のタイミングで）行うようになっている。 That is, in the decoding device 400, the check node calculator 301 reads message data one by one from the branch memory 300, performs check node calculation using the message data, and at the same time, the variable node calculator 303 The message data is read from the memory 302 one by one, and the variable node calculation is performed using the message data. The check node calculator 301 stores the message data obtained as a result of the check node operation one by one in the branch memory 302, and at the same time, the variable node calculator 303 obtains one message data obtained as a result of the variable node operation. One by one is stored in the branch memory 300. The check node calculator 301 and the variable node calculator 303 are configured in the same manner as the check node calculator 101 and the variable node calculator 103 shown in FIG. However, under the control of the control unit 401, the check node calculator 301 and the variable node calculator 303 perform a check node calculation for a certain frame and a variable node calculation for another frame at the same time (at the same timing). ing.

枝用メモリ３００は、バリアブルノード計算器３０３によるバリアブルノード演算の結果得られる枝に対応するメッセージ（データ）を格納し、既に格納してあるメッセージをチェックノード計算器３０１に供給する。即ち、枝用メモリ３００は、バリアブルノード計算器３０３から供給され、チェックノード計算器３０１が演算する順番に格納してあるメッセージD401を１つずつ読み出し、チェックノード計算器３０１に供給すると同時に、バリアブルノード計算器３０３が出力するメッセージD405をメッセージD400として受信し、枝用メモリ３００の既に読み出されたメッセージ（メッセージD401）が記憶されていたアドレスに書き込む。即ち、枝用メモリ３００は、チェックノード演算に用いられるメッセージ（データ）D401の読み出しと、バリアブルノード演算の結果得られるメッセージ（データ）D400の書き込みとを、同時に行う。 The branch memory 300 stores a message (data) corresponding to a branch obtained as a result of the variable node calculation by the variable node calculator 303 and supplies the already stored message to the check node calculator 301. That is, the branch memory 300 reads the messages D401 supplied from the variable node calculator 303 and stored in the order in which the check node calculator 301 operates, and supplies them to the check node calculator 301 at the same time. The message D405 output from the node calculator 303 is received as the message D400, and written to the address where the already read message (message D401) of the branch memory 300 is stored. That is, the branch memory 300 simultaneously reads the message (data) D401 used for the check node calculation and writes the message (data) D400 obtained as a result of the variable node calculation.

なお、枝用メモリ３００には、バリアブルノード計算器３０３のバリアブルノード演算により演算された枝に対応するメッセージが格納されるので、枝用メモリ３００に格納されるデータ量、即ち、枝用メモリ３００に必要とされる記憶容量は、メッセージの量子化ビット数と、全枝数との乗算値となる。このことは、前述の図９の枝用メモリ１００についても同様である。 Since the branch memory 300 stores messages corresponding to the branches calculated by the variable node calculation of the variable node calculator 303, the amount of data stored in the branch memory 300, that is, the branch memory 300 is stored. The required storage capacity is a product of the number of quantization bits of the message and the total number of branches. The same applies to the branch memory 100 shown in FIG.

チェックノード計算器３０１には、枝用メモリ３００からメッセージD401が供給されるとともに、制御部４０１から制御信号D408が供給される。チェックノード計算器３０１は、制御部４０１から供給される制御信号D408に基づき、前述の図９のチェックノード計算器１０１と同様に、枝用メモリ３００から供給されるメッセージD401を用い、式（７）にしたがって、LDPC符号の復号のためのチェックノードの演算を行い、その演算によって求められたメッセージD402を、枝用メモリ３０２に供給する。チェックノード計算器３０１の詳細構成は、図１０に示したチェックノード計算器１０１と同様である。 The check node calculator 301 is supplied with a message D401 from the branch memory 300 and a control signal D408 from the control unit 401. Based on the control signal D408 supplied from the control unit 401, the check node calculator 301 uses the message D401 supplied from the branch memory 300 in the same manner as the check node calculator 101 in FIG. ), A check node operation for decoding the LDPC code is performed, and the message D402 obtained by the operation is supplied to the branch memory 302. The detailed configuration of the check node calculator 301 is the same as that of the check node calculator 101 shown in FIG.

枝用メモリ３０２は、チェックノード計算器３０１によるチェックノード演算の結果得られる枝に対応するメッセージ（データ）を格納し、既に格納してあるメッセージをバリアブルノード計算器３０３に供給する。即ち、枝用メモリ３０２は、チェックノード計算器３０１から供給され、バリアブルノード計算器３０３が演算する順番に格納してあるメッセージD403を1つずつ読み出し、バリアブルノード計算器３０３に供給すると同時に、チェックノード計算器３０１が出力するメッセージD402を受信し、枝用メモリ３０２の既に読み出されたメッセージ（メッセージD403）が記憶されていたアドレスに書き込む。即ち、枝用メモリ３０２は、バリアブルノード演算に用いられるメッセージ（データ）D403の読み出しと、チェックノード演算の結果得られるメッセージ（データ）D402の書き込みとを、同時に行う。 The branch memory 302 stores a message (data) corresponding to a branch obtained as a result of the check node calculation by the check node calculator 301 and supplies the already stored message to the variable node calculator 303. That is, the branch memory 302 is supplied from the check node calculator 301 and reads out the messages D403 stored one by one in the order in which the variable node calculator 303 calculates and supplies them to the variable node calculator 303. The message D402 output from the node calculator 301 is received and written to the address where the already read message (message D403) in the branch memory 302 is stored. That is, the branch memory 302 simultaneously reads a message (data) D403 used for variable node calculation and writes a message (data) D402 obtained as a result of the check node calculation.

なお、枝用メモリ３０２には、チェックノード計算器３０１のチェックノード演算により演算された枝に対応するメッセージが格納されるので、枝用メモリ３０１に格納されるデータ量、即ち、枝用メモリ３０２に必要とされる記憶容量は、メッセージの量子化ビット数と、全枝数との乗算値となる。このことは、前述の図９の枝用メモリ１０２についても同様である。 Since the branch memory 302 stores a message corresponding to the branch calculated by the check node calculation of the check node calculator 301, the amount of data stored in the branch memory 301, that is, the branch memory 302 is stored. The required storage capacity is a product of the number of quantization bits of the message and the total number of branches. The same applies to the branch memory 102 in FIG.

なお、枝用メモリ３００と３０２は、同時に読み書き可能な、例えば、デュアルポートRAMで構成することができる。 Note that the branch memories 300 and 302 can be configured by, for example, a dual port RAM that can be read and written simultaneously.

バリアブルノード計算器３０３には、枝用メモリ３０２からメッセージD403が供給される。また、バリアブルノード計算器３０３には、制御部４０１から制御信号D409が供給されるとともに、セレクタ４０４からLDPC符号の受信データD404が供給される。バリアブルノード計算器３０３は、制御信号D409に基づき、前述の図９のバリアブルノード計算器１０３と同様に、枝用メモリ３０２から供給されるメッセージD403とセレクタ４０４から供給される受信データD404を用い、式（１）にしたがって、LDPC符号の復号のためのバリアブルノード演算を行い、その演算の結果得られる枝に対応するメッセージD405を、メッセージD400として枝用メモリ３００に供給する。バリアブルノード計算器３０３の詳細構成は、図１１に示したバリアブルノード計算器１０３と同様である。 The variable node calculator 303 is supplied with a message D403 from the branch memory 302. The variable node calculator 303 is supplied with a control signal D409 from the control unit 401 and is also supplied with received data D404 of an LDPC code from the selector 404. Based on the control signal D409, the variable node calculator 303 uses the message D403 supplied from the branch memory 302 and the received data D404 supplied from the selector 404, similarly to the variable node calculator 103 of FIG. A variable node operation for decoding the LDPC code is performed according to the equation (1), and a message D405 corresponding to a branch obtained as a result of the operation is supplied to the branch memory 300 as a message D400. The detailed configuration of the variable node calculator 303 is the same as that of the variable node calculator 103 shown in FIG.

制御部４０１は、制御信号D408をチェックノード計算器３０１に、制御信号D409をバリアブルノード計算器３０３に、制御信号D410をセレクタ４０４にそれぞれ供給することにより制御する。 The control unit 401 performs control by supplying the control signal D408 to the check node calculator 301, the control signal D409 to the variable node calculator 303, and the control signal D410 to the selector 404.

奇数フレーム受信用メモリ４０２は、例えば、最初のフレームから奇数番目のフレーム（以下、適宜、奇数フレームと称する）のLDPC符号化された受信データ（LDPC符号）D406を格納（記億）する。また、奇数フレーム受信用メモリ４０２は、既に格納されている受信データD406を読み出し、セレクタ４０４に供給する。 The odd-frame reception memory 402 stores, for example, the received data (LDPC code) D406 of LDPC-encoded data from the first frame to the odd-numbered frame (hereinafter referred to as an odd-numbered frame as appropriate). Also, the odd frame reception memory 402 reads out the reception data D406 already stored and supplies it to the selector 404.

偶数フレーム受信用メモリ４０３は、例えば、最初のフレームから偶数番目のフレーム（以下、適宜、偶数フレームと称する）のLDPC符号化された受信データ（LDPC符号）D407を格納（記億）する。また、偶数フレーム受信用メモリ４０３は、既に格納されている受信データD407を読み出し、セレクタ４０４に供給する。 The even frame reception memory 403 stores (stores billions) LDPC-encoded received data (LDPC code) D407 of even-numbered frames from the first frame (hereinafter referred to as even-numbered frames as appropriate), for example. Further, the even frame reception memory 403 reads the received data D407 that has already been stored, and supplies it to the selector 404.

なお、フレーム単位の受信データは、図示せぬ受信部から奇数フレーム受信用メモリ４０２と偶数フレーム受信用メモリ４０３に供給されて記憶される。また、奇数フレーム受信用メモリ４０２と偶数フレーム受信用メモリ４０３に格納されるデータ量、即ち、奇数フレーム受信用メモリ４０２と偶数フレーム受信用メモリ４０３に必要とされる記憶容量は、LDPC符号の符号長と、受信データの量子化ビット数との乗算値である。 The received data in units of frames is supplied from an unshown receiving unit to the odd frame receiving memory 402 and the even frame receiving memory 403 and stored therein. The amount of data stored in the odd frame reception memory 402 and the even frame reception memory 403, that is, the storage capacity required for the odd frame reception memory 402 and the even frame reception memory 403 is the code of the LDPC code. This is a product of the length and the number of quantization bits of the received data.

セレクタ４０４は、制御部４０１から供給される制御信号D410に基づいて、奇数フレーム受信用メモリ４０２から供給される受信データD406、または偶数フレーム受信用メモリ４０３から供給される受信データD407のうちのどちらか一方を、受信データD404として、バリアブルノード計算器３０３と、上述した式（５）の演算を行う不図示のブロックに供給する。 Based on the control signal D410 supplied from the control unit 401, the selector 404 selects either the reception data D406 supplied from the odd frame reception memory 402 or the reception data D407 supplied from the even frame reception memory 403. One of them is supplied as received data D404 to a variable node calculator 303 and a block (not shown) that performs the calculation of the above-described equation (5).

図１６は、図１５の復号装置４００の復号処理を説明するフローチャートである。この処理は、例えば、奇数フレーム受信用メモリ４０２と偶数フレーム受信用メモリ４０３に、奇数フレームである1番目のフレームと偶数フレームである２番目のフレームの受信データが格納されたとき、開始される。このとき、奇数フレーム受信用メモリ４０２が、格納している奇数フレームである1番目のフレームの受信データD406を読み出して、セレクタ４０４に供給するとともに、偶数フレーム受信用メモリ４０３が、格納している偶数フレームである２番目のフレームの受信データD407を読み出して、セレクタ４０４に供給する。 FIG. 16 is a flowchart for explaining the decoding process of the decoding device 400 of FIG. This process is started when, for example, the received data of the first frame that is an odd frame and the second frame that is an even frame are stored in the odd frame reception memory 402 and the even frame reception memory 403. . At this time, the odd frame reception memory 402 reads out the received data D406 of the first frame, which is the stored odd frame, and supplies it to the selector 404, and the even frame reception memory 403 stores it. The reception data D407 of the second frame, which is an even frame, is read and supplied to the selector 404.

なお、復号装置４００の復号回数Ｎは、例えば、あるフレームの受信データすべてが受信されてから、次のフレームの受信データすべてが受信されるまでの時間と、復号装置４００の動作周波数とに基づいて、あらかじめ設定されている。また、ここでは、２フレームの受信後、その２フレームの復号を、次の２フレームを受信するまでの間、繰り返し行うものとする。 Note that the number of decoding times N of the decoding device 400 is based on, for example, the time from when all received data of a certain frame is received until all received data of the next frame is received, and the operating frequency of the decoding device 400. Are set in advance. Also, here, after receiving two frames, the decoding of the two frames is repeated until the next two frames are received.

ステップＳ２１において、制御部４０１は、不図示のカウンタの値Ｋを０に初期化し、ステップＳ２２に進む。ステップＳ２２において、制御部４０１は、バリアブルノード計算器３０３の対象フレームとして、奇数フレーム（第１のフレーム）または偶数フレーム（第２のフレーム）のうちの奇数フレームを選択し、制御信号D410が奇数フレームを選択するように設定する。即ち、制御部４０１は、奇数フレームの選択を表す制御信号D410をセレクタ４０４に供給する。このとき、セレクタ４０４は、制御部４０１から供給された制御信号D410にしたがい、奇数フレーム受信用メモリ４０２から供給された奇数フレームの受信データD406、または偶数フレーム受信用メモリ４０３から供給された偶数フレームの受信データD407のうちの対象フレーム（いまの場合、奇数フレーム）となっている受信データを選択し、受信データD404としてバリアブルノード計算器３０３に供給する。そして、制御部４０１は、ステップＳ２２から、ステップＳ２３−１とステップＳ２３−２に進む。 In step S21, the control unit 401 initializes a counter value K (not shown) to 0, and proceeds to step S22. In step S22, the control unit 401 selects an odd frame of the odd frame (first frame) or the even frame (second frame) as the target frame of the variable node calculator 303, and the control signal D410 is an odd number. Set to select a frame. That is, the control unit 401 supplies a control signal D410 indicating selection of an odd frame to the selector 404. At this time, in accordance with the control signal D410 supplied from the control unit 401, the selector 404 receives the odd frame received data D406 supplied from the odd frame received memory 402 or the even frame supplied from the even frame received memory 403. Of the received data D407, the received data in the target frame (in this case, an odd frame) is selected and supplied to the variable node calculator 303 as received data D404. Then, the control unit 401 proceeds from step S22 to steps S23-1 and S23-2.

なお、ステップＳ２３−１乃至ステップＳ２７−１と、ステップＳ２３−２乃至ステップＳ２７−２は、同時に行われる。 Note that steps S23-1 to S27-1 and steps S23-2 to S27-2 are performed simultaneously.

ステップＳ２３−１において、制御部４０１は、制御信号D408を０に設定し、チェックノード計算器３０１に供給し、ステップＳ２４−１に進む。 In step S23-1, the control unit 401 sets the control signal D408 to 0, supplies it to the check node calculator 301, and proceeds to step S24-1.

ステップＳ２４−１において、チェックノード計算器３０１は、枝用メモリ３００から後述するステップＳ３０−２で格納された、対象フレームとして選択されていない方のフレーム（以下、適宜、非対象フレームという）である偶数フレームに対するバリアブルノード演算の結果得られるメッセージv_iを読み出し、式（７）にしたがって、非対象フレームに対するチェックノード演算を行う。 In step S 24-1, the check node calculator 301 uses the frame not selected as the target frame (hereinafter referred to as a non-target frame as appropriate) stored in step S 30-2, which will be described later, from the branch memory 300. The message v _i obtained as a result of the variable node calculation for a certain even frame is read, and the check node calculation for the non-target frame is performed according to Expression (7).

ステップＳ２４−１の処理後は、ステップＳ２５−１に進み、制御部４０１は、チェックノード計算器３０１が、検査行列の１行分のメッセージv_iを読み出したかどうかを判定し、検査行列の１行分のメッセージv_iを読み出していないと判定した場合、ステップＳ２４−１に戻り、上述した処理を繰り返す。 After the process of step S24-1, the process proceeds to step S25-1, and the control unit 401 determines whether the check node calculator 301 has read the message v _i for one row of the check matrix, and determines 1 of the check matrix. If it is determined that the message v _i for the line has not been read, the process returns to step S24-1, and the above-described processing is repeated.

ステップＳ２５−１において、制御部４０１は、検査行列の１行に亘るメッセージv_iを読み出したと判定した場合、ステップＳ２６−１に進み、制御信号D408を１に設定する。
例えば、検査行列の行の重みが「９」である場合、制御部４０１は、ステップＳ２４−１とステップＳ２５−１の処理を９回繰り返し行い、ステップＳ２５−１からステップＳ２６−１に進む。 In step S25-1, when the control unit 401 determines that the message v _i over one row of the check matrix has been read, the control unit 401 proceeds to step S26-1 and sets the control signal D408 to 1.
For example, when the row weight of the parity check matrix is “9”, the control unit 401 repeats the processes of step S24-1 and step S25-1 nine times, and proceeds from step S25-1 to step S26-1.

ステップＳ２６−１の処理後は、ステップＳ２７−１に進み、制御部４０１は、１フレーム分の受信データに対するチェックノード演算が終了したかどうかを判定する。ステップＳ２６−１において、制御部４０１は、１フレーム分の受信データに対するチェックノード演算が終了していないと判定した場合、ステップＳ２３−１に戻り、上述した処理を繰り返す。 After the processing of step S26-1, the process proceeds to step S27-1, and the control unit 401 determines whether or not the check node calculation for the received data for one frame has been completed. In step S26-1, when the control unit 401 determines that the check node calculation for the received data for one frame has not been completed, the control unit 401 returns to step S23-1 and repeats the above-described processing.

ステップＳ２７−１において、制御部４０１は、１フレーム分の受信データに対するチェックノード演算が終了したと判定した場合、ステップＳ２８に進む。 If the control unit 401 determines in step S27-1 that the check node calculation for the received data for one frame has been completed, the process proceeds to step S28.

なお、カウンタの値Ｋが０である場合、非対象フレームに対して、後述するステップＳ３０−２の処理が行われていないので、上述したステップＳ２３−１乃至Ｓ２７−１の処理は行なわれない。 If the value K of the counter is 0, the processing in steps S30-1 to S27-1 described above is not performed on the non-target frame because the processing in step S30-2 described later is not performed. .

一方、ステップＳ２３−２において、制御部４０１は、制御信号D409を０に設定し、バリアブルノード計算器３０３に供給して、ステップＳ２４−２に進む。 On the other hand, in step S23-2, the control unit 401 sets the control signal D409 to 0, supplies it to the variable node calculator 303, and proceeds to step S24-2.

ステップＳ２４−２において、バリアブルノード計算器３０３は、枝用メモリ３０２から、後述するステップＳ３０−１で格納された、対象フレームである奇数フレームに対するチェックノード演算の結果得られるメッセージu_jを読み出し、式（１）にしたがって、対象フレームに対するバリアブルノード演算を行う。なお、バリアブルノード計算器３０３は、最初のバリアブルノード演算を行う場合、即ち、カウンタの値Ｋが０である場合、まだステップＳ３０−１の処理が行なわれていないので、メッセージu_jを初期値に設定し、バリアブルノード演算を行う。そして、バリアブルノード計算器３０３は、バリアブルノード演算の結果得られるメッセージv_iを枝用メモリ３００に格納する。 In step S24-2, the variable node calculator 303 reads from the branch memory 302 the message u _j obtained as a result of the check node calculation for the odd frame, which is the target frame, stored in step S30-1 described later. A variable node calculation is performed on the target frame according to Expression (1). When the variable node calculator 303 performs the first variable node calculation, that is, when the value K of the counter is 0, the process of step S30-1 has not been performed yet, so the message u _j is set to the initial value. And variable node calculation is performed. Then, the variable node calculator 303 stores the message v _i obtained as a result of the variable node calculation in the branch memory 300.

ステップＳ２４−２の処理後は、ステップＳ２５−２に進み、制御部４０１は、バリアブルノード計算器３０３が、検査行列の１列分のメッセージu_jを読み出したかどうかを判定し、検査行列の１列分のメッセージu_jを読み出していないと判定した場合、ステップＳ２４−２に戻り、上述した処理を繰り返す。 After the processing of step S24-2, the process proceeds to step S25-2, and the control unit 401 determines whether the variable node calculator 303 has read the message u _j for one column of the check matrix, and determines 1 of the check matrix. If it is determined that the message u _j for the column has not been read, the process returns to step S24-2 and the above-described processing is repeated.

ステップＳ２５−２において、制御部４０１は、検査行列の１列分のメッセージu_jを読み出したと判定した場合、ステップＳ２６−２に進み、制御信号D409を１に設定する。
例えば、検査行列の列の重みが「５」である場合、制御部４０１は、ステップＳ２４−２とステップＳ２５−２の処理を５回繰り返し行い、ステップＳ２５−２からステップＳ２６−２に進む。 When determining in step S25-2 that the message u _j for one column of the check matrix has been read, the control unit 401 proceeds to step S26-2 and sets the control signal D409 to 1.
For example, when the column weight of the parity check matrix is “5”, the control unit 401 repeats the processes of step S24-2 and step S25-2 five times, and proceeds from step S25-2 to step S26-2.

ステップＳ２６−２の処理後は、ステップＳ２７−２に進み、制御部４０１は、１フレーム分の受信データに対するバリアブルノード演算が終了したかどうかを判定する。ステップＳ２６−２において、制御部４０１は、１フレーム分の受信データに対するバリアブルノード演算が終了していないと判定した場合、ステップＳ２３−２に戻り、上述した処理を繰り返す。 After the process of step S26-2, the process proceeds to step S27-2, and the control unit 401 determines whether or not the variable node calculation for the received data for one frame is completed. In step S26-2, when the control unit 401 determines that the variable node calculation for the received data for one frame is not completed, the control unit 401 returns to step S23-2 and repeats the above-described processing.

ステップＳ２７−２において、制御部４０１は、１フレーム分の受信データに対するバリアブルノード演算が終了したと判定した場合、ステップＳ２８に進む。 In step S27-2, when the control unit 401 determines that the variable node calculation for the received data for one frame has been completed, the control unit 401 proceeds to step S28.

ステップＳ２３−１乃至ステップＳ２７−１およびステップＳ２３−２乃至ステップＳ２７−２のように、復号装置４００では、チェックノード計算器３０１による非対象フレームである偶数フレームに対するチェックノード演算と、バリアブルノード計算器３０３による対象フレームである奇数フレームに対するバリアブルノード演算とが、同時に行われる。 As in steps S23-1 to S27-1 and S23-2 to S27-2, in the decoding device 400, check node calculation and variable node calculation for even frames that are non-target frames by the check node calculator 301 are performed. The variable node calculation for the odd frame which is the target frame by the device 303 is performed simultaneously.

ステップＳ２８において、制御部４０１は、バリアブルノード計算器３０３の対象フレームとして、奇数フレーム（第１のフレーム）または偶数フレーム（第２のフレーム）のうちの偶数フレームを選択し、制御信号D410が偶数フレームを選択するように設定する。即ち、制御部４０１は、偶数フレームの選択を表す制御信号D410をセレクタ４０４に供給する。このとき、セレクタ４０４は、制御部４０１から供給された制御信号D410にしたがい、奇数フレーム受信用メモリ４０２から供給された奇数フレームの受信データD406、または偶数フレーム受信用メモリ４０３から供給された偶数フレームの受信データD407のうちの対象フレーム（いまの場合、偶数フレーム）となっている受信データを選択し、受信データD404としてバリアブルノード計算器３０３に供給する。そして、制御部４０１は、ステップＳ２８から、ステップＳ２９−１とステップＳ２９−２に進む。 In step S28, the control unit 401 selects an odd frame (first frame) or an even frame (second frame) as a target frame of the variable node calculator 303, and the control signal D410 is an even number. Set to select a frame. That is, the control unit 401 supplies a control signal D410 indicating selection of an even frame to the selector 404. At this time, in accordance with the control signal D410 supplied from the control unit 401, the selector 404 receives the odd frame received data D406 supplied from the odd frame received memory 402 or the even frame supplied from the even frame received memory 403. Of the received data D407, the received data that is the target frame (in this case, an even frame) is selected and supplied to the variable node calculator 303 as received data D404. Then, the control unit 401 proceeds from step S28 to step S29-1 and step S29-2.

なお、ステップＳ２９−１乃至ステップＳ３３−１と、ステップＳ２９−２乃至ステップＳ３３−２とは、同時に行われる。 In addition, step S29-1 thru | or step S33-1 and step S29-2 thru | or step S33-2 are performed simultaneously.

ステップＳ２９−１において、制御部４０１は、制御信号D408を０に設定し、チェックノード計算器３０１に供給し、ステップＳ３０−１に進む。 In step S29-1, the control unit 401 sets the control signal D408 to 0, supplies it to the check node calculator 301, and proceeds to step S30-1.

ステップＳ３０−１において、チェックノード計算器３０１は、枝用メモリ３００から、ステップＳ２４−２で格納された、非対象フレームである奇数フレームに対するバリアブルノード演算の結果得られるメッセージv_iを読み出し、式（７）にしたがって、非対象フレームに対するチェックノード演算を行う。そして、チェックノード計算器３０１は、チェックノード演算の結果得られるメッセージu_jを枝用メモリ３０２に格納する。 In step S30-1, the check node calculator 301 reads from the branch memory 300 the message v _i obtained as a result of the variable node calculation for the odd frame, which is the non-target frame, stored in step S24-2. According to (7), a check node calculation is performed on the non-target frame. Then, the check node calculator 301 stores the message u _j obtained as a result of the check node calculation in the branch memory 302.

ステップＳ３０−１の処理後は、ステップＳ３１−１に進み、制御部４０１は、チェックノード計算器３０１が、検査行列の１行分のメッセージv_iを読み出したかどうかを判定し、検査行列の１行分のメッセージv_iを読み出していないと判定した場合、ステップＳ３０−１に戻り、上述した処理を繰り返す。 After the process of step S30-1, the process proceeds to step S31-1, and the control unit 401 determines whether the check node calculator 301 has read the message v _i for one row of the check matrix, and determines 1 of the check matrix. When it is determined that the message v _i for the line has not been read, the process returns to step S30-1, and the above-described processing is repeated.

ステップＳ３１−１において、制御部４０１は、検査行列の１行分のメッセージv_iを読み出したと判定した場合、ステップＳ３２−１に進み、制御信号D408を１に設定する。
例えば、検査行列の行の重みが「９」である場合、制御部４０１は、ステップＳ３０−１とステップＳ３１−１の処理を９回繰り返し行い、ステップＳ３１−１からステップＳ３２−１に進む。 In step S31-1, when it is determined that the message v _i for one row of the check matrix has been read, the control unit 401 proceeds to step S32-1, and sets the control signal D408 to 1.
For example, when the row weight of the parity check matrix is “9”, the control unit 401 repeats the processes of step S30-1 and step S31-1 nine times, and proceeds from step S31-1 to step S32-1.

ステップＳ３２−１の処理後は、ステップＳ３３−１に進み、制御部４０１は、１フレーム分の受信データに対するチェックノード演算が終了したかどうかを判定する。ステップＳ３２−１において、制御部４０１は、１フレーム分の受信データに対するチェックノード演算が終了していないと判定した場合、ステップＳ２９−１に戻り、上述した処理を繰り返す。 After the process of step S32-1, the process proceeds to step S33-1, and the control unit 401 determines whether or not the check node calculation for the received data for one frame is completed. In step S32-1, when the control unit 401 determines that the check node calculation for the received data for one frame has not been completed, the control unit 401 returns to step S29-1 and repeats the above-described processing.

ステップＳ３３−１において、制御部４０１は、１フレーム分の受信データに対するチェックノード演算が終了したと判定した場合、ステップＳ３４に進む。 In step S33-1, when the control unit 401 determines that the check node calculation for the received data for one frame has been completed, the control unit 401 proceeds to step S34.

一方、ステップＳ２９−２において、制御部４０１は、制御信号D409を０に設定し、バリアブルノード計算器３０３に供給し、ステップＳ３０−２に進む。 On the other hand, in step S29-2, the control unit 401 sets the control signal D409 to 0, supplies it to the variable node calculator 303, and proceeds to step S30-2.

ステップＳ３０−２において、バリアブルノード計算器３０３は、枝用メモリ３０２から、ステップＳ２４−１で格納された、対象フレームである偶数フレームに対するチェックノード演算の結果得られるメッセージu_jを読み出し、式（１）にしたがって、対象フレームに対するバリアブルノード演算を行う。そして、バリアブルノード計算器３０３は、バリアブルノード演算の結果得られるメッセージv_iを枝用メモリ３００に格納する。 In step S30-2, the variable node calculator 303 reads, from the branch memory 302, the message u _j obtained as a result of the check node calculation for the even frame that is the target frame, stored in step S24-1. According to 1), variable node calculation is performed on the target frame. Then, the variable node calculator 303 stores the message v _i obtained as a result of the variable node calculation in the branch memory 300.

ステップＳ３０−２の処理後は、ステップＳ３１−２に進み、制御部４０１は、バリアブルノード計算器３０３が、検査行列の１列分のメッセージu_jを読み出したかどうかを判定し、検査行列の１列分のメッセージu_jを読み出していないと判定した場合、ステップＳ３０−２に戻り、上述した処理を繰り返す。 After the processing of step S30-2, the process proceeds to step S31-2, and the control unit 401 determines whether the variable node calculator 303 has read the message u _j for one column of the parity check matrix and determines 1 of the parity check matrix. If it is determined that the message u _j for the column has not been read, the process returns to step S30-2 and the above-described processing is repeated.

ステップＳ３１−２において、制御部４０１は、検査行列の１列分のメッセージu_jを読み出したと判定した場合、ステップＳ３２−２に進み、制御信号D409を１に設定する。
例えば、検査行列の列の重みが「５」である場合、制御部４０１は、ステップＳ３０−２とステップＳ３１−２の処理を５回繰り返し行い、ステップＳ３１−２からステップＳ３２−２に進む。 In step S31-2, when the control unit 401 determines that the message u _j for one column of the check matrix has been read, the control unit 401 proceeds to step S32-2 and sets the control signal D409 to 1.
For example, when the column weight of the parity check matrix is “5”, the control unit 401 repeats the processes of step S30-2 and step S31-2 five times, and proceeds from step S31-2 to step S32-2.

ステップＳ３２−２の処理後は、ステップＳ３３−２に進み、制御部４０１は、１フレーム分の受信データに対するバリアブルノード演算が終了したかどうかを判定する。ステップＳ３３−２において、制御部４０１は、１フレーム分の受信データに対するバリアブルノード演算が終了していないと判定した場合、ステップＳ２９−２に戻り、上述した処理を繰り返す。 After the process of step S32-2, the process proceeds to step S33-2, and the control unit 401 determines whether or not the variable node calculation for the received data for one frame has been completed. In step S33-2, when the control unit 401 determines that the variable node calculation for the reception data for one frame is not completed, the control unit 401 returns to step S29-2 and repeats the above-described processing.

ステップＳ３３−２において、制御部４０１は、１フレーム分の受信データに対するバリアブルノード演算が終了したと判定した場合、ステップＳ３４に進む。 In step S33-2, when the control unit 401 determines that the variable node calculation for the reception data for one frame is completed, the control unit 401 proceeds to step S34.

ステップＳ２９−１乃至ステップＳ３３−１およびステップＳ２９−２乃至ステップＳ３３−２のように、復号装置４００では、チェックノード計算器３０１による非対象フレームである奇数フレームに対するチェックノード演算とバリアブルノード計算器３０３による対象フレームである偶数フレームに対するバリアブルノード演算とが、同時に行われる。 As in steps S29-1 to S33-1 and steps S29-2 to S33-2, in the decoding device 400, the check node calculator 301 performs a check node operation on an odd frame that is a non-target frame and a variable node calculator. The variable node calculation for the even frame, which is the target frame, is performed at the same time.

ステップＳ３４において、制御部４０１は、復号回数を表わすカウンタの値Ｋを１だけインクリメントし、ステップＳ３５に進む。ステップＳ３５において、制御部４０１は、カウンタの値Ｋが、予め設定された復号回数Ｎ以上であるかどうかを判定する。 In step S34, the control unit 401 increments a counter value K representing the number of decodings by 1, and proceeds to step S35. In step S <b> 35, the control unit 401 determines whether or not the counter value K is equal to or greater than a preset number of times of decoding N.

ステップＳ３５において、カウンタの値Ｋが、復号回数Ｎ以上ではない（Ｎより小さい）と判定した場合、ステップＳ２２に戻り、制御部４０１は、対象フレームを奇数フレームに変更し、制御信号D410が奇数フレームを選択するように設定される。従って、制御部４０１は、奇数フレームと偶数フレームを交互に、対象フレームとして選択する。そして、制御部４０１は、ステップＳ２２からステップＳ２３−１とステップＳ２３−２に進み、上述した処理を繰り返す。 If it is determined in step S35 that the counter value K is not equal to or greater than the decoding count N (less than N), the process returns to step S22, the control unit 401 changes the target frame to an odd frame, and the control signal D410 is an odd number. Set to select a frame. Therefore, the control unit 401 alternately selects odd frames and even frames as target frames. Then, the control unit 401 proceeds from step S22 to step S23-1 and step S23-2, and repeats the above-described processing.

以上のように、制御部４０１が、奇数フレームと偶数フレームを交互に、対象フレームとして選択し、バリアブルノード計算器３０３が、その選択された対象フレームのバリアブルノード演算を行うとともに、チェックノード計算器３０１が、奇数フレームと偶数フレームのうちの、非対象フレームのチェックノード演算を行うので、バリアブルノード計算器３０３では、奇数フレームと偶数フレームのバリアブルノードの演算が交互に行われ、チェックノード計算器３０１では、偶数フレームと奇数フレームのチェックノード演算が交互に行われる。 As described above, the control unit 401 alternately selects an odd frame and an even frame as a target frame, and the variable node calculator 303 performs a variable node calculation of the selected target frame, and a check node calculator Since 301 performs a check node calculation of non-target frames among odd frames and even frames, the variable node calculator 303 alternately calculates variable nodes of odd frames and even frames. In 301, check node operations of even frames and odd frames are alternately performed.

従って、奇数フレームと偶数フレームのうちの一方のバリアブルノード演算と他方のチェックノード演算とが同時に行われ、その後、他方のバリアブルノード演算と一方のチェックノード演算とが同時に行われることが繰り返される。 Therefore, one variable node operation and the other check node operation of the odd frame and the even frame are performed simultaneously, and thereafter, the other variable node operation and one check node operation are performed simultaneously.

一方、ステップＳ３５において、制御部４０１は、カウンタの値ＫがＮ以上であると判定した場合、即ち、奇数フレームのＮ回の復号が終了した場合、ステップＳ３５からステップＳ３６に進む。このとき、不図示のブロックは、Ｎ回の復号が終了した奇数フレームについて、上述した式（５）にしたがって演算を行い、その演算結果をその奇数フレームの最終的な復号結果として出力するとともに、チェックノード計算器３０１は、偶数フレームに対して最後のチェックノード演算を行う。そして、偶数フレームのＮ回の復号が終了され、不図示のブロックは、そのＮ回の復号が終了した偶数フレームについて、上述した式（５）にしたがって演算を行い、その演算結果を、その偶数フレームの最終的な復号結果として出力する。 On the other hand, in step S35, when the control unit 401 determines that the counter value K is equal to or greater than N, that is, when decoding of the odd-numbered frame N times is completed, the control unit 401 proceeds from step S35 to step S36. At this time, the block (not shown) performs an operation according to the above-described equation (5) for the odd frame for which decoding of N times is completed, and outputs the operation result as the final decoding result of the odd frame. The check node calculator 301 performs the last check node calculation for even frames. Then, the N decoding of the even frame is completed, and the block (not shown) performs the calculation according to the above-described equation (5) for the even frame for which the N decoding has been completed, Output as the final decoding result of the frame.

ステップＳ３６において、制御部４０１は、復号すべき受信データが、まだ存在するかどうかを判定し、存在すると判定した場合、即ち、次の奇数フレームと偶数フレームの受信データが受信され、奇数フレーム受信用メモリ４０２と偶数フレーム受信用メモリ４０３にそれぞれ供給された場合、奇数フレーム受信用メモリ４０２と偶数フレーム受信用メモリ４０３は、その奇数フレームと偶数フレームの受信データをそれぞれ記憶し、記憶した奇数フレームの受信データD406と偶数フレームの受信データD407をセレクタ４０４に供給して、ステップＳ２１に戻り、以下、同様の処理が繰り返される。 In step S36, the control unit 401 determines whether there is still reception data to be decoded. If it is determined that the reception data is present, that is, reception data of the next odd frame and even frame is received, and odd frame reception is performed. Memory 402 and even frame reception memory 403, odd frame reception memory 402 and even frame reception memory 403 store the received data of the odd frame and even frame, respectively, and the stored odd frame Received data D406 and even-frame received data D407 are supplied to the selector 404, the process returns to step S21, and the same processing is repeated thereafter.

一方、ステップＳ３６において、制御部４０１は、復号すべきフレームの受信データが存在しないと判定した場合、処理を終了する。 On the other hand, in step S36, when the control unit 401 determines that there is no received data of the frame to be decoded, the process ends.

次に、図１７と図１８のフローチャートを用いて、図１５のチェックノード計算器３０１とバリアブルノード計算器３０３の演算処理について説明する。なお、図１７のチェックノード計算器３０１のチェックノード演算処理と、図１８のバリアブルノード計算器３０３のバリアブルノード演算処理は、同時に行なわれる。 Next, calculation processing of the check node calculator 301 and the variable node calculator 303 in FIG. 15 will be described using the flowcharts in FIGS. 17 and 18. Note that the check node calculation process of the check node calculator 301 in FIG. 17 and the variable node calculation process of the variable node calculator 303 in FIG. 18 are performed simultaneously.

図１７は、図１５のチェックノード計算器３０１のチェックノード演算処理を説明するフローチャートである。 FIG. 17 is a flowchart for explaining the check node calculation processing of the check node calculator 301 in FIG.

ステップＳ４１において、チェックノード計算器３０１は、枝用メモリ３００から、バリアブルノード計算器３０３によるバリアブルノード演算の結果得られる枝に対応するメッセージD405（メッセージｖ）を取得し（読み出し）、ステップＳ４２に進む。 In step S41, the check node calculator 301 acquires (reads out) the message D405 (message v) corresponding to the branch obtained as a result of the variable node calculation by the variable node calculator 303 from the branch memory 300, and proceeds to step S42. move on.

ステップＳ４２において、チェックノード計算器３０１は、制御部４０１から供給される制御信号D408に基づき、メッセージD405を用いて、上述した式（７）にしたがって、チェックノード演算を行う。 In step S42, the check node calculator 301 performs a check node calculation according to the above-described equation (7) using the message D405 based on the control signal D408 supplied from the control unit 401.

即ち、チェックノード計算器３０１は、既に枝用メモリ３００に格納されているメッセージ、つまり、バリアブルノード計算器３０３の前回の処理対象である対象フレーム（奇数フレームと偶数フレームのうち、今回、対象フレームとして、制御部４０１により選択されていない非対象フレーム）に対するバリアブルノード演算の結果得られる枝に対応するメッセージD405を用いてチェックノード演算を行う。 That is, the check node calculator 301 determines that the message already stored in the branch memory 300, that is, the target frame that is the previous processing target of the variable node calculator 303 (the current frame of the odd frame and the even frame). The check node calculation is performed using the message D405 corresponding to the branch obtained as a result of the variable node calculation on the non-target frame not selected by the control unit 401.

ステップＳ４２の処理後は、ステップＳ４３に進み、チェックノード計算器３０１は、チェックノード演算の結果得られる枝に対応するメッセージD402（メッセージu）を、枝用メモリ３０２に供給して格納し（書き込み）、いま非対象フレームとなっているフレームに対する処理を終了する。 After the processing of step S42, the process proceeds to step S43, and the check node calculator 301 supplies the message D402 (message u) corresponding to the branch obtained as a result of the check node calculation to the branch memory 302 for storage (writing). ), The process for the non-target frame is terminated.

図１８は、図１５のバリアブルノード計算器３０３のバリアブルノード演算処理を説明するフローチャートである。 FIG. 18 is a flowchart for explaining variable node calculation processing of the variable node calculator 303 of FIG.

ステップＳ６１において、バリアブルノード計算器３０３は、枝用メモリ３０２から、チェックノード計算器３０１によるチェックノード演算の結果得られる枝に対応するメッセージD403（メッセージu）を取得するとともに、セレクタ４０４を介して、奇数フレーム受信用メモリ４０２または偶数フレーム受信用メモリ４０３から対象フレームの受信データD404を取得する。なお、セレクタ４０４を介して供給された受信データD404のフレーム（対象フレーム）に対して、まだチェックノード演算が行われておらず、枝用メモリ３０２にメッセージD403が格納されていない場合、バリアブルノード計算器３０３は、メッセージD403を取得する代わりに、メッセージuを初期値に設定する。 In step S 61, the variable node calculator 303 acquires a message D 403 (message u) corresponding to the branch obtained as a result of the check node calculation by the check node calculator 301 from the branch memory 302 and also via the selector 404. The reception data D404 of the target frame is acquired from the odd frame reception memory 402 or the even frame reception memory 403. If no check node operation has been performed on the frame (target frame) of the reception data D404 supplied via the selector 404 and the message D403 is not stored in the branch memory 302, the variable node The calculator 303 sets the message u to an initial value instead of acquiring the message D403.

ステップＳ６１の処理後は、ステップＳ６２に進み、バリアブルノード計算器３０３は、制御部４０１から供給される制御信号D409に基づいて、メッセージD403と対象フレームの受信データD404を用いて、上述した式（１）にしたがってバリアブルノード演算を行う。そして、バリアブルノード計算器３０３は、ステップＳ６２からステップＳ６３に進み、バリアブルノード演算の結果得られる枝に対応するメッセージD405（メッセージｖ）を枝用メモリ３００に供給して格納し、いま対象フレームとなっているフレームに対する処理を終了する。 After the process of step S61, the process proceeds to step S62, and the variable node calculator 303 uses the message D403 and the received data D404 of the target frame based on the control signal D409 supplied from the control unit 401, the above formula ( Variable node calculation is performed according to 1). Then, the variable node calculator 303 proceeds from step S62 to step S63, and supplies and stores the message D405 (message v) corresponding to the branch obtained as a result of the variable node calculation to the branch memory 300. The process for the current frame is terminated.

以上のように、チェックノード計算器３０１において、２つのフレームのチェックノード演算を交互に行うとともに、バリアブルノード計算器３０３において、その２つのフレームのバリアブルノード演算を交互に行うことにより、チェックノード計算器３０１とバリアブルノード計算器３０３では、２つのフレームのうちの一方のチェックノード演算またはバリアブルノード演算と、他方のバリアブルノード演算またはチェックノード演算とが、同時に演算が行われるので、理論的には、前述の図９の場合の２倍の回数の復号を行うことができる。 As described above, the check node calculator 301 alternately performs the check node calculation of two frames, and the variable node calculator 303 alternately performs the variable node calculation of the two frames, thereby calculating the check node calculation. In the unit 301 and the variable node calculator 303, since one check node operation or variable node operation of the two frames and the other variable node operation or check node operation are performed simultaneously, theoretically Thus, decoding can be performed twice as many times as in FIG.

なお、図１６では、奇数フレームと偶数フレームの２つのフレームの受信データの復号を、次の２つのフレームの受信データすべてを受信するまでの間行うようにしたが、１つのフレームの受信データの受信後、その受信データの復号を、その後の２つのフレームの受信データすべてを受信するまでの間行うこともできる。 In FIG. 16, the reception data of the two frames of the odd frame and the even frame is decoded until all the reception data of the next two frames are received. After reception, the received data can be decoded until all the received data of the subsequent two frames are received.

図１９は、１フレームの受信データすべてを受信し終わるごとに、その１フレームの受信データの復号を開始し、各フレームにつき、次の２フレームの受信データすべてを受信するまで、復号を行う場合の、図１５の復号装置４００の処理の概要を説明するタイミングチャートである。 FIG. 19 shows a case where decoding of reception data of one frame is started every time reception of all reception data of one frame is completed, and decoding is performed until reception of all reception data of the next two frames is received for each frame. It is a timing chart explaining the outline | summary of the process of the decoding apparatus 400 of FIG.

なお、図１９において（後述する図２０においても同様）、横軸は、時間を表している。また、図１９では、復号回数は８回に設定されている。 In FIG. 19 (the same applies to FIG. 20 described later), the horizontal axis represents time. In FIG. 19, the number of times of decoding is set to 8.

図１９上から１番目は、復号装置４００が受信する受信データのフレームを表している。なお、ｎ番目のフレームを、フレーム＃ｎと表わすこととする。 The first from the top in FIG. 19 represents a frame of received data received by the decoding device 400. Note that the nth frame is represented as frame #n.

いま、フレーム＃ｎに注目すると、復号装置４００は、フレーム＃ｎの受信データのすべての受信が完了し、その次の（連続する）フレーム＃ｎ＋１の受信データの受信が開始されると、フレーム＃ｎの復号を開始する。 Now, focusing on frame #n, decoding apparatus 400 completes reception of reception data of frame #n, and when reception of reception data of the next (continuous) frame # n + 1 is started, Start decoding of #n.

即ち、復号装置４００では、バリアブルノード計算器３０３が、まず、フレーム＃ｎの受信データを用いて、フレーム＃ｎの１回目のバリアブルノード演算を行い、その演算結果としてのメッセージを得る（図１９上から３番目）。さらに、チェックノード計算器３０１が、１回目のバリアブルノード演算結果としてのメッセージを用いて、フレーム＃ｎの１回目のチェックノード演算を行い、その演算結果としてのメッセージを得る（図１９上から２番目）。そして、バリアブルノード計算器３０３が、１回目のチェックノード演算結果としてのメッセージと、フレーム＃ｎの受信データを用いて、フレーム＃ｎの２回目のバリアブルノード演算を行い、その演算結果としてのメッセージを得る。さらに、チェックノード計算器３０１が、２回目のバリアブルノード演算結果としてのメッセージを用いて、フレーム＃ｎの２回目のチェックノード演算を行い、その演算結果としてのメッセージを得る。以下、同様にして、復号装置４００では、フレーム＃ｎに対して、４回ずつのバリアブルノード演算とチェックノード演算が行われる。 That is, in the decoding device 400, the variable node calculator 303 first performs the first variable node calculation of the frame #n using the received data of the frame #n, and obtains a message as the calculation result (FIG. 19). 3rd from the top). Further, the check node calculator 301 performs the first check node calculation of the frame #n using the message as the first variable node calculation result, and obtains the message as the calculation result (from the top 2 in FIG. 19). Th). Then, the variable node calculator 303 performs the second variable node calculation of the frame #n using the message as the first check node calculation result and the received data of the frame #n, and the message as the calculation result. Get. Further, the check node calculator 301 performs the second check node calculation of the frame #n using the message as the second variable node calculation result, and obtains the message as the calculation result. Similarly, in decoding apparatus 400, variable node calculation and check node calculation are performed four times for frame #n.

その後、フレーム＃ｎ＋１の受信データのすべての受信が完了する直前において、バリアブルノード計算器３０３が、４回目のチェックノード演算結果としてのメッセージと、フレーム＃ｎの受信データを用いて、フレーム＃ｎの５回目のバリアブルノード演算を行い、その演算結果としてのメッセージを得る（図１９上から３番目）。 Thereafter, immediately before the reception of all the received data of frame # n + 1 is completed, the variable node calculator 303 uses the message as the result of the fourth check node calculation and the received data of frame #n to generate frame #n. The fifth variable node calculation is performed, and a message as the calculation result is obtained (third from the top in FIG. 19).

そして、フレーム＃ｎ＋１の受信データのすべての受信が完了し、その次のフレーム＃ｎ＋２の受信データの受信が開始されると（図１９上から１番目）、チェックノード計算器３０１が、５回目のバリアブルノード演算結果としてのメッセージを用いて、フレーム＃ｎの５回目のチェックノード演算を行い、その演算結果としてのメッセージを得る（図１９上から２番目）。さらに、バリアブルノード計算器３０３が、５回目のチェックノード演算結果としてのメッセージと、フレーム＃ｎの受信データを用いて、フレーム＃ｎの６回目のバリアブルノード演算を行い、その演算結果としてのメッセージを得る。さらに、チェックノード計算器３０１が、６回目のバリアブルノード演算結果としてのメッセージを用いて、フレーム＃ｎの６回目のチェックノード演算を行い、その演算結果としてのメッセージを得る。以下、同様にして、復号装置４００では、フレーム＃ｎに対して、延べ８回ずつのバリアブルノード演算とチェックノード演算が行われる。 When reception of all received data of frame # n + 1 is completed and reception of received data of the next frame # n + 2 is started (first from the top in FIG. 19), the check node calculator 301 performs the fifth time. The fifth check node calculation of frame #n is performed using the message as the variable node calculation result of No. 2 to obtain a message as the calculation result (second from the top in FIG. 19). Further, the variable node calculator 303 performs the sixth variable node calculation of the frame #n using the message as the fifth check node calculation result and the received data of the frame #n, and the message as the calculation result. Get. Further, the check node calculator 301 performs the sixth check node calculation of the frame #n using the message as the sixth variable node calculation result, and obtains the message as the calculation result. Thereafter, similarly, in decoding apparatus 400, a variable node calculation and a check node calculation are performed a total of eight times for frame #n.

その後、復号装置４００では、８回目のチェックノード演算結果としてのメッセージと、フレーム＃ｎの受信データを用いて、式（５）の演算が行われ、これにより、フレーム＃ｎの最終的な復号結果が求められる（図１９下から１番目）。 After that, the decoding apparatus 400 performs the calculation of Expression (5) using the message as the eighth check node calculation result and the received data of the frame #n, whereby the final decoding of the frame #n is performed. The result is obtained (first from the bottom in FIG. 19).

一方、復号装置４００では、フレーム＃ｎ＋１の受信データのすべての受信が完了し、その次のフレーム＃ｎ＋２の受信データの受信が開始されると（図１９上から１番目）、フレーム＃ｎの復号と並列して、フレーム＃ｎ＋１の復号が開始される。 On the other hand, in decoding apparatus 400, when reception of all received data of frame # n + 1 is completed and reception of received data of the next frame # n + 2 is started (first from the top in FIG. 19), frame #n In parallel with decoding, decoding of frame # n + 1 is started.

即ち、フレーム＃ｎ＋２の受信データの受信が開始されると、上述したように、チェックノード計算器３０１が、フレーム＃ｎの５回目のバリアブルノード演算結果としてのメッセージを用いて、フレーム＃ｎの５回目のチェックノード演算を行い、その演算結果としてのメッセージを得るが（図１９上から２番目）、そのタイミングでは、バリアブルノード計算器３０３が、直前に受信が完了したフレーム＃ｎ＋１の受信データを用いて、フレーム＃ｎ＋１の１回目のバリアブルノード演算を行い、その演算結果としてのメッセージを得る（図１９上から３番目）。つまり、フレーム＃ｎの５回目のチェックノード演算と、フレーム＃ｎ＋１の１回目のバリアブルノード演算とが、同時に行われる。 That is, when reception of the reception data of frame # n + 2 is started, as described above, the check node calculator 301 uses the message as the fifth variable node calculation result of frame #n to use the message of frame #n. The fifth check node calculation is performed to obtain a message as the calculation result (second from the top in FIG. 19), but at that timing, the variable node calculator 303 receives the received data of frame # n + 1 that has just been received. Is used, the first variable node calculation of frame # n + 1 is performed, and a message as the calculation result is obtained (third from the top in FIG. 19). That is, the fifth check node calculation for frame #n and the first variable node calculation for frame # n + 1 are performed simultaneously.

その後、上述したように、バリアブルノード計算器３０３が、フレーム＃ｎの５回目のチェックノード演算結果としてのメッセージと、フレーム＃ｎの受信データを用いて、フレーム＃ｎの６回目のバリアブルノード演算を行い、その演算結果としてのメッセージを得るが（図１９上から３番目）、そのタイミングでは、チェックノード計算器３０１が、フレーム＃ｎ＋１の１回目のバリアブルノード演算結果としてのメッセージを用いて、フレーム＃ｎ＋１の１回目のチェックノード演算を行い、その演算結果としてのメッセージを得る（図１９上から２番目）。つまり、フレーム＃ｎの６回目のバリアブルノード演算と、フレーム＃ｎ＋１の１回目のチェックノード演算とが、同時に行われる。 After that, as described above, the variable node calculator 303 uses the message as the fifth check node calculation result of the frame #n and the received data of the frame #n to execute the sixth variable node calculation of the frame #n. To obtain a message as the calculation result (third from the top in FIG. 19), at that timing, the check node calculator 301 uses the message as the first variable node calculation result of frame # n + 1, The first check node calculation of frame # n + 1 is performed, and a message as the calculation result is obtained (second from the top in FIG. 19). That is, the sixth variable node calculation for frame #n and the first check node calculation for frame # n + 1 are performed simultaneously.

以下、同様にして、フレーム＃ｎのチェックノード演算と、フレーム＃ｎ＋１のバリアブルノード演算とが同時に行われることと、フレーム＃ｎのバリアブルノード演算と、フレーム＃ｎ＋１のチェックノード演算とが同時に行われることが、交互に繰り返される。 Hereinafter, similarly, the check node operation of frame #n and the variable node operation of frame # n + 1 are performed simultaneously, the variable node operation of frame #n, and the check node operation of frame # n + 1 are performed simultaneously. Are repeated alternately.

そして、フレーム＃ｎに対して、延べ８回ずつのバリアブルノード演算とチェックノード演算が行われると、上述したように、８回目のチェックノード演算結果としてのメッセージと、フレーム＃ｎの受信データを用いて、式（５）の演算が行われ、これにより、フレーム＃ｎの最終的な復号結果が求められる（図１９下から１番目）。 Then, when variable node calculation and check node calculation are performed eight times in total for frame #n, as described above, the message as the result of the eighth check node calculation and the received data of frame #n are Thus, the calculation of Expression (5) is performed, and thereby the final decoding result of frame #n is obtained (first from the bottom in FIG. 19).

フレーム＃ｎに対して、延べ８回ずつのバリアブルノード演算とチェックノード演算が行われた時点では、フレーム＃ｎ＋１に対しては、４回ずつバリアブルノード演算とチェックノード演算が行われている。そして、フレーム＃ｎの最終的な復号結果が得られると、バリアブルノード計算器３０３が、フレーム＃ｎ＋１の４回目のチェックノード演算結果としてのメッセージと、フレーム＃ｎ＋１の受信データを用いて、フレーム＃ｎ＋１の５回目のバリアブルノード演算を行い、その演算結果としてのメッセージを得る（図１９上から３番目）。 At the time when the variable node calculation and the check node calculation are performed a total of eight times for the frame #n, the variable node calculation and the check node calculation are performed four times for the frame # n + 1. When the final decoding result of frame #n is obtained, the variable node calculator 303 uses the message as the fourth check node calculation result of frame # n + 1 and the received data of frame # n + 1 to The fifth variable node calculation of # n + 1 is performed, and a message as the calculation result is obtained (third from the top in FIG. 19).

この時点で、フレーム＃ｎ＋２の受信データのすべての受信が完了し（図１９上から１番目）、その次のフレーム＃ｎ＋３の受信データの受信が開始され、チェックノード計算器３０１が、フレーム＃ｎ＋１の５回目のバリアブルノード演算結果としてのメッセージを用いて、フレーム＃ｎ＋１の５回目のチェックノード演算を行い、その演算結果としてのメッセージを得る（図１９上から２番目）。そのタイミングでは、バリアブルノード計算器３０３が、直前に受信が完了したフレーム＃ｎ＋２の受信データを用いて、フレーム＃ｎ＋２の１回目のバリアブルノード演算を行い、その演算結果としてのメッセージを得る（図１９上から３番目）。つまり、フレーム＃ｎ＋１の５回目のチェックノード演算と、フレーム＃ｎ＋２の１回目のバリアブルノード演算とが、同時に行われる。 At this point, reception of all reception data of frame # n + 2 is completed (first from the top in FIG. 19), reception of reception data of the next frame # n + 3 is started, and the check node calculator 301 Using the message as the fifth variable node calculation result of n + 1, the fifth check node calculation of frame # n + 1 is performed to obtain the message as the calculation result (second from the top in FIG. 19). At that timing, the variable node calculator 303 performs the first variable node calculation of the frame # n + 2 using the received data of the frame # n + 2 that has been received immediately before, and obtains a message as the calculation result (see FIG. 19 Third from top). That is, the fifth check node calculation for frame # n + 1 and the first variable node calculation for frame # n + 2 are performed simultaneously.

以下、同様にして、フレーム＃ｎ＋１のチェックノード演算と、フレーム＃ｎ＋２のバリアブルノード演算とが同時に行われることと、フレーム＃ｎ＋１のバリアブルノード演算と、フレーム＃ｎ＋２のチェックノード演算とが同時に行われることが、交互に繰り返される。 Hereinafter, similarly, the check node operation of frame # n + 1 and the variable node operation of frame # n + 2 are performed simultaneously, the variable node operation of frame # n + 1, and the check node operation of frame # n + 2 are performed simultaneously. Are repeated alternately.

そして、フレーム＃ｎ＋１に対して、延べ８回ずつのバリアブルノード演算とチェックノード演算が行われると、８回目のチェックノード演算結果としてのメッセージと、フレーム＃ｎ＋１の受信データを用いて、式（５）の演算が行われ、これにより、フレーム＃ｎ＋１の最終的な復号結果が求められる（図１９下から１番目）。 Then, when variable node calculation and check node calculation are performed 8 times in total for frame # n + 1, the message (the result of the eighth check node calculation) and the received data of frame # n + 1 are used. 5) is performed, and thereby the final decoding result of frame # n + 1 is obtained (first from the bottom in FIG. 19).

フレーム＃ｎ＋２以降のフレームも、同様にして復号されていく。 Frames after frame # n + 2 are similarly decoded.

以上のように、２つのフレームのうちの一方のチェックノード演算と、他方のバリアブルノード演算とを同時に行い、その後、他方のバリアブルノード演算と、一方のチェックノード演算とを同時に行うことを繰り返すことにより、１つのフレームのバリアブルノード演算だけを行い、その後、その１つのフレームのチェックノード演算だけを行うことを繰り返す場合に比較して、単純には、復号回数を２倍にすることができる。 As described above, one check node operation of two frames and the other variable node operation are simultaneously performed, and then the other variable node operation and one check node operation are simultaneously performed. Thus, the number of times of decoding can be simply doubled as compared to the case where only variable node calculation of one frame is performed and then only check node calculation of the one frame is repeated.

即ち、図２０は、１つのフレームのバリアブルノード演算だけを行い、その後、その１つのフレームのチェックノード演算だけを行うことを繰り返す復号を行う従来の復号装置（例えば、図９の復号装置）の復号処理を説明するタイミングチャートである。 That is, FIG. 20 shows a conventional decoding apparatus (for example, the decoding apparatus in FIG. 9) that performs decoding by repeatedly performing only variable node calculation for one frame and then performing only check node calculation for that one frame. It is a timing chart explaining a decoding process.

なお、図２０では、１フレームの受信データを受信するのに要する時間と、復号の動作周波数のいずれも、図１９における場合と同一であるとする。 In FIG. 20, it is assumed that both the time required to receive one frame of received data and the decoding operating frequency are the same as those in FIG.

図２０上から１番目は、従来の復号装置が受信する受信データのフレームを表しており、いまの場合、図１９上から１番目と同一である。 The first from the top in FIG. 20 represents a frame of received data received by the conventional decoding device, and in this case, is the same as the first from the top in FIG.

いま、フレーム＃ｎに注目すると、従来の復号装置は、フレーム＃ｎの受信データのすべての受信が完了し、その次のフレーム＃ｎ＋１の受信データの受信が開始されると、フレーム＃ｎの復号を開始する。 Now, paying attention to frame #n, the conventional decoding apparatus completes reception of all received data of frame #n, and when reception of received data of the next frame # n + 1 is started, Start decryption.

即ち、従来の復号装置では、まず、フレーム＃ｎの受信データを用いて、フレーム＃ｎの１回目のバリアブルノード演算が行われ、その演算結果としてのメッセージが得られる（図２０上から３番目）。さらに、フレーム＃ｎの１回目のバリアブルノード演算結果としてのメッセージを用いて、フレーム＃ｎの１回目のチェックノード演算が行われ、その演算結果としてのメッセージが得られる(図２０上から２番目)。そして、フレーム＃ｎの１回目のチェックノード演算結果としてのメッセージと、フレーム＃ｎの受信データを用いて、フレーム＃ｎの２回目のバリアブルノード演算が行われ、その演算結果としてのメッセージが得られる。さらに、フレーム＃ｎの２回目のバリアブルノード演算結果としてのメッセージを用いて、フレーム＃ｎの２回目のチェックノード演算が行われ、その演算結果としてのメッセージが得られる。以下、同様にして、従来の復号装置では、フレーム＃ｎに対して、４回ずつのバリアブルノード演算とチェックノード演算が行われる。 That is, in the conventional decoding device, first, the first variable node calculation of frame #n is performed using the received data of frame #n, and a message as the calculation result is obtained (third from the top in FIG. 20). ). Further, the first check node calculation of frame #n is performed using the message as the first variable node calculation result of frame #n, and the message as the calculation result is obtained (second from the top in FIG. 20). ). Then, the second variable node calculation of frame #n is performed using the message as the first check node calculation result of frame #n and the received data of frame #n, and the message as the calculation result is obtained. It is done. Further, the second check node calculation of frame #n is performed using the message as the second variable node calculation result of frame #n, and the message as the calculation result is obtained. Similarly, in the conventional decoding device, the variable node calculation and the check node calculation are performed four times for frame #n.

その後、フレーム＃ｎ＋１の受信データのすべての受信が完了する直前において、フレーム＃ｎの４回目のチェックノード演算結果としてのメッセージと、フレーム＃ｎの受信データを用いて、式（５）の演算が行われ、これにより、フレーム＃ｎの最終的な復号結果が求められる（図２０下から１番目）。 Thereafter, immediately before the reception of all the received data of frame # n + 1 is completed, the calculation of Expression (5) is performed using the message as the fourth check node calculation result of frame #n and the received data of frame #n. As a result, the final decoding result of frame #n is obtained (first from the bottom in FIG. 20).

即ち、従来の復号装置では、フレーム＃ｎのバリアブルノード演算またはチェックノード演算のいずれか一方が行われている間、他方の演算は行われない。このため、フレーム＃ｎの受信データの復号は、例えば、その次のフレーム＃ｎ＋１の受信データすべての受信が完了するまでの１フレームの期間に完了しなければならず、このため、フレーム＃ｎについては、４回、即ち、図１９における場合の1/2の回数の復号しか行うことができない。 That is, in the conventional decoding apparatus, while either the variable node calculation or the check node calculation of frame #n is performed, the other calculation is not performed. For this reason, the decoding of the received data of frame #n must be completed in the period of one frame until the reception of all the received data of the next frame # n + 1 is completed. Can be decoded only four times, that is, half the number of times of decoding in the case of FIG.

フレーム＃ｎの最終的な復号結果が求められた後、フレーム＃ｎ＋１の受信データのすべての受信が完了し、その次のフレーム＃ｎ＋２の受信データの受信が開始されると、従来の復号装置は、上述したフレーム＃ｎの復号を行う場合と同様に、フレーム＃ｎ＋１の復号を開始する。従って、フレーム＃ｎ＋１についても、図１９における場合の1/2の回数である4回の復号しか行うことができない。 After the final decoding result of frame #n is obtained, when reception of all reception data of frame # n + 1 is completed and reception of reception data of the next frame # n + 2 is started, a conventional decoding device Starts decoding frame # n + 1 as in the case of decoding frame #n described above. Therefore, the frame # n + 1 can be decoded only four times, which is half the number in the case of FIG.

フレーム＃ｎ＋２以降のフレームも、同様にして復号されていくため、やはり、図１９における場合の1/2の回数である4回の復号しか行うことができない。 Since the frames after frame # n + 2 are also decoded in the same manner, the decoding can be performed only four times, which is half the number in FIG.

逆に言えば、図１５の復号装置４００は、従来の復号装置の２倍の回数の復号を行うことができる。 In other words, the decoding device 400 of FIG. 15 can perform decoding twice as many times as the conventional decoding device.

なお、図１６のフローチャートで説明したように、２フレームの受信データすべてが受信されるのを待って、その２フレームの受信データの復号を、その次の２フレームの受信データすべてが受信されるまでの間行う場合であっても、また、図１９で説明したように、１フレームの受信データすべてを受信するたびに、その１フレームの受信データの復号を、その次の２フレームの受信データすべてが受信されるまでの間行う場合であっても、復号回数は、従来の復号装置の２倍の回数とすることができる。但し、１フレームの受信データすべてを受信するたびに、その１フレームの受信データの復号を、その次の２フレームの受信データすべてが受信されるまでの間行う場合は、２フレームの受信データすべてが受信されるのを待って、その２フレームの受信データの復号を、その次の２フレームの受信データすべてが受信されるまでの間行う場合よりも、最初の１フレーム目の復号結果を、早期に得ることができる。 Note that, as described with reference to the flowchart of FIG. 16, after all the received data of two frames are received, the received data of the two frames are decoded, and all the received data of the next two frames are received. Even when the process is performed until the first frame, as described with reference to FIG. 19, each time all received data of one frame is received, the received data of the next two frames are decoded. Even if it is performed until all are received, the number of times of decoding can be set to twice that of the conventional decoding device. However, every time all the received data of one frame is received, when the received data of one frame is decoded until all the received data of the next two frames are received, all the received data of two frames Than the case where the received data of the two frames is decoded until all the received data of the next two frames are received, the decoding result of the first frame is Can be obtained early.

以上のように、復号装置４００では、図９の復号装置の受信用メモリ１０４を、２つの奇数フレーム受信用メモリ４０２と偶数フレーム受信用メモリ４０３に変更するとともに、図９の制御部１０５を、制御部４０１に変更し、セレクタ４０４を新たに設けるという、僅かな変更を加えるだけで、従来に比べて効率の良い復号を行うことができる。 As described above, in the decoding device 400, the reception memory 104 of the decoding device in FIG. 9 is changed to two odd frame reception memory 402 and even frame reception memory 403, and the control unit 105 in FIG. Decoding can be performed more efficiently than in the prior art, with only a slight change of changing to the control unit 401 and providing a new selector 404.

また、復号装置４００では、同一の動作周波数で、従来の２倍の復号回数の復号を行うことができ、これにより、復号性能を改善することができる。また、従来と同一の復号回数にした場合、復号装置４００では、動作周波数を半分にすることができ、消費電力を抑えることがきる。従って、復号装置４００では、消費電力を抑えて、従来と同一の性能の復号を行うことができる。 Also, the decoding device 400 can perform decoding twice as many times as the conventional decoding at the same operating frequency, thereby improving the decoding performance. In addition, when the decoding frequency is the same as that in the prior art, the decoding device 400 can halve the operating frequency and suppress power consumption. Therefore, the decoding device 400 can perform decoding with the same performance as the conventional one while suppressing power consumption.

なお、復号装置４００は、全ての枝のメッセージを同時に行う復号装置やＰ個の枝のメッセージを同時に行う復号装置にも適用することができる。 Note that the decoding device 400 can also be applied to a decoding device that simultaneously performs messages for all branches and a decoding device that simultaneously performs messages for P branches.

さらに、枝用メモリ３００と枝用メモリ３０２は、デュアルポートRAMではなく、複数個のシングルポートRAMから構成されるようにしてもよい。この場合、１つのシングルポートRAMへの読み出しと書き込みが同時に重ならないように制御を行う必要がある。複数個のシングルポートRAMを用いた場合、デュアルポートRAMを用いる場合に比べて、復号装置４００の回路規模を小さくすることができる。 Further, the branch memory 300 and the branch memory 302 may be configured by a plurality of single port RAMs instead of the dual port RAMs. In this case, it is necessary to perform control so that reading and writing to one single-port RAM do not overlap at the same time. When a plurality of single-port RAMs are used, the circuit scale of the decoding device 400 can be reduced as compared with the case where a dual-port RAM is used.

また、上述した説明では、奇数フレームと偶数フレームの２つのフレームの復号処理（バリアブルノードとチェックノードの演算）を同時に行うようにしたが、復号装置４００を複数個接続することにより、３つ以上のフレームの復号処理を同時に行うようにすることもできる。 In the above description, the decoding process (arithmetic operation of the variable node and the check node) of two frames of the odd number frame and the even number frame is performed at the same time. It is also possible to simultaneously perform the decoding processing of the frames.

次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。 Next, the series of processes described above can be performed by hardware or software. When a series of processing is performed by software, a program constituting the software is installed in a general-purpose computer or the like.

そこで、図２１は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。 Thus, FIG. 21 shows a configuration example of an embodiment of a computer in which a program for executing the series of processes described above is installed.

プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク９０５やＲＯＭ９０３に予め記録しておくことができる。 The program can be recorded in advance in a hard disk 905 or a ROM 903 as a recording medium built in the computer.

あるいはまた、プログラムは、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体９１１に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体９１１は、いわゆるパッケージソフトウエアとして提供することができる。 Alternatively, the program is stored temporarily on a removable recording medium 911 such as a flexible disk, a CD-ROM (Compact Disc Read Only Memory), an MO (Magneto Optical) disk, a DVD (Digital Versatile Disc), a magnetic disk, or a semiconductor memory. It can be stored permanently (recorded). Such a removable recording medium 911 can be provided as so-called package software.

なお、プログラムは、上述したようなリムーバブル記録媒体９１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部９０８で受信し、内蔵するハードディスク９０５にインストールすることができる。 The program is installed in the computer from the removable recording medium 911 as described above, or transferred from the download site to the computer wirelessly via a digital satellite broadcasting artificial satellite, LAN (Local Area Network), The program can be transferred to a computer via a network such as the Internet. The computer can receive the program transferred in this way by the communication unit 908 and install it in the built-in hard disk 905.

コンピュータは、CPU(Central Processing Unit)９０２を内蔵している。CPU９０２には、バス９０１を介して、入出力インタフェース９１０が接続されており、CPU９０２は、入出力インタフェース９１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部９０７が操作等されることにより指令が入力されると、それにしたがって、ROM(Read Only Memory)９０３に格納されているプログラムを実行する。あるいは、また、CPU９０２は、ハードディスク９０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部９０８で受信されてハードディスク９０５にインストールされたプログラム、またはドライブ９０９に装着されたリムーバブル記録媒体９１１から読み出されてハードディスク９０５にインストールされたプログラムを、RAM(Random Access Memory)９０４にロードして実行する。これにより、CPU９０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU９０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース９１０を介して、LCD(Liquid Crystal Display)やスピーカ等で構成される出力部９０６から出力、あるいは、通信部９０８から送信、さらには、ハードディスク９０５に記録等させる。 The computer includes a CPU (Central Processing Unit) 902. An input / output interface 910 is connected to the CPU 902 via a bus 901, and the CPU 902 operates an input unit 907 including a keyboard, a mouse, a microphone, and the like by the user via the input / output interface 910. When a command is input as a result, the program stored in a ROM (Read Only Memory) 903 is executed accordingly. Alternatively, the CPU 902 may be a program stored in the hard disk 905, a program transferred from a satellite or a network, received by the communication unit 908 and installed in the hard disk 905, or a removable recording medium 911 attached to the drive 909. The program read and installed in the hard disk 905 is loaded into a RAM (Random Access Memory) 904 and executed. Thereby, the CPU 902 performs processing according to the above-described flowchart or processing performed by the configuration of the above-described block diagram. Then, the CPU 902 outputs the processing result from the output unit 906 configured with an LCD (Liquid Crystal Display), a speaker, or the like via the input / output interface 910, or from the communication unit 908 as necessary. Transmission, and further recording on the hard disk 905 is performed.

ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。 Here, in this specification, the processing steps for describing a program for causing a computer to perform various types of processing do not necessarily have to be processed in time series according to the order described in the flowchart, but in parallel or individually. This includes processing to be executed (for example, parallel processing or processing by an object).

また、プログラムは、１のコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。 Further, the program may be processed by one computer or may be distributedly processed by a plurality of computers. Furthermore, the program may be transferred to a remote computer and executed.

LDPC符号の検査行列Hを説明する図である。It is a figure explaining the check matrix H of an LDPC code. LDPC符号の復号手順を説明するフローチャートである。It is a flowchart explaining the decoding procedure of an LDPC code. メッセージの流れを説明する図である。It is a figure explaining the flow of a message. LDPC符号の検査行列の例を示す図である。It is a figure which shows the example of the test matrix of a LDPC code. 検査行列のタナーグラフを示す図である。It is a figure which shows the Tanner graph of a check matrix. バリアブルノードを示す図である。It is a figure which shows a variable node. チェックノードを示す図である。It is a figure which shows a check node. LDPC符号の検査行列の例を示す図である。It is a figure which shows the example of the test matrix of a LDPC code. ノード演算を１つずつ行うLDPC符号の復号装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the decoding apparatus of the LDPC code which performs node calculation one by one. メッセージを１つずつ計算するチェックノード計算器の構成例を示すブロック図である。It is a block diagram which shows the structural example of the check node calculator which calculates a message one by one. メッセージを１つずつ計算するバリアブルノード計算器の構成例を示すブロック図である。It is a block diagram which shows the structural example of the variable node calculator which calculates a message one by one. ノード演算を全て同時に行うLDPC符号の復号装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the decoding apparatus of the LDPC code which performs all node calculations simultaneously. メッセージを同時に計算するチェックノード計算器の構成例を示すブロック図である。It is a block diagram which shows the structural example of the check node calculator which calculates a message simultaneously. メッセージを同時に計算するバリアブルノード計算器の構成例を示すブロック図である。It is a block diagram which shows the structural example of the variable node calculator which calculates a message simultaneously. 本発明を適用した復号装置の一実施の形態の構成例を示すブロック図である。It is a block diagram which shows the structural example of one Embodiment of the decoding apparatus to which this invention is applied. 図１５の復号装置の復号処理を説明するフローチャートである。It is a flowchart explaining the decoding process of the decoding apparatus of FIG. 図１５のチェックノード計算器のチェックノード演算処理を説明するフローチャートである。It is a flowchart explaining the check node calculation process of the check node calculator of FIG. 図１５のバリアブルノード計算器のバリアブルノード演算処理を説明するフローチャートである。It is a flowchart explaining the variable node calculation process of the variable node calculator of FIG. 図１５の復号装置の復号処理を説明するタイミングチャートである。It is a timing chart explaining the decoding process of the decoding apparatus of FIG. １つのフレームのチェックノード演算とバリアブルノード演算を交互に行う復号装置の処理を説明するタイミングチャートである。It is a timing chart explaining the process of the decoding apparatus which performs the check node calculation and variable node calculation of one frame alternately. 本発明を適用したコンピュータの一実施の形態の構成例を示すブロック図である。It is a block diagram which shows the structural example of one Embodiment of the computer to which this invention is applied.

符号の説明Explanation of symbols

３００枝用メモリ，３０１チェックノード計算器，３０２枝用メモリ，３０３バリアブルノード計算器，４００復号装置，４０１制御部，４０２奇数フレーム受信用メモリ，４０３偶数フレーム受信用メモリ，４０４セレクタ，９０１バス，９０２ CPU，９０３ ROM，９０４ RAM，９０５ハードディスク，９０６出力部，９０７入力部，９０８通信部，９０９ドライブ，９１０入出力インタフェース，９１１リムーバブル記録媒体 300 branch memory, 301 check node calculator, 302 branch memory, 303 variable node calculator, 400 decoding device, 401 control unit, 402 odd frame reception memory, 403 even frame reception memory, 404 selector, 901 bus, 902 CPU, 903 ROM, 904 RAM, 905 hard disk, 906 output unit, 907 input unit, 908 communication unit, 909 drive, 910 input / output interface, 911 removable recording medium

Claims

LDPC(Low Density Parity Check)符号を符号長であるフレーム単位で復号する復号装置であって、
前記LDPC符号の第１のフレームと第２のフレームを交互に選択する選択手段と、
前記第１のフレームと前記第２のフレームのうちの、前記選択手段により選択されていないフレームの前記LDPC符号の復号のためのチェックノードの演算を行うチェックノード計算手段と、
前記第１のフレームと前記第２のフレームのうちの、前記選択手段により選択されたフレームの前記LDPC符号の復号のためのバリアブルノードの演算を行うバリアブルノード計算手段と
を備えることを特徴とする復号装置。 A decoding device that decodes LDPC (Low Density Parity Check) codes in units of frames that are code lengths ,
Selection means for alternately selecting the first frame and the second frame of the LDPC code;
Check node calculation means for performing a check node operation for decoding the LDPC code of a frame not selected by the selection means of the first frame and the second frame;
Variable node calculation means for calculating a variable node for decoding the LDPC code of the frame selected by the selection means of the first frame and the second frame is provided. Decoding device.

請求項１に記載の復号装置であって、
前記第１のフレームと前記第２のフレームの前記LDPC符号を記憶するフレーム記憶手段と、
前記フレーム記億手段に記憶された前記第１のフレームまたは前記第２のフレームのうちの、前記選択手段により選択されたフレームの前記LDPC符号を前記バリアブルノード計算手段に供給する供給手段と
をさらに備える
ことを特徴とする復号装置。 The decoding device according to claim 1,
Frame storage means for storing the LDPC codes of the first frame and the second frame;
A supply means for supplying the LDPC code of the frame selected by the selection means to the variable node calculation means among the first frame or the second frame stored in the frame storage means; A decoding apparatus comprising:

請求項１に記載の復号装置であって、
前記チェックノード計算手段により前記第１のフレームと前記第２のフレームのうちの一方のフレームのチェックノードの演算が行われるとき、前記バリアブルノード計算手段は、他方のフレームのバリアブルノードの演算を行う
ことを特徴とする復号装置。 The decoding device according to claim 1,
When the check node calculation unit calculates the check node of one of the first frame and the second frame, the variable node calculation unit calculates the variable node of the other frame. A decoding device characterized by the above.

請求項１に記載の復号装置であって、
前記チェックノードの演算、または前記バリアブルノードの演算のうちの一方の演算に用いられる枝に対応するメッセージデータの読み出しと、他方の演算の結果得られる枝に対応するメッセージデータの書き込みとが同時に行われるメッセージ記憶手段をさらに備える
ことを特徴とする復号装置。 The decoding device according to claim 1,
Reading the message data corresponding to the branch used for one of the check node operation or the variable node operation and writing the message data corresponding to the branch obtained as a result of the other operation are performed simultaneously. And a message storage means.

請求項４に記載の復号装置であって、
前記メッセージ記憶手段は、デュアルポートRAM（Random Access Memory）である
ことを特徴とする復号装置。 The decoding device according to claim 4, wherein
The message storage means is a dual port RAM (Random Access Memory).

請求項１に記載の復号装置であって、
前記第１のフレームと前記第２のフレームは、連続する２つのフレームである
ことを特徴とする復号装置。 The decoding device according to claim 1,
The decoding device, wherein the first frame and the second frame are two consecutive frames.

LDPC(Low Density Parity Check)符号を符号長であるフレーム単位で復号する復号装置の復号方法であって、
前記LDPC符号の第１のフレームと第２のフレームを交互に選択する選択ステップと、
前記第１のフレームと前記第２のフレームのうちの、前記選択ステップの処理により選択されていないフレームの前記LDPC符号の復号のためのチェックノードの演算を行うチェックノード計算ステップと、
前記第１のフレームと前記第２のフレームのうちの、前記選択ステップの処理により選択されたフレームの前記LDPC符号の復号のためのバリアブルノードの演算を行うバリアブルノード計算ステップと
を含むことを特徴とする復号方法。 A decoding method of a decoding device that decodes LDPC (Low Density Parity Check) code in units of frames that are code lengths ,
A selection step of alternately selecting a first frame and a second frame of the LDPC code;
A check node calculation step of performing a check node operation for decoding the LDPC code of a frame that has not been selected by the processing of the selection step among the first frame and the second frame;
A variable node calculation step of performing a variable node calculation for decoding the LDPC code of the frame selected by the selection step processing of the first frame and the second frame. Decoding method.

LDPC(Low Density Parity Check)符号の符号長であるフレーム単位の復号をコンピュータに行わせるプログラムであって、
前記LDPC符号の第１のフレームと第２のフレームを交互に選択する選択ステップと、
前記第１のフレームと前記第２のフレームのうちの、前記選択ステップの処理により選択されていないフレームの前記LDPC符号の復号のためのチェックノードの演算を行うチェックノード計算ステップと、
前記第１のフレームと前記第２のフレームのうちの、前記選択ステップの処理により選択されたフレームの前記LDPC符号の復号のためのバリアブルノードの演算を行うバリアブルノード計算ステップと
を備えることを特徴とするプログラム。 A program that causes a computer to perform decoding in units of frames, which is the code length of an LDPC (Low Density Parity Check) code,
A selection step of alternately selecting a first frame and a second frame of the LDPC code;
A check node calculation step of performing a check node operation for decoding the LDPC code of a frame that has not been selected by the processing of the selection step among the first frame and the second frame;
A variable node calculation step of performing a variable node calculation for decoding the LDPC code of the frame selected by the selection step processing of the first frame and the second frame. Program.