JP4284908B2 - Ｍｏｓ型固体撮像装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ビデオカメラ、スチルカメラ、監視カメラおよび車載カメラなどの画像入力装置、または、携帯電話などのモバイル機器に搭載されるカメラ機能として好適なＭＯＳ型固体撮像装置およびその製造方法に係り、特に、信号処理回路などの周辺回路と受光部とを同一の半導体基板上に混載するとともに周辺回路をＣＭＯＳＦＥＴ（相補型ＭＯＳ電界効果トランジスタ）を用いて構成したＣＭＯＳイメージセンサなどのＭＯＳ型固体撮像装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来より、民生用のデジタルスチルカメラまたは携帯電話等に用いる固体撮像装置として、ＣＣＤ（Charge Coupled Device ；電荷結合デバイス）を用いたＣＣＤイメージセンサ、ＭＯＳ型固体撮像装置などが開発されている。ＭＯＳ型固体撮像装置は、フォトダイオードなどの光電変換素子にスイッチング素子としてＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を接続したものである。このような固体撮像装置においては、近年、携帯性の面で小型化，軽量化，低消費電力化に関する要求が高まっており、これに応えるべく、従来、別チップで形成されていた信号処理回路や駆動回路などの付加機能装置を、周辺回路としてオンチップ（On chip ）化する技術の開発が進められている。
【０００３】
この技術開発で注目を集めているのがＣＭＯＳイメージセンサ（相補型ＭＯＳイメージセンサ）である（IEEE Trans. On Electron Devices, 44, 10 pp1689-1698 ）。ＣＭＯＳイメージセンサは、被写体の光情報を検出しデジタル信号として出力する受光部と、信号処理回路，駆動回路などの周辺回路とをオンチップ化し、通常のＣＭＯＳ ＬＳＩ（Large Scale Integrated Circuit）プロセス技術を用いて製造したＭＯＳ型固体撮像装置である。ＣＭＯＳイメージセンサでは、周辺回路部はＭＯＳＦＥＴにより構成され、汎用ＤＲＡＭ（Dynamic Random Access Memory），ロジック／ＤＲＡＭ混載デバイスなどのプロセスをそのまま流用して作製することが可能である。また、オンチップ化により、ビデオカメラ，デジタルスチルカメラ等において部品点数の削減による小型化、軽量化および低コスト化が実現される。さらに、周辺回路がＣＭＯＳ構成であることから低消費電力化も可能で、最近では携帯電話などモバイル機器への搭載に向けて開発が行われている。
【０００４】
従来、ＣＭＯＳイメージセンサの製造プロセスは、例えば、図２４および図２５に示したように行われている。このＣＭＯＳイメージセンサ１１０は、例えばロジック／ＤＲＡＭ混載デバイスで用いられているゲート電極構造および作製方法をＣＭＯＳイメージセンサに流用して製造した場合の例であり、受光部１１０Ａおよび周辺回路部１１０Ｂともにゲート電極を多結晶シリコン（Ｓｉ）およびタングステンシリサイド（ＷＳｉ）の積層構造とし、ＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）により形成している。なお、図２４および図２５において、二点鎖線の左側は受光部１１０Ａ、右側は周辺回路部１１０Ｂを表している。
【０００５】
まず、例えばｎ型シリコン（Ｓｉ）よりなる基板１１１に例えばＬＯＣＯＳ（Local Oxidation of Silicon）技術により、例えば熱酸化シリコンよりなる例えば厚さ２００ｎｍの素子分離膜１１２を形成する。なお、ＬＯＣＯＳの代わりにＳＴＩ（Shallow Trench Isolation）などの分離方法を用いてもよい。その後、図２４（Ａ）に示したように、ウェル領域１１３を形成し、ゲート絶縁膜１１４を形成する。
【０００６】
次いで、例えば厚さ１００ｎｍの多結晶シリコン膜１１５および例えば厚さ１００ｎｍの高温タングステンシリサイド膜１１６を順に成膜し、さらに図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極１１７のパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばＲＩＥにより高温タングステンシリサイド膜１１６，多結晶シリコン膜１１５およびゲート絶縁膜１１４を選択的に除去し、ゲート電極１１７を形成する。その後、不純物の選択的注入により、図２４（Ｂ）に示したように、不純物領域１１８を形成する。これにより、受光部１１０Ａにはフォトダイオード１１９およびこのフォトダイオード１１９のスイッチング素子としてのＭＯＳＦＥＴ１２０Ａを形成するとともに、周辺回路部１１０Ｂを構成するＭＯＳＦＥＴ１２０Ｂを形成する。フォトダイオード１１９はＭＯＳＦＥＴ１２０Ａのソースを兼ねる。不純物領域１１８に注入される不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2 ）などを用いる。
【０００７】
さらに、例えばＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により、基板１１１の全面を被覆するように、例えば厚さ５０ｎｍのシリコン窒化膜１２１を形成する。シリコン窒化膜１２１の形成は、例えば、ＳｉＨ2 Ｃｌ2 を流量５０ｓｃｃｍ、ＮＨ3 を流量２００ｓｃｃｍ，Ｎ2 を流量２００ｓｃｃｍで供給し、圧力７０ＰａのＳｉＨ2 Ｃｌ2 とＮＨ3 とＮ2 との混合雰囲気とし、基板温度７６０℃にて行う。
【０００８】
続いて、例えば厚さ１０００ｎｍのＢＰＳＧ（Boro-Phospho Silicate Glass film）よりなる層間絶縁膜１２２を例えばＣＶＤ法により成膜する。層間絶縁膜１２２の形成は、例えば、Ｏ3 流量７２０ｍｇ／分、リン（Ｐ）流量１２０ｍｇ／分、ホウ素流量９０ｍｇ／分、常圧、５２０℃にて行う。その後、例えばＮ2 雰囲気中において８５０℃で１０分間リフロー処理を行い、さらにＣＭＰ（Chemical Mechanical Polishing ；化学機械研磨）により例えば４００ｎｍ研磨し、図２５（Ａ）に示したように、層間絶縁膜１２２の表面を平坦化する。
【０００９】
次いで、図示しないフォトレジスト層を形成し、このフォトレジスト層を接続孔（コンタクト）１２３のパターンに従って選択的に除去する。パターニングされたフォトレジスト層をマスクとして、例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、層間絶縁膜１２２およびシリコン窒化膜１２１を順次エッチング除去する。層間絶縁膜１２２のエッチングは、例えば、Ｃ4 Ｆ8 を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ2 を流量５ｓｃｃｍで供給し、圧力６．２ＰａのＣ4 Ｆ8 とＣＯとＡｒとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率３０％にて行う。続いて、シリコン窒化膜１２１のエッチングは、例えば、ＣＨＦ3 を流量４０ｓｃｃｍ、ＣＯを流量１６０ｓｃｃｍ、Ｏ2 を流量１４ｓｃｃｍで供給し、圧力６．２ＰａのＣＨＦ3 とＣＯとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率５０％にて行う。こうして、直径０．５５μｍの円柱形の接続孔１２３を形成する。
【００１０】
その後、フォトレジスト層を除去し、接続孔１２３の内面に金属よりなる密着層１２４を例えばスパッタ法により成膜する。密着層１２４は、例えば、以下のようにして形成する。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、３００℃にて、例えば厚さ３０ｎｍのチタン（Ｔｉ）層を形成する。次に、例えば、Ｎ2 を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ2 とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍの窒化チタン（ＴｉＮ）層を形成する。チタン層および窒化チタン層を形成した後、例えばＮ2 雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間ランプアニール処理を行う。
【００１１】
その後、図２５（Ｂ）に示したように、内面に密着層１２４が形成された接続孔１２３内に、例えばタングステン（Ｗ）よりなる接続プラグ１２５を形成する。まず、例えば厚さ６００ｎｍのタングステン層を例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成膜する。成膜条件は、例えば、ＷＦ6 を流量４０ｓｃｃｍ、Ｈ2 を流量は４００ｓｃｃｍ、Ａｒを流量２２５０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ6 とＨ2 とＡｒとの混合雰囲気、成膜温度４５０℃とする。最後に、例えばマグネトロンＲＩＥ装置を用いたＲＩＥにより、タングステン層の全面エッチバックを行う。
【００１２】
このエッチバック工程は、接続プラグ１２５となるタングステン層のエッチングを行う第１ステップ、密着層１２４をエッチングする第２ステップ、およびオーバエッチングを行う第３ステップにより行われる。第１ステップのタングステン層のエッチングは、ＳＦ6 を流量１１０ｓｃｃｍ、Ａｒを流量９０ｓｃｃｍ、Ｈｅを流量５ｓｃｃｍで供給し、圧力４５．５ＰａのＳＦ6 とＡｒとＨｅとの混合雰囲気とし、ＲＦ電源により出力２７５Ｗで行う。第２ステップの密着層１２４のエッチングは、Ａｒを流量７５ｓｃｃｍ、Ｃｌ2 を流量５ｓｃｃｍで供給し、圧力６．５ＰａのＡｒとＣｌ2 との混合雰囲気とし、ＲＦ電源により出力２５０Ｗで行う。第３ステップのオーバーエッチングは、ＳＦ6 を流量２０ｓｃｃｍ、Ａｒを流量１０ｓｃｃｍ、Ｈｅを流量１ｓｃｃｍで供給し、圧力３２．５ＰａのＳＦ6 とＡｒとＨｅとの混合雰囲気とし、ＲＦ電源により出力７０Ｗで行う。
【００１３】
【発明が解決しようとする課題】
しかしながら、最近では受光部と周辺回路とを単にオンチップ化するだけでなく、オンチップ化されたＣＭＯＳイメージセンサでも高画質化，小型化および低消費電力化が求められるようになり、受光部（画素領域）の多画素化ないし微細化，および低消費電力化が必要とされている。例えば高画質化については、再生画像の画質劣化（白点欠陥や暗電流などによるいわゆる出力値の浮き）を抑制する目的で、ＭＯＳＦＥＴのゲート電極を多結晶シリコンよりなる単層構造としたＣＭＯＳイメージセンサが知られている。
【００１４】
しかしながら、多結晶シリコンの単層構造のゲート電極は、受光部においては再生画像の画質劣化を抑制する効果があるものの、周辺回路部においてはゲート電極が低抵抗化されず、高速動作，多機能化，低消費電力化などに限界が生じてしまう。周辺回路部のゲート電極を低抵抗化するためには、図２４および図２５を参照して説明したように、従来の汎用ＤＲＡＭ（Dynamic Random Access Memory），ロジック／ＤＲＡＭ混載デバイスなどのプロセスに倣って、ゲート電極に、多結晶シリコンとタングステンシリサイド（ＷＳｉ）膜との積層構造を採用することが考えられる。あるいは、ゲート電極に、昨今開発されているタングステン膜を使用したポリメタルゲート，ダマシン（Damascene ）ゲートを使用することも可能である。なお、ＣＣＤを用いた撮像装置に関しても、ゲート電極を多結晶シリコンとシリサイドとの積層構造とすることによりゲート電極が低抵抗化され、転送効率向上が可能となることが知られている（例えば、特開平５−１１４６１７号公報、特開平５−３１５５８８号公報）。
【００１５】
ただし、このようなゲート電極構造を受光部においても一律に採用すると、受光部において、多結晶シリコン単層構造のゲート電極により再生画像の画質劣化の抑制を図ることはできない。
【００１６】
つまり、従来のＣＭＯＳイメージセンサ開発においては、高画質化要求と周辺回路の機能向上の要請とが相反しており、一方のために他方を犠牲にする結果となっている。もちろん、受光部と周辺回路部とでゲート電極構造の造り分けを行い、例えば、受光部では多結晶シリコンの単層構造のゲート電極、周辺回路部では多結晶シリコン膜とタングステンシリサイド膜との積層構造のゲート電極を用いることができればそれに越したことはない。従来、受光部と周辺回路部とでゲート電極を造り分ける最も容易なプロセスは、例えば、以下のように行われている。
【００１７】
まず、図２６（Ａ）に示したように、基板１１１に素子分離膜１１２、ウェル領域１１３およびゲート絶縁膜１１４を形成し、基板１１１の全面に多結晶シリコン膜１１５とタングステンシリサイド膜１１６を順に成膜する。
【００１８】
次いで、図２６（Ｂ）に示したように、周辺回路部１１０Ｂをフォトレジスト膜１４１によりマスキングし、受光部１１０Ａのタングステンシリサイド膜１１６をエッチングする。
【００１９】
フォトレジスト膜１４１を除去した後、図２７（Ａ）に示したように、別のフォトレジスト膜１４２により受光部１１０Ａをマスキングし、周辺回路部１１０Ｂのタングステンシリサイド膜１１６，多結晶シリコン膜１１５およびゲート絶縁膜１１４を順にエッチングし、積層構造のゲート電極１１７Ｂを形成する。
【００２０】
フォトレジスト膜１４２を除去し、続いて、図２７（Ｂ）に示したように、さらに別のフォトレジスト層１４３により周辺回路部１１０Ｂをマスキングし、受光部１１０Ａの多結晶シリコン膜１１５をエッチングして、単層構造のゲート電極１１７Ａを形成する。なお、工程順としては、図２６（Ａ）の工程に続いて図２７（Ａ）に示したゲート電極１１７Ｂの形成を行い、その後、図２６（Ｂ）に示した受光部１１０Ａのタングステンシリサイド膜１１６のエッチングを行うようにしてもよい。
【００２１】
しかし、このような従来のゲート電極造り分けプロセスでは、図２６（Ｂ）に示した受光部１１０Ａのタングステンシリサイド膜１１６のエッチング工程において多結晶シリコン膜１１５が膜減りしてしまうという問題がある。これは、通常、タングステンシリサイド膜をエッチングする場合、素子分離膜１１２の段差を考慮するとともに画質向上のためにタングステンシリサイド膜１１６を完全にエッチングして除去する必要があるので、オーバーエッチングが必要となることによる。また、エッチングガスにＣｌ2 やＨＢｒ等のハロゲンガスを使用することから、シリコンに対する選択比が確保できず、多結晶シリコン膜１１５を所望の膜厚で均一に残すことが非常に困難となるからである。
【００２２】
さらに、上記のような従来のゲート電極造り分けプロセスでは、ゲート電極１１７Ａ，１１７Ｂがエッチングやレジスト剥離（アッシング）で使用するプラズマに何度も曝されてしまうことから、Ｐ2 ＩＤ（Plasma Process Induced Damage ）の影響によるゲート絶縁膜１１４の破壊など半導体素子の信頼性低下を招く虞もある。
【００２３】
なお、ＣＣＤを用いた撮像装置に関して、ＣＣＤを含む画素部とＭＯＳ素子を含む周辺回路部とでゲート電極の膜厚を変える製造プロセスが提案されている（例えば、特開平７−２１１８８３号公報、特に図４７参照）。この製造プロセスは、フォトレジストを用いたマスキングを用いる点では図２６および図２７と同様であるが、ゲート絶縁膜の破壊および多結晶シリコンの膜厚変化を防ぐため、シリコン窒化膜よりなる拡散・反応防止膜を設けるようにしている。
【００２４】
すなわち、まず、基板上に、第１のゲート絶縁膜、多結晶シリコンよりなる第１の電極材料膜、シリコン窒化膜よりなる拡散・反応防止膜を順に形成する。その後、これらの膜の画素部以外の部分をエッチングにより除去し、周辺回路部の基板を露出させて、熱酸化により周辺回路部に第２のゲート絶縁膜を形成する。さらに、基板全面に多結晶シリコンよりなる第２の電極材料膜を形成し、所望の形状にパターニングして、画素部および周辺回路部それぞれのゲート電極を形成する。これにより、画素部のゲート電極は、第１の電極材料膜と第２の電極材料膜との間にシリコン窒化膜よりなる拡散・反応防止膜を挿入した積層構造となる一方、周辺回路部のゲート電極は第２の電極材料膜のみの単層構造となり、画素部のゲート電極の膜厚を周辺回路部のゲート電極よりも大きくすることができる。
【００２５】
この製造プロセスでは、第１のゲート絶縁膜および第１の電極材料膜をシリコン窒化膜よりなる拡散・反応防止膜で覆うことにより、第２のゲート絶縁膜形成に伴う熱酸化工程，フォトレジスト塗布または除去，エッチング工程等に対して、第１のゲート絶縁膜および第１の電極材料膜（多結晶シリコン）の保護を図っている。しかしながら、このシリコン窒化膜は絶縁性であるので、第１の電極材料膜および第２の電極材料膜とを電気的に接続するための第３の電極材料膜の形成およびパターニングが必要になり、構成および工程が複雑になる。
【００２６】
このように、従来では、受光部と周辺回路部とにおいてゲート電極を単層、積層構造とそれぞれ造り分けすることは困難であり、昨今のＣＭＯＳイメージセンサの開発は画質向上か、あるいは周辺回路の性能向上か、どちらかを選択することを余儀なくされている。
【００２７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、同一基板上で受光部には単層構造のゲート電極、周辺回路部には積層構造のゲート電極を高精度で作製し、簡単な工程および構成で受光部の高画質化と周辺回路部の性能向上とを両立させることができるＭＯＳ型固体撮像装置およびその製造方法を提供することにある。
【００２８】
【課題を解決するための手段】
本発明によるＭＯＳ型固体撮像装置は、基板上にマトリクス状に配置された複数の光電変換素子、ならびに、この複数の光電変換素子の各々に対応して設けられるとともに単層構造のゲート電極およびこのゲート電極に対応する一対の不純物領域を有する第１のＭＯＳ電界効果トランジスタを備えた受光部と、少なくとも第１の層および第２の層を含む積層構造のゲート電極ならびにこのゲート電極に対応する他の一対の不純物領域を有する第２のＭＯＳ電界効果トランジスタを備えるとともに基板上の前記受光部の周辺に形成される周辺回路部と、第１のＭＯＳ電界効果トランジスタまたは第２のＭＯＳ電界効果トランジスタを電気的に分離するための素子分離膜と、周辺回路部および受光部を覆う絶縁膜と、受光部および周辺回路部と絶縁膜との間に設けられたシリコン窒化膜と、絶縁膜の素子分離膜に対応する位置に設けられ絶縁膜およびシリコン窒化膜を貫通する接続孔と、この接続孔内に形成されるとともに第２の層と同一の材料により構成された導電性接続層と、絶縁膜の前記第１の層に対応する位置に設けられ絶縁膜およびシリコン窒化膜を貫通するとともに内部に第２の層が形成された開口部とを備え、第１のＭＯＳ電界効果トランジスタのゲート電極と、第１の層とは、多結晶シリコンにより構成され、第２の層と、導電性接続層とは、多結晶シリコンまたは金属を含んで構成されているものである。導電性接続層としては、ＭＯＳ電界効果トランジスタのソースおよびドレインとなる不純物領域と上部金属配線層との接続プラグ、不純物領域上に裏打ちして不純物領域の低抵抗化を行う裏打ち配線（ＢＭＤ；Buried Metal Diffusion）、または不純物領域とワード線との間を結ぶ局所配線などが含まれる。受光部は複数のマイクロレンズおよび複数のカラーフィルタの少なくとも一方を備え、複数のマイクロレンズおよび複数のカラーフィルタは複数の光電変換素子の各々に対向するように配置されていることが好ましい。第１のＭＯＳ電界効果トランジスタのゲート電極と第２のＭＯＳ電界効果トランジスタの第１の層とは多結晶シリコンにより構成され、第２の層と導電性接続層とは多結晶シリコンまたは金属を含んで構成されていることが、受光部における画質向上と周辺回路部における高速動作および性能向上とを両立させるという観点から好ましい。
【００２９】
本発明によるＭＯＳ型固体撮像装置の製造方法は、基板上に、第１のＭＯＳ電界効果トランジスタのゲート電極と第２のＭＯＳ電界効果トランジスタのゲート電極の第１の層とを形成する工程と、第１のＭＯＳ電界効果トランジスタのゲート電極に対応する一対の不純物領域および第２のＭＯＳ電界効果トランジスタのゲート電極に対応する他の一対の不純物領域を形成することにより、第１のＭＯＳ電界効果トランジスタの一対の不純物領域の一方を兼ねる光電変換素子および第１のＭＯＳ電界効果トランジスタを含む受光部と第２の電界効果トランジスタを含む周辺回路部とを形成する工程と、周辺回路部および受光部を絶縁膜により覆う工程と、絶縁膜の所定の位置に絶縁膜を貫通する接続孔を形成するとともに、絶縁膜の第１の層に対応する位置に絶縁膜を貫通する開口部を形成する工程と、開口部内に第２のＭＯＳ電界効果トランジスタのゲート電極の第２の層を形成するとともに、接続孔内に第２の層と同一の材料により導電性接続層を形成する工程とを含むものである。
【００３０】
本発明によるＭＯＳ型固体撮像装置では、同一の基板上に受光部と周辺回路部が形成され、受光部の第１のＭＯＳ電界効果トランジスタのゲート電極は単層構造、周辺回路部の第２の電界効果トランジスタのゲート電極は少なくとも第１の層および第２の層を含む積層構造であり、第２の層と導電性接続層とは同一の材料により構成されているので、受光部と周辺回路部とでゲート電極の構造が異なるにもかかわらず材料、構成および製造工程が簡素化されている。また、第２の層は、受光部と周辺回路部とを覆う絶縁膜の第１の層に対応する位置に設けられ絶縁膜を貫通する開口部内に形成されるので、第１の層と第２の層との電気的接続のために別の層を追加して設ける必要はない。
【００３１】
本発明によるＭＯＳ型固体撮像装置の製造方法では、第１の電界効果トランジスタのゲート電極と第２の電界効果トランジスタの第１の層とを形成し、これらを絶縁膜により覆った後に、絶縁膜に接続孔および開口部を同時に形成し、この接続孔および開口部内に同一の材料により第２の層および導電性接続層を形成するようにしたので、第１の電界効果トランジスタの単層構造のゲート電極と第２の電界効果トランジスタの積層構造のゲート電極とを、簡単な工程で同一の基板上に造り分けることができる。また、第１の電界効果トランジスタのゲート電極が形成された後は絶縁膜により保護されるので、従来のようなタングステンシリサイド膜による膜減りの虞がなく、第１の電界効果トランジスタの単層構造のゲート電極を所望の膜厚で精度良く作製することができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３３】
［第１の実施の形態］
図２は、本発明の第１の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサの概略構成を表している。このＣＭＯＳイメージセンサ１０は、被写体の光情報を検出し電気信号として出力する光電変換素子としての複数のフォトダイオード１９を有する受光部１０Ａを備えており、この受光部１０Ａと周辺回路部１０Ｂとが同一の基板１１上にオンチップ化されている。受光部１０Ａのフォトダイオード１９は、基板１１上にマトリクス状に配置されている。これらのフォトダイオード１９は、白黒撮像の場合には各々１個の画素（ピクセル）を構成し、カラー撮像の場合には隣接する３個のフォトダイオード１９により１個の画素を構成している。周辺回路部１０Ｂは、例えば信号処理回路や駆動回路等を含んでおり、それぞれの回路は例えばＣＭＯＳ構造のＭＯＳＦＥＴにより構成されている。
【００３４】
また、図３に示したように、このＣＭＯＳイメージセンサ１０では、フォトダイオード１９の各々に対向するように、カラーフィルタ２６と、開口率向上のためのマイクロレンズ２７とが設けられている。カラーフィルタ２６は、例えば赤色フィルタ２６Ｒ，緑色フィルタ２６Ｇおよび青色フィルタ２６Ｂがモザイク状あるいはデルタ状に配置された構成を有している。また、各フォトダイオード１９の境界線に沿って、例えば黒色に染色された樹脂よりなる反射防止膜２８が設けられている。カラーフィルタ２６（２６Ｒ，２６Ｇ，２６Ｂ）および反射防止膜２８は、保護層２９により互いに隔てられている。マイクロレンズ２７の表面にはトップコート層３０が形成されている。なお、カラーフィルタ２６およびマイクロレンズ２７は、画質向上のため両方設けることが好ましいが、いずれか一方を設けてもよく、または両方とも省略してもよい。
【００３５】
図１は、受光部１０Ａの１個のフォトダイオード１９と、周辺回路部１０Ｂを構成する１個のＭＯＳＦＥＴとについて、その構造を対比して表した断面図である。なお、図１において二点鎖線の左側は受光部１０Ａ、右側は周辺回路部１０Ｂを表している。
【００３６】
受光部１０Ａのフォトダイオード１９の各々には、スイッチング素子としての第１のＭＯＳＦＥＴ２０Ａが接続されている。一方、周辺回路部１０Ｂは、第２のＭＯＳＦＥＴ２０Ｂにより構成されている。第１のＭＯＳＦＥＴ２０Ａおよび第２のＭＯＳＦＥＴ２０Ｂは同一の基板１１に形成されたウェル領域１３に形成されており、隣接する第１のＭＯＳＦＥＴ２０Ａおよび第２のＭＯＳＦＥＴ２０Ｂは、素子分離膜１２により互いに分離されている。基板１１は、半導体基板、例えばｎ型シリコン基板である。素子分離膜１２は、例えば厚さが２００ｎｍであり、熱酸化シリコンにより構成されている。
【００３７】
第１のＭＯＳＦＥＴ２０Ａは、例えば、単層構造を有するゲート電極１７Ａと、その両側に形成された一対の不純物領域１８Ａとを有している。フォトダイオード１９は、第１のＭＯＳＦＥＴ２０Ａの不純物領域１８Ａの一方であるソースを兼ねている。ゲート電極１７Ａは、例えば、リン（Ｐ）などの不純物を含む多結晶シリコンにより構成されており、厚さは例えば１００ｎｍである。なお、ゲート電極１７Ａと基板１１との間には、例えば厚さ８ｎｍのゲート絶縁膜１４が設けられている。
【００３８】
第２のＭＯＳＦＥＴ２０Ｂは、第１の層１７Ｂ１および第２の層１７Ｂ２の積層構造のゲート電極１７Ｂと、その両側に形成された一対の不純物領域１８Ｂとを有している。第１の層１７Ｂ１は、ゲート電極１７Ａと同様、例えば、リンなどの不純物を含む多結晶シリコンにより構成されている。
【００３９】
受光部１０Ａおよび周辺回路部１０Ｂは、例えば絶縁膜２２Ａ，２２Ｂにより覆われている。絶縁膜２２Ａ，２２Ｂは、例えば二酸化シリコンまたはＬＰ−ＴＥＯＳ（Low-Pressure Tetraethoxysilane）またはＢＰＳＧなどの酸化シリコン系材料により構成されている。絶縁膜２２Ａの厚さは例えば５００ｎｍであり、絶縁膜２２Ｂの厚さは例えば５００ｎｍである。なお、絶縁膜２２Ａ，２２Ｂの上には、図示しない上部配線層が配設されるとともに、図３に示したカラーフィルタ２６，マイクロレンズ２７，反射防止膜２８，トップコート層３０等が設けられるが、これらは図１では省略されている。
【００４０】
絶縁膜２２Ａの所定の位置、例えば素子分離膜１２の上には、絶縁膜２２Ａを貫通する接続孔２３が形成されている。また、絶縁膜２２Ａの第１の層１７Ｂ１に対応する位置には、絶縁膜２２Ａを貫通する開口部２３Ｂが設けられている。接続孔２３および開口部２３Ｂの内面は、密着層２４により覆われている。密着層２４は、例えばタングステン，窒化タングステン，チタンまたは窒化チタンのうち少なくとも１種により構成されている。
【００４１】
接続孔２３内には、例えば図示しない上部配線層との電気的接続をとるための接続プラグとして、導電性接続層２５が形成されている。開口部２３Ｂ内には、ゲート電極１７Ｂの第２の層１７Ｂ２が形成されている。導電性接続層２５と、第２の層１７Ｂ２とは、同一の材料により構成されており、例えば、多結晶シリコンまたは金属を含んで構成されている。より具体的には、リンなどの不純物を含む多結晶シリコン，タングステンシリサイドあるいはタングステン，またはこれらの複合膜により構成されている。
【００４２】
次に、図４ないし図８、ならびに先に説明した図１および図３を参照して、ＣＭＯＳイメージセンサ１０の製造方法について説明する。
【００４３】
まず、図４（Ａ）に示したように、例えばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＬＯＣＯＳ（Local Oxidation of Silicon）技術により、例えば熱酸化シリコンよりなる例えば厚さ２００ｎｍの素子分離膜１２を形成する。その後、素子分離膜１２をマスクとした不純物注入によりウェル領域１３を形成する。不純物としては例えばＢ+ イオンを用い、例えば注入エネルギー８５０ｋｅｖ、ドーズ量５×１０12ｉｏｎｓ／ｃｍ2 で拡散させる。
【００４４】
次いで、図４（Ｂ）に示したように、基板１１の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ８ｎｍのゲート絶縁膜１４を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ１００ｎｍの多結晶シリコン膜１５を成膜する。
【００４５】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極１７Ａ，１７Ｂのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜１４を選択的に除去し、図５（Ａ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ（Transformer Coupled Plasma；登録商標）型エッチング装置を用い、Ｃｌ2 を流量７０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ2 を流量１０ｓｃｃｍで供給し、圧力１Ｐａ（７．５ｍＴｏｒｒ）のＣｌ2 とＨＢｒとＯ2 との混合雰囲気とし、３００Ｗの出力にて行う。終点検出（ＥＰＤ）後、さらに３０％のオーバーエッチングを行う。
【００４６】
その後、図５（Ａ）に示したように、不純物の選択的注入により、不純物領域１８Ａ，１８Ｂを形成する。これにより、受光部１０Ａにはフォトダイオード１９およびこのフォトダイオード１９のスイッチング素子としてのＭＯＳＦＥＴ２０Ａを形成するとともに、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａの不純物領域１８Ａの一方であるソースを兼ねる。不純物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2 ）などを用いる。
【００４７】
さらに、図５（Ｂ）に示したように、基板１１の全面を被覆するように、例えば厚さ５５０ｎｍのＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａと、例えば厚さ３５０ｎｍのＢＰＳＧよりなる絶縁膜２２Ｃとを、例えばＣＶＤ法により成膜し、リフロー処理を行う。絶縁膜２２Ａの形成は、例えば、Ｎ2 流量５０ｍｇ／分、ＴＥＯＳ流量１３０ｍｇ／分、５０Ｐａ、７００℃の条件にて行う。絶縁膜２２Ｃの形成は、例えば、Ｏ3 流量７２０ｍｇ／分、リン流量１２０ｍｇ／分、ホウ素流量９０ｍｇ／分、常圧、５２０℃の条件にて行う。また、リフロー処理は、例えば窒素（Ｎ2 ）雰囲気中において８５０℃で１０分間行う。
【００４８】
続いて、図６（Ａ）に示したように、ＣＭＰにより例えば４００ｎｍ研磨し、絶縁膜２２Ａの表面を平坦化する。このＣＭＰ工程は、研磨液としてシリカ粒子を１４重量％含むＫＯＨ水溶液を用い、この研磨液を１５０ｍｌ／分の流量で供給しつつ、研磨プレートを回転数２０ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、５００ｇｆ／ｃｍ2 の研磨圧力にて行う。
【００４９】
次いで、図６（Ｂ）に示したように、平坦化された絶縁膜２２Ａの上にフォトレジスト層４１を形成し、このフォトレジスト層４１を接続孔２３および開口部２３Ｂのパターンに従って選択的に除去する。パターニングされたフォトレジスト層４１をマスクとして、例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、絶縁膜２２Ａをエッチング除去する。こうして、絶縁膜２２Ａの所定の位置、例えば素子分離膜１２の上に、絶縁膜２２Ａを貫通する接続孔２３を形成するとともに、第１の層１７Ｂ１に対応する位置に絶縁膜２２Ａを貫通する開口部２３Ｂを形成する。
【００５０】
なお、絶縁膜２２Ａのエッチングによる接続孔２３および開口部２３Ｂの形成は、本出願人と同一出願人が先に出願した方法（詳細は、特開平１１−２８８９２３号公報参照）により行うことができる。具体的には、絶縁膜２２Ａのエッチングは、例えば、Ｃ4 Ｆ8 を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ2 を流量５ｓｃｃｍで供給し、圧力５．３ＰａのＣ4 Ｆ8 とＣＯとＡｒとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【００５１】
その後、図７（Ａ）に示したように、フォトレジスト層４１を除去し、接続孔２３および開口部２３Ｂの内面および基板１１の表面全体を覆うように、密着層２４を例えばスパッタ法により成膜する。密着層２４の形成は、例えば以下のようにして行うことができる。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、３００℃の条件にて、例えば厚さ３０ｎｍのチタン層を形成する。次に、例えば、Ｎ2 を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ2 とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばＮ2 雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間ランプアニール処理を行う。
【００５２】
その後、図７（Ｂ）に示したように、例えばタングステンよりなる例えば厚さ６００ｎｍの第２の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成膜し、内面に密着層２４が形成された接続孔２３および開口部２３Ｂを埋め込むとともに基板１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２と同一の材料により構成されているので、導電性接続層２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うことができる。成膜条件は、例えば、ＷＦ6 を流量４０ｓｃｃｍ、Ｈ2 を流量４００ｓｃｃｍ、Ａｒを流量２２５０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ6 とＨ2 とＡｒとの混合雰囲気、成膜温度４５０℃とする。
【００５３】
続いて、図８（Ａ）に示したように、例えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面を露出させる。これにより、接続孔２３内には導電性接続層２５が残るとともに、開口部２３Ｂ内には第２の層１７Ｂ２が形成される。このＣＭＰ工程は、研磨液として例えばＳＳＷ２０００（商品名）およびＨ2 Ｏ2 水溶液を混合したものを用い、この研磨液を１５０ｍｌ／分の流量で滴下しつつ、研磨プレートを回転数１６ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ2 として行い、研磨量としては終点検出（ＥＰＤ）後、さらに１０％のオーバー研磨を行う。
【００５４】
さらに、図８（Ｂ）に示したように、開口部２３Ｂ以外をフォトレジスト層４２により覆い、導電性接続層２５および密着層２４のエッチバックを行い、導電性接続層２５の厚みと第２の層１７Ｂ２の厚みとを同一にする。このように導電性接続層２５と第２の層１７Ｂ２との厚みを揃えるのは、第２の層１７Ｂ２の厚みが変わると抵抗値も変わるので、素子特性のばらつきを抑えるために厚みを揃える必要があるからである。このエッチバック工程は、導電性接続層２５のエッチングを行う第１ステップと、密着層２４をエッチングする第２ステップとにより行われる。第１ステップの導電性接続層２５のエッチングは、ＳＦ6 を流量１１０ｓｃｃｍ、Ａｒを流量９０ｓｃｃｍ、Ｈｅを流量５ｓｃｃｍで供給し、圧力４５．５ＰａのＳＦ6 とＡｒとＨｅとの混合雰囲気とし、ＲＦ電源により出力２７５Ｗの条件で行う。この第１ステップでの導電性接続層２５のエッチング量は例えば１００ｎｍとする。第２ステップの密着層２４のエッチングは、Ａｒを流量７５ｓｃｃｍ、Ｃｌ2 を流量５ｓｃｃｍで供給し、圧力６．５ＰａのＡｒとＣｌ2 との混合雰囲気とし、ＲＦ電源により出力２５０Ｗで行う。
【００５５】
これにより、図８（Ｂ）に示したように、開口部２３Ｂ内に第２の層１７Ｂ２が形成される。これにより、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単層構造として形成するとともに、第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として形成することができる。
【００５６】
その後、フォトレジスト層４２を除去し、図１に示したように、例えばＴＥＯＳなどの酸化シリコン系材料よりなる例えば厚さ５００ｎｍの絶縁膜２２Ｂを形成し、図示しない上部配線層を形成する。さらに、図３に示したように、保護層２９，反射防止膜２８，カラーフィルタ２６，マイクロレンズ２７およびトップコート層３０を配設する。こうして、ＣＭＯＳイメージセンサ１０が完成する。
【００５７】
このように、本実施の形態では、同一の基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成することにより小型化および軽量化が促進されることは勿論であるが、そればかりでなく、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造であり、第２の層１７Ｂ２と導電性接続層２５とは同一の材料により構成されているので、ゲート電極１７Ａ，１７Ｂの構造が異なるにもかかわらず材料、構成および製造工程が簡素化されている。さらにまた、ゲート電極１７Ｂの第２の層１７Ｂ２は、絶縁膜２２Ａの第１の層１７Ｂ１に対応する位置に設けられるとともに絶縁膜２２Ａを貫通する開口部２３Ｂ内に形成されるので、第１の層１７Ｂ１と第２の層１７Ｂ２との間には絶縁膜２２Ａは介在せず、第１の層１７Ｂ１と第２の層１７Ｂ２との電気的接続のために別の層を追加して設ける必要はない。
【００５８】
また、本実施の形態では、各フォトダイオード１９に対向するようカラーフィルタ２６およびマイクロレンズ２７を配設したので、白黒撮像だけでなくカラー撮像が可能となるとともに、開口率を向上させることができる。
【００５９】
さらに、本実施の形態では、受光部１０Ａでは、ゲート電極１７Ａを多結晶シリコン層の単層構造としたことにより、白点欠陥や暗電流などによるいわゆる出力値の浮きを防止し、再生画像の画質を向上させることができるとともに、周辺回路部１０Ｂでは、ゲート電極１７Ｂが、多結晶シリコンよりなる第１の層１７Ｂ１と、例えばタングステンなどの金属を含んで構成された第２の層１７Ｂ２との積層構造となっているので、ゲート電極１７Ｂが低抵抗化され、周辺回路部１０Ｂの高速動作，低消費電力化および機能向上を図ることができる。
【００６０】
さらに、本実施の形態では、まず第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａと第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１とを形成し、これらを絶縁膜２２Ａにより覆った後に、絶縁膜２２Ａに接続孔２３および開口部２３Ｂを同時に形成し、この接続孔２３および開口部２３Ｂ内に同一の材料により第２の層１７Ｂ２および導電性接続層２５を形成するようにしたので、簡単な工程で単層構造のゲート電極１７Ａと積層構造のゲート電極１７Ｂとを同一の基板１１上に造り分けることができ、導電性接続層も第２の層と同時に形成することができる。また、ゲート電極１７Ａが形成された後は絶縁膜２２Ａにより保護されるので、従来のようなタングステンシリサイド膜のエッチングによる膜減りの虞がなく、単層構造のゲート電極１７Ａを所望の膜厚で精度良く作製することができる。
【００６１】
加えて、第２の層１７Ｂ２の形成の際にはＣＭＰ法およびエッチバック法を用いたので、いったんＣＭＰ法で平坦化し、絶縁膜２２Ａの表面を基準として第２の層１７Ｂ２および導電性接続層２５の厚みを決め、さらに第２の層１７Ｂ２のみ別マスクを用いてエッチングすることにより、第２の層１７Ｂ２および導電性接続層２５の厚みを揃えることができる。したがって、エッチバック法のみによる場合と異なり、第２の層１７Ｂ２と導電性接続層２５との厚みのばらつきを避けることができる。
【００６２】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサについて、図９ないし図１３を参照して説明する。本実施の形態に係るＣＭＯＳイメージセンサは、素子分離膜１２をＳＴＩ（Shallow Trench Isolation）により形成したことにおいて第１の実施の形態に係るＣＭＯＳイメージセンサ１０と異なっており、その他は、第１の実施の形態と同一の構成、作用および効果を有している。よって、同一の構成要素には同一の符号を付し、ここではその詳細な説明を省略する。
【００６３】
図９は、本実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサにおいて、受光部１０Ａの１個のフォトダイオード１９およびこれに対応する第１のＭＯＳＦＥＴ２０Ａと、周辺回路部１０Ｂを構成する第２のＭＯＳＦＥＴ２０Ｂとについて、その構造を対比して表した断面図である。上述したように、素子分離膜１２はＳＴＩにより形成され、その深さは例えば３００ｎｍとなっている。これ以外の構成要素および材料は第１の実施の形態において図１を参照して説明したのと同様であるので、図９において図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。なお、絶縁膜２２Ａ，２２Ｂの上には、第１の実施の形態と同様に、図示しない上部配線層が配設されるとともに、図３に示したカラーフィルタ２６，マイクロレンズ２７，反射防止膜２８，トップコート層３０等が設けられるが、これらは図９では省略されている。
【００６４】
次に、図１０ないし図１３を参照して、図９に示したＣＭＯＳイメージセンサの製造方法について説明する。
【００６５】
まず、図１０（Ａ）に示したように、例えばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＳＴＩにより、深さ３００ｎｍの素子分離膜１２を形成する。その後、不純物注入によりウェル領域１３を形成する。不純物としては例えばＢ+ イオンを用い、例えば注入エネルギー８５０ｋｅｖ、ドーズ量５×１０12ｉｏｎｓ／ｃｍ2 の条件で拡散させる。さらに、基板１１の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ８ｎｍのゲート絶縁膜１４を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ１００ｎｍの多結晶シリコン膜１５を成膜する。
【００６６】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極１７Ａ，１７Ｂのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜１４を選択的に除去し、図１０（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ（登録商標）型エッチング装置を用い、Ｃｌ2 を流量７０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ2 を流量１０ｓｃｃｍで供給し、圧力１ＰａのＣｌ2 とＨＢｒとＯ2 との混合雰囲気とし、３００Ｗの出力にて行う。終点検出（ＥＰＤ）後、さらに３０％のオーバーエッチングを行う。
【００６７】
その後、図１０（Ｂ）に示したように、不純物の選択的注入により、不純物領域１８Ａ，１８Ｂを形成する。これにより、受光部１０Ａにはフォトダイオード１９およびこのフォトダイオード１９のスイッチング素子としてのＭＯＳＦＥＴ２０Ａを形成するとともに、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａの不純物領域１８Ａの一方であるソースを兼ねる。不純物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2 ）などを用いる。
【００６８】
さらに、図１１に示したように、基板１１の全面を被覆するように、例えばＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａを、例えばＣＶＤ法により厚さ例えば５５０ｎｍで成膜し、リフロー処理を行った後、ＣＭＰ法により平坦化する。絶縁膜２２Ａの形成条件は、第１の実施の形態と同様とすることができる。また、リフロー処理は、例えば窒素（Ｎ2 ）雰囲気中において８５０℃で１０分間行う。続いてＣＭＰ工程は、研磨液としてシリカ粒子を１４重量％含むＫＯＨ水溶液を用い、この研磨液を１５０ｍｌ／分の流量で供給しつつ、研磨プレートを回転数２０ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、５００ｇｆ／ｃｍ2 の研磨圧力にて行う。研磨量は例えば４００ｎｍとする。
【００６９】
次いで、図１２（Ａ）に示したように、平坦化された絶縁膜２２Ａの上にフォトレジスト層４１を形成し、このフォトレジスト層４１を接続孔２３および開口部２３Ｂのパターンに従って選択的に除去する。パターニングされたフォトレジスト層４１をマスクとして、例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、絶縁膜２２Ａをエッチング除去する。こうして、絶縁膜２２Ａの所定の位置、例えば素子分離膜１２の上に、絶縁膜２２Ａを貫通する接続孔２３を形成するとともに、第１の層１７Ｂ１に対応する位置に絶縁膜２２Ａを貫通する開口部２３Ｂを形成する。
【００７０】
絶縁膜２２Ａのエッチングは、例えば、Ｃ4 Ｆ8 を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ2 を流量５ｓｃｃｍで供給し、圧力５．３ＰａのＣ4 Ｆ8 とＣＯとＡｒとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【００７１】
その後、図１２（Ｂ）に示したように、フォトレジスト層４１を除去し、接続孔２３および開口部２３Ｂの内面および基板１１の表面全体を覆うように、密着層２４を例えばスパッタ法により成膜する。密着層２４の形成は、例えば以下のようにして行うことができる。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、３００℃にて、例えば厚さ３０ｎｍのチタン層を形成する。次に、例えば、Ｎ2 を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ2 とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばＮ2 雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間ランプアニール処理を行う。
【００７２】
その後、図１３（Ａ）に示したように、例えばタングステンよりなる例えば厚さ６００ｎｍの第２の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成膜し、内面に密着層２４が形成された接続孔２３および開口部２３Ｂを埋め込むとともに基板１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２と同一の材料により構成されているので、導電性接続層２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うことができる。成膜条件は、例えば、ＷＦ6 を流量４０ｓｃｃｍ、Ｈ2 を流量４００ｓｃｃｍ、Ａｒを流量２２５０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ6 とＨ2 とＡｒとの混合雰囲気、成膜温度４５０℃とする。
【００７３】
続いて、図１３（Ｂ）に示したように、例えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面を露出させる。これにより、接続孔２３内には導電性接続層２５が残るとともに、開口部２３Ｂ内には第２の層１７Ｂ２が形成される。このＣＭＰ工程は、研磨液として例えばＳＳＷ２０００（商品名）およびＨ2 Ｏ2 水溶液を混合したものを用い、この研磨液を１５０ｍｌ／分の流量で滴下しつつ、研磨プレートを回転数１６ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ2 として行い、研磨量としては終点検出（ＥＰＤ）後、さらに１０％のオーバー研磨を行う。
【００７４】
これにより、図１３（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単層構造として形成するとともに、第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として形成することができる。
【００７５】
その後、図９に示したように、例えばＴＥＯＳなどの酸化シリコン系材料よりなる絶縁膜２２Ｂを形成し、図示しない上部配線層を形成する。さらに、図３に示したように、保護層２９，反射防止膜２８，カラーフィルタ２６，マイクロレンズ２７およびトップコート層３０を配設する。こうして、本実施の形態に係るＣＭＯＳイメージセンサが完成する。
【００７６】
このように、本実施の形態では、ＳＴＩにより素子分離膜１２を形成した場合であっても、同一の基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成し、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として造り分けることができ、しかも第２の層１７Ｂ２と同時に導電性接続層２５も形成することができる。よって、第１の実施の形態と同様の優れた効果を得ることができる。
【００７７】
また、本実施の形態では、ＳＴＩによる素子分離膜１２上に接続孔２３を設け、その内部に導電性接続層２５を形成しているので、ＣＭＰ法により研磨するだけで導電性接続層２５と第２の層１７Ｂ２とを同一の厚みで形成することができ、第１の実施の形態と異なり、エッチバック工程は不要となる。
【００７８】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサについて、図１４ないし図１８を参照して説明する。本実施の形態に係るＣＭＯＳイメージセンサは、素子分離膜１２をＳＴＩ（Shallow Trench Isolation）により形成したことに関しては第２の実施の形態と同様であるが、素子分離膜１２上だけでなく不純物領域１８Ａ，１８Ｂ上にも接続孔２３を設けてその内部に導電性接続層２５を形成したこと、ならびに、接続孔２３および開口部２３Ｂを形成する際のエッチングのストッパー膜としてシリコン窒化膜（Ｓｉ3 Ｎ4 膜）２１を形成したことにおいて第２の実施の形態に係るＣＭＯＳイメージセンサと異なっており、その他は、第２の実施の形態と同一の構成、作用および効果を有している。よって、同一の構成要素には同一の符号を付し、ここではその詳細な説明を省略する。
【００７９】
図１４は、本実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサにおいて、受光部１０Ａの１個のフォトダイオード１９およびこれに対応する第１のＭＯＳＦＥＴ２０Ａと、周辺回路部１０Ｂを構成する第２のＭＯＳＦＥＴ２０Ｂとについて、その構造を対比して表した断面図である。上述したように、素子分離膜１２はＳＴＩにより形成され、その深さは例えば３００ｎｍとなっている。また、素子分離膜１２上だけでなく不純物領域１８Ａ，１８Ｂ上にも接続孔２３が設けられ、その接続孔２３の内部には導電性接続層２５が形成されている。基板１１およびゲート電極１７Ａの表面には、接続孔２３および開口部２３Ｂを形成する際のエッチングのストッパー膜として、シリコン窒化膜２１が形成されている。
【００８０】
これ以外の構成要素および材料は第１の実施の形態において図１を参照して説明したのと同様であるので、図１４において図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。なお、絶縁膜２２Ａ，２２Ｂの上には、第１の実施の形態と同様に、図示しない上部配線層が配設されるとともに、図３に示したカラーフィルタ２６，マイクロレンズ２７，反射防止膜２８，トップコート層３０等が設けられるが、これらは図１４では省略されている。
【００８１】
次に、図１５ないし図１８を参照して、図１４に示したＣＭＯＳイメージセンサの製造方法について説明する。
【００８２】
まず、図１５（Ａ）に示したように、例えばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＳＴＩにより、深さ３００ｎｍの素子分離膜１２を形成する。その後、不純物注入によりウェル領域１３を形成する。不純物としては例えばＢ+ イオンを用い、例えば注入エネルギー８５０ｋｅｖ、ドーズ量５×１０12ｉｏｎｓ／ｃｍ2 で拡散させる。さらに、基板１１の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ８ｎｍのゲート絶縁膜１４を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ１００ｎｍの多結晶シリコン膜１５を成膜する。
【００８３】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極１７Ａ，１７Ｂのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜１４を選択的に除去し、図１５（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ（登録商標）型エッチング装置を用い、Ｃｌ2 を流量７０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ2 を流量１０ｓｃｃｍで供給し、圧力１ＰａのＣｌ2 とＨＢｒとＯ2 との混合雰囲気とし、３００Ｗの出力にて行う。終点検出（ＥＰＤ）後、さらに３０％のオーバーエッチングを行う。
【００８４】
その後、図１５（Ｂ）に示したように、不純物の選択的注入により、不純物領域１８Ａ，１８Ｂを形成する。これにより、受光部１０Ａにはフォトダイオード１９およびこのフォトダイオード１９のスイッチング素子としてのＭＯＳＦＥＴ２０Ａを形成するとともに、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａの不純物領域１８Ａの一方であるソースを兼ねる。不純物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2 ）などを用いる。
【００８５】
さらに、図１６に示したように、基板１１の全面を被覆するように、例えば５０ｎｍの厚さのシリコン窒化膜２１を、例えば減圧ＣＶＤ法により成膜する。シリコン窒化膜２１の形成は、基板１１を７６０℃の温度に加熱し、ＳｉＨ2 Ｃｌ2 を流量５０ｓｃｃｍ、ＮＨ3 を流量２００ｓｃｃｍ、Ｎ2 を流量２００ｓｃｃｍでそれぞれ供給し、圧力７０ＰａのＳｉＨ2 Ｃｌ2 とＮＨ3 とＮ2 との混合雰囲気にて行う。次いで、例えばＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａを、例えばＣＶＤ法により厚さ例えば５５０ｎｍで成膜し、リフロー処理を行った後、ＣＭＰ法により平坦化する。絶縁膜２２Ａの形成条件は第１の実施の形態と同様とすることができる。また、リフロー処理は、例えばＮ2 雰囲気中において８５０℃で１０分間行う。続いてＣＭＰ工程は、研磨液としてシリカ粒子を１４重量％含むＫＯＨ水溶液を用い、この研磨液を１５０ｍｌ／分の流量で供給しつつ、研磨プレートを回転数２０ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、５００ｇｆ／ｃｍ2 の研磨圧力にて行う。研磨量は例えば４００ｎｍとする。
【００８６】
次いで、図１７（Ａ）に示したように、平坦化された絶縁膜２２Ａの上にフォトレジスト層４１を形成し、このフォトレジスト層４１を接続孔２３および開口部２３Ｂのパターンに従って選択的に除去する。パターニングされたフォトレジスト層４１をマスクとして、例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、絶縁膜２２Ａおよびシリコン窒化膜２１を順にエッチング除去する。こうして、絶縁膜２２Ａの所定の位置、例えば素子分離膜１２および不純物領域１８Ａ，１８Ｂの上に、絶縁膜２２Ａを貫通する接続孔２３を形成するとともに、第１の層１７Ｂ１に対応する位置に絶縁膜２２Ａを貫通する開口部２３Ｂを形成する。
【００８７】
絶縁膜２２Ａのエッチングは、例えば、Ｃ4 Ｆ8 を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ2 を流量５ｓｃｃｍで供給し、圧力５．３ＰａのＣ4 Ｆ8 とＣＯとＡｒとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【００８８】
次いで、シリコン窒化膜２１のエッチングは、例えば、ＣＨＦ3 を流量４０ｓｃｃｍ、ＣＯを流量１６０ｓｃｃｍ、Ｏ2 を流量１４ｓｃｃｍでそれぞれ供給し、圧力５．３ＰａのＣＨＦ3 とＣＯとＯ2 との混合雰囲気とし、ＲＦ電源により１０００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【００８９】
その後、図１７（Ｂ）に示したように、フォトレジスト層４１を除去し、接続孔２３および開口部２３Ｂの内面および基板１１の表面全体を覆うように、密着層２４を例えばスパッタ法により成膜する。密着層２４の形成は、例えば以下のようにして行うことができる。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、３００℃にて、例えば厚さ３０ｎｍのチタン層を形成する。次に、例えば、Ｎ2 を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ2 とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばＮ2 雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間ランプアニール処理を行う。
【００９０】
その後、図１８（Ａ）に示したように、例えばタングステンよりなる例えば厚さ６００ｎｍの第２の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成膜し、内面に密着層２４が形成された接続孔２３および開口部２３Ｂを埋め込むとともに基板１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２と同一の材料により構成されているので、導電性接続層２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うことができる。成膜条件は、例えば、ＷＦ6 を流量４０ｓｃｃｍ、Ｈ2 を流量４００ｓｃｃｍ、Ａｒを流量２２５０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ6 とＨ2 とＡｒとの混合雰囲気、成膜温度４５０℃とする。
【００９１】
続いて、図１８（Ｂ）に示したように、例えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面を露出させる。これにより、接続孔２３内には導電性接続層２５が残るとともに、開口部２３Ｂ内には第２の層１７Ｂ２が形成される。このＣＭＰ工程は、研磨液として例えばＳＳＷ２０００（商品名）およびＨ2 Ｏ2 水溶液を混合したものを用い、この研磨液を１５０ｍｌ／分の流量で滴下しつつ、研磨プレートを回転数１６ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ2 として行い、研磨量としては終点検出（ＥＰＤ）後、さらに１０％のオーバー研磨を行う。
【００９２】
これにより、図１８（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単層構造として形成するとともに、第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として形成することができる。
【００９３】
その後、図１４に示したように、例えばＴＥＯＳなどの酸化シリコン系材料よりなる絶縁膜２２Ｂを形成し、図示しない上部配線層を形成する。さらに、図３に示したように、保護層２９，反射防止膜２８，カラーフィルタ２６，マイクロレンズ２７およびトップコート層３０を配設する。こうして、本実施の形態に係るＣＭＯＳイメージセンサが完成する。
【００９４】
このように、本実施の形態では、ＳＴＩにより素子分離膜１２を形成した場合であっても、同一の基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成し、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として造り分けることができ、しかも第２の層１７Ｂ２と同時に導電性接続層２５をも形成することができる。よって、第１および第２の実施の形態と同様の優れた効果を得ることができる。
【００９５】
また、本実施の形態では、ＳＴＩによる素子分離膜１２上に導電性接続層２５を設けているので、導電性接続層２５をＣＭＰ法により研磨するだけで導電性接続層２５と第２の層１７Ｂ２とを同一の厚みで形成することができ、第１の実施の形態と異なり、エッチバック工程は不要となる。
【００９６】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサについて、図１９ないし図２３を参照して説明する。本実施の形態に係るＣＭＯＳイメージセンサは、導電性接続層２５として、不純物領域１８Ａ上に設けられた局所配線２５Ａが形成されていることにおいて第３の実施の形態に係るＣＭＯＳイメージセンサと異なっており、その他は、第３の実施の形態と同一の構成、作用および効果を有している。よって、同一の構成要素には同一の符号を付し、ここではその詳細な説明を省略する。
【００９７】
図１９は、本実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサにおいて、受光部１０Ａの１個のフォトダイオード１９およびこれに対応する第１のＭＯＳＦＥＴ２０Ａと、周辺回路部１０Ｂを構成する第２のＭＯＳＦＥＴ２０Ｂとについて、その構造を対比して表した断面図である。上述したように、素子分離膜１２はＳＴＩにより形成され、その深さは例えば３００ｎｍとなっている。また、素子分離膜１２上だけでなく不純物領域１８Ａ，１８Ｂ上にも接続孔２３が設けられ、その接続孔２３の内部には導電性接続層２５が形成されている。不純物領域１８Ａ上に形成された導電性接続層２５は、不純物領域１８Ａと図示しないワード線との間の局所配線２５Ａとして機能するものである。基板１１およびゲート電極１７Ａの表面には、接続孔２３および開口部２３Ｂを形成する際のエッチングのストッパー膜として、シリコン窒化膜２１が形成されている。
【００９８】
これ以外の構成要素および材料は第１の実施の形態において図１を参照して説明したのと同様であるので、図１９において図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。なお、絶縁膜２２Ａ，２２Ｂの上には、第１の実施の形態と同様に、図示しない上部配線層が配設されるとともに、図３に示したカラーフィルタ２６，マイクロレンズ２７，反射防止膜２８，トップコート層３０等が設けられるが、これらは図１９では省略されている。
【００９９】
次に、図２０ないし図２３を参照して、図１９に示したＣＭＯＳイメージセンサの製造方法について説明する。
【０１００】
まず、図２０（Ａ）に示したように、例えばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＳＴＩにより、深さ３００ｎｍの素子分離膜１２を形成する。その後、不純物注入によりウェル領域１３を形成する。不純物としては例えばＢ+ イオンを用い、例えば注入エネルギー８５０ｋｅｖ、ドーズ量５×１０12ｉｏｎｓ／ｃｍ2 の条件で拡散させる。さらに、基板１１の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ８ｎｍのゲート絶縁膜１４を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ１００ｎｍの多結晶シリコン膜１５を成膜する。
【０１０１】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極１７Ａ，１７Ｂのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜１４を選択的に除去し、図２０（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ（登録商標）型エッチング装置を用い、Ｃｌ2 を流量７０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ2 を流量１０ｓｃｃｍで供給し、圧力１ＰａのＣｌ2 とＨＢｒとＯ2 との混合雰囲気とし、３００Ｗの出力にて行う。終点検出（ＥＰＤ）後、さらに３０％のオーバーエッチングを行う。
【０１０２】
その後、図２０（Ｂ）に示したように、不純物の選択的注入により、不純物領域１８Ａ，１８Ｂを形成する。これにより、受光部１０Ａにはフォトダイオード１９およびこのフォトダイオード１９のスイッチング素子としてのＭＯＳＦＥＴ２０Ａを形成するとともに、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａの不純物領域１８Ａの一方であるソースを兼ねる。不純物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2 ）などを用いる。
【０１０３】
さらに、図２１に示したように、基板１１の全面を被覆するように、例えば５０ｎｍの厚さのシリコン窒化膜２１を、例えば減圧ＣＶＤ法により成膜する。シリコン窒化膜２１の形成は、基板１１を７６０℃の温度に加熱し、ＳｉＨ2 Ｃｌ2 を流量５０ｓｃｃｍ、ＮＨ3 を流量２００ｓｃｃｍ、Ｎ2 を流量２００ｓｃｃｍでそれぞれ供給し、圧力７０ＰａのＳｉＨ2 Ｃｌ2 とＮＨ3 とＮ2 との混合雰囲気にて行う。次いで、例えばＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａを、例えばＣＶＤ法により厚さ例えば５５０ｎｍで成膜し、リフロー処理を行った後、ＣＭＰ法により平坦化する。絶縁膜２２Ａの形成条件は第１の実施の形態と同様とすることができる。また、リフロー処理は、例えばＮ2 雰囲気中において８５０℃で１０分間行う。続いてＣＭＰ工程は、研磨液としてシリカ粒子を１４重量％含むＫＯＨ水溶液を用い、この研磨液を１５０ｍｌ／分の流量で供給しつつ、研磨プレートを回転数２０ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、５００ｇｆ／ｃｍ2 の研磨圧力にて行う。研磨量は例えば４００ｎｍとする。
【０１０４】
次いで、図２２（Ａ）に示したように、平坦化された絶縁膜２２Ａの上にフォトレジスト層４１を形成し、このフォトレジスト層４１を接続孔２３および開口部２３Ｂのパターンに従って選択的に除去する。パターニングされたフォトレジスト層４１をマスクとして、例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、絶縁膜２２Ａおよびシリコン窒化膜２１を順にエッチング除去する。こうして、絶縁膜２２Ａの所定の位置、例えば素子分離膜１２および不純物領域１８Ａ，１８Ｂの上に、絶縁膜２２Ａを貫通する接続孔２３を形成するとともに、第１の層１７Ｂ１に対応する位置に絶縁膜２２Ａを貫通する開口部２３Ｂを形成する。このとき、不純物領域１８Ａ上の接続孔２３は、局所配線２５Ａに対応する形状となるように形成する。
【０１０５】
絶縁膜２２Ａのエッチングは、例えば、Ｃ4 Ｆ8 を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ2 を流量５ｓｃｃｍで供給し、圧力５．３ＰａのＣ4 Ｆ8 とＣＯとＡｒとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【０１０６】
次いで、シリコン窒化膜２１のエッチングは、例えば、ＣＨＦ3 を流量４０ｓｃｃｍ、ＣＯを流量１６０ｓｃｃｍ、Ｏ2 を流量１４ｓｃｃｍでそれぞれ供給し、圧力５．３ＰａのＣＨＦ3 とＣＯとＯ2 との混合雰囲気とし、ＲＦ電源により１０００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【０１０７】
その後、図２２（Ｂ）に示したように、フォトレジスト層４１を除去し、接続孔２３および開口部２３Ｂの内面および基板１１の表面全体を覆うように、密着層２４を例えばスパッタ法により成膜する。密着層２４の形成は、例えば以下のようにして行うことができる。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、３００℃にて、例えば厚さ３０ｎｍのチタン層を形成する。次に、例えば、Ｎ2 を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ2 とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばＮ2 雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間ランプアニール処理を行う。
【０１０８】
その後、図２３（Ａ）に示したように、例えばタングステンよりなる例えば厚さ６００ｎｍの第２の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成膜し、内面に密着層２４が形成された接続孔２３および開口部２３Ｂを埋め込むとともに基板１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２と同一の材料により構成されているので、導電性接続層２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うことができる。成膜条件は、例えば、ＷＦ6 を流量４０ｓｃｃｍ、Ｈ2 を流量４００ｓｃｃｍ、Ａｒを流量２２５０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ6 とＨ2 とＡｒとの混合雰囲気、成膜温度４５０℃とする。
【０１０９】
続いて、図２３（Ｂ）に示したように、例えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面を露出させる。これにより、接続孔２３内には導電性接続層２５が残るとともに、開口部２３Ｂ内には第２の層１７Ｂ２が形成される。このＣＭＰ工程は、研磨液として例えばＳＳＷ２０００（商品名）およびＨ2 Ｏ2 水溶液を混合したものを用い、この研磨液を１５０ｍｌ／分の流量で滴下しつつ、研磨プレートを回転数１６ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ2 として行い、研磨量としては終点検出（ＥＰＤ）後、さらに１０％のオーバー研磨を行う。
【０１１０】
これにより、図２３（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単層構造として形成するとともに、第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として形成することができる。
【０１１１】
その後、図１９に示したように、例えばＴＥＯＳなどの酸化シリコン系材料よりなる絶縁膜２２Ｂを形成し、図示しない上部配線層を形成する。さらに、図３に示したように、保護層２９，反射防止膜２８，カラーフィルタ２６，マイクロレンズ２７およびトップコート層３０を配設する。こうして、本実施の形態に係るＣＭＯＳイメージセンサが完成する。
【０１１２】
このように、本実施の形態では、ＳＴＩにより素子分離膜１２を形成した場合であっても、同一の基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成し、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として造り分けることができ、しかも第２の層１７Ｂ２と同時に局所配線２５Ａを含む導電性接続層２５をも形成することができる。よって、第１ないし第３の実施の形態と同様の優れた効果を得ることができる。
【０１１３】
また、本実施の形態では、ＳＴＩによる素子分離膜１２上に導電性接続層２５を設けているので、導電性接続層２５をＣＭＰ法により研磨するだけで導電性接続層２５と第２の層１７Ｂ２とを同一の厚みで形成することができ、第１の実施の形態と異なり、エッチバック工程は不要となる。
【０１１４】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、素子構造、エッチングガス、ＣＭＰ等のプロセス条件は上記実施の形態において示した例に限られず、適宜変更することができる。
【０１１５】
例えば、上記実施の形態では絶縁膜２２Ａの平坦化をＣＭＰにより行う場合について説明したが、エッチバック法により行うこともできる。
【０１１６】
また、上記実施の形態では素子分離膜１２をＬＯＣＯＳまたはＳＴＩにより形成した場合について説明したが、素子分離膜１２をこれ以外の他の方法により形成した場合についても本発明を適用することができる。
【０１１７】
さらに、上記実施の形態では、本発明を、ＭＯＳ型固体撮像装置として例えばＣＭＯＳイメージセンサに適用した例について説明したが、本発明は他の各種の半導体装置、例えばＣＭＯＳ ＬＳＩ，ＭＯＳＬＳＩ，バイポーラＬＳＩなどへの適用も可能である。さらには薄膜トランジスタＬＳＩなどにも適用可能である。
【０１１８】
【発明の効果】
以上説明したように、請求項１ないし８のいずれか１項に記載のＭＯＳ型固体撮像装置によれば、同一の基板上に受光部と周辺回路部を形成することにより小型化および軽量化が促進されることは勿論であるが、そればかりでなく、受光部の第１のＭＯＳ電界効果トランジスタのゲート電極は単層構造、周辺回路部の第２のＭＯＳ電界効果トランジスタのゲート電極は第１の層と第２の層との積層構造であり、第２の層と導電性接続層とは同一の材料により構成されているので、受光部と周辺回路部とでゲート電極の構造が異なるにもかかわらず材料、構成および製造工程が簡素化されている。さらにまた、第２の層は、絶縁膜の第１の層に対応する位置に設けられ絶縁膜を貫通する開口部内に形成されるので、第１の層と第２の層との間には絶縁膜は介在せず、第１の層と第２の層との電気的接続のために別の層を追加して設ける必要はない。
【０１１９】
特に、請求項２記載のＭＯＳ型固体撮像装置によれば、各光電変換素子に対向するようカラーフィルタおよびマイクロレンズを配設したので、白黒撮像だけでなくカラー撮像が可能となるとともに、開口率を向上させることができる。
【０１２０】
また、特に、請求項１または請求項４記載のＭＯＳ型固体撮像装置によれば、受光部では、第１のＭＯＳ電界効果トランジスタのゲート電極を多結晶シリコン単層構造としたことにより、白点欠陥や暗電流などによるいわゆる出力値の浮きを防止し、再生画像の画質を向上させることができるとともに、周辺回路部では、第２のＭＯＳ電界効果トランジスタのゲート電極が、多結晶シリコンよりなる第１の層と、例えば多結晶シリコン，タングステンシリサイド，タングステンなどの金属を含んで構成された第２の層との積層構造となっているので、第２のＭＯＳ電界効果トランジスタのゲート電極が低抵抗化され、周辺回路部の高速動作，低消費電力化および機能向上を図ることができる。
【０１２１】
請求項９ないし請求項１８のいずれか１項に記載のＭＯＳ型固体撮像装置の製造方法によれば、まず第１のＭＯＳ電界効果トランジスタのゲート電極と第２のＭＯＳ電界効果トランジスタのゲート電極の第１の層とを形成し、これらを絶縁膜により覆った後に、絶縁膜に接続孔および開口部を同時に形成し、この接続孔および開口部内に同一の材料により第２の層および導電性接続層を形成するようにしたので、第１のＭＯＳ電界効果トランジスタの単層構造のゲート電極と第２のＭＯＳ電界効果トランジスタの積層構造のゲート電極とを、簡単な工程で、同一の基板上に造り分けることができ、しかも第２の層と同時に、接続プラグ，局所配線などの導電性接続層も形成することができる。また、第１のＭＯＳ電界効果トランジスタのゲート電極が形成された後は絶縁膜により保護されるので、従来のようなタングステンシリサイド膜のエッチングによる膜減りの虞がなく、第１のＭＯＳ電界効果トランジスタの単層構造のゲート電極を所望の膜厚で精度良く作製することができる。
【０１２２】
特に、請求項１０記載のＭＯＳ型固体撮像装置の製造方法によれば、第２の層の形成の際には、エッチバック法およびＣＭＰ法の少なくとも一方を用いるようにしており、特にＣＭＰ法を採用したことにより、層間絶縁膜などの絶縁膜の厚さを均一にすることができる。また、素子分離膜が例えばＬＯＣＯＳにより形成されていてＣＭＰによる研磨のみでは導電性接続層の厚みと第２の層の厚みとが同一にならないような場合には、ＣＭＰによる研磨後にエッチバックを行うことにより、導電性接続層または第２の層のみを選択的にエッチングすることができ、導電性接続層と第２の層との厚みの差を解消することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図２】図１に示したＣＭＯＳイメージセンサの概略構成を表す説明図である。
【図３】図２に示したＣＭＯＳイメージセンサの概略断面図である。
【図４】図１に示したＣＭＯＳイメージセンサの製造方法を工程順に表す断面図である。
【図５】図４に続く工程を表す断面図である。
【図６】図５に続く工程を表す断面図である。
【図７】図６に続く工程を表す断面図である。
【図８】図７に続く工程を表す断面図である。
【図９】本発明の第２の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図１０】図９に示したＣＭＯＳイメージセンサの製造方法を工程順に表す断面図である。
【図１１】図１０に続く工程を表す断面図である。
【図１２】図１１に続く工程を表す断面図である。
【図１３】図１２に続く工程を表す断面図である。
【図１４】本発明の第３の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図１５】図１４に示したＣＭＯＳイメージセンサの製造方法を工程順に表す断面図である。
【図１６】図１５に続く工程を表す断面図である。
【図１７】図１６に続く工程を表す断面図である。
【図１８】図１７に続く工程を表す断面図である。
【図１９】本発明の第４の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図２０】図１９に示したＣＭＯＳイメージセンサの製造方法を工程順に表す断面図である。
【図２１】図２０に続く工程を表す断面図である。
【図２２】図２１に続く工程を表す断面図である。
【図２３】図２２に続く工程を表す断面図である。
【図２４】従来のＣＭＯＳイメージセンサの製造方法を工程順に表す断面図である。
【図２５】図２４に続く工程を表す断面図である。
【図２６】従来のＣＭＯＳイメージセンサの他の製造方法を工程順に表す断面図である。
【図２７】図２６に続く工程を表す断面図である。
【符号の説明】
１０…ＣＭＯＳイメージセンサ、１１…基板、１２…素子分離膜、１３…ウェル領域、１４…ゲート絶縁膜、１５…多結晶シリコン膜、１７Ａ，１７Ｂ…ゲート電極、１７Ｂ１…第１の層、１７Ｂ２…第２の層、１８Ａ，１８Ｂ…不純物領域、１９…フォトダイオード、２１…シリコン窒化膜、２２Ａ，２２Ｂ，２２Ｃ…絶縁膜、２３…接続孔、２４…密着層、２５…導電性接続層、２５Ａ…局所配線、２６…カラーフィルタ、２７…マイクロレンズ、２８…反射防止膜、２９…保護層、３０…トップコート層
【発明の属する技術分野】
本発明は、ビデオカメラ、スチルカメラ、監視カメラおよび車載カメラなどの画像入力装置、または、携帯電話などのモバイル機器に搭載されるカメラ機能として好適なＭＯＳ型固体撮像装置およびその製造方法に係り、特に、信号処理回路などの周辺回路と受光部とを同一の半導体基板上に混載するとともに周辺回路をＣＭＯＳＦＥＴ（相補型ＭＯＳ電界効果トランジスタ）を用いて構成したＣＭＯＳイメージセンサなどのＭＯＳ型固体撮像装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来より、民生用のデジタルスチルカメラまたは携帯電話等に用いる固体撮像装置として、ＣＣＤ（Charge Coupled Device ；電荷結合デバイス）を用いたＣＣＤイメージセンサ、ＭＯＳ型固体撮像装置などが開発されている。ＭＯＳ型固体撮像装置は、フォトダイオードなどの光電変換素子にスイッチング素子としてＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を接続したものである。このような固体撮像装置においては、近年、携帯性の面で小型化，軽量化，低消費電力化に関する要求が高まっており、これに応えるべく、従来、別チップで形成されていた信号処理回路や駆動回路などの付加機能装置を、周辺回路としてオンチップ（On chip ）化する技術の開発が進められている。
【０００３】
この技術開発で注目を集めているのがＣＭＯＳイメージセンサ（相補型ＭＯＳイメージセンサ）である（IEEE Trans. On Electron Devices, 44, 10 pp1689-1698 ）。ＣＭＯＳイメージセンサは、被写体の光情報を検出しデジタル信号として出力する受光部と、信号処理回路，駆動回路などの周辺回路とをオンチップ化し、通常のＣＭＯＳ ＬＳＩ（Large Scale Integrated Circuit）プロセス技術を用いて製造したＭＯＳ型固体撮像装置である。ＣＭＯＳイメージセンサでは、周辺回路部はＭＯＳＦＥＴにより構成され、汎用ＤＲＡＭ（Dynamic Random Access Memory），ロジック／ＤＲＡＭ混載デバイスなどのプロセスをそのまま流用して作製することが可能である。また、オンチップ化により、ビデオカメラ，デジタルスチルカメラ等において部品点数の削減による小型化、軽量化および低コスト化が実現される。さらに、周辺回路がＣＭＯＳ構成であることから低消費電力化も可能で、最近では携帯電話などモバイル機器への搭載に向けて開発が行われている。
【０００４】
従来、ＣＭＯＳイメージセンサの製造プロセスは、例えば、図２４および図２５に示したように行われている。このＣＭＯＳイメージセンサ１１０は、例えばロジック／ＤＲＡＭ混載デバイスで用いられているゲート電極構造および作製方法をＣＭＯＳイメージセンサに流用して製造した場合の例であり、受光部１１０Ａおよび周辺回路部１１０Ｂともにゲート電極を多結晶シリコン（Ｓｉ）およびタングステンシリサイド（ＷＳｉ）の積層構造とし、ＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）により形成している。なお、図２４および図２５において、二点鎖線の左側は受光部１１０Ａ、右側は周辺回路部１１０Ｂを表している。
【０００５】
まず、例えばｎ型シリコン（Ｓｉ）よりなる基板１１１に例えばＬＯＣＯＳ（Local Oxidation of Silicon）技術により、例えば熱酸化シリコンよりなる例えば厚さ２００ｎｍの素子分離膜１１２を形成する。なお、ＬＯＣＯＳの代わりにＳＴＩ（Shallow Trench Isolation）などの分離方法を用いてもよい。その後、図２４（Ａ）に示したように、ウェル領域１１３を形成し、ゲート絶縁膜１１４を形成する。
【０００６】
次いで、例えば厚さ１００ｎｍの多結晶シリコン膜１１５および例えば厚さ１００ｎｍの高温タングステンシリサイド膜１１６を順に成膜し、さらに図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極１１７のパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばＲＩＥにより高温タングステンシリサイド膜１１６，多結晶シリコン膜１１５およびゲート絶縁膜１１４を選択的に除去し、ゲート電極１１７を形成する。その後、不純物の選択的注入により、図２４（Ｂ）に示したように、不純物領域１１８を形成する。これにより、受光部１１０Ａにはフォトダイオード１１９およびこのフォトダイオード１１９のスイッチング素子としてのＭＯＳＦＥＴ１２０Ａを形成するとともに、周辺回路部１１０Ｂを構成するＭＯＳＦＥＴ１２０Ｂを形成する。フォトダイオード１１９はＭＯＳＦＥＴ１２０Ａのソースを兼ねる。不純物領域１１８に注入される不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2 ）などを用いる。
【０００７】
さらに、例えばＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により、基板１１１の全面を被覆するように、例えば厚さ５０ｎｍのシリコン窒化膜１２１を形成する。シリコン窒化膜１２１の形成は、例えば、ＳｉＨ2 Ｃｌ2 を流量５０ｓｃｃｍ、ＮＨ3 を流量２００ｓｃｃｍ，Ｎ2 を流量２００ｓｃｃｍで供給し、圧力７０ＰａのＳｉＨ2 Ｃｌ2 とＮＨ3 とＮ2 との混合雰囲気とし、基板温度７６０℃にて行う。
【０００８】
続いて、例えば厚さ１０００ｎｍのＢＰＳＧ（Boro-Phospho Silicate Glass film）よりなる層間絶縁膜１２２を例えばＣＶＤ法により成膜する。層間絶縁膜１２２の形成は、例えば、Ｏ3 流量７２０ｍｇ／分、リン（Ｐ）流量１２０ｍｇ／分、ホウ素流量９０ｍｇ／分、常圧、５２０℃にて行う。その後、例えばＮ2 雰囲気中において８５０℃で１０分間リフロー処理を行い、さらにＣＭＰ（Chemical Mechanical Polishing ；化学機械研磨）により例えば４００ｎｍ研磨し、図２５（Ａ）に示したように、層間絶縁膜１２２の表面を平坦化する。
【０００９】
次いで、図示しないフォトレジスト層を形成し、このフォトレジスト層を接続孔（コンタクト）１２３のパターンに従って選択的に除去する。パターニングされたフォトレジスト層をマスクとして、例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、層間絶縁膜１２２およびシリコン窒化膜１２１を順次エッチング除去する。層間絶縁膜１２２のエッチングは、例えば、Ｃ4 Ｆ8 を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ2 を流量５ｓｃｃｍで供給し、圧力６．２ＰａのＣ4 Ｆ8 とＣＯとＡｒとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率３０％にて行う。続いて、シリコン窒化膜１２１のエッチングは、例えば、ＣＨＦ3 を流量４０ｓｃｃｍ、ＣＯを流量１６０ｓｃｃｍ、Ｏ2 を流量１４ｓｃｃｍで供給し、圧力６．２ＰａのＣＨＦ3 とＣＯとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率５０％にて行う。こうして、直径０．５５μｍの円柱形の接続孔１２３を形成する。
【００１０】
その後、フォトレジスト層を除去し、接続孔１２３の内面に金属よりなる密着層１２４を例えばスパッタ法により成膜する。密着層１２４は、例えば、以下のようにして形成する。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、３００℃にて、例えば厚さ３０ｎｍのチタン（Ｔｉ）層を形成する。次に、例えば、Ｎ2 を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ2 とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍの窒化チタン（ＴｉＮ）層を形成する。チタン層および窒化チタン層を形成した後、例えばＮ2 雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間ランプアニール処理を行う。
【００１１】
その後、図２５（Ｂ）に示したように、内面に密着層１２４が形成された接続孔１２３内に、例えばタングステン（Ｗ）よりなる接続プラグ１２５を形成する。まず、例えば厚さ６００ｎｍのタングステン層を例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成膜する。成膜条件は、例えば、ＷＦ6 を流量４０ｓｃｃｍ、Ｈ2 を流量は４００ｓｃｃｍ、Ａｒを流量２２５０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ6 とＨ2 とＡｒとの混合雰囲気、成膜温度４５０℃とする。最後に、例えばマグネトロンＲＩＥ装置を用いたＲＩＥにより、タングステン層の全面エッチバックを行う。
【００１２】
このエッチバック工程は、接続プラグ１２５となるタングステン層のエッチングを行う第１ステップ、密着層１２４をエッチングする第２ステップ、およびオーバエッチングを行う第３ステップにより行われる。第１ステップのタングステン層のエッチングは、ＳＦ6 を流量１１０ｓｃｃｍ、Ａｒを流量９０ｓｃｃｍ、Ｈｅを流量５ｓｃｃｍで供給し、圧力４５．５ＰａのＳＦ6 とＡｒとＨｅとの混合雰囲気とし、ＲＦ電源により出力２７５Ｗで行う。第２ステップの密着層１２４のエッチングは、Ａｒを流量７５ｓｃｃｍ、Ｃｌ2 を流量５ｓｃｃｍで供給し、圧力６．５ＰａのＡｒとＣｌ2 との混合雰囲気とし、ＲＦ電源により出力２５０Ｗで行う。第３ステップのオーバーエッチングは、ＳＦ6 を流量２０ｓｃｃｍ、Ａｒを流量１０ｓｃｃｍ、Ｈｅを流量１ｓｃｃｍで供給し、圧力３２．５ＰａのＳＦ6 とＡｒとＨｅとの混合雰囲気とし、ＲＦ電源により出力７０Ｗで行う。
【００１３】
【発明が解決しようとする課題】
しかしながら、最近では受光部と周辺回路とを単にオンチップ化するだけでなく、オンチップ化されたＣＭＯＳイメージセンサでも高画質化，小型化および低消費電力化が求められるようになり、受光部（画素領域）の多画素化ないし微細化，および低消費電力化が必要とされている。例えば高画質化については、再生画像の画質劣化（白点欠陥や暗電流などによるいわゆる出力値の浮き）を抑制する目的で、ＭＯＳＦＥＴのゲート電極を多結晶シリコンよりなる単層構造としたＣＭＯＳイメージセンサが知られている。
【００１４】
しかしながら、多結晶シリコンの単層構造のゲート電極は、受光部においては再生画像の画質劣化を抑制する効果があるものの、周辺回路部においてはゲート電極が低抵抗化されず、高速動作，多機能化，低消費電力化などに限界が生じてしまう。周辺回路部のゲート電極を低抵抗化するためには、図２４および図２５を参照して説明したように、従来の汎用ＤＲＡＭ（Dynamic Random Access Memory），ロジック／ＤＲＡＭ混載デバイスなどのプロセスに倣って、ゲート電極に、多結晶シリコンとタングステンシリサイド（ＷＳｉ）膜との積層構造を採用することが考えられる。あるいは、ゲート電極に、昨今開発されているタングステン膜を使用したポリメタルゲート，ダマシン（Damascene ）ゲートを使用することも可能である。なお、ＣＣＤを用いた撮像装置に関しても、ゲート電極を多結晶シリコンとシリサイドとの積層構造とすることによりゲート電極が低抵抗化され、転送効率向上が可能となることが知られている（例えば、特開平５−１１４６１７号公報、特開平５−３１５５８８号公報）。
【００１５】
ただし、このようなゲート電極構造を受光部においても一律に採用すると、受光部において、多結晶シリコン単層構造のゲート電極により再生画像の画質劣化の抑制を図ることはできない。
【００１６】
つまり、従来のＣＭＯＳイメージセンサ開発においては、高画質化要求と周辺回路の機能向上の要請とが相反しており、一方のために他方を犠牲にする結果となっている。もちろん、受光部と周辺回路部とでゲート電極構造の造り分けを行い、例えば、受光部では多結晶シリコンの単層構造のゲート電極、周辺回路部では多結晶シリコン膜とタングステンシリサイド膜との積層構造のゲート電極を用いることができればそれに越したことはない。従来、受光部と周辺回路部とでゲート電極を造り分ける最も容易なプロセスは、例えば、以下のように行われている。
【００１７】
まず、図２６（Ａ）に示したように、基板１１１に素子分離膜１１２、ウェル領域１１３およびゲート絶縁膜１１４を形成し、基板１１１の全面に多結晶シリコン膜１１５とタングステンシリサイド膜１１６を順に成膜する。
【００１８】
次いで、図２６（Ｂ）に示したように、周辺回路部１１０Ｂをフォトレジスト膜１４１によりマスキングし、受光部１１０Ａのタングステンシリサイド膜１１６をエッチングする。
【００１９】
フォトレジスト膜１４１を除去した後、図２７（Ａ）に示したように、別のフォトレジスト膜１４２により受光部１１０Ａをマスキングし、周辺回路部１１０Ｂのタングステンシリサイド膜１１６，多結晶シリコン膜１１５およびゲート絶縁膜１１４を順にエッチングし、積層構造のゲート電極１１７Ｂを形成する。
【００２０】
フォトレジスト膜１４２を除去し、続いて、図２７（Ｂ）に示したように、さらに別のフォトレジスト層１４３により周辺回路部１１０Ｂをマスキングし、受光部１１０Ａの多結晶シリコン膜１１５をエッチングして、単層構造のゲート電極１１７Ａを形成する。なお、工程順としては、図２６（Ａ）の工程に続いて図２７（Ａ）に示したゲート電極１１７Ｂの形成を行い、その後、図２６（Ｂ）に示した受光部１１０Ａのタングステンシリサイド膜１１６のエッチングを行うようにしてもよい。
【００２１】
しかし、このような従来のゲート電極造り分けプロセスでは、図２６（Ｂ）に示した受光部１１０Ａのタングステンシリサイド膜１１６のエッチング工程において多結晶シリコン膜１１５が膜減りしてしまうという問題がある。これは、通常、タングステンシリサイド膜をエッチングする場合、素子分離膜１１２の段差を考慮するとともに画質向上のためにタングステンシリサイド膜１１６を完全にエッチングして除去する必要があるので、オーバーエッチングが必要となることによる。また、エッチングガスにＣｌ2 やＨＢｒ等のハロゲンガスを使用することから、シリコンに対する選択比が確保できず、多結晶シリコン膜１１５を所望の膜厚で均一に残すことが非常に困難となるからである。
【００２２】
さらに、上記のような従来のゲート電極造り分けプロセスでは、ゲート電極１１７Ａ，１１７Ｂがエッチングやレジスト剥離（アッシング）で使用するプラズマに何度も曝されてしまうことから、Ｐ2 ＩＤ（Plasma Process Induced Damage ）の影響によるゲート絶縁膜１１４の破壊など半導体素子の信頼性低下を招く虞もある。
【００２３】
なお、ＣＣＤを用いた撮像装置に関して、ＣＣＤを含む画素部とＭＯＳ素子を含む周辺回路部とでゲート電極の膜厚を変える製造プロセスが提案されている（例えば、特開平７−２１１８８３号公報、特に図４７参照）。この製造プロセスは、フォトレジストを用いたマスキングを用いる点では図２６および図２７と同様であるが、ゲート絶縁膜の破壊および多結晶シリコンの膜厚変化を防ぐため、シリコン窒化膜よりなる拡散・反応防止膜を設けるようにしている。
【００２４】
すなわち、まず、基板上に、第１のゲート絶縁膜、多結晶シリコンよりなる第１の電極材料膜、シリコン窒化膜よりなる拡散・反応防止膜を順に形成する。その後、これらの膜の画素部以外の部分をエッチングにより除去し、周辺回路部の基板を露出させて、熱酸化により周辺回路部に第２のゲート絶縁膜を形成する。さらに、基板全面に多結晶シリコンよりなる第２の電極材料膜を形成し、所望の形状にパターニングして、画素部および周辺回路部それぞれのゲート電極を形成する。これにより、画素部のゲート電極は、第１の電極材料膜と第２の電極材料膜との間にシリコン窒化膜よりなる拡散・反応防止膜を挿入した積層構造となる一方、周辺回路部のゲート電極は第２の電極材料膜のみの単層構造となり、画素部のゲート電極の膜厚を周辺回路部のゲート電極よりも大きくすることができる。
【００２５】
この製造プロセスでは、第１のゲート絶縁膜および第１の電極材料膜をシリコン窒化膜よりなる拡散・反応防止膜で覆うことにより、第２のゲート絶縁膜形成に伴う熱酸化工程，フォトレジスト塗布または除去，エッチング工程等に対して、第１のゲート絶縁膜および第１の電極材料膜（多結晶シリコン）の保護を図っている。しかしながら、このシリコン窒化膜は絶縁性であるので、第１の電極材料膜および第２の電極材料膜とを電気的に接続するための第３の電極材料膜の形成およびパターニングが必要になり、構成および工程が複雑になる。
【００２６】
このように、従来では、受光部と周辺回路部とにおいてゲート電極を単層、積層構造とそれぞれ造り分けすることは困難であり、昨今のＣＭＯＳイメージセンサの開発は画質向上か、あるいは周辺回路の性能向上か、どちらかを選択することを余儀なくされている。
【００２７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、同一基板上で受光部には単層構造のゲート電極、周辺回路部には積層構造のゲート電極を高精度で作製し、簡単な工程および構成で受光部の高画質化と周辺回路部の性能向上とを両立させることができるＭＯＳ型固体撮像装置およびその製造方法を提供することにある。
【００２８】
【課題を解決するための手段】
本発明によるＭＯＳ型固体撮像装置は、基板上にマトリクス状に配置された複数の光電変換素子、ならびに、この複数の光電変換素子の各々に対応して設けられるとともに単層構造のゲート電極およびこのゲート電極に対応する一対の不純物領域を有する第１のＭＯＳ電界効果トランジスタを備えた受光部と、少なくとも第１の層および第２の層を含む積層構造のゲート電極ならびにこのゲート電極に対応する他の一対の不純物領域を有する第２のＭＯＳ電界効果トランジスタを備えるとともに基板上の前記受光部の周辺に形成される周辺回路部と、第１のＭＯＳ電界効果トランジスタまたは第２のＭＯＳ電界効果トランジスタを電気的に分離するための素子分離膜と、周辺回路部および受光部を覆う絶縁膜と、受光部および周辺回路部と絶縁膜との間に設けられたシリコン窒化膜と、絶縁膜の素子分離膜に対応する位置に設けられ絶縁膜およびシリコン窒化膜を貫通する接続孔と、この接続孔内に形成されるとともに第２の層と同一の材料により構成された導電性接続層と、絶縁膜の前記第１の層に対応する位置に設けられ絶縁膜およびシリコン窒化膜を貫通するとともに内部に第２の層が形成された開口部とを備え、第１のＭＯＳ電界効果トランジスタのゲート電極と、第１の層とは、多結晶シリコンにより構成され、第２の層と、導電性接続層とは、多結晶シリコンまたは金属を含んで構成されているものである。導電性接続層としては、ＭＯＳ電界効果トランジスタのソースおよびドレインとなる不純物領域と上部金属配線層との接続プラグ、不純物領域上に裏打ちして不純物領域の低抵抗化を行う裏打ち配線（ＢＭＤ；Buried Metal Diffusion）、または不純物領域とワード線との間を結ぶ局所配線などが含まれる。受光部は複数のマイクロレンズおよび複数のカラーフィルタの少なくとも一方を備え、複数のマイクロレンズおよび複数のカラーフィルタは複数の光電変換素子の各々に対向するように配置されていることが好ましい。第１のＭＯＳ電界効果トランジスタのゲート電極と第２のＭＯＳ電界効果トランジスタの第１の層とは多結晶シリコンにより構成され、第２の層と導電性接続層とは多結晶シリコンまたは金属を含んで構成されていることが、受光部における画質向上と周辺回路部における高速動作および性能向上とを両立させるという観点から好ましい。
【００２９】
本発明によるＭＯＳ型固体撮像装置の製造方法は、基板上に、第１のＭＯＳ電界効果トランジスタのゲート電極と第２のＭＯＳ電界効果トランジスタのゲート電極の第１の層とを形成する工程と、第１のＭＯＳ電界効果トランジスタのゲート電極に対応する一対の不純物領域および第２のＭＯＳ電界効果トランジスタのゲート電極に対応する他の一対の不純物領域を形成することにより、第１のＭＯＳ電界効果トランジスタの一対の不純物領域の一方を兼ねる光電変換素子および第１のＭＯＳ電界効果トランジスタを含む受光部と第２の電界効果トランジスタを含む周辺回路部とを形成する工程と、周辺回路部および受光部を絶縁膜により覆う工程と、絶縁膜の所定の位置に絶縁膜を貫通する接続孔を形成するとともに、絶縁膜の第１の層に対応する位置に絶縁膜を貫通する開口部を形成する工程と、開口部内に第２のＭＯＳ電界効果トランジスタのゲート電極の第２の層を形成するとともに、接続孔内に第２の層と同一の材料により導電性接続層を形成する工程とを含むものである。
【００３０】
本発明によるＭＯＳ型固体撮像装置では、同一の基板上に受光部と周辺回路部が形成され、受光部の第１のＭＯＳ電界効果トランジスタのゲート電極は単層構造、周辺回路部の第２の電界効果トランジスタのゲート電極は少なくとも第１の層および第２の層を含む積層構造であり、第２の層と導電性接続層とは同一の材料により構成されているので、受光部と周辺回路部とでゲート電極の構造が異なるにもかかわらず材料、構成および製造工程が簡素化されている。また、第２の層は、受光部と周辺回路部とを覆う絶縁膜の第１の層に対応する位置に設けられ絶縁膜を貫通する開口部内に形成されるので、第１の層と第２の層との電気的接続のために別の層を追加して設ける必要はない。
【００３１】
本発明によるＭＯＳ型固体撮像装置の製造方法では、第１の電界効果トランジスタのゲート電極と第２の電界効果トランジスタの第１の層とを形成し、これらを絶縁膜により覆った後に、絶縁膜に接続孔および開口部を同時に形成し、この接続孔および開口部内に同一の材料により第２の層および導電性接続層を形成するようにしたので、第１の電界効果トランジスタの単層構造のゲート電極と第２の電界効果トランジスタの積層構造のゲート電極とを、簡単な工程で同一の基板上に造り分けることができる。また、第１の電界効果トランジスタのゲート電極が形成された後は絶縁膜により保護されるので、従来のようなタングステンシリサイド膜による膜減りの虞がなく、第１の電界効果トランジスタの単層構造のゲート電極を所望の膜厚で精度良く作製することができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３３】
［第１の実施の形態］
図２は、本発明の第１の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサの概略構成を表している。このＣＭＯＳイメージセンサ１０は、被写体の光情報を検出し電気信号として出力する光電変換素子としての複数のフォトダイオード１９を有する受光部１０Ａを備えており、この受光部１０Ａと周辺回路部１０Ｂとが同一の基板１１上にオンチップ化されている。受光部１０Ａのフォトダイオード１９は、基板１１上にマトリクス状に配置されている。これらのフォトダイオード１９は、白黒撮像の場合には各々１個の画素（ピクセル）を構成し、カラー撮像の場合には隣接する３個のフォトダイオード１９により１個の画素を構成している。周辺回路部１０Ｂは、例えば信号処理回路や駆動回路等を含んでおり、それぞれの回路は例えばＣＭＯＳ構造のＭＯＳＦＥＴにより構成されている。
【００３４】
また、図３に示したように、このＣＭＯＳイメージセンサ１０では、フォトダイオード１９の各々に対向するように、カラーフィルタ２６と、開口率向上のためのマイクロレンズ２７とが設けられている。カラーフィルタ２６は、例えば赤色フィルタ２６Ｒ，緑色フィルタ２６Ｇおよび青色フィルタ２６Ｂがモザイク状あるいはデルタ状に配置された構成を有している。また、各フォトダイオード１９の境界線に沿って、例えば黒色に染色された樹脂よりなる反射防止膜２８が設けられている。カラーフィルタ２６（２６Ｒ，２６Ｇ，２６Ｂ）および反射防止膜２８は、保護層２９により互いに隔てられている。マイクロレンズ２７の表面にはトップコート層３０が形成されている。なお、カラーフィルタ２６およびマイクロレンズ２７は、画質向上のため両方設けることが好ましいが、いずれか一方を設けてもよく、または両方とも省略してもよい。
【００３５】
図１は、受光部１０Ａの１個のフォトダイオード１９と、周辺回路部１０Ｂを構成する１個のＭＯＳＦＥＴとについて、その構造を対比して表した断面図である。なお、図１において二点鎖線の左側は受光部１０Ａ、右側は周辺回路部１０Ｂを表している。
【００３６】
受光部１０Ａのフォトダイオード１９の各々には、スイッチング素子としての第１のＭＯＳＦＥＴ２０Ａが接続されている。一方、周辺回路部１０Ｂは、第２のＭＯＳＦＥＴ２０Ｂにより構成されている。第１のＭＯＳＦＥＴ２０Ａおよび第２のＭＯＳＦＥＴ２０Ｂは同一の基板１１に形成されたウェル領域１３に形成されており、隣接する第１のＭＯＳＦＥＴ２０Ａおよび第２のＭＯＳＦＥＴ２０Ｂは、素子分離膜１２により互いに分離されている。基板１１は、半導体基板、例えばｎ型シリコン基板である。素子分離膜１２は、例えば厚さが２００ｎｍであり、熱酸化シリコンにより構成されている。
【００３７】
第１のＭＯＳＦＥＴ２０Ａは、例えば、単層構造を有するゲート電極１７Ａと、その両側に形成された一対の不純物領域１８Ａとを有している。フォトダイオード１９は、第１のＭＯＳＦＥＴ２０Ａの不純物領域１８Ａの一方であるソースを兼ねている。ゲート電極１７Ａは、例えば、リン（Ｐ）などの不純物を含む多結晶シリコンにより構成されており、厚さは例えば１００ｎｍである。なお、ゲート電極１７Ａと基板１１との間には、例えば厚さ８ｎｍのゲート絶縁膜１４が設けられている。
【００３８】
第２のＭＯＳＦＥＴ２０Ｂは、第１の層１７Ｂ１および第２の層１７Ｂ２の積層構造のゲート電極１７Ｂと、その両側に形成された一対の不純物領域１８Ｂとを有している。第１の層１７Ｂ１は、ゲート電極１７Ａと同様、例えば、リンなどの不純物を含む多結晶シリコンにより構成されている。
【００３９】
受光部１０Ａおよび周辺回路部１０Ｂは、例えば絶縁膜２２Ａ，２２Ｂにより覆われている。絶縁膜２２Ａ，２２Ｂは、例えば二酸化シリコンまたはＬＰ−ＴＥＯＳ（Low-Pressure Tetraethoxysilane）またはＢＰＳＧなどの酸化シリコン系材料により構成されている。絶縁膜２２Ａの厚さは例えば５００ｎｍであり、絶縁膜２２Ｂの厚さは例えば５００ｎｍである。なお、絶縁膜２２Ａ，２２Ｂの上には、図示しない上部配線層が配設されるとともに、図３に示したカラーフィルタ２６，マイクロレンズ２７，反射防止膜２８，トップコート層３０等が設けられるが、これらは図１では省略されている。
【００４０】
絶縁膜２２Ａの所定の位置、例えば素子分離膜１２の上には、絶縁膜２２Ａを貫通する接続孔２３が形成されている。また、絶縁膜２２Ａの第１の層１７Ｂ１に対応する位置には、絶縁膜２２Ａを貫通する開口部２３Ｂが設けられている。接続孔２３および開口部２３Ｂの内面は、密着層２４により覆われている。密着層２４は、例えばタングステン，窒化タングステン，チタンまたは窒化チタンのうち少なくとも１種により構成されている。
【００４１】
接続孔２３内には、例えば図示しない上部配線層との電気的接続をとるための接続プラグとして、導電性接続層２５が形成されている。開口部２３Ｂ内には、ゲート電極１７Ｂの第２の層１７Ｂ２が形成されている。導電性接続層２５と、第２の層１７Ｂ２とは、同一の材料により構成されており、例えば、多結晶シリコンまたは金属を含んで構成されている。より具体的には、リンなどの不純物を含む多結晶シリコン，タングステンシリサイドあるいはタングステン，またはこれらの複合膜により構成されている。
【００４２】
次に、図４ないし図８、ならびに先に説明した図１および図３を参照して、ＣＭＯＳイメージセンサ１０の製造方法について説明する。
【００４３】
まず、図４（Ａ）に示したように、例えばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＬＯＣＯＳ（Local Oxidation of Silicon）技術により、例えば熱酸化シリコンよりなる例えば厚さ２００ｎｍの素子分離膜１２を形成する。その後、素子分離膜１２をマスクとした不純物注入によりウェル領域１３を形成する。不純物としては例えばＢ+ イオンを用い、例えば注入エネルギー８５０ｋｅｖ、ドーズ量５×１０12ｉｏｎｓ／ｃｍ2 で拡散させる。
【００４４】
次いで、図４（Ｂ）に示したように、基板１１の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ８ｎｍのゲート絶縁膜１４を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ１００ｎｍの多結晶シリコン膜１５を成膜する。
【００４５】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極１７Ａ，１７Ｂのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜１４を選択的に除去し、図５（Ａ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ（Transformer Coupled Plasma；登録商標）型エッチング装置を用い、Ｃｌ2 を流量７０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ2 を流量１０ｓｃｃｍで供給し、圧力１Ｐａ（７．５ｍＴｏｒｒ）のＣｌ2 とＨＢｒとＯ2 との混合雰囲気とし、３００Ｗの出力にて行う。終点検出（ＥＰＤ）後、さらに３０％のオーバーエッチングを行う。
【００４６】
その後、図５（Ａ）に示したように、不純物の選択的注入により、不純物領域１８Ａ，１８Ｂを形成する。これにより、受光部１０Ａにはフォトダイオード１９およびこのフォトダイオード１９のスイッチング素子としてのＭＯＳＦＥＴ２０Ａを形成するとともに、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａの不純物領域１８Ａの一方であるソースを兼ねる。不純物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2 ）などを用いる。
【００４７】
さらに、図５（Ｂ）に示したように、基板１１の全面を被覆するように、例えば厚さ５５０ｎｍのＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａと、例えば厚さ３５０ｎｍのＢＰＳＧよりなる絶縁膜２２Ｃとを、例えばＣＶＤ法により成膜し、リフロー処理を行う。絶縁膜２２Ａの形成は、例えば、Ｎ2 流量５０ｍｇ／分、ＴＥＯＳ流量１３０ｍｇ／分、５０Ｐａ、７００℃の条件にて行う。絶縁膜２２Ｃの形成は、例えば、Ｏ3 流量７２０ｍｇ／分、リン流量１２０ｍｇ／分、ホウ素流量９０ｍｇ／分、常圧、５２０℃の条件にて行う。また、リフロー処理は、例えば窒素（Ｎ2 ）雰囲気中において８５０℃で１０分間行う。
【００４８】
続いて、図６（Ａ）に示したように、ＣＭＰにより例えば４００ｎｍ研磨し、絶縁膜２２Ａの表面を平坦化する。このＣＭＰ工程は、研磨液としてシリカ粒子を１４重量％含むＫＯＨ水溶液を用い、この研磨液を１５０ｍｌ／分の流量で供給しつつ、研磨プレートを回転数２０ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、５００ｇｆ／ｃｍ2 の研磨圧力にて行う。
【００４９】
次いで、図６（Ｂ）に示したように、平坦化された絶縁膜２２Ａの上にフォトレジスト層４１を形成し、このフォトレジスト層４１を接続孔２３および開口部２３Ｂのパターンに従って選択的に除去する。パターニングされたフォトレジスト層４１をマスクとして、例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、絶縁膜２２Ａをエッチング除去する。こうして、絶縁膜２２Ａの所定の位置、例えば素子分離膜１２の上に、絶縁膜２２Ａを貫通する接続孔２３を形成するとともに、第１の層１７Ｂ１に対応する位置に絶縁膜２２Ａを貫通する開口部２３Ｂを形成する。
【００５０】
なお、絶縁膜２２Ａのエッチングによる接続孔２３および開口部２３Ｂの形成は、本出願人と同一出願人が先に出願した方法（詳細は、特開平１１−２８８９２３号公報参照）により行うことができる。具体的には、絶縁膜２２Ａのエッチングは、例えば、Ｃ4 Ｆ8 を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ2 を流量５ｓｃｃｍで供給し、圧力５．３ＰａのＣ4 Ｆ8 とＣＯとＡｒとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【００５１】
その後、図７（Ａ）に示したように、フォトレジスト層４１を除去し、接続孔２３および開口部２３Ｂの内面および基板１１の表面全体を覆うように、密着層２４を例えばスパッタ法により成膜する。密着層２４の形成は、例えば以下のようにして行うことができる。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、３００℃の条件にて、例えば厚さ３０ｎｍのチタン層を形成する。次に、例えば、Ｎ2 を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ2 とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばＮ2 雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間ランプアニール処理を行う。
【００５２】
その後、図７（Ｂ）に示したように、例えばタングステンよりなる例えば厚さ６００ｎｍの第２の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成膜し、内面に密着層２４が形成された接続孔２３および開口部２３Ｂを埋め込むとともに基板１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２と同一の材料により構成されているので、導電性接続層２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うことができる。成膜条件は、例えば、ＷＦ6 を流量４０ｓｃｃｍ、Ｈ2 を流量４００ｓｃｃｍ、Ａｒを流量２２５０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ6 とＨ2 とＡｒとの混合雰囲気、成膜温度４５０℃とする。
【００５３】
続いて、図８（Ａ）に示したように、例えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面を露出させる。これにより、接続孔２３内には導電性接続層２５が残るとともに、開口部２３Ｂ内には第２の層１７Ｂ２が形成される。このＣＭＰ工程は、研磨液として例えばＳＳＷ２０００（商品名）およびＨ2 Ｏ2 水溶液を混合したものを用い、この研磨液を１５０ｍｌ／分の流量で滴下しつつ、研磨プレートを回転数１６ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ2 として行い、研磨量としては終点検出（ＥＰＤ）後、さらに１０％のオーバー研磨を行う。
【００５４】
さらに、図８（Ｂ）に示したように、開口部２３Ｂ以外をフォトレジスト層４２により覆い、導電性接続層２５および密着層２４のエッチバックを行い、導電性接続層２５の厚みと第２の層１７Ｂ２の厚みとを同一にする。このように導電性接続層２５と第２の層１７Ｂ２との厚みを揃えるのは、第２の層１７Ｂ２の厚みが変わると抵抗値も変わるので、素子特性のばらつきを抑えるために厚みを揃える必要があるからである。このエッチバック工程は、導電性接続層２５のエッチングを行う第１ステップと、密着層２４をエッチングする第２ステップとにより行われる。第１ステップの導電性接続層２５のエッチングは、ＳＦ6 を流量１１０ｓｃｃｍ、Ａｒを流量９０ｓｃｃｍ、Ｈｅを流量５ｓｃｃｍで供給し、圧力４５．５ＰａのＳＦ6 とＡｒとＨｅとの混合雰囲気とし、ＲＦ電源により出力２７５Ｗの条件で行う。この第１ステップでの導電性接続層２５のエッチング量は例えば１００ｎｍとする。第２ステップの密着層２４のエッチングは、Ａｒを流量７５ｓｃｃｍ、Ｃｌ2 を流量５ｓｃｃｍで供給し、圧力６．５ＰａのＡｒとＣｌ2 との混合雰囲気とし、ＲＦ電源により出力２５０Ｗで行う。
【００５５】
これにより、図８（Ｂ）に示したように、開口部２３Ｂ内に第２の層１７Ｂ２が形成される。これにより、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単層構造として形成するとともに、第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として形成することができる。
【００５６】
その後、フォトレジスト層４２を除去し、図１に示したように、例えばＴＥＯＳなどの酸化シリコン系材料よりなる例えば厚さ５００ｎｍの絶縁膜２２Ｂを形成し、図示しない上部配線層を形成する。さらに、図３に示したように、保護層２９，反射防止膜２８，カラーフィルタ２６，マイクロレンズ２７およびトップコート層３０を配設する。こうして、ＣＭＯＳイメージセンサ１０が完成する。
【００５７】
このように、本実施の形態では、同一の基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成することにより小型化および軽量化が促進されることは勿論であるが、そればかりでなく、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造であり、第２の層１７Ｂ２と導電性接続層２５とは同一の材料により構成されているので、ゲート電極１７Ａ，１７Ｂの構造が異なるにもかかわらず材料、構成および製造工程が簡素化されている。さらにまた、ゲート電極１７Ｂの第２の層１７Ｂ２は、絶縁膜２２Ａの第１の層１７Ｂ１に対応する位置に設けられるとともに絶縁膜２２Ａを貫通する開口部２３Ｂ内に形成されるので、第１の層１７Ｂ１と第２の層１７Ｂ２との間には絶縁膜２２Ａは介在せず、第１の層１７Ｂ１と第２の層１７Ｂ２との電気的接続のために別の層を追加して設ける必要はない。
【００５８】
また、本実施の形態では、各フォトダイオード１９に対向するようカラーフィルタ２６およびマイクロレンズ２７を配設したので、白黒撮像だけでなくカラー撮像が可能となるとともに、開口率を向上させることができる。
【００５９】
さらに、本実施の形態では、受光部１０Ａでは、ゲート電極１７Ａを多結晶シリコン層の単層構造としたことにより、白点欠陥や暗電流などによるいわゆる出力値の浮きを防止し、再生画像の画質を向上させることができるとともに、周辺回路部１０Ｂでは、ゲート電極１７Ｂが、多結晶シリコンよりなる第１の層１７Ｂ１と、例えばタングステンなどの金属を含んで構成された第２の層１７Ｂ２との積層構造となっているので、ゲート電極１７Ｂが低抵抗化され、周辺回路部１０Ｂの高速動作，低消費電力化および機能向上を図ることができる。
【００６０】
さらに、本実施の形態では、まず第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａと第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１とを形成し、これらを絶縁膜２２Ａにより覆った後に、絶縁膜２２Ａに接続孔２３および開口部２３Ｂを同時に形成し、この接続孔２３および開口部２３Ｂ内に同一の材料により第２の層１７Ｂ２および導電性接続層２５を形成するようにしたので、簡単な工程で単層構造のゲート電極１７Ａと積層構造のゲート電極１７Ｂとを同一の基板１１上に造り分けることができ、導電性接続層も第２の層と同時に形成することができる。また、ゲート電極１７Ａが形成された後は絶縁膜２２Ａにより保護されるので、従来のようなタングステンシリサイド膜のエッチングによる膜減りの虞がなく、単層構造のゲート電極１７Ａを所望の膜厚で精度良く作製することができる。
【００６１】
加えて、第２の層１７Ｂ２の形成の際にはＣＭＰ法およびエッチバック法を用いたので、いったんＣＭＰ法で平坦化し、絶縁膜２２Ａの表面を基準として第２の層１７Ｂ２および導電性接続層２５の厚みを決め、さらに第２の層１７Ｂ２のみ別マスクを用いてエッチングすることにより、第２の層１７Ｂ２および導電性接続層２５の厚みを揃えることができる。したがって、エッチバック法のみによる場合と異なり、第２の層１７Ｂ２と導電性接続層２５との厚みのばらつきを避けることができる。
【００６２】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサについて、図９ないし図１３を参照して説明する。本実施の形態に係るＣＭＯＳイメージセンサは、素子分離膜１２をＳＴＩ（Shallow Trench Isolation）により形成したことにおいて第１の実施の形態に係るＣＭＯＳイメージセンサ１０と異なっており、その他は、第１の実施の形態と同一の構成、作用および効果を有している。よって、同一の構成要素には同一の符号を付し、ここではその詳細な説明を省略する。
【００６３】
図９は、本実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサにおいて、受光部１０Ａの１個のフォトダイオード１９およびこれに対応する第１のＭＯＳＦＥＴ２０Ａと、周辺回路部１０Ｂを構成する第２のＭＯＳＦＥＴ２０Ｂとについて、その構造を対比して表した断面図である。上述したように、素子分離膜１２はＳＴＩにより形成され、その深さは例えば３００ｎｍとなっている。これ以外の構成要素および材料は第１の実施の形態において図１を参照して説明したのと同様であるので、図９において図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。なお、絶縁膜２２Ａ，２２Ｂの上には、第１の実施の形態と同様に、図示しない上部配線層が配設されるとともに、図３に示したカラーフィルタ２６，マイクロレンズ２７，反射防止膜２８，トップコート層３０等が設けられるが、これらは図９では省略されている。
【００６４】
次に、図１０ないし図１３を参照して、図９に示したＣＭＯＳイメージセンサの製造方法について説明する。
【００６５】
まず、図１０（Ａ）に示したように、例えばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＳＴＩにより、深さ３００ｎｍの素子分離膜１２を形成する。その後、不純物注入によりウェル領域１３を形成する。不純物としては例えばＢ+ イオンを用い、例えば注入エネルギー８５０ｋｅｖ、ドーズ量５×１０12ｉｏｎｓ／ｃｍ2 の条件で拡散させる。さらに、基板１１の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ８ｎｍのゲート絶縁膜１４を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ１００ｎｍの多結晶シリコン膜１５を成膜する。
【００６６】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極１７Ａ，１７Ｂのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜１４を選択的に除去し、図１０（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ（登録商標）型エッチング装置を用い、Ｃｌ2 を流量７０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ2 を流量１０ｓｃｃｍで供給し、圧力１ＰａのＣｌ2 とＨＢｒとＯ2 との混合雰囲気とし、３００Ｗの出力にて行う。終点検出（ＥＰＤ）後、さらに３０％のオーバーエッチングを行う。
【００６７】
その後、図１０（Ｂ）に示したように、不純物の選択的注入により、不純物領域１８Ａ，１８Ｂを形成する。これにより、受光部１０Ａにはフォトダイオード１９およびこのフォトダイオード１９のスイッチング素子としてのＭＯＳＦＥＴ２０Ａを形成するとともに、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａの不純物領域１８Ａの一方であるソースを兼ねる。不純物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2 ）などを用いる。
【００６８】
さらに、図１１に示したように、基板１１の全面を被覆するように、例えばＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａを、例えばＣＶＤ法により厚さ例えば５５０ｎｍで成膜し、リフロー処理を行った後、ＣＭＰ法により平坦化する。絶縁膜２２Ａの形成条件は、第１の実施の形態と同様とすることができる。また、リフロー処理は、例えば窒素（Ｎ2 ）雰囲気中において８５０℃で１０分間行う。続いてＣＭＰ工程は、研磨液としてシリカ粒子を１４重量％含むＫＯＨ水溶液を用い、この研磨液を１５０ｍｌ／分の流量で供給しつつ、研磨プレートを回転数２０ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、５００ｇｆ／ｃｍ2 の研磨圧力にて行う。研磨量は例えば４００ｎｍとする。
【００６９】
次いで、図１２（Ａ）に示したように、平坦化された絶縁膜２２Ａの上にフォトレジスト層４１を形成し、このフォトレジスト層４１を接続孔２３および開口部２３Ｂのパターンに従って選択的に除去する。パターニングされたフォトレジスト層４１をマスクとして、例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、絶縁膜２２Ａをエッチング除去する。こうして、絶縁膜２２Ａの所定の位置、例えば素子分離膜１２の上に、絶縁膜２２Ａを貫通する接続孔２３を形成するとともに、第１の層１７Ｂ１に対応する位置に絶縁膜２２Ａを貫通する開口部２３Ｂを形成する。
【００７０】
絶縁膜２２Ａのエッチングは、例えば、Ｃ4 Ｆ8 を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ2 を流量５ｓｃｃｍで供給し、圧力５．３ＰａのＣ4 Ｆ8 とＣＯとＡｒとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【００７１】
その後、図１２（Ｂ）に示したように、フォトレジスト層４１を除去し、接続孔２３および開口部２３Ｂの内面および基板１１の表面全体を覆うように、密着層２４を例えばスパッタ法により成膜する。密着層２４の形成は、例えば以下のようにして行うことができる。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、３００℃にて、例えば厚さ３０ｎｍのチタン層を形成する。次に、例えば、Ｎ2 を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ2 とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばＮ2 雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間ランプアニール処理を行う。
【００７２】
その後、図１３（Ａ）に示したように、例えばタングステンよりなる例えば厚さ６００ｎｍの第２の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成膜し、内面に密着層２４が形成された接続孔２３および開口部２３Ｂを埋め込むとともに基板１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２と同一の材料により構成されているので、導電性接続層２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うことができる。成膜条件は、例えば、ＷＦ6 を流量４０ｓｃｃｍ、Ｈ2 を流量４００ｓｃｃｍ、Ａｒを流量２２５０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ6 とＨ2 とＡｒとの混合雰囲気、成膜温度４５０℃とする。
【００７３】
続いて、図１３（Ｂ）に示したように、例えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面を露出させる。これにより、接続孔２３内には導電性接続層２５が残るとともに、開口部２３Ｂ内には第２の層１７Ｂ２が形成される。このＣＭＰ工程は、研磨液として例えばＳＳＷ２０００（商品名）およびＨ2 Ｏ2 水溶液を混合したものを用い、この研磨液を１５０ｍｌ／分の流量で滴下しつつ、研磨プレートを回転数１６ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ2 として行い、研磨量としては終点検出（ＥＰＤ）後、さらに１０％のオーバー研磨を行う。
【００７４】
これにより、図１３（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単層構造として形成するとともに、第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として形成することができる。
【００７５】
その後、図９に示したように、例えばＴＥＯＳなどの酸化シリコン系材料よりなる絶縁膜２２Ｂを形成し、図示しない上部配線層を形成する。さらに、図３に示したように、保護層２９，反射防止膜２８，カラーフィルタ２６，マイクロレンズ２７およびトップコート層３０を配設する。こうして、本実施の形態に係るＣＭＯＳイメージセンサが完成する。
【００７６】
このように、本実施の形態では、ＳＴＩにより素子分離膜１２を形成した場合であっても、同一の基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成し、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として造り分けることができ、しかも第２の層１７Ｂ２と同時に導電性接続層２５も形成することができる。よって、第１の実施の形態と同様の優れた効果を得ることができる。
【００７７】
また、本実施の形態では、ＳＴＩによる素子分離膜１２上に接続孔２３を設け、その内部に導電性接続層２５を形成しているので、ＣＭＰ法により研磨するだけで導電性接続層２５と第２の層１７Ｂ２とを同一の厚みで形成することができ、第１の実施の形態と異なり、エッチバック工程は不要となる。
【００７８】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサについて、図１４ないし図１８を参照して説明する。本実施の形態に係るＣＭＯＳイメージセンサは、素子分離膜１２をＳＴＩ（Shallow Trench Isolation）により形成したことに関しては第２の実施の形態と同様であるが、素子分離膜１２上だけでなく不純物領域１８Ａ，１８Ｂ上にも接続孔２３を設けてその内部に導電性接続層２５を形成したこと、ならびに、接続孔２３および開口部２３Ｂを形成する際のエッチングのストッパー膜としてシリコン窒化膜（Ｓｉ3 Ｎ4 膜）２１を形成したことにおいて第２の実施の形態に係るＣＭＯＳイメージセンサと異なっており、その他は、第２の実施の形態と同一の構成、作用および効果を有している。よって、同一の構成要素には同一の符号を付し、ここではその詳細な説明を省略する。
【００７９】
図１４は、本実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサにおいて、受光部１０Ａの１個のフォトダイオード１９およびこれに対応する第１のＭＯＳＦＥＴ２０Ａと、周辺回路部１０Ｂを構成する第２のＭＯＳＦＥＴ２０Ｂとについて、その構造を対比して表した断面図である。上述したように、素子分離膜１２はＳＴＩにより形成され、その深さは例えば３００ｎｍとなっている。また、素子分離膜１２上だけでなく不純物領域１８Ａ，１８Ｂ上にも接続孔２３が設けられ、その接続孔２３の内部には導電性接続層２５が形成されている。基板１１およびゲート電極１７Ａの表面には、接続孔２３および開口部２３Ｂを形成する際のエッチングのストッパー膜として、シリコン窒化膜２１が形成されている。
【００８０】
これ以外の構成要素および材料は第１の実施の形態において図１を参照して説明したのと同様であるので、図１４において図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。なお、絶縁膜２２Ａ，２２Ｂの上には、第１の実施の形態と同様に、図示しない上部配線層が配設されるとともに、図３に示したカラーフィルタ２６，マイクロレンズ２７，反射防止膜２８，トップコート層３０等が設けられるが、これらは図１４では省略されている。
【００８１】
次に、図１５ないし図１８を参照して、図１４に示したＣＭＯＳイメージセンサの製造方法について説明する。
【００８２】
まず、図１５（Ａ）に示したように、例えばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＳＴＩにより、深さ３００ｎｍの素子分離膜１２を形成する。その後、不純物注入によりウェル領域１３を形成する。不純物としては例えばＢ+ イオンを用い、例えば注入エネルギー８５０ｋｅｖ、ドーズ量５×１０12ｉｏｎｓ／ｃｍ2 で拡散させる。さらに、基板１１の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ８ｎｍのゲート絶縁膜１４を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ１００ｎｍの多結晶シリコン膜１５を成膜する。
【００８３】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極１７Ａ，１７Ｂのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜１４を選択的に除去し、図１５（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ（登録商標）型エッチング装置を用い、Ｃｌ2 を流量７０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ2 を流量１０ｓｃｃｍで供給し、圧力１ＰａのＣｌ2 とＨＢｒとＯ2 との混合雰囲気とし、３００Ｗの出力にて行う。終点検出（ＥＰＤ）後、さらに３０％のオーバーエッチングを行う。
【００８４】
その後、図１５（Ｂ）に示したように、不純物の選択的注入により、不純物領域１８Ａ，１８Ｂを形成する。これにより、受光部１０Ａにはフォトダイオード１９およびこのフォトダイオード１９のスイッチング素子としてのＭＯＳＦＥＴ２０Ａを形成するとともに、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａの不純物領域１８Ａの一方であるソースを兼ねる。不純物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2 ）などを用いる。
【００８５】
さらに、図１６に示したように、基板１１の全面を被覆するように、例えば５０ｎｍの厚さのシリコン窒化膜２１を、例えば減圧ＣＶＤ法により成膜する。シリコン窒化膜２１の形成は、基板１１を７６０℃の温度に加熱し、ＳｉＨ2 Ｃｌ2 を流量５０ｓｃｃｍ、ＮＨ3 を流量２００ｓｃｃｍ、Ｎ2 を流量２００ｓｃｃｍでそれぞれ供給し、圧力７０ＰａのＳｉＨ2 Ｃｌ2 とＮＨ3 とＮ2 との混合雰囲気にて行う。次いで、例えばＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａを、例えばＣＶＤ法により厚さ例えば５５０ｎｍで成膜し、リフロー処理を行った後、ＣＭＰ法により平坦化する。絶縁膜２２Ａの形成条件は第１の実施の形態と同様とすることができる。また、リフロー処理は、例えばＮ2 雰囲気中において８５０℃で１０分間行う。続いてＣＭＰ工程は、研磨液としてシリカ粒子を１４重量％含むＫＯＨ水溶液を用い、この研磨液を１５０ｍｌ／分の流量で供給しつつ、研磨プレートを回転数２０ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、５００ｇｆ／ｃｍ2 の研磨圧力にて行う。研磨量は例えば４００ｎｍとする。
【００８６】
次いで、図１７（Ａ）に示したように、平坦化された絶縁膜２２Ａの上にフォトレジスト層４１を形成し、このフォトレジスト層４１を接続孔２３および開口部２３Ｂのパターンに従って選択的に除去する。パターニングされたフォトレジスト層４１をマスクとして、例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、絶縁膜２２Ａおよびシリコン窒化膜２１を順にエッチング除去する。こうして、絶縁膜２２Ａの所定の位置、例えば素子分離膜１２および不純物領域１８Ａ，１８Ｂの上に、絶縁膜２２Ａを貫通する接続孔２３を形成するとともに、第１の層１７Ｂ１に対応する位置に絶縁膜２２Ａを貫通する開口部２３Ｂを形成する。
【００８７】
絶縁膜２２Ａのエッチングは、例えば、Ｃ4 Ｆ8 を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ2 を流量５ｓｃｃｍで供給し、圧力５．３ＰａのＣ4 Ｆ8 とＣＯとＡｒとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【００８８】
次いで、シリコン窒化膜２１のエッチングは、例えば、ＣＨＦ3 を流量４０ｓｃｃｍ、ＣＯを流量１６０ｓｃｃｍ、Ｏ2 を流量１４ｓｃｃｍでそれぞれ供給し、圧力５．３ＰａのＣＨＦ3 とＣＯとＯ2 との混合雰囲気とし、ＲＦ電源により１０００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【００８９】
その後、図１７（Ｂ）に示したように、フォトレジスト層４１を除去し、接続孔２３および開口部２３Ｂの内面および基板１１の表面全体を覆うように、密着層２４を例えばスパッタ法により成膜する。密着層２４の形成は、例えば以下のようにして行うことができる。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、３００℃にて、例えば厚さ３０ｎｍのチタン層を形成する。次に、例えば、Ｎ2 を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ2 とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばＮ2 雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間ランプアニール処理を行う。
【００９０】
その後、図１８（Ａ）に示したように、例えばタングステンよりなる例えば厚さ６００ｎｍの第２の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成膜し、内面に密着層２４が形成された接続孔２３および開口部２３Ｂを埋め込むとともに基板１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２と同一の材料により構成されているので、導電性接続層２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うことができる。成膜条件は、例えば、ＷＦ6 を流量４０ｓｃｃｍ、Ｈ2 を流量４００ｓｃｃｍ、Ａｒを流量２２５０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ6 とＨ2 とＡｒとの混合雰囲気、成膜温度４５０℃とする。
【００９１】
続いて、図１８（Ｂ）に示したように、例えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面を露出させる。これにより、接続孔２３内には導電性接続層２５が残るとともに、開口部２３Ｂ内には第２の層１７Ｂ２が形成される。このＣＭＰ工程は、研磨液として例えばＳＳＷ２０００（商品名）およびＨ2 Ｏ2 水溶液を混合したものを用い、この研磨液を１５０ｍｌ／分の流量で滴下しつつ、研磨プレートを回転数１６ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ2 として行い、研磨量としては終点検出（ＥＰＤ）後、さらに１０％のオーバー研磨を行う。
【００９２】
これにより、図１８（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単層構造として形成するとともに、第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として形成することができる。
【００９３】
その後、図１４に示したように、例えばＴＥＯＳなどの酸化シリコン系材料よりなる絶縁膜２２Ｂを形成し、図示しない上部配線層を形成する。さらに、図３に示したように、保護層２９，反射防止膜２８，カラーフィルタ２６，マイクロレンズ２７およびトップコート層３０を配設する。こうして、本実施の形態に係るＣＭＯＳイメージセンサが完成する。
【００９４】
このように、本実施の形態では、ＳＴＩにより素子分離膜１２を形成した場合であっても、同一の基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成し、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として造り分けることができ、しかも第２の層１７Ｂ２と同時に導電性接続層２５をも形成することができる。よって、第１および第２の実施の形態と同様の優れた効果を得ることができる。
【００９５】
また、本実施の形態では、ＳＴＩによる素子分離膜１２上に導電性接続層２５を設けているので、導電性接続層２５をＣＭＰ法により研磨するだけで導電性接続層２５と第２の層１７Ｂ２とを同一の厚みで形成することができ、第１の実施の形態と異なり、エッチバック工程は不要となる。
【００９６】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサについて、図１９ないし図２３を参照して説明する。本実施の形態に係るＣＭＯＳイメージセンサは、導電性接続層２５として、不純物領域１８Ａ上に設けられた局所配線２５Ａが形成されていることにおいて第３の実施の形態に係るＣＭＯＳイメージセンサと異なっており、その他は、第３の実施の形態と同一の構成、作用および効果を有している。よって、同一の構成要素には同一の符号を付し、ここではその詳細な説明を省略する。
【００９７】
図１９は、本実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサにおいて、受光部１０Ａの１個のフォトダイオード１９およびこれに対応する第１のＭＯＳＦＥＴ２０Ａと、周辺回路部１０Ｂを構成する第２のＭＯＳＦＥＴ２０Ｂとについて、その構造を対比して表した断面図である。上述したように、素子分離膜１２はＳＴＩにより形成され、その深さは例えば３００ｎｍとなっている。また、素子分離膜１２上だけでなく不純物領域１８Ａ，１８Ｂ上にも接続孔２３が設けられ、その接続孔２３の内部には導電性接続層２５が形成されている。不純物領域１８Ａ上に形成された導電性接続層２５は、不純物領域１８Ａと図示しないワード線との間の局所配線２５Ａとして機能するものである。基板１１およびゲート電極１７Ａの表面には、接続孔２３および開口部２３Ｂを形成する際のエッチングのストッパー膜として、シリコン窒化膜２１が形成されている。
【００９８】
これ以外の構成要素および材料は第１の実施の形態において図１を参照して説明したのと同様であるので、図１９において図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。なお、絶縁膜２２Ａ，２２Ｂの上には、第１の実施の形態と同様に、図示しない上部配線層が配設されるとともに、図３に示したカラーフィルタ２６，マイクロレンズ２７，反射防止膜２８，トップコート層３０等が設けられるが、これらは図１９では省略されている。
【００９９】
次に、図２０ないし図２３を参照して、図１９に示したＣＭＯＳイメージセンサの製造方法について説明する。
【０１００】
まず、図２０（Ａ）に示したように、例えばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＳＴＩにより、深さ３００ｎｍの素子分離膜１２を形成する。その後、不純物注入によりウェル領域１３を形成する。不純物としては例えばＢ+ イオンを用い、例えば注入エネルギー８５０ｋｅｖ、ドーズ量５×１０12ｉｏｎｓ／ｃｍ2 の条件で拡散させる。さらに、基板１１の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ８ｎｍのゲート絶縁膜１４を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ１００ｎｍの多結晶シリコン膜１５を成膜する。
【０１０１】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極１７Ａ，１７Ｂのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜１４を選択的に除去し、図２０（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ（登録商標）型エッチング装置を用い、Ｃｌ2 を流量７０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ2 を流量１０ｓｃｃｍで供給し、圧力１ＰａのＣｌ2 とＨＢｒとＯ2 との混合雰囲気とし、３００Ｗの出力にて行う。終点検出（ＥＰＤ）後、さらに３０％のオーバーエッチングを行う。
【０１０２】
その後、図２０（Ｂ）に示したように、不純物の選択的注入により、不純物領域１８Ａ，１８Ｂを形成する。これにより、受光部１０Ａにはフォトダイオード１９およびこのフォトダイオード１９のスイッチング素子としてのＭＯＳＦＥＴ２０Ａを形成するとともに、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａの不純物領域１８Ａの一方であるソースを兼ねる。不純物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2 ）などを用いる。
【０１０３】
さらに、図２１に示したように、基板１１の全面を被覆するように、例えば５０ｎｍの厚さのシリコン窒化膜２１を、例えば減圧ＣＶＤ法により成膜する。シリコン窒化膜２１の形成は、基板１１を７６０℃の温度に加熱し、ＳｉＨ2 Ｃｌ2 を流量５０ｓｃｃｍ、ＮＨ3 を流量２００ｓｃｃｍ、Ｎ2 を流量２００ｓｃｃｍでそれぞれ供給し、圧力７０ＰａのＳｉＨ2 Ｃｌ2 とＮＨ3 とＮ2 との混合雰囲気にて行う。次いで、例えばＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａを、例えばＣＶＤ法により厚さ例えば５５０ｎｍで成膜し、リフロー処理を行った後、ＣＭＰ法により平坦化する。絶縁膜２２Ａの形成条件は第１の実施の形態と同様とすることができる。また、リフロー処理は、例えばＮ2 雰囲気中において８５０℃で１０分間行う。続いてＣＭＰ工程は、研磨液としてシリカ粒子を１４重量％含むＫＯＨ水溶液を用い、この研磨液を１５０ｍｌ／分の流量で供給しつつ、研磨プレートを回転数２０ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、５００ｇｆ／ｃｍ2 の研磨圧力にて行う。研磨量は例えば４００ｎｍとする。
【０１０４】
次いで、図２２（Ａ）に示したように、平坦化された絶縁膜２２Ａの上にフォトレジスト層４１を形成し、このフォトレジスト層４１を接続孔２３および開口部２３Ｂのパターンに従って選択的に除去する。パターニングされたフォトレジスト層４１をマスクとして、例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、絶縁膜２２Ａおよびシリコン窒化膜２１を順にエッチング除去する。こうして、絶縁膜２２Ａの所定の位置、例えば素子分離膜１２および不純物領域１８Ａ，１８Ｂの上に、絶縁膜２２Ａを貫通する接続孔２３を形成するとともに、第１の層１７Ｂ１に対応する位置に絶縁膜２２Ａを貫通する開口部２３Ｂを形成する。このとき、不純物領域１８Ａ上の接続孔２３は、局所配線２５Ａに対応する形状となるように形成する。
【０１０５】
絶縁膜２２Ａのエッチングは、例えば、Ｃ4 Ｆ8 を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ2 を流量５ｓｃｃｍで供給し、圧力５．３ＰａのＣ4 Ｆ8 とＣＯとＡｒとＯ2 との混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【０１０６】
次いで、シリコン窒化膜２１のエッチングは、例えば、ＣＨＦ3 を流量４０ｓｃｃｍ、ＣＯを流量１６０ｓｃｃｍ、Ｏ2 を流量１４ｓｃｃｍでそれぞれ供給し、圧力５．３ＰａのＣＨＦ3 とＣＯとＯ2 との混合雰囲気とし、ＲＦ電源により１０００Ｗの出力にて電圧を印加し、オーバーエッチ率２０％にて行う。
【０１０７】
その後、図２２（Ｂ）に示したように、フォトレジスト層４１を除去し、接続孔２３および開口部２３Ｂの内面および基板１１の表面全体を覆うように、密着層２４を例えばスパッタ法により成膜する。密着層２４の形成は、例えば以下のようにして行うことができる。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、３００℃にて、例えば厚さ３０ｎｍのチタン層を形成する。次に、例えば、Ｎ2 を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ2 とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばＮ2 雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間ランプアニール処理を行う。
【０１０８】
その後、図２３（Ａ）に示したように、例えばタングステンよりなる例えば厚さ６００ｎｍの第２の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成膜し、内面に密着層２４が形成された接続孔２３および開口部２３Ｂを埋め込むとともに基板１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２と同一の材料により構成されているので、導電性接続層２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うことができる。成膜条件は、例えば、ＷＦ6 を流量４０ｓｃｃｍ、Ｈ2 を流量４００ｓｃｃｍ、Ａｒを流量２２５０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ6 とＨ2 とＡｒとの混合雰囲気、成膜温度４５０℃とする。
【０１０９】
続いて、図２３（Ｂ）に示したように、例えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面を露出させる。これにより、接続孔２３内には導電性接続層２５が残るとともに、開口部２３Ｂ内には第２の層１７Ｂ２が形成される。このＣＭＰ工程は、研磨液として例えばＳＳＷ２０００（商品名）およびＨ2 Ｏ2 水溶液を混合したものを用い、この研磨液を１５０ｍｌ／分の流量で滴下しつつ、研磨プレートを回転数１６ｒｐｍ、基板１１を保持する試料台を回転数２８０ｒｐｍでそれぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ2 として行い、研磨量としては終点検出（ＥＰＤ）後、さらに１０％のオーバー研磨を行う。
【０１１０】
これにより、図２３（Ｂ）に示したように、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単層構造として形成するとともに、第２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として形成することができる。
【０１１１】
その後、図１９に示したように、例えばＴＥＯＳなどの酸化シリコン系材料よりなる絶縁膜２２Ｂを形成し、図示しない上部配線層を形成する。さらに、図３に示したように、保護層２９，反射防止膜２８，カラーフィルタ２６，マイクロレンズ２７およびトップコート層３０を配設する。こうして、本実施の形態に係るＣＭＯＳイメージセンサが完成する。
【０１１２】
このように、本実施の形態では、ＳＴＩにより素子分離膜１２を形成した場合であっても、同一の基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成し、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１と第２の層１７Ｂ２との積層構造として造り分けることができ、しかも第２の層１７Ｂ２と同時に局所配線２５Ａを含む導電性接続層２５をも形成することができる。よって、第１ないし第３の実施の形態と同様の優れた効果を得ることができる。
【０１１３】
また、本実施の形態では、ＳＴＩによる素子分離膜１２上に導電性接続層２５を設けているので、導電性接続層２５をＣＭＰ法により研磨するだけで導電性接続層２５と第２の層１７Ｂ２とを同一の厚みで形成することができ、第１の実施の形態と異なり、エッチバック工程は不要となる。
【０１１４】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、素子構造、エッチングガス、ＣＭＰ等のプロセス条件は上記実施の形態において示した例に限られず、適宜変更することができる。
【０１１５】
例えば、上記実施の形態では絶縁膜２２Ａの平坦化をＣＭＰにより行う場合について説明したが、エッチバック法により行うこともできる。
【０１１６】
また、上記実施の形態では素子分離膜１２をＬＯＣＯＳまたはＳＴＩにより形成した場合について説明したが、素子分離膜１２をこれ以外の他の方法により形成した場合についても本発明を適用することができる。
【０１１７】
さらに、上記実施の形態では、本発明を、ＭＯＳ型固体撮像装置として例えばＣＭＯＳイメージセンサに適用した例について説明したが、本発明は他の各種の半導体装置、例えばＣＭＯＳ ＬＳＩ，ＭＯＳＬＳＩ，バイポーラＬＳＩなどへの適用も可能である。さらには薄膜トランジスタＬＳＩなどにも適用可能である。
【０１１８】
【発明の効果】
以上説明したように、請求項１ないし８のいずれか１項に記載のＭＯＳ型固体撮像装置によれば、同一の基板上に受光部と周辺回路部を形成することにより小型化および軽量化が促進されることは勿論であるが、そればかりでなく、受光部の第１のＭＯＳ電界効果トランジスタのゲート電極は単層構造、周辺回路部の第２のＭＯＳ電界効果トランジスタのゲート電極は第１の層と第２の層との積層構造であり、第２の層と導電性接続層とは同一の材料により構成されているので、受光部と周辺回路部とでゲート電極の構造が異なるにもかかわらず材料、構成および製造工程が簡素化されている。さらにまた、第２の層は、絶縁膜の第１の層に対応する位置に設けられ絶縁膜を貫通する開口部内に形成されるので、第１の層と第２の層との間には絶縁膜は介在せず、第１の層と第２の層との電気的接続のために別の層を追加して設ける必要はない。
【０１１９】
特に、請求項２記載のＭＯＳ型固体撮像装置によれば、各光電変換素子に対向するようカラーフィルタおよびマイクロレンズを配設したので、白黒撮像だけでなくカラー撮像が可能となるとともに、開口率を向上させることができる。
【０１２０】
また、特に、請求項１または請求項４記載のＭＯＳ型固体撮像装置によれば、受光部では、第１のＭＯＳ電界効果トランジスタのゲート電極を多結晶シリコン単層構造としたことにより、白点欠陥や暗電流などによるいわゆる出力値の浮きを防止し、再生画像の画質を向上させることができるとともに、周辺回路部では、第２のＭＯＳ電界効果トランジスタのゲート電極が、多結晶シリコンよりなる第１の層と、例えば多結晶シリコン，タングステンシリサイド，タングステンなどの金属を含んで構成された第２の層との積層構造となっているので、第２のＭＯＳ電界効果トランジスタのゲート電極が低抵抗化され、周辺回路部の高速動作，低消費電力化および機能向上を図ることができる。
【０１２１】
請求項９ないし請求項１８のいずれか１項に記載のＭＯＳ型固体撮像装置の製造方法によれば、まず第１のＭＯＳ電界効果トランジスタのゲート電極と第２のＭＯＳ電界効果トランジスタのゲート電極の第１の層とを形成し、これらを絶縁膜により覆った後に、絶縁膜に接続孔および開口部を同時に形成し、この接続孔および開口部内に同一の材料により第２の層および導電性接続層を形成するようにしたので、第１のＭＯＳ電界効果トランジスタの単層構造のゲート電極と第２のＭＯＳ電界効果トランジスタの積層構造のゲート電極とを、簡単な工程で、同一の基板上に造り分けることができ、しかも第２の層と同時に、接続プラグ，局所配線などの導電性接続層も形成することができる。また、第１のＭＯＳ電界効果トランジスタのゲート電極が形成された後は絶縁膜により保護されるので、従来のようなタングステンシリサイド膜のエッチングによる膜減りの虞がなく、第１のＭＯＳ電界効果トランジスタの単層構造のゲート電極を所望の膜厚で精度良く作製することができる。
【０１２２】
特に、請求項１０記載のＭＯＳ型固体撮像装置の製造方法によれば、第２の層の形成の際には、エッチバック法およびＣＭＰ法の少なくとも一方を用いるようにしており、特にＣＭＰ法を採用したことにより、層間絶縁膜などの絶縁膜の厚さを均一にすることができる。また、素子分離膜が例えばＬＯＣＯＳにより形成されていてＣＭＰによる研磨のみでは導電性接続層の厚みと第２の層の厚みとが同一にならないような場合には、ＣＭＰによる研磨後にエッチバックを行うことにより、導電性接続層または第２の層のみを選択的にエッチングすることができ、導電性接続層と第２の層との厚みの差を解消することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図２】図１に示したＣＭＯＳイメージセンサの概略構成を表す説明図である。
【図３】図２に示したＣＭＯＳイメージセンサの概略断面図である。
【図４】図１に示したＣＭＯＳイメージセンサの製造方法を工程順に表す断面図である。
【図５】図４に続く工程を表す断面図である。
【図６】図５に続く工程を表す断面図である。
【図７】図６に続く工程を表す断面図である。
【図８】図７に続く工程を表す断面図である。
【図９】本発明の第２の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図１０】図９に示したＣＭＯＳイメージセンサの製造方法を工程順に表す断面図である。
【図１１】図１０に続く工程を表す断面図である。
【図１２】図１１に続く工程を表す断面図である。
【図１３】図１２に続く工程を表す断面図である。
【図１４】本発明の第３の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図１５】図１４に示したＣＭＯＳイメージセンサの製造方法を工程順に表す断面図である。
【図１６】図１５に続く工程を表す断面図である。
【図１７】図１６に続く工程を表す断面図である。
【図１８】図１７に続く工程を表す断面図である。
【図１９】本発明の第４の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯＳイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図２０】図１９に示したＣＭＯＳイメージセンサの製造方法を工程順に表す断面図である。
【図２１】図２０に続く工程を表す断面図である。
【図２２】図２１に続く工程を表す断面図である。
【図２３】図２２に続く工程を表す断面図である。
【図２４】従来のＣＭＯＳイメージセンサの製造方法を工程順に表す断面図である。
【図２５】図２４に続く工程を表す断面図である。
【図２６】従来のＣＭＯＳイメージセンサの他の製造方法を工程順に表す断面図である。
【図２７】図２６に続く工程を表す断面図である。
【符号の説明】
１０…ＣＭＯＳイメージセンサ、１１…基板、１２…素子分離膜、１３…ウェル領域、１４…ゲート絶縁膜、１５…多結晶シリコン膜、１７Ａ，１７Ｂ…ゲート電極、１７Ｂ１…第１の層、１７Ｂ２…第２の層、１８Ａ，１８Ｂ…不純物領域、１９…フォトダイオード、２１…シリコン窒化膜、２２Ａ，２２Ｂ，２２Ｃ…絶縁膜、２３…接続孔、２４…密着層、２５…導電性接続層、２５Ａ…局所配線、２６…カラーフィルタ、２７…マイクロレンズ、２８…反射防止膜、２９…保護層、３０…トップコート層
Claims (18)
- 基板上にマトリクス状に配置された複数の光電変換素子、ならびに、この複数の光電変換素子の各々に対応して設けられるとともに単層構造のゲート電極およびこのゲート電極に対応する一対の不純物領域を有する第１のＭＯＳ電界効果トランジスタを備えた受光部と、
少なくとも第１の層および第２の層を含む積層構造のゲート電極ならびにこのゲート電極に対応する他の一対の不純物領域を有する第２のＭＯＳ電界効果トランジスタを備えるとともに前記基板上の前記受光部の周辺に形成される周辺回路部と、
前記第１のＭＯＳ電界効果トランジスタまたは前記第２のＭＯＳ電界効果トランジスタを電気的に分離するための素子分離膜と、
前記周辺回路部および前記受光部を覆う絶縁膜と、
前記受光部および前記周辺回路部と前記絶縁膜との間に設けられたシリコン窒化膜と、
前記絶縁膜の前記素子分離膜に対応する位置に設けられ前記絶縁膜および前記シリコン窒化膜を貫通する接続孔と、
この接続孔内に形成されるとともに前記第２の層と同一の材料により構成された導電性接続層と、
前記絶縁膜の前記第１の層に対応する位置に設けられ前記絶縁膜および前記シリコン窒化膜を貫通するとともに内部に前記第２の層が形成された開口部と
を備え、
前記第１のＭＯＳ電界効果トランジスタのゲート電極と、前記第１の層とは、多結晶シリコンにより構成され、
前記第２の層と、前記導電性接続層とは、多結晶シリコンまたは金属を含んで構成されている
ＭＯＳ型固体撮像装置。 - 前記受光部は複数のマイクロレンズおよび複数のカラーフィルタの少なくとも一方を備え、前記複数のマイクロレンズおよび前記複数のカラーフィルタは前記複数の光電変換素子の各々に対向するよう配置される
請求項１記載のＭＯＳ型固体撮像装置。 - 前記第２の層と、前記導電性接続層とは、多結晶シリコン，タングステンシリサイド（ＷＳｉ），タングステン（Ｗ）の少なくとも１種を含んで構成されている
請求項１記載のＭＯＳ型固体撮像装置。 - 前記絶縁膜は、二酸化シリコン（ＳｉＯ2 ）および酸化シリコン系材料の少なくとも一方により構成されている
請求項１記載のＭＯＳ型固体撮像装置。 - 前記接続孔および前記開口部の内面は、タングステン（Ｗ），窒化タングステン（ＷＮ），チタン（Ｔｉ）および窒化チタン（ＴｉＮ）のうち少なくとも１種により構成された密着層により覆われている
請求項１記載のＭＯＳ型固体撮像装置。 - 前記光電変換素子は、フォトダイオードである
請求項１記載のＭＯＳ型固体撮像装置。 - 前記絶縁膜および前記シリコン窒化膜を貫通すると共に、前記絶縁膜の前記一対の不純物領域および前記他の一対の不純物領域に対応する位置に設けられた他の接続孔と、
この他の接続孔内に形成されるとともに前記第２の層と同一の材料により構成された導電性接続層と
を更に備えた請求項１記載のＭＯＳ型固体撮像装置。 - 前記素子分離膜は、ＬＯＣＯＳまたはＳＴＩにより形成されたものである
請求項１記載のＭＯＳ型固体撮像装置。 - 基板上に、第１のＭＯＳ電界効果トランジスタのゲート電極と第２のＭＯＳ電界効果トランジスタのゲート電極の第１の層とを形成する工程と、
前記第１のＭＯＳ電界効果トランジスタのゲート電極に対応する一対の不純物領域および前記第２のＭＯＳ電界効果トランジスタのゲート電極に対応する他の一対の不純物領域を形成することにより、前記第１のＭＯＳ電界効果トランジスタの一対の不純物領域の一方を兼ねる光電変換素子および前記第１のＭＯＳ電界効果トランジスタを含む受光部と前記第２の電界効果トランジスタを含む周辺回路部とを形成する工程と、
前記周辺回路部および前記受光部を絶縁膜により覆う工程と、
前記絶縁膜の所定の位置に前記絶縁膜を貫通する接続孔を形成するとともに、前記絶縁膜の前記第１の層に対応する位置に前記絶縁膜を貫通する開口部を形成する工程と、
前記開口部内に前記第２のＭＯＳ電界効果トランジスタのゲート電極の第２の層を形成するとともに、前記接続孔内に前記第２の層と同一の材料により導電性接続層を形成する工程と
を含むＭＯＳ型固体撮像装置の製造方法。 - 前記第２の層および前記導電性接続層を形成する工程において、エッチバック法および化学機械研磨法の少なくとも一方を用いる
請求項９記載のＭＯＳ型固体撮像装置の製造方法。 - 前記第１のＭＯＳ電界効果トランジスタのゲート電極と前記第１の層とを形成する工程を、多結晶シリコンの反応性イオンエッチングにより行う
請求項９記載のＭＯＳ型固体撮像装置の製造方法。 - 前記絶縁膜に前記貫通孔を形成する工程を、反応性イオンエッチングにより行う
請求項９記載のＭＯＳ型固体撮像装置の製造方法。 - 前記第２の層と、前記導電性接続層とを、多結晶シリコンまたは金属を含んで構成する
請求項９記載のＭＯＳ型固体撮像装置の製造方法。 - 前記第２の層と、前記導電性接続層とを、多結晶シリコン，タングステンシリサイド（ＷＳｉ），タングステン（Ｗ）の少なくとも１種を含んで構成する
請求項１３記載のＭＯＳ型固体撮像装置の製造方法。 - 前記絶縁膜を、二酸化シリコンおよび酸化シリコン系材料の少なくとも一方により構成する
請求項９記載のＭＯＳ型固体撮像装置の製造方法。 - 前記接続孔および前記開口部を形成する工程において、前記接続孔および前記開口部の内面に、タングステン（Ｗ），窒化タングステン（ＷＮ），チタン（Ｔｉ）および窒化チタン（ＴｉＮ）のうち少なくとも１種により構成された密着層を形成する
請求項９記載のＭＯＳ型固体撮像装置の製造方法。 - 前記光電変換素子としてフォトダイオードを形成する
請求項９記載のＭＯＳ型固体撮像装置の製造方法。 - 前記導電性接続層として、前記ゲート電極とこのゲート電極に対応する前記不純物領域とを接続する局所配線を形成する
請求項９記載のＭＯＳ型固体撮像装置の製造方法。
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