JP4281780B2 - 表示装置および表示装置の制御方法 - Google Patents
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Description
必要とする表示装置に関する。
型化し、高分解能化および高精細化が進んでいる。特に、フラットパネルディスプレイを
用いたデジタルハイビジョンなどでは、表示装置は大型である上に画素数が非常に多く、
その駆動信号の周波数帯域は非常に広範である。
図7は、表示素子としてアクティブマトリックス型液晶表示体を用いた表示装置の典型
的な構成を示すブロック図、図8はそのタイム図である。
タを生成し、画像データをビデオメモリ702に書き込む。なお、本体部は719、ここ
ではテレビジョンにおけるチューナーや復調部を含む本体回路やDVDプレーヤ再生部な
ど、コンピュータの入出力装置などを含む本体部を意味する。CPU701は本体部71
9の信号を受け、その画像信号や、JPEGやMPEGなどの圧縮画像や動画データから
の伸張や演算により、表示すべき画像データを生成し、ビデオメモリ702に蓄え、必要
に応じて順次書き換え更新する。
13のXクロック信号715、水平同期信号714、垂直同期信号718を生成し、また
ビデオメモリ702から表示すべき順序にそって画像データを読み出して、液晶表示体7
08のドライバ(Xドライバ713およびYドライバ707)に送出する。ここで、Xド
ライバ713は、液晶表示体708の画素がn行m列で構成される場合、m段のXシフト
レジスタ704、mワードのラッチ705およびm個のDA変換器706から構成される
。このm段のXシフトレジスタ704、mワードのラッチ705およびm個のDA変換器
706は、通常複数組に分割されて半導体集積回路上に集積され、液晶表示体708の周
囲に配置される。
18を発生し、Yドライバ707に送出する。このとき同時に液晶コントローラ703は
、液晶表示体708の1行1列目の画素に表示するデータをビデオメモリ702から読み
出し、表示データ信号716としてラッチ705のデータ端子に送出する。ここで、表示
データ信号716は、画素毎にたとえばRGB各8ビットあって、それらは24本の伝送
路を使って並列に24ビットの並列データとして伝送するか、または並直変換の後、24
倍の伝送レートで伝送される。
平同期信号714をXクロック信号715に同期して読み込み、第一列目の画像データを
ラッチするための信号X1ラッチ(図8(c))を発生する。この信号によって1行1列
目の画素に表示されるデータがラッチ705の1列目にラッチされる。引き続き、液晶コ
ントローラ703は、ビデオメモリ702から次の画素に表示すべきデータを読み出し出
力する。Xドライバ713のXシフトレジスタ704は水平同期信号714を一つシフト
させ、第二列目の画像データをラッチするための信号X2ラッチ(図8(d))を発生さ
せて、1行2列目の画像データをラッチする。
するデータを順次ラッチしていく。このような動作は、表示データ信号716が画素毎に
並列データとして複数の伝送路にて送られてくるときは、1回のXクロック毎に表示デー
タが並列にラッチ705に読み込まれ、またシリアルデータとして送られてくるときは、
直並変換の後にラッチ705に並列に読み込まれることは説明を要さないだろう。
)および(h)、図8では(a)〜(f)と同図(g)〜(k)で横軸のタイムスケール
が変わっていることに注意されたい。そのため同一信号である水平同期信号714は(a
)に加え(h)が再掲されている。)が出力され、DA変換器706はラッチ705に保
持されたデータをDA変換し、列電極710のXi番目(1≦i≦m)に出力する。同時
にYドライバ707は1行目の行電極Y1に選択信号を出力する。
を水平同期信号714が出る度に順次シフトしていく。
図7の一点鎖線718内は液晶表示体708のマトリックス配置された1画素部分を拡
大した図である。アクティブスイッチ素子711は行電極709のYj番目が選択される
と、列電極710のXi番目に出力されたDA変換器706の出力を画素電極712に伝
える。なお、DA変換器706を液晶コントローラ側に一つ置いて、データ716をアナ
ログ信号で伝送することもできる。この場合は、ラッチ705はアナログのサンプルアン
ドホールド回路となる。この方法はDA変換器の数を減らすことができ、従来多く用いら
れたが、DA変換器といっても最終的に画素電極712に印加される電圧値が所定値にな
っていればよく、パルス幅変調などのデジタル回路が使用でき、アナログのサンプルアン
ドホールド回路が不要となるため、LSIの高密度化に伴い、ここで説明した方法が主流
となってきている。
くなり、例えば、8ビット×3原色の計24本が必要となる。また、1フレームの表示に
必要な画像データの情報量は、この解像度(画素数)倍となる。
なお、行の右端の表示信号が液晶コントローラ703から出力された後、次の行の左端
の表示信号が出力されるまでの時間、また画面の最下行の画像データが出力し終わってか
ら、次のフレームの最初の行の画像データが出力されるまでの時間は、(水平、垂直)ブ
ランキング期間または帰線期間と呼ばれ、CRTでは0にできないが、液晶表示体では0
でもよい。図8では、1画素分の水平帰線期間および1行分の垂直帰線期間をとった場合
を例示している。
べき画像データは速度はギガビット毎秒を超える。たとえば、ハイビジョンクラスの解像
度が1920×1080の画素数の画面を毎秒60フレーム分だけ表示するとすれば、1
920×1080×24×60≒2.986Gbps(bits per second
)のデータ転送速度が必要となる。
を盛り込むことが多く、液晶表示体708と本体部719は着脱可能な状態に分離できる
ことが望ましい。このような要請から実装基板は複数に分離され、その場合図7の一転鎖
線717−717で分けられることが多い。必然的に本体部719と液晶表示体708と
の間の結線が長くなる。
接続が困難になってきている。また、表示画面そのものも大きくなり、たとえば100イ
ンチを超える画面の周辺に配置された液晶ドライバ(特にXドライバ713)にギガビッ
ト毎秒を越えるデータを配信するのは事実上不可能であり、表示データを並列化し多数の
線路を設けることで、各線路の伝送速度を下げる方法が取られる。しかしハイビジョンク
ラスになると、この線路数は非常に大きくなり、100を超える。
Voltage Differential Signaling)を表示ドライバの接
続に使う(特許文献1および特許文献2)ことが提案されている。特許文献3および特許
文献4等では、この方式でも十分な解決が得られないとして、新たな方法も提案されてい
る。
を得られない。十分な対ノイズ特性(耐干渉性、与干渉性)を得るには、細心の設計と調
整が要求される。また、LVDSでは、信号レベルが小さいため、必然的にデジタルIC
でアナログ信号を扱うことになり、消費電力が大きくなるという問題があった。
また、信号を精度よく伝送するためには、整合の取れたインピーダンス終端が必要であ
るが、インピーダンス終端が必要な線の数が多い上に伝送インピーダンスはせいぜい10
0オーム位なので、それらの終端抵抗に消費される電力が容認できないほどに大きくなっ
てしまうという問題もあった。
き回された線路を通して高速で大量のデータを伝送させる必要がある。このため、線路か
らの放射電磁界が増えることとなり、他の電子装置あるいは自機器への電磁波妨害の要因
となる。従来の信号線による信号伝送では、受電端での振幅レベルが規定されており、受
電端で十分な品質を確保しても、信号の振幅レベルを下げることができない。すなわちE
MI対策が困難になり、結果として機器デザインへの制約やコストアップを引き起こして
いる。また、送信側では、受電端の負荷に加え線路の浮遊容量も同時に駆動することにな
るため、信号伝達に余分なエネルギーを必要としている。すなわち、消費電力を増大させ
る結果となっている。
当然の事ながら機器のデザインに対し大きな制約を課すことになる。
特に、配線がヒンジ部などの可動部を通る場合は、可動部の折れ曲がり具合により特性
インピーダンスが変化するため、状況によってインピーダンス不整合が生じ、折れ曲がり
部での反射等により信号劣化を引き起こす。このため、伝送されるデータの速度が制限さ
れたり、実装方法や部品の配置が制約を受けるという問題点があった。また、やり取りさ
れる信号数は100本を越えるため、この接続を行うフレキシブル基板やコネクタのコス
トが高い上に接続信頼性も低いという欠点を有していた。
従来にないまったく新しい方法で改善し、これらの従来の欠点や制約を除去し、低コスト
で信頼性の高い表示装置を実現することを目的とする。
本発明による表示装置の前記表示部は、マトリックス状に配置された表示素子を有し、線順次走査により表示されることを特徴とする。
本発明の上記構成によれば、符号分割多重に使用する符号は直交符号なので、各符号間
の相関は完全に零にでき、多重化された画像信号から各データを完全に分離復元すること
ができる。
子としてアクティブマトリックス型液晶表示体を用いた表示装置の典型的なブロック図を
例示する。
図1に示すように、CPU101は本体部131の指示に従って表示すべき画像データ
を生成し、ビデオメモリ102に書き込む。本体部131は、ここではテレビジョンにお
けるチューナーや復調部を含む本体回路やDVDプレーヤ再生部など、コンピュータの入
出力装置などを含む本体部を意味する。CPU101は、本体部131の信号を受け、そ
の画像信号や、JPEGやMPEGなどの圧縮画像や動画データからの伸張や演算により
表示すべき画像データを生成し、ビデオメモリ102に蓄え、必要に応じて順次書き換え
更新する。
13のXクロック信号115、水平同期信号114、垂直同期信号118を生成し、また
ビデオメモリ102から表示すべき順序に沿って表示データを読み出す。このとき、表示
データはビデオメモリ102から画素毎にビット並列のシリアルデータとして読み出され
表示データ信号116として出力される。
9−1、119−2、・・・、119−Nが設けられ、各乗算回路119−1、119−
2、・・・、119−Nには、拡散符号Ck(k=1、2、・・・、N)がそれぞれ供給
される。そして、この表示データ信号116の各々のビットは拡散符号Ck(k=1、2
、・・・N)と乗算回路119−1、119−2、・・・、119−Nでそれぞれ乗算さ
れ、加算回路120によりアナログ加算され、多重信号122として液晶表示体108側
に送出される。
121−1、121−2、・・・、121−Nが設けられ、各相関回路121−1、12
1−2、・・・、121−Nには、拡散符号Ck(k=1、2、・・・、N)がそれぞれ
供給される。そして、液晶表示体108側では、送信側で多重信号122に乗算された拡
散符号と同じ拡散符号Ck(k=1、2、・・・、N)の相関を相関回路121−1、1
21−2、・・・、121−Nにてそれぞれ計算し、画素毎のビット並列のシリアルデー
タに復元し、ラッチ105に送出する。なお、多重信号122の復元は、整合フィルタを
用いるなどの方法でも実現可能である。整合フィルタを用いた場合は、拡散符号との同期
手順が簡略化できる。
フトレジスタ104、mワードのラッチ105およびm個のDA変換器106から構成さ
れる。このm段のXシフトレジスタ104、mワードのラッチ105およびm個のDA変
換器106は通常複数組に分割されて、半導体集積回路上に集積され、液晶表示体108
の周囲に配置される。
118を発生し、Yドライバ107に送出する。このとき同時に、1行1列目の画素に表
示するデータが相関回路121−1、121−2、・・・、121−Nにより画素毎の並
列データとして復元され、ラッチ105にラッチされる。以下順次Xクロック信号115
が入るごとにXシフトレジスタ104より発生されるラッチ105の読み込みクロックを
列方向シフトしラッチしていく。
24本の伝送路を使って並列に24ビットの並列データとして伝送するか、または並直変
換の後、24倍の伝送レートで伝送されていたが、図1の実施形態によれば、この信号は
多重信号122として符号多重化されているため、伝送路は1本でよい。もちろん、この
例では、表示データ信号116の24ビット分すべてを一本に多重化しているが、例えば
、表示データ信号116を8ビットづつ多重化し、3本の伝送路で伝送しても良い。この
ような場合でも、信号の伝送路は大幅に少なく出来る。また、表示データ信号116の各
ビット線当たりの伝送レートは、従来の24本の信号線を引いた場合と同じで、並直変換
による多重化のように24倍に高くなるわけではないことに注意されたい。
の乗算回路119−1、119−2、・・・、119−N、加算回路120および相関回
路121−1、121−2、・・・、121−Nの部分の例をより詳細に説明する図であ
る。
図2において、図1の液晶コントローラ103により読み出された表示データ信号11
6は画素毎にビット並列化されており、端子209に出力される。表示データのそれぞれ
のビットは、乗算回路202−1、202−2、・・・、202−Nによって拡散符号発
生回路201により発生される拡散符号Ck(k=1、2、・・・、N)のそれぞれと乗
算され、加算回路203によりアナログ的に加算され、多重信号214として、図1の液
晶表示体108側に送出される。乗算回路202−1、202−2、・・・、202−N
の入力はデジタルの2値であり、拡散符号Ckも2値であれば、乗算回路202−1、2
02−2、・・・、202−Nは排他的論理和回路で構成できる。加算回路203の出力
は多値となるため、アナログ加算が必要である。加算回路203では、乗算回路202−
1、202−2、・・・、202−Nの出力論理1のとき−1V、論理0のとき1Vを対
応させ、アナログ加算する。
発生された送信側で使用した拡散符号と同一の拡散符号Ck(k=1、2、・・・、N)
のそれぞれと乗算回路206−1、206−2、206−Nによって乗算される。これら
の乗算信号は、積分回路207−1、207−2、207−Nにより1シンボル区間に渡
ってそれぞれ積分され、判定回路208−1、208−2、208−Nによってビット1
または0がそれぞれ判定され、表示データ210として出力され、図1のラッチ105に
送出される。
排他的論理和回路は使用できず、平衡変調回路のようなアナログ乗算回路が使用される。
また、この部分では、AD変換後のすべての処理をデジタル化することも可能であり、後
述する。
この実施例では、送信側で用いた拡散符号Ckは受信側でも同一の拡散符号Ckを同期し
て使用しないと、受信側ではデータを正しく復元できない。従来の拡散符号による多重化
通信では、受信側で拡散符号発生の同期を取るための特別な回路を必要としたが、本実施
例のように送受信端が至近距離にある場合は同期のための信号は直接送信側から取得すれ
ばよい。本実施例では、同一のチップクロック211を使用し、水平同期信号213によ
り拡散符号発生回路201、204をリセットし、同期を取っている。このような構成を
とることにより、同期捕捉が著しく簡略化できる。分周回路205は、チップクロック2
11を分周して1シンボル区間毎に信号を発し、積分回路207−1、207−2、20
7−Nおよび判定回路208−1、208−2、208−Nをリセットする。チップクロ
ック211は拡散符号の1チップに相当する周期のクロック信号であり、通常チップクロ
ック211の周波数は高くなる。このため、チップクロック211を送らずに、図1の液
晶表示体108側でたとえば水平同期信号213を逓倍し、PLL等の手段で再生したり
、またXクロック信号115のような画素毎のクロック信号を送って、受信側で逓倍し、
再生してもよい。
で、この境界を通過する伝送線路は物理的な長さを要し、良好な伝送特性が求められるた
め、数が多いと実施が困難となる。この境界を通過して伝送される線路は、本実施例では
多重信号214、チップクロック信号211、水平同期信号213および垂直同期信号2
16の4本であり、それぞれの線路には広い帯域が要求されない。従って、実施上の困難
は取り除かれ、少ないコストで容易に実現が可能となる。
化プロセスを説明し、同図(b)は受信側での復元プロセスを示している。ここでは簡単
のために、多重数を3として説明しているが、実際は拡散符号長を長くし、多重数をずっ
と大きく取る。なお、同図において、tbは1シンボルが伝送されるシンボル区間、tcが
チップ周期であり、tb/tcを拡散率(SF:Spread Factor)という。ま
た1/tcはチップ周波数である。
読み出された表示データである。C1、C2、C3は拡散符号発生回路201により発生さ
れた拡散符号であり、それぞれb1、b2、b3に乗算回路202−1,201−2、20
2−Nによって乗算されb1C1、b2C2、b3C3を発生する。ここでC1、C2、C3および
b1、b2、b3はデジタルの2値信号として、論理1および0をもって図示している。ま
た、b1C1、b2C2、b3C3は、論理1のとき−1、論理0のとき1を対応させ、乗算を
した結果である。bkとCkの排他的論理和をとり、その出力が論理1のときアナログ値−
1、論理0のときアナログ値1を対応させると考えてもよい。b1C1、b2C2、b3C3は
、加算回路203によりアナログ的に加算され、多重信号Sを出力する。すなわちS=b
1C1+b2C2+b3C3であり、この信号が多重信号214として液晶表示体108側に伝
送される。
符号C1、C2、C3を乗算回路206−1、206−2、206−Nによりそれぞれ乗算
して、SC1、SC2、SC3を生成し、積分回路207−1、207−2、207−Nに
より時間tbにわたってそれぞれ積分する。各々の積分結果も同図(b)内に示してある
。判定回路208−1、208−2、208−Nは積分結果がスレッショルドレベルVt
以上ならば論理0、Vt以下ならば論理1と判定することにより、元の表示データ信号1
16を復元できる。同図では、ノイズの全くない環境での模式的なものであるので、積分
結果が±4となっているが、拡散符号の直交性が悪かったり、ノイズのある環境では、こ
のように明確な弁別が出来ないので、Vtを適当に決めて弁別を行う。
送される。これは従来の伝送線を複数用いて並列に表示データを伝送した場合の1信号線
当たりの伝送と同じ速度である。従来例の説明で用いた1920×1080画素の表示体
において、RGBそれぞれ8ビット計24ビットを毎秒60フレーム分だけ送る場合を例
にとり、24ビットを多重化すると、各ビットは、
1920×1080×60≒124.4Mbps
の速度で伝送されることになるが、実際は多重化のためにSF倍に拡散されている。
24ビットを多重化して送り、受信側で完全に分離するためには少なくともSFは24以
上必要である。このことを考慮すると、拡散のチップレートは上記のSF倍すなわち従来
と同じ値の約3Gcpsとなり、何ら効果のないものと思われるかもしれない。
、本実施例では、伝送路に要求される帯域が狭くて良く、設計は容易である。すなわち、
従来例では、表示データ信号は全画面黒または白の場合のDCから、ドットごとの市松模
様などの場合の最高周波数(上記例では約1.5GHz)までの非常に広範な周波数帯域
にわたり一様な伝送特性が要求されるのに対し、本実施例の場合に要求される帯域は、高
々チップ周波数を中心として上下にシンボル周波数程度の帯域に伝送に必要なエネルギー
の大部分が集中するため、伝送線路に大きな比帯域を必要としない。このことは伝送線路
に要求される特性を著しく緩和し、実現を容易とする。また、従来の例では、約3GHz
の1周期内で1ビットが伝送されるため、シンボル間での干渉を受けやすい。さらに、従
来の例では、伝送路の曲がりやミスマッチなどによる反射などに対しての耐性が弱い。
めに、従来例と同じ量の反射などによる妨害があっても、シンボル間干渉は著しく緩和さ
れる。また、符号多重の特性として、このようなマルチパスによるひずみはRAKE手法
などにより除去することも可能である。
合の転送クロック周波数と同じであったとしても、伝送路に要求される仕様は著しく緩和
され、実現が容易になるのである。
さらに、従来の例では、表示される表示内容が特定パターンのとき、表示データ信号7
16に特定の周波数で非常に強いスペクトルを持つ場合がある。このことは機器から発生
する不要放射すなわちEMI規制の観点から非常に不利となるが、本実施例によれば、表
示データ信号116は常に拡散符号により拡散されているため、特定の周波数で強いスペ
クトルを生じることがなく、EMI対策の点からも大いに有利になるという効果もある。
また、例えば、多重信号線路を3本にしてR、G、B各々8ビットづつ多重化すれば、2
4本の表示データ信号線路を3本に減らすことが出来て、各線路のチップ周波数もそれほ
ど高くならずより現実的かもしれない。
22から元の表示データ信号116を復元するための他の方法を示している。
図4において、端子301に入力される多重信号122はAD変換器302によりAD変
換され、デジタル信号に変換される。拡散符号発生回路304は端子306に入力される
チップクロックを受けて、送信側と同一の拡散符号を発生する。CPU303はAD変換
器302でデジタル信号に変換された多重信号122と、拡散符号発生回路304で発生
した拡散符号との相関を計算し、多重信号122から表示データ信号116を復元し、端
子308に出力する。CPUおよび拡散符号発生回路304は、水平同期信号309によ
り同期が取られる。また、分周回路305によりチップクロック信号を1/SFに分周し
、Xシフトレジスタのクロック信号305(Xクロック信号)を発生する。
易になる。AD変換回路302は、24多重しても、高々5ビットの分解能があればよく
、実現は容易である。
なお、図1と同じ番号が振られているブロックの機能は実施例1と同じため説明は省略す
る。
図5において、Xドライバ513はN組に組み分けされ、それぞれXシフトレジスタ5
43−1、・・・、543−N、ラッチ544−1、・・・、544−N、DA変換器5
45−1、・・・、545−Nで構成される。通常Xドライバ513およびYドライバ1
07は複数に分割され、集積回路に収められて縦続接続して使用される。N組への組分け
は、このドライバ集積回路単位と考えてもよいし、一つのドライバ集積回路に複数の組が
存在しても良い。また逆に複数の集積回路によって1組を構成することも可能である。X
ドライバ513の各組には、相関回路541−1、・・・、541−Nおよび拡散符号発
生回路542−1、・・・、542−Nが組ごとに組み込まれている。Xドライバ513
の各組には、それぞれ各組に固有の拡散符号セットSp=[Cpk](p=1、2、・・・
、N)が割り振られており、拡散符号発生回路542−1、・・・、542−Nは、この
割り振られた拡散符号セットを発生する。すなわち、p組目の符号発生回路542−pは
、符号セットSpの各符号を発生する。各組の拡散符号セット間の相関は小さく設計する
。また、符号セット内の各符号間の相関も小さく設計することは言うまでもない。どちら
も完全に相関が0すなわち直交符号系を使用するのが理想的である。
n/N)の表示データをDpqとする。Dpqは色や階調に関する情報を有し、すなわちRG
B各8ビットづつのように複数ビットから構成される。各Dpqのk番目のビットをbkと
する。
Xドライバ513側の拡散符号発生回路542−1、・・・、542−Nが自組に割り
振られた符号セットのみ発生するのに対して、送信側の拡散符号発生回路501は必要に
応じて使用されるすべての拡散符号セットを発生する。液晶コントローラ103はビデオ
メモリ102から表示する表示データを読み出し、多重化回路503へ出力する。多重化
回路503では、その表示データの表示される画素がどの組のXドライバ513によって
駆動されるかに基づいて拡散符号セットを選択して、その拡散符号セットによって表示デ
ータ信号116を多重化して多重信号122を発生する。すなわち、p組目のXドライバ
513に送出される表示データ信号116は符号セットSpにより多重化する。信号の受
信側すなわちXドライバ513の各組では、拡散符号は自分の組の拡散符号しか発生せず
、他の組へ送出された表示データ信号116は復元できないので、表示データ信号116
の行き先が正しく決定される。画像の表示において、走査線間やフレーム間の相関は大き
く、前回送信した表示データ信号116を更新する必要がない場合が多い。液晶コントロ
ーラ103は、1本前の走査線上の表示データと今回送出しようとしている表示データを
比較し、表示データの異なる部分がある組へのみ表示データを送出する。液晶表示体10
8側では、相関回路541−1、・・・、541−Nが表示データ信号116を検出でき
なかった組は、表示データ信号116に変更の必要がなかったと判断し、その組に所属す
るXシフトレジスタ543−1、・・・、543−N、ラッチ544−1、・・・、54
4−NおよびDA変換器545−1、・・・、545−Nの動作を停止し、出力を変更せ
ず、一本前の走査線の表示データを出力しつづける。このようにして、更新の必要ない組
への表示データ送出動作を停止できるので、機器の消費電力を大幅に減らすことが可能と
なる。
に拡散符号にてアドレシングされるので、拡散符号を変えることにより表示データ信号1
16の送り先を指定することが可能となる。このため、本実施例によるこの構成によって
、表示データ信号116を書き換える必要がない組に対しては、データ送信を停止し、低
消費電力化が可能となる。
表示データ信号116の送出順序は、D11、D12、・・・、D1(n/N)、D21、D22、・・・、D2(n/N)、・・・のように、左から右に画素毎に各ビットbk(k=1、2、・・)を多重化しても良いし、D11、D21、・・・、DN1の各b1を多重化し、続いて各b2が多重化されるようにビット毎に多重化して送出して1画素目が終了した後、2画素目すなわちD12、D22、・・・DN2のb1を多重化し、続いてb2を多重化するようにしても良い。各組および各ビットは、拡散符号によってアドレスできるので、送出順序は任意に変更可能である。前者の方法では、ビデオメモリ102から読み出した表示データ信号116を並べ替え無しに送出できる利点はあるが、データ更新の必要のない組に対して無信号の期間が存在するため、ビット転送レートが高い。後者の方法では、液晶コントローラ103が組毎の画素のデータを読み出し、一旦蓄えてビット毎に並べ替えて出力しなければならないが、ビットあたりの転送速度を下げることが出来る。
3、相関回路541−1、・・・、541−N、拡散符号発生回路542−1、・・・、
542−Nの各組に相当する部分を図6のように置き換える。なお、図6では、1組のみ
示している。
本実施例は、表示画像のフレーム間の相関を利用して表示データ信号116の転送を減
らすために、液晶表示体108側にフレームメモリ643を置き、表示が静止していると
きは、表示データ信号116の転送を行わず、フレームメモリ643に記憶されたデータ
を利用する。
図5において、液晶コントローラ103はビデオメモリ102の内容が書き換えられる
と、書き換えられたデータを表示する画素を持つ組に割り当てられた拡散符号セットを用
いて多重化回路503にて多重化し、多重信号122として液晶表示体108側(図6の
端子603)に送出する。
ビデオメモリ102のライトパルスやアドレスバス)を監視することにより、ビデオメモ
リ102がCPU101により書き換えられたことを検出できる。また、CPU101は
、MPEGの伸張などでは、その圧縮伸張アルゴリズムからフレーム毎に書き換えが必要
な部分が検出できる。
直接知らせてもよい。なお、図5では、このための信号経路は省略されている。そして、
液晶コントローラ103が発生する垂直同期信号118および水平同期信号114に同期
させて、書き換えのあった画素の表示データ信号116のみを送出する。
ここで、ビデオメモリ102に書き換えがある度に表示データ信号116を送出しても
良いが、通常、CPU101のビデオメモリ102への書き換えの方が液晶表示体108
側で表示データを必要とするタイミングよりもずっと速いため、水平同期信号114およ
び垂直同期信号118に同期して、液晶表示体108が表示データを必要とする直前に送
出する方が良い。
長い拡散符号が必要になる。このため、同期信号に同期してデータを送出することにより
、例えば、行アドレス、組内におけるX方向の画素アドレスなどは同期信号からのタイミ
ングから算出することで、指定すべきアドレスビット数を減らし、短い拡散符号での動作
を可能とするのが良い。
り当てられた拡散符号セットと相関を計算し、自組に送出された表示データ信号116を
復元し、フレームメモリ643に蓄える。液晶コントローラ103の発生するそのような
表示データが送られてこない場合は、フレームメモリ643に蓄えられている前フレーム
の表示で使用された表示データを更新せずに、前回のデータが保存されている。
に端子604、605にそれぞれ入力される水平同期信号114および垂直同期信号11
8に同期して、拡散符号発生回路642の同期を取るとともにタイミングを制御して、液
晶表示体108の動作に合わせてラッチ644およびDA変換器645の制御を行う。す
なわち、ラッチ644はコントローラ602により出力されるタイミングに合わせて、次
に表示すべき走査線上の表示データをフレームメモリ643から読み出して保持する。そ
して、次の水平同期信号114が入力されると、コントローラ602はDA変換器645
を起動し、ラッチ644に保持されたデータに従って液晶表示体108に駆動電圧を出力
し表示する。
43を用いる方法について説明したが、液晶表示体108の画素毎のキャパシタンスなど
によって画素自体にその保持機能がある場合は、フレームメモリ643を省略することも
可能である。
本実施例による上記構成によれば、表示装置において、非常に高い周波数成分を含み高
速なデータ転送が必要な表示データの伝送におけるさまざまな困難を軽減できる。拡散符
号により信号を多重化できるので、伝送に必要な線路数を減らすことが出来る。また、表
示データに含まれる周波数帯域を狭くすることが可能であり、線路設計を容易にする。さ
らに、強いスペクトルピークが空間周波数に現れるような画像パターンの表示においても
、表示データは拡散符号により周波数拡散されるため、強いスペクトルピークが特定の周
波数に現れるようなこともない。このことは、EMI対策において著しい効果がある。さ
らに、拡散符号によりデータのアドレシングができるので、特別なアドレシングの手段無
しに、データの送り先が指定できる。これによって、ビデオメモリ102から液晶表示体
108へのデータ転送を表示内容が変化した時にのみ行うことが可能となり、表示装置の
消費電力の低減に著しい効果がある。
されるものではなく、例えばノートブックコンピュータや携帯電話などの電子機器におけ
る表示体との接続等、幅広い用途に適用できる。
ローラ、104,543−1,543−N…Xシフトレジスタ、105,544−1,5
44−N,644…ラッチ、106,545−1,545−N,645…DA変換器、1
07…Yドライバ、108…液晶表示体、109…行電極、110…列電極、113,5
13…Xドライバ、119−1,119−2,119−N,202−1,202−2,2
02−N,206−1,206−2,206−N…乗算回路、120,203…加算回路
、121−1,121−2,121−N,541−1,541−N,641…相関回路、
205,305…分周回路、207−1,207−2,207−N…積分回路、208−
1,208−2,208−N…判定回路、108,708…液晶表示体、201,204
,304,501,542−1,542−N,642…拡散符号発生回路、203,50
3…多重化回路、302…AD変換器、602…コントローラ、643…フレームメモリ
。
Claims (5)
- 表示データを表示する表示部と、
前記表示部に表示される表示データをN(Nは2以上の整数)組に分割し、前記表示データの各画素の画素データを画素毎にK(Kは2以上の整数)組のビットデータに分割し前記K個のシリアル信号を生成する分割部と、
各々の前記分割部にて生成されたシリアル信号に対して、それぞれが異なる符号を乗算し、前記乗算の結果の信号を出力する乗算部と、
前記乗算部にて出力された信号をM(Mは、M≦Kの整数)個のシリアル信号に合成する合成部と、
前記合成部にて合成されたシリアル信号と前記符号との相関を計算することにより、前記合成部にて合成されたシリアル信号を前記K個のシリアル信号に復元する前記N個の復元部と、
前記復元部にて復元されたシリアル信号を並列信号に復元し、前記復元された並列信号に基づき前記表示部を駆動する前記N組の駆動部とを有することを特徴とする表示装置。 - 前記表示部はマトリックス状に配置された表示素子を有し、線順次走査により表示されることを特徴とする請求項1に記載の表示装置。
- 前記乗算部に供給される符号を発生する第1拡散符号発生部と、
前記復元部に供給され、前記乗算部に供給される符号と同一の符号を発生する第2拡散符号発生部とを有し、
前記第1拡散符号発生部と前記第2拡散符号発生部とは同一のクロック信号にて同期が取られることを特徴とする請求項1または2に記載の表示装置。 - 前記符号は直交符号であることを特徴とする請求項1から3のいずれか1項に記載の表示装置。
- 表示部に表示する表示データを生成する表示データ生成工程と、
前記表示データ生成工程にて生成された表示データをN(Nは2以上の整数)組に分割し、前記表示データの各画素の画素データを画素毎にK(Kは2以上の整数)組のビットデータに分割し前記K個のシリアル信号を生成する分割工程と、
各々の前記分割工程にて生成されたシリアル信号に対して、それぞれが異なる符号を乗算し、前記乗算の結果を出力する乗算工程と、
前記乗算工程にて出力された信号をM(Mは、M≦Kの整数)個のシリアル信号に合成する合成工程と、
前記合成工程にて合成されたシリアル信号と前記符号との相関を計算することにより、前記合成工程にて合成されたシリアル信号を前記K個のシリアル信号に復元する復元工程と、
前記復元工程にて復元されたシリアル信号を並列信号に復元し、前記復元された並列信号に基づき前記表示部を駆動する駆動工程とを有することを特徴とする表示装置の制御方法。
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