JP4281036B2

JP4281036B2 - Battery assembly

Info

Publication number: JP4281036B2
Application number: JP2000365270A
Authority: JP
Inventors: 大助小西
Original assignee: GS Yuasa Corp
Current assignee: GS Yuasa Corp
Priority date: 2000-11-30
Filing date: 2000-11-30
Publication date: 2009-06-17
Anticipated expiration: 2020-11-30
Also published as: JP2002171681A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の単位電池を直列接続して構成された組電池装置において、各単位電池の電圧を検出する回路構成に特徴を有するものに関する。
【０００２】
【従来の技術】
例えば、電気自動車の動力用バッテリーは多数の単位電池を直列接続して所要の高電圧を確保した組電池により構成されている。このような電池システムでは、各単位電池の電圧にばらつきが生ずると、電池システムの信頼性が低下するおそれがあるため、各単位電池の電圧を検出して、各単位電池が所定の状態にあるか否かを監視するようにしている。
【０００３】
各単位電池の電圧を検出するためには、一般に、図５に示すような構成が利用される。ここでは、単位電池は図面の簡略化のために４個のみ図示してあり、各単位電池Ｅ１〜Ｅ４の例えば正極側の出力端子と、グランドラインＧＮＤとの間に抵抗ＲA，ＲBを直列接続してなる分圧回路Ｐ１〜Ｐ４が接続されると共に、各分圧回路Ｐ１〜Ｐ４における抵抗ＲA，ＲB間の共通接続点は、電圧検出用のＣＰＵ１に接続されている。このＣＰＵ１では、単位電池Ｅ１の電圧Ｖ１と、単位電池Ｅ１とＥ２とを合わせた電圧Ｖ２と、単位電池Ｅ１〜Ｅ３を合わせた電圧Ｖ３と、単位電池Ｅ１〜Ｅ４を合わせた電圧Ｖ４とを、順次にサンプリングして検出すると共に、これらＶ１〜Ｖ２をＣＰＵ１に備えたＡ／Ｄ変換器にてデジタル信号化し、次式に従って各単位電池Ｅ１〜Ｅ４の電圧ＶE1〜ＶE4を求める。なお、下式においてｋは分圧比で決まる比例常数である。
【０００４】
ＶE1＝ｋ・Ｖ１
ＶE2＝ｋ・（Ｖ２−Ｖ１）
ＶE3＝ｋ・（Ｖ３−Ｖ２）
ＶE4＝ｋ・（Ｖ４−Ｖ３）
【０００５】
【発明が解決しようとする課題】
ところで、上述の組電池装置では、最終的に検出したいものは、各単位電池Ｅ１〜Ｅ４の個々の電圧であるが、そのために複数の単位電池が直列した大電圧（Ｖ２〜Ｖ４）を検出し、それらの大電圧同士の差に基づいて単位電池の個々の電圧を算出している。このため、ＣＰＵ１の分解能が十分に発揮されず、検出精度が低下するという問題が生じる。即ち、ＣＰＵ１におけるＡ／Ｄ変換器の分解能を例えば１０ビットとした場合に、１つの単位電池の電圧を直にＡ／Ｄ変換器に取り込むときと、単位電池を４つ直列した大電圧をＡ／Ｄ変換器に取り込むときとを比較すると、前者では、１つの単位電池の電圧に２¹⁰の分解能を割り当てることができるが、後者では、１つの単位電池の電圧に２¹⁰／４の分解能しか割り当てることができず、前者に比べて後者は分解能が低下し、従って、単位電池の個々の電圧の検出精度が低くなる。
【０００６】
また、上述の組電池装置では、上記電圧Ｖ１〜Ｖ４を順次にサンプリングして検出しているので、例えば、最初に検出した単位電池の検出電圧に対し、最後に検出した単位電池の検出電圧には、検出タイミングのずれに伴う電圧変動分が含まれることとなり、単位電池同士の正確な電圧差を求められない。一方、上記電圧Ｖ１〜Ｖ４を、一度に検出すべく、同時に複数の電圧検出を行うことが可能なＣＰＵ（Ａ／Ｄコンバータ）を設けると、コストがかかってしまう。
【０００７】
さらに、上述したシステムでは、各分圧回路Ｐ１〜Ｐ４に流れる放電電流ｉ1〜ｉ4により、各単位電池Ｅ１〜Ｅ４の容量にばらつきが発生する。すなわち、図５に示すように、放電電流ｉ１は単位電池Ｅ１にのみ流れるが、放電電流ｉ２は単位電池Ｅ１，Ｅ２の双方に流れ、放電電流ｉ３は単位電池Ｅ１，Ｅ２，Ｅ３に流れる…、という関係になっているため、グランドラインＧＮＤにより近い単位電池Ｅ１，Ｅ２…には、より多くの電流が常時流れることになる。このため、グランドラインに近い単位電池ほど容量を低下させてしまうのである。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、組電池を構成する各単位電池の電圧を高い精度で検出することが可能な組電池装置を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１の発明に係る組電池装置は、複数の単位電池が直列接続されてなる組電池と、前記各単位電池毎にサンプルホールド用スイッチを介して並列に設けられた複数のコンデンサと、該複数のコンデンサの両極間の電圧を測定する電圧検出手段とを備え、かつ上記複数のコンデンサが互いに直列接続されてコンデンサ群が構成され、上記電圧検出手段には、前記複数の各コンデンサの両極から引き出された複数の計測ラインが接続され、それら計測ラインに選択スイッチが備えられ、前記サンプルホールド用スイッチを一斉にオンすることにより、前記各単位電池の電圧を前記各複数のコンデンサに同時にホールドし、上記電圧検出手段が、各コンデンサ両端電圧を低電位側コンデンサから順次電圧検出手段に入力すると共に、計測済みコンデンサを零電圧に放電させるよう選択スイッチをオンオフ制御し、前記各コンデンサの両極間の電圧を検出するよう構成されていることを特徴とする。請求項２の発明に係る組電池装置は、請求項１記載の組電池装置において、上記サンプルホールド用スイッチをオン状態から一斉にオフさせるスイッチ制御手段を備えていることを特徴とする。
【００１０】
請求項３の発明に係る組電池装置は、請求項１または２に記載の組電池装置において、上記電圧検出手段には、前記各コンデンサの両極から引き出された複数の計測ラインがバッファアンプを介して接続され、前記バッファアンプの出力が電圧検出手段に対して規定電圧範囲以上の過電圧となって印加されることを防止するための過電圧リミッタ回路が、バッファアンプと電圧検出手段との間に設けられていることを特徴とする。
【００１１】
【発明の作用及び効果】
＜請求項１の発明＞請求項１の構成によれば、各単位電池毎に設けられたサンプルホールド用スイッチを一斉にオンすると、各単位電池の電圧が、各複数のコンデンサの両極間の電圧と同じになり、この両極間の電圧を電圧検出手段により測定することにより、各単位電池の電圧が測定される。これにより、各単位電池に分圧回路を接続しなくて済むから、従来のような、分圧回路に流れる放電電流によって各単位電池の容量にばらつきが発生するというようなことを防止できる。また、コンデンサが単位電池毎に設けられている為、サンプルホールド用スイッチの開閉のタイミングを調整することで、同じ時点での各単位電池の電圧を測定することが可能となる。さらに、各コンデンサの両極が順次に電圧検出手段に接続されて、そこにホールドされた単位電池一つ当たりの電圧が、電圧検出手段（例えばＡ／Ｄ入力を有する電圧検出手段）によって検出される。これにより、電圧検出手段が有する分解能の全てを使って、単位電池一つ当たりの電圧を検出することが可能となり、従来のように、複数の単位電池が直列した大電圧に分解能を割り当てなければならないものに比べて、検出精度が向上する。
【００１２】
＜請求項２の発明＞
請求項２の構成によれば、スイッチ制御手段によりサンプルホールド用スイッチをオン状態から一斉にオフさせることにより、各コンデンサの両極間に各単位電池の同時刻における電圧がホールドされて単位電池の同時刻の電圧を検出することが可能となり、従来問題となっていた、検出タイミングのずれに伴う電圧変動分が検出結果に含まれなくなり、高精度の電圧検出が可能となる。また、電圧測定中にはすべてのコンデンサが同時に単位電池から切断されるので、電圧測定に伴う単位電池への影響を無くした状態での電圧測定が可能となる。
【００１３】
＜請求項３の発明＞
請求項３の構成によれば、各コンデンサの両極が順次に電圧検出手段に接続されて、そこにホールドされた単位電池一つ当たりの電圧が、電圧検出手段（例えばＡ／Ｄ入力を有する電圧検出手段）によって検出される。これにより、電圧検出手段が有する分解能の全てを使って、単位電池一つ当たりの電圧を検出することが可能となり、従来のように、複数の単位電池が直列した大電圧に分解能を割り当てなければならないものに比べて、検出精度が向上する。さらに、過電圧リミッタ回路により、所定個数以上のコンデンサが直列に電圧検出手段に接続されることがなくなり、電圧検出手段が過電圧の印加から保護される。
【００１４】
【発明の実施の形態】
以下、本発明を、例えば電気自動車の動力用バッテリーシステムに適用した一実施形態について図１〜４を参照しつつ、説明する。
【００１５】
図１は、本発明実施形態の組電池装置の基本回路構成図である。本発明における組電池に相当するバッテリーＢは、図１に示すように、例えば４つの単位電池Ｅ１〜Ｅ４を直列接続してなる。本実施形態の組電池装置では、上記４つの単位電池Ｅ１〜Ｅ４に対応させて、４つのコンデンサＣ１〜Ｃ４を直列接続したコンデンサ群１０が備えられ、このコンデンサ群１０とバッテリーＢとの間では、互いに同じ順位に配置された各コンデンサＣ１〜Ｃ４の両極と各単位電池Ｅ１〜Ｅ４の両極とが、並列ラインＬ１〜Ｌ５で接続されている。
【００１６】
すなわち、バッテリーＢの正極は、並列ラインＬ４によって、コンデンサ群１０の一端に接続されており、また、バッテリーＢの負極は、並列ラインＬ５によってコンデンサ群１０の他端に接続されている。さらに、バッテリーＢのうち隣り合った単位電池同士の共通接続点とコンデンサ群１０のうち隣り合ったコンデンサ同士の共通接続点とが並列ラインＬ１〜Ｌ３で接続されている。
【００１７】
上記並列ラインＬ１〜Ｌ４には、それぞれサンプルホールド用スイッチＳＷ１〜ＳＷ４が設けられている。このサンプルホールド用スイッチは、回路の開閉機能を有していれば基本的にどのようなスイッチでも良いが、下記図２や図３に示す構造のスイッチを好適に用いることができる。
【００１８】
本実施形態の組電池装置には、電圧検出手段として、Ａ／Ｄコンバータを内蔵したＣＰＵ３０が備えられている。このＣＰＵ３０には、４つのＡ／Ｄ変換用の入力端子Ａ／Ｄ１〜Ａ／Ｄ４と、１つのＧＮＤ端子とが備えられ、これら各端子に各コンデンサＣ１〜Ｃ４の両極から引き出された計測ラインがバッファアンプＵ１〜Ｕ４を介して接続されている。
【００１９】
すなわち、前記した並列ラインＬ５を延長した計測ラインＬ１５がＣＰＵ３０のＧＮＤ端子に接続され、前記した並列ラインＬ１〜Ｌ４がバッファアンプに入力され、さらにこの計測ラインＬ１１〜Ｌ１４が、ＣＰＵ３０の入力端子Ａ／Ｄ１〜Ａ／Ｄ４にそれぞれ接続されている。
【００２０】
また、コンデンサに直接接続している計測ラインＬ１６〜Ｌ１８には、選択スイッチＳＷ２１〜ＳＷ２３が設けられ、ＣＰＵ３０からの信号を受けてオンオフ制御されるようになっている。
【００２１】
本発明の組電池装置は、基本的には以上のような回路構成を採用することにより実施することができる。
【００２２】
本発明の組電池装置を実使用上より好ましい状態で実施するには、例えば、図２、図３に示す回路構成を用いる。
【００２３】
図２、図３に示す組電池装置では、図１で示した基本回路構成に加え、バッファアンプＵ１〜Ｕ４とＣＰＵ３０との間に、抵抗とクランプダイオードとからなる過電圧リミッタ回路Ｈ１が設けられている。このように、計測ラインＬ１１〜Ｌ１４の途中に、過電圧リミッタ回路Ｈ１を設けることにより、ＣＰＵ３０には一定以上の電圧がかからず、ＣＰＵの保護機能が果たされる。なお、コンデンサ端子とクランプダイオードとの間にバッファが介された構成となっているため、コンデンサにサンプルホールドした電圧のクランプダイオードへの流れ込みは防止されている。
【００２４】
また、図２、図３に示す組電池装置では、コンデンサに直接接続している計測ラインＬ１６〜Ｌ１８に設けられた選択スイッチＳＷ２１〜ＳＷ２３が、ＮチャンネルのＭＯＳ型ＦＥＴ３で構成され、これらＦＥＴ３のゲートが、図示しないバイアス回路に接続され、このバイアス回路に備えた例えばトランジスタがＣＰＵ３０から２値信号を受けてオンオフされ、もってＦＥＴ３が別々にオンオフされるように構成されている。
【００２５】
さらに、図２に示す組電池装置では、サンプルホールド用スイッチが、いずれもＮチャンネルの接合型ＦＥＴ１で構成されており、隣り合った並列ラインの間には、それぞれトランジスタＴ１のエミッタ・コレクタが接続されており、これら各トランジスタＴ１のコレクタに各ＦＥＴ１のゲートが接続されている。さらに、各トランジスタＴ１のバイアス回路は、ひとまとめにされて１つのトランジスタＴ２に接続され、このトランジスタＴ２が次述するＣＰＵ３０（スイッチ制御手段に相当する）から２値信号を受けてオンオフされることで、全部のトランジスタＴ１が一斉にオンオフする。これにより、後の動作説明で詳説するように全部のＦＥＴ１が一斉にオンオフされる。また、各ＦＥＴ１のゲート回路は、抵抗を介してひとまとめにされて負電源に接続され、これにより漏れ電流が防止されている。負電源により下げる電位は−０．５Ｖ以下とするのが良い。
【００２６】
また、図３に示す組電池装置では、サンプルホールド用スイッチが、いずれもＰチャンネルのＭＯＳ型のＦＥＴ１で構成されており、各ＦＥＴ１のバイアス回路は、ひとまとめにされて１つのトランジスタＴ２に接続され、このトランジスタＴ２が次述するＣＰＵ３０（スイッチ制御手段に相当する）から２値信号を受けてオンオフされることで、全部のＦＥＴ１が一斉にオンオフされる。
【００２７】
次に、図４のタイムチャートを参照しながら、本発明組電池装置の動作を上記図１に示す実施形態に基づいて説明する。
【００２８】
ＣＰＵ３０は、タイムチャートに示すように、所定周期で上記した各サンプルホールド用スイッチ及び選択スイッチをオンオフ制御している。
【００２９】
まず、組電池装置のスイッチ制御手段となるＣＰＵ３０を起動すると、全てのスイッチがオフされた状態となる。この状態から、まず最初に、並列ラインＬ１〜Ｌ４に設けたＳＷ１〜ＳＷ４が一斉にオンして、各単位電池Ｅ１〜Ｅ４及び各コンデンサＣ１〜Ｃ４の両極同士が導通接続される。
【００３０】
例えば、図２に示す装置では、ＣＰＵ３０によってトランジスタＴ２がオンされて、単位電池Ｅ１〜Ｅ４毎に配した全部のトランジスタＴ１にバイアス電流が流れ、それらトランジスタＴ１がオンする。すると、各ＦＥＴ１のゲートの電位がソースの電位まで持ち上げられて、ゲート・ソース電圧ＶGSが０Ｖとなり、全部のＦＥＴ１がオンして、並列ラインＬ１〜Ｌ４が導通状態となり、もって上記したように、各単位電池Ｅ１〜Ｅ４及び各コンデンサＣ１〜Ｃ４の両極同士が導通接続される。
【００３１】
すると、コンデンサＣ１〜Ｃ４に電荷が流れ込み、対応した単位電池と同じ電圧が各コンデンサの両極間に発生する。また、このとき、コンデンサ群１０とＣＰＵ３０とを繋ぐ計測ラインＬ１２〜Ｌ１４上のバッファアンプの出力が制御電源電位にクランプされているため、単位電池を２つ以上繋げた大電圧が、ＣＰＵ３０の入力端子（Ａ／Ｄ２〜Ａ／Ｄ４）に印加されることはない。
【００３２】
次いで、ＳＷ１〜ＳＷ４が一斉にオフされる（ホールド期間）。例えば、図２に示す装置では、ＣＰＵ３０からの２値信号が例えばＬレベルになり、トランジスタＴ２がオフして、全トランジスタＴ１がオフする。すると、各ＦＥＴ１のゲートとソース間に、単位電池の電圧が印加された状態となり、ＦＥＴ１が一斉にオフする。
【００３３】
これにより、各単位電池Ｅ１〜Ｅ４と各コンデンサＣ１〜Ｃ４とが一斉に非導通状態となり、コンデンサＣ１〜Ｃ４に流れ込んだ電荷は、どこにも逃げる経路がなくなり、同時刻（ＳＷ１〜ＳＷ４をオフした瞬間の時刻。図４の時刻ｔ１参照）の各単位電池Ｅ１〜Ｅ４の電圧が、各コンデンサＣ１〜Ｃ４にホールドされる。
【００３４】
次いで、コンデンサ群１０のうち低電位側のコンデンサＣ１から、順次に、その両極間の電位をＣＰＵ３０に取り込む動作に移行する。すなわち、まず最初に、ＣＰＵ３０のＧＮＤ端子と入力端子Ａ／Ｄ１との間の電圧が取り込まれる。ここで、ＧＮＤ端子と入力端子Ａ／Ｄ１とに両極を接続されたコンデンサＣ１には、単位電池Ｅ１の電圧がホールドされているから、その単位電池Ｅ１の電圧がＣＰＵ３０に取り込まれることとなり、これがデジタルデータ化されかつ所定のソフト処理を経て電圧値として検出される。
【００３５】
このデータの取り込みが終了すると（図４の時刻ｔ２参照）、スイッチＳＷ２１（図２の場合、ＦＥＴ３）がオンして、計測ラインＬ１６とＬ１５とが導通接続される。これにより、コンデンサＣ１に蓄えられた電荷が放電されると共に、コンデンサＣ２の負極がＣＰＵ３０のＧＮＤ端子に導通接続される。
【００３６】
次いで、バッファアンプを介して、コンデンサＣ２の正極が入力端子Ａ／Ｄ２に導通接続される。そして、この状態で、ＧＮＤ端子と入力端子Ａ／Ｄ２との間の電圧が、ＣＰＵ３０に取り込まれてデジタルデータ化される。これにより、コンデンサＣ２の両極間にホールドされた単位電池Ｅ２の電圧が検出される。
【００３７】
このデータの取り込みが終了すると（図４の時刻ｔ３参照）、ＳＷ２２（図２の場合、ＦＥＴ３）がオンする。これにより、コンデンサＣ２の正極がＧＮＤに導通接続されて、コンデンサＣ２に蓄えられた電荷が放電されると共に、コンデンサＣ３の負極がＧＮＤ端子に導通接続される。次いで、コンデンサＣ３の正極がバッファアンプを介して入力端子Ａ／Ｄ３に導通接続され、この状態で、ＧＮＤ端子と入力端子Ａ／Ｄ３との間に印加された電圧が、ＣＰＵ３０に取り込まれる。これにより、コンデンサＣ３の両極間にホールドされた単位電池Ｅ３の電圧が検出される。
【００３８】
以下、同様にして、コンデンサＣ４の両極間の電圧がＣＰＵ３０に取り込まれ、もって、コンデンサＣ４の両極間にホールドされた単位電池Ｅ４の電圧が検出される。
【００３９】
このようにして、各コンデンサＣ１〜Ｃ４の両極間にホールドされた各単位電池Ｅ１〜Ｅ４の同時刻における電圧が、順次にＣＰＵ３０に取り込まれて検出され、例えば、各単位電池の電圧の差が所定の電圧差に収まっているか否かが監視される。
【００４０】
このように本実施形態によれば、複数の単位電池Ｅ１〜Ｅ４の同時刻の電圧を検出することが可能となり、従来問題となっていた、検出タイミングのずれに伴う電圧変動分が検出結果に含まれなくなり、高精度の電圧検出が可能となる。しかも、同時に複数の電圧検出を行えるＣＰＵを備えて同じ課題を解決した電圧検出回路に比べて、低コストで製造することができる。
【００４１】
また、ＣＰＵ３０に、各単位電池Ｅ１〜Ｅ４の一つ当たりの電圧を取り込む構成としたから、ＣＰＵ３０の分解能（例えば、１０ビット）を、単位電池１つの電圧に割り当てることができ、従来のように、複数の単位電池が直列した大電圧に分解能の全てを割り当てたものに比べて、検出精度が向上する。
【００４２】
さらに、本発明によれば、各単位電池Ｅ１〜Ｅ４に分圧回路を接続しなくて済むから、従来のように、分圧回路に流れる放電電流によって、各単位電池の容量にばらつきが発生することもない。その上、コンデンサは、分圧回路に必要な抵抗に比べて温度の影響を受けにくく、この点においても、検出精度の向上が図られる。
【図面の簡単な説明】
【図１】本発明の一実施形態の組電池装置の基本回路構成図。
【図２】本発明の一実施形態の組電池装置の詳細回路構成図。
【図３】本発明の一実施形態の組電池装置の詳細回路構成図。
【図４】ＣＰＵによるオンオフタイミングを示したタイムチャート。
【図５】従来の組電池装置の回路構成図。
【符号の説明】
１０…コンデンサ群
３０…ＣＰＵ（電圧検出手段、スイッチ制御手段）
Ｂ…バッテリー（組電池）
Ｃ１〜Ｃ４…コンデンサ
Ｅ１〜Ｅ４…単位電池
Ｌ１〜Ｌ５…並列ライン
Ｌ１１〜１８…計測ライン
ＳＷ１〜ＳＷ４…サンプルホールド用スイッチ
ＳＷ２１〜ＳＷ２３…選択スイッチ
Ｕ１〜Ｕ４…バッファアンプ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an assembled battery device configured by connecting a plurality of unit batteries in series and having a circuit configuration for detecting the voltage of each unit battery.
[0002]
[Prior art]
For example, a power battery for an electric vehicle is composed of an assembled battery in which a large number of unit cells are connected in series to ensure a required high voltage. In such a battery system, if the voltage of each unit battery varies, the reliability of the battery system may decrease. Therefore, the voltage of each unit battery is detected and each unit battery is in a predetermined state. Whether or not to monitor.
[0003]
In order to detect the voltage of each unit battery, a configuration as shown in FIG. 5 is generally used. Here, only four unit cells are shown for the sake of simplification, and resistors RA and RB are connected in series between, for example, the positive-side output terminals of the unit cells E1 to E4 and the ground line GND. The voltage dividing circuits P1 to P4 are connected, and a common connection point between the resistors RA and RB in each of the voltage dividing circuits P1 to P4 is connected to the CPU 1 for voltage detection. In the CPU 1, the voltage V1 of the unit battery E1, the voltage V2 that combines the unit batteries E1 and E2, the voltage V3 that combines the unit batteries E1 to E3, and the voltage V4 that combines the unit batteries E1 to E4, In addition to sampling and detecting sequentially, these V1 to V2 are converted into digital signals by an A / D converter provided in the CPU 1, and the voltages VE1 to VE4 of the unit cells E1 to E4 are obtained according to the following equations. In the following equation, k is a proportional constant determined by the voltage division ratio.
[0004]
VE1 = k · V1
VE2 = k. (V2-V1)
VE3 = k. (V3-V2)
VE4 = k · (V4-V3)
[0005]
[Problems to be solved by the invention]
By the way, in the above-mentioned assembled battery device, what is finally desired to be detected is the individual voltage of each of the unit cells E1 to E4. For this purpose, a large voltage (V2 to V4) in which a plurality of unit cells are serially detected is detected. The individual voltages of the unit cells are calculated based on the difference between these large voltages. For this reason, the resolution of CPU1 is not fully exhibited, and the problem that detection accuracy falls arises. That is, when the resolution of the A / D converter in the CPU 1 is 10 bits, for example, when the voltage of one unit battery is directly taken into the A / D converter, the large voltage obtained by serially connecting four unit batteries is A. comparing the time to take in / D converter, in the former, but may be assigned a resolution of 2 ¹⁰ to the voltage of one unit cell, the latter two to the voltage of one unit cell ^10/4 only resolution The resolution of the latter is lower than that of the former, and therefore the accuracy of detecting individual voltages of the unit cells is lowered.
[0006]
Further, in the above assembled battery device, the voltages V1 to V4 are sequentially sampled and detected. For example, the detected voltage of the unit battery detected last is compared to the detected voltage of the unit battery detected first. Includes a voltage fluctuation due to a shift in detection timing, and an accurate voltage difference between unit cells cannot be obtained. On the other hand, if a CPU (A / D converter) capable of detecting a plurality of voltages at the same time is provided in order to detect the voltages V1 to V4 at a time, the cost increases.
[0007]
Furthermore, in the system described above, the capacity of each of the unit cells E1 to E4 varies due to the discharge currents i1 to i4 flowing through the voltage dividing circuits P1 to P4. That is, as shown in FIG. 5, the discharge current i1 flows only in the unit cell E1, the discharge current i2 flows in both the unit cells E1, E2, the discharge current i3 flows in the unit cells E1, E2, E3,. Therefore, more current always flows through the unit cells E1, E2,... Closer to the ground line GND. For this reason, the unit battery closer to the ground line reduces the capacity.
[0008]
This invention is made | formed in view of the said situation, The objective is to provide the assembled battery apparatus which can detect the voltage of each unit battery which comprises an assembled battery with high precision.
[0009]
[Means for Solving the Problems]
An assembled battery device according to claim 1 is an assembled battery in which a plurality of unit batteries are connected in series, a plurality of capacitors provided in parallel via a sample hold switch for each unit battery, Voltage detecting means for measuring the voltage between both electrodes of the plurality of capacitors, and the plurality of capacitors are connected in series to each other to form a capacitor group, and the voltage detecting means includes the two electrodes of the plurality of capacitors. A plurality of drawn out measurement lines are connected, and selection switches are provided on the measurement lines. By simultaneously turning on the sample hold switches, the voltages of the unit cells are simultaneously held in the plurality of capacitors. , together with the voltage detecting means, inputs each capacitor voltage across the sequential voltage detecting means from the low potential side capacitor, instrumented co Off controls the selection switch so as to discharge the capacitor to zero voltage, characterized in that the is configured to detect a voltage between both electrodes of each capacitor. An assembled battery device according to a second aspect of the present invention is the assembled battery device according to the first aspect, further comprising switch control means for simultaneously turning off the sample hold switches from the on state.
[0010]
Assembled battery device according to the invention of claim 3, in the assembled battery device according to claim 1 or 2, the upper SL voltage detecting means, a plurality of measurement lines buffer amplifier drawn from both poles of the respective capacitors It is connected via, between the front Symbol overvoltage limiter circuit for preventing the output of the buffer amplifier is applied to a specified voltage range of the overvoltage with respect to the voltage detecting means, a buffer amplifier and the voltage detecting means It is provided in.
[0011]
[Action and effect of the invention]
<Invention of Claim 1> According to the configuration of claim 1, when the sample-hold switches provided for each unit battery are turned on all at once, the voltage of each unit battery becomes the voltage between the electrodes of each of the plurality of capacitors. The voltage of each unit cell is measured by measuring the voltage between the two electrodes by the voltage detection means. Thereby, since it is not necessary to connect a voltage dividing circuit to each unit battery, it is possible to prevent a variation in the capacity of each unit battery caused by a discharge current flowing through the voltage dividing circuit as in the prior art. In addition, since a capacitor is provided for each unit cell, it is possible to measure the voltage of each unit cell at the same time by adjusting the opening and closing timing of the sample hold switch. Further, both poles of each capacitor are sequentially connected to the voltage detection means, and the voltage per unit battery held therein is detected by the voltage detection means (for example, voltage detection means having an A / D input). . As a result, it is possible to detect the voltage per unit cell using all of the resolution of the voltage detection means, and it is necessary to assign the resolution to a large voltage in which a plurality of unit cells are connected as in the past. The detection accuracy is improved compared to what is not necessary.
[0012]
<Invention of Claim 2>
According to the second aspect of the present invention, the sample control switches are simultaneously turned off from the ON state by the switch control means, whereby the voltage at the same time of each unit cell is held between the two poles of each capacitor, so The voltage at the time can be detected, and the voltage fluctuation due to the detection timing shift, which has been a problem in the past, is not included in the detection result, and the voltage can be detected with high accuracy. Further, since all the capacitors are disconnected from the unit battery at the same time during the voltage measurement, it is possible to measure the voltage in a state where the influence on the unit battery due to the voltage measurement is eliminated.
[0013]
<Invention of Claim 3>
According to the configuration of the third aspect, both poles of each capacitor are sequentially connected to the voltage detection means, and the voltage per unit battery held therein is the voltage detection means (for example, a voltage having an A / D input). Detection means). As a result, it is possible to detect the voltage per unit cell using all of the resolution of the voltage detection means, and it is necessary to assign the resolution to a large voltage in which a plurality of unit cells are connected as in the past. The detection accuracy is improved compared to what is not necessary. Furthermore, the overvoltage limiter circuit prevents a predetermined number of capacitors from being connected in series to the voltage detection means, and protects the voltage detection means from the application of overvoltage.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment in which the present invention is applied to a power battery system for an electric vehicle, for example, will be described with reference to FIGS.
[0015]
FIG. 1 is a basic circuit configuration diagram of an assembled battery device according to an embodiment of the present invention. As shown in FIG. 1, the battery B corresponding to the assembled battery in the present invention is formed by, for example, four unit cells E1 to E4 connected in series. The assembled battery device of this embodiment includes a capacitor group 10 in which four capacitors C1 to C4 are connected in series corresponding to the four unit batteries E1 to E4, and between the capacitor group 10 and the battery B, The two poles of the capacitors C1 to C4 and the two poles of the unit cells E1 to E4 that are arranged in the same order are connected by parallel lines L1 to L5.
[0016]
That is, the positive electrode of the battery B is connected to one end of the capacitor group 10 by the parallel line L4, and the negative electrode of the battery B is connected to the other end of the capacitor group 10 by the parallel line L5. Furthermore, a common connection point between adjacent unit cells in the battery B and a common connection point between adjacent capacitors in the capacitor group 10 are connected by parallel lines L1 to L3.
[0017]
The parallel lines L1 to L4 are provided with sample and hold switches SW1 to SW4, respectively. The sample-hold switch may be basically any switch as long as it has a circuit opening / closing function, but a switch having a structure shown in FIGS. 2 and 3 can be preferably used.
[0018]
The assembled battery device of the present embodiment includes a CPU 30 incorporating an A / D converter as a voltage detection unit. The CPU 30 is provided with four A / D conversion input terminals A / D1 to A / D4 and one GND terminal. The measurement lines drawn out from both poles of the capacitors C1 to C4 are connected to these terminals. Are connected via buffer amplifiers U1 to U4.
[0019]
That is, the measurement line L15 obtained by extending the parallel line L5 is connected to the GND terminal of the CPU 30, the parallel lines L1 to L4 are input to the buffer amplifier, and the measurement lines L11 to L14 are connected to the input terminal A of the CPU 30. / D1 to A / D4, respectively.
[0020]
In addition, selection switches SW21 to SW23 are provided in the measurement lines L16 to L18 directly connected to the capacitors, and are controlled to be turned on / off in response to signals from the CPU 30.
[0021]
The assembled battery device of the present invention can be basically implemented by adopting the circuit configuration as described above.
[0022]
In order to implement the assembled battery device of the present invention in a more preferable state in actual use, for example, the circuit configurations shown in FIGS. 2 and 3 are used.
[0023]
2 and 3, in addition to the basic circuit configuration shown in FIG. 1, an overvoltage limiter circuit H1 including a resistor and a clamp diode is provided between the buffer amplifiers U1 to U4 and the CPU 30. Yes. Thus, by providing the overvoltage limiter circuit H1 in the middle of the measurement lines L11 to L14, the CPU 30 is not subjected to a voltage higher than a certain level, and the protection function of the CPU is performed. Since the buffer is interposed between the capacitor terminal and the clamp diode, the voltage sampled and held in the capacitor is prevented from flowing into the clamp diode.
[0024]
2 and 3, the selection switches SW21 to SW23 provided in the measurement lines L16 to L18 directly connected to the capacitors are configured by N-channel MOS type FETs 3, and these FETs 3 The gate is connected to a bias circuit (not shown), and for example, a transistor provided in the bias circuit is turned on / off in response to a binary signal from the CPU 30, and the FET 3 is turned on / off separately.
[0025]
Further, in the assembled battery device shown in FIG. 2, the sample and hold switches are each composed of an N-channel junction FET1, and the emitter and collector of the transistor T1 are connected between adjacent parallel lines, respectively. The gate of each FET 1 is connected to the collector of each transistor T1. Further, the bias circuits of the respective transistors T1 are collectively connected to one transistor T2, and this transistor T2 receives a binary signal from a CPU 30 (corresponding to switch control means) described below and is turned on / off. All the transistors T1 are turned on / off all at once. As a result, all the FETs 1 are simultaneously turned on and off, as will be described in detail later. Further, the gate circuits of the FETs 1 are collectively connected via a resistor and connected to a negative power source, thereby preventing leakage current. The potential to be lowered by the negative power supply is preferably −0.5 V or less.
[0026]
Further, in the assembled battery device shown in FIG. 3, the sample and hold switches are each composed of a P-channel MOS type FET 1, and the bias circuits of the FETs 1 are collectively connected to one transistor T2. When the transistor T2 is turned on / off in response to a binary signal from a CPU 30 (corresponding to a switch control means) described below, all the FETs 1 are turned on / off all at once.
[0027]
Next, the operation of the assembled battery device of the present invention will be described based on the embodiment shown in FIG. 1 with reference to the time chart of FIG.
[0028]
As shown in the time chart, the CPU 30 performs on / off control of each sample hold switch and selection switch described above at a predetermined cycle.
[0029]
First, when the CPU 30 serving as the switch control means of the assembled battery device is activated, all the switches are turned off. From this state, first, SW1 to SW4 provided on the parallel lines L1 to L4 are turned on all at once, and both the poles of the unit cells E1 to E4 and the capacitors C1 to C4 are conductively connected.
[0030]
For example, in the apparatus shown in FIG. 2, the transistor T2 is turned on by the CPU 30, a bias current flows through all the transistors T1 arranged for each of the unit cells E1 to E4, and the transistors T1 are turned on. Then, the gate potential of each FET 1 is raised to the source potential, the gate-source voltage VGS becomes 0 V, all the FETs 1 are turned on, and the parallel lines L1 to L4 become conductive, and as described above, The two poles of each unit battery E1 to E4 and each capacitor C1 to C4 are conductively connected.
[0031]
Then, electric charge flows into the capacitors C1 to C4, and the same voltage as that of the corresponding unit battery is generated between both electrodes of each capacitor. At this time, since the output of the buffer amplifier on the measurement lines L12 to L14 connecting the capacitor group 10 and the CPU 30 is clamped to the control power supply potential, a large voltage connecting two or more unit cells is input to the CPU 30. It is not applied to the terminals (A / D2 to A / D4).
[0032]
Next, SW1 to SW4 are turned off all at once (hold period). For example, in the apparatus shown in FIG. 2, the binary signal from the CPU 30 becomes, for example, L level, the transistor T2 is turned off, and all the transistors T1 are turned off. Then, the voltage of the unit cell is applied between the gate and the source of each FET 1, and the FETs 1 are turned off all at once.
[0033]
As a result, the unit batteries E1 to E4 and the capacitors C1 to C4 become non-conductive all at once, and the electric charge flowing into the capacitors C1 to C4 has no path to escape anywhere, and at the same time (SW1 to SW4 are turned off) The voltages of the unit cells E1 to E4 at the instantaneous time (see time t1 in FIG. 4) are held in the capacitors C1 to C4.
[0034]
Next, the operation proceeds from the capacitor C1 on the low potential side of the capacitor group 10 to the operation of taking in the potential between the two electrodes to the CPU 30 sequentially. That is, first, the voltage between the GND terminal of the CPU 30 and the input terminal A / D1 is captured. Here, since the voltage of the unit battery E1 is held in the capacitor C1 whose both poles are connected to the GND terminal and the input terminal A / D1, the voltage of the unit battery E1 is taken into the CPU 30. It is converted into digital data and detected as a voltage value through a predetermined soft process.
[0035]
When this data capture is completed (see time t2 in FIG. 4), the switch SW21 (FET3 in the case of FIG. 2) is turned on, and the measurement lines L16 and L15 are conductively connected. Thereby, the electric charge stored in the capacitor C1 is discharged, and the negative electrode of the capacitor C2 is conductively connected to the GND terminal of the CPU 30.
[0036]
Next, the positive electrode of the capacitor C2 is conductively connected to the input terminal A / D2 through the buffer amplifier. In this state, the voltage between the GND terminal and the input terminal A / D2 is taken into the CPU 30 and converted into digital data. Thereby, the voltage of the unit battery E2 held between the two electrodes of the capacitor C2 is detected.
[0037]
When this data capture is completed (see time t3 in FIG. 4), SW22 (in the case of FIG. 2, FET3) is turned on. As a result, the positive electrode of the capacitor C2 is conductively connected to GND, the electric charge stored in the capacitor C2 is discharged, and the negative electrode of the capacitor C3 is conductively connected to the GND terminal. Next, the positive electrode of the capacitor C3 is conductively connected to the input terminal A / D3 via the buffer amplifier. In this state, the voltage applied between the GND terminal and the input terminal A / D3 is taken into the CPU 30. As a result, the voltage of the unit battery E3 held between the two electrodes of the capacitor C3 is detected.
[0038]
Similarly, the voltage between both electrodes of the capacitor C4 is taken into the CPU 30, and the voltage of the unit battery E4 held between both electrodes of the capacitor C4 is detected.
[0039]
In this way, the voltages at the same time of the unit cells E1 to E4 held between the two electrodes of the capacitors C1 to C4 are sequentially taken in and detected by the CPU 30, and for example, the voltage difference between the unit cells is detected. It is monitored whether it is within a predetermined voltage difference.
[0040]
As described above, according to the present embodiment, it is possible to detect the voltage at the same time of the plurality of unit batteries E1 to E4, and the voltage fluctuation due to the detection timing shift, which has been a problem in the past, is the detection result. It is not included and voltage detection with high accuracy is possible. In addition, it can be manufactured at a lower cost than a voltage detection circuit that includes a CPU that can simultaneously detect a plurality of voltages and solves the same problem.
[0041]
Further, since the CPU 30 is configured to capture the voltage per unit battery E1 to E4, the resolution of the CPU 30 (for example, 10 bits) can be assigned to one unit battery voltage, as in the conventional case. The detection accuracy is improved as compared with the case where all the resolutions are assigned to a large voltage in which a plurality of unit cells are connected in series.
[0042]
Furthermore, according to the present invention, since it is not necessary to connect a voltage dividing circuit to each of the unit cells E1 to E4, the capacity of each unit cell varies due to the discharge current flowing through the voltage dividing circuit as in the prior art. There is nothing. In addition, the capacitor is less susceptible to temperature than the resistance required for the voltage dividing circuit, and in this respect also, the detection accuracy can be improved.
[Brief description of the drawings]
FIG. 1 is a basic circuit configuration diagram of an assembled battery device according to an embodiment of the present invention.
FIG. 2 is a detailed circuit configuration diagram of an assembled battery device according to an embodiment of the present invention.
FIG. 3 is a detailed circuit configuration diagram of an assembled battery device according to an embodiment of the present invention.
FIG. 4 is a time chart showing on / off timing by a CPU.
FIG. 5 is a circuit configuration diagram of a conventional assembled battery device.
[Explanation of symbols]
10: Capacitor group 30 ... CPU (voltage detection means, switch control means)
B ... Battery (assembled battery)
C1-C4: Capacitors E1-E4 ... Unit batteries L1-L5 ... Parallel lines L11-18 ... Measurement lines SW1-SW4 ... Sample hold switches SW21-SW23 ... Selection switches U1-U4 ... Buffer amplifiers

Claims

複数の単位電池が直列接続されてなる組電池と、前記各単位電池毎にサンプルホールド用スイッチを介して並列に設けられた複数のコンデンサと、該複数のコンデンサの両極間の電圧を測定する電圧検出手段とを備え、かつ上記複数のコンデンサが互いに直列接続されてコンデンサ群が構成され、上記電圧検出手段には、前記複数の各コンデンサの両極から引き出された複数の計測ラインが接続され、それら計測ラインに選択スイッチが備えられ、前記サンプルホールド用スイッチを一斉にオンすることにより、前記各単位電池の電圧を前記各複数のコンデンサに同時にホールドし、上記電圧検出手段が、各コンデンサ両端電圧を低電位側コンデンサから順次電圧検出手段に入力すると共に、計測済みコンデンサを零電圧に放電させるよう選択スイッチをオンオフ制御し、前記各コンデンサの両極間の電圧を検出するよう構成されていることを特徴とする組電池装置。Voltage measurement and battery pack in which a plurality of unit batteries which are connected in series, and a plurality of capacitors provided in parallel through the sample-hold switch the each unit cell, the voltage between both electrodes of the plurality of capacitors and a detection means, and the plurality of capacitors is configured series connected with the capacitor groups together, the above voltage detecting means, said plurality of the plurality of measurement lines drawn from both poles of the capacitor is connected, they A selection switch is provided in the measurement line, and by simultaneously turning on the sample hold switches, the voltage of each unit cell is simultaneously held in each of the plurality of capacitors, and the voltage detection means sets the voltage across each capacitor. and inputs sequentially the voltage detecting means from the low potential side capacitor, selection as to discharge the instrumented capacitor to zero voltage Off controls the switch, the battery pack apparatus characterized by being configured to detect a voltage between both electrodes of the capacitors.

上記サンプルホールド用スイッチをオン状態から一斉にオフさせるスイッチ制御手段を備えていることを特徴とする請求項１記載の組電池装置。 2. The assembled battery device according to claim 1, further comprising switch control means for simultaneously turning off the sample hold switches from the on state.

上記電圧検出手段には、前記各コンデンサの両極から引き出された複数の計測ラインがバッファアンプを介して接続され、前記バッファアンプの出力が電圧検出手段に対して規定電圧範囲以上の過電圧となって印加されることを防止するための過電圧リミッタ回路が、バッファアンプと電圧検出手段との間に設けられていることを特徴とする請求項１または２記載の組電池装置。The upper SL voltage detecting means, said plurality of measurement lines drawn from both poles of the capacitor is connected via a buffer amplifier, and the previous SL output of the buffer amplifier is equal to or higher than the specified voltage range for voltage detection means Overvoltage 3. The assembled battery device according to claim 1, wherein an overvoltage limiter circuit for preventing the voltage from being applied is provided between the buffer amplifier and the voltage detection means.