JP4277526B2

JP4277526B2 - Semiconductor element

Info

Publication number: JP4277526B2
Application number: JP2003001340A
Authority: JP
Inventors: 暢尚杉森
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2003-01-07
Filing date: 2003-01-07
Publication date: 2009-06-10
Anticipated expiration: 2023-01-07
Also published as: JP2004214504A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子に関する。
【０００２】
【従来の技術】
プレーナ形半導体素子には、素子の高耐圧化を図るために、フィールドプレート（ＦＰ）及びフローティングリミッティングリング（ＦＬＲ）が形成される。
【０００３】
ＦＰ及びＦＬＲは、素子活性領域の全体を包囲するように環状に形成され、互いに電気的に接続される。
ＦＰとＦＬＲの数は、素子に要求される耐圧に応じて決定され、一般に、要求される耐圧が高いほど、形成されるＦＰとＦＬＲの数は増加する。
【０００４】
一方、半導体素子の微細化が進むにつれて、ＦＰ及びＦＬＲの形成領域が狭くなる。ＦＰ及びＦＬＲの形成領域が狭くなると、ＦＰとＦＬＲとを接続する部分の領域も狭くなり、ＦＰとＦＬＲとの電気的接続が困難になる。
【０００５】
上記問題を解決するため、従来は、ＦＰ及びＦＬＲの幅を半導体基板のコーナ部で広く形成し、ＦＰとＦＬＲとを半導体基板のコーナ部で電気的に接続している（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特公昭６３−６４９０５号公報（第２頁の左欄、第３図）
【０００７】
【発明が解決しようとする課題】
しかし、ＦＰ及びＦＬＲの幅をコーナ部で広く形成するだけでは、多数のＦＰ及びＦＬＲを形成する場合に、半導体基板のサイズを大きくしなければならないという問題が発生する。
【０００８】
また、半導体基板のサイズを大きくせずに多数のＦＰ及びＦＬＲを形成するためには、コーナ部において、ＦＰ同士の間隔及びＦＬＲ同士の間隔を他の部分よりも狭くしなければならない。
しかし、半導体素子の高耐圧化を安定して達成するためには、隣接するＦＰ及びＦＬＲ同士の間隔が素子の全周に渡って均一であることが望ましい。
【０００９】
また、半導体基板のサイズを大きくせず、隣接するＦＰ及びＦＬＲ同士の間隔を均一にする場合は、形成するＦＰ及びＦＬＲの数を制限しなければならない。このため、素子に要求される耐圧を実現できない場合がある。
【００１０】
従って、本発明は、素子の高耐圧化及び微細化を容易に実現可能な半導体素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体素子は、半導体基板と、前記半導体基板の表面領域に形成される環状の不純物拡散領域から構成されるリミッティングリングと、前記半導体基板上に形成され、前記リミッティングリング上の所定位置に形成されるコンタクトホールを有する絶縁膜と、前記絶縁膜上に形成され、前記コンタクトホールを介して前記リミッティングリングに電気的に接続される環状の導電膜から構成されるフィールドプレートと、前記半導体基板の表面領域の、前記リミッティングリングによって囲まれた領域の内側に形成される内側不純物拡散領域と、前記絶縁膜上の、前記フィールドプレートによって囲まれた領域の内側に形成される内側導電膜と、から構成され、前記内側不純物拡散領域は、前記リミッティングリングと前記フィールドプレートとの接続部分に隣接して形成され、該接続部分に面する切欠を有し、前記内側導電膜は、前記接続部分に隣接して形成され、該接続部分に面する切欠を有し、前記リミッティングリングは、前記接続部分を含み、前記内側不純物拡散領域の切欠内に突出する突出部を有し、前記フィールドプレートは、前記接続部分を含み、前記内側導電膜の切欠内に突出する突出部を有する、ことを特徴とする。
【００１２】
この発明によれば、接続部分を含む突出部が切欠内に突出している分だけ、接続部分を広く設けることができる。また、突出部は、リミッティングリング及びフィールドプレートによって囲まれる領域の内側に向かって突出しているので、半導体基板のサイズを必要以上に大きくする必要がない。これにより、素子の高耐圧化及び微細化を容易に実現することができる。
【００１３】
前記リミッティングリング及び前記フィールドプレートは、複数重に形成され、複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、最も内側に形成されるリミッティングリングの突出部が、前記内側不純物拡散領域の切欠内に突出し、最も内側に形成されるフィールドプレートの突出部が、前記内側導電膜の切欠内に突出してもよい。
【００１４】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、内側に形成されるリミッティングリングは、外側に形成されるリミッティングリングが有する突出部に面する窪みを有し、内側に形成されるフィールドプレートは、外側に形成されるフィールドプレートが有する突出部に面する窪みを有し、前記外側に形成されるリミッティングリングの突出部は、前記内側に形成されるリミッティングリングが有する窪み内に突出し、前記外側に形成されるフィールドプレートの突出部は、前記内側に形成されるフィールドプレートが有する窪み内に突出していてもよい。
【００１５】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、内側に形成される前記リミッティングリングの前記接続部分及び前記窪みは、該リミッティングリングの延在方向に沿って並んで設けられ、内側に形成される前記フィールドプレートの前記接続部分及び前記窪みは、該フィールドプレートの延在方向に沿って並んで設けられていてもよい。
【００１６】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、最も外側に形成されるフィールドプレートは、前記半導体基板の縁に面した突出及び窪みがないように形成され、最も外側に形成されるリミッティングリングは、前記半導体基板の縁に面した突出及び窪みがないように形成されてもよい。
【００１７】
複数重に形成される前記リミッティングリングは、該リミッティングリング同士の間隔が全周に渡って実質的に均一となるように形成され、複数重に形成される前記フィールドプレートは、該フィールドプレート同士の間隔が全周に渡って実質的に均一となるように形成されてもよい。
【００１８】
前記接続部分における前記リミッティングリングの幅は、該接続部分以外における該リミッティングリングの幅より広く設定され、前記接続部分における前記フィールドプレートの幅は、該接続部分以外における該フィールドプレートの幅より広く設定されていてもよい。
【００１９】
前記リミッティングリングは、前記接続部分以外における該リミッティングリングの幅が実質的に均一となるように形成され、前記フィールドプレートは、前記接続部分以外における該フィールドプレートの幅が実質的に均一となるように形成されていてもよい。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態にかかる半導体素子について図面を参照して説明する。
【００２１】
以下では、本発明を電力用のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）に適用した場合を例に取って説明する。
電力用のＭＯＳＦＥＴは、互いに並列接続された複数のＭＯＳＦＥＴセルから構成される。
【００２２】
図１は、上記ＭＯＳＦＥＴ１０の平面図であり、図２（ａ）は、図１のＭＯＳＦＥＴ１０をＡ−Ａ’線で切断した場合の断面図であり、図２（ｃ）は、図１のＭＯＳＦＥＴ１０をＢ−Ｂ’線で切断した場合の断面図である。なお、図１中のハッチングは、領域を明確にするために施されたものであり、材質を表すものではない。
【００２３】
ＭＯＳＦＥＴ１０は、半導体基板１１と、半導体基板１１の一面上に形成されたゲート絶縁膜１２、ゲート電極１３、絶縁膜１４、ゲートパッド１５、ゲートバスライン１６、及び、ソース電極１７と、半導体基板１１の他面上に形成されたドレイン電極１８と、から構成される。
【００２４】
また、ＭＯＳＦＥＴ１０は、素子の高い耐圧を実現するためのフィールドプレート（ＦＰ）１９及びフローティングリミッティングリング（ＦＬＲ）２０を２本ずつ備える。
【００２５】
半導体基板１１は、例えば略方形のシリコン単結晶基板から構成される。半導体基板１１は、その一面を構成するドリフト領域２１と、その他面を構成するドレイン領域２２と、を有する。ドリフト領域２１及びドレイン領域２２はＮ形の半導体領域から構成される。また、ドレイン領域２２の不純物濃度は、ドリフト領域２１の不純物濃度よりも高く設定されている。
ドリフト領域２１の表面領域には、ベース領域２３、Ｐ形拡散領域２４及び２５と共に、上記したＦＬＲ２０が形成されている。
【００２６】
ＦＬＲ２０は、例えば熱拡散等によって形成された、ベース領域２３よりも深くて不純物濃度の高いＰ形の不純物拡散領域から構成される。ＦＬＲ２０は、半導体基板１１の縁に沿って環状に形成され、ベース領域２３、Ｐ形拡散領域２４及び２５が形成される素子活性領域全体を囲むように形成されている。言い換えると、ベース領域２３、Ｐ形拡散領域２４及び２５は、ＦＬＲ２０によって囲まれる領域内に形成されている。
【００２７】
ベース領域２３は、例えば熱拡散等によって形成されたＰ形の不純物拡散領域から構成され、島状に点在するように形成される。また、ベース領域２３内には、例えば熱拡散等によって形成されたＮ形の不純物拡散領域から構成されるソース領域２６が形成されている。
【００２８】
Ｐ形拡散領域２４は、例えば熱拡散等によって形成された、ベース領域２３よりも深くて不純物濃度の高いＰ形の不純物拡散領域から構成される。Ｐ形拡散領域２４は、ベース領域２３と所定間隔を隔てて、ベース領域２３を囲むように形成されている。
【００２９】
Ｐ形拡散領域２５は、Ｐ形拡散領域２４と同様に、例えば熱拡散等によって形成された、ベース領域２３よりも深くて不純物濃度の高いＰ形の不純物拡散領域から構成される。Ｐ形拡散領域２５は、ソース電極１７が有するソースパッド１７ａ下に形成され、ドレイン電流がソースパッド１７ａに直接流れ込むことを防止するという機能等を有する。なお、Ｐ形拡散領域２５の形成領域は、ソースパッド１７ａの形成領域よりも広く設定されている。
【００３０】
ゲート絶縁膜１２は、例えば熱酸化等によって形成されたシリコン酸化膜から構成され、半導体基板１１上のベース領域２３とＰ形拡散領域２４との間の部分に形成されている。
【００３１】
ゲート電極１３は、例えばポリシリコン等から形成され、ゲート絶縁膜１２上に形成されている。ゲート電極１３は、図示せぬ枝状の配線によって、ゲートバスライン１６に電気的に接続される。
【００３２】
絶縁膜１４は、例えばＣＶＤ（Chemical Vapor Deposition）等によって形成されたシリコン酸化膜から構成される。絶縁膜１４は、半導体基板１１上の全面に形成され、ゲート絶縁膜１２及びゲート電極１３を被覆する。
【００３３】
ゲートパッド１５は、例えばアルミニウム等の導電膜から構成され、絶縁膜１４上の所定部分に形成される。ゲートパッド１５は、外部からゲート電極１３に制御電圧を印加するためのパッド領域であり、図示せぬ保護膜等によって被覆されることなく露出される。
ゲートバスライン１６は、例えばアルミニウム等の導電膜から構成され、ゲート電極１３とゲートパッド１５とを電気的に接続する。
【００３４】
ソース電極１７は、例えばアルミニウム等の導電膜から構成され、絶縁膜１４上の所定領域に形成される。ソース電極１７は、絶縁膜１４に形成されたコンタクトホール１４ａを介してＰ形拡散領域２４に電気的に接続される。また、ソース電極１７は、絶縁膜１４に形成されたコンタクトホール１４ｂを介してベース領域２３及びソース領域２６に電気的に接続される。
【００３５】
また、ソース電極１７は、Ｐ形拡散領域２５上の領域にパッド領域（ソースパッド）１７ａを有する。図１中において、点線で囲まれた部分がソースパッド１７ａである。ソースパッド１７ａは、図示せぬ保護膜等によって被覆されることなく露出され、リード細線がワイヤボンディング等によって接続される。ソースパッド１７ａは、絶縁膜１４に形成された開口１４ｃを介してＰ形拡散領域２５に電気的に接続されている。
【００３６】
ＦＰ１９は、例えばアルミニウム等の導電膜から構成される。ＦＰ１９は、絶縁膜１４上に、半導体基板１１の縁に沿って環状に形成され、ゲートパッド１５、ゲートバスライン１６、及び、ソース電極１７が形成される領域全体を囲む。言い換えると、ゲートパッド１５、ゲートバスライン１６、及び、ソース電極１７は、ＦＰ１９によって囲まれる領域内に形成されている。また、ＦＰ１９は、絶縁膜１４に形成されたコンタクトホール１４ｄを介して、ＦＬＲ２０に電気的に接続されている。
【００３７】
次に、ＦＰ１９とＦＬＲ２０との接続部分周辺の詳しい構成について説明する。
ＦＰ１９同士の間隔及びＦＬＲ２０同士の間隔は、全周に渡って実質的に均一に設定されている。これにより、素子の高耐圧化を安定して実現することができる。
【００３８】
また、ＦＰ１９及びＦＬＲ２０のそれぞれの幅は、接続部分において、他の部分よりも広く設定されている。なお、接続部分以外の幅は、実質的に均一に設定されている。このように、接続部分の幅を広くすることにより、ＦＰ１９とＦＬＲ２０との電気的接続を容易に達成することができる。
【００３９】
図３（ａ）〜（ｃ）は、接続部分周辺の拡大図である。具体的には、図３（ａ）は、ソースパッド１７ａ、Ｐ形拡散領域２５、ＦＰ１９、及び、ＦＬＲ２０を重ねて示した図である。図３（ｂ）は、ソースパッド１７ａ及びＦＰ１９のみを示した図であり、図３（ｃ）は、Ｐ形拡散領域２５及びＦＬＲ２０のみを示した図である。
【００４０】
最も外側に形成されるＦＰ１９及びＦＬＲ２０の接続部分は、半導体基板１１の縁に面した突出や窪みを備えていない。言い換えると、最も外側に形成されるＦＰ１９及びＦＬＲ２０の接続部分は、半導体基板１１の外側に対して突出したり窪んだりせず、半導体基板１１の中心に向かって突出している。
【００４１】
一方、内側に形成されるＦＰ１９及びＦＬＲ２０の接続部分は、ＦＰ１９同士の間隔及びＦＬＲ２０同士の間隔が実質的に均一となるように、外側の接続部分の突出に合わせて、半導体基板１１の外側に対して窪んでいる。言い換えると、内側に形成されるＦＰ１９及びＦＬＲ２０の接続部分は、外側に形成されるＦＰ１９及びＦＬＲ２０の突出と同一形状の窪みを有する。これにより、ＦＰ１９同士の間隔及びＦＬＲ２０同士の間隔が全周に渡って実質的に均一に保たれる。
【００４２】
また、内側に形成されるＦＰ１９及びＦＬＲ２０の接続部分は、半導体基板１１の中心に向かって突出することにより、幅広に形成される。これにより、内側の接続部分においても、ＦＰ１９とＦＬＲ２０との電気的接続を容易に実現される。
【００４３】
本実施の形態では、ＦＰ１９及びＦＬＲ２０の接続部分に隣接する位置に、ソースパッド１７ａ及びＰ形拡散領域２５が形成されている。このため、ソースパッド１７ａは、最も内側に形成されるＦＰ１９の接続部分の突出と同一形状の切欠部１７ｂを有し、Ｐ形拡散領域２５は、最も内側に形成されるＦＬＲ２０の接続部分の突出と同一形状の切欠部２５ａを有する。
【００４４】
そして、最も内側に形成されるＦＰ１９の突出は、ソースパッド１７ａの切欠部１７ｂ内に収められ、最も内側に形成されるＦＬＲ２０の突出は、Ｐ形拡散領域２５の切欠部２５ａ内に収められる。
【００４５】
以上のように、ＦＰ１９とＦＬＲ２０との接続部分は、ＦＰ１９とＦＬＲ２０との接続を容易に実現できる幅に形成され、切欠部１７ｂ，２５ａ内に収められている。これにより、半導体基板１１のサイズを必要以上に大きくしたり、ＦＰ１９及びＦＬＲ２０の本数を制限したりすることなく、ＦＰ１９とＦＬＲ２０との接続を容易に実現することができる。
【００４６】
また、内側の接続部分は外側の接続部分の突出に合わせて窪んでいるので、ＦＰ１９同士の間隔及びＦＬＲ２０同士の間隔が全周に渡って実質的に均一となる。これにより、安定した高耐圧を有する電源用のＭＯＳＦＥＴ１０を実現することができる。
【００４７】
次に、ＦＰ１９及びＦＬＲ２０の形成方法について説明する。
ＦＬＲ２０は、不純物拡散法によって、図４（ａ）及び（ｂ）に示すように、ドリフト領域２１の表面領域に、Ｐ形拡散領域２４及び２５と共に、同一の工程で形成される。
【００４８】
この際、半導体基板１１上に形成されるフォトレジスト等から構成される拡散マスク３１は、図７（ａ）に示すように、ＦＬＲ２０と同一形状の開口パターン３１ａと、Ｐ形拡散領域２４と同一形状の開口パターン３１ｂと、Ｐ形拡散領域２５と同一形状の開口パターン３１ｃと、を有する。
【００４９】
なお、開口パターン３１ａ，３１ｂ，３１ｃのサイズは、不純物の水平方向への拡散距離を考慮して、ＦＬＲ２０、Ｐ形拡散領域２４及び２５のサイズより水平拡散距離の分だけ小さくてもよい。
【００５０】
ドリフト領域２１の表面領域には、上記開口パターン３１ａ，３１ｂ，３１ｃを介して不純物が拡散される。これにより、上記したＦＬＲ２０、Ｐ形拡散領域２４及び２５が、同一の工程で形成される。
【００５１】
ＦＬＲ２０、Ｐ形拡散領域２４及び２５が形成された後、従来と同様の方法によって、ドリフト領域２１の表面領域にベース領域２３及びソース領域２６が形成され、半導体基板１１上にゲート絶縁膜１２、ゲート電極１３、及び、絶縁膜１４が形成される。
【００５２】
そして、フォトリソグラフィー及びエッチング等によって、絶縁膜１４の所定部分にコンタクトホール１４ａ、１４ｂ、１４ｄと開口１４ｃが形成される。
続いて、図５（ａ）及び（ｂ）に示すように、絶縁膜１４上に、ＣＶＤ等によって金属膜３２が形成される。
【００５３】
その後、フォトリソグラフィー及びエッチング等によって、図６（ａ）及び（ｂ）に示すように、絶縁膜１４上の金属膜３２がパターニングされる。これにより、ＦＰ１９が、半導体基板１１の一面上に、ゲートパッド１５、ゲートバスライン１６及びソース電極１７と共に、同一の工程で形成される。
【００５４】
この際、金属膜３２上に形成されるフォトレジスト等から構成されるエッチングマスク３３は、図７（ｂ）に示すように、ＦＰ１９と同一形状の遮蔽パターン３３ａと、ゲートパッド１５及びゲートバスライン１６と同一形状の遮蔽パターン３３ｂと、ソース電極１７と同一形状の遮蔽パターン３３ｃと、を有する。
【００５５】
絶縁膜１４上に形成された金属膜３２は、上記遮蔽パターン３３ａ，３３ｂ，３３ｃによって遮蔽されていない部分がエッチングされて除去される。これにより、上記したゲートパッド１５、ゲートバスライン１６、ソース電極１７、及び、ＦＰ１９が、同一の工程で形成される。
以上のようにして、上記したＦＰ１９及びＦＬＲ２０が形成され、本実施の形態にかかるＭＯＳＦＥＴ１０が製造される。
【００５６】
なお、上記実施の形態では、ＦＰ１９とＦＬＲ２０との接続部分が、半導体基板１１の縁に対して垂直に一直線に並んでいる場合を示した。しかし、接続部分は、半導体基板１１の縁に対して垂直に一直線に並んでいなくてもよい。
【００５７】
例えば、図８（ａ）〜（ｃ）に示すように、半導体基板１１の縁に沿った方向にずれて配置されてもよい。この場合も、最も外側に形成されるＦＰ１９及びＦＬＲ２０は、上記と同様に、半導体基板１１の外側に対して突出したり窪んだりせず、半導体基板１１の中心に向かって突出する。
【００５８】
一方、内側に形成されるＦＰ１９及びＦＬＲ２０は、ＦＰ１９同士の間隔及びＦＬＲ２０同士の間隔が実質的に均一となるように、外側の接続部分の突出に合わせて、半導体基板１１の外側に対して窪んでいる。言い換えると、内側に形成されるＦＰ１９及びＦＬＲ２０は、外側に形成されるＦＰ１９及びＦＬＲ２０の突出と同一形状の窪みを有する。
【００５９】
上記窪みが形成される部分では、ＦＰ１９及びＦＬＲ２０の幅が広がらないように設定される。そして、幅広の接続部分は、図示するように、この窪みに隣接して設けられる。
【００６０】
以上のようにすると、接続部分の全体の幅が、上記実施の形態の場合よりも狭く抑えられる。これにより、ソースパッド１７ａ及びＰ形拡散領域２５に形成される切欠部１７ｂ、２５ａのサイズが、上記実施の形態の場合よりも小さくなる。
【００６１】
また、上記実施の形態では、ＦＰ１９及びＦＬＲ２０が２本ずつ形成される場合を示したが、ＦＰ１９及びＦＬＲ２０の数は、１本でも３本以上でもよく、素子に要求される耐圧に応じて設定することができる。
【００６２】
また、上記実施の形態では、ソースパッド１７ａ及びＰ形拡散領域２５に隣接する位置にＦＰ１９とＦＬＲ２０との接続部分が配置される場合を示した。しかし、ＭＯＳＦＥＴ１０の特性や動作等に影響を与えないのであれば、ＦＰ１９とＦＬＲ２０との接続部分は上記以外の場所に設けられてもよい。この場合、接続部分に隣接する導電膜及び不純物拡散領域などに、上記と同様の切欠部が設けられる。
【００６３】
また、半導体基板１１の平面形状は、四角形でなくてもよい。例えば、円形、楕円形、三角形などであってもよい。
【００６４】
また、上記実施の形態では、本発明をＭＯＳＦＥＴ１０に適用した場合を例に取って説明した。しかし、本発明は、フィールドプレート及びフローティングリミッティングリングを備えるプレーナ形半導体素子の一般に適用することができる。
【００６５】
【発明の効果】
以上の説明から明らかなように、本発明によって、素子の高耐圧化及び微細化を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるＭＯＳＦＥＴの平面図である。
【図２】（ａ）は、図１のＭＯＳＦＥＴをＡ−Ａ’線で切断した場合の断面図であり、（ｂ）は、図１のＭＯＳＦＥＴをＢ−Ｂ’線で切断した場合の断面図である。
【図３】図１のＭＯＳＦＥＴを構成するフィールドプレートとフローティングリミッティングリングとの接続部分周辺の拡大図である。
【図４】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図５】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図６】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図７】（ａ）は、図１のＭＯＳＦＥＴを構成するフローティングリミッティングリングを形成する際に用いられる拡散マスクを示す図であり、（ｂ）は、図１のＭＯＳＦＥＴを構成するフィールドプレートを形成する際に用いられるエッチングマスクを示す図である。
【図８】フィールドプレートとフローティングリミッティングリングとの接続部分周辺の他の構成を示す図である。
【符号の説明】
１０ＭＯＳＦＥＴ
１１半導体基板
１２ゲート絶縁膜
１３ゲート電極
１４絶縁膜
１４ａコンタクトホール
１４ｂコンタクトホール
１４ｃ開口
１４ｄコンタクトホール
１５ゲートパッド
１６ゲートバスライン
１７ソース電極
１７ａソースパッド
１８ドレイン電極
１９フィールドプレート
２０フローティングリミッティングリング
２１ドリフト領域
２２ドレイン領域
２３ベース領域
２４Ｐ形拡散領域
２５Ｐ形拡散領域
２６ソース領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor element.
[0002]
[Prior art]
In the planar semiconductor element, a field plate (FP) and a floating limiting ring (FLR) are formed in order to increase the breakdown voltage of the element.
[0003]
The FP and FLR are formed in an annular shape so as to surround the entire element active region, and are electrically connected to each other.
The number of FPs and FLRs is determined according to the breakdown voltage required for the element. Generally, the higher the required breakdown voltage, the greater the number of FPs and FLRs formed.
[0004]
On the other hand, as the miniaturization of semiconductor elements progresses, the formation region of FP and FLR becomes narrower. When the formation region of FP and FLR is narrowed, the region of the portion connecting FP and FLR is also narrowed, and electrical connection between FP and FLR becomes difficult.
[0005]
In order to solve the above problem, conventionally, the width of the FP and the FLR is widely formed at the corner portion of the semiconductor substrate, and the FP and the FLR are electrically connected at the corner portion of the semiconductor substrate (for example, Patent Document 1). reference.).
[0006]
[Patent Document 1]
Japanese Examined Patent Publication No. 63-64905 (left column on page 2, Fig. 3)
[0007]
[Problems to be solved by the invention]
However, if the widths of the FP and the FLR are formed wide at the corners, there is a problem that the size of the semiconductor substrate must be increased when forming a large number of FPs and FLRs.
[0008]
In addition, in order to form a large number of FPs and FLRs without increasing the size of the semiconductor substrate, the intervals between the FPs and the intervals between the FLRs must be narrower than the other portions in the corner portion.
However, in order to stably achieve a high breakdown voltage of the semiconductor element, it is desirable that the distance between adjacent FPs and FLRs be uniform over the entire circumference of the element.
[0009]
Further, when the size of the semiconductor substrate is not increased and the interval between adjacent FPs and FLRs is made uniform, the number of FPs and FLRs to be formed must be limited. For this reason, the breakdown voltage required for the element may not be realized.
[0010]
Accordingly, an object of the present invention is to provide a semiconductor element that can easily realize a high breakdown voltage and miniaturization of the element.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor element of the present invention is formed on a semiconductor substrate, a limiting ring including an annular impurity diffusion region formed in a surface region of the semiconductor substrate, and the semiconductor substrate. An insulating film having a contact hole formed at a predetermined position on the limiting ring, and an annular conductive film formed on the insulating film and electrically connected to the limiting ring through the contact hole A field plate composed of: an inner impurity diffusion region formed inside a region surrounded by the limiting ring in a surface region of the semiconductor substrate; and the field plate on the insulating film. An inner conductive film formed inside the region, wherein the inner impurity diffusion region is the limit A notch that is formed adjacent to a connection portion between the ring and the field plate and faces the connection portion, and the inner conductive film is formed adjacent to the connection portion and faces the connection portion. The limiting ring includes the connection portion and includes a protrusion protruding into the cutout of the inner impurity diffusion region, and the field plate includes the connection portion and includes a cutout of the inner conductive film. It has the protrusion part which protrudes in, It is characterized by the above-mentioned.
[0012]
According to this invention, a connection part can be provided widely as much as the protrusion part including a connection part protrudes in a notch. Moreover, since the protrusion protrudes toward the inside of the region surrounded by the limiting ring and the field plate, it is not necessary to increase the size of the semiconductor substrate more than necessary. Thereby, it is possible to easily realize a high breakdown voltage and miniaturization of the element.
[0013]
The limiting ring and the field plate are formed in a plurality of layers. Among the limiting ring and the field plate formed in a plurality of layers, a protrusion of a limiting ring formed on the innermost side has the inner impurity. The protruding portion of the field plate that protrudes into the cutout of the diffusion region and is formed on the innermost side may protrude into the cutout of the inner conductive film.
[0014]
Among the limiting rings and the field plate is formed in a plurality heavy, limiting-ring formed on the inside has a recess facing the protrusion limiting ring formed outside has, on the inside field plates to be formed, has a recess facing the protruding portion having the field plate is formed on the outer, projecting portion of the limiting rings formed on the outside, limiting ring formed on the inner The projecting portion of the field plate formed on the outer side may project into the recess of the field plate formed on the inner side.
[0015]
Among the limiting ring and the field plate formed in a plurality of layers, the connecting portion and the recess of the limiting ring formed inside are provided side by side along the extending direction of the limiting ring. The connection portion and the depression of the field plate formed inside may be provided side by side along the extending direction of the field plate .
[0016]
Of the limiting ring and the field plate formed in multiple layers, the field plate formed on the outermost side is formed so as not to have a protrusion and a recess facing the edge of the semiconductor substrate, and is formed on the outermost side. The limiting ring may be formed so as not to have a protrusion and a depression facing the edge of the semiconductor substrate.
[0017]
The limiting ring formed in a plurality of layers is formed such that the spacing between the limiting rings is substantially uniform over the entire circumference, and the field plate formed in a plurality of layers is the field plate It may be formed such that the distance between them is substantially uniform over the entire circumference.
[0018]
The width of the limiting ring in the connection portion is set wider than the width of the limiting ring in the portion other than the connection portion, and the width of the field plate in the connection portion is larger than the width of the field plate in the portion other than the connection portion. It may be set widely.
[0019]
The limiting ring is formed such that the width of the limiting ring other than the connection portion is substantially uniform, and the field plate has a substantially uniform width of the field plate other than the connection portion. It may be formed as follows.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Next, a semiconductor element according to an embodiment of the present invention will be described with reference to the drawings.
[0021]
Hereinafter, a case where the present invention is applied to a power MOSFET (insulated gate type field effect transistor) will be described as an example.
The power MOSFET is composed of a plurality of MOSFET cells connected in parallel to each other.
[0022]
1 is a plan view of the MOSFET 10, FIG. 2A is a cross-sectional view of the MOSFET 10 of FIG. 1 taken along the line AA ', and FIG. 2C is a diagram of the MOSFET 10 of FIG. It is sectional drawing at the time of cut | disconnecting by BB 'line | wire. In addition, the hatching in FIG. 1 is given in order to clarify an area | region, and does not represent a material.
[0023]
The MOSFET 10 includes a semiconductor substrate 11, a gate insulating film 12 formed on one surface of the semiconductor substrate 11, a gate electrode 13, an insulating film 14, a gate pad 15, a gate bus line 16, a source electrode 17, and the semiconductor substrate 11. And a drain electrode 18 formed on the other surface.
[0024]
Further, the MOSFET 10 includes two field plates (FP) 19 and two floating limiting rings (FLR) 20 for realizing a high breakdown voltage of the element.
[0025]
The semiconductor substrate 11 is composed of, for example, a substantially rectangular silicon single crystal substrate. The semiconductor substrate 11 has a drift region 21 constituting one surface thereof and a drain region 22 constituting the other surface. The drift region 21 and the drain region 22 are composed of an N-type semiconductor region. The impurity concentration of the drain region 22 is set higher than the impurity concentration of the drift region 21.
The above-described FLR 20 is formed in the surface region of the drift region 21 together with the base region 23 and the P-type diffusion regions 24 and 25.
[0026]
The FLR 20 is formed of a P-type impurity diffusion region that is deeper than the base region 23 and has a higher impurity concentration, which is formed by, for example, thermal diffusion. The FLR 20 is formed in an annular shape along the edge of the semiconductor substrate 11 so as to surround the entire element active region in which the base region 23 and the P-type diffusion regions 24 and 25 are formed. In other words, the base region 23 and the P-type diffusion regions 24 and 25 are formed in a region surrounded by the FLR 20.
[0027]
The base region 23 is composed of, for example, a P-type impurity diffusion region formed by thermal diffusion or the like, and is formed so as to be scattered in an island shape. In the base region 23, a source region 26 composed of an N-type impurity diffusion region formed by, for example, thermal diffusion is formed.
[0028]
The P-type diffusion region 24 is composed of a P-type impurity diffusion region that is deeper than the base region 23 and has a higher impurity concentration, formed by, for example, thermal diffusion. The P-type diffusion region 24 is formed so as to surround the base region 23 with a predetermined distance from the base region 23.
[0029]
Similar to the P-type diffusion region 24, the P-type diffusion region 25 is formed of a P-type impurity diffusion region that is deeper than the base region 23 and has a higher impurity concentration, for example, formed by thermal diffusion or the like. The P-type diffusion region 25 is formed under the source pad 17a of the source electrode 17, and has a function of preventing a drain current from flowing directly into the source pad 17a. The formation region of the P-type diffusion region 25 is set wider than the formation region of the source pad 17a.
[0030]
The gate insulating film 12 is made of, for example, a silicon oxide film formed by thermal oxidation or the like, and is formed in a portion between the base region 23 and the P-type diffusion region 24 on the semiconductor substrate 11.
[0031]
The gate electrode 13 is made of, for example, polysilicon or the like and is formed on the gate insulating film 12. The gate electrode 13 is electrically connected to the gate bus line 16 by a branch wiring (not shown).
[0032]
The insulating film 14 is composed of a silicon oxide film formed by, for example, CVD (Chemical Vapor Deposition). The insulating film 14 is formed on the entire surface of the semiconductor substrate 11 and covers the gate insulating film 12 and the gate electrode 13.
[0033]
The gate pad 15 is made of, for example, a conductive film such as aluminum, and is formed in a predetermined portion on the insulating film 14. The gate pad 15 is a pad region for applying a control voltage to the gate electrode 13 from the outside, and is exposed without being covered with a protective film (not shown).
The gate bus line 16 is made of a conductive film such as aluminum, and electrically connects the gate electrode 13 and the gate pad 15.
[0034]
The source electrode 17 is made of a conductive film such as aluminum, and is formed in a predetermined region on the insulating film 14. Source electrode 17 is electrically connected to P-type diffusion region 24 through contact hole 14 a formed in insulating film 14. The source electrode 17 is electrically connected to the base region 23 and the source region 26 through a contact hole 14 b formed in the insulating film 14.
[0035]
The source electrode 17 has a pad region (source pad) 17 a in a region on the P-type diffusion region 25. In FIG. 1, a portion surrounded by a dotted line is a source pad 17a. The source pad 17a is exposed without being covered with a protective film (not shown) and the thin lead wires are connected by wire bonding or the like. The source pad 17 a is electrically connected to the P-type diffusion region 25 through the opening 14 c formed in the insulating film 14.
[0036]
The FP 19 is made of a conductive film such as aluminum. The FP 19 is formed annularly on the insulating film 14 along the edge of the semiconductor substrate 11 and surrounds the entire region where the gate pad 15, the gate bus line 16, and the source electrode 17 are formed. In other words, the gate pad 15, the gate bus line 16, and the source electrode 17 are formed in a region surrounded by the FP 19. The FP 19 is electrically connected to the FLR 20 through a contact hole 14 d formed in the insulating film 14.
[0037]
Next, a detailed configuration around the connection portion between the FP 19 and the FLR 20 will be described.
The interval between the FPs 19 and the interval between the FLRs 20 are set substantially uniformly over the entire circumference. Thereby, the high breakdown voltage of the element can be stably realized.
[0038]
In addition, the widths of the FP 19 and the FLR 20 are set wider at the connection portion than at the other portions. The width other than the connection portion is set to be substantially uniform. Thus, by increasing the width of the connection portion, electrical connection between the FP 19 and the FLR 20 can be easily achieved.
[0039]
3A to 3C are enlarged views of the periphery of the connection portion. Specifically, FIG. 3A is a diagram in which the source pad 17a, the P-type diffusion region 25, the FP 19, and the FLR 20 are overlapped. FIG. 3B shows only the source pad 17a and the FP 19, and FIG. 3C shows only the P-type diffusion region 25 and the FLR 20.
[0040]
A connection portion between the FP 19 and the FLR 20 formed on the outermost side does not include a protrusion or a depression facing the edge of the semiconductor substrate 11. In other words, the connection portion of the FP 19 and the FLR 20 formed on the outermost side does not protrude or dent toward the outside of the semiconductor substrate 11 but protrudes toward the center of the semiconductor substrate 11.
[0041]
On the other hand, the connection portion of the FP 19 and the FLR 20 formed on the inner side is located outside the semiconductor substrate 11 so that the interval between the FP 19 and the interval between the FLRs 20 is substantially uniform in accordance with the protrusion of the outer connection portion. Recessed. In other words, the connection portion between the FP 19 and the FLR 20 formed on the inside has a recess having the same shape as the protrusion of the FP 19 and the FLR 20 formed on the outside. Thereby, the space | interval of FP19 and the space | interval of FLR20 are kept substantially uniform over the perimeter.
[0042]
Further, the connecting portion of the FP 19 and the FLR 20 formed on the inner side is formed wide by projecting toward the center of the semiconductor substrate 11. Thereby, the electrical connection between the FP 19 and the FLR 20 can be easily realized in the inner connection portion.
[0043]
In the present embodiment, the source pad 17a and the P-type diffusion region 25 are formed at a position adjacent to the connection portion between the FP 19 and the FLR 20. For this reason, the source pad 17a has a notch 17b having the same shape as the protrusion of the connecting portion of the FP 19 formed on the innermost side, and the P-type diffusion region 25 protrudes of the connecting portion of the FLR 20 formed on the innermost side. And a cutout portion 25a having the same shape.
[0044]
The protrusion of the FP 19 formed on the innermost side is accommodated in the notch 17 b of the source pad 17 a, and the protrusion of the FLR 20 formed on the innermost side is accommodated in the notch 25 a of the P-type diffusion region 25.
[0045]
As described above, the connection portion between the FP 19 and the FLR 20 is formed with a width that can easily realize the connection between the FP 19 and the FLR 20, and is accommodated in the notches 17b and 25a. Thereby, the connection between the FP 19 and the FLR 20 can be easily realized without increasing the size of the semiconductor substrate 11 more than necessary or limiting the number of the FP 19 and the FLR 20.
[0046]
Further, since the inner connection portion is recessed in accordance with the protrusion of the outer connection portion, the interval between the FPs 19 and the interval between the FLRs 20 are substantially uniform over the entire circumference. As a result, a power supply MOSFET 10 having a stable high breakdown voltage can be realized.
[0047]
Next, a method for forming FP19 and FLR20 will be described.
As shown in FIGS. 4A and 4B, the FLR 20 is formed on the surface region of the drift region 21 together with the P-type diffusion regions 24 and 25 by the impurity diffusion method in the same process.
[0048]
At this time, the diffusion mask 31 made of a photoresist or the like formed on the semiconductor substrate 11 has the same opening pattern 31a as the FLR 20 and the P-type diffusion region 24 as shown in FIG. The opening pattern 31b has a shape, and the opening pattern 31c has the same shape as the P-type diffusion region 25.
[0049]
Note that the size of the opening patterns 31a, 31b, and 31c may be smaller than the sizes of the FLR 20 and the P-type diffusion regions 24 and 25 by the horizontal diffusion distance in consideration of the diffusion distance of impurities in the horizontal direction.
[0050]
Impurities are diffused in the surface region of the drift region 21 through the opening patterns 31a, 31b, 31c. Thereby, the FLR 20 and the P-type diffusion regions 24 and 25 described above are formed in the same process.
[0051]
After the FLR 20 and the P-type diffusion regions 24 and 25 are formed, the base region 23 and the source region 26 are formed in the surface region of the drift region 21 by a method similar to the conventional method, and the gate insulating film 12, A gate electrode 13 and an insulating film 14 are formed.
[0052]
Then, contact holes 14a, 14b, 14d and an opening 14c are formed in a predetermined portion of the insulating film 14 by photolithography, etching, or the like.
Subsequently, as shown in FIGS. 5A and 5B, a metal film 32 is formed on the insulating film 14 by CVD or the like.
[0053]
Thereafter, as shown in FIGS. 6A and 6B, the metal film 32 on the insulating film 14 is patterned by photolithography, etching, or the like. As a result, the FP 19 is formed on one surface of the semiconductor substrate 11 together with the gate pad 15, the gate bus line 16, and the source electrode 17 in the same process.
[0054]
At this time, as shown in FIG. 7B, the etching mask 33 made of a photoresist or the like formed on the metal film 32 includes a shielding pattern 33a having the same shape as the FP 19, the gate pad 15 and the gate bus line. 16 and a shielding pattern 33 c having the same shape as that of the source electrode 17 and a shielding pattern 33 c having the same shape as that of the source electrode 17.
[0055]
The portions of the metal film 32 formed on the insulating film 14 that are not shielded by the shielding patterns 33a, 33b, and 33c are removed by etching. Thereby, the gate pad 15, the gate bus line 16, the source electrode 17, and the FP 19 are formed in the same process.
As described above, the FP 19 and the FLR 20 described above are formed, and the MOSFET 10 according to the present embodiment is manufactured.
[0056]
In the above embodiment, the connection portion between the FP 19 and the FLR 20 is shown as being aligned in a straight line perpendicular to the edge of the semiconductor substrate 11. However, the connection portions do not have to be aligned in a straight line perpendicular to the edge of the semiconductor substrate 11.
[0057]
For example, as illustrated in FIGS. 8A to 8C, the semiconductor substrate 11 may be arranged so as to be shifted in the direction along the edge. Also in this case, the FP 19 and the FLR 20 formed on the outermost side do not protrude or dent toward the outside of the semiconductor substrate 11 and protrude toward the center of the semiconductor substrate 11 as described above.
[0058]
On the other hand, the FP 19 and the FLR 20 formed on the inner side are recessed with respect to the outer side of the semiconductor substrate 11 in accordance with the protrusion of the outer connection portion so that the interval between the FPs 19 and the interval between the FLRs 20 are substantially uniform. It is. In other words, the FP 19 and FLR 20 formed on the inner side have a recess having the same shape as the protrusion of the FP 19 and FLR 20 formed on the outer side.
[0059]
In the portion where the depression is formed, the width of the FP 19 and the FLR 20 is set so as not to increase. And the wide connection part is provided adjacent to this hollow as shown in the figure.
[0060]
If it does as mentioned above, the whole width of a connection part will be suppressed narrower than the case of the above-mentioned embodiment. Thereby, the size of the notches 17b and 25a formed in the source pad 17a and the P-type diffusion region 25 is smaller than that in the above embodiment.
[0061]
In the above embodiment, two FPs 19 and two FLRs 20 are formed. However, the number of FPs 19 and FLRs 20 may be one or three or more, and is set according to the breakdown voltage required for the element. can do.
[0062]
In the above-described embodiment, the connection portion between the FP 19 and the FLR 20 is disposed at a position adjacent to the source pad 17a and the P-type diffusion region 25. However, the connection portion between the FP 19 and the FLR 20 may be provided in a place other than the above as long as the characteristics and operation of the MOSFET 10 are not affected. In this case, a cutout similar to the above is provided in the conductive film and the impurity diffusion region adjacent to the connection portion.
[0063]
Further, the planar shape of the semiconductor substrate 11 may not be a quadrangle. For example, it may be a circle, an ellipse, a triangle, or the like.
[0064]
In the above-described embodiment, the case where the present invention is applied to the MOSFET 10 has been described as an example. However, the present invention can be generally applied to a planar semiconductor device including a field plate and a floating limiting ring.
[0065]
【The invention's effect】
As is clear from the above description, according to the present invention, high breakdown voltage and miniaturization of the element can be easily realized.
[Brief description of the drawings]
FIG. 1 is a plan view of a MOSFET according to an embodiment of the present invention.
2A is a cross-sectional view when the MOSFET of FIG. 1 is cut along the line AA ′, and FIG. 2B is a cross-section when the MOSFET of FIG. 1 is cut along the line BB ′. FIG.
3 is an enlarged view of a periphery of a connection portion between a field plate and a floating limiting ring constituting the MOSFET of FIG. 1. FIG.
4 is a diagram showing a manufacturing process of the MOSFET shown in FIG. 1. FIG.
FIG. 5 is a diagram showing a manufacturing process of the MOSFET shown in FIG. 1;
6 is a diagram showing a manufacturing process of the MOSFET shown in FIG. 1. FIG.
7A is a view showing a diffusion mask used when forming a floating limiting ring constituting the MOSFET of FIG. 1, and FIG. 7B is a view showing a field plate constituting the MOSFET of FIG. It is a figure which shows the etching mask used when forming.
FIG. 8 is a diagram showing another configuration around the connection portion between the field plate and the floating limiting ring.
[Explanation of symbols]
10 MOSFET
11 Semiconductor substrate 12 Gate insulating film 13 Gate electrode 14 Insulating film 14a Contact hole 14b Contact hole 14c Opening 14d Contact hole 15 Gate pad 16 Gate bus line 17 Source electrode 17a Source pad 18 Drain electrode 19 Field plate 20 Floating limiting ring 21 Drift Region 22 Drain region 23 Base region 24 P-type diffusion region 25 P-type diffusion region 26 Source region

Claims

半導体基板と、
前記半導体基板の表面領域に形成される環状の不純物拡散領域から構成されるリミッティングリングと、
前記半導体基板上に形成され、前記リミッティングリング上の所定位置に形成されるコンタクトホールを有する絶縁膜と、
前記絶縁膜上に形成され、前記コンタクトホールを介して前記リミッティングリングに電気的に接続される環状の導電膜から構成されるフィールドプレートと、
前記半導体基板の表面領域の、前記リミッティングリングによって囲まれた領域の内側に形成される内側不純物拡散領域と、
前記絶縁膜上の、前記フィールドプレートによって囲まれた領域の内側に形成される内側導電膜と、から構成され、
前記内側不純物拡散領域は、前記リミッティングリングと前記フィールドプレートとの接続部分に隣接して形成され、該接続部分に面する切欠を有し、
前記内側導電膜は、前記接続部分に隣接して形成され、該接続部分に面する切欠を有し、
前記リミッティングリングは、前記接続部分を含み、前記内側不純物拡散領域の切欠内に突出する突出部を有し、
前記フィールドプレートは、前記接続部分を含み、前記内側導電膜の切欠内に突出する突出部を有する、
ことを特徴とする半導体素子。A semiconductor substrate;
A limiting ring composed of an annular impurity diffusion region formed in the surface region of the semiconductor substrate;
An insulating film formed on the semiconductor substrate and having a contact hole formed at a predetermined position on the limiting ring;
A field plate made of an annular conductive film formed on the insulating film and electrically connected to the limiting ring through the contact hole;
An inner impurity diffusion region formed inside the region surrounded by the limiting ring in the surface region of the semiconductor substrate;
An inner conductive film formed inside the region surrounded by the field plate on the insulating film,
The inner impurity diffusion region is formed adjacent to a connecting portion between the limiting ring and the field plate, and has a notch facing the connecting portion.
The inner conductive film is formed adjacent to the connection portion and has a notch facing the connection portion;
The limiting ring includes the connecting portion, and has a protruding portion that protrudes into a notch in the inner impurity diffusion region,
The field plate includes the connection portion and has a protruding portion that protrudes into the notch of the inner conductive film.
The semiconductor element characterized by the above-mentioned.

前記リミッティングリング及び前記フィールドプレートは、複数重に形成され、
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、
最も内側に形成されるリミッティングリングの突出部が、前記内側不純物拡散領域の切欠内に突出し、
最も内側に形成されるフィールドプレートの突出部が、前記内側導電膜の切欠内に突出する、
ことを特徴とする請求項１に記載の半導体素子。The limiting ring and the field plate are formed in multiple layers,
Among the limiting ring and the field plate formed in a plurality of layers,
The protruding portion of the limiting ring formed on the innermost side protrudes into the notch of the inner impurity diffusion region,
The projecting portion of the field plate formed on the innermost side projects into the notch of the inner conductive film,
The semiconductor element according to claim 1.

複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、
内側に形成されるリミッティングリングは、外側に形成されるリミッティングリングが有する突出部に面する窪みを有し、
内側に形成されるフィールドプレートは、外側に形成されるフィールドプレートが有する突出部に面する窪みを有し、
前記外側に形成されるリミッティングリングの突出部は、前記内側に形成されるリミッティングリングが有する窪み内に突出し、
前記外側に形成されるフィールドプレートの突出部は、前記内側に形成されるフィールドプレートが有する窪み内に突出している、
ことを特徴とする請求項２に記載の半導体素子。Among the limiting ring and the field plate formed in a plurality of layers,
Limiting-ring formed on the inside, it has a depression facing the protrusion limiting ring formed outside has,
Field plates formed inside has a recess facing the protruding portion having the field plate formed outside,
The protruding part of the limiting ring formed on the outer side protrudes into a recess of the limiting ring formed on the inner side,
The protruding portion of the field plate formed on the outer side protrudes into a recess of the field plate formed on the inner side.
The semiconductor element according to claim 2.

複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、
内側に形成される前記リミッティングリングの前記接続部分及び前記窪みは、該リミッティングリングの延在方向に沿って並んで設けられ、
内側に形成される前記フィールドプレートの前記接続部分及び前記窪みは、該フィールドプレートの延在方向に沿って並んで設けられている、
ことを特徴とする請求項３に記載の半導体素子。Among the limiting ring and the field plate formed in a plurality of layers,
The connecting portion and the recess of the limiting ring formed inside are provided side by side along the extending direction of the limiting ring ,
The connection portion and the depression of the field plate formed inside are provided side by side along the extending direction of the field plate .
The semiconductor element according to claim 3.

複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、
最も外側に形成されるフィールドプレートは、前記半導体基板の縁に面した突出及び窪みがないように形成され、
最も外側に形成されるリミッティングリングは、前記半導体基板の縁に面した突出及び窪みがないように形成される、
ことを特徴とする請求項２乃至４の何れか１項に記載の半導体素子。Among the limiting ring and the field plate formed in a plurality of layers,
The outermost field plate is formed so that there are no protrusions and depressions facing the edge of the semiconductor substrate,
The limiting ring formed on the outermost side is formed so that there are no protrusions and depressions facing the edge of the semiconductor substrate.
The semiconductor element according to claim 2, wherein the semiconductor element is a semiconductor element.

複数重に形成される前記リミッティングリングは、該リミッティングリング同士の間隔が全周に渡って実質的に均一となるように形成され、
複数重に形成される前記フィールドプレートは、該フィールドプレート同士の間隔が全周に渡って実質的に均一となるように形成される、
ことを特徴とする請求項２乃至５の何れか１項に記載の半導体素子。The limiting rings formed in multiple layers are formed such that the spacing between the limiting rings is substantially uniform over the entire circumference,
The field plate formed in a plurality of layers is formed so that the distance between the field plates is substantially uniform over the entire circumference.
The semiconductor element according to claim 2, wherein the semiconductor element is a semiconductor element.

前記接続部分における前記リミッティングリングの幅は、該接続部分以外における該リミッティングリングの幅より広く設定され、
前記接続部分における前記フィールドプレートの幅は、該接続部分以外における該フィールドプレートの幅より広く設定されている、
ことを特徴とする請求項１乃至６の何れか１項に記載の半導体素子。The width of the limiting ring in the connection portion is set wider than the width of the limiting ring in other than the connection portion,
The width of the field plate in the connection portion is set wider than the width of the field plate in other than the connection portion,
The semiconductor element according to claim 1, wherein the semiconductor element is a semiconductor element.

前記リミッティングリングは、前記接続部分以外における該リミッティングリングの幅が実質的に均一となるように形成され、
前記フィールドプレートは、前記接続部分以外における該フィールドプレートの幅が実質的に均一となるように形成されている、
ことを特徴とする請求項１乃至７の何れか１項に記載の半導体素子。The limiting ring is formed so that the width of the limiting ring other than the connection portion is substantially uniform,
The field plate is formed so that the width of the field plate other than the connection portion is substantially uniform.
The semiconductor element according to claim 1, wherein the semiconductor element is a semiconductor element.