JP4277526B2 - Semiconductor element - Google Patents
Semiconductor element Download PDFInfo
- Publication number
- JP4277526B2 JP4277526B2 JP2003001340A JP2003001340A JP4277526B2 JP 4277526 B2 JP4277526 B2 JP 4277526B2 JP 2003001340 A JP2003001340 A JP 2003001340A JP 2003001340 A JP2003001340 A JP 2003001340A JP 4277526 B2 JP4277526 B2 JP 4277526B2
- Authority
- JP
- Japan
- Prior art keywords
- limiting ring
- field plate
- semiconductor element
- connection portion
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、半導体素子に関する。
【0002】
【従来の技術】
プレーナ形半導体素子には、素子の高耐圧化を図るために、フィールドプレート(FP)及びフローティングリミッティングリング(FLR)が形成される。
【0003】
FP及びFLRは、素子活性領域の全体を包囲するように環状に形成され、互いに電気的に接続される。
FPとFLRの数は、素子に要求される耐圧に応じて決定され、一般に、要求される耐圧が高いほど、形成されるFPとFLRの数は増加する。
【0004】
一方、半導体素子の微細化が進むにつれて、FP及びFLRの形成領域が狭くなる。FP及びFLRの形成領域が狭くなると、FPとFLRとを接続する部分の領域も狭くなり、FPとFLRとの電気的接続が困難になる。
【0005】
上記問題を解決するため、従来は、FP及びFLRの幅を半導体基板のコーナ部で広く形成し、FPとFLRとを半導体基板のコーナ部で電気的に接続している(例えば、特許文献1参照。)。
【0006】
【特許文献1】
特公昭63−64905号公報(第2頁の左欄、第3図)
【0007】
【発明が解決しようとする課題】
しかし、FP及びFLRの幅をコーナ部で広く形成するだけでは、多数のFP及びFLRを形成する場合に、半導体基板のサイズを大きくしなければならないという問題が発生する。
【0008】
また、半導体基板のサイズを大きくせずに多数のFP及びFLRを形成するためには、コーナ部において、FP同士の間隔及びFLR同士の間隔を他の部分よりも狭くしなければならない。
しかし、半導体素子の高耐圧化を安定して達成するためには、隣接するFP及びFLR同士の間隔が素子の全周に渡って均一であることが望ましい。
【0009】
また、半導体基板のサイズを大きくせず、隣接するFP及びFLR同士の間隔を均一にする場合は、形成するFP及びFLRの数を制限しなければならない。このため、素子に要求される耐圧を実現できない場合がある。
【0010】
従って、本発明は、素子の高耐圧化及び微細化を容易に実現可能な半導体素子を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体素子は、半導体基板と、前記半導体基板の表面領域に形成される環状の不純物拡散領域から構成されるリミッティングリングと、前記半導体基板上に形成され、前記リミッティングリング上の所定位置に形成されるコンタクトホールを有する絶縁膜と、前記絶縁膜上に形成され、前記コンタクトホールを介して前記リミッティングリングに電気的に接続される環状の導電膜から構成されるフィールドプレートと、前記半導体基板の表面領域の、前記リミッティングリングによって囲まれた領域の内側に形成される内側不純物拡散領域と、前記絶縁膜上の、前記フィールドプレートによって囲まれた領域の内側に形成される内側導電膜と、から構成され、前記内側不純物拡散領域は、前記リミッティングリングと前記フィールドプレートとの接続部分に隣接して形成され、該接続部分に面する切欠を有し、前記内側導電膜は、前記接続部分に隣接して形成され、該接続部分に面する切欠を有し、前記リミッティングリングは、前記接続部分を含み、前記内側不純物拡散領域の切欠内に突出する突出部を有し、前記フィールドプレートは、前記接続部分を含み、前記内側導電膜の切欠内に突出する突出部を有する、ことを特徴とする。
【0012】
この発明によれば、接続部分を含む突出部が切欠内に突出している分だけ、接続部分を広く設けることができる。また、突出部は、リミッティングリング及びフィールドプレートによって囲まれる領域の内側に向かって突出しているので、半導体基板のサイズを必要以上に大きくする必要がない。これにより、素子の高耐圧化及び微細化を容易に実現することができる。
【0013】
前記リミッティングリング及び前記フィールドプレートは、複数重に形成され、複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、最も内側に形成されるリミッティングリングの突出部が、前記内側不純物拡散領域の切欠内に突出し、最も内側に形成されるフィールドプレートの突出部が、前記内側導電膜の切欠内に突出してもよい。
【0014】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、内側に形成されるリミッティングリングは、外側に形成されるリミッティングリングが有する突出部に面する窪みを有し、内側に形成されるフィールドプレートは、外側に形成されるフィールドプレートが有する突出部に面する窪みを有し、前記外側に形成されるリミッティングリングの突出部は、前記内側に形成されるリミッティングリングが有する窪み内に突出し、前記外側に形成されるフィールドプレートの突出部は、前記内側に形成されるフィールドプレートが有する窪み内に突出していてもよい。
【0015】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、内側に形成される前記リミッティングリングの前記接続部分及び前記窪みは、該リミッティングリングの延在方向に沿って並んで設けられ、内側に形成される前記フィールドプレートの前記接続部分及び前記窪みは、該フィールドプレートの延在方向に沿って並んで設けられていてもよい。
【0016】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、最も外側に形成されるフィールドプレートは、前記半導体基板の縁に面した突出及び窪みがないように形成され、最も外側に形成されるリミッティングリングは、前記半導体基板の縁に面した突出及び窪みがないように形成されてもよい。
【0017】
複数重に形成される前記リミッティングリングは、該リミッティングリング同士の間隔が全周に渡って実質的に均一となるように形成され、複数重に形成される前記フィールドプレートは、該フィールドプレート同士の間隔が全周に渡って実質的に均一となるように形成されてもよい。
【0018】
前記接続部分における前記リミッティングリングの幅は、該接続部分以外における該リミッティングリングの幅より広く設定され、前記接続部分における前記フィールドプレートの幅は、該接続部分以外における該フィールドプレートの幅より広く設定されていてもよい。
【0019】
前記リミッティングリングは、前記接続部分以外における該リミッティングリングの幅が実質的に均一となるように形成され、前記フィールドプレートは、前記接続部分以外における該フィールドプレートの幅が実質的に均一となるように形成されていてもよい。
【0020】
【発明の実施の形態】
次に、本発明の実施の形態にかかる半導体素子について図面を参照して説明する。
【0021】
以下では、本発明を電力用のMOSFET(絶縁ゲート型電界効果トランジスタ)に適用した場合を例に取って説明する。
電力用のMOSFETは、互いに並列接続された複数のMOSFETセルから構成される。
【0022】
図1は、上記MOSFET10の平面図であり、図2(a)は、図1のMOSFET10をA−A’線で切断した場合の断面図であり、図2(c)は、図1のMOSFET10をB−B’線で切断した場合の断面図である。なお、図1中のハッチングは、領域を明確にするために施されたものであり、材質を表すものではない。
【0023】
MOSFET10は、半導体基板11と、半導体基板11の一面上に形成されたゲート絶縁膜12、ゲート電極13、絶縁膜14、ゲートパッド15、ゲートバスライン16、及び、ソース電極17と、半導体基板11の他面上に形成されたドレイン電極18と、から構成される。
【0024】
また、MOSFET10は、素子の高い耐圧を実現するためのフィールドプレート(FP)19及びフローティングリミッティングリング(FLR)20を2本ずつ備える。
【0025】
半導体基板11は、例えば略方形のシリコン単結晶基板から構成される。半導体基板11は、その一面を構成するドリフト領域21と、その他面を構成するドレイン領域22と、を有する。ドリフト領域21及びドレイン領域22はN形の半導体領域から構成される。また、ドレイン領域22の不純物濃度は、ドリフト領域21の不純物濃度よりも高く設定されている。
ドリフト領域21の表面領域には、ベース領域23、P形拡散領域24及び25と共に、上記したFLR20が形成されている。
【0026】
FLR20は、例えば熱拡散等によって形成された、ベース領域23よりも深くて不純物濃度の高いP形の不純物拡散領域から構成される。FLR20は、半導体基板11の縁に沿って環状に形成され、ベース領域23、P形拡散領域24及び25が形成される素子活性領域全体を囲むように形成されている。言い換えると、ベース領域23、P形拡散領域24及び25は、FLR20によって囲まれる領域内に形成されている。
【0027】
ベース領域23は、例えば熱拡散等によって形成されたP形の不純物拡散領域から構成され、島状に点在するように形成される。また、ベース領域23内には、例えば熱拡散等によって形成されたN形の不純物拡散領域から構成されるソース領域26が形成されている。
【0028】
P形拡散領域24は、例えば熱拡散等によって形成された、ベース領域23よりも深くて不純物濃度の高いP形の不純物拡散領域から構成される。P形拡散領域24は、ベース領域23と所定間隔を隔てて、ベース領域23を囲むように形成されている。
【0029】
P形拡散領域25は、P形拡散領域24と同様に、例えば熱拡散等によって形成された、ベース領域23よりも深くて不純物濃度の高いP形の不純物拡散領域から構成される。P形拡散領域25は、ソース電極17が有するソースパッド17a下に形成され、ドレイン電流がソースパッド17aに直接流れ込むことを防止するという機能等を有する。なお、P形拡散領域25の形成領域は、ソースパッド17aの形成領域よりも広く設定されている。
【0030】
ゲート絶縁膜12は、例えば熱酸化等によって形成されたシリコン酸化膜から構成され、半導体基板11上のベース領域23とP形拡散領域24との間の部分に形成されている。
【0031】
ゲート電極13は、例えばポリシリコン等から形成され、ゲート絶縁膜12上に形成されている。ゲート電極13は、図示せぬ枝状の配線によって、ゲートバスライン16に電気的に接続される。
【0032】
絶縁膜14は、例えばCVD(Chemical Vapor Deposition)等によって形成されたシリコン酸化膜から構成される。絶縁膜14は、半導体基板11上の全面に形成され、ゲート絶縁膜12及びゲート電極13を被覆する。
【0033】
ゲートパッド15は、例えばアルミニウム等の導電膜から構成され、絶縁膜14上の所定部分に形成される。ゲートパッド15は、外部からゲート電極13に制御電圧を印加するためのパッド領域であり、図示せぬ保護膜等によって被覆されることなく露出される。
ゲートバスライン16は、例えばアルミニウム等の導電膜から構成され、ゲート電極13とゲートパッド15とを電気的に接続する。
【0034】
ソース電極17は、例えばアルミニウム等の導電膜から構成され、絶縁膜14上の所定領域に形成される。ソース電極17は、絶縁膜14に形成されたコンタクトホール14aを介してP形拡散領域24に電気的に接続される。また、ソース電極17は、絶縁膜14に形成されたコンタクトホール14bを介してベース領域23及びソース領域26に電気的に接続される。
【0035】
また、ソース電極17は、P形拡散領域25上の領域にパッド領域(ソースパッド)17aを有する。図1中において、点線で囲まれた部分がソースパッド17aである。ソースパッド17aは、図示せぬ保護膜等によって被覆されることなく露出され、リード細線がワイヤボンディング等によって接続される。ソースパッド17aは、絶縁膜14に形成された開口14cを介してP形拡散領域25に電気的に接続されている。
【0036】
FP19は、例えばアルミニウム等の導電膜から構成される。FP19は、絶縁膜14上に、半導体基板11の縁に沿って環状に形成され、ゲートパッド15、ゲートバスライン16、及び、ソース電極17が形成される領域全体を囲む。言い換えると、ゲートパッド15、ゲートバスライン16、及び、ソース電極17は、FP19によって囲まれる領域内に形成されている。また、FP19は、絶縁膜14に形成されたコンタクトホール14dを介して、FLR20に電気的に接続されている。
【0037】
次に、FP19とFLR20との接続部分周辺の詳しい構成について説明する。
FP19同士の間隔及びFLR20同士の間隔は、全周に渡って実質的に均一に設定されている。これにより、素子の高耐圧化を安定して実現することができる。
【0038】
また、FP19及びFLR20のそれぞれの幅は、接続部分において、他の部分よりも広く設定されている。なお、接続部分以外の幅は、実質的に均一に設定されている。このように、接続部分の幅を広くすることにより、FP19とFLR20との電気的接続を容易に達成することができる。
【0039】
図3(a)〜(c)は、接続部分周辺の拡大図である。具体的には、図3(a)は、ソースパッド17a、P形拡散領域25、FP19、及び、FLR20を重ねて示した図である。図3(b)は、ソースパッド17a及びFP19のみを示した図であり、図3(c)は、P形拡散領域25及びFLR20のみを示した図である。
【0040】
最も外側に形成されるFP19及びFLR20の接続部分は、半導体基板11の縁に面した突出や窪みを備えていない。言い換えると、最も外側に形成されるFP19及びFLR20の接続部分は、半導体基板11の外側に対して突出したり窪んだりせず、半導体基板11の中心に向かって突出している。
【0041】
一方、内側に形成されるFP19及びFLR20の接続部分は、FP19同士の間隔及びFLR20同士の間隔が実質的に均一となるように、外側の接続部分の突出に合わせて、半導体基板11の外側に対して窪んでいる。言い換えると、内側に形成されるFP19及びFLR20の接続部分は、外側に形成されるFP19及びFLR20の突出と同一形状の窪みを有する。これにより、FP19同士の間隔及びFLR20同士の間隔が全周に渡って実質的に均一に保たれる。
【0042】
また、内側に形成されるFP19及びFLR20の接続部分は、半導体基板11の中心に向かって突出することにより、幅広に形成される。これにより、内側の接続部分においても、FP19とFLR20との電気的接続を容易に実現される。
【0043】
本実施の形態では、FP19及びFLR20の接続部分に隣接する位置に、ソースパッド17a及びP形拡散領域25が形成されている。このため、ソースパッド17aは、最も内側に形成されるFP19の接続部分の突出と同一形状の切欠部17bを有し、P形拡散領域25は、最も内側に形成されるFLR20の接続部分の突出と同一形状の切欠部25aを有する。
【0044】
そして、最も内側に形成されるFP19の突出は、ソースパッド17aの切欠部17b内に収められ、最も内側に形成されるFLR20の突出は、P形拡散領域25の切欠部25a内に収められる。
【0045】
以上のように、FP19とFLR20との接続部分は、FP19とFLR20との接続を容易に実現できる幅に形成され、切欠部17b,25a内に収められている。これにより、半導体基板11のサイズを必要以上に大きくしたり、FP19及びFLR20の本数を制限したりすることなく、FP19とFLR20との接続を容易に実現することができる。
【0046】
また、内側の接続部分は外側の接続部分の突出に合わせて窪んでいるので、FP19同士の間隔及びFLR20同士の間隔が全周に渡って実質的に均一となる。これにより、安定した高耐圧を有する電源用のMOSFET10を実現することができる。
【0047】
次に、FP19及びFLR20の形成方法について説明する。
FLR20は、不純物拡散法によって、図4(a)及び(b)に示すように、ドリフト領域21の表面領域に、P形拡散領域24及び25と共に、同一の工程で形成される。
【0048】
この際、半導体基板11上に形成されるフォトレジスト等から構成される拡散マスク31は、図7(a)に示すように、FLR20と同一形状の開口パターン31aと、P形拡散領域24と同一形状の開口パターン31bと、P形拡散領域25と同一形状の開口パターン31cと、を有する。
【0049】
なお、開口パターン31a,31b,31cのサイズは、不純物の水平方向への拡散距離を考慮して、FLR20、P形拡散領域24及び25のサイズより水平拡散距離の分だけ小さくてもよい。
【0050】
ドリフト領域21の表面領域には、上記開口パターン31a,31b,31cを介して不純物が拡散される。これにより、上記したFLR20、P形拡散領域24及び25が、同一の工程で形成される。
【0051】
FLR20、P形拡散領域24及び25が形成された後、従来と同様の方法によって、ドリフト領域21の表面領域にベース領域23及びソース領域26が形成され、半導体基板11上にゲート絶縁膜12、ゲート電極13、及び、絶縁膜14が形成される。
【0052】
そして、フォトリソグラフィー及びエッチング等によって、絶縁膜14の所定部分にコンタクトホール14a、14b、14dと開口14cが形成される。
続いて、図5(a)及び(b)に示すように、絶縁膜14上に、CVD等によって金属膜32が形成される。
【0053】
その後、フォトリソグラフィー及びエッチング等によって、図6(a)及び(b)に示すように、絶縁膜14上の金属膜32がパターニングされる。これにより、FP19が、半導体基板11の一面上に、ゲートパッド15、ゲートバスライン16及びソース電極17と共に、同一の工程で形成される。
【0054】
この際、金属膜32上に形成されるフォトレジスト等から構成されるエッチングマスク33は、図7(b)に示すように、FP19と同一形状の遮蔽パターン33aと、ゲートパッド15及びゲートバスライン16と同一形状の遮蔽パターン33bと、ソース電極17と同一形状の遮蔽パターン33cと、を有する。
【0055】
絶縁膜14上に形成された金属膜32は、上記遮蔽パターン33a,33b,33cによって遮蔽されていない部分がエッチングされて除去される。これにより、上記したゲートパッド15、ゲートバスライン16、ソース電極17、及び、FP19が、同一の工程で形成される。
以上のようにして、上記したFP19及びFLR20が形成され、本実施の形態にかかるMOSFET10が製造される。
【0056】
なお、上記実施の形態では、FP19とFLR20との接続部分が、半導体基板11の縁に対して垂直に一直線に並んでいる場合を示した。しかし、接続部分は、半導体基板11の縁に対して垂直に一直線に並んでいなくてもよい。
【0057】
例えば、図8(a)〜(c)に示すように、半導体基板11の縁に沿った方向にずれて配置されてもよい。この場合も、最も外側に形成されるFP19及びFLR20は、上記と同様に、半導体基板11の外側に対して突出したり窪んだりせず、半導体基板11の中心に向かって突出する。
【0058】
一方、内側に形成されるFP19及びFLR20は、FP19同士の間隔及びFLR20同士の間隔が実質的に均一となるように、外側の接続部分の突出に合わせて、半導体基板11の外側に対して窪んでいる。言い換えると、内側に形成されるFP19及びFLR20は、外側に形成されるFP19及びFLR20の突出と同一形状の窪みを有する。
【0059】
上記窪みが形成される部分では、FP19及びFLR20の幅が広がらないように設定される。そして、幅広の接続部分は、図示するように、この窪みに隣接して設けられる。
【0060】
以上のようにすると、接続部分の全体の幅が、上記実施の形態の場合よりも狭く抑えられる。これにより、ソースパッド17a及びP形拡散領域25に形成される切欠部17b、25aのサイズが、上記実施の形態の場合よりも小さくなる。
【0061】
また、上記実施の形態では、FP19及びFLR20が2本ずつ形成される場合を示したが、FP19及びFLR20の数は、1本でも3本以上でもよく、素子に要求される耐圧に応じて設定することができる。
【0062】
また、上記実施の形態では、ソースパッド17a及びP形拡散領域25に隣接する位置にFP19とFLR20との接続部分が配置される場合を示した。しかし、MOSFET10の特性や動作等に影響を与えないのであれば、FP19とFLR20との接続部分は上記以外の場所に設けられてもよい。この場合、接続部分に隣接する導電膜及び不純物拡散領域などに、上記と同様の切欠部が設けられる。
【0063】
また、半導体基板11の平面形状は、四角形でなくてもよい。例えば、円形、楕円形、三角形などであってもよい。
【0064】
また、上記実施の形態では、本発明をMOSFET10に適用した場合を例に取って説明した。しかし、本発明は、フィールドプレート及びフローティングリミッティングリングを備えるプレーナ形半導体素子の一般に適用することができる。
【0065】
【発明の効果】
以上の説明から明らかなように、本発明によって、素子の高耐圧化及び微細化を容易に実現することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態にかかるMOSFETの平面図である。
【図2】(a)は、図1のMOSFETをA−A’線で切断した場合の断面図であり、(b)は、図1のMOSFETをB−B’線で切断した場合の断面図である。
【図3】図1のMOSFETを構成するフィールドプレートとフローティングリミッティングリングとの接続部分周辺の拡大図である。
【図4】図1に示すMOSFETの製造工程を示す図である。
【図5】図1に示すMOSFETの製造工程を示す図である。
【図6】図1に示すMOSFETの製造工程を示す図である。
【図7】(a)は、図1のMOSFETを構成するフローティングリミッティングリングを形成する際に用いられる拡散マスクを示す図であり、(b)は、図1のMOSFETを構成するフィールドプレートを形成する際に用いられるエッチングマスクを示す図である。
【図8】フィールドプレートとフローティングリミッティングリングとの接続部分周辺の他の構成を示す図である。
【符号の説明】
10 MOSFET
11 半導体基板
12 ゲート絶縁膜
13 ゲート電極
14 絶縁膜
14a コンタクトホール
14b コンタクトホール
14c 開口
14d コンタクトホール
15 ゲートパッド
16 ゲートバスライン
17 ソース電極
17a ソースパッド
18 ドレイン電極
19 フィールドプレート
20 フローティングリミッティングリング
21 ドリフト領域
22 ドレイン領域
23 ベース領域
24 P形拡散領域
25 P形拡散領域
26 ソース領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor element.
[0002]
[Prior art]
In the planar semiconductor element, a field plate (FP) and a floating limiting ring (FLR) are formed in order to increase the breakdown voltage of the element.
[0003]
The FP and FLR are formed in an annular shape so as to surround the entire element active region, and are electrically connected to each other.
The number of FPs and FLRs is determined according to the breakdown voltage required for the element. Generally, the higher the required breakdown voltage, the greater the number of FPs and FLRs formed.
[0004]
On the other hand, as the miniaturization of semiconductor elements progresses, the formation region of FP and FLR becomes narrower. When the formation region of FP and FLR is narrowed, the region of the portion connecting FP and FLR is also narrowed, and electrical connection between FP and FLR becomes difficult.
[0005]
In order to solve the above problem, conventionally, the width of the FP and the FLR is widely formed at the corner portion of the semiconductor substrate, and the FP and the FLR are electrically connected at the corner portion of the semiconductor substrate (for example, Patent Document 1). reference.).
[0006]
[Patent Document 1]
Japanese Examined Patent Publication No. 63-64905 (left column on page 2, Fig. 3)
[0007]
[Problems to be solved by the invention]
However, if the widths of the FP and the FLR are formed wide at the corners, there is a problem that the size of the semiconductor substrate must be increased when forming a large number of FPs and FLRs.
[0008]
In addition, in order to form a large number of FPs and FLRs without increasing the size of the semiconductor substrate, the intervals between the FPs and the intervals between the FLRs must be narrower than the other portions in the corner portion.
However, in order to stably achieve a high breakdown voltage of the semiconductor element, it is desirable that the distance between adjacent FPs and FLRs be uniform over the entire circumference of the element.
[0009]
Further, when the size of the semiconductor substrate is not increased and the interval between adjacent FPs and FLRs is made uniform, the number of FPs and FLRs to be formed must be limited. For this reason, the breakdown voltage required for the element may not be realized.
[0010]
Accordingly, an object of the present invention is to provide a semiconductor element that can easily realize a high breakdown voltage and miniaturization of the element.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor element of the present invention is formed on a semiconductor substrate, a limiting ring including an annular impurity diffusion region formed in a surface region of the semiconductor substrate, and the semiconductor substrate. An insulating film having a contact hole formed at a predetermined position on the limiting ring, and an annular conductive film formed on the insulating film and electrically connected to the limiting ring through the contact hole A field plate composed of: an inner impurity diffusion region formed inside a region surrounded by the limiting ring in a surface region of the semiconductor substrate; and the field plate on the insulating film. An inner conductive film formed inside the region, wherein the inner impurity diffusion region is the limit A notch that is formed adjacent to a connection portion between the ring and the field plate and faces the connection portion, and the inner conductive film is formed adjacent to the connection portion and faces the connection portion. The limiting ring includes the connection portion and includes a protrusion protruding into the cutout of the inner impurity diffusion region, and the field plate includes the connection portion and includes a cutout of the inner conductive film. It has the protrusion part which protrudes in, It is characterized by the above-mentioned.
[0012]
According to this invention, a connection part can be provided widely as much as the protrusion part including a connection part protrudes in a notch. Moreover, since the protrusion protrudes toward the inside of the region surrounded by the limiting ring and the field plate, it is not necessary to increase the size of the semiconductor substrate more than necessary. Thereby, it is possible to easily realize a high breakdown voltage and miniaturization of the element.
[0013]
The limiting ring and the field plate are formed in a plurality of layers. Among the limiting ring and the field plate formed in a plurality of layers, a protrusion of a limiting ring formed on the innermost side has the inner impurity. The protruding portion of the field plate that protrudes into the cutout of the diffusion region and is formed on the innermost side may protrude into the cutout of the inner conductive film.
[0014]
Among the limiting rings and the field plate is formed in a plurality heavy, limiting-ring formed on the inside has a recess facing the protrusion limiting ring formed outside has, on the inside field plates to be formed, has a recess facing the protruding portion having the field plate is formed on the outer, projecting portion of the limiting rings formed on the outside, limiting ring formed on the inner The projecting portion of the field plate formed on the outer side may project into the recess of the field plate formed on the inner side.
[0015]
Among the limiting ring and the field plate formed in a plurality of layers, the connecting portion and the recess of the limiting ring formed inside are provided side by side along the extending direction of the limiting ring. The connection portion and the depression of the field plate formed inside may be provided side by side along the extending direction of the field plate .
[0016]
Of the limiting ring and the field plate formed in multiple layers, the field plate formed on the outermost side is formed so as not to have a protrusion and a recess facing the edge of the semiconductor substrate, and is formed on the outermost side. The limiting ring may be formed so as not to have a protrusion and a depression facing the edge of the semiconductor substrate.
[0017]
The limiting ring formed in a plurality of layers is formed such that the spacing between the limiting rings is substantially uniform over the entire circumference, and the field plate formed in a plurality of layers is the field plate It may be formed such that the distance between them is substantially uniform over the entire circumference.
[0018]
The width of the limiting ring in the connection portion is set wider than the width of the limiting ring in the portion other than the connection portion, and the width of the field plate in the connection portion is larger than the width of the field plate in the portion other than the connection portion. It may be set widely.
[0019]
The limiting ring is formed such that the width of the limiting ring other than the connection portion is substantially uniform, and the field plate has a substantially uniform width of the field plate other than the connection portion. It may be formed as follows.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Next, a semiconductor element according to an embodiment of the present invention will be described with reference to the drawings.
[0021]
Hereinafter, a case where the present invention is applied to a power MOSFET (insulated gate type field effect transistor) will be described as an example.
The power MOSFET is composed of a plurality of MOSFET cells connected in parallel to each other.
[0022]
1 is a plan view of the
[0023]
The
[0024]
Further, the
[0025]
The
The above-described
[0026]
The
[0027]
The
[0028]
The P-
[0029]
Similar to the P-
[0030]
The
[0031]
The
[0032]
The insulating
[0033]
The gate pad 15 is made of, for example, a conductive film such as aluminum, and is formed in a predetermined portion on the insulating
The
[0034]
The
[0035]
The
[0036]
The
[0037]
Next, a detailed configuration around the connection portion between the
The interval between the
[0038]
In addition, the widths of the
[0039]
3A to 3C are enlarged views of the periphery of the connection portion. Specifically, FIG. 3A is a diagram in which the
[0040]
A connection portion between the
[0041]
On the other hand, the connection portion of the
[0042]
Further, the connecting portion of the
[0043]
In the present embodiment, the
[0044]
The protrusion of the
[0045]
As described above, the connection portion between the
[0046]
Further, since the inner connection portion is recessed in accordance with the protrusion of the outer connection portion, the interval between the
[0047]
Next, a method for forming FP19 and FLR20 will be described.
As shown in FIGS. 4A and 4B, the
[0048]
At this time, the
[0049]
Note that the size of the opening
[0050]
Impurities are diffused in the surface region of the
[0051]
After the
[0052]
Then, contact
Subsequently, as shown in FIGS. 5A and 5B, a
[0053]
Thereafter, as shown in FIGS. 6A and 6B, the
[0054]
At this time, as shown in FIG. 7B, the
[0055]
The portions of the
As described above, the
[0056]
In the above embodiment, the connection portion between the
[0057]
For example, as illustrated in FIGS. 8A to 8C, the
[0058]
On the other hand, the
[0059]
In the portion where the depression is formed, the width of the
[0060]
If it does as mentioned above, the whole width of a connection part will be suppressed narrower than the case of the above-mentioned embodiment. Thereby, the size of the notches 17b and 25a formed in the
[0061]
In the above embodiment, two
[0062]
In the above-described embodiment, the connection portion between the
[0063]
Further, the planar shape of the
[0064]
In the above-described embodiment, the case where the present invention is applied to the
[0065]
【The invention's effect】
As is clear from the above description, according to the present invention, high breakdown voltage and miniaturization of the element can be easily realized.
[Brief description of the drawings]
FIG. 1 is a plan view of a MOSFET according to an embodiment of the present invention.
2A is a cross-sectional view when the MOSFET of FIG. 1 is cut along the line AA ′, and FIG. 2B is a cross-section when the MOSFET of FIG. 1 is cut along the line BB ′. FIG.
3 is an enlarged view of a periphery of a connection portion between a field plate and a floating limiting ring constituting the MOSFET of FIG. 1. FIG.
4 is a diagram showing a manufacturing process of the MOSFET shown in FIG. 1. FIG.
FIG. 5 is a diagram showing a manufacturing process of the MOSFET shown in FIG. 1;
6 is a diagram showing a manufacturing process of the MOSFET shown in FIG. 1. FIG.
7A is a view showing a diffusion mask used when forming a floating limiting ring constituting the MOSFET of FIG. 1, and FIG. 7B is a view showing a field plate constituting the MOSFET of FIG. It is a figure which shows the etching mask used when forming.
FIG. 8 is a diagram showing another configuration around the connection portion between the field plate and the floating limiting ring.
[Explanation of symbols]
10 MOSFET
Claims (8)
前記半導体基板の表面領域に形成される環状の不純物拡散領域から構成されるリミッティングリングと、
前記半導体基板上に形成され、前記リミッティングリング上の所定位置に形成されるコンタクトホールを有する絶縁膜と、
前記絶縁膜上に形成され、前記コンタクトホールを介して前記リミッティングリングに電気的に接続される環状の導電膜から構成されるフィールドプレートと、
前記半導体基板の表面領域の、前記リミッティングリングによって囲まれた領域の内側に形成される内側不純物拡散領域と、
前記絶縁膜上の、前記フィールドプレートによって囲まれた領域の内側に形成される内側導電膜と、から構成され、
前記内側不純物拡散領域は、前記リミッティングリングと前記フィールドプレートとの接続部分に隣接して形成され、該接続部分に面する切欠を有し、
前記内側導電膜は、前記接続部分に隣接して形成され、該接続部分に面する切欠を有し、
前記リミッティングリングは、前記接続部分を含み、前記内側不純物拡散領域の切欠内に突出する突出部を有し、
前記フィールドプレートは、前記接続部分を含み、前記内側導電膜の切欠内に突出する突出部を有する、
ことを特徴とする半導体素子。A semiconductor substrate;
A limiting ring composed of an annular impurity diffusion region formed in the surface region of the semiconductor substrate;
An insulating film formed on the semiconductor substrate and having a contact hole formed at a predetermined position on the limiting ring;
A field plate made of an annular conductive film formed on the insulating film and electrically connected to the limiting ring through the contact hole;
An inner impurity diffusion region formed inside the region surrounded by the limiting ring in the surface region of the semiconductor substrate;
An inner conductive film formed inside the region surrounded by the field plate on the insulating film,
The inner impurity diffusion region is formed adjacent to a connecting portion between the limiting ring and the field plate, and has a notch facing the connecting portion.
The inner conductive film is formed adjacent to the connection portion and has a notch facing the connection portion;
The limiting ring includes the connecting portion, and has a protruding portion that protrudes into a notch in the inner impurity diffusion region,
The field plate includes the connection portion and has a protruding portion that protrudes into the notch of the inner conductive film.
The semiconductor element characterized by the above-mentioned.
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、
最も内側に形成されるリミッティングリングの突出部が、前記内側不純物拡散領域の切欠内に突出し、
最も内側に形成されるフィールドプレートの突出部が、前記内側導電膜の切欠内に突出する、
ことを特徴とする請求項1に記載の半導体素子。The limiting ring and the field plate are formed in multiple layers,
Among the limiting ring and the field plate formed in a plurality of layers,
The protruding portion of the limiting ring formed on the innermost side protrudes into the notch of the inner impurity diffusion region,
The projecting portion of the field plate formed on the innermost side projects into the notch of the inner conductive film,
The semiconductor element according to claim 1.
内側に形成されるリミッティングリングは、外側に形成されるリミッティングリングが有する突出部に面する窪みを有し、
内側に形成されるフィールドプレートは、外側に形成されるフィールドプレートが有する突出部に面する窪みを有し、
前記外側に形成されるリミッティングリングの突出部は、前記内側に形成されるリミッティングリングが有する窪み内に突出し、
前記外側に形成されるフィールドプレートの突出部は、前記内側に形成されるフィールドプレートが有する窪み内に突出している、
ことを特徴とする請求項2に記載の半導体素子。Among the limiting ring and the field plate formed in a plurality of layers,
Limiting-ring formed on the inside, it has a depression facing the protrusion limiting ring formed outside has,
Field plates formed inside has a recess facing the protruding portion having the field plate formed outside,
The protruding part of the limiting ring formed on the outer side protrudes into a recess of the limiting ring formed on the inner side,
The protruding portion of the field plate formed on the outer side protrudes into a recess of the field plate formed on the inner side.
The semiconductor element according to claim 2.
内側に形成される前記リミッティングリングの前記接続部分及び前記窪みは、該リミッティングリングの延在方向に沿って並んで設けられ、
内側に形成される前記フィールドプレートの前記接続部分及び前記窪みは、該フィールドプレートの延在方向に沿って並んで設けられている、
ことを特徴とする請求項3に記載の半導体素子。Among the limiting ring and the field plate formed in a plurality of layers,
The connecting portion and the recess of the limiting ring formed inside are provided side by side along the extending direction of the limiting ring ,
The connection portion and the depression of the field plate formed inside are provided side by side along the extending direction of the field plate .
The semiconductor element according to claim 3.
最も外側に形成されるフィールドプレートは、前記半導体基板の縁に面した突出及び窪みがないように形成され、
最も外側に形成されるリミッティングリングは、前記半導体基板の縁に面した突出及び窪みがないように形成される、
ことを特徴とする請求項2乃至4の何れか1項に記載の半導体素子。Among the limiting ring and the field plate formed in a plurality of layers,
The outermost field plate is formed so that there are no protrusions and depressions facing the edge of the semiconductor substrate,
The limiting ring formed on the outermost side is formed so that there are no protrusions and depressions facing the edge of the semiconductor substrate.
The semiconductor element according to claim 2, wherein the semiconductor element is a semiconductor element.
複数重に形成される前記フィールドプレートは、該フィールドプレート同士の間隔が全周に渡って実質的に均一となるように形成される、
ことを特徴とする請求項2乃至5の何れか1項に記載の半導体素子。The limiting rings formed in multiple layers are formed such that the spacing between the limiting rings is substantially uniform over the entire circumference,
The field plate formed in a plurality of layers is formed so that the distance between the field plates is substantially uniform over the entire circumference.
The semiconductor element according to claim 2, wherein the semiconductor element is a semiconductor element.
前記接続部分における前記フィールドプレートの幅は、該接続部分以外における該フィールドプレートの幅より広く設定されている、
ことを特徴とする請求項1乃至6の何れか1項に記載の半導体素子。The width of the limiting ring in the connection portion is set wider than the width of the limiting ring in other than the connection portion,
The width of the field plate in the connection portion is set wider than the width of the field plate in other than the connection portion,
The semiconductor element according to claim 1, wherein the semiconductor element is a semiconductor element.
前記フィールドプレートは、前記接続部分以外における該フィールドプレートの幅が実質的に均一となるように形成されている、
ことを特徴とする請求項1乃至7の何れか1項に記載の半導体素子。The limiting ring is formed so that the width of the limiting ring other than the connection portion is substantially uniform,
The field plate is formed so that the width of the field plate other than the connection portion is substantially uniform.
The semiconductor element according to claim 1, wherein the semiconductor element is a semiconductor element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003001340A JP4277526B2 (en) | 2003-01-07 | 2003-01-07 | Semiconductor element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003001340A JP4277526B2 (en) | 2003-01-07 | 2003-01-07 | Semiconductor element |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004214504A JP2004214504A (en) | 2004-07-29 |
JP4277526B2 true JP4277526B2 (en) | 2009-06-10 |
Family
ID=32819385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003001340A Expired - Fee Related JP4277526B2 (en) | 2003-01-07 | 2003-01-07 | Semiconductor element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4277526B2 (en) |
-
2003
- 2003-01-07 JP JP2003001340A patent/JP4277526B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004214504A (en) | 2004-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20200321451A1 (en) | Semiconductor device having a gate insulating film having a high dielectric constant portion for relaxing an electric field generated in the gate insulating film | |
US8008734B2 (en) | Power semiconductor device | |
US9129819B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US10121887B2 (en) | Insulated gate semiconductor device and method | |
JP7234713B2 (en) | semiconductor equipment | |
US11646370B2 (en) | Semiconductor device with contact plugs | |
KR100432835B1 (en) | Semiconductor device and method of manufacturing the same | |
JP2009094314A (en) | Semiconductor device with vertical mosfet structure | |
JP2877408B2 (en) | Conduction modulation type MOSFET | |
JPH10270370A (en) | Impurity diffusing method, semiconductor device, and manufacture of the device | |
JP4122113B2 (en) | High breakdown strength field effect transistor | |
JP2000277733A (en) | Insulated-gate field-effect transistor | |
JP4277526B2 (en) | Semiconductor element | |
KR100673144B1 (en) | Transistor of semiconductor device and method for forming the same | |
JP3448138B2 (en) | Method for manufacturing semiconductor device | |
JP5239254B2 (en) | Method for manufacturing insulated gate type semiconductor device | |
JP4287419B2 (en) | Semiconductor device | |
JP4576805B2 (en) | Insulated gate semiconductor device and manufacturing method thereof | |
JPH01238174A (en) | Vertical mosfet | |
JP2011009630A (en) | Protection diode | |
JPS6364905B2 (en) | ||
JP7201288B2 (en) | semiconductor equipment | |
JPH0282580A (en) | Vertical mos fet | |
JP2011187880A (en) | Semiconductor device, and measurement method | |
JP4058989B2 (en) | Insulated gate type semiconductor device manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090217 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090302 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |