JP4275104B2 - IDDQ inspection method - Google Patents
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Description
本発明はスキャンチェーンを用いて内部の電位状態を設定して行うIDDQ(静止電源電流)検査において、不良箇所の絞り込みを容易にすることができるIDDQ検査方法に関する。 The present invention relates to an IDDQ inspection method capable of easily narrowing down defective portions in an IDDQ (static power supply current) inspection performed by setting an internal potential state using a scan chain.
静止時の電流がごく僅かなリーク電流のみであるというCMOS集積回路(LSI)の構造上の特性を利用し、製造過程におけるゲート酸化膜のショート等の欠陥を検出する静止電源電流(IDDQ)検査は、スキャンテストでは検出が難しい製造不良を検出することができる検査手法として普及しており、特に近年の微細化、高集積化に伴いテストが困難化しているLSI内部の不良を検出する有力な手段となっている。 Static power supply current (IDDQ) inspection that detects defects such as shorts in the gate oxide film during the manufacturing process by utilizing the structural characteristics of CMOS integrated circuits (LSI) that the current at rest is only a slight leakage current Is widely used as an inspection method that can detect manufacturing defects that are difficult to detect in a scan test, and is particularly useful for detecting defects in LSIs that have become difficult to test due to recent miniaturization and higher integration. It is a means.
従来のLSIの検査工程では、IDDQ検査における検査精度を向上させるために、スキャンチェーンを用いてテストパターンを設定することで回路のトグル率を高くして回路の様々な電位状態を実現し、IDDQ測定を多数回実施し、リーク電流が多いチップを不良チップとして選別している(例えば、特許文献1参照)。
上記従来のIDDQ検査では、スキャンパターンを用いることで検査精度の向上を図っているが、不良箇所を特定する方法が無く、不良箇所の絞り込みを行うためのIDDQ測定用パターン発生には時間がかかるため、検査工程で後戻りが多く発生するという問題があった。 In the conventional IDDQ inspection, the scan accuracy is used to improve the inspection accuracy. However, there is no method for identifying the defective portion, and it takes time to generate the IDDQ measurement pattern for narrowing down the defective portion. Therefore, there has been a problem that a lot of backtracking occurs in the inspection process.
本発明は、スキャンテスト機能を備えたCMOS集積回路(LSI)において、スキャンチェーンを用いて内部の様々な電位状態を設定してIDDQ検査を行う際に、不良箇所の絞り込みを容易にすることができるIDDQ検査方法を提供することを目的とする。 According to the present invention, in a CMOS integrated circuit (LSI) having a scan test function, it is possible to easily narrow down defective portions when performing various IDDQ inspections by setting various internal potential states using a scan chain. An object of the present invention is to provide an IDDQ inspection method that can be used.
第1の発明のIDDQ検査方法は、スキャンテスト機能を備え複数の論理ブロックから構成されたCMOS集積回路(LSI)において、スキャンチェーンを用いて内部の様々な電位状態を設定し静止電源電流(IDDQ)を測定して異常判定を行うIDDQ検査方法であって、回路部分に対するクロックの供給をゲート制御して選択的に回路部分を動作させることにより異常なIDDQが測定される回路部分を特定するステップを有し、前記ゲート制御は外部からシリアル信号で与えられるゲート制御信号をLSI内部でパラレル信号に変換した信号によるものである。
また、第2の発明のIDDQ検査方法は、スキャンテスト機能を備え複数の論理ブロックから構成されたCMOS集積回路(LSI)において、スキャンチェーンを用いて内部の様々な電位状態を設定し静止電源電流(IDDQ)を測定して異常判定を行うIDDQ検査方法であって、回路部分に対するスキャンデータの供給をゲート制御して選択的に回路部分を動作させることにより異常なIDDQが測定される回路部分を特定するステップを有し、前記ゲート制御は外部からシリアル信号で与えられるゲート制御信号をLSI内部でパラレル信号に変換した信号によるものである。
The IDDQ inspection method according to the first aspect of the present invention is a CMOS integrated circuit (LSI) having a scan test function and comprising a plurality of logic blocks, which sets various internal potential states using a scan chain and uses a static power supply current (IDDQ ) a IDDQ testing method of performing the abnormality determination by measuring, identifying circuit portions abnormal IDDQ by operating selectively circuit portion to gate the supply of the clock to the circuit portion is measured The gate control is based on a signal obtained by converting a gate control signal given as an external serial signal into a parallel signal inside the LSI .
The IDDQ inspection method according to the second aspect of the present invention is a CMOS integrated circuit (LSI) having a scan test function and comprising a plurality of logic blocks, wherein various internal potential states are set using a scan chain and a static power supply current is set. An IDDQ inspection method for determining abnormality by measuring (IDDQ), wherein a circuit portion in which abnormal IDDQ is measured by gate-controlling supply of scan data to the circuit portion and selectively operating the circuit portion The gate control is based on a signal obtained by converting a gate control signal given as an external serial signal into a parallel signal inside the LSI.
第1及び第2の発明によれば、LSI全体を動作させてIDDQ値に異常が見られた場合に、回路部分を選択的に動作させつつIDDQの測定を繰り返すことで、異常なIDDQ値が測定される回路部分を容易に特定することができる。
また、第1の発明によれば、周知のゲート制御手法により回路部分に対するクロックの供給あるいは停止を行うことで、容易に回路部分を選択的に動作あるいは停止させることができる。
また、第2の発明によれば、周知のゲート制御手法により回路部分に対するスキャンデータの供給あるいは遮断を行うことで、容易に回路部分の電位状態を選択的に制御することができ、回路部分を選択的に動作あるいは停止させた場合と同等の効果を得ることができる。
さらに、第1及び第2の発明によれば、外部から与えるゲート制御信号がシリアル信号で与えられることにより、IDDQ検査のためにのみ必要となる外部端子数を削減することができ、コスト削減に寄与する。 According to the first and second inventions , when an abnormality is found in the IDDQ value when the entire LSI is operated, the IDDQ measurement is repeated while the circuit portion is selectively operated, whereby an abnormal IDDQ value is obtained. The circuit part to be measured can be easily identified.
According to the first aspect of the invention, the circuit portion can be selectively operated or stopped easily by supplying or stopping the clock to the circuit portion by a known gate control technique.
In addition, according to the second invention, by supplying or shutting off the scan data to the circuit portion by a known gate control technique, the potential state of the circuit portion can be easily and selectively controlled. The same effect as when selectively operating or stopping can be obtained.
Furthermore, according to the first and second inventions, since the gate control signal given from the outside is given as a serial signal, the number of external terminals required only for the IDDQ inspection can be reduced, thereby reducing the cost. Contribute.
第3の発明のIDDQ検査方法は、第1または第2の発明のIDDQ検査方法において、前記選択的に動作させる回路部分は前記論理ブロック単位で決定されるものである。 The IDDQ inspection method according to a third aspect of the present invention is the IDDQ inspection method according to the first or second aspect , wherein the circuit portion to be selectively operated is determined in units of the logical block.
上記構成によれば、LSI全体を動作させてIDDQ値に異常が見られた場合に、論理ブロックを選択的に動作させつつIDDQの測定を繰り返すことで、異常なIDDQ値が測定される論理ブロックを容易に特定することができる。 According to the above configuration, when an abnormality is found in the IDDQ value when the entire LSI is operated, the IDDQ value is repeatedly measured while the logic block is selectively operated, whereby an abnormal IDDQ value is measured. Can be easily identified.
第4の発明のIDDQ検査方法は、第3の発明のIDDQ検査方法において、前記選択的に動作させる回路部分は前記論理ブロックをスキャンチェーンに沿って複数に分割した回路ブロック単位で決定されるものである。 The IDDQ inspection method according to a fourth aspect of the invention is the IDDQ inspection method according to the third aspect of the invention, wherein the circuit portion to be selectively operated is determined in units of circuit blocks obtained by dividing the logic block into a plurality along the scan chain. It is.
上記構成によれば、LSI全体を動作させてIDDQ値に異常が見られた場合に、まず論理ブロックを選択的に動作させることで異常なIDDQ値が測定される論理ブロックを特定し、次にスキャンチェーンに沿って複数に分割した回路ブロックを選択的に動作させることで回路ブロックを分離して診断することができるため、より狭く異常なIDDQ値が測定される回路ブロックを絞り込むことができる。 According to the above configuration, when an abnormality is found in the IDDQ value by operating the entire LSI, first, the logical block in which the abnormal IDDQ value is measured is specified by selectively operating the logical block, and then Since the circuit blocks can be separated and diagnosed by selectively operating the circuit blocks divided into a plurality along the scan chain, it is possible to narrow down the circuit blocks in which narrower and abnormal IDDQ values are measured.
第5の発明のIDDQ検査方法は、第1または第2の発明のIDDQ検査方法において、前記ゲート制御は外部から与えられるゲート制御信号によるものである。 The IDDQ inspection method according to a fifth aspect of the present invention is the IDDQ inspection method according to the first or second aspect , wherein the gate control is based on a gate control signal given from outside.
上記構成によれば、外部からゲート制御信号を与えることでクロックあるいはスキャンデータに対するゲート制御を任意に制御することができるため、IDDQ検査を効率よく実施することができる。 According to the above configuration, the gate control for the clock or the scan data can be arbitrarily controlled by applying a gate control signal from the outside, so that the IDDQ inspection can be efficiently performed.
第6の発明のIDDQ検査方法は、第1または第2のIDDQ検査方法において、前記ゲート制御は外部から与えられるコード化されたゲート制御信号をLSI内部でデコードした信号によるものである。 In an IDDQ inspection method according to a sixth aspect of the present invention, in the first or second IDDQ inspection method, the gate control is based on a signal obtained by decoding an encoded gate control signal supplied from the outside inside the LSI.
上記構成によれば、外部から与えるゲート制御信号がコード化されていることにより、IDDQ検査のためにのみ必要となる外部端子数を削減することができ、コスト削減に寄与する。 According to the above configuration, since the gate control signal given from the outside is coded, the number of external terminals necessary only for the IDDQ inspection can be reduced, which contributes to cost reduction.
第7の発明のIDDQ検査方法は、第1または第2の発明のIDDQ検査方法において、前記ゲート制御はLSI内部でカウンタ等を用いて生成されるシーケンス信号によるものである。 According to a seventh aspect of the invention, in the IDDQ inspection method of the first or second aspect , the gate control is based on a sequence signal generated using a counter or the like inside the LSI.
上記構成によれば、LSI内部で生成されるシーケンス信号をゲート制御信号として使用するため、IDDQ検査のためにのみ必要となる外部端子数を削減することができ、コスト削減に寄与する。 According to the above configuration, since the sequence signal generated inside the LSI is used as the gate control signal, the number of external terminals necessary only for the IDDQ inspection can be reduced, which contributes to cost reduction.
第8の発明のIDDQ検査方法は、第1または第2の発明のIDDQ検査方法において、前記回路部分に対して外部から個別にクロックを供給することにより、前記回路部分を選択的に動作させるものである。 An IDDQ inspection method according to an eighth invention is the IDDQ inspection method according to the first or second invention, wherein the circuit portion is selectively operated by individually supplying a clock to the circuit portion from the outside. It is.
上記構成によれば、外部から回路部分毎に供給するクロックを用いてIDDQ検査を行うため、タイミング等を任意に制御することができ、IDDQ検査を効率よく実施することができる。 According to the above configuration, since the IDDQ inspection is performed using the clock supplied from the outside for each circuit portion, the timing and the like can be arbitrarily controlled, and the IDDQ inspection can be efficiently performed.
本発明によれば、LSI全体を動作させてIDDQ値に異常が見られた場合に、論理ブロックあるいは論理ブロックをスキャンチェーンに沿って複数に分割した回路ブロックを選択的に動作させつつIDDQの測定を繰り返すことで、異常なIDDQ値が測定される回路部分を容易にかつ木目細かく特定することができる。 According to the present invention, when an abnormality is found in the IDDQ value when the entire LSI is operated, the IDDQ measurement is performed while selectively operating the logic block or the circuit block obtained by dividing the logic block along the scan chain. By repeating the above, it is possible to easily and finely specify the circuit portion where the abnormal IDDQ value is measured.
図1は本発明の第1の実施形態に係るIDDQ検査方法を実施する半導体集積回路の構成を示す図である。図1において、120は各種の論理ブロック、110は各論理ブロック120に必要なクロックを生成するクロックジェネレータ、130はクロックジェネレータ110が出力するクロックをゲートして各論理ブロックにクロックを供給するゲート部、190はゲート部130にゲート制御信号を供給するゲート制御信号端子である。 FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit that performs an IDDQ inspection method according to a first embodiment of the present invention. In FIG. 1, reference numeral 120 denotes various logic blocks, 110 denotes a clock generator that generates a clock required for each logic block 120, and 130 denotes a gate unit that gates a clock output from the clock generator 110 and supplies the clock to each logic block. , 190 are gate control signal terminals for supplying a gate control signal to the gate unit 130.
クロックジェネレータ110から出力されるクロックをゲート部130でゲート制御することにより、ゲート制御信号端子190から入力されるゲート制御信号に応じて論理ブロック120へのクロックの供給を選択的に停止することができ、そのスキャンチェーンに連なるフリップフロップの状態を保つことが可能である。
By controlling the clock output from the clock generator 110 by the gate unit 130, the supply of the clock to the logic block 120 can be selectively stopped according to the gate control signal input from the gate
以上のように構成された半導体集積回路について、以下その動作を説明する。各論理ブロックにはスキャンチェーンが張られており、図示されない外部端子からランダムデータを入力して内部の様々な電位状態を実現し、高いトグル率でIDDQ測定を複数回実施することにより、検査精度の向上が図られる。 The operation of the semiconductor integrated circuit configured as described above will be described below. Each logic block has a scan chain, and random data is input from an external terminal (not shown) to realize various internal potential states, and IDDQ measurement is performed multiple times at a high toggle rate, thereby ensuring inspection accuracy. Is improved.
半導体集積回路内の全論理ブロック120にクロックが供給された状態でIDDQ値に異常が見られた場合は、ゲート制御信号により論理ブロック120へのクロックの供給を選択的に停止させ、そのスキャンチェーンに挿入されているフリップフロップの状態を保った状態でIDDQ値を測定する。ここで正常値が測定できれば、このスキャンチェーンに挿入されているフリップフロップの間に不良箇所が存在することになり、不良箇所を絞り込むことができる。 When an abnormality is observed in the IDDQ value in a state where clocks are supplied to all the logic blocks 120 in the semiconductor integrated circuit, the supply of clocks to the logic blocks 120 is selectively stopped by the gate control signal, and the scan chain The IDDQ value is measured while maintaining the state of the flip-flop inserted in the. If the normal value can be measured here, a defective portion exists between the flip-flops inserted in the scan chain, and the defective portion can be narrowed down.
このように、ゲート制御信号端子190からゲート部130を制御することにより、特定の論理ブロックを個別に指定してクロックを供給したり停止したりすることが可能である。これにより、IDDQ値に異常が発生する論理ブロックを特定することができ、容易に不良箇所を絞り込むことができる。
In this way, by controlling the gate unit 130 from the gate
図2は本発明の第2の実施形態に係るIDDQ検査方法を実施する半導体集積回路の構成を示す図であり、図1に示した第1の実施形態の構成に対して、ゲート制御信号端子190とゲート部130の間にデコード部140を挿入した構成となっている。 FIG. 2 is a diagram showing the configuration of a semiconductor integrated circuit that performs the IDDQ inspection method according to the second embodiment of the present invention. Compared to the configuration of the first embodiment shown in FIG. A decoding unit 140 is inserted between 190 and the gate unit 130.
デコード部140では、ゲート制御信号端子190から入力されるゲート制御信号をデコードして論理ブロックを選択する信号を生成する。これにより、クロックを供給あるいは停止する論理ブロック指定をコード化することができ、ゲート制御信号端子190の端子数を減らすことができる。
The decoding unit 140 generates a signal for selecting a logic block by decoding the gate control signal input from the gate
図3は本発明の第3の実施形態に係るIDDQ検査方法を実施する半導体集積回路の構成を示す図であり、図2に示した第2の実施形態の構成に対して、論理ブロック120を論理ブロック121で、デコード部140をデコード部141でそれぞれ置き換えた構成となっている。 FIG. 3 is a diagram showing a configuration of a semiconductor integrated circuit that performs the IDDQ inspection method according to the third embodiment of the present invention. The logic block 120 is added to the configuration of the second embodiment shown in FIG. In the logical block 121, the decoding unit 140 is replaced with a decoding unit 141.
論理ブロック121はスキャンチェーンの途中以降のフリップフロップに供給されるクロックを停止することができるゲート122を備えている。デコード部141はゲート制御信号端子190から入力されるゲート制御信号をデコードし、ゲート部130において論理ブロックを選択する信号を生成するとともに、論理ブロック121の部分選択をする信号を生成する。この部分選択信号によりゲート122をゲート制御する。
The logic block 121 includes a
これにより、第1の実施形態と同様にしてIDDQ値に異常が発生する論理ブロックを特定した後に、その論理ブロックのスキャンチェーンの途中以前に連なる回路ブロックとスキャンチェーンの途中以降に連なる回路ブロックとを分離して診断することができるため、より狭く不良箇所を絞り込むことができる。 As a result, after specifying a logical block in which an abnormality occurs in the IDDQ value in the same manner as in the first embodiment, a circuit block that continues before the middle of the scan chain of the logical block and a circuit block that continues after the middle of the scan chain Therefore, it is possible to narrow down the defective portion more narrowly.
図4は本発明の第4の実施形態に係るIDDQ検査方法を実施する半導体集積回路の構成を示す図であり、図3に示した第3の実施形態の構成に対して、論理ブロック121を論理ブロック123で置き換えた構成となっている。 FIG. 4 is a diagram showing the configuration of a semiconductor integrated circuit that implements the IDDQ inspection method according to the fourth embodiment of the present invention. The logic block 121 is different from the configuration of the third embodiment shown in FIG. The configuration is replaced with the logical block 123.
論理ブロック123はスキャンチェーンの途中以降のフリップフロップに供給されるスキャンチェーン入力を遮断することができるゲート124を備えている。デコード部141で生成される部分選択信号によりゲート124をゲート制御することで、ゲート124以降のスキャンチェーンに連なるフリップフロップの状態を保つことができる。 The logic block 123 includes a gate 124 that can cut off the scan chain input supplied to the flip-flops in the middle of the scan chain. By controlling the gate 124 using the partial selection signal generated by the decoding unit 141, the state of the flip-flop connected to the scan chain after the gate 124 can be maintained.
これにより、第1の実施形態と同様にしてIDDQ値に異常が発生する論理ブロックを特定した後に、その論理ブロックのスキャンチェーンの途中以前に連なる回路ブロックとスキャンチェーンの途中以降に連なる回路ブロックとを分離して診断することができるため、より狭く不良箇所を絞り込むことができる。 As a result, after specifying a logical block in which an abnormality occurs in the IDDQ value in the same manner as in the first embodiment, a circuit block that continues before the middle of the scan chain of the logical block and a circuit block that continues after the middle of the scan chain Therefore, it is possible to narrow down the defective portion more narrowly.
図5は本発明の第5の実施形態に係るIDDQ検査方法を実施する半導体集積回路の構成を示す図であり、図2に示した第2の実施形態の構成に対して、論理ブロック120を論理ブロック125で、ゲート部130をゲート部131で、デコード部140をデコード部141でそれぞれ置き換え、さらに擬似ランダムパターン発生器(PRPG)150を追加した構成となっている。デコード部141は第3の実施形態のデコード部141と同様の働きをする。 FIG. 5 is a diagram showing a configuration of a semiconductor integrated circuit that implements the IDDQ inspection method according to the fifth embodiment of the present invention. A logic block 120 is added to the configuration of the second embodiment shown in FIG. In the logic block 125, the gate unit 130 is replaced by the gate unit 131, the decoding unit 140 is replaced by the decoding unit 141, and a pseudo random pattern generator (PRPG) 150 is further added. The decoding unit 141 functions in the same manner as the decoding unit 141 of the third embodiment.
スキャンチェーンにはランダムデータがPRPG150から供給される。論理ブロック125は、全体を動作させるか、あるいはスキャンチェーンの途中以降のフリップフロップに連なる回路ブロックのみを動作させるかを選択することができるように、スキャンチェーンの途中からクロックを供給するOR回路126およびランダムデータを供給するOR回路127を備えている。
Random data is supplied from the
ゲート部131は、クロックジェネレータ110から出力されるクロックに対して論理ブロックを選択するためのゲート制御を行うとともに、そのクロックおよびPRPG150から供給されるランダムデータをスキャンチェーンの先頭から供給するか、あるいはスキャンチェーンの途中から供給するかを選択するために、デコード部141で生成される部分選択信号とその反転極性で制御される1組のゲートを論理ブロック毎に備えている。
The gate unit 131 performs gate control for selecting a logical block with respect to the clock output from the clock generator 110 and supplies the clock and random data supplied from the
すなわち、部分選択信号でゲート制御されたクロックおよびランダムデータは論理ブロックのスキャンチェーンの先頭から供給され、部分選択信号の反転極性でゲート制御されたクロックおよびランダムデータは論理ブロックのスキャンチェーンの途中からOR回路126およびOR回路127を介して供給される。 That is, the clock and random data gated with the partial selection signal are supplied from the beginning of the scan chain of the logical block, and the clock and random data gated with the reverse polarity of the partial selection signal are supplied from the middle of the scan chain of the logical block. It is supplied via the OR circuit 126 and the OR circuit 127.
これにより、第1の実施形態と同様にしてIDDQ値に異常が発生する論理ブロックを特定した後に、その論理ブロックのスキャンチェーンの途中以前に連なる回路ブロックと、スキャンチェーンの途中以降に連なる回路ブロックとを分離して診断することができるため、より狭く不良箇所を絞り込むことができる。 Thus, after specifying a logical block in which an abnormality occurs in the IDDQ value in the same manner as in the first embodiment, a circuit block that continues before the middle of the scan chain of the logical block and a circuit block that continues after the middle of the scan chain Can be diagnosed separately, so that the defective portion can be narrowed down more narrowly.
図6は本発明の第6の実施形態に係るIDDQ検査方法を実施する半導体集積回路の構成を示す図であり、図5に示した第5の実施形態の構成に対して、論理ブロック125を論理ブロック126で置き換えた構成となっている。 FIG. 6 is a diagram showing a configuration of a semiconductor integrated circuit that performs the IDDQ inspection method according to the sixth embodiment of the present invention. A logic block 125 is added to the configuration of the fifth embodiment shown in FIG. The configuration is replaced with the logic block 126.
論理ブロック126は、第5の実施形態における論理ブロック125の構成に対して、さらに第3の実施形態における論理ブロック121の機能を持たせるために、スキャンチェーンの途中以降のフリップフロップに供給されるクロックを停止することができるゲート122が追加された構成となっている。
The logic block 126 is supplied to the flip-flops in the middle of the scan chain in order to give the function of the logic block 121 in the third embodiment to the configuration of the logic block 125 in the fifth embodiment. A
そのためデコード部141では、クロックに対して論理ブロックを選択するためのゲート制御を行う信号とともに、第3の実施形態と同様にゲート122をゲート制御する部分選択信号と、第5の実施形態と同様にクロックおよびPRPG150から供給されるランダムデータをスキャンチェーンの先頭から供給するか、あるいはスキャンチェーンの途中から供給するかを選択する部分選択信号とが生成される。
Therefore, in the decoding unit 141, a signal for performing gate control for selecting a logical block with respect to the clock, a partial selection signal for performing gate control of the
これにより、第1の実施形態と同様にしてIDDQ値に異常が発生する論理ブロックを特定した後に、その論理ブロックにおけるスキャンチェーンのOR回路126挿入点以前に連なる回路ブロックと、スキャンチェーンのOR回路126挿入点以降でゲート122挿入点以前に連なる回路ブロックと、スキャンチェーンのゲート122挿入点以降に連なる回路ブロックとを分離して診断することができるため、一層狭く不良箇所を絞り込むことができる。
Thus, after specifying a logical block in which an abnormality occurs in the IDDQ value in the same manner as in the first embodiment, a circuit block connected before the insertion point of the OR circuit 126 of the scan chain in the logical block, and an OR circuit of the scan chain Since the circuit block connected after the 126 insertion point and before the
図7は本発明の第7の実施形態に係るIDDQ検査方法を実施する半導体集積回路の構成を示す図であり、図3に示した第3の実施形態の構成に対して、デコード部141をシリアル/パラレル変換回路160で置き換えた構成となっている。
FIG. 7 is a diagram showing the configuration of a semiconductor integrated circuit that performs the IDDQ inspection method according to the seventh embodiment of the present invention. The decoding unit 141 is added to the configuration of the third embodiment shown in FIG. The configuration is replaced with a serial /
ゲート制御信号端子190から入力されるゲート制御信号はシリアル信号であり、シリアル/パラレル変換回路160では、このシリアル信号をパラレル信号に変換することでデコード部141と同様の制御信号を生成する。
The gate control signal input from the gate
これにより、不良箇所を絞り込むための論理ブロックの選択および論理ブロックの部分選択を行うためのゲート制御信号を入力するゲート制御信号端子190を1端子に絞ることができ、外部端子を減らすことでコストダウンを図ることができる。
Thereby, the gate
図8は本発明の第8の実施形態に係るIDDQ検査方法を実施する半導体集積回路の構成を示す図であり、図3に示した第3の実施形態の構成に対して、デコード部141をカウンタ部170で置き換えた構成となっている。このカウンタ部170のカウント値によりデコード部141と同様の制御信号を生成して出力する。 FIG. 8 is a diagram showing the configuration of a semiconductor integrated circuit that performs the IDDQ inspection method according to the eighth embodiment of the present invention. The decoding unit 141 is added to the configuration of the third embodiment shown in FIG. The counter unit 170 is replaced. Based on the count value of the counter unit 170, a control signal similar to that of the decoding unit 141 is generated and output.
これにより、不良箇所を絞り込むための論理ブロックの選択および論理ブロックの部分選択を行うためのゲート制御信号を入力するゲート制御信号端子が不要となり、特定のテストモードにおいてIDDQ検査を自動的に行うようにすることができる。 This eliminates the need for a gate control signal terminal for inputting a gate control signal for selecting a logical block for narrowing down a defective portion and a partial selection of the logical block, and automatically performs IDDQ inspection in a specific test mode. Can be.
図9は本発明の第9の実施形態に係るIDDQ検査方法を実施する半導体集積回路の構成を示す図であり、図3に示した第3の実施形態の構成に対して、ゲート部130をゲート部132で置き換え、デコード部141を削除した構成となっている。 FIG. 9 is a diagram showing the configuration of a semiconductor integrated circuit that performs the IDDQ inspection method according to the ninth embodiment of the present invention. The gate portion 130 is different from the configuration of the third embodiment shown in FIG. The gate unit 132 is replaced, and the decoding unit 141 is deleted.
ゲート部130では、IDDQ検査を行う際のクロックとして、クロックジェネレータ110が生成するクロックの代わりに、外部クロック端子191からクロック信号を各論理ブロックに直接供給することができるようにしている。これにより、特定の論理ブロックに対して直接制御でIDDQ検査を行うことができる。
In the gate unit 130, a clock signal can be directly supplied from each
図10は本発明の第10の実施形態に係るIDDQ検査方法を実施する半導体集積回路の構成を示す図である。図10において、120は各種の論理ブロック、150は擬似ランダムパターン発生器(PRPG)、133はPRPG150が出力するランダムデータをゲートして各論理ブロックのスキャンチェーン入力に供給するゲート部、190はゲート部133にゲート制御信号を供給するゲート制御信号端子、180は論理ブロックからの出力データを論理圧縮する多入力シフトレジスタ(MISR)である。
FIG. 10 is a diagram showing a configuration of a semiconductor integrated circuit that performs the IDDQ inspection method according to the tenth embodiment of the present invention. In FIG. 10, 120 is various logic blocks, 150 is a pseudo random pattern generator (PRPG), 133 is a gate unit that gates random data output from the
PRPG150から出力されるランダムデータをゲート部133でゲート制御することにより、ゲート制御信号端子190から入力されるゲート制御信号に応じて特定の論理ブロック120へのスキャンデータの供給を停止することができ、そのスキャンチェーンに連なるフリップフロップの状態を保つことが可能である。図10においては、クロック系統は省略されている。
By controlling the random data output from the
半導体集積回路内の全論理ブロック120にスキャンデータが供給された状態でIDDQ値に異常が見られた場合は、ゲート制御信号により論理ブロック120へのスキャンデータの供給を選択的に停止させ、そのスキャンチェーンに挿入されているフリップフロップの状態を保った状態でIDDQ値を測定する。ここで正常値が測定できれば、スキャンデータの供給が停止されたスキャンチェーンに挿入されているフリップフロップの間に不良箇所が存在することになり、不良箇所を絞り込むことができる。 When an abnormality is observed in the IDDQ value in a state where the scan data is supplied to all the logic blocks 120 in the semiconductor integrated circuit, the supply of the scan data to the logic block 120 is selectively stopped by the gate control signal, The IDDQ value is measured while maintaining the state of the flip-flop inserted in the scan chain. If a normal value can be measured here, a defective portion exists between flip-flops inserted in a scan chain in which supply of scan data is stopped, and the defective portion can be narrowed down.
このように、ゲート制御信号端子190からゲート部133を制御することにより、特定の論理ブロックを個別に指定してスキャンデータを供給したり遮断したりすることが可能である。これにより、IDDQ値に異常が発生する論理ブロックを特定することができ、容易に不良箇所を絞り込むことができる。
In this way, by controlling the gate unit 133 from the gate
なお、本実施形態は、第1の実施形態におけるクロックに対するゲート制御に代えて、スキャンデータに対するゲート制御を行い、選択的に論理ブロックを動作させるようにしたものである。個々の説明は省略するが、この方法は第2の実施形態以降についても同様に適用することができることは明らかである。 In this embodiment, instead of the gate control for the clock in the first embodiment, the gate control for the scan data is performed to selectively operate the logic block. Although individual explanation is omitted, it is obvious that this method can be similarly applied to the second and subsequent embodiments.
本発明のIDDQ検査方法は、LSI全体を動作させてIDDQ値に異常が見られた場合に、論理ブロックあるいは論理ブロックをスキャンチェーンに沿って複数に分割した回路ブロックを選択的に動作させつつIDDQの測定を繰り返すことで、異常なIDDQ値が測定される回路部分を容易にかつ木目細かく特定することができるという効果を有し、スキャンチェーンを用いて内部の電位状態を設定して行うIDDQ検査において、不良箇所の絞り込みを容易にすることができるIDDQ検査方法等として有用である。 According to the IDDQ inspection method of the present invention, when an abnormality is seen in the IDDQ value when the entire LSI is operated, the IDDQ while selectively operating the logic block or the circuit block obtained by dividing the logic block along the scan chain. By repeating this measurement, it is possible to easily and finely specify a circuit portion where an abnormal IDDQ value is measured, and an IDDQ inspection performed by setting an internal potential state using a scan chain Is useful as an IDDQ inspection method that can easily narrow down defective portions.
110 クロックジェネレータ
120、121、123、125、128 論理ブロック
122、124 ゲート
126、127 OR回路
130、131 ゲート部
140、141 デコード部
150 擬似ランダムパターン発生器(PRPG)
160 シリアル/パラレル変換回路
170 カウンタ部
180 多入力シフトレジスタ(MISR)
190 ゲート制御信号端子
110 clock generator 120, 121, 123, 125, 128
160 Serial / Parallel Conversion Circuit 170
190 Gate control signal terminal
Claims (9)
回路部分に対するクロックの供給をゲート制御して選択的に回路部分を動作させることにより異常なIDDQが測定される回路部分を特定するステップを有し、
前記ゲート制御は外部からシリアル信号で与えられるゲート制御信号をLSI内部でパラレル信号に変換した信号によるIDDQ検査方法。 In an integrated circuit having a scan test function and composed of a plurality of logic blocks, an IDDQ inspection method for determining abnormality by setting various internal potential states using a scan chain and measuring a quiescent power supply current (IDDQ). And
Identifying a circuit portion where abnormal IDDQ is measured by gate- operating supply of a clock to the circuit portion and selectively operating the circuit portion ;
The gate control is an IDDQ inspection method using a signal obtained by converting a gate control signal given as an external serial signal into a parallel signal inside the LSI .
回路部分に対するスキャンデータの供給をゲート制御して選択的に回路部分を動作させることにより異常なIDDQが測定される回路部分を特定するステップを有し、Identifying a circuit portion where abnormal IDDQ is measured by gate-operating supply of scan data to the circuit portion and selectively operating the circuit portion;
前記ゲート制御は外部からシリアル信号で与えられるゲート制御信号をLSI内部でパラレル信号に変換した信号によるIDDQ検査方法。The gate control is an IDDQ inspection method using a signal obtained by converting a gate control signal given as an external serial signal into a parallel signal inside the LSI.
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