以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.集積回路装置の回路構成例
図1に本実施形態の集積回路装置(表示ドライバ)の回路構成の一例を示す。なお本実施形態の集積回路装置は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
表示パネルは、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネルは、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル(有機ELパネル等)であってもよい。
メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。
ロジック回路40(ドライバ用ロジック回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイ(G/A)などの自動配置配線により形成できる。
制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に対して、階調特性(γ特性)を調整するための階調調整データ(γ補正データ)を出力したり、電源回路90に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリ20から表示パネル側への画像データの読み出しを制御する。ホスト(MPU)インターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリ20にアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリ20に書き込むRGBインターフェースを実現する。なおホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。
データドライバ50は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ50は、メモリ20から画像データ(階調データ)を受け、階調電圧生成回路110から複数(例えば256段階)の階調電圧(基準電圧)を受ける。そして、これらの複数の階調電圧の中から、画像データに対応する電圧を選択して、データ信号(データ電圧)として表示パネルのデータ線に出力する。
走査ドライバ70は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号(イネーブル入出力信号)を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号(走査電圧)として表示パネルの各走査線に出力する。なお走査ドライバ70に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
電源回路90は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ50、走査ドライバ70、階調電圧生成回路110などに供給する。
階調電圧生成回路(γ補正回路)110は階調電圧を生成してデータドライバ50に供給する回路である。具体的には階調電圧生成回路110は、高電位側電源と低電位側電源の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定(制御)する階調電圧設定回路などを含むことができる。
2.細長の集積回路装置
図2に集積回路装置10の配置例を示す。図2では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図2では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。より具体的には、出力側I/F領域12は、回路ブロックCB1〜CBNのD2方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置10をIP(Intellectual Property)コアとして用いて他の集積回路装置に組み込む場合等には、出力側I/F領域、入力側I/F領域(第1、第2のI/O領域)12、14の少なくとも一方を設けない構成とすることもできる。
出力側(表示パネル側)I/F領域12は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含むことができる。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
入力側(ホスト側)I/F領域14は、ホスト(MPU、画像処理コントローラ、ベースバンドエンジン)とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用(入出力用)トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号(デジタル信号)を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含むことができる。
なお、短辺である辺SD1、SD3に沿った出力側I/F領域や入力側I/F領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、I/F(インターフェース)領域12、14に設けてもよいし、それ以外の領域(第1〜第Nの回路ブロックCB1〜CBN)に設けてもよい。I/F領域12、14以外の領域に設ける場合には、金バンプ以外の小型バンプ技術(樹脂をコアとするバンプ技術など)を用いることで実現される。
また第1〜第Nの回路ブロックCB1〜CBNは、少なくとも2つ(或いは3つ)の異なる回路ブロック(異なる機能を持つ回路ブロック)を含むことができる。集積回路装置10が表示ドライバである場合を例にとれば、回路ブロックCB1〜CBNは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも2つを含むことができる。更に具体的には回路ブロックCB1〜CBNは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合にはメモリのブロックを含むことができる。
図3(A)、図3(B)に集積回路装置10の平面レイアウトの詳細例を示す。図3(A)、図3(B)において、第1〜第Nの回路ブロックCB1〜CBNは、第1〜第4のメモリブロックMB1〜MB4(広義には第1〜第Iのメモリブロック。Iは2以上の整数)を含む。また第1〜第4のメモリブロックMB1〜MB4の各々に対して、D1方向に沿ってその各々が隣接して配置される第1〜第4のデータドライバブロックDB1〜DB4(広義には第1〜第Iのデータドライバブロック)を含む。具体的にはメモリブロックMB1とデータドライバブロックDB1がD1方向に沿って隣接して配置され、メモリブロックMB2とデータドライバブロックDB2がD1方向に沿って隣接して配置される。そしてデータドライバブロックDB1がデータ線を駆動するために用いる画像データ(表示データ)は、隣接するメモリブロックMB1が記憶し、データドライバブロックDB2がデータ線を駆動するために用いる画像データは、隣接するメモリブロックMB2が記憶する。
また図3(A)、図3(B)では、集積回路装置10の両端に走査ドライバブロックSB1、SB2が配置される。なお、これらの走査ドライバブロックSB1、SB2の一方のみを設けたり、SB1、SB2を設けない変形実施も可能である。
そして図3(A)では、階調電圧生成回路ブロックGBとロジック回路ブロックLBとの間にデータドライバブロックDB1〜DB4(メモリブロックMB1〜MB4)が配置される。また電源回路ブロックPB2(PB1)とデータドライバブロックDB1〜DB4(メモリブロックMB1〜MB4)との間に階調電圧生成回路ブロックGBが配置される。
一方、図3(B)では、細長の第1の電源回路ブロックPB1が、回路ブロックCB1〜CBN(データドライバブロックDB1〜DB4)と入力側I/F領域14(第2のインターフェース領域)との間に、D1方向に沿って配置される。この電源回路ブロックPB1は、D1方向を長辺とし、D2方向を短辺とし、D2方向での幅が極めて狭い回路ブロック(WB以下の幅の細長回路ブロック)である。電源回路ブロックPB1は、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタや、昇圧制御回路などを含むことができる。
また図3(A)、図3(B)において第2の電源回路ブロックPB2は、電源電圧を調整するための電源調整データが書き込まれる電源レジスタ部や、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータなどを含むことができる。
図3(B)では、階調電圧生成回路ブロックGBとロジック回路ブロックLBは隣接しておらず、GBとLBの間にデータドライバブロックDB1〜DB4(メモリブロックMB1〜MB4)が配置される。また電源回路ブロックPB2とロジック回路ブロックLBの間にデータドライバブロックDB1〜DB4(メモリブロックMB1〜MB4)が配置される。そして電源回路ブロックPB2とデータドライバブロックDB1〜DB4の間に階調電圧生成回路ブロックGBが配置される。なお階調電圧生成回路ブロックGBとロジック回路ブロックLBをD1方向に沿って隣接させる変形実施も可能である。
また図3(A)、図3(B)では、ヒューズブロック等の情報記憶ブロックISBが設けられる。そしてロジック回路ブロックLBは、データドライバブロックDB1〜DB4(メモリブロックMB1〜MB4)と情報記憶ブロックISBの間に配置される。別の言い方をすると、情報記憶ブロックISBは、ロジック回路ブロックLBに隣接して配置されており、例えばD1方向に沿って隣接配置される。なお、情報記憶ブロックISBを、ロジック回路ブロックLBのD3方向側に隣接配置する変形実施や、情報記憶ブロックISBとロジック回路ブロックLBを隣接配置しない変形実施も可能である。
また図3(B)では、情報記憶ブロックISBは、走査ドライバブロックSB2のD4方向側に配置される。具体的には情報記憶ブロックISBは、ロジック回路ブロックLBのD1方向側であり、走査ドライバブロックSB2のD4方向側の領域に配置される。
なお本実施形態の集積回路装置10のレイアウト配置は図3(A)、図3(B)に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を2、3或いは5以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。例えばメモリ非内蔵の場合にはメモリブロックを省略でき、表示パネルのガラス基板に走査ドライバを形成できる場合には、走査ドライバブロックを省略できる。またCSTN(Color Super Twisted Nematic)パネル、TFD(Thin Film Diode)パネル用では、階調電圧生成回路ブロックを省略できる。また回路ブロックCB1〜CBNと出力側I/F領域12や入力側I/F領域14の間に、D2方向での幅が極めて狭い回路ブロック(WB以下の細長回路ブロック)を設けてもよい。また回路ブロックCB1〜CBNが、異なる回路ブロックがD2方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を1つの回路ブロックとした構成としてもよい。
図4(A)に、集積回路装置10のD2方向に沿った断面図の例を示す。ここでW1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のD2方向での幅である。この幅W1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のトランジスタ形成領域(バルク領域、アクティブ領域)の幅(最大幅)であり、バンプの形成領域は含まない。またWは集積回路装置10のD2方向での幅である。この場合に、例えばW1+WB+W2≦W<W1+2×WB+W2の関係が成り立つ。或いは、W1+W2<WBが成り立つため、W<2×WBの関係が成り立つ。
図4(B)の配置手法では、D2方向での幅が広い2以上の複数の回路ブロックがD2方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがD2方向に沿って配置される。
例えば図4(B)においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはD2方向である。このため図4(B)では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをD2方向に沿って配置している。
ここで、図4(B)の配置手法には以下のような課題がある。
第1に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。
第2に、表示ドライバでは、表示パネルの種類(アモルファスTFT、低温ポリシリコンTFT)や画素数(QCIF、QVGA、VGA)や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図4(B)の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のD2方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。
これに対して図2〜図3(B)の配置手法では複数の回路ブロックCB1〜CBNがD1方向に沿って配置される。また図4(A)では、パッド(バンプ)の下にトランジスタ(回路素子)を配置できる(能動面バンプ)。また回路ブロック内の配線であるローカル配線よりも上層(パッドよりも下層)で形成されるグローバル配線により、回路ブロック間や、回路ブロックとI/F領域間等での信号線を形成できる。従って、集積回路装置10のD1方向での長さを維持したままで、D2方向での幅Wを狭くでき、スリムな細長チップを実現できる。
また図2〜図3(B)の配置手法では回路ブロックCB1〜CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、1水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また、例えば低温ポリシリコンTFTパネルのように走査ドライバを表示パネル側に形成できる場合等には、回路ブロックCB1〜CBNの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
また図2〜図3(B)の配置手法では、各回路ブロックCB1〜CBNのD2方向での幅(高さ)を、例えばデータドライバブロックやメモリブロックの幅(高さ)に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのD1方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば、階調電圧生成回路ブロックやロジック回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックやロジック回路ブロックのD1方向での長さを増減することで対応できる。
3.情報記憶ブロックの配置
本実施形態では図5(A)に示すように、集積回路装置が、第1〜第Nの回路ブロックCB1〜CBNと情報記憶ブロックISBを含む。また回路ブロックCB1〜CBNは、データドライバブロックDB1〜DBI(広義には少なくとも1つのデータドライバブロック)とロジック回路ブロックLBを含む。
ここでデータドライバブロックDB1〜DBIは、表示パネルのデータ線を駆動するための回路であり、ロジック回路ブロックLBは、これらのデータドライバブロックDB1〜DBIの制御を行う回路である。例えばロジック回路ブロックLBは、データドライバブロックDB1〜DBIを制御するための各種のドライバ用制御信号を生成して、データドライバブロックDB1〜DBIに出力する。
情報記憶ブロックISBには、集積回路装置の回路ブロック(例えばメモリ、データドライバ、走査ドライバ、電源回路、階調電圧生成回路又は発振回路等)の初期調整を行うための初期調整情報(初期設定情報、初期プログラミング情報)がプログラミングされて記憶される。例えば集積回路装置の回路ブロックで使用される各種素子(抵抗、キャパシタ、ヒューズ素子等)の初期調整情報や、回路ブロックで生成される電圧(基準電圧)や電流(基準電流)の初期調整情報や、回路ブロックの動作の初期調整情報が記憶される。
例えば集積回路装置の製造における検査工程において、集積回路装置の各種特性情報(不良セルの有無、発振周波数、基準電圧、ACタイミング)を測定する。次に、測定結果に基づいて初期調整情報を決定し、決定された初期調整情報を、情報記憶ブロックISBにプログラミングして記憶させる。すると集積回路装置は、情報記憶ブロックISBにプログラミングされた初期調整情報に基づいて動作するようになり、集積回路装置を最適な状態で動作させることが可能になる。
例えば検査工程において、集積回路装置のメモリブロックに不良セル(不良のメモリセル)が見つかった場合には、その不良セルのアドレスを、初期調整情報として情報記憶ブロックISBにプログラミングする。
また検査工程において、集積回路装置のクロックを生成するための発振回路の発振周波数を測定する。そして発振周波数を、仕様に準拠した最適な周波数に調整するための調整情報を、初期調整情報として情報記憶ブロックISBにプログラミングする。
また検査工程において、集積回路装置の基準電圧生成回路により生成される基準電圧(基準電流と同義)を測定する。そして基準電圧を、仕様に準拠した最適な電圧(電流)に調整するための調整情報を、初期調整情報として情報記憶ブロックISBにプログラミングする。
また検査工程において、集積回路装置の各種信号のACタイミングを測定する。そして信号のACタイミングを、仕様に準拠した最適なタイミングに調整するための調整情報を、初期調整情報として情報記憶ブロックISBにプログラミングする。
この情報記憶ブロックISBとしては例えばヒューズブロックを用いることができる。ヒューズブロックはヒューズ素子を含み、このヒューズ素子の切断又は非切断状態の設定により、初期調整情報のプログラミングが可能になる。なお情報記憶ブロックISBとして、例えばOTP(One Time PROM)などの不揮発性メモリを使用することも可能である。例えば集積回路装置の製造時において確定できる初期調整情報については、ヒューズブロックやOTPなどにより構成される情報記憶ブロックISBにプログラミングする。一方、集積回路装置の製造時においては確定することができず、集積回路装置を使用するメーカ等において調整する必要がある調整情報(例えばVCOM電圧)については、MTP(Multi Time PROM)などに記憶させてもよい。
本実施形態では図5(A)に示すように、ロジック回路ブロックLBは、データドライバブロックDB1〜DBIと情報記憶ブロックISBの間に配置される。具体的には例えばロジック回路ブロックLBのD3方向側にデータドライバブロックDB1〜DBI(メモリブロック)が配置され、ロジック回路ブロックLBのD1方向側に情報記憶ブロックISBが配置される。
例えば図5(A)においてロジック回路ブロックLBは、LBのD3方向側に配置されるデータドライバブロックDB1〜DBIに対して、DB1〜DBIを制御するためのドライバ用制御信号を出力する必要がある。また図5(A)に示すように回路ブロックCB1〜CBNをD1方向に沿って配置した場合には、隣接しない回路ブロック間を接続するための多数のグローバル線をD1方向に沿って配線する必要がある。従って、ロジック回路ブロックLBのD3方向側には多数の信号線(電源線)が配線されて、配線に余裕がない。
一方、情報記憶ブロックISBに記憶される初期調整情報は、ロジック回路ブロックLBにより主に使用される。このため、ロジック回路ブロックLBと情報記憶ブロックISBとの間にも多数の信号線が配線される。
従って、例えばロジック回路ブロックLBのD1方向側に情報記憶ブロックISBを配置せずに、LBのD3方向側に情報記憶ブロックISBを配置すると、ISB上に配線される信号線の本数が非常に多くなってしまう。即ち、データドライバブロックDB1〜DBIとロジック回路ブロックLBの間に情報記憶ブロックISBを配置すると、D1方向に沿って配線する必要があるグローバル線等の配線本数が増えてしまい、配線領域に余裕が無くなる。この結果、D1方向に沿って配線される信号線の本数の増加が原因となって配線効率が悪化し、集積回路装置のD2方向での幅Wが増えてしまうおそれがある。
この点、図5(A)の配置手法では、データドライバブロックDB1〜DBIと情報記憶ブロックISBの間にロジック回路ブロックLBが配置され、情報記憶ブロックISBはロジック回路ブロックLBのD1方向側に配置される。従って、ロジック回路ブロックLBのD3方向側に配線されるグローバル線等と、ロジック回路ブロックLBと情報記憶ブロックISBとの間の信号線とが重ならないようになる。このため、グローバル線等の配線領域に余裕ができ、配線効率を向上できる。この結果、集積回路装置のD2方向での幅Wを小さくすることが可能になり、スリムな細長チップの実現が可能になる。
またデータドライバブロックDB1〜DBIとロジック回路ブロックLBの間に情報記憶ブロックISBを配置すると、情報記憶ブロックISB上にグローバル線等を配線する必要が生じて、情報記憶ブロックISBへの初期調整情報のプログラミングが難しくなる事態も生じる。例えば情報記憶ブロックISBとしてヒューズブロックを採用した場合には、ヒューズ素子上には信号線を配線できないという問題がある。
この点、図5(A)の配置手法では、信号線が密集してない領域であるロジック回路ブロックLBのD1方向側の領域に、情報記憶ブロックISBが配置される。従って、情報記憶ブロックISB上にグローバル線等を配線しなくても済むようになる。従って、情報記憶ブロックISBとしてヒューズブロックを採用した場合においても、ヒューズ素子上への信号線の配線禁止という制約を容易に遵守できるようになる。
また図3(A)、図3(B)のようにD1方向に沿って回路ブロックCB1〜CBNの配置した場合には、データドライバブロックやメモリブロックの配置領域に余裕が無い。従って、データドライバブロックやメモリブロックの配置領域に情報記憶ブロックISBを配置すると、集積回路装置のD2方向での幅Wが増えてしまい、スリムな細長チップの実現が難しくなる。一方、情報記憶ブロックISBを、データドライバブロックやメモリブロックのD3方向側の領域(電源回路や階調電圧生成回路のブロックの領域)に配置すると、情報記憶ブロックISBとロジック回路ブロックLBとの間の信号線を、長い距離に亘ってD1方向に沿って配線しなければならなくなる。このため、D1方向に沿った信号線の配線効率が悪化し、集積回路装置のD2方向での幅Wが増えてしまう。
この点、図5(A)の配置手法によれば、情報記憶ブロックISBとロジック回路ブロックLBとの間の信号線の距離を短くできるため、配線効率を向上でき、スリムな細長チップの実現が可能になる。
なお図5(B)に示すように、情報記憶ブロックISBを、ロジック回路ブロックLBに隣接して配置してもよい。具体的には情報記憶ブロックISBとロジック回路ブロックLBをD1方向に沿って隣接配置する。
図5(B)の配置手法によれば、情報記憶ブロックISBとロジック回路ブロックLBとの間の信号線をショートパスで接続でき、信号線の長さを最小限に抑えることが可能になる。従って、これらの信号線の配線領域を原因とするチップ面積の増加を防止でき、集積回路装置の小面積化を図れる。
また情報記憶ブロックISBに、初期調整情報として不良セルのアドレスをプログラミングした場合には、不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行うための切替制御回路SCが必要になる。図5(A)の配置手法によれば、この切替制御回路SCは、自動配置・配線によりロジック回路ブロックLBに形成することが容易になる。即ち切替制御回路SCをロジック回路ブロックLBのゲートアレイの一部として形成できる。このようにすれば、切替制御回路SCを手動で配置・配線する必要が無くなり、設計やレイアウトを効率化できる。また、仕様の変化により不良セルのアドレスのビット数等が変化した場合にも、容易に対応できるようになる。
なお図5(B)では、ロジック回路ブロックLBのD1方向側に情報記憶ブロックISBを隣接配置しているが、ロジック回路ブロックLBのD3方向側に情報記憶ブロックISBを隣接配置してもよい。この場合には、ロジック回路ブロックLBと情報記憶ブロックISBの間の信号線(例えば不良アドレスDFAの信号線)を、グローバル線よりも下層のローカル線により配線できる。従って、配線領域を原因とするチップ面積の増加を最小限に抑えることが可能になる。
図6(A)に情報記憶ブロックISBの詳細なレイアウト例を示す。図6(A)では、回路ブロックCB1〜CBNが、表示パネルの走査線を駆動するための少なくとも1つの走査ドライバブロックSB2を含む。そしてD2方向の反対方向をD4方向とした場合に、情報記憶ブロックISBが走査ドライバブロックSB2のD4方向側に配置される。具体的には、ロジック回路ブロックLBのD1方向側であって、走査ドライバブロックSB2のD4方向側の領域に、情報記憶ブロックISBが配置される。
例えば図6(A)では、B1に示すように走査ドライバブロックSB2やロジック回路ブロックLBのD2方向側の空きスペースを利用して、走査ドライバ(ゲートドライバ)用パッドが配置される。従って、B1に示す走査ドライバ用パッド配置領域と走査ドライバブロックSB2との間には、表示パネルの走査線(ゲート線)の本数に応じた多数の信号線を配線する必要がある。従って走査ドライバブロックSB2のD2方向側の領域では、信号線の配線領域に余裕が無い。
また図6(A)のB2に示すように、ロジック回路ブロックLBには、入力側I/F領域14に配置されるパッドからの多数の信号線を配線して入力する必要がある。従って、ロジック回路ブロックLBのD4方向側の領域においても、信号線の配線領域に余裕が無い。
また図6(A)のB3に示すように、ロジック回路ブロックLBのD3方向側の領域においては、多数のグローバル線をD1方向に沿って配線する必要がある。従って、ロジック回路ブロックLBのD3方向側の領域においても、信号線の配線領域に余裕が無い。
そこで、図6(A)では、信号線の配線に余裕が無いB1、B2、B3に示す領域ではなく、走査ドライバブロックSB2のD4方向側の領域(ロジック回路ブロックLBのD1方向側の領域)に、情報記憶ブロックISBを配置している。これにより、信号線の配線に余裕がある領域に情報記憶ブロックISBを配置できる。従って、配線領域を原因とするチップ面積の増加を最小限に抑えることができる。また情報記憶ブロックISB上にグローバル線等を配線しなくても済むようになり、例えばISBとしてヒューズブロックを採用した場合においても、ヒューズ素子上への信号線の配線禁止という制約を容易に遵守できる。
図6(B)に情報記憶ブロックISBの更に詳細なレイアウト例を示す。図6(B)では、集積回路装置が、クロックを生成するための発振回路ブロックOSCを含む。また情報記憶ブロックISBには、発振回路ブロックOSCの発振周波数の調整情報が初期調整情報としてプログラミングされて記憶される。そして走査ドライバブロックSB2と情報記憶ブロックISBの間に、発振回路ブロックOSCが配置される。
例えば図7に発振回路ブロックOSCの回路構成を示す。この発振回路ブロックOSCは、NAND回路NAC1、インバータ回路INVC1、INVC2、可変抵抗RC1、キャパシタCC1を含み、発振ループを構成している。そしてNAND回路NAC1に入力されるイネーブル信号ENBをHレベルにすることで、発振が開始する。
図7では、例えば可変抵抗RC1の抵抗値を調整することで発振周波数が変化する。この場合に、最適な発振周波数を得るための調整情報が、情報記憶ブロックISBにプログラミングされて記憶される。これにより、製造プロセスの変動による発振周波数のバラツキを最小限に抑えることができる。
そして図6(B)のように発振回路ブロックOSCを配置すれば、発振回路ブロックOSCと情報記憶ブロックISBとの間の調整情報の信号線をショートパスで接続できる。従って、これらの信号線の配線領域を原因とするチップ面積の増加を防止できる。また発振回路ブロックOSCで生成されたクロックを、ショートパスでロジック回路ブロックLBに供給でき、レイアウト効率を向上できる。
また図6(B)では、情報記憶ブロックISBには、第1〜第3の初期調整情報(広義には第1〜第mの初期調整情報。mは2以上の整数)がプログラミングされて記憶される第1〜第3の記憶ブロックISB1〜ISB3(広義には第1〜第mの記憶ブロック)が配置される。
ここで、第1の記憶ブロックISB1には、メモリブロックの不良セルのアドレスDFAが初期調整情報としてプログラミングされて記憶される。第2の記憶ブロックISB2には、発振回路ブロックOSCの発振周波数の調整情報が初期調整情報としてプログラミングされて記憶される。第3の記憶ブロックISB3には、基準電圧生成回路により生成される基準電圧(VREF)の調整情報が初期調整情報としてプログラミングされて記憶される。図6(B)では、このような少なくとも2つの記憶ブロックISB1〜ISB3が情報記憶ブロックISBに配置される。
このように複数の記憶ブロックISB1〜ISB3を一箇所にまとめて配置すれば、初期調整情報のプログラミング工程におけるプログラミングが容易化される。これによりプログラミング工程の時間を短縮化でき、集積回路装置の低コスト化を図れる。情報記憶ブロックISBがヒューズブロックである場合を例にとれば、複数のヒューズ素子の記憶ブロックが集積回路装置上の別の場所に分散して配置されると、検査装置によるヒューズ素子の場所の特定が難しくなるという問題がある。図6(B)の配置手法によれば、このような問題を解消できる。例えば、レーザでヒューズ素子を切断する方式の場合には、図15(B)の配置手法によれば、ヒューズ素子の切断のためにチップ内をレーザ装置が移動(スキャン)しなければならない距離を短くできるため、ヒューズ素子の切断に要する時間を短縮することができる。
なお図8に電源回路(電源回路ブロック)の構成例を示す。この電源回路は、1次〜4次昇圧回路31〜34(広義には1次〜K次昇圧回路。Kは2以上の整数)、レギュレータ35、VCOM生成回路36、制御回路37、基準電圧生成回路41を含む。ここで1次〜4次昇圧回路31〜34(広義には1次〜K次昇圧回路)は、各々、1次〜4次昇圧トランジスタ(広義には1次〜K次昇圧トランジスタ)と1次〜4次昇圧制御回路CT1〜CT4(広義には1次〜K次昇圧制御回路)を含み、1次〜4次の昇圧動作を行う。1次〜4次昇圧制御回路CT1〜CT4は1次〜4次昇圧回路31〜34の制御を行う回路であり、1次〜4次昇圧トランジスタに昇圧クロックを供給する。VCOM生成回路36は、表示パネルの対向電極に供給するVCOM電圧を生成して出力する。制御回路37は電源回路の制御を行う。
制御回路37は、電源レジスタ部38(インデックスレジスタ)、アドレスデコーダ39を含む。電源レジスタ部38は複数のレジスタを有する。そしてロジック回路(ロジック回路ブロック)からのアドレス信号のレジスタアドレスで指定されるレジスタに対して、ロジック回路からのデータ信号で設定される電源調整データが書き込まれる。アドレスデコーダ39は、ロジック回路からのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力する。
基準電圧生成回路41は、ロジック回路や階調電圧生成回路の電源電圧を生成するための基準電圧(基準電流)を生成する。この場合に最適な基準電圧を得るための調整情報が、情報記憶ブロックISBにプログラミングされて記憶される。これにより、製造プロセスの変動による基準電圧のバラツキを最小限に抑えることが可能になる。
4.冗長セルへの切替制御
4.1 不良セルのローアドレスの記憶
図9に本実施形態の集積回路装置(表示ドライバ)の回路構成例を示す。本実施形態の集積回路装置は、データドライバブロックDB、メモリブロックMB、切替制御回路SC、情報記憶ブロックISBを含む。なお本実施形態の集積回路装置は図9の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
データドライバブロックDBは、LCD(液晶表示ディスプレイ)などの表示パネルのデータ線を駆動するための回路である。メモリブロックMBは、データドライバブロックDBに供給される画像データを記憶する。なお図9ではデータドライバブロックDB、メモリブロックMBの個数は1つとなっているが、複数のデータドライバブロックDB、メモリブロックMBを設けてもよい。
メモリブロックMBのメモリセルアレイMAには、複数のメモリセルアレイと、不良セルDFMをリペアするための冗長セル(冗長メモリセル。冗長ビット)が設けられる。例えば図9では、ワード線WLM(第Mのワード線。Mは自然数)に不良セルDFMが存在している。即ちワード線WLMに接続されるメモリセルが不良セルとなっている。また図9では、ワード線WLJ(第Jのワード線。Jは自然数)に冗長セルが設けられている。即ちワード線WLJに接続されるメモリセルが冗長セルとなっている。そして製造工程の不具合などにより図9のような不良セルDFMが発生した場合に、スペアの冗長セルにより不良セルDFMを置き換えることで、歩留まりの向上を図れる。
情報記憶ブロックISBには、メモリブロックMBの不良セルDFMのアドレスが不良アドレスDFAとしてプログラミングされて記憶される。即ち集積回路装置の製造時に、テスタにより不良セルが検出されると、不良アドレスDFAがテスタ等の記憶装置に記憶される。そして記憶された不良アドレスDFAが、情報記憶ブロックISBにプログラミングされて記憶される。
この情報記憶ブロックISBとしては、例えばヒューズブロックを使用できる。このヒューズブロックには複数のヒューズ素子が設けられる。そしてこれらのヒューズ素子の切断状態又は非切断状態によって、不良アドレスDFAがプログラミングされる。即ち集積回路装置の製造時の検査において得られた不良アドレスDFAに基づいて、ヒューズ素子の切断又は非切断を行うことで、不良アドレスDFAがプログラミングされる。このヒューズ素子としては、例えばレーザや高電圧印加により切断(溶断)される素子を採用できる。なお情報記憶ブロックISBは、集積回路装置の回路ブロックの初期調整を行うための初期調整情報がプログラミングされて記憶されるものであればよく、ヒューズブロック以外の記憶ブロックを採用することもできる。
切替制御回路SCは、不良セルDFMへのアクセス(不良セルのワード線へのアクセス)を冗長セルへのアクセス(冗長セルのワード線へのアクセス)に切り替えるための制御を行う。具体的には切替制御回路SCは、不良セルDFMへのアクセスを冗長セルへのアクセスに切り替えるための切替信号JXを、メモリブロックMB(ローアドレスデコーダ)に出力する。そしてメモリブロックMBは、例えば不良セルDFMのワード線WLMを選択するアクセスが行われ、切替信号JXがアクティブになると、このアクセスを、冗長セルのワード線WLJを選択するアクセスに置き換える。このようにすることで、不良セルDFMではなく、冗長セルが選択されるようになり、歩留まりの向上を図れる。
本実施形態では、情報記憶ブロックISBには、不良セルのローアドレス(広義には第1のアドレス)とカラムアドレス(広義には第2のアドレス)のうちローアドレス(第1のアドレス)が、不良アドレスDFAとしてプログラミングされて記憶される。即ち不良セルのアドレスの全てを記憶するのではなく、アドレスの一部であるローアドレス(不良セルのワード線を選択するためのアドレス)だけを記憶する。
そして切替制御回路SCは、情報記憶ブロックISBに記憶された不良アドレスDFAを受ける。そしてLCDアクセス(広義には表示パネルアクセス)時には、LCDアクセスのLCDローアドレスRALと、情報記憶ブロックISBに記憶される不良アドレスDFAとを比較する。そして例えばLCDローアドレスRALが不良アドレスDFAと一致するか否かを検出する。
一方、MPUアクセス(広義にはホストアクセス)時には、MPUアクセスのMPUローアドレスRAC(第1のアドレス)とMPUカラムアドレスCAC(第2のアドレス)のうちローアドレスRAC(第1のアドレス)と、情報記憶ブロックISBに記憶される不良アドレスDFAとを比較する。そして例えばMPUローアドレスRACが不良アドレスDFAと一致するか否かを検出する。そして切替制御回路SCは、この比較結果(一致検出の結果)に応じて、不良セルDFMへのアクセスを冗長セルへのアクセスに切り替える制御を行う。例えばLCDローアドレスRALやMPUローアドレスRACと不良アドレスDFAが一致した場合に、切替信号JXをアクティブにする。
なおLCDアクセス(LCDリード)は、LCDなどの表示パネルの表示動作のためのアクセスである。即ち、メモリブロックMBに記憶される画像データを読み出してデータドライバブロックDBに供給し、データドライバブロックDBのデータ線駆動により表示パネルに画像を表示するためのアクセスである。
一方、MPUアクセス(ホストアクセス)は、MPU(CPU、アプリケーションプロセッサ、ベースバンドエンジン)などのホストからのメモリブロックMBへのアクセスである。このMPUアクセスとしては、表示パネルに表示される画像のデータをメモリブロックMBに書き込むアクセスや、メモリブロックMBに書き込まれている画像データをMPU側に読み出すアクセスなどがある。
次に図10(A)、図10(B)を用いて本実施形態の動作を説明する。図10(A)のLCDアクセス時には、切替制御回路SCは、情報記憶ブロックISBからの不良アドレスDFAと、LCDローアドレスRALを比較する。そして不良アドレスDFAとLCDローアドレスRALとが一致した場合に、切替信号JXをアクティブ(アサート)にする。
このLCDアクセス時には、メモリブロックMBにはLCDローアドレスRALが入力される。そしてメモリブロックMBでは、LCDローアドレスRALに対応するワード線が順次選択され、選択されたワード線に対応するメモリセルから、画像データが順次読み出される。読み出された画像データは、データドライバブロックDBに入力される。そしてデータドライバブロックDBは、メモリブロックMBから入力された画像データのD/A変換を行い、D/A変換により得られたデータ電圧(階調電圧)をデータ線に出力することで、表示パネルのデータ線を駆動する。
この時、切替制御回路SCからの切替信号JXがアクティブになると、メモリブロックMBは、不良セルDFMの代わりに冗長セルからの画像データを読み出す。具体的には不良セルDFMのワード線WLM(第Mのワード線)を選択する代わりに、冗長セルのワード線WLJ(第Jのワード線)を選択して、冗長セルに記憶される画像データを読み出す。即ちメモリブロックMB(ローアドレスデコーダ)は、切替信号JXが非アクティブである場合には、LCDローアドレスRALに対応した通常のワード線を選択する。一方、切替信号JXがアクティブになると、LCDローアドレスRALに対応したワード線WLMの代わりに、冗長セルのワード線WLJを選択する。
図10(B)のMPUアクセス時には、切替制御回路SCは、情報記憶ブロックISBからの不良アドレスDFAと、MPUローアドレスRACを比較する。そして不良アドレスDFAとMPUローアドレスRACとが一致した場合に、切替信号JXをアクティブにする。
このMPUアクセス時には、メモリブロックMBにはMPUローアドレスRACとMPUカラムアドレスCACが入力される。そしてメモリブロックMBでは、MPUローアドレスRACに対応するワード線と、MPUカラムアドレスCACに対応するビット線が選択される。そして選択されたワード線及びビット線に対応するメモリセルに対して、MPU側(ロジック回路)からの画像データが書き込まれる。或いは選択されたワード線及びビット線に対応するメモリセルに記憶される画像データが、MPU側(ロジック回路)に読み出される。
この時、切替制御回路SCからの切替信号JXがアクティブになると、メモリブロックMBでは、不良セルDFMの代わりに、冗長セルへの画像データの書き込みや冗長セルからの画像データの読み出しが行われる。具体的には不良セルDFMのワード線WLMを選択する代わりに、冗長セルのワード線WLJを選択して、冗長セルへの画像データの書き込みや読み出しが行われる。即ちメモリブロックMBは、切替信号JXが非アクティブである場合には、MPUローアドレスRACに対応した通常のワード線を選択すると共に、MPUカラムアドレスCACに対応したビット線を選択する。一方、切替信号JXがアクティブになると、MPUローアドレスRACに対応したワード線の代わりに、冗長セルのワード線WLJを選択し、選択されたワード線WLJ及びビット線に対応する冗長セルについての画像データの書き込みや画像データの読み出しを行う。
以上の本実施形態によれば、情報記憶ブロックISBには、不良セルDFMのローアドレスだけが記憶され、カラムアドレスについては記憶しなくても済む。別の言い方をすれば、情報記憶ブロックISBには、LCDアクセスとMPUアクセスの両方に共通に使用されるアドレス(第1のアドレス)が記憶され、LCDアクセスとMPUアクセスに共通に使用されないアドレス(第2のアドレス)については記憶されない。従って、情報記憶ブロックISBの記憶情報量が少なくなるため、情報記憶ブロックISBを小規模化できる。また切替制御回路SCは、ローアドレスの比較処理だけを行い、カラムアドレスの比較処理は行わなくても済むため、切替制御回路SCの小規模化も図れる。
また情報記憶ブロックISBには、ローアドレスだけをプログラミングすればよく、カラムアドレスについてはプログラミングしなくても済む。従って、集積回路装置の製造時におけるプログラミング工程の時間を短縮化でき、集積回路装置の低コスト化を図れる。例えば情報記憶ブロックISBがヒューズブロックである場合には、切断すべきヒューズ素子の数が減るため、ヒューズの切断工程の時間を短縮化でき、集積回路装置の製造コストを低減できる。
特に本実施形態は、LCDアクセス時とMPUアクセス時に共通に使用されるアドレスがローアドレスであることに着目し、このローアドレスの記憶及び比較を行って、不良セルから冗長セルへの切替を実現したところに特徴がある。即ち表示パネルの表示動作が行われるLCDアクセス時には、カラムアドレスの指定は不要となる。一方、MPUアクセス時には、ローアドレスとカラムアドレスの両方が使用される。そこで本実施形態では、LCDアクセスとMPUアクセスの両方に共通に使用されるローアドレスについてだけの記憶及び比較を行うことで、集積回路装置の大規模化やプログラミング工程の長時間化を最小限に抑えながら、歩留まりの向上を実現している。
4.2 メモリブロック
図11にメモリブロックMBの構成例を示す。メモリブロックMBは、メモリセルアレイMAと、ローアドレスデコーダRDとカラムアドレスデコーダCDを含む。更にセンスアンプブロックSABやライト/リード回路WRCや制御回路CCを含むことができる。
メモリセルアレイMAには、複数のメモリセルがマトリクス配置される。また、少なくとも1本のワード線分の冗長セルが配置される。
ローアドレスデコーダRD(MPU/LCDローアドレスデコーダ)は、ローアドレスをデコードして、メモリセルアレイMAのワード線WLの選択を行う。具体的には、LCDアクセス時(データドライバ出力時)には、ローアドレスデコーダRDにはLCDローアドレスRALが入力される。そしてローアドレスデコーダRDは、入力されたLCDローアドレスRALをデコードして、ワード線を選択する。一方、MPU、CPU、画像処理コントローラ等のホストによるアクセスであるMPUアクセス時には、ローアドレスデコーダRDにはMPUローアドレスRACが入力される。そしてローアドレスデコーダRDは、入力されたMPUローアドレスRACをデコードして、ワード線を選択する。
カラムアドレスデコーダCD(MPUカラムアドレスデコーダ)は、カラムアドレスをデコードして、メモリセルアレイのビット線BLの選択を行う。具体的には、MPUアクセス時に、MPUカラムドレスCACをデコードして、ビット線を選択する。
センスアンプブロックSABはLCDアクセス時(データドライバブロック出力時)に、メモリセルアレイMAから読み出された画像データの信号の増幅を行い、画像データをデータドライバブロックに出力する。
ライト/リード回路WRC(MPUライト/リード回路)は、MPUアクセス時に、メモリセルアレイMAのメモリセルのうち、ビット線が選択されたメモリセル(アクセス対象となるメモリセル)に画像データを書き込んだり、画像データを読み出す制御を行う。このライト/リード回路WRCは、画像データの読み出しのためのセンスアンプを含むことができる。制御回路CCはメモリブロックMB内の各回路ブロックの制御を行う。
そして前述のように図9の切替制御回路SCは、不良セルDFMへのアクセスを冗長セルへのアクセスに切り替えるための切替信号JX(JXL、JXC)を、図11のローアドレスデコーダRDに出力する。ローアドレスデコーダRDは、LCDアクセス時又はMPUアクセス時において切替制御回路SCからの切替信号JXがアクティブである場合に、不良セルDFMのワード線WLMの代わりに、冗長セルのワード線WLJを選択する。
図12(A)、図12(B)に、LCDアクセス時、MPUアクセス時における信号波形例を示す。図12(A)のLCDアクセス時には、LCDローアドレスRALをセットした後、LCDリード信号である信号RLINEをLレベルからHレベルに立ち上げる。これにより、LCDのリード動作が行われて、例えば1ライン分(1ワード線分)の画像データRDLがメモリセルアレイMAから読み出されて、データドライバブロックに出力される。
図12(B)のMPUアクセスの書き込み時には、書き込みデータWD、バンク信号BANK、MPUカラムアドレスCAC及びMPUローアドレスRACをセットし、リード/ライト切替信号RXWをLレベルに保つ。そしてこの状態で、MPUイネーブル信号CENを、LレベルからHレベルに立ち上げることで、画像データWD(例えば24ビットのデータ)が、メモリセルアレイMAに書き込まれる。一方、MPUアクセスの読み出し時には、リード/ライト切替信号RXWをHレベルに保って、書き込み時と同様の動作を行うことで、画像データRDがメモリセルアレイMAから読み出される。
4.3 メモリのブロック分割
図13では、表示ドライバのメモリが、複数のメモリブロックMB1、MB2、MB3、MB4(広義には第1〜第Iのメモリブロック。Iは2以上の整数)にブロック分割されている。これらのメモリブロックMB1、MB2、MB3、MB4の各々には、複数のメモリセルと、不良セルをリペアするための冗長セルとが設けられる。
メモリブロックMB1〜MB4は、ローアドレスデコーダRD1〜RD4(広義には第1〜第Iのローアドレスデコーダ)を含む。また、カラムアドレスデコーダCD1〜CD4とメモリセルアレイMA1〜MA4(広義には第1〜第Iのメモリセルアレイ)を含む。これらのメモリセルアレイMA1〜MA4の各々には、複数のメモリセルと、少なくとも1ワード線分の冗長セルとが設けられる。
そして図13では、メモリブロックMB1〜MB4(第1〜第Iのメモリブロック)のうちのメモリブロックMB2(広義には第Kのメモリブロック。1≦K≦I)に不良セルDFMが存在している。この不良セルDFMの不良アドレス(ローアドレス)が、図9の情報記憶ブロックISBにプログラミングされる。
そして図13では、LCDアクセス時(LCDリード時)に、不良セルDFMが存在するメモリブロックMB2のローアドレスデコーダRD2(広義には第Kのローアドレスデコーダ)のみならず、RD2以外のローアドレスデコーダRD1、RD3、RD4も、冗長セルのワード線WLJの選択を行っている。即ち不良アドレスに対応するLCDローアドレスRALが入力され、切替信号JXがアクティブになると、ローアドレスデコーダRD2のみならず、他のローアドレスデコーダRD1、RD3、RD4も、冗長セルのワード線WLJを選択する。
このようにすれば、不良セルから冗長セルへの切替時に、ブロック分割された全てのメモリブロックMB1〜MB4において、冗長セルのワード線WLJが選択されるようになり、冗長セルへの切替処理におけるワード線の選択制御を簡素化できる。
図14(A)、図14(B)は、メモリブロックMB1〜MB4のMPUアクセス時の動作を説明するための図である。メモリブロックMB1〜MB4のローアドレスデコーダRD1〜RD4には、メモリブロックの選択を行うためのバンク信号BANK1、BANK2、BANK3、BANK4(広義には第1〜第Iのバンク信号。BANK3、BANK4は図示を省略)が入力される。
図14(A)では、ホストアクセス時に、バンク信号BANK1(広義には第Lのバンク信号。1≦L≦I)がアクティブになり、メモリブロックMB1(広義には第Lのメモリブロック)が選択されている。この場合には、ローアドレスデコーダRD1(第Lのローアドレスデコーダ)が、冗長セルのワード線WLJの選択を行う。即ち不良アドレスに対応するMPUローアドレスRACが入力され、切替信号JXがアクティブになると、ローアドレスデコーダRD1は、冗長セルのワード線WLJを選択する。またカラムアドレスデコーダCD1は、MPUカラムアドレスCACに対応するビット線BLを選択する。
一方、この時、ローアドレスデコーダRD1以外のローアドレスデコーダRD2、RD3、RD4は、メモリセル及び冗長セルのいずれのワード線についての選択も行わない。即ち図13のLCDアクセス時には、全てのローアドレスデコーダRD1〜RD4がワード線WLJの選択を行っていたが、図14(A)では、バンク信号BANK1がアクティブとなって選択されたメモリブロックMB1のローアドレスデコーダRD1だけが、ワード線の選択を行う。
図14(B)では、ホストアクセス時に、バンク信号BANK2(第Lのバンク信号)がアクティブになり、メモリブロックMB2(第Lのメモリブロック)が選択されている。この場合には、ローアドレスデコーダRD2(第Lのローアドレスデコーダ)が、冗長セルのワード線WLJの選択を行う。即ち不良アドレスに対応するMPUローアドレスRACが入力され、切替信号JXがアクティブになると、ローアドレスデコーダRD2は、冗長セルのワード線WLJを選択する。またカラムアドレスデコーダCD2は、MPUカラムアドレスCACに対応するビット線BLを選択する。
一方、この時、ローアドレスデコーダRD2以外のローアドレスデコーダRD1、RD3、RD4は、メモリセル及び冗長セルのいずれのワード線についての選択も行わない。即ち図14(B)でも、図14(A)と同様に、バンク信号BANK2がアクティブとなって選択されたメモリブロックMB2のローアドレスデコーダRD2だけが、ワード線の選択を行う。
図14(A)、図14(B)の手法によれば、メモリブロックMB2のワード線WLMに不良セルDFMが存在する場合に、全てのメモリブロックMB1〜MB4において、ワード線WLMのメモリセルに書き込まれるべき画像データを、ワード線WLJの冗長セルに正しく書き込むことが可能になる。即ち図14(A)のメモリブロックMB1の選択時において、メモリブロックMB2においてもワード線WLJの冗長セルに画像データを書き込んでしまうと、図13の手法による読み出し時に、正しくない画像データが書き込まれてしまう。
そしてMPUアクセス時に図14(A)、図14(B)の手法で書き込みを行えば、LCDアクセス時に図13に示す手法でワード線の選択を行った場合にも、正しい画像データをメモリブロックMB1〜MB4から読み出してデータドライバブロックに出力できる。従って、冗長セルへの切替処理におけるワード線の選択制御を簡素化できる。
4.4 情報記憶ブロック、切替制御回路
図15、図16に情報記憶ブロックISB、切替制御回路SCの構成例を示す。なお情報記憶ブロックISB、切替制御回路SCは図15、図16の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図15の切替制御回路SCは、第1の一致検出回路DET1と第2の一致検出回路DET2を含む。ここで一致検出回路DET1は、LCDローアドレスRALと、情報記憶ブロックISBからの不良アドレスDFAを受ける。そしてLCDローアドレスRALと不良アドレスDFAとの一致検出を行い、一致した場合に第1の切替信号JXLをアクティブにする。
また一致検出回路DET2は、MPUローアドレスRACと、情報記憶ブロックISBからの不良アドレスDFAを受ける。そして、MPUローアドレスRACと不良アドレスDFAとの一致検出を行い、一致した場合に第2の切替信号JXCをアクティブにする。
なお図15では、LCDローアドレスRAL、MPUローアドレスRAC、不良アドレスDFAは9ビットになっているが、これらのアドレスのビット数は任意である。
また図15では、情報記憶ブロックISBには、冗長セル(冗長セルの切替制御)を使用するか否かを指示する使用指示情報がプログラミングされて記憶される。そして一致検出回路DET1は、情報記憶ブロックISBに記憶される使用指示情報に対応した指示信号UDを受け、指示信号UDが冗長セルの使用を指示していなかった場合には、切替信号JXLを非アクティブにする。即ちLCDローアドレスRALと不良アドレスDFAが一致したか否かに依らず、切替信号JXLを非アクティブのレベルに固定する。
また一致検出回路DET2は、情報記憶ブロックISBから指示信号UDを受け、指示信号UDが冗長セルの使用を指示していなかった場合には、切替信号JXCを非アクティブにする。即ちMPUローアドレスRACと不良アドレスDFAが一致したか否かに依らず、切替信号JXCを非アクティブのレベルに固定する。
このような指示信号UDを用いれば、冗長セルへの切替制御を行うか否かについても、例えば集積回路装置の製造時に情報記憶ブロックISBにプログラミングすることが可能になり、利便性を向上できる。
図16は、情報記憶ブロックISB、切替制御回路SCの詳細な構成例である。情報記憶ブロックISBは、不良アドレスDFA0〜DFA8の生成用のヒューズ素子FH0〜FH8、FL0〜FL8を含む。また指示信号UDの生成用のヒューズ素子FUや高抵抗値の抵抗RUを含む。なお情報記憶ブロックISBは、これらのヒューズ素子以外にもダイオードなどの保護素子を含むことができる。
ヒューズ素子FUが切断(溶断)されると、指示信号UDのノードNVが、VDDレベルであるHレベルに設定される。これにより一致検出回路DET1、DET2の動作や冗長セルへの切替処理がイネーブルに設定される。一方、ヒューズ素子FUが切断されないと、指示信号UDのノードNVが、VSSレベルであるLレベルに設定される。これにより一致検出回路DET1、DET2の動作や冗長セルへの切替処理がディスエーブルに設定される。例えば指示信号UDがLレベルになると、一致検出回路DET1、DET2のAND回路ANA2、ANA4の出力である切替信号JXL、JXCが、一致検出の結果に依らずにLレベルに固定され、非アクティブに設定される。
ノードNVがHレベルに設定された状態でヒューズ素子FH0〜FH8、FL0〜FL8の切断、非切断を行うことで、不良アドレスDFA0〜DFA8の信号レベルが設定されて、不良アドレスのプログラミングが行われる。例えばヒューズ素子FH0〜FH8を切断すると、不良アドレスDFA0〜DFA8はLレベルに設定される。一方、ヒューズ素子FL0〜FL8を切断すると、不良アドレスDFA0〜DFA8はHレベルに設定される。
一致検出回路DET1は、トランスファーゲート(広義にはスイッチング素子)T0A〜T8A、T0B〜T8BやAND回路ANA1、ANA2を含む。トランスファーゲートT0A〜T8Aは、不良アドレスDFA0〜DFA8の信号がHレベルである場合にオンになる。一方、トランスファーゲートT0B〜T8Bは、不良アドレスDFA0〜DFA8の信号がLレベルである場合にオンになる。そしてトランスファーゲートT0A〜T8AのソースにはLCDローアドレスRAL0〜RAL8の信号が入力され、トランスファーゲートT0B〜T8Bのソースには、LCDローアドレスRAL0〜RAL8の反転信号が入力される。
またトランスファーゲートT0A、T0BのドレインはノードNAB0に共通接続され、トランスファーゲートT1A、T1BのドレインはノードNAB1に共通接続され・・・・トランスファーゲートT8A、T8BのドレインはノードNAB8に共通接続される。そしてノードNAB0〜NAB8はAND回路ANA1の入力に接続され、ANA1の出力はAND回路ANA2の入力に接続され、ANA2はLCDアクセス用の切替信号JXLを出力する。
一致検出回路DET2は、トランスファーゲートT0C〜T8C、T0D〜T8DやAND回路ANA3、ANA4を含む。トランスファーゲートT0C〜T8Cは、不良アドレスDFA0〜DFA8の信号がHレベルである場合にオンになる。一方、トランスファーゲートT0B〜T8Bは、不良アドレスDFA0〜DFA8の信号がLレベルである場合にオンになる。そしてトランスファーゲートT0C〜T8CのソースにはMPUローアドレスRAC0〜RAC8の信号が入力され、トランスファーゲートT0D〜T8Dのソースには、MPUローアドレスRAC0〜RAC8の反転信号が入力される。トランスファーゲートT0C、T0DのドレインはノードNCD0に共通接続され、トランスファーゲートT1C、T1DのドレインはノードNCD1に共通接続され・・・・トランスファーゲートT8C、T8DのドレインはノードNCD8に共通接続される。そしてノードNCD0〜NCD8はAND回路ANA3の入力に接続され、ANA3の出力はAND回路ANA4の入力に接続され、ANA4はMPUアクセス用の切替信号JXCを出力する。
例えば情報記憶ブロックISBにプログラミングされた不良アドレスDFA0〜DFA8が(101111110)=(HLHHHHHHL)であったとする。これはヒューズ素子FL0、FH1、FL2〜FL7、FH8を切断することで実現される。
このように不良アドレスがDFA0〜DFA8=(HLHHHHHHL)である場合には、一致検出回路DET1ではトランスファーゲートT0A、T1B、T2A〜T7A、T8Bがオンになる。従って、LCDローアドレスがRAL0〜RAL8=(HLHHHHHHL)であり、不良アドレスDFA0〜DFA8と一致すると、ノードNAB0〜NAB8がHレベルになる。これによりAND回路ANA1の出力ノードNABがHレベルになり、指示信号UDがHレベルである場合には切替信号JXLがHレベル(アクティブ)になる。
また不良アドレスがDFA0〜DFA8=(HLHHHHHHL)である場合に、一致検出回路DET2ではトランスファーゲートT0C、T1D、T2C〜T7C、T8Dがオンになる。従って、MPUローアドレスがRAC0〜RAC8=(HLHHHHHHL)であり、不良アドレスDFA0〜DFA8と一致すると、ノードNCD0〜NCD8がHレベルになる。これによりAND回路ANA3の出力ノードNCDがHレベルになり、指示信号UDがHレベルである場合には切替信号JXCがHレベル(アクティブ)になる。
4.5 ローアドレスデコーダ
図17に、図11のローアドレスデコーダRDの構成例を示す。ローアドレスデコーダRDは、LCDプリローデコーダPRL、MPUプリローデコーダPRC、ローデコーダRDECを含む。またNAND回路NAB1、NAB2、NOR回路NOB1、インバータ回路INVB1、INVB2、INVB3、INVB4、INVB5などを含む。
LCDプリローデコーダPRLは、LCDローアドレスRALを受け、プリデコード処理を行い、プリデコード信号PDLをローデコーダRDECに出力する。MPUプリローデコーダPRCは、MPUローアドレスRACを受け、プリデコード処理を行い、プリデコード信号PDCをローデコーダRDECに出力する。ローデコーダRDECは、プリデコード信号PDL、PDCと切替信号JXLCを受け、デコード処理を行い、通常のメモリセルのワード線WL1〜WLP(第1〜第Pのワード線)と冗長セルのワード線WLJの選択を行う。
LCDアクセス時において、LCDアクセス用の第1の切替信号JXLがアクティブ(Hレベル)になると、LCDプリローデコーダPRLのプリデコード処理がディスエーブルに設定される。また切替信号JXLがアクティブになると、ローデコーダRDECに入力される切替信号JXLCがアクティブになる。そして、このようにLCDプリローデコーダPRLのプリデコード処理がディスエーブルに設定されると共に切替信号JXLCがアクティブになると、ローデコーダRDECは冗長セルのワード線WLJを選択する。これにより、図13で説明したLCDアクセス時のワード線選択手法が実現される。
MPUアクセス時において、MPUアクセス用の第2の切替信号JXCがアクティブ(Hレベル)になると共にメモリブロック選択用のバンク信号BANKがアクティブ(Hレベル)の時には、MPUプリローデコーダPRCのプリデコード処理がディスエーブルに設定される。またバンク信号BANKが非アクティブ(Lレベル)の時にも、MPUプリローデコーダPRCのプリデコード処理がディスエーブルに設定される。また切替信号JXC及びバンク信号BANKがアクティブになると、ローデコーダRDECに入力される切替信号JXLCがアクティブになる。そして、このようにMPUプリローデコーダPRCのプリデコード処理がディスエーブルに設定されると共に切替信号JXLCがアクティブになると、ローデコーダRDECは冗長セルのワード線WLJを選択する。これにより、図14(A)、図14(B)で説明したMPUアクセス時のワード線選択手法が実現される。
5.グローバル配線手法
集積回路装置のD2方向での幅を小さくするためには、D1方向に沿って配置される回路ブロック間の信号線、電源線を、効率良く配線する必要がある。このため、グローバル配線手法により回路ブロック間の信号線や電源線を配線することが望ましい。
具体的にはこのグローバル配線手法では、第1〜第Nの回路ブロックCB1〜CBNのうちの隣接する回路ブロック間では、第I(Iは3以上の整数)の層よりも下層の配線層(例えば第1〜第4のアルミ配線層ALA、ALB、ALC、ALD)で形成されるローカル線が配線される。一方、第1〜第Nの回路ブロックCB1〜CBNのうちの隣接しない回路ブロック間では、第Iの層以上の配線層(例えば第5のアルミ配線層ALE)で形成されるグローバル線が、隣接しない回路ブロックの間に介在する回路ブロック上をD1方向に沿って配線される。
図18にグローバル線の配線例を示す。図18では、ロジック回路ブロックLBからのドライバ制御信号をデータドライバブロックDB1〜DB3に供給するためのドライバ用グローバル線GLDが、バッファ回路BF1〜BF3、ローアドレスデコーダRD1〜RD3上に配線される。即ちトップメタルである第5のアルミ配線層ALEで形成されるドライバ用グローバル線GLDが、ロジック回路ブロックLBからバッファ回路BF1〜BF3及びローアドレスデコーダRD1〜RD3上を、D1方向に沿ってほぼ一直線に配線される。そしてこれらのドライバ用グローバル線GLDにより供給されるドライバ制御信号が、バッファ回路BF1〜BF3にてバッファリングされて、バッファ回路BF1〜BF3のD2方向側に配置されるデータドライバDR1〜DR3に入力される。
また図18では、ロジック回路ブロックLBからの少なくともライトデータ信号(或いは、アドレス信号、メモリ制御信号)をメモリブロックMB1〜MB3に供給するためのメモリ用グローバル線GLMが、D1方向に沿って配線される。即ち第5のアルミ配線層ALEで形成されるメモリ用グローバル線GLMが、ロジック回路ブロックLBからD1方向に沿って配線される。
より具体的には図18では、メモリブロックMB1〜MB3に対応してリピータブロックRP1〜RP3が配置される。これらのリピータブロックRP1〜RP3は、ロジック回路ブロックLBからの少なくともライトデータ信号(或いはアドレス信号、メモリ制御信号)をバッファリングしてメモリブロックMB1〜MB3に対して出力するバッファを含む。そして図18に示すように、メモリブロックMB1〜MB3とリピータブロックRP1〜RP3は、D1方向に沿って隣接配置される。
例えばロジック回路ブロックLBからのライトデータ信号、アドレス信号、メモリ制御信号を、メモリ用グローバル線GLMを用いてメモリブロックMB1〜MB3に供給する場合に、これらの信号をバッファリングしないと、信号の立ち上がり波形や立ち下がり波形が鈍る。この結果、メモリブロックMB1〜MB3へのデータの書き込み時間が長くなったり、書き込みエラーが生じるおそれがある。
この点、図18のようなリピータブロックRP1〜RP3を各メモリブロックMB1〜MB3の例えばD1方向側に隣接して配置すれば、これらのライトデータ信号、アドレス信号、メモリ制御信号がリピータブロックRP1〜RP3によりバッファリングされて各メモリブロックMB1〜MB3に入力されるようになる。この結果、信号の立ち上がり波形や立ち下がり波形が鈍るのを低減でき、メモリブロックMB1〜MB3への適正なデータ書き込みを実現できる。
また図18では集積回路装置が、階調電圧を生成する階調電圧生成回路ブロックGBを含む。そして階調電圧生成回路ブロックGBからの階調電圧をデータドライバブロックDB1〜DB3に供給するための階調用グローバル線GLGが、D1方向に沿って配線される。即ち第5のアルミ配線層ALEで形成される階調用グローバル線GLGが、階調電圧生成回路ブロックGBからD1方向に沿って配線される。そして、階調用グローバル線GLGからの階調電圧をデータドライバDR1〜DR3に供給するための階調電圧供給線GSL1〜GSL3が、各データドライバDR1〜DR3においてD2方向に沿って配線される。
そして更に図18では、メモリ用グローバル線GLMが、階調用グローバル線GLGとドライバ用グローバル線GLDの間にD1方向に沿って配線される。
即ち図18では、バッファ回路BF1〜BF3とローアドレスデコーダRD1〜RD3がD1方向に沿って配置される。そしてロジック回路ブロックLBから、これらのバッファ回路BF1〜BF3、ローアドレスデコーダRD1〜RD3上を通って、ドライバ用グローバル線GLDをD1方向に沿って配線することで、配線効率を大幅に向上できる。
また、データドライバDR1〜DR3に対しては、階調電圧生成回路ブロックGBからの階調電圧を供給する必要があり、このために、階調用グローバル線GLGがD1方向に沿って配線される。
一方、ローアドレスデコーダRD1〜RD3に対しては、メモリ用グローバル線GLMによりアドレス信号、メモリ制御信号等が供給される。従って、メモリ用グローバル線GLMは、ローアドレスデコーダRD1〜RD3の近くに配線することが望ましい。
この点、図18では、メモリ用グローバル線GLMが、階調用グローバル線GLGとドライバ用グローバル線GLDの間に配線される。従って、メモリ用グローバル線GLMからのアドレス信号、メモリ制御信号等を、ローアドレスデコーダRD1〜RD3にショートパスで供給することができる。また階調用グローバル線GLGは、このメモリ用グローバル線GLMの上側にD1方向に沿ってほぼ一直線に配線できる。従って、1つの層のアルミ配線層ALEを用いて、グローバル線GLG、GLM、GLDを交差することなく配線できるようになり、配線効率を向上できる。
また図18では、階調用転送線GTLが、グローバル線によりデータドライバブロックDB1〜DB3上をD1方向に沿って配線される。この場合、階調用転送線GTLでは階調調整データが時分割に転送される。従って、パラレルの転送線により1回で階調調整データを転送する手法に比べて、グローバル線である階調用転送線GTLの本数を少なくできる。従って、ドライバ用、メモリ用、階調用のグローバル線GLD、GLM、GLGの本数が多くなりグローバル線の配線に余裕がない場合にも、これに対処できる。従って、階調用転送線GTLの本数が原因になって集積回路装置のD2方向での幅が大きくなってしまう事態を防止でき、集積回路装置の小面積化を図れる。
なお図18では、電源用転送線PTLが、グローバル線によりデータドライバブロックDB1〜DB3上をD1方向に沿って配線される。そしてロジック回路ブロックLBは、電源調整データを電源用転送線PTLを介して時分割で電源回路ブロックPBに転送している。
6.ブロック分割
図19(A)に示すように表示パネルが、垂直走査方向(データ線方向)での画素数がVPN=320であり、水平走査方向(走査線方向)での画素数がHPN=240であるQVGAのパネルであったとする。また1画素分の画像(表示)データのビット数PDBが、R、G、Bの各々が8ビットであり、PDB=24ビットであったとする。この場合には、表示パネルの1フレーム分の表示に必要な画像データのビット数は、VPN×HPN×PDB=320×240×24ビットになる。従って集積回路装置のメモリは、少なくとも320×240×24ビット分の画像データを記憶することになる。またデータドライバは、1水平走査期間毎(1本の走査線が走査される期間毎)に、HPN=240本分のデータ信号(240×24ビット分の画像データに対応するデータ信号)を表示パネルに対して出力する。
そして図19(B)では、データドライバは、DBN=4個のデータドライバブロックDB1〜DB4に分割される。またメモリも、MBN=DBN=4個のメモリブロックMB1〜MB4に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した4個のドライバマクロセルDMC1、DMC2、DMC3、DMC4がD1方向に沿って配置される。従って、各データドライバブロックDB1〜DB4は、1水平走査期間毎にHPN/DBN=240/4=60本分のデータ信号を表示パネルに出力する。また各メモリブロックMB1〜MB4は、(VPN×HPN×PDB)/MBN=(320×240×24)/4ビット分の画像データを記憶する。
7. 1水平走査期間での複数回読み出し
図19(B)では、各データドライバブロックDB1〜DB4は、1水平走査期間に60本分(R、G、Bを3本とすると、60×3=180本)のデータ信号を出力する。従ってDB1〜DB4に対応するメモリブロックMB1〜MB4からは、1水平走査期間毎に240本分のデータ信号に対応する画像データを読み出す必要がある。
しかしながら、1水平走査期間毎に読み出す画像データのビット数が増えると、D2方向に並ぶメモリセル(センスアンプ)の個数を多くする必要が生じる。この結果、集積回路装置のD2方向での幅Wが大きくなり、チップのスリム化が妨げられる。またワード線WLが長くなり、WLの信号遅延の問題も招く。
このような問題を解決するためには、各メモリブロックMB1〜MB4から各データドライバブロックDB1〜DB4に対して、各メモリブロックMB1〜MB4に記憶される画像データを1水平走査期間において複数回(RN回)読み出す手法を採用することが望ましい。
例えば図20ではA1、A2に示すように、1水平走査期間においてRN=2回だけメモリアクセス信号MACS(ワード選択信号)がアクティブ(ハイレベル)になる。これにより各メモリブロックから各データドライバブロックに対して画像データが1水平走査期間においてRN=2回読み出される。すると、データドライバブロック内に設けられた図21のデータドライバDRa、DRbのラッチ回路が、A3、A4に示すラッチ信号LATa、LATbに基づいて、読み出された画像データをラッチする。そしてデータドライバDRa、DRbのマルチプレクサが、ラッチされた画像データの多重化を行い、DRa、DRbのD/A変換器が、多重化後の画像データのD/A変換を行う。そしてデータドライバDRa、DRbの出力回路が、D/A変換により得られたデータ信号DATAa、DATAbをA5、A6に示すように出力する。その後、A7に示すように、表示パネルの各画素のTFTのゲートに入力される走査信号SCSELがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。
なお図20では第1の水平走査期間で画像データを2回読み出し、同じ第1の水平走査期間においてデータ信号DATAa、DATAbをデータ信号出力線に出力している。しかしながら、第1の水平走査期間で画像データを2回読み出してラッチしておき、次の第2の水平走査期間で、ラッチされた画像データに対応するデータ信号DATAa、DATAbをデータ信号出力線に出力してもよい。また図20では、読み出し回数RN=2である場合を示しているが、RN≧3であってもよい。
図20の手法によれば、図21に示すように、各メモリブロックから30本分のデータ信号に対応する画像データが読み出され、各データドライバDRa、DRbが30本分のデータ信号を出力する。これにより各データドライバブロックからは60本分のデータ信号が出力される。このように図20では、各メモリブロックからは、1回の読み出しにおいて30本分のデータ信号に対応する画像データを読み出せば済むようになる。従って1水平走査期間に1回だけ読み出す手法に比べて、図21のD2方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のD2方向での幅を小さくでき、スリムな細長チップを実現できる。特に1水平走査期間の長さは、QVGAの場合は52μsec程度である。一方、メモリの読み出し時間は例えば40nsec程度であり、52μsecに比べて十分に短い。従って、1水平走査期間での読み出し回数を1回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。
また図19(A)はQVGA(320×240)の表示パネルであるが、1水平走査期間での読み出し回数を例えばRN=4にすれば、VGA(640×480)の表示パネルに対応することも可能になり、設計の自由度を増すことができる。
なお1水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ(ワード線選択回路)が1水平走査期間において選択する第1の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ(ワード線選択回路)が1水平走査期間において複数回選択する第2の手法で実現してもよい。或いは第1、第2の手法の両方の組み合わせにより実現してもよい。
さて図21において、データドライバブロックは、D1方向に沿って並んで配置される複数のデータドライバDRa、DRbを含む。また各データドライバDRa、DRbは、複数のドライバセルを含む。
データドライバDRaは、メモリブロックのワード線WL1aが選択され、図20のA1に示すように1回目の画像データがメモリブロックから読み出されると、A3に示すラッチ信号LATaに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのD/A変換を行い、1回目の読み出し画像データに対応するデータ信号DATAaを、A5に示すように出力する。
一方、データドライバDRbは、メモリブロックのワード線WL1bが選択され、図20のA2に示すように2回目の画像データがメモリブロックから読み出されると、A4に示すラッチ信号LATbに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのD/A変換を行い、2回目の読み出し画像データに対応するデータ信号DATAbを、A6に示すように出力する。
このようにして、各データドライバDRa、DRbが30個の画素に対応する30本分のデータ信号を出力することで、合計で60個の画素に対応する60本分のデータ信号が出力されるようになる。
図21のように、複数のデータドライバDRa、DRbをD1方向に沿って配置(スタック)すれば、データドライバの規模の大きさが原因になって集積回路装置のD2方向での幅Wが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをD1方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図21ではD1方向でのデータドライバの配置数が2個である場合を示しているが、配置数は3個以上でもよい。
また図21では、各データドライバDRa、DRbは、D2方向に沿って並んで配置される30個(Q個)のドライバセルを含む。そして図21において、表示パネルの水平走査方向の画素数(複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数)をHPNとし、データドライバブロックのブロック数(ブロック分割数)をDBNとし、ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとしたとする。なおINは、図20で説明した1水平走査期間での画像データの読み出し回数RNと等しくなる。この場合に、ドライバセルの個数Qは、Q=HPN/(DBN×IN)と表すことができる。図21の場合には、HPN=240、DBN=4、IN=2であるため、Q=240/(4×2)=30個になる。
また表示パネルの水平走査方向のサブピクセル数をHPNSとし、各ドライバセルのマルチプレクサの多重化数をNDMとしたとする。すると、D2方向に沿って並ぶドライバセルの個数Qは、Q=HPNS/(DBN×IN×NDM)と表すことができる。図21の場合には、HPNS=240×3=720、DBN=4、IN=2、NDM=3であるため、Q=720/(4×2×3)=30個になる。例えば多重化数が増えてNDM=6になると、Q=720/(4×2×6)=15個になる。
またドライバセルのD2方向での幅(ピッチ)をWDとし、データドライバブロックが含む周辺回路部分(バッファ回路、配線領域等)のD2方向での幅をWPCBとした場合に、第1〜第Nの回路ブロックCB1〜CBNのD2方向での幅WB(最大幅)は、Q×WD≦WB<(Q+1)×WD+WPCBと表すことができる。またメモリブロックが含む周辺回路部分(ローアドレスデコーダRD、配線領域等)のD2方向での幅をWPCとした場合には、Q×WD≦WB<(Q+1)×WD+WPCと表すことができる。
また表示パネルの水平走査方向の画素数をHPNとし、1画素分の画像データのビット数をPDBとし、メモリブロックのブロック数をMBN(=DBN)とし、1水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をRNとしたとする。この場合に、センスアンプブロックSABにおいてD2方向に沿って並ぶセンスアンプ(1ビット分の画像データを出力するセンスアンプ)の個数Pは、P=(HPN×PDB)/(MBN×RN)と表すことができる。図21の場合には、HPN=240、PDB=24、MBN=4、RN=2であるため、P=(240×24)/(4×2)=720個になる。なお個数Pは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。
また表示パネルの水平走査方向のサブピクセル数をHPNSとし、各ドライバセルのマルチプレクサの多重化数をNDMとしたとする。すると、D2方向に沿って並ぶセンスアンプの個数Pは、P=(HPNS×PDB)/(MBN×RN×NDM)と表すことができる。図21の場合には、HPNS=240×3=720、PDB=24、MBN=4、RN=2、NDM=3であるため、P=(720×24)/(4×2×3)=720個になる。
またセンスアンプブロックSABが含む各センスアンプのD2方向での幅(ピッチ)をWSとした場合には、センスアンプブロックSAB(メモリブロック)のD2方向での幅WSABは、WSAB=P×WSと表すことができる。そして、回路ブロックCB1〜CBNのD2方向での幅WB(最大幅)は、メモリブロックが含む周辺回路部分のD2方向での幅をWPCとした場合には、P×WS≦WB<(P+PDB)×WS+WPCと表すこともできる。
8.複数回読み出しに対応した冗長セルの配置
図20のように1水平走査期間において画像データをRN回(RN≧2)読み出す手法を採用した場合には、メモリブロックには、少なくともRN本のワード線分の冗長セルを設けることが望ましい。
例えば図22(A)、図22(B)では、表示ドライバのメモリが複数のメモリブロックMB1、MB2、MB3、MB4にブロック分割されている。これらのメモリブロックMB1、MB2、MB3、MB4の各々には、複数のメモリセルと、少なくとも2本(広義にはRN本)のワード線分(WLJa、WLJb)の冗長セルが設けられる。
そして図22(A)のLCDアクセスにおける1水平走査期間の1回目の読み出し時(図20のA1)においては、ワード線WLMaが選択されている。この場合、図22(A)では、メモリブロックMB1〜MB4のうちのメモリブロックMB2のワード線WLMaに不良セルDFMが存在しており、この不良セルDFMの不良アドレスは、情報記憶ブロックISBにプログラミングされている。
従って、不良セルDFMのワード線WLMaに対応するLCDローアドレスRALが入力され、切替信号JXがアクティブになると、ローアドレスデコーダRD1〜RD4は、ワード線WLMaを選択する代わりに、冗長セルのワード線WLJaを選択することになる。
一方、図22(B)のLCDアクセスにおける1水平走査期間の2回目の読み出し時(図20のA2)においては、ワード線WLMb(例えばWLMaの隣のワード線)が選択されている。この場合にも本実施形態では切替信号JXがアクティブになる。従って、ローアドレスデコーダRD1〜RD4は、ワード線WLMbを選択する代わりに、冗長セルのワード線WLJbを選択することになる。
このように、メモリブロックに複数本(RN本)のワード線分の冗長セルを設ければ、1水平期間に画像データを複数回読み出す手法を採用した場合にも、不良セルから冗長セルへの切替制御を適正に実現できるようになる。なお図22(A)、図22(B)は、RN=2の場合を例に説明したが、RN≧3の場合にも図22(A)、図22(B)と同様の手法により、不良セルから冗長セルへの切替制御を実現できる。
9.電子機器
図23(A)、図23(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図23(A)、図23(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図23(A)、図23(B)においてホストデバイス410は、例えばMPU、ベースバンドエンジンなどである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図23(B)の画像処理コントローラ420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
図23(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図23(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1のアドレス、第2のアドレス、表示パネルアクセス、ホストアクセス、第1のインターフェース領域、第2のインターフェース領域等)と共に記載された用語(ローアドレス、カラムアドレス、LCDアクセス、MPUアクセス、出力側I/F領域、入力側I/F領域等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
また例えば図9〜図17等で説明した冗長セルへの切替手法は、図2〜図4(A)等で説明した構成の集積回路装置のみならず、他の配置構成の集積回路装置にも適用できる。例えば図4(B)の配置構成の集積回路装置にも適用できる。また本実施形態では、第1のアドレスがローアドレスであり、第2のアドレスがカラムアドレスである場合について説明したが、本発明はこれに限定されない。例えば第1、第2のアドレスは、ローアドレス、カラムアドレスと実質的に同じ機能を有するアドレスであってもよい。