JP4274212B2 - 集積回路装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置及び電子機器に関する。

液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。

また表示ドライバには、データドライバに供給される画像データを記憶するメモリ（ＳＲＡＭ）を内蔵するタイプのものがある。

このようなメモリ内蔵タイプの表示ドライバでは、メモリセルアレイに存在する不良セル（不良メモリセル、不良ビット）が原因となって、表示ドライバ自体の歩留まりが低下してしまうという問題がある。特に、近年、表示パネルの画素数は増加する傾向にあり、表示ドライバに内蔵されるメモリのビット数も増加する傾向にある。そしてこのようにメモリのビット数が増加すると、メモリセルアレイの不良セルを原因とする歩留まりの低下は、深刻な問題となる。
特開２００１−２２２２４９号公報 特開平５−３６２９７号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路面積の縮小を実現できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、集積回路装置の回路ブロックの初期調整を行うための初期調整情報がプログラミングされて記憶される情報記憶ブロックとを含み、前記第１〜第Ｎの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロックの制御を行うロジック回路ブロックとを含み、前記ロジック回路ブロックは、前記データドライバブロックと前記情報記憶ブロックの間に配置される集積回路装置に関係する。

本発明によれば、第１〜第Ｎの回路ブロックが第１の方向に沿って配置されるため、集積回路装置の第２の方向での幅を小さくすることが可能になり、集積回路装置の小面積化を図れる。また本発明では、情報記憶ブロックには、集積回路装置の回路ブロックの初期調整情報がプログラミングされて記憶される。従って、この初期調整情報を用いて集積回路装置を最適な状態で動作させることが可能になる。そして本発明ではロジック回路ブロックが、データドライバブロックと情報記憶ブロックの間に配置される。従って、ロジック回路ブロックを基準にして情報記憶ブロックの反対側の領域に配線される信号線と、ロジック回路ブロックと情報記憶ブロックとの間の信号線とが重ならないようになる。このため、信号線の配線領域に余裕ができ、配線効率を向上でき、集積回路装置の小面積化を図れる。

また本発明では、前記情報記憶ブロックは、前記ロジック回路ブロックに隣接して配置されるようにしてもよい。

また本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、集積回路装置の回路ブロックの初期調整を行うための初期調整情報がプログラミングされて記憶される情報記憶ブロックとを含み、前記第１〜第Ｎの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロックの制御を行うロジック回路ブロックとを含み、前記情報記憶ブロックは、前記ロジック回路ブロックに隣接して配置される集積回路装置に関係する。

本発明によれば、第１〜第Ｎの回路ブロックが第１の方向に沿って配置されるため、集積回路装置の第２の方向での幅を小さくすることが可能になり、集積回路装置の小面積化を図れる。また本発明では、情報記憶ブロックには、集積回路装置の回路ブロックの初期調整情報がプログラミングされて記憶される。従って、この初期調整情報を用いて集積回路装置を最適な状態で動作させることが可能になる。そして本発明では、ロジック回路ブロックと情報記憶ブロックが隣接して配置される。従って、ロジック回路ブロックと情報記憶ブロックとの間の信号線をショートパスで接続できるようになり、配線効率を向上でき、集積回路装置の小面積化を図れる。

また本発明では、前記第１〜第Ｎの回路ブロックは、走査線を駆動するための少なくとも１つの走査ドライバブロックを含み、前記第２の方向の反対方向を第４の方向とした場合に、前記情報記憶ブロックは、前記走査ドライバブロックの前記第４の方向側に配置されるようにしてもよい。

このようにすれば、信号線の配線に余裕がある領域に情報記憶ブロックを配置できるようになるため、配線領域を原因とするチップ面積の増加を最小限に抑えることが可能になる。

また本発明では、集積回路装置のクロックを生成するための発振回路ブロックを含み、前記情報記憶ブロックには、前記発振回路ブロックの発振周波数の調整情報が前記初期調整情報としてプログラミングされて記憶され、前記走査ドライバブロックと前記情報記憶ブロックの間に、前記発振回路ブロックが配置されるようにしてもよい。

このようにすれば、発振回路ブロックと情報記憶ブロックとの間の調整情報の信号線をショートパスで接続できるようになるため、これらの信号線の配線領域を原因とするチップ面積の増加を防止できる。

また本発明では、前記情報記憶ブロックには、第１〜第ｍ（ｍは２以上の整数）の初期調整情報がプログラミングされて記憶される第１〜第ｍの記憶ブロックが配置されるようにしてもよい。

このように複数の第１〜第ｍの記憶ブロックを一箇所にまとめて配置すれば、初期調整情報のプログラミング工程におけるプログラミングを容易化できる。

また本発明では、前記情報記憶ブロックには、メモリブロックの不良セルのアドレスが前記初期調整情報としてプログラミングされて記憶される第１の記憶ブロックと、発振回路ブロックの発振周波数の調整情報が前記初期調整情報としてプログラミングされて記憶される第２の記憶ブロックと、基準電圧生成回路により生成される基準電圧の調整情報が前記初期調整情報としてプログラミングされて記憶される第３の記憶ブロックの少なくとも２つが配置されるようにしてもよい。

但し、情報記憶ブロックに配置される記憶ブロックは、このような第１〜第３の記憶ブロックに限定されない。

また本発明では、前記第１〜第Ｎの回路ブロックは、複数のメモリセルと、不良セルをリペアするための冗長セルとを有し、前記データドライバブロックに供給される画像データを記憶する少なくとも１つのメモリブロックを含み、前記情報記憶ブロックには、前記メモリブロックの不良セルのアドレスが前記初期調整情報としてプログラミングされて記憶されるようにしてもよい。

このようにすれば、不良セルの存在を原因とする歩留まりの悪化を低減できる。

また本発明では、不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行う切替制御回路を含み、前記切替制御回路は、自動配置・配線により前記ロジック回路ブロックに形成されるようにしてもよい。

このようにすれば、設計やレイアウトの効率を向上できる。

また本発明では、不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行う切替制御回路を含み、前記情報記憶ブロックでは、不良セルのローアドレスとカラムアドレスのうちローアドレスが、前記不良アドレスとして記憶され、前記切替制御回路は、表示パネルの表示動作のためのアクセスである表示パネルアクセス時には、表示パネルアクセスのローアドレスと、前記情報記憶ブロックに記憶される前記不良アドレスとを比較し、ホストからの前記メモリブロックへのアクセスであるホストアクセス時には、ホストアクセスのローアドレスとカラムアドレスのうちのローアドレスと、前記情報記憶ブロックに記憶される前記不良アドレスとを比較して、不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行うようにしてもよい。

このように、表示パネルアクセスの特殊性に着目して、情報記憶ブロックにプログラミングされるアドレスを不良セルのローアドレスに限定すれば、情報記憶ブロックや切替制御回路の小規模化を図れ、集積回路装置の面積増加を最小限に抑えながら歩留まりの向上を図れる。また情報記憶ブロックのプログラミング工程の時間短縮等も実現可能になる。

また本発明では、前記メモリブロックは、複数のメモリセルと冗長セルとが配置されるメモリセルアレイと、ローアドレスをデコードして、前記メモリセルアレイのワード線の選択を行うローアドレスデコーダと、カラムアドレスをデコードして、前記メモリセルアレイのビット線の選択を行うカラムアドレスデコーダとを含むようにしてもよい。

このようにすれば表示パネルの表示動作に最適な表示パネルアクセスとホストアクセスを実現できる。

また本発明では、表示パネルアクセス時には、前記ローアドレスデコーダには表示パネルアクセスのローアドレスが入力され、ホストアクセス時には、前記ローアドレスデコーダにはホストアクセスのローアドレスが入力され、前記カラムアドレスデコーダにはホストアクセスのカラムアドレスが入力されるようにしてもよい。

このようにすれば、表示パネルアクセス時やホストアクセス時にローアドレスデコーダに入力されたローアドレスを利用して、冗長セルへの切替制御を実現できる。

また本発明では、前記切替制御回路は、不良セルへのアクセスを冗長セルへのアクセスに切り替えるための切替信号を前記ローアドレスデコーダに出力し、前記ローアドレスデコーダは、表示パネルアクセス時又はホストアクセス時において前記切替制御回路からの前記切替信号がアクティブである場合に、冗長セルのワード線を選択するようにしてもよい。

このようにすれば、切替制御回路からの切替信号を利用して、冗長セルへの切替を簡素な制御で実現できる。

また本発明では、前記データドライバブロックと前記メモリブロックは、前記第１の方向において隣接して配置されるようにしてもよい。

このようにすれば、メモリブロックとデータドライバブロックを第２の方向に沿って配置する手法に比べて、集積回路装置の第２の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。

また本発明では、前記メモリブロックから前記データドライバブロックに対して、前記メモリブロックに記憶される画像データが１水平走査期間においてＲＮ回（ＲＮ≧２）読み出され、前記メモリブロックには、少なくともＲＮ本のワード線分の冗長セルが設けられていてもよい。

このように、画像データを１水平走査期間においてＲＮ回読み出すようにすれば、例えばメモリブロックの第２の方向でのメモリセル数を減らすことができ、メモリブロックの第２の方向での幅を小さくできる。そして少なくともＲＮ本のワード線分の冗長セルを設ければ、１水平期間に画像データを複数回読み出す手法を採用した場合にも、不良セルから冗長セルへの切替を適正に実現できるようになる。

また本発明では、前記情報記憶ブロックはヒューズブロックであってもよい。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置の回路構成例
図１に本実施形態の集積回路装置（表示ドライバ）の回路構成の一例を示す。なお本実施形態の集積回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

表示パネルは、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネルは、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

データドライバ５０は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データに対応する電圧を選択して、データ信号（データ電圧）として表示パネルのデータ線に出力する。

走査ドライバ７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネルの各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成してデータドライバ５０に供給する回路である。具体的には階調電圧生成回路１１０は、高電位側電源と低電位側電源の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。

２．細長の集積回路装置
図２に集積回路装置１０の配置例を示す。図２では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図２では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域（第１、第２のＩ／Ｏ領域）１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含むことができる。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含むことができる。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側Ｉ／Ｆ領域や入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合にはメモリのブロックを含むことができる。

図３（Ａ）、図３（Ｂ）に集積回路装置１０の平面レイアウトの詳細例を示す。図３（Ａ）、図３（Ｂ）において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

また図３（Ａ）、図３（Ｂ）では、集積回路装置１０の両端に走査ドライバブロックＳＢ１、ＳＢ２が配置される。なお、これらの走査ドライバブロックＳＢ１、ＳＢ２の一方のみを設けたり、ＳＢ１、ＳＢ２を設けない変形実施も可能である。

そして図３（Ａ）では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢとの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。また電源回路ブロックＰＢ２（ＰＢ１）とデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）との間に階調電圧生成回路ブロックＧＢが配置される。

一方、図３（Ｂ）では、細長の第１の電源回路ブロックＰＢ１が、回路ブロックＣＢ１〜ＣＢＮ（データドライバブロックＤＢ１〜ＤＢ４）と入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）との間に、Ｄ１方向に沿って配置される。この電源回路ブロックＰＢ１は、Ｄ１方向を長辺とし、Ｄ２方向を短辺とし、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の幅の細長回路ブロック）である。電源回路ブロックＰＢ１は、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタや、昇圧制御回路などを含むことができる。

また図３（Ａ）、図３（Ｂ）において第２の電源回路ブロックＰＢ２は、電源電圧を調整するための電源調整データが書き込まれる電源レジスタ部や、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータなどを含むことができる。

図３（Ｂ）では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢは隣接しておらず、ＧＢとＬＢの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。また電源回路ブロックＰＢ２とロジック回路ブロックＬＢの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。そして電源回路ブロックＰＢ２とデータドライバブロックＤＢ１〜ＤＢ４の間に階調電圧生成回路ブロックＧＢが配置される。なお階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢをＤ１方向に沿って隣接させる変形実施も可能である。

また図３（Ａ）、図３（Ｂ）では、ヒューズブロック等の情報記憶ブロックＩＳＢが設けられる。そしてロジック回路ブロックＬＢは、データドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）と情報記憶ブロックＩＳＢの間に配置される。別の言い方をすると、情報記憶ブロックＩＳＢは、ロジック回路ブロックＬＢに隣接して配置されており、例えばＤ１方向に沿って隣接配置される。なお、情報記憶ブロックＩＳＢを、ロジック回路ブロックＬＢのＤ３方向側に隣接配置する変形実施や、情報記憶ブロックＩＳＢとロジック回路ブロックＬＢを隣接配置しない変形実施も可能である。

また図３（Ｂ）では、情報記憶ブロックＩＳＢは、走査ドライバブロックＳＢ２のＤ４方向側に配置される。具体的には情報記憶ブロックＩＳＢは、ロジック回路ブロックＬＢのＤ１方向側であり、走査ドライバブロックＳＢ２のＤ４方向側の領域に配置される。

なお本実施形態の集積回路装置１０のレイアウト配置は図３（Ａ）、図３（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。例えばメモリ非内蔵の場合にはメモリブロックを省略でき、表示パネルのガラス基板に走査ドライバを形成できる場合には、走査ドライバブロックを省略できる。またＣＳＴＮ（Color Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路ブロックを省略できる。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図４（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。この場合に、例えばＷ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２の関係が成り立つ。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢの関係が成り立つ。

図４（Ｂ）の配置手法では、Ｄ２方向での幅が広い２以上の複数の回路ブロックがＤ２方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがＤ２方向に沿って配置される。

例えば図４（Ｂ）においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはＤ２方向である。このため図４（Ｂ）では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをＤ２方向に沿って配置している。

ここで、図４（Ｂ）の配置手法には以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図４（Ｂ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。

これに対して図２〜図３（Ｂ）の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図４（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。

また図２〜図３（Ｂ）の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また、例えば低温ポリシリコンＴＦＴパネルのように走査ドライバを表示パネル側に形成できる場合等には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また図２〜図３（Ｂ）の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば、階調電圧生成回路ブロックやロジック回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックやロジック回路ブロックのＤ１方向での長さを増減することで対応できる。

３．情報記憶ブロックの配置
本実施形態では図５（Ａ）に示すように、集積回路装置が、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮと情報記憶ブロックＩＳＢを含む。また回路ブロックＣＢ１〜ＣＢＮは、データドライバブロックＤＢ１〜ＤＢＩ（広義には少なくとも１つのデータドライバブロック）とロジック回路ブロックＬＢを含む。

ここでデータドライバブロックＤＢ１〜ＤＢＩは、表示パネルのデータ線を駆動するための回路であり、ロジック回路ブロックＬＢは、これらのデータドライバブロックＤＢ１〜ＤＢＩの制御を行う回路である。例えばロジック回路ブロックＬＢは、データドライバブロックＤＢ１〜ＤＢＩを制御するための各種のドライバ用制御信号を生成して、データドライバブロックＤＢ１〜ＤＢＩに出力する。

情報記憶ブロックＩＳＢには、集積回路装置の回路ブロック（例えばメモリ、データドライバ、走査ドライバ、電源回路、階調電圧生成回路又は発振回路等）の初期調整を行うための初期調整情報（初期設定情報、初期プログラミング情報）がプログラミングされて記憶される。例えば集積回路装置の回路ブロックで使用される各種素子（抵抗、キャパシタ、ヒューズ素子等）の初期調整情報や、回路ブロックで生成される電圧（基準電圧）や電流（基準電流）の初期調整情報や、回路ブロックの動作の初期調整情報が記憶される。

例えば集積回路装置の製造における検査工程において、集積回路装置の各種特性情報（不良セルの有無、発振周波数、基準電圧、ＡＣタイミング）を測定する。次に、測定結果に基づいて初期調整情報を決定し、決定された初期調整情報を、情報記憶ブロックＩＳＢにプログラミングして記憶させる。すると集積回路装置は、情報記憶ブロックＩＳＢにプログラミングされた初期調整情報に基づいて動作するようになり、集積回路装置を最適な状態で動作させることが可能になる。

例えば検査工程において、集積回路装置のメモリブロックに不良セル（不良のメモリセル）が見つかった場合には、その不良セルのアドレスを、初期調整情報として情報記憶ブロックＩＳＢにプログラミングする。

また検査工程において、集積回路装置のクロックを生成するための発振回路の発振周波数を測定する。そして発振周波数を、仕様に準拠した最適な周波数に調整するための調整情報を、初期調整情報として情報記憶ブロックＩＳＢにプログラミングする。

また検査工程において、集積回路装置の基準電圧生成回路により生成される基準電圧（基準電流と同義）を測定する。そして基準電圧を、仕様に準拠した最適な電圧（電流）に調整するための調整情報を、初期調整情報として情報記憶ブロックＩＳＢにプログラミングする。

また検査工程において、集積回路装置の各種信号のＡＣタイミングを測定する。そして信号のＡＣタイミングを、仕様に準拠した最適なタイミングに調整するための調整情報を、初期調整情報として情報記憶ブロックＩＳＢにプログラミングする。

この情報記憶ブロックＩＳＢとしては例えばヒューズブロックを用いることができる。ヒューズブロックはヒューズ素子を含み、このヒューズ素子の切断又は非切断状態の設定により、初期調整情報のプログラミングが可能になる。なお情報記憶ブロックＩＳＢとして、例えばＯＴＰ（One Time PROM）などの不揮発性メモリを使用することも可能である。例えば集積回路装置の製造時において確定できる初期調整情報については、ヒューズブロックやＯＴＰなどにより構成される情報記憶ブロックＩＳＢにプログラミングする。一方、集積回路装置の製造時においては確定することができず、集積回路装置を使用するメーカ等において調整する必要がある調整情報（例えばＶＣＯＭ電圧）については、ＭＴＰ（Multi Time PROM）などに記憶させてもよい。

本実施形態では図５（Ａ）に示すように、ロジック回路ブロックＬＢは、データドライバブロックＤＢ１〜ＤＢＩと情報記憶ブロックＩＳＢの間に配置される。具体的には例えばロジック回路ブロックＬＢのＤ３方向側にデータドライバブロックＤＢ１〜ＤＢＩ（メモリブロック）が配置され、ロジック回路ブロックＬＢのＤ１方向側に情報記憶ブロックＩＳＢが配置される。

例えば図５（Ａ）においてロジック回路ブロックＬＢは、ＬＢのＤ３方向側に配置されるデータドライバブロックＤＢ１〜ＤＢＩに対して、ＤＢ１〜ＤＢＩを制御するためのドライバ用制御信号を出力する必要がある。また図５（Ａ）に示すように回路ブロックＣＢ１〜ＣＢＮをＤ１方向に沿って配置した場合には、隣接しない回路ブロック間を接続するための多数のグローバル線をＤ１方向に沿って配線する必要がある。従って、ロジック回路ブロックＬＢのＤ３方向側には多数の信号線（電源線）が配線されて、配線に余裕がない。

一方、情報記憶ブロックＩＳＢに記憶される初期調整情報は、ロジック回路ブロックＬＢにより主に使用される。このため、ロジック回路ブロックＬＢと情報記憶ブロックＩＳＢとの間にも多数の信号線が配線される。

従って、例えばロジック回路ブロックＬＢのＤ１方向側に情報記憶ブロックＩＳＢを配置せずに、ＬＢのＤ３方向側に情報記憶ブロックＩＳＢを配置すると、ＩＳＢ上に配線される信号線の本数が非常に多くなってしまう。即ち、データドライバブロックＤＢ１〜ＤＢＩとロジック回路ブロックＬＢの間に情報記憶ブロックＩＳＢを配置すると、Ｄ１方向に沿って配線する必要があるグローバル線等の配線本数が増えてしまい、配線領域に余裕が無くなる。この結果、Ｄ１方向に沿って配線される信号線の本数の増加が原因となって配線効率が悪化し、集積回路装置のＤ２方向での幅Ｗが増えてしまうおそれがある。

この点、図５（Ａ）の配置手法では、データドライバブロックＤＢ１〜ＤＢＩと情報記憶ブロックＩＳＢの間にロジック回路ブロックＬＢが配置され、情報記憶ブロックＩＳＢはロジック回路ブロックＬＢのＤ１方向側に配置される。従って、ロジック回路ブロックＬＢのＤ３方向側に配線されるグローバル線等と、ロジック回路ブロックＬＢと情報記憶ブロックＩＳＢとの間の信号線とが重ならないようになる。このため、グローバル線等の配線領域に余裕ができ、配線効率を向上できる。この結果、集積回路装置のＤ２方向での幅Ｗを小さくすることが可能になり、スリムな細長チップの実現が可能になる。

またデータドライバブロックＤＢ１〜ＤＢＩとロジック回路ブロックＬＢの間に情報記憶ブロックＩＳＢを配置すると、情報記憶ブロックＩＳＢ上にグローバル線等を配線する必要が生じて、情報記憶ブロックＩＳＢへの初期調整情報のプログラミングが難しくなる事態も生じる。例えば情報記憶ブロックＩＳＢとしてヒューズブロックを採用した場合には、ヒューズ素子上には信号線を配線できないという問題がある。

この点、図５（Ａ）の配置手法では、信号線が密集してない領域であるロジック回路ブロックＬＢのＤ１方向側の領域に、情報記憶ブロックＩＳＢが配置される。従って、情報記憶ブロックＩＳＢ上にグローバル線等を配線しなくても済むようになる。従って、情報記憶ブロックＩＳＢとしてヒューズブロックを採用した場合においても、ヒューズ素子上への信号線の配線禁止という制約を容易に遵守できるようになる。

また図３（Ａ）、図３（Ｂ）のようにＤ１方向に沿って回路ブロックＣＢ１〜ＣＢＮの配置した場合には、データドライバブロックやメモリブロックの配置領域に余裕が無い。従って、データドライバブロックやメモリブロックの配置領域に情報記憶ブロックＩＳＢを配置すると、集積回路装置のＤ２方向での幅Ｗが増えてしまい、スリムな細長チップの実現が難しくなる。一方、情報記憶ブロックＩＳＢを、データドライバブロックやメモリブロックのＤ３方向側の領域（電源回路や階調電圧生成回路のブロックの領域）に配置すると、情報記憶ブロックＩＳＢとロジック回路ブロックＬＢとの間の信号線を、長い距離に亘ってＤ１方向に沿って配線しなければならなくなる。このため、Ｄ１方向に沿った信号線の配線効率が悪化し、集積回路装置のＤ２方向での幅Ｗが増えてしまう。

この点、図５（Ａ）の配置手法によれば、情報記憶ブロックＩＳＢとロジック回路ブロックＬＢとの間の信号線の距離を短くできるため、配線効率を向上でき、スリムな細長チップの実現が可能になる。

なお図５（Ｂ）に示すように、情報記憶ブロックＩＳＢを、ロジック回路ブロックＬＢに隣接して配置してもよい。具体的には情報記憶ブロックＩＳＢとロジック回路ブロックＬＢをＤ１方向に沿って隣接配置する。

図５（Ｂ）の配置手法によれば、情報記憶ブロックＩＳＢとロジック回路ブロックＬＢとの間の信号線をショートパスで接続でき、信号線の長さを最小限に抑えることが可能になる。従って、これらの信号線の配線領域を原因とするチップ面積の増加を防止でき、集積回路装置の小面積化を図れる。

また情報記憶ブロックＩＳＢに、初期調整情報として不良セルのアドレスをプログラミングした場合には、不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行うための切替制御回路ＳＣが必要になる。図５（Ａ）の配置手法によれば、この切替制御回路ＳＣは、自動配置・配線によりロジック回路ブロックＬＢに形成することが容易になる。即ち切替制御回路ＳＣをロジック回路ブロックＬＢのゲートアレイの一部として形成できる。このようにすれば、切替制御回路ＳＣを手動で配置・配線する必要が無くなり、設計やレイアウトを効率化できる。また、仕様の変化により不良セルのアドレスのビット数等が変化した場合にも、容易に対応できるようになる。

なお図５（Ｂ）では、ロジック回路ブロックＬＢのＤ１方向側に情報記憶ブロックＩＳＢを隣接配置しているが、ロジック回路ブロックＬＢのＤ３方向側に情報記憶ブロックＩＳＢを隣接配置してもよい。この場合には、ロジック回路ブロックＬＢと情報記憶ブロックＩＳＢの間の信号線（例えば不良アドレスＤＦＡの信号線）を、グローバル線よりも下層のローカル線により配線できる。従って、配線領域を原因とするチップ面積の増加を最小限に抑えることが可能になる。

図６（Ａ）に情報記憶ブロックＩＳＢの詳細なレイアウト例を示す。図６（Ａ）では、回路ブロックＣＢ１〜ＣＢＮが、表示パネルの走査線を駆動するための少なくとも１つの走査ドライバブロックＳＢ２を含む。そしてＤ２方向の反対方向をＤ４方向とした場合に、情報記憶ブロックＩＳＢが走査ドライバブロックＳＢ２のＤ４方向側に配置される。具体的には、ロジック回路ブロックＬＢのＤ１方向側であって、走査ドライバブロックＳＢ２のＤ４方向側の領域に、情報記憶ブロックＩＳＢが配置される。

例えば図６（Ａ）では、Ｂ１に示すように走査ドライバブロックＳＢ２やロジック回路ブロックＬＢのＤ２方向側の空きスペースを利用して、走査ドライバ（ゲートドライバ）用パッドが配置される。従って、Ｂ１に示す走査ドライバ用パッド配置領域と走査ドライバブロックＳＢ２との間には、表示パネルの走査線（ゲート線）の本数に応じた多数の信号線を配線する必要がある。従って走査ドライバブロックＳＢ２のＤ２方向側の領域では、信号線の配線領域に余裕が無い。

また図６（Ａ）のＢ２に示すように、ロジック回路ブロックＬＢには、入力側Ｉ／Ｆ領域１４に配置されるパッドからの多数の信号線を配線して入力する必要がある。従って、ロジック回路ブロックＬＢのＤ４方向側の領域においても、信号線の配線領域に余裕が無い。

また図６（Ａ）のＢ３に示すように、ロジック回路ブロックＬＢのＤ３方向側の領域においては、多数のグローバル線をＤ１方向に沿って配線する必要がある。従って、ロジック回路ブロックＬＢのＤ３方向側の領域においても、信号線の配線領域に余裕が無い。

そこで、図６（Ａ）では、信号線の配線に余裕が無いＢ１、Ｂ２、Ｂ３に示す領域ではなく、走査ドライバブロックＳＢ２のＤ４方向側の領域（ロジック回路ブロックＬＢのＤ１方向側の領域）に、情報記憶ブロックＩＳＢを配置している。これにより、信号線の配線に余裕がある領域に情報記憶ブロックＩＳＢを配置できる。従って、配線領域を原因とするチップ面積の増加を最小限に抑えることができる。また情報記憶ブロックＩＳＢ上にグローバル線等を配線しなくても済むようになり、例えばＩＳＢとしてヒューズブロックを採用した場合においても、ヒューズ素子上への信号線の配線禁止という制約を容易に遵守できる。

図６（Ｂ）に情報記憶ブロックＩＳＢの更に詳細なレイアウト例を示す。図６（Ｂ）では、集積回路装置が、クロックを生成するための発振回路ブロックＯＳＣを含む。また情報記憶ブロックＩＳＢには、発振回路ブロックＯＳＣの発振周波数の調整情報が初期調整情報としてプログラミングされて記憶される。そして走査ドライバブロックＳＢ２と情報記憶ブロックＩＳＢの間に、発振回路ブロックＯＳＣが配置される。

例えば図７に発振回路ブロックＯＳＣの回路構成を示す。この発振回路ブロックＯＳＣは、ＮＡＮＤ回路ＮＡＣ１、インバータ回路ＩＮＶＣ１、ＩＮＶＣ２、可変抵抗ＲＣ１、キャパシタＣＣ１を含み、発振ループを構成している。そしてＮＡＮＤ回路ＮＡＣ１に入力されるイネーブル信号ＥＮＢをＨレベルにすることで、発振が開始する。

図７では、例えば可変抵抗ＲＣ１の抵抗値を調整することで発振周波数が変化する。この場合に、最適な発振周波数を得るための調整情報が、情報記憶ブロックＩＳＢにプログラミングされて記憶される。これにより、製造プロセスの変動による発振周波数のバラツキを最小限に抑えることができる。

そして図６（Ｂ）のように発振回路ブロックＯＳＣを配置すれば、発振回路ブロックＯＳＣと情報記憶ブロックＩＳＢとの間の調整情報の信号線をショートパスで接続できる。従って、これらの信号線の配線領域を原因とするチップ面積の増加を防止できる。また発振回路ブロックＯＳＣで生成されたクロックを、ショートパスでロジック回路ブロックＬＢに供給でき、レイアウト効率を向上できる。

また図６（Ｂ）では、情報記憶ブロックＩＳＢには、第１〜第３の初期調整情報（広義には第１〜第ｍの初期調整情報。ｍは２以上の整数）がプログラミングされて記憶される第１〜第３の記憶ブロックＩＳＢ１〜ＩＳＢ３（広義には第１〜第ｍの記憶ブロック）が配置される。

ここで、第１の記憶ブロックＩＳＢ１には、メモリブロックの不良セルのアドレスＤＦＡが初期調整情報としてプログラミングされて記憶される。第２の記憶ブロックＩＳＢ２には、発振回路ブロックＯＳＣの発振周波数の調整情報が初期調整情報としてプログラミングされて記憶される。第３の記憶ブロックＩＳＢ３には、基準電圧生成回路により生成される基準電圧（ＶＲＥＦ）の調整情報が初期調整情報としてプログラミングされて記憶される。図６（Ｂ）では、このような少なくとも２つの記憶ブロックＩＳＢ１〜ＩＳＢ３が情報記憶ブロックＩＳＢに配置される。

このように複数の記憶ブロックＩＳＢ１〜ＩＳＢ３を一箇所にまとめて配置すれば、初期調整情報のプログラミング工程におけるプログラミングが容易化される。これによりプログラミング工程の時間を短縮化でき、集積回路装置の低コスト化を図れる。情報記憶ブロックＩＳＢがヒューズブロックである場合を例にとれば、複数のヒューズ素子の記憶ブロックが集積回路装置上の別の場所に分散して配置されると、検査装置によるヒューズ素子の場所の特定が難しくなるという問題がある。図６（Ｂ）の配置手法によれば、このような問題を解消できる。例えば、レーザでヒューズ素子を切断する方式の場合には、図１５（Ｂ）の配置手法によれば、ヒューズ素子の切断のためにチップ内をレーザ装置が移動（スキャン）しなければならない距離を短くできるため、ヒューズ素子の切断に要する時間を短縮することができる。

なお図８に電源回路（電源回路ブロック）の構成例を示す。この電源回路は、１次〜４次昇圧回路３１〜３４（広義には１次〜Ｋ次昇圧回路。Ｋは２以上の整数）、レギュレータ３５、ＶＣＯＭ生成回路３６、制御回路３７、基準電圧生成回路４１を含む。ここで１次〜４次昇圧回路３１〜３４（広義には１次〜Ｋ次昇圧回路）は、各々、１次〜４次昇圧トランジスタ（広義には１次〜Ｋ次昇圧トランジスタ）と１次〜４次昇圧制御回路ＣＴ１〜ＣＴ４（広義には１次〜Ｋ次昇圧制御回路）を含み、１次〜４次の昇圧動作を行う。１次〜４次昇圧制御回路ＣＴ１〜ＣＴ４は１次〜４次昇圧回路３１〜３４の制御を行う回路であり、１次〜４次昇圧トランジスタに昇圧クロックを供給する。ＶＣＯＭ生成回路３６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路３７は電源回路の制御を行う。

制御回路３７は、電源レジスタ部３８（インデックスレジスタ）、アドレスデコーダ３９を含む。電源レジスタ部３８は複数のレジスタを有する。そしてロジック回路（ロジック回路ブロック）からのアドレス信号のレジスタアドレスで指定されるレジスタに対して、ロジック回路からのデータ信号で設定される電源調整データが書き込まれる。アドレスデコーダ３９は、ロジック回路からのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力する。

基準電圧生成回路４１は、ロジック回路や階調電圧生成回路の電源電圧を生成するための基準電圧（基準電流）を生成する。この場合に最適な基準電圧を得るための調整情報が、情報記憶ブロックＩＳＢにプログラミングされて記憶される。これにより、製造プロセスの変動による基準電圧のバラツキを最小限に抑えることが可能になる。

４．冗長セルへの切替制御
４．１ 不良セルのローアドレスの記憶
図９に本実施形態の集積回路装置（表示ドライバ）の回路構成例を示す。本実施形態の集積回路装置は、データドライバブロックＤＢ、メモリブロックＭＢ、切替制御回路ＳＣ、情報記憶ブロックＩＳＢを含む。なお本実施形態の集積回路装置は図９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

データドライバブロックＤＢは、ＬＣＤ（液晶表示ディスプレイ）などの表示パネルのデータ線を駆動するための回路である。メモリブロックＭＢは、データドライバブロックＤＢに供給される画像データを記憶する。なお図９ではデータドライバブロックＤＢ、メモリブロックＭＢの個数は１つとなっているが、複数のデータドライバブロックＤＢ、メモリブロックＭＢを設けてもよい。

メモリブロックＭＢのメモリセルアレイＭＡには、複数のメモリセルアレイと、不良セルＤＦＭをリペアするための冗長セル（冗長メモリセル。冗長ビット）が設けられる。例えば図９では、ワード線ＷＬＭ（第Ｍのワード線。Ｍは自然数）に不良セルＤＦＭが存在している。即ちワード線ＷＬＭに接続されるメモリセルが不良セルとなっている。また図９では、ワード線ＷＬＪ（第Ｊのワード線。Ｊは自然数）に冗長セルが設けられている。即ちワード線ＷＬＪに接続されるメモリセルが冗長セルとなっている。そして製造工程の不具合などにより図９のような不良セルＤＦＭが発生した場合に、スペアの冗長セルにより不良セルＤＦＭを置き換えることで、歩留まりの向上を図れる。

情報記憶ブロックＩＳＢには、メモリブロックＭＢの不良セルＤＦＭのアドレスが不良アドレスＤＦＡとしてプログラミングされて記憶される。即ち集積回路装置の製造時に、テスタにより不良セルが検出されると、不良アドレスＤＦＡがテスタ等の記憶装置に記憶される。そして記憶された不良アドレスＤＦＡが、情報記憶ブロックＩＳＢにプログラミングされて記憶される。

この情報記憶ブロックＩＳＢとしては、例えばヒューズブロックを使用できる。このヒューズブロックには複数のヒューズ素子が設けられる。そしてこれらのヒューズ素子の切断状態又は非切断状態によって、不良アドレスＤＦＡがプログラミングされる。即ち集積回路装置の製造時の検査において得られた不良アドレスＤＦＡに基づいて、ヒューズ素子の切断又は非切断を行うことで、不良アドレスＤＦＡがプログラミングされる。このヒューズ素子としては、例えばレーザや高電圧印加により切断（溶断）される素子を採用できる。なお情報記憶ブロックＩＳＢは、集積回路装置の回路ブロックの初期調整を行うための初期調整情報がプログラミングされて記憶されるものであればよく、ヒューズブロック以外の記憶ブロックを採用することもできる。

切替制御回路ＳＣは、不良セルＤＦＭへのアクセス（不良セルのワード線へのアクセス）を冗長セルへのアクセス（冗長セルのワード線へのアクセス）に切り替えるための制御を行う。具体的には切替制御回路ＳＣは、不良セルＤＦＭへのアクセスを冗長セルへのアクセスに切り替えるための切替信号ＪＸを、メモリブロックＭＢ（ローアドレスデコーダ）に出力する。そしてメモリブロックＭＢは、例えば不良セルＤＦＭのワード線ＷＬＭを選択するアクセスが行われ、切替信号ＪＸがアクティブになると、このアクセスを、冗長セルのワード線ＷＬＪを選択するアクセスに置き換える。このようにすることで、不良セルＤＦＭではなく、冗長セルが選択されるようになり、歩留まりの向上を図れる。

本実施形態では、情報記憶ブロックＩＳＢには、不良セルのローアドレス（広義には第１のアドレス）とカラムアドレス（広義には第２のアドレス）のうちローアドレス（第１のアドレス）が、不良アドレスＤＦＡとしてプログラミングされて記憶される。即ち不良セルのアドレスの全てを記憶するのではなく、アドレスの一部であるローアドレス（不良セルのワード線を選択するためのアドレス）だけを記憶する。

そして切替制御回路ＳＣは、情報記憶ブロックＩＳＢに記憶された不良アドレスＤＦＡを受ける。そしてＬＣＤアクセス（広義には表示パネルアクセス）時には、ＬＣＤアクセスのＬＣＤローアドレスＲＡＬと、情報記憶ブロックＩＳＢに記憶される不良アドレスＤＦＡとを比較する。そして例えばＬＣＤローアドレスＲＡＬが不良アドレスＤＦＡと一致するか否かを検出する。

一方、ＭＰＵアクセス（広義にはホストアクセス）時には、ＭＰＵアクセスのＭＰＵローアドレスＲＡＣ（第１のアドレス）とＭＰＵカラムアドレスＣＡＣ（第２のアドレス）のうちローアドレスＲＡＣ（第１のアドレス）と、情報記憶ブロックＩＳＢに記憶される不良アドレスＤＦＡとを比較する。そして例えばＭＰＵローアドレスＲＡＣが不良アドレスＤＦＡと一致するか否かを検出する。そして切替制御回路ＳＣは、この比較結果（一致検出の結果）に応じて、不良セルＤＦＭへのアクセスを冗長セルへのアクセスに切り替える制御を行う。例えばＬＣＤローアドレスＲＡＬやＭＰＵローアドレスＲＡＣと不良アドレスＤＦＡが一致した場合に、切替信号ＪＸをアクティブにする。

なおＬＣＤアクセス（ＬＣＤリード）は、ＬＣＤなどの表示パネルの表示動作のためのアクセスである。即ち、メモリブロックＭＢに記憶される画像データを読み出してデータドライバブロックＤＢに供給し、データドライバブロックＤＢのデータ線駆動により表示パネルに画像を表示するためのアクセスである。

一方、ＭＰＵアクセス（ホストアクセス）は、ＭＰＵ（ＣＰＵ、アプリケーションプロセッサ、ベースバンドエンジン）などのホストからのメモリブロックＭＢへのアクセスである。このＭＰＵアクセスとしては、表示パネルに表示される画像のデータをメモリブロックＭＢに書き込むアクセスや、メモリブロックＭＢに書き込まれている画像データをＭＰＵ側に読み出すアクセスなどがある。

次に図１０（Ａ）、図１０（Ｂ）を用いて本実施形態の動作を説明する。図１０（Ａ）のＬＣＤアクセス時には、切替制御回路ＳＣは、情報記憶ブロックＩＳＢからの不良アドレスＤＦＡと、ＬＣＤローアドレスＲＡＬを比較する。そして不良アドレスＤＦＡとＬＣＤローアドレスＲＡＬとが一致した場合に、切替信号ＪＸをアクティブ（アサート）にする。

このＬＣＤアクセス時には、メモリブロックＭＢにはＬＣＤローアドレスＲＡＬが入力される。そしてメモリブロックＭＢでは、ＬＣＤローアドレスＲＡＬに対応するワード線が順次選択され、選択されたワード線に対応するメモリセルから、画像データが順次読み出される。読み出された画像データは、データドライバブロックＤＢに入力される。そしてデータドライバブロックＤＢは、メモリブロックＭＢから入力された画像データのＤ／Ａ変換を行い、Ｄ／Ａ変換により得られたデータ電圧（階調電圧）をデータ線に出力することで、表示パネルのデータ線を駆動する。

この時、切替制御回路ＳＣからの切替信号ＪＸがアクティブになると、メモリブロックＭＢは、不良セルＤＦＭの代わりに冗長セルからの画像データを読み出す。具体的には不良セルＤＦＭのワード線ＷＬＭ（第Ｍのワード線）を選択する代わりに、冗長セルのワード線ＷＬＪ（第Ｊのワード線）を選択して、冗長セルに記憶される画像データを読み出す。即ちメモリブロックＭＢ（ローアドレスデコーダ）は、切替信号ＪＸが非アクティブである場合には、ＬＣＤローアドレスＲＡＬに対応した通常のワード線を選択する。一方、切替信号ＪＸがアクティブになると、ＬＣＤローアドレスＲＡＬに対応したワード線ＷＬＭの代わりに、冗長セルのワード線ＷＬＪを選択する。

図１０（Ｂ）のＭＰＵアクセス時には、切替制御回路ＳＣは、情報記憶ブロックＩＳＢからの不良アドレスＤＦＡと、ＭＰＵローアドレスＲＡＣを比較する。そして不良アドレスＤＦＡとＭＰＵローアドレスＲＡＣとが一致した場合に、切替信号ＪＸをアクティブにする。

このＭＰＵアクセス時には、メモリブロックＭＢにはＭＰＵローアドレスＲＡＣとＭＰＵカラムアドレスＣＡＣが入力される。そしてメモリブロックＭＢでは、ＭＰＵローアドレスＲＡＣに対応するワード線と、ＭＰＵカラムアドレスＣＡＣに対応するビット線が選択される。そして選択されたワード線及びビット線に対応するメモリセルに対して、ＭＰＵ側（ロジック回路）からの画像データが書き込まれる。或いは選択されたワード線及びビット線に対応するメモリセルに記憶される画像データが、ＭＰＵ側（ロジック回路）に読み出される。

この時、切替制御回路ＳＣからの切替信号ＪＸがアクティブになると、メモリブロックＭＢでは、不良セルＤＦＭの代わりに、冗長セルへの画像データの書き込みや冗長セルからの画像データの読み出しが行われる。具体的には不良セルＤＦＭのワード線ＷＬＭを選択する代わりに、冗長セルのワード線ＷＬＪを選択して、冗長セルへの画像データの書き込みや読み出しが行われる。即ちメモリブロックＭＢは、切替信号ＪＸが非アクティブである場合には、ＭＰＵローアドレスＲＡＣに対応した通常のワード線を選択すると共に、ＭＰＵカラムアドレスＣＡＣに対応したビット線を選択する。一方、切替信号ＪＸがアクティブになると、ＭＰＵローアドレスＲＡＣに対応したワード線の代わりに、冗長セルのワード線ＷＬＪを選択し、選択されたワード線ＷＬＪ及びビット線に対応する冗長セルについての画像データの書き込みや画像データの読み出しを行う。

以上の本実施形態によれば、情報記憶ブロックＩＳＢには、不良セルＤＦＭのローアドレスだけが記憶され、カラムアドレスについては記憶しなくても済む。別の言い方をすれば、情報記憶ブロックＩＳＢには、ＬＣＤアクセスとＭＰＵアクセスの両方に共通に使用されるアドレス（第１のアドレス）が記憶され、ＬＣＤアクセスとＭＰＵアクセスに共通に使用されないアドレス（第２のアドレス）については記憶されない。従って、情報記憶ブロックＩＳＢの記憶情報量が少なくなるため、情報記憶ブロックＩＳＢを小規模化できる。また切替制御回路ＳＣは、ローアドレスの比較処理だけを行い、カラムアドレスの比較処理は行わなくても済むため、切替制御回路ＳＣの小規模化も図れる。

また情報記憶ブロックＩＳＢには、ローアドレスだけをプログラミングすればよく、カラムアドレスについてはプログラミングしなくても済む。従って、集積回路装置の製造時におけるプログラミング工程の時間を短縮化でき、集積回路装置の低コスト化を図れる。例えば情報記憶ブロックＩＳＢがヒューズブロックである場合には、切断すべきヒューズ素子の数が減るため、ヒューズの切断工程の時間を短縮化でき、集積回路装置の製造コストを低減できる。

特に本実施形態は、ＬＣＤアクセス時とＭＰＵアクセス時に共通に使用されるアドレスがローアドレスであることに着目し、このローアドレスの記憶及び比較を行って、不良セルから冗長セルへの切替を実現したところに特徴がある。即ち表示パネルの表示動作が行われるＬＣＤアクセス時には、カラムアドレスの指定は不要となる。一方、ＭＰＵアクセス時には、ローアドレスとカラムアドレスの両方が使用される。そこで本実施形態では、ＬＣＤアクセスとＭＰＵアクセスの両方に共通に使用されるローアドレスについてだけの記憶及び比較を行うことで、集積回路装置の大規模化やプログラミング工程の長時間化を最小限に抑えながら、歩留まりの向上を実現している。

４．２ メモリブロック
図１１にメモリブロックＭＢの構成例を示す。メモリブロックＭＢは、メモリセルアレイＭＡと、ローアドレスデコーダＲＤとカラムアドレスデコーダＣＤを含む。更にセンスアンプブロックＳＡＢやライト／リード回路ＷＲＣや制御回路ＣＣを含むことができる。

メモリセルアレイＭＡには、複数のメモリセルがマトリクス配置される。また、少なくとも１本のワード線分の冗長セルが配置される。

ローアドレスデコーダＲＤ（ＭＰＵ／ＬＣＤローアドレスデコーダ）は、ローアドレスをデコードして、メモリセルアレイＭＡのワード線ＷＬの選択を行う。具体的には、ＬＣＤアクセス時（データドライバ出力時）には、ローアドレスデコーダＲＤにはＬＣＤローアドレスＲＡＬが入力される。そしてローアドレスデコーダＲＤは、入力されたＬＣＤローアドレスＲＡＬをデコードして、ワード線を選択する。一方、ＭＰＵ、ＣＰＵ、画像処理コントローラ等のホストによるアクセスであるＭＰＵアクセス時には、ローアドレスデコーダＲＤにはＭＰＵローアドレスＲＡＣが入力される。そしてローアドレスデコーダＲＤは、入力されたＭＰＵローアドレスＲＡＣをデコードして、ワード線を選択する。

カラムアドレスデコーダＣＤ（ＭＰＵカラムアドレスデコーダ）は、カラムアドレスをデコードして、メモリセルアレイのビット線ＢＬの選択を行う。具体的には、ＭＰＵアクセス時に、ＭＰＵカラムドレスＣＡＣをデコードして、ビット線を選択する。

センスアンプブロックＳＡＢはＬＣＤアクセス時（データドライバブロック出力時）に、メモリセルアレイＭＡから読み出された画像データの信号の増幅を行い、画像データをデータドライバブロックに出力する。

ライト／リード回路ＷＲＣ（ＭＰＵライト／リード回路）は、ＭＰＵアクセス時に、メモリセルアレイＭＡのメモリセルのうち、ビット線が選択されたメモリセル（アクセス対象となるメモリセル）に画像データを書き込んだり、画像データを読み出す制御を行う。このライト／リード回路ＷＲＣは、画像データの読み出しのためのセンスアンプを含むことができる。制御回路ＣＣはメモリブロックＭＢ内の各回路ブロックの制御を行う。

そして前述のように図９の切替制御回路ＳＣは、不良セルＤＦＭへのアクセスを冗長セルへのアクセスに切り替えるための切替信号ＪＸ（ＪＸＬ、ＪＸＣ）を、図１１のローアドレスデコーダＲＤに出力する。ローアドレスデコーダＲＤは、ＬＣＤアクセス時又はＭＰＵアクセス時において切替制御回路ＳＣからの切替信号ＪＸがアクティブである場合に、不良セルＤＦＭのワード線ＷＬＭの代わりに、冗長セルのワード線ＷＬＪを選択する。

図１２（Ａ）、図１２（Ｂ）に、ＬＣＤアクセス時、ＭＰＵアクセス時における信号波形例を示す。図１２（Ａ）のＬＣＤアクセス時には、ＬＣＤローアドレスＲＡＬをセットした後、ＬＣＤリード信号である信号ＲＬＩＮＥをＬレベルからＨレベルに立ち上げる。これにより、ＬＣＤのリード動作が行われて、例えば１ライン分（１ワード線分）の画像データＲＤＬがメモリセルアレイＭＡから読み出されて、データドライバブロックに出力される。

図１２（Ｂ）のＭＰＵアクセスの書き込み時には、書き込みデータＷＤ、バンク信号ＢＡＮＫ、ＭＰＵカラムアドレスＣＡＣ及びＭＰＵローアドレスＲＡＣをセットし、リード／ライト切替信号ＲＸＷをＬレベルに保つ。そしてこの状態で、ＭＰＵイネーブル信号ＣＥＮを、ＬレベルからＨレベルに立ち上げることで、画像データＷＤ（例えば２４ビットのデータ）が、メモリセルアレイＭＡに書き込まれる。一方、ＭＰＵアクセスの読み出し時には、リード／ライト切替信号ＲＸＷをＨレベルに保って、書き込み時と同様の動作を行うことで、画像データＲＤがメモリセルアレイＭＡから読み出される。

４．３ メモリのブロック分割
図１３では、表示ドライバのメモリが、複数のメモリブロックＭＢ１、ＭＢ２、ＭＢ３、ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）にブロック分割されている。これらのメモリブロックＭＢ１、ＭＢ２、ＭＢ３、ＭＢ４の各々には、複数のメモリセルと、不良セルをリペアするための冗長セルとが設けられる。

メモリブロックＭＢ１〜ＭＢ４は、ローアドレスデコーダＲＤ１〜ＲＤ４（広義には第１〜第Ｉのローアドレスデコーダ）を含む。また、カラムアドレスデコーダＣＤ１〜ＣＤ４とメモリセルアレイＭＡ１〜ＭＡ４（広義には第１〜第Ｉのメモリセルアレイ）を含む。これらのメモリセルアレイＭＡ１〜ＭＡ４の各々には、複数のメモリセルと、少なくとも１ワード線分の冗長セルとが設けられる。

そして図１３では、メモリブロックＭＢ１〜ＭＢ４（第１〜第Ｉのメモリブロック）のうちのメモリブロックＭＢ２（広義には第Ｋのメモリブロック。１≦Ｋ≦Ｉ）に不良セルＤＦＭが存在している。この不良セルＤＦＭの不良アドレス（ローアドレス）が、図９の情報記憶ブロックＩＳＢにプログラミングされる。

そして図１３では、ＬＣＤアクセス時（ＬＣＤリード時）に、不良セルＤＦＭが存在するメモリブロックＭＢ２のローアドレスデコーダＲＤ２（広義には第Ｋのローアドレスデコーダ）のみならず、ＲＤ２以外のローアドレスデコーダＲＤ１、ＲＤ３、ＲＤ４も、冗長セルのワード線ＷＬＪの選択を行っている。即ち不良アドレスに対応するＬＣＤローアドレスＲＡＬが入力され、切替信号ＪＸがアクティブになると、ローアドレスデコーダＲＤ２のみならず、他のローアドレスデコーダＲＤ１、ＲＤ３、ＲＤ４も、冗長セルのワード線ＷＬＪを選択する。

このようにすれば、不良セルから冗長セルへの切替時に、ブロック分割された全てのメモリブロックＭＢ１〜ＭＢ４において、冗長セルのワード線ＷＬＪが選択されるようになり、冗長セルへの切替処理におけるワード線の選択制御を簡素化できる。

図１４（Ａ）、図１４（Ｂ）は、メモリブロックＭＢ１〜ＭＢ４のＭＰＵアクセス時の動作を説明するための図である。メモリブロックＭＢ１〜ＭＢ４のローアドレスデコーダＲＤ１〜ＲＤ４には、メモリブロックの選択を行うためのバンク信号ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３、ＢＡＮＫ４（広義には第１〜第Ｉのバンク信号。ＢＡＮＫ３、ＢＡＮＫ４は図示を省略）が入力される。

図１４（Ａ）では、ホストアクセス時に、バンク信号ＢＡＮＫ１（広義には第Ｌのバンク信号。１≦Ｌ≦Ｉ）がアクティブになり、メモリブロックＭＢ１（広義には第Ｌのメモリブロック）が選択されている。この場合には、ローアドレスデコーダＲＤ１（第Ｌのローアドレスデコーダ）が、冗長セルのワード線ＷＬＪの選択を行う。即ち不良アドレスに対応するＭＰＵローアドレスＲＡＣが入力され、切替信号ＪＸがアクティブになると、ローアドレスデコーダＲＤ１は、冗長セルのワード線ＷＬＪを選択する。またカラムアドレスデコーダＣＤ１は、ＭＰＵカラムアドレスＣＡＣに対応するビット線ＢＬを選択する。

一方、この時、ローアドレスデコーダＲＤ１以外のローアドレスデコーダＲＤ２、ＲＤ３、ＲＤ４は、メモリセル及び冗長セルのいずれのワード線についての選択も行わない。即ち図１３のＬＣＤアクセス時には、全てのローアドレスデコーダＲＤ１〜ＲＤ４がワード線ＷＬＪの選択を行っていたが、図１４（Ａ）では、バンク信号ＢＡＮＫ１がアクティブとなって選択されたメモリブロックＭＢ１のローアドレスデコーダＲＤ１だけが、ワード線の選択を行う。

図１４（Ｂ）では、ホストアクセス時に、バンク信号ＢＡＮＫ２（第Ｌのバンク信号）がアクティブになり、メモリブロックＭＢ２（第Ｌのメモリブロック）が選択されている。この場合には、ローアドレスデコーダＲＤ２（第Ｌのローアドレスデコーダ）が、冗長セルのワード線ＷＬＪの選択を行う。即ち不良アドレスに対応するＭＰＵローアドレスＲＡＣが入力され、切替信号ＪＸがアクティブになると、ローアドレスデコーダＲＤ２は、冗長セルのワード線ＷＬＪを選択する。またカラムアドレスデコーダＣＤ２は、ＭＰＵカラムアドレスＣＡＣに対応するビット線ＢＬを選択する。

一方、この時、ローアドレスデコーダＲＤ２以外のローアドレスデコーダＲＤ１、ＲＤ３、ＲＤ４は、メモリセル及び冗長セルのいずれのワード線についての選択も行わない。即ち図１４（Ｂ）でも、図１４（Ａ）と同様に、バンク信号ＢＡＮＫ２がアクティブとなって選択されたメモリブロックＭＢ２のローアドレスデコーダＲＤ２だけが、ワード線の選択を行う。

図１４（Ａ）、図１４（Ｂ）の手法によれば、メモリブロックＭＢ２のワード線ＷＬＭに不良セルＤＦＭが存在する場合に、全てのメモリブロックＭＢ１〜ＭＢ４において、ワード線ＷＬＭのメモリセルに書き込まれるべき画像データを、ワード線ＷＬＪの冗長セルに正しく書き込むことが可能になる。即ち図１４（Ａ）のメモリブロックＭＢ１の選択時において、メモリブロックＭＢ２においてもワード線ＷＬＪの冗長セルに画像データを書き込んでしまうと、図１３の手法による読み出し時に、正しくない画像データが書き込まれてしまう。

そしてＭＰＵアクセス時に図１４（Ａ）、図１４（Ｂ）の手法で書き込みを行えば、ＬＣＤアクセス時に図１３に示す手法でワード線の選択を行った場合にも、正しい画像データをメモリブロックＭＢ１〜ＭＢ４から読み出してデータドライバブロックに出力できる。従って、冗長セルへの切替処理におけるワード線の選択制御を簡素化できる。

４．４ 情報記憶ブロック、切替制御回路
図１５、図１６に情報記憶ブロックＩＳＢ、切替制御回路ＳＣの構成例を示す。なお情報記憶ブロックＩＳＢ、切替制御回路ＳＣは図１５、図１６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１５の切替制御回路ＳＣは、第１の一致検出回路ＤＥＴ１と第２の一致検出回路ＤＥＴ２を含む。ここで一致検出回路ＤＥＴ１は、ＬＣＤローアドレスＲＡＬと、情報記憶ブロックＩＳＢからの不良アドレスＤＦＡを受ける。そしてＬＣＤローアドレスＲＡＬと不良アドレスＤＦＡとの一致検出を行い、一致した場合に第１の切替信号ＪＸＬをアクティブにする。

また一致検出回路ＤＥＴ２は、ＭＰＵローアドレスＲＡＣと、情報記憶ブロックＩＳＢからの不良アドレスＤＦＡを受ける。そして、ＭＰＵローアドレスＲＡＣと不良アドレスＤＦＡとの一致検出を行い、一致した場合に第２の切替信号ＪＸＣをアクティブにする。

なお図１５では、ＬＣＤローアドレスＲＡＬ、ＭＰＵローアドレスＲＡＣ、不良アドレスＤＦＡは９ビットになっているが、これらのアドレスのビット数は任意である。

また図１５では、情報記憶ブロックＩＳＢには、冗長セル（冗長セルの切替制御）を使用するか否かを指示する使用指示情報がプログラミングされて記憶される。そして一致検出回路ＤＥＴ１は、情報記憶ブロックＩＳＢに記憶される使用指示情報に対応した指示信号ＵＤを受け、指示信号ＵＤが冗長セルの使用を指示していなかった場合には、切替信号ＪＸＬを非アクティブにする。即ちＬＣＤローアドレスＲＡＬと不良アドレスＤＦＡが一致したか否かに依らず、切替信号ＪＸＬを非アクティブのレベルに固定する。

また一致検出回路ＤＥＴ２は、情報記憶ブロックＩＳＢから指示信号ＵＤを受け、指示信号ＵＤが冗長セルの使用を指示していなかった場合には、切替信号ＪＸＣを非アクティブにする。即ちＭＰＵローアドレスＲＡＣと不良アドレスＤＦＡが一致したか否かに依らず、切替信号ＪＸＣを非アクティブのレベルに固定する。

このような指示信号ＵＤを用いれば、冗長セルへの切替制御を行うか否かについても、例えば集積回路装置の製造時に情報記憶ブロックＩＳＢにプログラミングすることが可能になり、利便性を向上できる。

図１６は、情報記憶ブロックＩＳＢ、切替制御回路ＳＣの詳細な構成例である。情報記憶ブロックＩＳＢは、不良アドレスＤＦＡ０〜ＤＦＡ８の生成用のヒューズ素子ＦＨ０〜ＦＨ８、ＦＬ０〜ＦＬ８を含む。また指示信号ＵＤの生成用のヒューズ素子ＦＵや高抵抗値の抵抗ＲＵを含む。なお情報記憶ブロックＩＳＢは、これらのヒューズ素子以外にもダイオードなどの保護素子を含むことができる。

ヒューズ素子ＦＵが切断（溶断）されると、指示信号ＵＤのノードＮＶが、ＶＤＤレベルであるＨレベルに設定される。これにより一致検出回路ＤＥＴ１、ＤＥＴ２の動作や冗長セルへの切替処理がイネーブルに設定される。一方、ヒューズ素子ＦＵが切断されないと、指示信号ＵＤのノードＮＶが、ＶＳＳレベルであるＬレベルに設定される。これにより一致検出回路ＤＥＴ１、ＤＥＴ２の動作や冗長セルへの切替処理がディスエーブルに設定される。例えば指示信号ＵＤがＬレベルになると、一致検出回路ＤＥＴ１、ＤＥＴ２のＡＮＤ回路ＡＮＡ２、ＡＮＡ４の出力である切替信号ＪＸＬ、ＪＸＣが、一致検出の結果に依らずにＬレベルに固定され、非アクティブに設定される。

ノードＮＶがＨレベルに設定された状態でヒューズ素子ＦＨ０〜ＦＨ８、ＦＬ０〜ＦＬ８の切断、非切断を行うことで、不良アドレスＤＦＡ０〜ＤＦＡ８の信号レベルが設定されて、不良アドレスのプログラミングが行われる。例えばヒューズ素子ＦＨ０〜ＦＨ８を切断すると、不良アドレスＤＦＡ０〜ＤＦＡ８はＬレベルに設定される。一方、ヒューズ素子ＦＬ０〜ＦＬ８を切断すると、不良アドレスＤＦＡ０〜ＤＦＡ８はＨレベルに設定される。

一致検出回路ＤＥＴ１は、トランスファーゲート（広義にはスイッチング素子）Ｔ０Ａ〜Ｔ８Ａ、Ｔ０Ｂ〜Ｔ８ＢやＡＮＤ回路ＡＮＡ１、ＡＮＡ２を含む。トランスファーゲートＴ０Ａ〜Ｔ８Ａは、不良アドレスＤＦＡ０〜ＤＦＡ８の信号がＨレベルである場合にオンになる。一方、トランスファーゲートＴ０Ｂ〜Ｔ８Ｂは、不良アドレスＤＦＡ０〜ＤＦＡ８の信号がＬレベルである場合にオンになる。そしてトランスファーゲートＴ０Ａ〜Ｔ８ＡのソースにはＬＣＤローアドレスＲＡＬ０〜ＲＡＬ８の信号が入力され、トランスファーゲートＴ０Ｂ〜Ｔ８Ｂのソースには、ＬＣＤローアドレスＲＡＬ０〜ＲＡＬ８の反転信号が入力される。

またトランスファーゲートＴ０Ａ、Ｔ０ＢのドレインはノードＮＡＢ０に共通接続され、トランスファーゲートＴ１Ａ、Ｔ１ＢのドレインはノードＮＡＢ１に共通接続され・・・・トランスファーゲートＴ８Ａ、Ｔ８ＢのドレインはノードＮＡＢ８に共通接続される。そしてノードＮＡＢ０〜ＮＡＢ８はＡＮＤ回路ＡＮＡ１の入力に接続され、ＡＮＡ１の出力はＡＮＤ回路ＡＮＡ２の入力に接続され、ＡＮＡ２はＬＣＤアクセス用の切替信号ＪＸＬを出力する。

一致検出回路ＤＥＴ２は、トランスファーゲートＴ０Ｃ〜Ｔ８Ｃ、Ｔ０Ｄ〜Ｔ８ＤやＡＮＤ回路ＡＮＡ３、ＡＮＡ４を含む。トランスファーゲートＴ０Ｃ〜Ｔ８Ｃは、不良アドレスＤＦＡ０〜ＤＦＡ８の信号がＨレベルである場合にオンになる。一方、トランスファーゲートＴ０Ｂ〜Ｔ８Ｂは、不良アドレスＤＦＡ０〜ＤＦＡ８の信号がＬレベルである場合にオンになる。そしてトランスファーゲートＴ０Ｃ〜Ｔ８ＣのソースにはＭＰＵローアドレスＲＡＣ０〜ＲＡＣ８の信号が入力され、トランスファーゲートＴ０Ｄ〜Ｔ８Ｄのソースには、ＭＰＵローアドレスＲＡＣ０〜ＲＡＣ８の反転信号が入力される。トランスファーゲートＴ０Ｃ、Ｔ０ＤのドレインはノードＮＣＤ０に共通接続され、トランスファーゲートＴ１Ｃ、Ｔ１ＤのドレインはノードＮＣＤ１に共通接続され・・・・トランスファーゲートＴ８Ｃ、Ｔ８ＤのドレインはノードＮＣＤ８に共通接続される。そしてノードＮＣＤ０〜ＮＣＤ８はＡＮＤ回路ＡＮＡ３の入力に接続され、ＡＮＡ３の出力はＡＮＤ回路ＡＮＡ４の入力に接続され、ＡＮＡ４はＭＰＵアクセス用の切替信号ＪＸＣを出力する。

例えば情報記憶ブロックＩＳＢにプログラミングされた不良アドレスＤＦＡ０〜ＤＦＡ８が（１０１１１１１１０）＝（ＨＬＨＨＨＨＨＨＬ）であったとする。これはヒューズ素子ＦＬ０、ＦＨ１、ＦＬ２〜ＦＬ７、ＦＨ８を切断することで実現される。

このように不良アドレスがＤＦＡ０〜ＤＦＡ８＝（ＨＬＨＨＨＨＨＨＬ）である場合には、一致検出回路ＤＥＴ１ではトランスファーゲートＴ０Ａ、Ｔ１Ｂ、Ｔ２Ａ〜Ｔ７Ａ、Ｔ８Ｂがオンになる。従って、ＬＣＤローアドレスがＲＡＬ０〜ＲＡＬ８＝（ＨＬＨＨＨＨＨＨＬ）であり、不良アドレスＤＦＡ０〜ＤＦＡ８と一致すると、ノードＮＡＢ０〜ＮＡＢ８がＨレベルになる。これによりＡＮＤ回路ＡＮＡ１の出力ノードＮＡＢがＨレベルになり、指示信号ＵＤがＨレベルである場合には切替信号ＪＸＬがＨレベル（アクティブ）になる。

また不良アドレスがＤＦＡ０〜ＤＦＡ８＝（ＨＬＨＨＨＨＨＨＬ）である場合に、一致検出回路ＤＥＴ２ではトランスファーゲートＴ０Ｃ、Ｔ１Ｄ、Ｔ２Ｃ〜Ｔ７Ｃ、Ｔ８Ｄがオンになる。従って、ＭＰＵローアドレスがＲＡＣ０〜ＲＡＣ８＝（ＨＬＨＨＨＨＨＨＬ）であり、不良アドレスＤＦＡ０〜ＤＦＡ８と一致すると、ノードＮＣＤ０〜ＮＣＤ８がＨレベルになる。これによりＡＮＤ回路ＡＮＡ３の出力ノードＮＣＤがＨレベルになり、指示信号ＵＤがＨレベルである場合には切替信号ＪＸＣがＨレベル（アクティブ）になる。

４．５ ローアドレスデコーダ
図１７に、図１１のローアドレスデコーダＲＤの構成例を示す。ローアドレスデコーダＲＤは、ＬＣＤプリローデコーダＰＲＬ、ＭＰＵプリローデコーダＰＲＣ、ローデコーダＲＤＥＣを含む。またＮＡＮＤ回路ＮＡＢ１、ＮＡＢ２、ＮＯＲ回路ＮＯＢ１、インバータ回路ＩＮＶＢ１、ＩＮＶＢ２、ＩＮＶＢ３、ＩＮＶＢ４、ＩＮＶＢ５などを含む。

ＬＣＤプリローデコーダＰＲＬは、ＬＣＤローアドレスＲＡＬを受け、プリデコード処理を行い、プリデコード信号ＰＤＬをローデコーダＲＤＥＣに出力する。ＭＰＵプリローデコーダＰＲＣは、ＭＰＵローアドレスＲＡＣを受け、プリデコード処理を行い、プリデコード信号ＰＤＣをローデコーダＲＤＥＣに出力する。ローデコーダＲＤＥＣは、プリデコード信号ＰＤＬ、ＰＤＣと切替信号ＪＸＬＣを受け、デコード処理を行い、通常のメモリセルのワード線ＷＬ１〜ＷＬＰ（第１〜第Ｐのワード線）と冗長セルのワード線ＷＬＪの選択を行う。

ＬＣＤアクセス時において、ＬＣＤアクセス用の第１の切替信号ＪＸＬがアクティブ（Ｈレベル）になると、ＬＣＤプリローデコーダＰＲＬのプリデコード処理がディスエーブルに設定される。また切替信号ＪＸＬがアクティブになると、ローデコーダＲＤＥＣに入力される切替信号ＪＸＬＣがアクティブになる。そして、このようにＬＣＤプリローデコーダＰＲＬのプリデコード処理がディスエーブルに設定されると共に切替信号ＪＸＬＣがアクティブになると、ローデコーダＲＤＥＣは冗長セルのワード線ＷＬＪを選択する。これにより、図１３で説明したＬＣＤアクセス時のワード線選択手法が実現される。

ＭＰＵアクセス時において、ＭＰＵアクセス用の第２の切替信号ＪＸＣがアクティブ（Ｈレベル）になると共にメモリブロック選択用のバンク信号ＢＡＮＫがアクティブ（Ｈレベル）の時には、ＭＰＵプリローデコーダＰＲＣのプリデコード処理がディスエーブルに設定される。またバンク信号ＢＡＮＫが非アクティブ（Ｌレベル）の時にも、ＭＰＵプリローデコーダＰＲＣのプリデコード処理がディスエーブルに設定される。また切替信号ＪＸＣ及びバンク信号ＢＡＮＫがアクティブになると、ローデコーダＲＤＥＣに入力される切替信号ＪＸＬＣがアクティブになる。そして、このようにＭＰＵプリローデコーダＰＲＣのプリデコード処理がディスエーブルに設定されると共に切替信号ＪＸＬＣがアクティブになると、ローデコーダＲＤＥＣは冗長セルのワード線ＷＬＪを選択する。これにより、図１４（Ａ）、図１４（Ｂ）で説明したＭＰＵアクセス時のワード線選択手法が実現される。

５．グローバル配線手法
集積回路装置のＤ２方向での幅を小さくするためには、Ｄ１方向に沿って配置される回路ブロック間の信号線、電源線を、効率良く配線する必要がある。このため、グローバル配線手法により回路ブロック間の信号線や電源線を配線することが望ましい。

具体的にはこのグローバル配線手法では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層（例えば第１〜第４のアルミ配線層ＡＬＡ、ＡＬＢ、ＡＬＣ、ＡＬＤ）で形成されるローカル線が配線される。一方、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのうちの隣接しない回路ブロック間では、第Ｉの層以上の配線層（例えば第５のアルミ配線層ＡＬＥ）で形成されるグローバル線が、隣接しない回路ブロックの間に介在する回路ブロック上をＤ１方向に沿って配線される。

図１８にグローバル線の配線例を示す。図１８では、ロジック回路ブロックＬＢからのドライバ制御信号をデータドライバブロックＤＢ１〜ＤＢ３に供給するためのドライバ用グローバル線ＧＬＤが、バッファ回路ＢＦ１〜ＢＦ３、ローアドレスデコーダＲＤ１〜ＲＤ３上に配線される。即ちトップメタルである第５のアルミ配線層ＡＬＥで形成されるドライバ用グローバル線ＧＬＤが、ロジック回路ブロックＬＢからバッファ回路ＢＦ１〜ＢＦ３及びローアドレスデコーダＲＤ１〜ＲＤ３上を、Ｄ１方向に沿ってほぼ一直線に配線される。そしてこれらのドライバ用グローバル線ＧＬＤにより供給されるドライバ制御信号が、バッファ回路ＢＦ１〜ＢＦ３にてバッファリングされて、バッファ回路ＢＦ１〜ＢＦ３のＤ２方向側に配置されるデータドライバＤＲ１〜ＤＲ３に入力される。

また図１８では、ロジック回路ブロックＬＢからの少なくともライトデータ信号（或いは、アドレス信号、メモリ制御信号）をメモリブロックＭＢ１〜ＭＢ３に供給するためのメモリ用グローバル線ＧＬＭが、Ｄ１方向に沿って配線される。即ち第５のアルミ配線層ＡＬＥで形成されるメモリ用グローバル線ＧＬＭが、ロジック回路ブロックＬＢからＤ１方向に沿って配線される。

より具体的には図１８では、メモリブロックＭＢ１〜ＭＢ３に対応してリピータブロックＲＰ１〜ＲＰ３が配置される。これらのリピータブロックＲＰ１〜ＲＰ３は、ロジック回路ブロックＬＢからの少なくともライトデータ信号（或いはアドレス信号、メモリ制御信号）をバッファリングしてメモリブロックＭＢ１〜ＭＢ３に対して出力するバッファを含む。そして図１８に示すように、メモリブロックＭＢ１〜ＭＢ３とリピータブロックＲＰ１〜ＲＰ３は、Ｄ１方向に沿って隣接配置される。

例えばロジック回路ブロックＬＢからのライトデータ信号、アドレス信号、メモリ制御信号を、メモリ用グローバル線ＧＬＭを用いてメモリブロックＭＢ１〜ＭＢ３に供給する場合に、これらの信号をバッファリングしないと、信号の立ち上がり波形や立ち下がり波形が鈍る。この結果、メモリブロックＭＢ１〜ＭＢ３へのデータの書き込み時間が長くなったり、書き込みエラーが生じるおそれがある。

この点、図１８のようなリピータブロックＲＰ１〜ＲＰ３を各メモリブロックＭＢ１〜ＭＢ３の例えばＤ１方向側に隣接して配置すれば、これらのライトデータ信号、アドレス信号、メモリ制御信号がリピータブロックＲＰ１〜ＲＰ３によりバッファリングされて各メモリブロックＭＢ１〜ＭＢ３に入力されるようになる。この結果、信号の立ち上がり波形や立ち下がり波形が鈍るのを低減でき、メモリブロックＭＢ１〜ＭＢ３への適正なデータ書き込みを実現できる。

また図１８では集積回路装置が、階調電圧を生成する階調電圧生成回路ブロックＧＢを含む。そして階調電圧生成回路ブロックＧＢからの階調電圧をデータドライバブロックＤＢ１〜ＤＢ３に供給するための階調用グローバル線ＧＬＧが、Ｄ１方向に沿って配線される。即ち第５のアルミ配線層ＡＬＥで形成される階調用グローバル線ＧＬＧが、階調電圧生成回路ブロックＧＢからＤ１方向に沿って配線される。そして、階調用グローバル線ＧＬＧからの階調電圧をデータドライバＤＲ１〜ＤＲ３に供給するための階調電圧供給線ＧＳＬ１〜ＧＳＬ３が、各データドライバＤＲ１〜ＤＲ３においてＤ２方向に沿って配線される。

そして更に図１８では、メモリ用グローバル線ＧＬＭが、階調用グローバル線ＧＬＧとドライバ用グローバル線ＧＬＤの間にＤ１方向に沿って配線される。

即ち図１８では、バッファ回路ＢＦ１〜ＢＦ３とローアドレスデコーダＲＤ１〜ＲＤ３がＤ１方向に沿って配置される。そしてロジック回路ブロックＬＢから、これらのバッファ回路ＢＦ１〜ＢＦ３、ローアドレスデコーダＲＤ１〜ＲＤ３上を通って、ドライバ用グローバル線ＧＬＤをＤ１方向に沿って配線することで、配線効率を大幅に向上できる。

また、データドライバＤＲ１〜ＤＲ３に対しては、階調電圧生成回路ブロックＧＢからの階調電圧を供給する必要があり、このために、階調用グローバル線ＧＬＧがＤ１方向に沿って配線される。

一方、ローアドレスデコーダＲＤ１〜ＲＤ３に対しては、メモリ用グローバル線ＧＬＭによりアドレス信号、メモリ制御信号等が供給される。従って、メモリ用グローバル線ＧＬＭは、ローアドレスデコーダＲＤ１〜ＲＤ３の近くに配線することが望ましい。

この点、図１８では、メモリ用グローバル線ＧＬＭが、階調用グローバル線ＧＬＧとドライバ用グローバル線ＧＬＤの間に配線される。従って、メモリ用グローバル線ＧＬＭからのアドレス信号、メモリ制御信号等を、ローアドレスデコーダＲＤ１〜ＲＤ３にショートパスで供給することができる。また階調用グローバル線ＧＬＧは、このメモリ用グローバル線ＧＬＭの上側にＤ１方向に沿ってほぼ一直線に配線できる。従って、１つの層のアルミ配線層ＡＬＥを用いて、グローバル線ＧＬＧ、ＧＬＭ、ＧＬＤを交差することなく配線できるようになり、配線効率を向上できる。

また図１８では、階調用転送線ＧＴＬが、グローバル線によりデータドライバブロックＤＢ１〜ＤＢ３上をＤ１方向に沿って配線される。この場合、階調用転送線ＧＴＬでは階調調整データが時分割に転送される。従って、パラレルの転送線により１回で階調調整データを転送する手法に比べて、グローバル線である階調用転送線ＧＴＬの本数を少なくできる。従って、ドライバ用、メモリ用、階調用のグローバル線ＧＬＤ、ＧＬＭ、ＧＬＧの本数が多くなりグローバル線の配線に余裕がない場合にも、これに対処できる。従って、階調用転送線ＧＴＬの本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまう事態を防止でき、集積回路装置の小面積化を図れる。

なお図１８では、電源用転送線ＰＴＬが、グローバル線によりデータドライバブロックＤＢ１〜ＤＢ３上をＤ１方向に沿って配線される。そしてロジック回路ブロックＬＢは、電源調整データを電源用転送線ＰＴＬを介して時分割で電源回路ブロックＰＢに転送している。

６．ブロック分割
図１９（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が８ビットであり、ＰＤＢ＝２４ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×２４ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×２４ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×２４ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。

そして図１９（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した４個のドライバマクロセルＤＭＣ１、ＤＭＣ２、ＤＭＣ３、ＤＭＣ４がＤ１方向に沿って配置される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×２４）／４ビット分の画像データを記憶する。

７． １水平走査期間での複数回読み出し
図１９（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分（Ｒ、Ｇ、Ｂを３本とすると、６０×３＝１８０本）のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。

このような問題を解決するためには、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用することが望ましい。

例えば図２０ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図２１のデータドライバＤＲａ、ＤＲｂのラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてデータドライバＤＲａ、ＤＲｂのマルチプレクサが、ラッチされた画像データの多重化を行い、ＤＲａ、ＤＲｂのＤ／Ａ変換器が、多重化後の画像データのＤ／Ａ変換を行う。そしてデータドライバＤＲａ、ＤＲｂの出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すように出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。

なお図２０では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図２０では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。

図２０の手法によれば、図２１に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図２０では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図２１のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。

また図１９（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。

さて図２１において、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂを含む。また各データドライバＤＲａ、ＤＲｂは、複数のドライバセルを含む。

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図２０のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すように出力する。

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図２０のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すように出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。

図２１のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）すれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図２１ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

また図２１では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルを含む。そして図２１において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図２０で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図２１の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶドライバセルの個数Ｑは、Ｑ＝ＨＰＮＳ／（ＤＢＮ×ＩＮ×ＮＤＭ）と表すことができる。図２１の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＤＢＮ＝４、ＩＮ＝２、ＮＤＭ＝３であるため、Ｑ＝７２０／（４×２×３）＝３０個になる。例えば多重化数が増えてＮＤＭ＝６になると、Ｑ＝７２０／（４×２×６）＝１５個になる。

またドライバセルのＤ２方向での幅（ピッチ）をＷＤとし、データドライバブロックが含む周辺回路部分（バッファ回路、配線領域等）のＤ２方向での幅をＷＰＣＢとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。

また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図２１の場合には、ＨＰＮ＝２４０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×２４）／（４×２）＝７２０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮＳ×ＰＤＢ）／（ＭＢＮ×ＲＮ×ＮＤＭ）と表すことができる。図２１の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２、ＮＤＭ＝３であるため、Ｐ＝（７２０×２４）／（４×２×３）＝７２０個になる。

またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。

８．複数回読み出しに対応した冗長セルの配置
図２０のように１水平走査期間において画像データをＲＮ回（ＲＮ≧２）読み出す手法を採用した場合には、メモリブロックには、少なくともＲＮ本のワード線分の冗長セルを設けることが望ましい。

例えば図２２（Ａ）、図２２（Ｂ）では、表示ドライバのメモリが複数のメモリブロックＭＢ１、ＭＢ２、ＭＢ３、ＭＢ４にブロック分割されている。これらのメモリブロックＭＢ１、ＭＢ２、ＭＢ３、ＭＢ４の各々には、複数のメモリセルと、少なくとも２本（広義にはＲＮ本）のワード線分（ＷＬＪａ、ＷＬＪｂ）の冗長セルが設けられる。

そして図２２（Ａ）のＬＣＤアクセスにおける１水平走査期間の１回目の読み出し時（図２０のＡ１）においては、ワード線ＷＬＭａが選択されている。この場合、図２２（Ａ）では、メモリブロックＭＢ１〜ＭＢ４のうちのメモリブロックＭＢ２のワード線ＷＬＭａに不良セルＤＦＭが存在しており、この不良セルＤＦＭの不良アドレスは、情報記憶ブロックＩＳＢにプログラミングされている。

従って、不良セルＤＦＭのワード線ＷＬＭａに対応するＬＣＤローアドレスＲＡＬが入力され、切替信号ＪＸがアクティブになると、ローアドレスデコーダＲＤ１〜ＲＤ４は、ワード線ＷＬＭａを選択する代わりに、冗長セルのワード線ＷＬＪａを選択することになる。

一方、図２２（Ｂ）のＬＣＤアクセスにおける１水平走査期間の２回目の読み出し時（図２０のＡ２）においては、ワード線ＷＬＭｂ（例えばＷＬＭａの隣のワード線）が選択されている。この場合にも本実施形態では切替信号ＪＸがアクティブになる。従って、ローアドレスデコーダＲＤ１〜ＲＤ４は、ワード線ＷＬＭｂを選択する代わりに、冗長セルのワード線ＷＬＪｂを選択することになる。

このように、メモリブロックに複数本（ＲＮ本）のワード線分の冗長セルを設ければ、１水平期間に画像データを複数回読み出す手法を採用した場合にも、不良セルから冗長セルへの切替制御を適正に実現できるようになる。なお図２２（Ａ）、図２２（Ｂ）は、ＲＮ＝２の場合を例に説明したが、ＲＮ≧３の場合にも図２２（Ａ）、図２２（Ｂ）と同様の手法により、不良セルから冗長セルへの切替制御を実現できる。

９．電子機器
図２３（Ａ）、図２３（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２３（Ａ）、図２３（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２３（Ａ）、図２３（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２３（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図２３（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２３（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のアドレス、第２のアドレス、表示パネルアクセス、ホストアクセス、第１のインターフェース領域、第２のインターフェース領域等）と共に記載された用語（ローアドレス、カラムアドレス、ＬＣＤアクセス、ＭＰＵアクセス、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。

また例えば図９〜図１７等で説明した冗長セルへの切替手法は、図２〜図４（Ａ）等で説明した構成の集積回路装置のみならず、他の配置構成の集積回路装置にも適用できる。例えば図４（Ｂ）の配置構成の集積回路装置にも適用できる。また本実施形態では、第１のアドレスがローアドレスであり、第２のアドレスがカラムアドレスである場合について説明したが、本発明はこれに限定されない。例えば第１、第２のアドレスは、ローアドレス、カラムアドレスと実質的に同じ機能を有するアドレスであってもよい。

集積回路装置の回路構成例。 集積回路装置の配置構成例。 図３（Ａ）、図３（Ｂ）は集積回路装置の平面レイアウト例。 図４（Ａ）、図４（Ｂ）は集積回路装置の断面図の例。 図５（Ａ）、図５（Ｂ）は情報記憶ブロックの配置手法の説明図。 図６（Ａ）、図６（Ｂ）は情報記憶ブロックの配置手法の説明図。 発振回路ブロックの構成例。 電源回路の構成例。 情報記憶ブロック、切替制御回路を含む集積回路装置の構成例。 図１０（Ａ）、図１０（Ｂ）は図９の集積回路装置の動作の説明図。 メモリブロックの構成例。 図１２（Ａ）、図１２（Ｂ）はＬＣＤアクセス、ＭＰＵアクセスの信号波形例。 ＬＣＤアクセス時のワード線選択手法の説明図。 図１４（Ａ）、図１４（Ｂ）はＭＰＵアクセス時のワード線選択手法の説明図。 切替制御回路、情報記憶ブロックの構成例。 切替制御回路、情報記憶ブロックの詳細な構成例。 ローアドレスデコーダの構成例。 グローバル配線手法の説明図。 図１９（Ａ）、図１９（Ｂ）はメモリやデータドライバのブロック分割手法の説明図。 １水平走査期間に画像データを複数回読み出す手法の説明図。 データドライバ、ドライバセルの配置例。 図２２（Ａ）、図２２（Ｂ）は複数本のワード線分の冗長セルを設ける手法の説明図。 図２３（Ａ）、図２３（Ｂ）は電子機器の構成例。

符号の説明

ＤＢ データドライバブロック、ＭＢ メモリブロック、ＳＣ 切替制御回路、
ＩＳＢ 情報記憶ブロック、ＭＡ メモリセルアレイ、ＲＤ ローアドレスデコーダ、
ＣＤ カラムアドレスデコーダ、ＷＬＭａ、ＷＬＪ ワード線、ＢＬ ビット線、
ＤＥＴ１、ＤＥＴ２ 一致検出回路、ＣＢ１〜ＣＢＮ 第１〜第Ｎの回路ブロック、
ＬＢ ロジック回路ブロック、ＳＢ１、ＳＢ２ 走査ドライバブロック、
ＯＳＣ 発振回路ブロック、
１０ 集積回路装置、１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域、２０ メモリ、
２２ メモリセルアレイ、２４ ローアドレスデコーダ、
２６ カラムアドレスデコーダ、２８ ライト／リード回路、
３１ １次昇圧回路、３２ ２次昇圧回路、３３ ３次昇圧回路、３４ ４次昇圧回路、
３５ レギュレータ、３６ ＶＣＯＭ生成回路、３７ 制御レジスタ、
３８ 電源レジスタ部、３９ アドレスデコーダ、４０ ロジック回路、
４１ 基準電圧生成回路、４２ 制御回路、４４ 表示タイミング制御回路、
４６ ホストインターフェース回路、４８ ＲＧＢインターフェース回路、
５０ データドライバ、７０ 走査ドライバ、９０ 電源回路、
１１０ 階調電圧生成回路、４００ 表示パネル、４１０ ホストデバイス、
４２０ 画像処理コントローラ

Claims (17)

1. 集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
   集積回路装置の回路ブロックの初期調整を行うための初期調整情報がプログラミングされて記憶される情報記憶ブロックとを含み、
   前記第１〜第Ｎの回路ブロックは、
   データ線を駆動するための少なくとも１つのデータドライバブロックと、
   前記データドライバブロックの制御を行うロジック回路ブロックとを含み、
   前記ロジック回路ブロックは、前記データドライバブロックと前記情報記憶ブロックの間に配置されることを特徴とする集積回路装置。
2. 請求項１において、
   前記情報記憶ブロックは、前記ロジック回路ブロックに隣接して配置されることを特徴とする集積回路装置。
3. 集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
   集積回路装置の回路ブロックの初期調整を行うための初期調整情報がプログラミングされて記憶される情報記憶ブロックとを含み、
   前記第１〜第Ｎの回路ブロックは、
   データ線を駆動するための少なくとも１つのデータドライバブロックと、
   前記データドライバブロックの制御を行うロジック回路ブロックとを含み、
   前記情報記憶ブロックは、前記ロジック回路ブロックに対して前記第１の方向に沿って隣接して配置されることを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第１〜第Ｎの回路ブロックは、
   走査線を駆動するための少なくとも１つの走査ドライバブロックを含み、
   前記第２の方向の反対方向を第４の方向とした場合に、前記情報記憶ブロックは、前記走査ドライバブロックの前記第４の方向側に配置されることを特徴とする集積回路装置。
5. 請求項４において、
   集積回路装置のクロックを生成するための発振回路ブロックを含み、
   前記情報記憶ブロックには、前記発振回路ブロックの発振周波数の調整情報が前記初期調整情報としてプログラミングされて記憶され、
   前記走査ドライバブロックと前記情報記憶ブロックの間に、前記発振回路ブロックが配置されることを特徴とする集積回路装置。
6. 請求項１乃至５のいずれかにおいて、
   前記情報記憶ブロックには、
   第１〜第ｍ（ｍは２以上の整数）の初期調整情報がプログラミングされて記憶される第１〜第ｍの記憶ブロックが配置されることを特徴とする集積回路装置。
7. 請求項６において、
   前記情報記憶ブロックには、
   メモリブロックの不良セルのアドレスが前記初期調整情報としてプログラミングされて記憶される第１の記憶ブロックと、発振回路ブロックの発振周波数の調整情報が前記初期調整情報としてプログラミングされて記憶される第２の記憶ブロックと、基準電圧生成回路により生成される基準電圧の調整情報が前記初期調整情報としてプログラミングされて記憶される第３の記憶ブロックの少なくとも２つが配置されることを特徴とする集積回路装置。
8. 請求項１乃至７のいずれかにおいて、
   前記第１〜第Ｎの回路ブロックは、
   複数のメモリセルと、不良セルをリペアするための冗長セルとを有し、前記データドライバブロックに供給される画像データを記憶する少なくとも１つのメモリブロックを含み、
   前記情報記憶ブロックには、前記メモリブロックの不良セルのアドレスが前記初期調整情報としてプログラミングされて記憶されることを特徴とする集積回路装置。
9. 請求項８において、
   不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行う切替制御回路を含み、
   前記切替制御回路は、自動配置・配線により前記ロジック回路ブロックに形成されることを特徴とする集積回路装置。
10. 請求項８又は９において、
    不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行う切替制御回路を含み、
    前記情報記憶ブロックでは、
    不良セルのローアドレスとカラムアドレスのうちローアドレスが、前記不良アドレスとして記憶され、
    前記切替制御回路は、
    表示パネルの表示動作のためのアクセスである表示パネルアクセス時には、表示パネルアクセスのローアドレスと、前記情報記憶ブロックに記憶される前記不良アドレスとを比較し、ホストからの前記メモリブロックへのアクセスであるホストアクセス時には、ホストアクセスのローアドレスとカラムアドレスのうちのローアドレスと、前記情報記憶ブロックに記憶される前記不良アドレスとを比較して、不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行うことを特徴とする集積回路装置。
11. 請求項１０において、
    前記メモリブロックは、
    複数のメモリセルと冗長セルとが配置されるメモリセルアレイと、
    ローアドレスをデコードして、前記メモリセルアレイのワード線の選択を行うローアドレスデコーダと、
    カラムアドレスをデコードして、前記メモリセルアレイのビット線の選択を行うカラムアドレスデコーダとを含むことを特徴とする集積回路装置。
12. 請求項１１において、
    表示パネルアクセス時には、前記ローアドレスデコーダには表示パネルアクセスのローアドレスが入力され、
    ホストアクセス時には、前記ローアドレスデコーダにはホストアクセスのローアドレスが入力され、前記カラムアドレスデコーダにはホストアクセスのカラムアドレスが入力されることを特徴とする集積回路装置。
13. 請求項１１又は１２において、
    前記切替制御回路は、
    不良セルへのアクセスを冗長セルへのアクセスに切り替えるための切替信号を前記ローアドレスデコーダに出力し、
    前記ローアドレスデコーダは、表示パネルアクセス時又はホストアクセス時において前記切替制御回路からの前記切替信号がアクティブである場合に、冗長セルのワード線を選択することを特徴とする集積回路装置。
14. 請求項８乃至１３において、
    前記データドライバブロックと前記メモリブロックは、前記第１の方向において隣接して配置されることを特徴とする集積回路装置。
15. 請求項８乃至１４のいずれかにおいて、
    前記メモリブロックから前記データドライバブロックに対して、前記メモリブロックに記憶される画像データが１水平走査期間においてＲＮ回（ＲＮ≧２）読み出され、
    前記メモリブロックには、少なくともＲＮ本のワード線分の冗長セルが設けられていることを特徴とする集積回路装置。
16. 請求項１乃至１５のいずれかにおいて、
    前記情報記憶ブロックはヒューズブロックであることを特徴とする集積回路装置。
17. 請求項１乃至１６のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動される表示パネルと、
    を含むことを特徴とする電子機器。

Images