JP4271270B2 - データ記憶装置、データ記憶装置の制御装置とその方法および画像生成装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、たとえば3次元コンピュータグラフィックスシステムにおいて回転、移動および拡大/縮小などの座標変換を頻繁に行って立体モデルを表示する際に、その表示画像の生成を好適に行えるようにデータを記憶する記憶装置、その記憶装置の制御装置と制御方法、および、そのような表示画像の生成を適切に行う画像生成装置に関する。
【0002】
【従来の技術】
コンピュータグラフィックスシステムは、計算機とグラフィックス周辺装置により、画像や映像を作成して表示するシステムであり、機械、電気、建築などにおける設計支援のためのCADシステム、化学、航空、制御などにおける反応や応答のシミュレーション、教育、芸術、ビデオゲームなど、多くの分野において広く活用されている。
【0003】
このようなコンピュータグラフィックスシステムの中には、主として計算機の数値計算能力を活用して立体的な画像を作成する3次元画像生成装置を具えたシステム(以後、3次元グラフィックスシステムと言う。)がある。
この3次元グラフィックスシステムは、計算機中の立体モデルに対して、回転、移動、拡大/縮小という座標変換を頻繁に行って表示画像を生成し、表示するシステムであり、2次元グラフィックスシステムに比べ、座標変換、透視変換、陰影処理、および隠線/隠面消去処理などの高度な処理を必要とする。
【0004】
これまでの3次元グラフィックスシステムでは、表示解像度に応じた容量の、カラー値を格納するバッファ(以後、フレームバッファと言う。)と、奥行情報(以後、Z値と言う。)を格納するバッファ(以後、Zバッファと言う。)を具え、これらのバッファに記憶されている画素ごとのデータに対して所望の演算を行う画素演算処理を行うことにより、このような高度な処理を行っている。このフレームバッファおよびZバッファは、完全に物理的に分離されたメモリで構成されており、それぞれのデータも分離して格納される。また、必要とされる容量も、要求されるカラー値のビット長、Z値のビット長の違いに応じて異なっている。
【0005】
このような、これまでの3次元グラフィックスシステムの3次元画像生成装置の具体的構成を図4に示す。
図4に示すように、3次元画像生成装置9は、画素データの書き込みに応じてメモリ制御を行うメモリ制御回路91と、カラー値が記憶されたメモリA(フレームバッファ)92とZ値が記憶されたメモリB(Zバッファ)93とを有する。
また、メモリ制御回路91は、FB制御回路911とZB制御回路915とを有する。
【0006】
FB制御回路911は、コントロール線90aを介して入力されるリクエスト信号Reqに応じてフレームバッファ92の制御信号を発生するFB制御部912と、アドレス線90bを介して入力される描画の論理アドレスXYaddをフレームバッファ92の物理アドレスへ変換するFA変換部913と、データ線90cを介して入力されるカラー値Cdatとデータ線90gを介して入力される既にフレームバッファ92に記憶されているカラー値FBdatとの演算を行うC値演算部914とを有する。
FB制御部912から出力される制御信号FBctlはコントロール線90eを介して、FA変換部913から出力されるアドレスFBaddはアドレス線90fを介して、C値演算部における演算結果のデータFBdatはデータ線90gを介して、それぞれフレームバッファ92に入力される。
【0007】
ZB制御回路915は、コントロール線90aを介して入力されるリクエスト信号Reqに応じてZバッファ93の制御信号を発生するZB制御部916と、アドレス線90bを介して入力される描画の論理アドレスXYaddをZバッファ93の物理アドレスへ変換するZA変換部917と、データ線90dを介して入力されるZ値Zdatと、データ線90jを介して入力される既にZバッファ93に記憶されているZ値ZBdatとを比較するZ値比較部918とを有する。
ZB制御部916から出力される制御信号ZBctlはコントロール線90hを介して、ZA変換部917から出力されるアドレスZBaddはアドレス線90iを介して、Z値比較部918における比較結果のデータZBdatはデータ線90jを介して、それぞれZバッファ93に入力される。また、Z値比較部918における比較結果のデータZBdatは、FB制御回路911にも入力され、C値演算部914における演算に供される。
【0008】
【発明が解決しようとする課題】
ところで、図4に示したようにメモリ制御回路とフレームバッファおよびZバッファが接続されている従来の3次元画像生成装置9では、フレームバッファとZバッファの取り得る構成が予め決められており、構成の自由度が低いという問題がある。
また、バッファの取り得る容量は、それぞれのメモリの容量で制限されてしまうため、たとえば図4に斜線部で示すように、メモリBにメモリAよりも大きな空き容量が有ったとしても、これを大きな容量の必要なフレームバッファとして使用することはできなかった。その結果、メモリ容量を有効に使用することができない場合があり、メモリA、メモリBの使用効率が良いとは言い難かった。
【0009】
これらの問題を解決するために、フレームバッファおよびZバッファを構成するメモリの単位を細かくして、必要に応じてコンフィギュレーションを変更する手法が取られる場合がある。
具体的な例を図5を参照して説明する。
図5(A)〜(C)は、メモリAおよびメモリBを4Mbitのメモリ8個で構成する場合の、フレームバッファおよびZバッファの構成を説明するための図であり、実線部がフレームバッファとして、点線部がZバッファとしてコンフィギュレーションされたことを示す。すなわち、図5(A)は、フレームバッファに要求される容量(FB)とZバッファに要求される容量(ZB)が1:1の場合、図5(B)は、FB:ZB=5:3の場合、図5(C)はFB:ZB=3:1の場合の効率良いメモリA、メモリBのコンフィギュレーション例を示している。
【0010】
しかし、いずれの構成も、メモリの最小単位が4Mbitで制限されているため、たとえば、FB:ZB=2:1、FB:ZB=3:2と言うようなコンフィギュレーションを効率良く構成することはできない。つまり、N個のメモリで構成されるバッファが取り得るコンフィギュレーションは、たかだかN通りに制限されてしまうのである。
また、このような手法を実現するためには、N個のメモリ各々に対し、制御の主体がFB制御回路なのかZB制御回路なのかを設定する必要があり、制御が複雑になり回路規模が大きくなるという問題も生じる。
すなわち、このような手法を用いたとしても、メモリの最小単位は現実にはあまり小さくはとれないために画像データに応じて好適なコンフィギュレーションを適宜構成することはできず、また、制御が複雑になり回路規模が大きくなるという問題も生じるため、あまり得策ではなかった。
【0011】
したがって、本発明の目的は、たとえばフレームバッファとZバッファのような複数種類の記憶手段を、記録対象のデータに応じてその容量が任意の比率となるように構成することができ、これにより具備されたメモリ空間を効率よく使用することができるデータ記憶装置を提供することにある。
また本発明の他の目的は、具備されたメモリに対して、記録対象のデータに応じて、複数種類の記憶手段を任意の容量比率で設定することができ、これによりそのメモリを効率よく使用することができる記憶装置の制御装置およびその方法を提供することにある。
さらに本発明の目的は、そのような記憶装置を有効に使用することにより、種々の解像度の画像データに対して所望の画像変換処理を好適に行い、所望の画像データを生成することができる画像生成装置を提供することにある。
【0012】
【課題を解決するための手段】
前記課題を解決するために、記憶手段を構成する複数のメモリについて、記憶するデータの種類を固定せずに、各データを各メモリに等しいデータ量ずつ格納するようにした。そしてこれにより、複数のメモリの使用量を同じにし、メモリ容量を最大限に使用して複数種類の記憶手段を構成できるようにした。
また、その時に、異なる種類のデータの対応するデータは異なるメモリに格納するようにし、それぞれのデータを並列に処理することができるようにした。
【0013】
したがって本発明のデータ記憶装置は、第1の物理アドレスまたは第2の物理アドレスにより各々独立にアクセス可能な2個の半導体記憶装置と、任意の3次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるZデータに対して、該フレームデータの1/2の記憶容量を有するフレームバッファと、該Zデータの1/2の記憶容量を有するZバッファとを前記2個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Zデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Zバッファに、前記3次元画像データの各画素のフレームデータおよびZデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびZデータの記憶領域を可変に設定する記憶領域管理手段と、入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Zデータの記憶領域を同時にアクセスするアクセス手段と、を有し、前記記憶領域管理手段は、特定の画素の論理アドレスをフレームバッファの第1の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記2個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第1のアドレス変換部と、特定の画素の論理アドレスをZバッファの第2の物理アドレスに変換する第2のアドレス変換部と、を有し、前記アクセス手段は、前記第1のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Zデータとを同時に書き込むため、または、読み出すために、前記2個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはZバッファを上記第1の物理アドレスまたは第2の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたZバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第2の物理アドレスまたは第1の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスする。
【0016】
また本発明のデータ記憶装置の制御装置は、第1の物理アドレスまたは第2の物理アドレスにより各々独立にアクセス可能な2個の半導体記憶装置に、任意の3次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるZデータとを、同一画素のフレームデータとZデータを同時にアクセス可能にするデータ記憶装置の制御装置であって、前記2個の半導体記憶装置の各々に、前記フレームデータの1/2の記憶容量を有するフレームバッファと、該Zデータの1/2の記憶容量を有するZバッファとを前記2個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Zデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Zバッファに、前記3次元画像データの各画素のフレームデータおよびZデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびZデータの記憶領域を可変に設定する記憶領域管理手段と、入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Zデータの記憶領域を同時にアクセスするアクセス手段と、を有し、前記記憶領域管理手段は、特定の画素の論理アドレスをフレームバッファの第1の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記2個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第1のアドレス変換部と、特定の画素の論理アドレスをZバッファの第2の物理アドレスに変換する第2のアドレス変換部と、を有し、前記アクセス手段は、前記第1のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Zデータとを同時に書き込むため、または、読み出すために、前記2個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはZバッファを上記第1の物理アドレスまたは第2の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたZバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第2の物理アドレスまたは第1の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスする。
【0019】
また本発明のデータ記憶装置の制御方法は、第1の物理アドレスまたは第2の物理アドレスにより各々独立にアクセス可能な2個の半導体記憶装置に、任意の3次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるZデータとを、同一画素のフレームデータとZデータを同時にアクセス可能に記憶させるデータ記憶装置の制御方法であって、前記2個の半導体記憶装置の各々に、前記フレームデータの1/2の記憶容量を有するフレームバッファと、該Zデータの1/2の記憶容量を有するZバッファとを前記2個の半導体記憶装置各々に確保する第1ステップと、同一の画素に対する前記フレームデータと前記Zデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Zバッファに、前記3次元画像データの各画素のフレームデータおよびZデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびZデータの記憶領域を可変に設定する第2ステップと、入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Zデータの記憶領域を同時にアクセスする第3ステップと、を含み、前記第2ステップは、特定の画素の論理アドレスをフレームバッファの第1の物理アドレスに変換するステップと、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記2個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成するステップと、特定の画素の論理アドレスをZバッファの第2の物理アドレスに変換するステップと、を有し、前記第3ステップは、前記第1のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Zデータとを同時に書き込むため、または、読み出すために、前記2個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはZバッファを上記第1の物理アドレスまたは第2の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスするステップと、他方の半導体記憶装置に設定されたZバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第2の物理アドレスまたは第1の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスするステップと、を含む。
【0020】
また本発明の画像生成装置は、第1の物理アドレスまたは第2の物理アドレスにより各々独立にアクセス可能な2個の半導体記憶装置と、任意の3次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるZデータに対して、該フレームデータの1/2の記憶容量を有するフレームバッファと、該Zデータの1/2の記憶容量を有するZバッファとを前記2個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Zデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Zバッファに、前記3次元画像データの各画素のフレームデータおよびZデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびZデータの記憶領域を可変に設定する記憶領域管理手段と、入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Zデータの記憶領域を同時にアクセスするアクセス手段と、前記3次元画像データを、前記アクセス手段を介して、前記半導体記憶装置に記憶するデータ記憶手段と、入力される特定の画素を示すアドレスに基づいて、前記アクセス手段を介して、前記半導体記憶装置に記憶されている当該画素の前記フレームデータおよび前記Zデータを読み出すデータ再生手段と、入力される制御信号に基づいて、少なくとも前記読み出したフレームデータに対して所定の処理を行い、当該画素の新たなフレームデータを生成する画素データ処理手段と、前記生成した新たなフレームデータにより、前記アクセス手段を介して、前記半導体記憶装置に記憶されている当該画素のフレームデータを更新するデータ更新手段と、を有し、前記記憶領域管理手段は、特定の画素の論理アドレスをフレームバッファの第1の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記2個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第1のアドレス変換部と、特定の画素の論理アドレスをZバッファの第2の物理アドレスに変換する第2のアドレス変換部と、を有し、前記アクセス手段は、前記第1のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Zデータとを同時に書き込むため、または、読み出すために、前記2個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはZバッファを上記第1の物理アドレスまたは第2の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたZバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第2の物理アドレスまたは第1の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、前記半導体記憶装置に所望の画像データを生成する。
【0021】
この画像生成装置によれば、同一の記憶容量を有し各々独立にアクセス可能な実質的に2個の半導体記憶装置に対して、記憶領域管理手段において、処理対象の任意の3次元画像データの、画素ごとの色情報であるフレームデータの1/2の記憶容量を有するフレームバッファと、画素ごとの奥行きデータであるZデータの1/2の記憶容量を有するZバッファとを確保し、さらに、同一の画素に対するフレームデータとZデータが同一の半導体記憶装置に記憶されないように、3次元画像データの各画素のフレームデータおよびZデータの記憶領域をそのフレームバッファおよびZバッファに設定する。そして、データ記憶手段により、その3次元画像データを、入力されるアドレスに基づいて対応する画素のフレームデータの記憶領域およびZデータの記憶領域を同時的にアクセスするアクセス手段を介して、その半導体記憶装置に記憶する。
以後、入力される所定の画素を示すアドレスに基づいて、データ再生手段がアクセス手段を介して半導体記憶装置に記憶されているその画素のフレームデータおよびZデータを読み出し、入力される制御信号に基づいて、画素データ処理手段が少なくとも読み出したフレームデータに対して所定の処理を行いその画素の新たなフレームデータを生成し、データ更新手段が、生成した新たなフレームデータをアクセス手段を介して半導体記憶装置に記憶し、既に記憶されているその画素のフレームデータを更新し、これにより、所望の画像データを生成する。
【0022】
なお好適には、画像データ処理手段は、読み出したフレームデータに対して、入力された任意のデータを用いて所定の処理を行う。
また特定的には、画像データ処理手段は、読み出したZデータと入力される任意の画素データのZデータとの比較を行い、データ更新手段は、その比較結果に基づいてフレームデータの更新を選択的に行う。
また好適には、本発明の画像生成装置は、半導体記憶装置に記憶されている画像データの所望の領域の画像データをデータ再生手段を介して順次読み出し、所定の画像表示装置に表示可能な所定の信号に変換するデータ変換手段をさらに有する。
また特定的には、前記3次元画像データは、任意の3次元立体モデルを、少なくとも3次元位置情報を有する頂点によって示される基本多角形の集合として示されているデータである。
【0023】
【発明の実施の形態】
本発明の一実施の形態について図1〜図3を参照して説明する。
本実施の形態においては、家庭用ゲーム機などに適用され、任意の3次元物体モデルに対する所望の3次元画像を、ディスプレイ上に高速に表示する3次元コンピュータグラフィックスシステムについて説明する。
この3次元コンピュータグラフィックスシステムは、立体モデルを単位図形である三角形(ポリゴン)の張り合わせとして表現しておき、このポリゴンを描画することで表示画面の各画素の色を決定しディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、この3次元コンピュータグラフィックスシステムにおいては、平面を表わす(x、y)座標の他に、奥行きを表わすz座標を用いて3次元物体を表わし、またこのx、y、zの3つの座標で3次元空間内の任意の1点を特定する。
【0024】
図1は、その3次元コンピュータグラフィックスシステム1の構成を示すブロック図である。
3次元コンピュータグラフィックスシステム1は、入力部2、3次元画像生成装置3および表示装置4を有する。
また、3次元画像生成装置3は、転送回路31、ジオメトリ演算回路32、パラメータ演算回路33、画素発生回路34、マッピング回路35、テクスチャメモリ36、メモリ制御回路37、画像メモリ38およびディスプレイ制御回路39を有する。
【0025】
まず、各部の構成・機能の概要について説明する。
入力部2は、3次元画像生成装置3に対して、表示対象の立体モデルのデータを入力する。本実施の形態においては、3次元コンピュータグラフィックスシステム1は家庭用ゲーム機に適用されているので、入力部2は、その家庭用ゲーム機のゲーム自体を制御する主制御装置などに接続される。その主制御装置においては、ゲームの進行状況などに基づいて、表示する画面を決定し、その画面表示に必要な立体モデルを選択し、その表示方法の情報を生成する。したがって入力部2は、これらの情報を、家庭用ゲーム機の主制御装置より受け取り、3次元画像生成装置3へ入力するのに適した形態に変換するなどして、3次元画像生成装置3に入力する。具体的には、入力部2は、表示する立体モデルのポリゴンデータを3次元画像生成装置3の転送回路31に入力する。
【0026】
3次元画像生成装置3の転送回路31は、入力部2より入力されたポリゴンのデータを直接メモリアクセス(DMA:Direct Memory Access)転送により、ジオメトリ演算回路32に高速転送する。
なお、入力部2より入力されるポリゴンのデータは、各頂点のx,y,z座標データおよびカラー、透明度、テクスチャなどの付随データである。
【0027】
ジオメトリ演算回路32は、転送回路31を介して入力されたポリゴンを、3次元空間中の所望の位置に配置させその位置におけるポリゴンデータを生成する。具体的には、ポリゴンの各頂点(x、y、z)ごとに、並進変換、平行変換および回転変換などの幾何学的変換処理(ジオメトリ変換処理という場合もある)を行う。ジオメトリ変換処理を行ったポリゴンデータは、パラメータ演算回路33に出力される。
【0028】
パラメータ演算回路33は、ジオメトリ演算回路32から入力されたポリゴンデータに基づいて、画素発生回路34においてポリゴン内部の画素データを発生するために必要なパラメータを求め、画素発生回路34に出力する。具体的にはたとえば、ポリゴンの各辺の傾きを求めるなどの処理を行う。
【0029】
画素発生回路34は、パラメータ演算回路33からのパラメータによりセットアップされ、ジオメトリ演算回路32でジオメトリ変換処理が行われたポリゴンデータ、および、パラメータ演算回路33で求められたパラメータに基づいて、ポリゴンの各頂点間を線型補間してポリゴン内部の画素データを発生し、また表示に対応する2次元平面上でのアドレスの生成を行う。生成された画素データおよびアドレスは、マッピング回路35に出力する。
【0030】
マッピング回路35は、画素発生回路34から入力された画素データおよびアドレスに基づいて、テクスチャメモリ36に格納されているテクスチャデータを用いて、テクスチャマッピング処理を行う。テクスチャマッピング処理を行った画素データおよびアドレスは、メモリ制御回路37に出力する。
【0031】
テクスチャメモリ36は、マッピング回路35でテクスチャマッピングする際に用いるテクスチャパタンを記憶しておくメモリである。
【0032】
メモリ制御回路37は、マッピング回路35から入力される画素データおよびアドレス、および、既に画像メモリ38に記憶されている対応する画素データに基づいて、新たな画素データを生成し、画像メモリ38に記憶する。すなわち、メモリ制御回路37は、マッピング回路35から入力されるアドレスに対応した画素データを画像メモリ38から読み出し、その画素データと、マッピング回路35から入力された画素データとを用いて、所望の画素演算処理を行い、得られた画素データを画像メモリ38へ書き込む。
また、メモリ制御回路37は、ディスプレイ制御回路39から表示領域が指定された場合には、その表示領域の画素データを、画像メモリ38から読み出し、ディスプレイ制御回路39に出力する。
【0033】
画像メモリ38は、表示用の画像データを記録するメモリであり、各々独立した全く別個の、換言すれば同時にアクセスすることができる2つのメモリ、メモリAとメモリBとを有する。具体的にはメモリAおよびメモリBは、各々DRAMによって構成される。
なお、これらメモリ制御回路37および画像メモリ38については、後により詳細に説明する。
【0034】
ディスプレイ制御回路39は、メモリ制御回路37を介して画像メモリ38より読み出した表示領域の画素データを、表示装置4により表示可能なたとえば所定のアナログ信号に変換し、表示装置4に出力する。また、これに先立ちディスプレイ制御回路39は、メモリ制御回路37に対して、表示すべき表示領域の画素データの要求を行う。
【0035】
表示装置4は、本実施の形態においては、通常家庭などで用いられているビデオ入力端子などを有するテレビジョン受信機である。発信者番号入力装置のディスプレイ制御回路39からは、ビデオ信号入力端子を介してアナログビデオ信号が入力され、その信号に基づいて3次元映像を画面上に表示する。
【0036】
次に、3次元コンピュータグラフィックスシステム1の動作、処理の流れについて説明する。
まず、家庭用ゲーム機のゲーム自体を制御する主制御装置などにおいて、表示する3次元画像が決定されると、その画面表示に必要な立体モデルの情報が入力部2に入力される。入力部2はこの情報に基づいて、その画像を表示するための立体モデルのポリゴンデータを3次元画像生成装置3に入力する。
3次元画像生成装置3に入力された各ポリゴンデータは、転送回路31によりDMA転送されてジオメトリ演算回路32に入力され、ジオメトリ演算回路32において、画面表示のために3次元空間中の所望の位置に配置されるように、並進変換、平行変換および回転変換などのジオメトリ変換処理が行われる。
【0037】
座標変換の行われたポリゴンデータに対して、パラメータ演算回路33において、ポリゴン内部の画素データを発生するために必要なパラメータが求められ、画素発生回路34において、実際にポリゴンの各頂点間を線型補間してポリゴン内部の画素データが発生される。
そして、マッピング回路35において、各画素データに対して、テクスチャメモリ36に記録されているテクスチャパタンデータを参照して、テクスチャマッピング処理が行われ、生成された画素データがメモリ制御回路37を介して画像メモリ38に記憶される。
【0038】
画像メモリ38に記憶された画素データは、同様の経路により入力される他の画素データや任意の制御データに基づいて適宜所望の処理が行われる。
これにより画像メモリ38には常に最新の画像データが保持され、画面表示に供される。すなわち、表示装置4に表示するための所定の領域のデータの出力の要求がディスプレイ制御回路39からメモリ制御回路37に対して行われ、その領域の画素データが適宜画像メモリ38から読み出され、ディスプレイ制御回路39において画面表示用の所定のアナログ信号に変換され、表示装置4に出力される。
これにより、表示装置4においては、そのアナログ信号に基づいて、所望の画像が画面に表示される。
【0039】
次に、本発明に係わるメモリ制御回路37および画像メモリ38について、図2を参照して詳細に説明する。
図2は、メモリ制御回路37および画像メモリ38のより詳細な構成を示すブロック図である。
図示のごとく、メモリ制御回路37は、FB制御回路110、ZB制御回路120および選択回路130を有し、画像メモリ38は、2組のメモリ、メモリAとメモリBとを有する。
【0040】
メモリ制御回路37と画像メモリ38のメモリAとは、コントロール線40a、アドレス線40bおよびデータ線40cとにより接続されており、コントロール線40aおよびアドレス線40bを介してメモリ制御回路37からメモリAに出力される制御信号MActlおよびアドレスMAaddにより、メモリ制御回路37はメモリAをアクセスする。また、データ線40cを介して、メモリ制御回路37とメモリAとの間のリードまたはライトのデータMAdatの転送が行われる。
【0041】
同様に、メモリ制御回路37と画像メモリ38のメモリBとは、コントロール線40d、アドレス線40eおよびデータ線40fとにより接続されており、コントロール線40dおよびアドレス線40eを介してメモリ制御回路37からメモリbに出力される制御信号MBctlまたはアドレスMBaddにより、メモリ制御回路37はメモリBをアクセスする。また、データ線40fを介して、メモリ制御回路37とメモリBとの間のリードまたはライトのデータMBdatの転送が行われる。
【0042】
FB制御回路110は、FB制御部111、FA変換部112およびC値演算部113を有する。
FB制御部111は、リクエスト線40nを介して入力されるリクエスト信号Reqに応じて、フレームバッファに対する制御信号FBctlを発生し、コントロール線40gを介して選択回路130に出力する。
なお、FB制御部111には、後述するZB制御回路120のZ値比較部123より処理対象の画素の奥行き情報(Z値)の比較結果が入力される。その画素に対する処理内容によっては、FB制御部111はこの比較結果を参照して、生成したカラー値FBdatでフレームバッファを更新するか否かを制御する。
【0043】
FA変換部112は、アドレス線40pを介して入力される画素データの論理アドレスXYaddをフレームバッファの物理アドレスFBaddへ変換し、アドレス線40hを介して選択回路130に出力する。また、FA変換部112は、入力されるカラー値Cdatを画像メモリ38の内部のメモリA、メモリBのどちらに格納すべきかを論理アドレスXAaddから判別し、格納すべきメモリを選択する選択信号Mselを生成し、信号線40sを介して選択回路130に出力する。
【0044】
C値演算部113は、データ線40qを介して入力されるカラー値Cdatと、必要に応じて双方向のデータ線40iを介して入力される既にフレームバッファ内に記憶されているカラー値FBdatとを用いて演算処理を行い、新たなカラー値FBdatを生成し、双方向のデータ線40iを介して、選択回路130に出力する。
【0045】
ZB制御回路120は、ZB制御部121、ZA変換部122およびZ値比較部123を有する。
ZB制御部121は、リクエスト線40nを介して入力されるリクエスト信号Reqに応じて、Zバッファに対する制御信号ZBctlを発生し、コントロール線40jを介して選択回路130に出力する。
ZA変換部122は、アドレス線40kを介して入力される画素データの論理アドレスXYaddを、Zバッファの物理アドレスZBaddへ変換し、選択回路130に出力する。
【0046】
Z値比較部123は、データ線40rを介して入力されるZ値Zdatと、必要に応じて双方向のデータ線40mを介して入力される既にZバッファ内に記憶されているZ値ZBdatとを用いて演算処理を行い、新たなZ値ZBdatを生成し、双方向のデータ線40mを介して選択回路130に出力する。
なお、Z値比較部123での比較結果は、信号線40tを介してFB制御回路110に入力され、前述したフレームバッファを更新するか否かの制御に供される。
【0047】
選択回路130は、6個のマルチプレクサ131〜136と、切り替え信号発生部137を有し、FB制御回路110またはZB制御回路120の出力を選択して画像メモリ38に出力し、また、画像メモリ38からの出力データを選択してFB制御回路110またはZB制御回路120に出力する。
マルチプレクサ131(CMUXA)は、メモリAに印加されるコントロール信号を選択するマルチプレクサである。マルチプレクサ131は、コントロール線40gおよび40jを介して入力されるコントロール信号FBctlおよびZBctlのいずれかを、後述する切り替え信号発生部137より信号線40tを介して入力される選択信号Cselに基づいて選択し、制御信号MActlとしてコントロール線40aを介して画像メモリ38のメモリAへ出力する。
【0048】
マルチプレクサ132(CMUXB)は、メモリBに印加されるコントロール信号を選択するマルチプレクサである。マルチプレクサ132は、コントロール信号FBctlおよびZBctlのいずれかを、選択信号Cselに基づいて選択し、制御信号MBctlとしてコントロール線40dを介して画像メモリ38のメモリBへ出力する。
【0049】
マルチプレクサ131とマルチプレクサ132はともに、FB制御部111で生成されたコントロール信号FBctlと、ZB制御部121で生成されたコントロール信号ZBctlが入力され、選択信号Cselによりそのいずれかが選択される。しかし、図示のごとくマルチプレクサ131とマルチプレクサ132では各コントロール信号の入力端子が異なっているので、各マルチプレクサでは必ず異なるコントロール信号が選択される。
【0050】
マルチプレクサ133(AMUXA)は、メモリAに印加されるアドレスを選択するマルチプレクサである。マルチプレクサ133は、アドレス線40hおよび40kを介して入力されるアドレスFBaddおよびZBaddのいずれかを、後述する切り替え信号発生部137より信号線40uを介して入力される選択信号Aselに基づいて選択し、アドレスMAaddとしてアドレス線40bを介してメモリAへ出力する。
【0051】
マルチプレクサ134(AMUXB)は、メモリBに印加されるアドレスを選択するマルチプレクサである。マルチプレクサ134は、アドレスFBaddおよびZBaddのいずれかを、選択信号Aselに基づいて選択し、アドレスMBaddとしてアドレス線40eを介してメモリBへ出力する。
このマルチプレクサ133とマルチプレクサ134においても、前述したマルチプレクサ131とマルチプレクサ132と同様に、各マルチプレクサでは必ず異なるアドレスが選択される。
【0052】
マルチプレクサ135(DMUXA)は、メモリAに書き込まれるデータが入力される制御回路、および、メモリAから読み出されたデータを出力する制御回路を選択するマルチプレクサである。マルチプレクサ135は、双方向のデータ線40iまたはデータ線40mのいずれかを、後述する切り替え信号発生部137より信号線40vを介して入力される選択信号Dselに基づいて選択し、メモリAのデータ線40cと接続する。これにより、C値演算部113およびZ値演算部123より出力されるデータFBdatおよびZBdatのいずれかを、メモリAへの書き込みデータMAdatとして選択し、メモリAに出力する。また、メモリAから読み出されたデータMAdatは、データFBdatまたはデータZBdatとして、C値演算部113またはZ値演算部123のいずれかに入力される。
【0053】
マルチプレクサ136(DMUXB)は、メモリBに書き込まれるデータが入力される制御回路、および、メモリBから読み出されたデータを出力する制御回路を選択するマルチプレクサである。マルチプレクサ136は、双方向のデータ線40iまたはデータ線40mのいずれかを、選択信号Dselに基づいて選択し、メモリBのデータ線40fと接続する。これにより、C値演算部113およびZ値演算部123より出力されるデータFBdatおよびZBdatのいずれかが、メモリBへの書き込みデータMBdatとして選択され、メモリBに出力される。また、メモリBから読み出されたデータMBdatは、データFBdatまたはデータZBdatとして、C値演算部113またはZ値演算部123のいずれかに入力される。
このマルチプレクサ135とマルチプレクサ136においても、各マルチプレクサでは必ず異なる信号線が選択される。
【0054】
切り替え信号発生部137は、FB制御回路110から信号線40sを介して入力される選択信号Mselに基づいて、制御線の切り替え信号Csel、アドレス線の切り替え信号Asel、データ線の切り替え信号Dselを発生し、それぞれ信号線40t、40u、40vを介して、マルチプレクサ131〜136に出力する。
【0055】
このような構成のメモリ制御回路37と画像メモリ38において、フレームバッファおよびZバッファを構成する方法、換言すれば、前述したFA変換部112におけるメモリ選択信号Mselの生成方法について、図3を参照して説明する。
図3は、画像メモリ38の2つのメモリ、メモリAおよびメモリBに、フレームバッファおよびZバッファをマッピングした状態を示す図である。
【0056】
処理対象の画像データのフレームバッファの総容量を2m行アドレス分、Zバッファの総容量を2n行アドレス分とすると、フレームバッファのm行アドレス分をメモリAへ格納してこの領域をフレームバッファAとし、残りm行分をメモリBへ格納してこの領域をフレームバッファBとする。同様にZバッファのn行アドレス分をメモリAへ格納してこの領域をZバッファAとし、残りn行アドレス分をメモリBへ格納してこの領域をZバッファBとする。
【0057】
また、データを格納する際には、フレームバッファA内のカラー値に対するZ値をZバッファBに格納し、フレームバッファB内のカラー値に対するZ値をZバッファAに格納する。
具体的には、図3に示すように、フレームバッファA内のカラー値C0に対応するZ値Z0をZバッファBに格納し、フレームバッファB内のカラー値C1に対応するZ値Z1をZバッファAに格納する。すべてのカラー値とZ値について同様の格納を行う。
【0058】
したがって、FA変換部112は、入力された処理対象の画素のアドレスXYaddをフレームバッファの物理アドレスFBaddへ変換すると同時に、そのアドレスXYaddおよび全フレームデータ量に基づいてその画素のカラー値Cdatが記憶されているメモリを検出し、カラー値FBdatのアクセス先としてそのメモリを選択する信号Mselを生成する。
【0059】
次に、このようにフレームバッファとZバッファを構成した場合の、構成の自由度および容量について説明する。
図3に示したように、行アドレスがp行のDRAMを2個用いて、上記格納方法でフレームバッファとZバッファを構成した場合、それぞれのバッファを構成する最小単位は、2行アドレス分(メモリAの1行+メモリBの1行)の容量となる。
フレームバッファの残りを全てZバッファと考えると、フレームバッファとZバッファの取り得る構成は、DRAMの行アドレスに相当するp−1通りが可能となる。通常DRAMにおける行アドレスpは、256以上の値を取るため、フレームバッファとZバッファの取り得る構成は255以上となる。すなわち、処理対象のデータのフレームデータとZデータとの比率にほぼ等しい比率でフレームバッファとZバッファを構成することができ、バッファの構成の自由度は十分であると言える。
【0060】
また、そのように、画像データの構成すなわちフレームデータとZデータとの比率に即してバッファを構成することができるので、どのような構成の画像データであっても画像メモリ38の容量一杯に有効にバッファを形成できる。
【0061】
このように、本実施の形態の3次元コンピュータグラフィックスシステム1においては、表示装置4に表示する画像を記憶する画像メモリ38としてDRAMを複数個用いた構成においても、ページを単位として、フレームバッファとZバッファとを実質的に任意の比率で構成することができ、その構成の自由度が非常に高い。
その結果、そのバッファの構成に起因して、画像メモリ38が有効に使用できないという問題は生じなくなり、画像メモリ38を容量一杯に有効に使用することができる。また、余分な記憶領域を確保する必要がなくなり、平均的に、画像メモリ38の容量に比べて大容量の画像データを処理することができる。
【0062】
さらに、図3から分かるように、画像メモリ38の2つのメモリ、メモリAとメモリBの未使用部分(斜線部)の容量が常に同じとなるので、フレームバッファ、Zバッファ以外に同様の格納方法で第3のバッファを容易に構成することが可能である。
【0063】
なお、本発明は本実施の形態に限られるものではなく、任意好適な種々の改変が可能である。
たとえば、本実施の形態の3次元画像生成装置3においては、図3に示すように、DRAMの構成単位である行アドレス単位でバッファを構成する例を示したが、列アドレス単位での構成も可能であり、その場合p×q通りの構成が可能となる。
また、バッファの構成要素をどういう単位にするかは、メモリ制御回路37のFA変換部112およびZA変換部122の変換式により、必要に応じて容易に変更が可能である。
また、表示装置4は本実施の形態においてはテレビジョン受信機であったが、ビットマップディスプレイなどの任意の表示装置を用いてよく、ディスプレイ制御回路39はそれに応じた信号を生成するようにしてよい。
【0064】
【発明の効果】
以上説明したように、本発明のデータ記憶装置によれば、たとえばフレームバッファとZバッファのような複数の記憶領域を、記録対象のデータに応じてその容量が任意の比率となるように構成することができ、これにより具備されたメモリ空間を効率よく使用することができる。
また本発明のデータ記憶装置の制御装置およびその方法によれば、具備されたメモリに対して、複数の記憶領域を記録対象のデータに応じて任意の容量の比率で設定することができ、これによりそのメモリを効率よく使用することができる。
さらに本発明の画像生成装置によれば、記憶装置を有効に使用することにより、種々の解像度の画像データに対して所望の変換処理を好適に行い、所望の画像データを生成することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の3次元コンピュータグラフィックスシステムの一実施例の構成を示すブロック図である。
【図2】図1に示した3次元コンピュータグラフィックスシステムのメモリ制御回路および画像メモリの構成およびその接続状態をより詳細に示す図である。
【図3】図2に示したメモリ制御回路および画像メモリにおいて、フレームバッファおよびZバッファを構成した場合の具体例を示す図である。
【図4】従来のメモリ制御回路とフレームバッファおよびZバッファの構成および接続状態を示す図である。
【図5】従来の方法により、メモリにフレームバッファおよびZバッファを構成する場合の、その構成方法を説明するための図である。
【符号の説明】
1…3次元コンピュータグラフィックスシステム、2…入力部、3…3次元画像生成装置、4…表示装置、31…転送回路、32…ジオメトリ演算回路、33…パラメータ演算回路、34…画素発生回路、35…マッピング回路、36…テクスチャメモリ、37…メモリ制御回路、38…画像メモリ、39…ディスプレイ制御回路
Claims (12)
- 第1の物理アドレスまたは第2の物理アドレスにより各々独立にアクセス可能な2個の半導体記憶装置と、
任意の3次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるZデータに対して、該フレームデータの1/2の記憶容量を有するフレームバッファと、該Zデータの1/2の記憶容量を有するZバッファとを前記2個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Zデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Zバッファに、前記3次元画像データの各画素のフレームデータおよびZデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびZデータの記憶領域を可変に設定する記憶領域管理手段と、
入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Zデータの記憶領域を同時にアクセスするアクセス手段と、を有し、
前記記憶領域管理手段は、
特定の画素の論理アドレスをフレームバッファの第1の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記2個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第1のアドレス変換部と、
特定の画素の論理アドレスをZバッファの第2の物理アドレスに変換する第2のアドレス変換部と、を有し、
前記アクセス手段は、
前記第1のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Zデータとを同時に書き込むため、または、読み出すために、前記2個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはZバッファを上記第1の物理アドレスまたは第2の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたZバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第2の物理アドレスまたは第1の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスする
データ記憶装置。 - 前記2個の半導体記憶装置は、同一の記憶容量を有する
請求項1記載のデータ記憶装置。 - 前記記憶領域は、前記半導体記憶装置の1のワード線によりそのデータが選択されるページを単位として設定される
請求項1記載のデータ記憶装置。 - 第1の物理アドレスまたは第2の物理アドレスにより各々独立にアクセス可能な2個の半導体記憶装置に、任意の3次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるZデータとを、同一画素のフレームデータとZデータを同時にアクセス可能にするデータ記憶装置の制御装置であって、
前記2個の半導体記憶装置の各々に、前記フレームデータの1/2の記憶容量を有するフレームバッファと、該Zデータの1/2の記憶容量を有するZバッファとを前記2個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Zデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Zバッファに、前記3次元画像データの各画素のフレームデータおよびZデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびZデータの記憶領域を可変に設定する記憶領域管理手段と、
入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Zデータの記憶領域を同時にアクセスするアクセス手段と、を有し、
前記記憶領域管理手段は、
特定の画素の論理アドレスをフレームバッファの第1の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記2個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第1のアドレス変換部と、
特定の画素の論理アドレスをZバッファの第2の物理アドレスに変換する第2のアドレス変換部と、を有し、
前記アクセス手段は、
前記第1のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Zデータとを同時に書き込むため、または、読み出すために、前記2個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはZバッファを上記第1の物理アドレスまたは第2の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたZバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第2の物理アドレスまたは第1の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスする
データ記憶装置の制御装置。 - 前記2個の半導体記憶装置は、同一の記憶容量を有する
請求項4記載のデータ記憶装置の制御装置。 - 第1の物理アドレスまたは第2の物理アドレスにより各々独立にアクセス可能な2個の半導体記憶装置に、任意の3次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるZデータとを、同一画素のフレームデータとZデータを同時にアクセス可能に記憶させるデータ記憶装置の制御方法であって、
前記2個の半導体記憶装置の各々に、前記フレームデータの1/2の記憶容量を有するフレームバッファと、該Zデータの1/2の記憶容量を有するZバッファとを前記2個の半導体記憶装置各々に確保する第1ステップと、
同一の画素に対する前記フレームデータと前記Zデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Zバッファに、前記3次元画像データの各画素のフレームデータおよびZデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびZデータの記憶領域を可変に設定する第2ステップと、
入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Zデータの記憶領域を同時にアクセスする第3ステップと、を含み、
前記第2ステップは、
特定の画素の論理アドレスをフレームバッファの第1の物理アドレスに変換するステップと、
当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記2個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成するステップと、
特定の画素の論理アドレスをZバッファの第2の物理アドレスに変換するステップと、を有し、
前記第3ステップは、
前記第1のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Zデータとを同時に書き込むため、または、読み出すために、前記2個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはZバッファを上記第1の物理アドレスまたは第2の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスするステップと、
他方の半導体記憶装置に設定されたZバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第2の物理アドレスまたは第1の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスするステップと、を含む
データ記憶装置の制御方法。 - 第1の物理アドレスまたは第2の物理アドレスにより各々独立にアクセス可能な2個の半導体記憶装置と、
任意の3次元画像データの画素ごとの色情報であるフレームデータと奥行きデータであるZデータに対して、該フレームデータの1/2の記憶容量を有するフレームバッファと、該Zデータの1/2の記憶容量を有するZバッファとを前記2個の半導体記憶装置各々に確保し、同一の画素に対する前記フレームデータと前記Zデータが同一の前記半導体記憶装置に記憶されないように、前記フレームバッファおよび前記Zバッファに、前記3次元画像データの各画素のフレームデータおよびZデータのデータ量に応じて各半導体記憶装置のアクセス単位であるページ単位で、フレームデータおよびZデータの記憶領域を可変に設定する記憶領域管理手段と、
入力される特定の画素を示すアドレスに基づいて、前記設定された当該画素の前記フレームデータの記憶領域および前記Zデータの記憶領域を同時にアクセスするアクセス手段と、
前記3次元画像データを、前記アクセス手段を介して、前記半導体記憶装置に記憶するデータ記憶手段と、
入力される特定の画素を示すアドレスに基づいて、前記アクセス手段を介して、前記半導体記憶装置に記憶されている当該画素の前記フレームデータおよび前記Zデータを読み出すデータ再生手段と、
入力される制御信号に基づいて、少なくとも前記読み出したフレームデータに対して所定の処理を行い、当該画素の新たなフレームデータを生成する画素データ処理手段と、
前記生成した新たなフレームデータにより、前記アクセス手段を介して、前記半導体記憶装置に記憶されている当該画素のフレームデータを更新するデータ更新手段と、
を有し、
前記記憶領域管理手段は、
特定の画素の論理アドレスをフレームバッファの第1の物理アドレスに変換すると同時に、当該論理アドレスおよび全フレームデータ量に基づいて当該画素のカラー値を前記2個の半導体記憶装置のどちらに格納すべきかを判別し、格納すべき半導体記憶装置を選択する選択信号を生成する第1のアドレス変換部と、
特定の画素の論理アドレスをZバッファの第2の物理アドレスに変換する第2のアドレス変換部と、を有し、
前記アクセス手段は、
前記第1のアドレス変換部による選択信号に応じて、同一の画素に対する前記フレームデータと前記Zデータとを同時に書き込むため、または、読み出すために、前記2個の半導体記憶装置のいずれか一方の半導体記憶装置に設定されたフレームバッファまたはZバッファを上記第1の物理アドレスまたは第2の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、他方の半導体記憶装置に設定されたZバッファまたはフレームバッファを前記一方の半導体記憶装置と異なる前記第2の物理アドレスまたは第1の物理アドレスのうち選択手段により選択した物理アドレスに基づいてアクセスし、
前記半導体記憶装置に所望の画像データを生成する
画像生成装置。 - 前記2個の半導体記憶装置は、同一の記憶容量を有する
請求項7記載の画像生成装置。 - 前記画像データ処理手段は、前記読み出したフレームデータに対して、入力された任意のデータを用いて前記所定の処理を行う
請求項7記載の画像生成装置。 - 前記画像データ処理手段は、さらに、前記読み出したZデータと、入力される任意の画素データのZデータとを比較し、
前記データ更新手段は、前記比較結果に基づいて、前記フレームデータの更新を行う
請求項7記載の画像生成装置。 - 前記半導体記憶装置に記憶されている画像データの所望の領域の画像データを、前記データ再生手段を介して順次読み出し、所定の画像表示装置に表示可能な所定の信号に変換するデータ変換手段
をさらに有する請求項7記載の画像生成装置。 - 前記3次元画像データは、任意の3次元立体モデルを、少なくとも3次元位置情報を有する頂点によって示される基本多角形の集合として示されているデータであり、
前記基本多角形の前記頂点に対して所定の座標変換を行う座標変換手段と、
前記基本多角形の頂点のデータに基づいて、当該基本多角形の内部のデータを生成し、ラスター形式の3次元画像データを生成する画素データ生成手段と
をさらに有し、
入力された前記3次元画像データに対して、前記3次元立体モデルに対して任意の座標変換を行った3次元画像データを生成し、画像表示装置に表示可能な画像信号を出力する
請求項11記載の画像生成装置。
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