JP4267660B2 - Multilayer wiring board and element mounting apparatus - Google Patents

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Description

本発明は、多層配線基板及び素子搭載装置に関するものである。   The present invention relates to a multilayer wiring board and an element mounting apparatus.

近年、電子機器の小型化、高性能化に伴って電子部品の高密度実装化が要求されており、このような高密度実装化を達成するにあたり配線基板の多層化技術が重要視されている。多層化技術を用いた具体例としては、コア基板１０１の片面または両面に、導体層と樹脂絶縁層１０２とを交互に積層してなるビルドアップ層１０３を設けた多層配線基板１００がよく知られている（図１０，図１１参照）。なお、導体層は、内層接続ビア導体１０４と端子パッド１０５とを接続する信号線パターン１０６や、位置決め用導体パターン１０７を含んでいる。また、多層配線基板１００の表層にはＩＣチップ１１１などの電子部品が搭載され、ＩＣチップ１１１と多層配線基板１００との隙間にはアンダーフィル材１１２が充填されている。これにより、多層配線基板１００及びＩＣチップ１１１の界面が封止された状態で互いに固定される。   In recent years, with the miniaturization and high performance of electronic devices, there has been a demand for high-density mounting of electronic components, and in order to achieve such high-density mounting, multilayer circuit board technology is regarded as important. . As a specific example using the multilayer technology, a multilayer wiring substrate 100 in which a buildup layer 103 formed by alternately laminating a conductor layer and a resin insulating layer 102 on one side or both sides of a core substrate 101 is well known. (See FIGS. 10 and 11). The conductor layer includes a signal line pattern 106 that connects the inner layer connection via conductor 104 and the terminal pad 105 and a positioning conductor pattern 107. An electronic component such as an IC chip 111 is mounted on the surface layer of the multilayer wiring board 100, and an underfill material 112 is filled in a gap between the IC chip 111 and the multilayer wiring board 100. Accordingly, the interface between the multilayer wiring board 100 and the IC chip 111 is fixed to each other in a sealed state.

ところで、ＩＣチップ１１１は一般に熱膨張係数が２．０ｐｐｍ／℃〜５．０ｐｐｍ／℃程度の半導体材料（例えばシリコン等）を用いて形成されている。これに対して、多層配線基板１００は半導体材料よりもかなり熱膨張係数が大きな材料、例えば１０．０ｐｐｍ／℃以上の樹脂材料等を用いて形成されている。よって、多層配線基板１００にＩＣチップ１１１を実装した場合には、ＩＣチップ１１１−多層配線基板１００間の熱膨張係数差に起因して応力が発生しやすくなる。なお、この応力は、アンダーフィル材１１２の硬化収縮により特にそのコーナー部１１３周辺に集中する。その結果、コーナー部１１３延長上の区域Ａ１（図１０の斜線部分参照）内を通過する信号線パターン１０６にクラック１１４が発生し、電気的に断線する不具合が生じやすくなる。このため、従来においては、コーナー部１１３への応力集中を緩和するための技術が種々提案されている（例えば特許文献１参照）。特許文献１に記載の従来技術では、アンダーフィル材１１２の４隅を大きく形成することで、各コーナー部１１３への応力集中を緩和するようになっている。
特開平９−２８９２２１号公報（図１など参照） By the way, the IC chip 111 is generally formed using a semiconductor material (for example, silicon) having a thermal expansion coefficient of about 2.0 ppm / ° C. to 5.0 ppm / ° C. On the other hand, the multilayer wiring board 100 is formed using a material having a considerably larger thermal expansion coefficient than that of the semiconductor material, for example, a resin material of 10.0 ppm / ° C. or higher. Therefore, when the IC chip 111 is mounted on the multilayer wiring board 100, stress is likely to occur due to the difference in thermal expansion coefficient between the IC chip 111 and the multilayer wiring board 100. This stress is concentrated particularly around the corner portion 113 due to the curing shrinkage of the underfill material 112. As a result, a crack 114 is generated in the signal line pattern 106 passing through the area A1 (see the hatched portion in FIG. 10) on the extension of the corner portion 113, and a problem of electrical disconnection is likely to occur. For this reason, conventionally, various techniques for relaxing the stress concentration on the corner portion 113 have been proposed (see, for example, Patent Document 1). In the prior art described in Patent Document 1, the stress concentration on each corner 113 is alleviated by forming the four corners of the underfill material 112 large.
JP-A-9-289221 (see FIG. 1 and the like)

しかしながら、アンダーフィル材１１２は、例えば液体の状態でＩＣチップ１１１と多層配線基板１００との隙間に充填され、その後に硬化する。よって、特許文献１のようにアンダーフィル材１１２の形状を制御することは困難であるため、ＩＣチップ１１１の実装作業が大変になってしまう。ゆえに、生産性向上の観点から見れば、アンダーフィル材１１２の形状を制御する作業はできるだけ避けることが望ましい。また、仮にアンダーフィル材１１２を特許文献１のように形成できたとしても、各コーナー部１１３への応力集中が緩和されるだけであって回避される訳ではないため、コーナー部１１３周辺に細い信号線パターン１０６が存在していれば、信号線パターン１０６に応力が集中し、クラック１１４が発生する可能性がある。   However, the underfill material 112 is filled in the gap between the IC chip 111 and the multilayer wiring board 100 in a liquid state, for example, and then cured. Therefore, since it is difficult to control the shape of the underfill material 112 as in Patent Document 1, the mounting operation of the IC chip 111 becomes difficult. Therefore, from the viewpoint of improving productivity, it is desirable to avoid the work of controlling the shape of the underfill material 112 as much as possible. Further, even if the underfill material 112 can be formed as in Patent Document 1, stress concentration on each corner portion 113 is only mitigated and is not avoided. If the signal line pattern 106 exists, stress concentrates on the signal line pattern 106 and the crack 114 may occur.

本発明は上記の課題に鑑みてなされたものであり、その目的は、コーナー部周辺の信号線パターンにクラックが起こりにくく、信頼性に優れた多層配線基板及び素子搭載装置を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a multilayer wiring board and an element mounting apparatus that are less likely to crack in the signal line pattern around the corner portion and have excellent reliability. .

上記課題を解決するための手段（手段１）としては、主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上かつ前記素子搭載領域の外側に配置された内層接続ビア導体とを備え、前記素子搭載領域と素子との隙間を封止するべく４隅が前記素子搭載領域の各コーナー部よりも外側に位置しかつ前記素子搭載領域よりも広面積となるようにアンダーフィル材を略矩形状に設けた場合において、そのアンダーフィル材の流動距離よりも長くなるように、前記素子搭載領域のコーナー部延長上かつ前記素子搭載領域の外側に信号線パターン敷設回避区域が設定され、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記信号線パターン敷設回避区域を避けて迂回するように敷設されていることを特徴とする多層配線基板がある。 Means for solving the above problems (means 1) include a core substrate having a main surface, and a plurality of terminal pads which are arranged on the main surface and are alternately laminated with a conductor layer and a resin insulating layer. A laminated wiring portion having a substantially rectangular element mounting region formed on the surface layer thereof, a solder resist formed on a resin insulating layer located on the surface layer in the laminated wiring portion, and having openings at a plurality of locations; An inner layer connection via conductor disposed on a corner extension of the element mounting area and outside the element mounting area, and four corners of the element mounting area are sealed to seal a gap between the element mounting area and the element. When the underfill material is provided in a substantially rectangular shape so as to be located outside of each corner portion and to have a larger area than the element mounting region, the front fill length is longer than the flow distance of the underfill material. Is set corners extending over and outside the signal line pattern laid around the area of the element mounting area of the element mounting region, before Symbol conductor layer is disposed on the resin insulating layer and the said inner layer connection via conductors It includes a signal line pattern for connecting the terminal pads, wherein the signal line pattern, characterized in that a non-linear pattern, and is laid prior to bypass to avoid the relaxin Route pattern laid avoidance zone There is a multilayer wiring board.

従って、手段１に記載の構成によると、コーナー部周辺にある信号線パターンが、コーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設されているため、その信号線パターンに応力が集中するリスクが小さくなる。これにより、コーナー部周辺の信号線パターンにクラックが起こりにくくなり、電気的に断線する不具合が生じにくくなる。ゆえに、信頼性に優れた多層配線基板を提供することができる。   Therefore, according to the configuration described in the means 1, the signal line pattern around the corner portion is laid so as to bypass the signal line pattern laying avoidance area set on the extension of the corner portion. The risk of stress concentration on the line pattern is reduced. As a result, cracks are unlikely to occur in the signal line pattern around the corner portion, and the problem of electrical disconnection is less likely to occur. Therefore, a multilayer wiring board having excellent reliability can be provided.

上記多層配線基板を構成するコア基板は、例えば主面を有する板状に形成される。コア基板を形成する材料は特に限定されないが、好ましいコア基板は高分子材料を主体として形成される。コア基板を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。   The core substrate constituting the multilayer wiring board is formed in a plate shape having a main surface, for example. A material for forming the core substrate is not particularly limited, but a preferable core substrate is mainly formed of a polymer material. Specific examples of the polymer material for forming the core substrate include, for example, EP resin (epoxy resin), PI resin (polyimide resin), BT resin (bismaleimide / triazine resin), PPE resin (polyphenylene ether resin), etc. There is. In addition, composite materials of these resins and glass fibers (glass woven fabric or glass nonwoven fabric) or organic fibers such as polyamide fibers may be used.

上記多層配線基板を構成する積層配線部は、導体層と樹脂絶縁層とを交互に積層した構造を有している。また、積層配線部（第１積層配線部）は主面（第１主面）の上にのみ形成されるが、導体層と樹脂絶縁層とを第２主面の上にて交互に積層した構造を有する第２積層配線部がさらに形成されていてもよい。このように構成すれば、第１積層配線部のみではなく、第２積層配線部にも電気回路を形成できるため、多層配線基板のよりいっそうの高機能化を図ることができる。   The laminated wiring portion constituting the multilayer wiring board has a structure in which conductor layers and resin insulating layers are alternately laminated. In addition, the laminated wiring portion (first laminated wiring portion) is formed only on the main surface (first main surface), but the conductor layers and the resin insulating layers are alternately laminated on the second main surface. A second laminated wiring portion having a structure may be further formed. With such a configuration, an electric circuit can be formed not only in the first laminated wiring portion but also in the second laminated wiring portion, so that further enhancement of the functionality of the multilayer wiring board can be achieved.

「ソルダーレジスト」とは、絶縁性及び耐熱性を有する樹脂からなり、本来的には、導体を覆い隠すことで導体へのはんだの付着を防止する保護膜のことをいう。本発明においては、少なくとも熱硬化性を有する樹脂からなるソルダーレジストを用いることが好ましく、具体的にはエポキシ樹脂やポリイミド樹脂などの使用が好適である。ソルダーレジストは積層配線部の表層の全部を覆っていてもよいし、一部のみを覆っていてもよい。   The “solder resist” is a protective film made of a resin having insulating properties and heat resistance, and is essentially a protective film that prevents the solder from adhering to the conductor by covering the conductor. In the present invention, it is preferable to use a solder resist made of at least a thermosetting resin. Specifically, use of an epoxy resin or a polyimide resin is preferable. The solder resist may cover the entire surface layer of the laminated wiring part, or may cover only a part thereof.

また、積層配線部は、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有している。このような端子パッドは例えば線状や格子状（千鳥状も含む）に形成される。ソルダーレジストの開口部は、例えば端子パッドを露出させるような位置に設けられている。この場合、１つの開口部に対応して１つの端子パッドを設ける構造、１つの開口部に対応して２つ以上の端子パッドを設ける構造を採ることが可能である。それらの中でも、１つの開口部に対応して１つの端子パッドを設ける構造が特に好適である。このような構造は、十分な接合面積が確保されるために、積層配線部との接着強度の増大に有効である。   In addition, the laminated wiring portion has a substantially rectangular element mounting region formed by arranging a plurality of terminal pads on its surface layer. Such terminal pads are formed in, for example, a linear shape or a lattice shape (including a staggered shape). The opening of the solder resist is provided at a position where, for example, the terminal pad is exposed. In this case, it is possible to adopt a structure in which one terminal pad is provided corresponding to one opening, and a structure in which two or more terminal pads are provided corresponding to one opening. Among these, a structure in which one terminal pad is provided corresponding to one opening is particularly preferable. Such a structure is effective in increasing the adhesive strength with the laminated wiring portion because a sufficient bonding area is ensured.

前記導体層及び前記内層接続ビア導体は、例えば導電性金属により形成される。前記導電性金属としては特に限定されないが、例えば銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される１種または２種以上の金属を挙げることができる。   The conductor layer and the inner layer connection via conductor are formed of, for example, a conductive metal. Although it does not specifically limit as said electroconductive metal, For example, 1 type, or 2 or more types of metals selected from copper, gold | metal | money, silver, platinum, palladium, nickel, tin, lead, titanium, tungsten, molybdenum, tantalum, niobium etc. Can be mentioned.

前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設されている。「前記素子搭載領域のコーナー部延長上」とは、素子搭載領域が正方形状である場合、素子搭載領域において互いに向かい合うコーナー部同士を結ぶ対角線の延長線上のことをいう。また、「信号線パターン敷設回避区域」とは、前記素子搭載領域において前記多層配線基板と素子との隙間を封止するアンダーフィル材の流動距離を考慮して設定されており、流動距離とほぼ同じ、または、それよりも長く設定された区域である。信号線パターン敷設回避区域は特に限定されないが、例えば、前記信号線パターン敷設回避区域は、前記素子搭載領域の前記コーナー部の延長線を中心とした幅０．４ｍｍ以上０．６ｍｍ以下かつ長さ２．５ｍｍ以上３．５ｍｍ以下の帯状区域であってもよく、さらには、幅０．５ｍｍかつ長さ３．０ｍｍの帯状区域であってもよい。即ち、信号線パターン敷設回避区域の幅が０．４ｍｍ未満であったり、長さが２．５ｍｍ未満であったりすると、信号線パターンがコーナー部に接近して配置される可能性があるため、信号線パターンでのクラックの発生率を十分に低減できない。また、信号線パターン敷設回避区域の幅が０．５ｍｍを超えたり、長さが３．５ｍｍを超えたりすると、クラックの発生率を低減できる一方で、信号線パターンを大きく迂回させなければならなくなる。   The conductor layer is disposed on the resin insulating layer, and includes a signal line pattern that connects the inner layer connection via conductor and the terminal pad, and the signal line pattern is a non-linear pattern, and The signal line pattern laying avoidance area set on the extension of the corner portion of the element mounting area is evacuated. “On the corner extension of the element mounting area” means that when the element mounting area has a square shape, it is on an extension of a diagonal line connecting the corners facing each other in the element mounting area. Further, the “signal line pattern laying avoidance area” is set in consideration of the flow distance of the underfill material that seals the gap between the multilayer wiring board and the element in the element mounting region, and is almost equal to the flow distance. It is an area that is set to be the same or longer. The signal line pattern laying avoidance area is not particularly limited. For example, the signal line pattern laying avoidance area has a width of 0.4 mm or more and 0.6 mm or less and a length around the extension line of the corner portion of the element mounting area. It may be a belt-like zone of 2.5 mm or more and 3.5 mm or less, and may be a belt-like zone having a width of 0.5 mm and a length of 3.0 mm. That is, if the width of the signal line pattern laying avoidance area is less than 0.4 mm or the length is less than 2.5 mm, the signal line pattern may be placed close to the corner portion, The rate of occurrence of cracks in the signal line pattern cannot be sufficiently reduced. Also, if the width of the signal line pattern laying avoidance area exceeds 0.5 mm or the length exceeds 3.5 mm, the crack generation rate can be reduced, but the signal line pattern must be largely bypassed. .

なお、前記信号線パターン敷設回避区域において前記素子搭載領域と前記内層接続ビア導体との間には、前記信号線パターンよりも広面積のプレーン導体層が配置されていることが好ましい。このようにすれば、積層配線部が金属からなるプレーン導体層によって補強されるため、応力集中の影響を受けにくくなる。従って、プレーン導体層の近傍にある信号線パターンにクラックが発生して電気的に断線する不具合がよりいっそう生じにくくなる。なお、プレーン導体層は、信号線パターンと同じ層上にあってもよく、あるいは、異なる層上にあってもよい。   In the signal line pattern laying avoidance area, it is preferable that a plane conductor layer having a larger area than the signal line pattern is disposed between the element mounting region and the inner layer connection via conductor. In this way, the laminated wiring portion is reinforced by the plain conductor layer made of metal, and thus is less susceptible to stress concentration. Therefore, the signal line pattern in the vicinity of the plane conductor layer is more unlikely to have a problem that a crack is generated and is electrically disconnected. The plane conductor layer may be on the same layer as the signal line pattern or may be on a different layer.

「プレーン導体層」とは、いわゆるベタパターンと呼ばれる導体層である。プレーン導体層は、電源層やグランド層として機能するパターンであってもよいし、電気的接続に関与しないダミーパターンであってもよい。ここでいうプレーン導体層は、比較的広い面積を有する導体層であり、信号線パターンの面積に比べて少なくとも数倍大きい面積を有している。   A “plane conductor layer” is a so-called solid pattern conductor layer. The plane conductor layer may be a pattern that functions as a power supply layer or a ground layer, or may be a dummy pattern that does not participate in electrical connection. The plain conductor layer here is a conductor layer having a relatively large area, and has an area at least several times larger than the area of the signal line pattern.

プレーン導体層の形成用材料や形成手法は、導電性や樹脂絶縁層との密着性などを考慮して適宜選択される。プレーン導体層の形成に用いられる金属材料の例としては、銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される１種または２種以上の金属を挙げることができる。また、プレーン導体層は、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成されることができる。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっき、無電解ニッケルめっきあるいは電解ニッケルめっきなどの手法を用いることができる。なお、スパッタやＣＶＤ等の手法により金属層を形成した後にエッチングを行うことでプレーン導体層を形成したり、導電性ペースト等の印刷によりプレーン導体層を形成したりすることも可能である。   The material for forming the plain conductor layer and the forming method are appropriately selected in consideration of the conductivity and the adhesion with the resin insulating layer. Examples of the metal material used for forming the plain conductor layer include one or two selected from copper, gold, silver, platinum, palladium, nickel, tin, lead, titanium, tungsten, molybdenum, tantalum, niobium, and the like. The above metals can be mentioned. The plane conductor layer can be formed by a known method such as a subtractive method, a semi-additive method, or a full additive method. Specifically, for example, techniques such as etching of copper foil, electroless copper plating or electrolytic copper plating, electroless nickel plating or electrolytic nickel plating can be used. It is also possible to form a plain conductor layer by etching after forming a metal layer by a method such as sputtering or CVD, or to form a plain conductor layer by printing with a conductive paste or the like.

前記内層接続ビア導体と接続する前記信号線パターンの終端には、フィレット（即ち、徐々に幅広になる部位）が設けられていてもよい。このようにすれば、信号線パターンの終端にクラックが発生したとしても、電気的に断線しにくくなる。ゆえに、よりいっそう信頼性に優れた多層配線基板を提供することができる。   A fillet (that is, a gradually widened portion) may be provided at the end of the signal line pattern connected to the inner layer connection via conductor. In this way, even if a crack occurs at the end of the signal line pattern, it is difficult to electrically disconnect. Therefore, it is possible to provide a multilayer wiring board that is more excellent in reliability.

また、プレーン導体層にガス抜き孔を形成するような場合には、そのガス抜き孔は前記信号線パターン敷設回避区域を避けて配置されていることがよい。仮に、ガス抜き孔が信号線パターン敷設回避区域内に配置されていると、信号線パターン敷設回避区域に応力が集中した際に、ガス抜き孔を基点としてプレーン導体層にクラックが生じやすくなるためである。   Further, when a gas vent hole is formed in the plain conductor layer, the gas vent hole is preferably arranged so as to avoid the signal line pattern laying avoidance area. If the gas vent hole is disposed in the signal line pattern laying avoidance area, cracks are likely to occur in the plain conductor layer starting from the gas vent hole when stress is concentrated in the signal line pattern laying avoidance area. It is.

さらに、前記導体層は、前記樹脂絶縁層上に配置された位置決め用導体パターンを含み、その位置決め用導体パターンを露出させる前記ソルダーレジストの前記開口部は、前記信号線パターン敷設回避区域を避けて配置されていることがよい。仮に、位置決め用導体パターンを露出させる開口部が信号線パターン敷設回避区域内に配置されていると、信号線パターン敷設回避区域に応力が集中した際に、開口部の近傍にクラックが生じやすくなるためである。なお、この場合、１つの開口部に対応して１つの位置決め用導体パターンを設ける構造、１つの開口部に対応して２つ以上の位置決め用導体パターンを設ける構造を採ることが可能である。それらの中でも、１つの開口部に対応して１つの端子パッド位置決め用導体パターンを設ける構造が特に好適である。このような構造は、十分な接合面積が確保されるために、ソルダーレジストと積層配線部との接着強度の増大に有効である。その結果、開口部の近傍にクラックがよりいっそう生じにくくなる。   Further, the conductor layer includes a positioning conductor pattern disposed on the resin insulating layer, and the opening of the solder resist exposing the positioning conductor pattern avoids the signal line pattern laying avoidance area. It is good to be arranged. If the opening for exposing the positioning conductor pattern is arranged in the signal line pattern laying avoidance area, when stress concentrates in the signal line pattern laying avoidance area, cracks are likely to occur in the vicinity of the opening. Because. In this case, it is possible to adopt a structure in which one positioning conductor pattern is provided corresponding to one opening, and a structure in which two or more positioning conductor patterns are provided corresponding to one opening. Among these, a structure in which one terminal pad positioning conductor pattern is provided corresponding to one opening is particularly preferable. Such a structure is effective in increasing the adhesive strength between the solder resist and the laminated wiring portion because a sufficient bonding area is ensured. As a result, cracks are less likely to occur in the vicinity of the opening.

上記課題を解決するための別の手段（手段２）としては、主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上かつ前記素子搭載領域の外側に配置された内層接続ビア導体とを備え、前記素子搭載領域と素子との隙間を封止するべく４隅が前記素子搭載領域の各コーナー部よりも外側に位置しかつ前記素子搭載領域よりも広面積となるようにアンダーフィル材を略矩形状に設けた場合において、そのアンダーフィル材の流動距離よりも長くなるように、前記素子搭載領域のコーナー部延長上かつ前記素子搭載領域の外側に信号線パターン敷設回避区域が設定され、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続するとともに前記信号線パターン敷設回避区域を通過するように敷設された直線状パターンからなる第１信号線パターンと、前記樹脂絶縁層上に配置され、かつ、前記第１信号線パターンに対して接続状態にある前記内層接続ビア導体及び前記端子パッドの間を、前記第１信号線パターンとは異なる経路を経て接続するとともにその一部が前記信号線パターン敷設回避区域を迂回するように敷設された非直線状パターンからなる第２信号線パターンとを含むことを特徴とする多層配線基板がある。 As another means (means 2) for solving the above-described problem, a core substrate having a main surface, and a conductor layer and a resin insulating layer, which are arranged on the main surface and are alternately laminated, A laminated wiring portion having a substantially rectangular element mounting region with terminal pads arranged on its surface layer, and a solder resist formed on a resin insulating layer located on the surface layer in the laminated wiring portion and having openings at a plurality of locations And an inner layer connection via conductor disposed on an extension of a corner portion of the element mounting area and outside the element mounting area, and four corners are mounted on the element mounting so as to seal a gap between the element mounting area and the element. When the underfill material is provided in a substantially rectangular shape so as to be located outside each corner portion of the region and have a larger area than the element mounting region, the flow distance of the underfill material is longer than that. The set corner portion extending over and outside the signal line pattern laid around the area of the element mounting area of the element mounting region, before Symbol conductor layer is disposed on the resin insulating layer and the inner layer connection via conductors A first signal line pattern composed of a linear pattern connected to the terminal pad and passing through the signal line pattern laying avoidance area ; and disposed on the resin insulating layer; and the first signal The inner layer connection via conductor and the terminal pad connected to the line pattern are connected via a path different from the first signal line pattern, and a part thereof bypasses the signal line pattern laying avoidance area. There is a multilayer wiring board characterized by including a second signal line pattern composed of a non-linear pattern laid in such a manner .

従って、手段２に記載の構成によると、内層接続ビア導体と端子パッドとが２本の信号線パターンによって接続される。このため、コーナー部に応力が集中するのに伴い、一方の信号線パターンにクラックが発生して電気的に断線したとしても、もう一方の信号線パターンによって内層接続ビア導体と端子パッドとの接続状態が維持される。ゆえに、信頼性に優れた多層配線基板を提供することができる。   Therefore, according to the configuration described in the means 2, the inner layer connection via conductor and the terminal pad are connected by the two signal line patterns. For this reason, even if a stress is concentrated in the corner portion and a crack occurs in one signal line pattern and it is electrically disconnected, the connection between the inner layer connection via conductor and the terminal pad is connected by the other signal line pattern. State is maintained. Therefore, a multilayer wiring board having excellent reliability can be provided.

また、上記課題を解決するための別の手段（手段３）としては、手段１または２に記載の多層配線基板と、前記多層配線基板の前記素子搭載領域上に搭載され、複数の素子側端子が前記複数の端子パッドに対して接続された素子と、前記素子搭載領域において前記多層配線基板と前記素子との隙間を封止するべく４隅が前記素子搭載領域の各コーナー部よりも外側に位置しかつ前記素子搭載領域よりも広面積となるように略矩形状に設けられたアンダーフィル材とを備えたことを特徴とする素子搭載装置がある。 Further, as another means (means 3) for solving the above problems, the multilayer wiring board according to the means 1 or 2 and a plurality of element-side terminals mounted on the element mounting region of the multilayer wiring board. Are connected to the plurality of terminal pads, and in the element mounting region, the four corners are outside the corners of the element mounting region to seal the gap between the multilayer wiring board and the element. There is an element mounting apparatus including an underfill material that is positioned and has a substantially rectangular shape so as to have a larger area than the element mounting region .

従って、手段３に記載の製造方法によれば、素子搭載領域上に素子が搭載された際にコーナー部に応力が集中したとしても、信号線パターンによって内層接続ビア導体と端子パッドとの接続状態が維持される。ゆえに、信頼性に優れた多層配線基板を提供することができ、ひいては、信頼性に優れた素子搭載装置を提供することができる。また、アンダーフィル材の形状を制御しなくても済むため、素子搭載装置の生産性が向上する。   Therefore, according to the manufacturing method described in the means 3, even when stress is concentrated on the corner portion when the element is mounted on the element mounting region, the connection state between the inner layer connection via conductor and the terminal pad is determined by the signal line pattern. Is maintained. Therefore, it is possible to provide a multilayer wiring board having excellent reliability, and in turn, it is possible to provide an element mounting device having excellent reliability. In addition, since it is not necessary to control the shape of the underfill material, the productivity of the element mounting apparatus is improved.

ここで、「素子」とは、主としてコンピュータのマイクロプロセッサ（ＭＰＵ）等として使用される電子部品をいう。この素子は、素子搭載領域に例えばフリップチップ実装される。このような素子の例としては、シリコンからなる半導体集積回路素子（ＩＣチップ）などを挙げることができる。なお、多層配線基板の素子搭載領域に実装されるべき素子の数は、１つであってもよく２つ以上であってもよい。   Here, the “element” means an electronic component mainly used as a computer microprocessor (MPU) or the like. This element is, for example, flip-chip mounted in the element mounting area. Examples of such elements include semiconductor integrated circuit elements (IC chips) made of silicon. The number of elements to be mounted in the element mounting area of the multilayer wiring board may be one or two or more.

なお、前記素子の大きさ及び形状は特に限定されないが、少なくとも一辺が１０．０ｍｍ以上であることがよい。このような大型の素子になると、発熱量も増大しやすく応力の影響も次第に大きくなるため、クラックの発生といった本願特有の課題が生じやすくなるからである。   Although the size and shape of the element are not particularly limited, it is preferable that at least one side is 10.0 mm or more. This is because when such a large element is used, the amount of heat generation is likely to increase, and the influence of stress gradually increases, so that problems specific to the present application such as the occurrence of cracks are likely to occur.

［第１実施形態］ [First Embodiment]

以下、本発明を具体化した第１実施形態を図１〜図５に基づき詳細に説明する。   Hereinafter, a first embodiment of the present invention will be described in detail with reference to FIGS.

図１〜図３に示されるように、本実施形態の半導体パッケージ１（素子搭載装置）は、多層配線基板１０のＩＣチップ搭載領域６１（素子搭載領域）にＩＣチップ２１（素子）を搭載することにより構成される。ＩＣチップ搭載領域６１は、４つのコーナー部６２を有する縦１２．０ｍｍ×横１２．０ｍｍの正方形状の領域である。ＭＰＵとしての機能を有するＩＣチップ２１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．７ｍｍの正方形板状であって、熱膨張係数が３．５ｐｐｍ／℃程度のシリコンからなる。ＩＣチップ２１の下面側表層には、図示しない回路素子が形成されている。また、ＩＣチップ２１の下面側には、複数のバンプ２２（素子側端子）が格子状に設けられている。   As shown in FIGS. 1 to 3, in the semiconductor package 1 (element mounting device) of the present embodiment, the IC chip 21 (element) is mounted on the IC chip mounting area 61 (element mounting area) of the multilayer wiring board 10. It is constituted by. The IC chip mounting area 61 is a square area having 4 corner portions 62 and 12.0 mm long × 12.0 mm wide. The IC chip 21 having a function as an MPU is a square plate having a length of 12.0 mm, a width of 12.0 mm, and a thickness of 0.7 mm, and is made of silicon having a thermal expansion coefficient of about 3.5 ppm / ° C. Circuit elements (not shown) are formed on the lower surface layer of the IC chip 21. A plurality of bumps 22 (element side terminals) are provided in a grid pattern on the lower surface side of the IC chip 21.

図１〜図５に示されるように、多層配線基板１０は、ガラスエポキシからなる略矩形板状のコア基板１１と、コア基板１１の第１主面１２（主面）上に配置される第１ビルドアップ層３１（積層配線部）と、コア基板１１の第２主面１３上に配置される第２ビルドアップ層３２とからなる。コア基板１１は、平面方向（ＸＹ方向）における熱膨張係数が１０〜１５ｐｐｍ／℃程度となっている。なお、コア基板１１の熱膨張係数は、０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。コア基板１１における複数箇所には、第１主面１２及び第２主面１３を貫通するスルーホール部１５が形成されている。これらのスルーホール部１５は、第１主面１２及び第２主面１３にて開口する貫通孔１６の内壁面に無電解銅めっきからなるめっきスルーホール１７を設けた構造を有している。なお、スルーホール部１５内は、例えばエポキシ樹脂などの閉塞体１８で埋められている。そして、スルーホール部１５における開口部には銅めっき層からなる蓋状導体１９が形成され、その結果スルーホール部１５が塞がれている。また、コア基板１１の第１主面１２及び第２主面１３においてスルーホール部１５が存在しない箇所には、銅めっき層からなる配線パターン２０が形成されている。   As shown in FIGS. 1 to 5, the multilayer wiring board 10 includes a substantially rectangular plate-shaped core substrate 11 made of glass epoxy and a first main surface 12 (main surface) of the core substrate 11. It consists of one buildup layer 31 (laminated wiring portion) and a second buildup layer 32 disposed on the second main surface 13 of the core substrate 11. The core substrate 11 has a thermal expansion coefficient of about 10 to 15 ppm / ° C. in the plane direction (XY direction). In addition, the thermal expansion coefficient of the core board | substrate 11 says the average value of the measured value between 0 degreeC-glass transition temperature (Tg). Through holes 15 penetrating the first main surface 12 and the second main surface 13 are formed at a plurality of locations in the core substrate 11. These through-hole portions 15 have a structure in which a plated through-hole 17 made of electroless copper plating is provided on the inner wall surface of a through-hole 16 opened in the first main surface 12 and the second main surface 13. The through hole portion 15 is filled with a closing body 18 such as an epoxy resin. A lid-like conductor 19 made of a copper plating layer is formed in the opening in the through-hole portion 15, and as a result, the through-hole portion 15 is closed. A wiring pattern 20 made of a copper plating layer is formed at a location where the through hole portion 15 does not exist on the first main surface 12 and the second main surface 13 of the core substrate 11.

図２，図３に示されるように、コア基板１１の第２主面１３上に形成された第２ビルドアップ層３２は、２層の樹脂絶縁層３４，３６と、銅からなる１層の導体層３７とを交互に積層した構造を有している。樹脂絶縁層３４，３６は、それぞれ厚さが約３０μｍであって、例えば連続多孔質ＰＴＦＥにエポキシ樹脂を含浸させた樹脂−樹脂複合材料からなる。本実施形態において、第２ビルドアップ層３２の熱膨張係数は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度となっている。なお、第２ビルドアップ層３２の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。第１層の樹脂絶縁層３４における複数箇所には、導体層３７に接続される内層接続ビア導体５６が形成されている。また、第２層の樹脂絶縁層３６における複数箇所には、導体層３７に電気的に接続される端子パッド５２が格子状に形成されている。なお、内層接続ビア導体５６及び端子パッド５２は、電解銅めっきによって形成されるコンフォーマルビア（完全に銅めっきが埋まらない形態のビア）である。また、樹脂絶縁層３６の下面は、ソルダーレジスト４２によってほぼ全体的に覆われている。ソルダーレジスト４２は、端子パッド５２を露出させる開口部４４を複数箇所に有している。端子パッド５２の表面上には、マザーボード（図示略）との電気的な接続を図るための複数のはんだバンプ（図示略）が配設されている。そして、各はんだバンプにより、多層配線基板１０はマザーボード上に実装される。   As shown in FIGS. 2 and 3, the second buildup layer 32 formed on the second main surface 13 of the core substrate 11 includes two resin insulating layers 34 and 36 and one layer made of copper. It has a structure in which conductor layers 37 are alternately stacked. The resin insulating layers 34 and 36 each have a thickness of about 30 μm, and are made of, for example, a resin-resin composite material in which continuous porous PTFE is impregnated with an epoxy resin. In the present embodiment, the thermal expansion coefficient of the second buildup layer 32 is about 30 to 40 ppm / ° C., specifically about 35 ppm / ° C. In addition, the thermal expansion coefficient of the 2nd buildup layer 32 says the average value of the measured value between 30 degreeC-glass transition temperature (Tg). Inner layer connection via conductors 56 connected to the conductor layer 37 are formed at a plurality of locations in the first resin insulation layer 34. Further, terminal pads 52 electrically connected to the conductor layer 37 are formed in a lattice shape at a plurality of locations in the second resin insulating layer 36. The inner layer connection via conductor 56 and the terminal pad 52 are conformal vias formed by electrolytic copper plating (vias that are not completely filled with copper plating). The lower surface of the resin insulating layer 36 is almost entirely covered with the solder resist 42. The solder resist 42 has openings 44 that expose the terminal pads 52 at a plurality of locations. A plurality of solder bumps (not shown) for electrical connection with a mother board (not shown) are disposed on the surface of the terminal pad 52. The multilayer wiring board 10 is mounted on the mother board by each solder bump.

図２，図３，図５に示されるように、コア基板１１の第１主面１２上に形成された前記第１ビルドアップ層３１は、上述した第２ビルドアップ層３２とほぼ同じ構造を有している。即ち、第１ビルドアップ層３１は、２層の樹脂絶縁層３３，３５と、銅からなる１層の導体層（即ち、信号線パターン６５，６７及び位置決め用導体パターン７１）とを交互に積層した構造を有している。樹脂絶縁層３３，３５は、それぞれ厚さが約３０μｍであって、例えば連続多孔質ＰＴＦＥにエポキシ樹脂を含浸させた樹脂−樹脂複合材料からなる。本実施形態において、第１ビルドアップ層３１の熱膨張係数は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度となっている。なお、第１ビルドアップ層３１の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。   As shown in FIGS. 2, 3, and 5, the first buildup layer 31 formed on the first main surface 12 of the core substrate 11 has substantially the same structure as the second buildup layer 32 described above. Have. That is, the first buildup layer 31 is formed by alternately laminating two resin insulation layers 33 and 35 and one conductor layer made of copper (that is, the signal line patterns 65 and 67 and the positioning conductor pattern 71). It has the structure. The resin insulating layers 33 and 35 each have a thickness of about 30 μm and are made of, for example, a resin-resin composite material obtained by impregnating continuous porous PTFE with an epoxy resin. In the present embodiment, the thermal expansion coefficient of the first buildup layer 31 is about 30 to 40 ppm / ° C., specifically about 35 ppm / ° C. In addition, the thermal expansion coefficient of the 1st buildup layer 31 says the average value of the measured value between 30 degreeC-glass transition temperature (Tg).

図３〜図５に示されるように、第１層の樹脂絶縁層３３における複数箇所には内層接続ビア導体５５が形成されている。さらに、第２層の樹脂絶縁層３５における複数箇所には、端子パッド５１が格子状に形成されている。内層接続ビア導体５５及び端子パッド５１は、電解銅めっきによって形成されるコンフォーマルビアである。なお、内層接続ビア導体５５の一部は、前記ＩＣチップ搭載領域６１の前記コーナー部６２延長上、即ち、ＩＣチップ搭載領域６１において互いに向かい合うコーナー部６２同士を結ぶ対角線の延長線Ｌ１上に配置されている（図４参照）。また、各端子パッド５１を配置してなる領域がＩＣチップ搭載領域６１となる。即ち、ＩＣチップ搭載領域６１は第１ビルドアップ層３１の表層に設定される。   As shown in FIGS. 3 to 5, inner layer connection via conductors 55 are formed at a plurality of locations in the first resin insulating layer 33. Further, terminal pads 51 are formed in a lattice shape at a plurality of locations in the second resin insulating layer 35. The inner layer connection via conductor 55 and the terminal pad 51 are conformal vias formed by electrolytic copper plating. A part of the inner layer connection via conductor 55 is disposed on the extension of the corner portion 62 of the IC chip mounting region 61, that is, on the diagonal extension line L1 connecting the corner portions 62 facing each other in the IC chip mounting region 61. (See FIG. 4). Further, an area where the terminal pads 51 are arranged is an IC chip mounting area 61. That is, the IC chip mounting area 61 is set as the surface layer of the first buildup layer 31.

図４に示されるように、樹脂絶縁層３３の表面上には、前記信号線パターン６５，６７が配置されている。信号線パターン６５，６７は、内層接続ビア導体５５と端子パッド５１とを接続するようになっている。特に、信号線パターン６７は、延長線Ｌ１上に配置された内層接続ビア導体５５と、同じく延長線Ｌ１上に配置された端子パッド５１とを、他の端子パッド５１を介して接続するようになっている。信号線パターン６７は、非直線状パターンであり、信号線パターン敷設回避区域９１を避けて迂回するように敷設されている。また、信号線パターン敷設回避区域９１には、前記スルーホール部１５が配置されないようになっている。なお、信号線パターン敷設回避区域９１は、ＩＣチップ搭載領域６１を包囲する正方形枠状の禁止区域９０内において、ＩＣチップ搭載領域６１のコーナー部６２延長上に設定されている。信号線パターン敷設回避区域９１は、延長線Ｌ１を中心とした幅が０．５ｍｍであって、延長線Ｌ１上での長さが３．０ｍｍとなる帯状区域である。   As shown in FIG. 4, the signal line patterns 65 and 67 are arranged on the surface of the resin insulating layer 33. The signal line patterns 65 and 67 connect the inner layer connection via conductor 55 and the terminal pad 51. In particular, the signal line pattern 67 connects the inner layer connection via conductor 55 disposed on the extension line L1 and the terminal pad 51 that is also disposed on the extension line L1 via the other terminal pads 51. It has become. The signal line pattern 67 is a non-linear pattern and is laid so as to bypass the signal line pattern laying avoidance area 91. Further, the through-hole portion 15 is not disposed in the signal line pattern laying avoidance area 91. The signal line pattern laying avoidance area 91 is set on an extension of the corner portion 62 of the IC chip mounting area 61 in a square frame-shaped prohibited area 90 surrounding the IC chip mounting area 61. The signal line pattern laying avoidance area 91 is a belt-like area having a width of 0.5 mm centered on the extension line L1 and a length of 3.0 mm on the extension line L1.

図３，図５に示されるように、前記第１ビルドアップ層３１において表層に位置する樹脂絶縁層３５の表面は、ソルダーレジスト４１によってほぼ全体的に覆われている。ソルダーレジスト４１は、端子パッド５１を露出させる開口部４３を複数箇所に有している。各端子パッド５１は、前記ＩＣチップ２１の前記複数のバンプ２２とはんだ接続されるようになっている。   As shown in FIGS. 3 and 5, the surface of the resin insulating layer 35 located on the surface layer of the first buildup layer 31 is almost entirely covered with a solder resist 41. The solder resist 41 has openings 43 that expose the terminal pads 51 at a plurality of locations. Each terminal pad 51 is solder-connected to the plurality of bumps 22 of the IC chip 21.

図４に示されるように、樹脂絶縁層３５の所定箇所、即ち、前記禁止区域９０外の領域には、ＩＣチップ２１を位置決めする際に用いられる前記位置決め用導体パターン７１が配置されている。なお、ソルダーレジスト４１は、位置決め用導体パターン７１を露出させる開口部４５を有している。開口部４５は、位置決め用導体パターン７１と同じく禁止区域９０外の領域に配置され、前記信号線パターン敷設回避区域９１を避けて配置されている。   As shown in FIG. 4, the positioning conductor pattern 71 used when positioning the IC chip 21 is disposed at a predetermined position of the resin insulating layer 35, that is, an area outside the prohibited area 90. The solder resist 41 has an opening 45 through which the positioning conductor pattern 71 is exposed. The opening 45 is arranged in a region outside the prohibited area 90 as with the positioning conductor pattern 71, and is arranged avoiding the signal line pattern laying avoidance area 91.

そして、図３〜図５に示されるように、ＩＣチップ搭載領域６１において多層配線基板１０とＩＣチップ２１との隙間には、エポキシ樹脂からなるアンダーフィル材２３が充填されている。これにより、多層配線基板１０とＩＣチップ２１とが、界面が封止された状態で互いに固定される。なお、アンダーフィル材２３の流動距離は、信号線パターン敷設回避区域９１の長さよりも短くなる。   As shown in FIGS. 3 to 5, the gap between the multilayer wiring board 10 and the IC chip 21 in the IC chip mounting region 61 is filled with an underfill material 23 made of an epoxy resin. Thereby, the multilayer wiring board 10 and the IC chip 21 are fixed to each other with the interface sealed. The flow distance of the underfill material 23 is shorter than the length of the signal line pattern laying avoidance area 91.

次に、本実施形態の多層配線基板１０の製造方法について述べる。   Next, a method for manufacturing the multilayer wiring board 10 of this embodiment will be described.

まず、基材の両面に銅箔が貼付された銅張積層板を準備する。そして、ＹＡＧレーザーまたは炭酸ガスレーザーを用いてレーザー孔あけ加工を行い、銅張積層板を貫通する貫通孔１６を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでめっきスルーホール１７を形成した後、そのめっきスルーホール１７内に閉塞体１８を充填形成する。さらに、銅めっきを行って蓋状導体１９を形成し、さらに銅張積層板の両面の銅箔のエッチングを行って配線パターン２０をパターニングする。具体的には、無電解銅めっきの後、露光及び現像を行って所定パターンのめっきレジストを形成する。この状態で無電解銅めっき層を共通電極として電解銅めっきを施した後、まずレジストを溶解除去して、さらに不要な無電解銅めっき層をエッチングで除去する。その結果、コア基板１１を得る。   First, a copper clad laminate having a copper foil attached to both surfaces of a substrate is prepared. Then, laser drilling is performed using a YAG laser or a carbon dioxide gas laser, and through holes 16 penetrating the copper-clad laminate are formed in advance at predetermined positions. Then, after forming a plated through hole 17 by performing electroless copper plating and electrolytic copper plating according to a conventionally known method, a closed body 18 is filled in the plated through hole 17. Further, copper plating is performed to form the lid-like conductor 19, and the copper foil on both sides of the copper-clad laminate is further etched to pattern the wiring pattern 20. Specifically, after electroless copper plating, exposure and development are performed to form a predetermined pattern of plating resist. In this state, after electrolytic copper plating is performed using the electroless copper plating layer as a common electrode, first, the resist is dissolved and removed, and further unnecessary electroless copper plating layer is removed by etching. As a result, the core substrate 11 is obtained.

次に、コア基板１１の第１主面１２及び第２主面１３に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、内層接続ビア導体５５，５６が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部に内層接続ビア導体５５，５６を形成するとともに、樹脂絶縁層３４上に導体層３７を形成する。   Next, a photosensitive epoxy resin is deposited on the first main surface 12 and the second main surface 13 of the core substrate 11, and exposure and development are performed, so that the inner-layer connection via conductors 55 and 56 are formed at positions. First resin insulation layers 33 and 34 having blind holes are formed. Next, electrolytic copper plating is performed according to a conventionally known method (for example, a semi-additive method) to form inner layer connection via conductors 55 and 56 inside the blind holes, and a conductor layer 37 is formed on the resin insulating layer 34. .

次に、第１層の樹脂絶縁層３３，３４上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、端子パッド５１，５２が形成されるべき位置に盲孔を有する第２層の樹脂絶縁層３５，３６を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部に端子パッド５１，５２を形成するとともに、第２層の樹脂絶縁層３５上に位置決め用導体パターン７１を形成する。この後、第２層の樹脂絶縁層３５，３６上にソルダーレジスト４１，４２を形成すれば、両面にビルドアップ層３１，３２を備える所望の多層配線基板１０が完成する。   Next, a photosensitive epoxy resin is deposited on the first resin insulation layers 33 and 34, and exposure and development are performed, whereby second holes having blind holes at positions where the terminal pads 51 and 52 are to be formed. The resin insulation layers 35 and 36 are formed. Next, electrolytic copper plating is performed according to a conventionally known method to form terminal pads 51 and 52 inside the blind holes, and a positioning conductor pattern 71 is formed on the second resin insulating layer 35. Thereafter, if the solder resists 41 and 42 are formed on the second resin insulation layers 35 and 36, the desired multilayer wiring board 10 having the build-up layers 31 and 32 on both sides is completed.

さらに、この多層配線基板１０のＩＣチップ搭載領域６１にＩＣチップ２１を搭載する。このとき、多層配線基板１０側の端子パッド５１と、ＩＣチップ２１側のバンプ２２とを位置合わせしてリフローを行う。これにより、端子パッド５１及びバンプ２２同士を接合し、多層配線基板１０側とＩＣチップ２１側とを電気的に接続する。さらに、多層配線基板１０とＩＣチップ２１との隙間にアンダーフィル材２３を充填して硬化処理を行い、前記隙間を樹脂封止する。その結果、所望の半導体パッケージ１（いわゆるオーガニックパッケージ）が完成する。   Further, the IC chip 21 is mounted on the IC chip mounting area 61 of the multilayer wiring board 10. At this time, reflow is performed by aligning the terminal pads 51 on the multilayer wiring board 10 side and the bumps 22 on the IC chip 21 side. As a result, the terminal pads 51 and the bumps 22 are joined together, and the multilayer wiring board 10 side and the IC chip 21 side are electrically connected. Further, the gap between the multilayer wiring substrate 10 and the IC chip 21 is filled with an underfill material 23 and subjected to a curing process, and the gap is sealed with resin. As a result, a desired semiconductor package 1 (so-called organic package) is completed.

従って、本実施形態によれば以下の効果を得ることができる。   Therefore, according to the present embodiment, the following effects can be obtained.

（１）本実施形態の多層配線基板１０によれば、コーナー部６２周辺にある信号線パターン６７が信号線パターン敷設回避区域９１を避けて迂回するように敷設されているため、その信号線パターン６７に応力が集中するリスクが小さくなる。これにより、信号線パターン６７にクラック１１４（図１０，図１１参照）が起こりにくくなり、電気的に断線する不具合が生じにくくなる。ゆえに、信頼性に優れた多層配線基板１０を提供することができ、ひいては、信頼性に優れた半導体パッケージ１を提供することができる。   (1) According to the multilayer wiring board 10 of the present embodiment, since the signal line pattern 67 around the corner portion 62 is laid so as to avoid the signal line pattern laying avoidance area 91, the signal line pattern The risk of stress concentration at 67 is reduced. As a result, the crack 114 (see FIGS. 10 and 11) is less likely to occur in the signal line pattern 67, and the problem of electrical disconnection is less likely to occur. Therefore, it is possible to provide the multilayer wiring board 10 having excellent reliability, and in turn, it is possible to provide the semiconductor package 1 having excellent reliability.

（２）本実施形態の半導体パッケージ１は、導体層が１層の第１ビルドアップ層３１と、導体層（配線パターン２０）が２層のコア基板１１と、導体層（導体層３７）が１層の第２ビルドアップ層３２とからなる１／２／１の構造である。即ち、半導体パッケージ１は、薄く、クラック１１４の発生という本願発明の課題が生じやすい構造である。ゆえに、信号線パターン６７を、信号線パターン敷設回避区域９１を避けて迂回するように敷設することによる効果が大きくなる。   (2) The semiconductor package 1 of the present embodiment includes a first buildup layer 31 having one conductor layer, a core substrate 11 having two conductor layers (wiring patterns 20), and a conductor layer (conductor layer 37). This is a 1/2/1 structure composed of one second buildup layer 32. That is, the semiconductor package 1 is thin and has a structure in which the problem of the present invention that the crack 114 is generated easily occurs. Therefore, the effect of laying the signal line pattern 67 so as to bypass the signal line pattern laying avoidance area 91 is increased.

（３）特許文献１に記載の従来技術では、アンダーフィル材２３の４隅を大きく形成することで各コーナー部６２への応力集中を緩和させていたが、本実施形態では、信号線パターン６７を信号線パターン敷設回避区域９１を避けて迂回するように敷設することで、各コーナー部６２への応力集中を緩和させている。即ち、信頼性に優れた多層配線基板１０を得るためにアンダーフィル材２３の形状を制御したりしなくても済むため、ＩＣチップ２１の実装が容易になり、半導体パッケージ１の生産性が向上する。また、本実施形態の多層配線基板１０は、信号線パターン６７の形状を変更しただけのものであるため、多層配線基板の製造に従来から用いられている工程を変更することなく、信号線パターン６７へのクラックを防止できる。
［第２実施形態］ (3) In the prior art described in Patent Document 1, the stress concentration on each corner 62 is alleviated by forming the four corners of the underfill material 23 large, but in this embodiment, the signal line pattern 67 is reduced. Is routed so as to bypass the signal line pattern laying avoidance area 91, thereby reducing the stress concentration on each corner 62. That is, since it is not necessary to control the shape of the underfill material 23 in order to obtain the multilayer wiring board 10 having excellent reliability, the mounting of the IC chip 21 is facilitated, and the productivity of the semiconductor package 1 is improved. To do. In addition, since the multilayer wiring board 10 of the present embodiment is obtained by only changing the shape of the signal line pattern 67, the signal line pattern can be obtained without changing the processes conventionally used for manufacturing the multilayer wiring board. The crack to 67 can be prevented.
[Second Embodiment]

以下、本発明を具体化した第２実施形態を図面に基づき詳細に説明する。ここでは第１実施形態と相違する部分を中心に説明し、共通する部分については同じ部材番号を付す代わりに説明を省略する。   Hereinafter, a second embodiment of the present invention will be described in detail with reference to the drawings. Here, the description will focus on the parts that are different from the first embodiment, and the common parts will not be described in place of the same member numbers.

図６，図７に示されるように、本実施形態の多層配線基板１０Ａでは、信号線パターン敷設回避区域９１において、ＩＣチップ搭載領域６１と、信号線パターン６７に接続される内層接続ビア導体５５との間に、プレーン導体層９５が配置されている点が、前記第１実施形態と異なっている。プレーン導体層９５は、信号線パターン６５，６７の面積に比べて数倍大きい面積を有しており、信号線パターン敷設回避区域９１の殆どを覆うように配置されている。   As shown in FIGS. 6 and 7, in the multilayer wiring board 10 </ b> A of the present embodiment, the inner layer connection via conductor 55 connected to the IC chip mounting region 61 and the signal line pattern 67 in the signal line pattern laying avoidance area 91. Is different from the first embodiment in that a plane conductor layer 95 is disposed between the first and second embodiments. The plane conductor layer 95 has an area several times larger than the area of the signal line patterns 65 and 67 and is disposed so as to cover most of the signal line pattern laying avoidance area 91.

また、禁止区域９０外の領域にはプレーン導体層９６が配置されている。プレーン導体層９６は、信号線パターン６５，６７の面積に比べて数倍大きい面積を有している。なお、本実施形態のプレーン導体層９５，９６は、グランド層として機能するパターンである。   A plain conductor layer 96 is disposed in a region outside the prohibited area 90. The plane conductor layer 96 has an area several times larger than the area of the signal line patterns 65 and 67. The plane conductor layers 95 and 96 of this embodiment are patterns that function as ground layers.

図６に示されるように、プレーン導体層９５，９６には、第１ビルドアップ層３１の形成時に発生するガスを外部に放出するためのガス抜き孔９７がそれぞれ形成されている。各ガス抜き孔９７は円形状をなしており、特にプレーン導体層９５に形成されたガス抜き孔９７は、前記信号線パターン敷設回避区域９１を避けて配置されている。   As shown in FIG. 6, the plain conductor layers 95 and 96 are formed with gas vent holes 97 for releasing the gas generated during the formation of the first buildup layer 31 to the outside. Each vent hole 97 has a circular shape, and in particular, the vent hole 97 formed in the plain conductor layer 95 is arranged avoiding the signal line pattern laying avoidance area 91.

従って、本実施形態においては、信号線パターン敷設回避区域９１に応力が集中したとしても、そこには信号線パターン６７よりも広面積のプレーン導体層９５が配置されているため、プレーン導体層９５にクラック１１４（図１０，図１１参照）が発生したとしても電気的に断線する不具合が生じにくくなる。しかも、ガス抜き孔９７が、応力が集中する信号線パターン敷設回避区域９１を避けて配置されているため、ガス抜き孔９７を基点としてプレーン導体層９５にクラック１１４が生じることが防止される。
［第３実施形態］ Therefore, in this embodiment, even if stress concentrates on the signal line pattern laying avoidance area 91, the plane conductor layer 95 having a larger area than the signal line pattern 67 is disposed there. Even if a crack 114 (see FIGS. 10 and 11) occurs, a problem of electrical disconnection is less likely to occur. In addition, since the gas vent hole 97 is arranged avoiding the signal line pattern laying avoidance area 91 where the stress is concentrated, the crack 114 is prevented from being generated in the plain conductor layer 95 with the gas vent hole 97 as a base point.
[Third Embodiment]

以下、本発明を具体化した第３実施形態を図面に基づき詳細に説明する。ここでは第１実施形態と相違する部分を中心に説明し、共通する部分については同じ部材番号を付す代わりに説明を省略する。   Hereinafter, a third embodiment of the present invention will be described in detail with reference to the drawings. Here, the description will focus on the parts that are different from the first embodiment, and the common parts will not be described in place of the same member numbers.

図８に示されるように、本実施形態の多層配線基板１０Ｃでは、信号線パターン６７の代わりに、第１信号線パターン６９ａ及び第２信号線パターン６９ｂが配置される点が、前記第１実施形態と異なっている。第１信号線パターン６９ａ及び第２信号線パターン６９ｂは、樹脂絶縁層３３の表面上に配置されている。第１信号線パターン６９ａは、ＩＣチップ搭載領域６１のコーナー部６２の延長線Ｌ１上にある内層接続ビア導体５５と端子パッド５１とを接続するようになっている。第１信号線パターン６９ａは、延長線Ｌ１上に沿って延びる直線状パターンである。第２信号線パターン６９ｂは、第１信号線パターン６９ａに対して接続状態にある内層接続ビア導体５５及び端子パッド５１の間を、第１信号線パターン６９ａとは異なる経路を経て接続するようになっている。第２信号線パターン６９ｂは、非直線状パターンであり、大部分が信号線パターン敷設回避区域９１の外側を迂回するように敷設されている。   As shown in FIG. 8, in the multilayer wiring board 10 </ b> C of this embodiment, the first signal line pattern 69 a and the second signal line pattern 69 b are arranged instead of the signal line pattern 67. It is different from the form. The first signal line pattern 69 a and the second signal line pattern 69 b are disposed on the surface of the resin insulating layer 33. The first signal line pattern 69 a connects the inner layer connection via conductor 55 and the terminal pad 51 on the extension line L <b> 1 of the corner portion 62 of the IC chip mounting region 61. The first signal line pattern 69a is a linear pattern extending along the extension line L1. The second signal line pattern 69b connects the inner-layer connection via conductor 55 and the terminal pad 51 connected to the first signal line pattern 69a through a path different from that of the first signal line pattern 69a. It has become. The second signal line pattern 69 b is a non-linear pattern, and most of the second signal line pattern 69 b is laid so as to bypass the outside of the signal line pattern laying avoidance area 91.

従って、本実施形態においては、延長線Ｌ１上にある内層接続ビア導体５５と端子パッド５１とが２本の信号線パターン６９ａ，６９ｂによって接続される。このため、コーナー部６２に応力が集中するのに伴い、一方の信号線パターンにクラックが発生して電気的に断線したとしても、もう一方の信号線パターンによって内層接続ビア導体５５と端子パッド５１との接続状態が維持される。ゆえに、信頼性に優れた多層配線基板１０を提供することができる。   Therefore, in this embodiment, the inner layer connection via conductor 55 on the extension line L1 and the terminal pad 51 are connected by the two signal line patterns 69a and 69b. For this reason, as stress concentrates on the corner portion 62, even if a crack occurs in one signal line pattern and it is electrically disconnected, the inner layer connection via conductor 55 and the terminal pad 51 are separated by the other signal line pattern. The connection state with is maintained. Therefore, the multilayer wiring board 10 having excellent reliability can be provided.

なお、本発明の実施形態は以下のように変更してもよい。   In addition, you may change embodiment of this invention as follows.

・図９に示される多層配線基板１０Ｂのように、内層接続ビア導体５５と接続する信号線パターン６７の終端に、フィレット９８が設けられていてもよい。このようにすれば、信号線パターン６７の終端にクラックが発生したとしても、電気的に断線しにくくなる。ゆえに、よりいっそう信頼性に優れた多層配線基板１０を提供することができる。   A fillet 98 may be provided at the end of the signal line pattern 67 connected to the inner layer connection via conductor 55 as in the multilayer wiring board 10B shown in FIG. In this way, even if a crack occurs at the end of the signal line pattern 67, it is difficult to electrically disconnect. Therefore, it is possible to provide the multilayer wiring board 10 with even higher reliability.

・上記第２実施形態のプレーン導体層９５，９６は、グランド層として機能するパターンであったが、電気的接続に関与しないダミーパターンであってもよい。このようにすれば、プレーン導体層９５，９６にクラックが発生して電気的に断線したとしても、不具合が生じなくなる。   The plane conductor layers 95 and 96 of the second embodiment are patterns that function as ground layers, but may be dummy patterns that are not involved in electrical connection. In this way, even if a crack is generated in the plane conductor layers 95 and 96 and an electrical disconnection occurs, no malfunction occurs.

・上記第１及び第２実施形態に記載の位置決め用導体パターン７１は、省略されていてもよい。   The positioning conductor pattern 71 described in the first and second embodiments may be omitted.

次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施の形態によって把握される技術的思想を以下に列挙する。   Next, in addition to the technical ideas described in the claims, the technical ideas grasped by the embodiments described above are listed below.

（１）主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設されている多層配線基板と、前記多層配線基板の前記素子搭載領域上に搭載され、複数の素子側端子が前記複数の端子パッドに対して接続された素子と、前記素子搭載領域において前記多層配線基板と前記素子との隙間を封止するアンダーフィル材とを備え、前記信号線パターン敷設回避区域の長さは、前記アンダーフィル材の流動距離よりも長いことを特徴とする素子搭載装置。   (1) A substantially rectangular element mounting region in which a core substrate having a main surface and a plurality of terminal pads are arranged by alternately laminating conductor layers and resin insulating layers, which are arranged on the main surface. On the surface of the laminated wiring portion, a solder resist formed on the resin insulating layer located on the surface of the laminated wiring portion and having openings at a plurality of locations, and disposed on the corner extension of the element mounting region. An inner layer connection via conductor, the conductor layer is disposed on the resin insulation layer, and includes a signal line pattern connecting the inner layer connection via conductor and the terminal pad, the signal line pattern, A multilayer wiring board that is a non-linear pattern and is laid to bypass a signal line pattern laying avoidance area set on a corner extension of the element mounting area; and the multilayer wiring board An element mounted on the element mounting region and having a plurality of element side terminals connected to the plurality of terminal pads, and an underfill for sealing a gap between the multilayer wiring board and the element in the element mounting region A device mounting apparatus, wherein a length of the signal line pattern laying avoidance area is longer than a flow distance of the underfill material.

（２）主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設され、前記信号線パターン敷設回避区域において前記素子搭載領域と前記内層接続ビア導体との間には、前記信号線パターンよりも広面積のプレーン導体層が配置されており、前記プレーン導体層は、電気的接続に関与しないダミーパターンであることを特徴とする多層配線基板。   (2) A substantially rectangular element mounting region in which a core substrate having a main surface and a plurality of terminal pads are arranged by alternately laminating a conductor layer and a resin insulating layer on the main surface. On the surface of the laminated wiring portion, a solder resist formed on the resin insulating layer located on the surface of the laminated wiring portion and having openings at a plurality of locations, and disposed on the corner extension of the element mounting region. An inner layer connection via conductor, the conductor layer is disposed on the resin insulation layer, and includes a signal line pattern connecting the inner layer connection via conductor and the terminal pad, the signal line pattern, It is a non-linear pattern and is laid so as to avoid the signal line pattern laying avoidance area set on the corner extension of the element mounting area, and in the signal line pattern laying avoidance area A plane conductor layer having a larger area than the signal line pattern is disposed between the element mounting region and the inner layer connection via conductor, and the plane conductor layer is a dummy pattern not involved in electrical connection. A multilayer wiring board characterized by that.

（３）主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設され、前記信号線パターン敷設回避区域において前記素子搭載領域と前記内層接続ビア導体との間には、前記信号線パターンよりも広面積のプレーン導体層が配置されており、前記プレーン導体層はグランド層として機能するパターンであることを特徴とする多層配線基板。   (3) A substantially rectangular element mounting region in which a core substrate having a main surface and a plurality of terminal pads are arranged by alternately laminating a conductor layer and a resin insulating layer on the main surface. On the surface of the laminated wiring portion, a solder resist formed on the resin insulating layer located on the surface of the laminated wiring portion and having openings at a plurality of locations, and disposed on the corner extension of the element mounting region. An inner layer connection via conductor, the conductor layer is disposed on the resin insulation layer, and includes a signal line pattern connecting the inner layer connection via conductor and the terminal pad, the signal line pattern, It is a non-linear pattern and is laid so as to avoid the signal line pattern laying avoidance area set on the corner extension of the element mounting area, and in the signal line pattern laying avoidance area A plane conductor layer having a larger area than the signal line pattern is disposed between the element mounting region and the inner layer connection via conductor, and the plane conductor layer is a pattern that functions as a ground layer. A multilayer wiring board.

（４）主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設され、プレーン導体層にはガス抜き孔が形成されるとともに、そのガス抜き孔は、前記信号線パターン敷設回避区域を避けて配置され、かつ、前記素子搭載領域において互いに向かい合うコーナー部同士を結ぶ対角線上の領域を避けて配置されていることを特徴とする多層配線基板。   (4) A substantially rectangular element mounting region in which a core substrate having a main surface and a plurality of terminal pads are arranged by alternately laminating a conductor layer and a resin insulating layer on the main surface. On the surface of the laminated wiring portion, a solder resist formed on the resin insulating layer located on the surface of the laminated wiring portion and having openings at a plurality of locations, and disposed on the corner extension of the element mounting region. An inner layer connection via conductor, the conductor layer is disposed on the resin insulation layer, and includes a signal line pattern connecting the inner layer connection via conductor and the terminal pad, the signal line pattern, It is a non-linear pattern and is laid so as to bypass the signal line pattern laying avoidance area set on the corner extension of the element mounting area, and a vent hole is formed in the plain conductor layer. In addition, the vent holes are arranged so as to avoid the signal line pattern laying avoidance area, and are arranged so as to avoid areas on diagonal lines connecting corner portions facing each other in the element mounting area. A multilayer wiring board.

（５）第１主面及び第２主面を有し、前記第１主面及び前記第２主面にそれぞれ配線パターンが形成されたコア基板と、前記第１主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する第１積層配線部と、前記第２主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなる第２積層配線部と、前記第１積層配線部及び前記第２積層配線部のそれぞれにおいて表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設されていることを特徴とする多層配線基板。   (5) a core substrate having a first main surface and a second main surface, each having a wiring pattern formed on the first main surface and the second main surface, and a conductor disposed on the first main surface; A first laminated wiring part having a substantially rectangular element mounting region formed by alternately laminating layers and resin insulating layers and having a plurality of terminal pads arranged on the surface thereof, and disposed on the second main surface And formed on the resin insulation layer located on the surface layer in each of the second laminated wiring portion in which the conductor layers and the resin insulating layers are alternately laminated, and each of the first laminated wiring portion and the second laminated wiring portion. A solder resist having openings at a plurality of locations, and an inner layer connection via conductor disposed on a corner extension of the element mounting region, and the conductor layer is disposed on the resin insulation layer, and Signal line pattern for connecting inner layer connection via conductor and terminal pad The signal line pattern is a non-linear pattern, and is laid so as to bypass the signal line pattern laying avoidance area set on the corner extension of the element mounting area. A multilayer wiring board characterized by that.

第１実施形態における多層配線基板を示す平面図。The top view which shows the multilayer wiring board in 1st Embodiment. 同じく、多層配線基板とＩＣチップとの関係を示す概略図。Similarly, the schematic which shows the relationship between a multilayer wiring board and an IC chip. 同じく、半導体パッケージを示す部分断面図。Similarly, the fragmentary sectional view which shows a semiconductor package. 同じく、信号線パターン及び信号線パターン敷設回避区域などの関係を示す部分平面図。Similarly, the partial top view which shows relations, such as a signal line pattern and a signal line pattern installation avoidance area. 図４のＡ−Ａ線断面図。AA line sectional view of Drawing 4. 第２実施形態における信号線パターン、信号線パターン敷設回避区域及びプレーン導体層などの関係を示す部分平面図。The fragmentary top view which shows the relationship between the signal line pattern in 2nd Embodiment, a signal line pattern installation avoidance area, a plane conductor layer, etc. FIG. 図６のＢ−Ｂ線断面図。BB sectional drawing of FIG. 第３実施形態における信号線パターン及び信号線パターン敷設回避区域などの関係を示す部分平面図。The partial top view which shows relations, such as a signal line pattern in 3rd Embodiment, and a signal line pattern installation avoidance area. 他の実施形態における信号線パターン、信号線パターン敷設回避区域及びプレーン導体層などの関係を示す部分平面図。The fragmentary top view which shows the relationship between the signal line pattern in other embodiment, a signal line pattern installation avoidance area, a plane conductor layer, etc. FIG. 従来技術における信号線パターン及び信号線パターン敷設回避区域などの関係を示す部分平面図。The partial top view which shows the relationship of the signal line pattern in a prior art, a signal line pattern installation avoidance area, etc. FIG. 図１０のＣ−Ｃ線断面図。The CC sectional view taken on the line of FIG.

符号の説明Explanation of symbols

１…素子搭載装置としての半導体パッケージ
１０，１０Ａ，１０Ｂ，１０Ｃ…多層配線基板
１１…コア基板
１２…主面としての第１主面
２１…素子としてのＩＣチップ
２２…素子側端子としてのバンプ
２３…アンダーフィル材
３１…積層配線部としての第１ビルドアップ層
３３，３５…樹脂絶縁層
４１…ソルダーレジスト
４３，４５…開口部
５１…端子パッド
５５…内層接続ビア導体
６１…素子搭載領域としてのＩＣチップ搭載領域
６２…コーナー部
６５，６７…導体層としての信号線パターン
６９ａ…導体層としての第１信号線パターン
６９ｂ…導体層としての第２信号線パターン
７１…導体層としての位置決め用導体パターン
９１…信号線パターン敷設回避区域
９５，９６…プレーン導体層
９７…ガス抜き孔
９８…フィレット
Ｌ１…延長線 DESCRIPTION OF SYMBOLS 1 ... Semiconductor package 10, 10A, 10B, 10C as element mounting apparatus ... Multilayer wiring board 11 ... Core board 12 ... First main surface 21 as main surface ... IC chip 22 as element ... Bump 23 as element side terminal ... underfill material 31 ... first buildup layers 33 and 35 as laminated wiring parts ... resin insulating layer 41 ... solder resists 43 and 45 ... opening 51 ... terminal pad 55 ... inner layer connection via conductor 61 ... as element mounting region IC chip mounting region 62 ... corner portions 65, 67 ... signal line pattern 69a as a conductor layer ... first signal line pattern 69b as a conductor layer ... second signal line pattern 71 as a conductor layer ... positioning conductor as a conductor layer Pattern 91 ... Signal line pattern laying avoidance area 95, 96 ... Plain conductor layer 97 ... Gas vent hole 98 ... Fillet L1 ... Extension

Claims (8)

主面を有するコア基板と、
前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、
前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、
前記素子搭載領域のコーナー部延長上かつ前記素子搭載領域の外側に配置された内層接続ビア導体と
を備え、
前記素子搭載領域と素子との隙間を封止するべく４隅が前記素子搭載領域の各コーナー部よりも外側に位置しかつ前記素子搭載領域よりも広面積となるようにアンダーフィル材を略矩形状に設けた場合において、そのアンダーフィル材の流動距離よりも長くなるように、前記素子搭載領域のコーナー部延長上かつ前記素子搭載領域の外側に信号線パターン敷設回避区域が設定され、
前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、
前記信号線パターンは、非直線状パターンであって、かつ、前記信号線パターン敷設回避区域を避けて迂回するように敷設されている
ことを特徴とする多層配線基板。 A core substrate having a main surface;
A laminated wiring portion that is disposed on the main surface and is formed by alternately laminating a conductor layer and a resin insulating layer, and having a substantially rectangular element mounting region on a surface layer of a plurality of terminal pads;
A solder resist formed on a resin insulating layer located on the surface layer in the laminated wiring portion, and having openings at a plurality of locations;
An inner layer connection via conductor disposed on a corner extension of the element mounting region and outside the element mounting region ;
In order to seal the gap between the element mounting area and the element, the underfill material is substantially rectangular so that the four corners are located outside the corners of the element mounting area and have a larger area than the element mounting area. When provided in the shape, a signal line pattern laying avoidance area is set on the corner extension of the element mounting area and outside the element mounting area so as to be longer than the flow distance of the underfill material,
Before SL conductor layer is disposed on the resin insulating layer, and includes a signal line pattern for connecting the terminal pad and the inner connection via conductors,
Multilayer wiring substrate wherein the signal line pattern of a non-linear pattern, and characterized in that it is laid prior to bypass to avoid the relaxin Route pattern laid avoidance zone. 前記信号線パターン敷設回避区域において前記素子搭載領域と前記内層接続ビア導体との間には、前記信号線パターンよりも広面積のプレーン導体層が配置されていることを特徴とする請求項１に記載の多層配線基板。   The plane conductor layer having a larger area than the signal line pattern is disposed between the element mounting region and the inner layer connection via conductor in the signal line pattern laying avoidance area. The multilayer wiring board as described. 前記内層接続ビア導体と接続する前記信号線パターンの終端には、フィレットが設けられていることを特徴とする請求項１または２に記載の多層配線基板。   3. The multilayer wiring board according to claim 1, wherein a fillet is provided at an end of the signal line pattern connected to the inner layer connection via conductor. プレーン導体層にはガス抜き孔が形成されるとともに、そのガス抜き孔は前記信号線パターン敷設回避区域を避けて配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の多層配線基板。   4. A vent hole is formed in the plain conductor layer, and the vent hole is arranged so as to avoid the signal line pattern laying avoidance area. Multilayer wiring board. 前記導体層は、前記樹脂絶縁層上に配置された位置決め用導体パターンを含み、その位置決め用導体パターンを露出させる前記ソルダーレジストの前記開口部は、前記信号線パターン敷設回避区域を避けて配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の多層配線基板。   The conductor layer includes a positioning conductor pattern disposed on the resin insulating layer, and the opening of the solder resist that exposes the positioning conductor pattern is disposed avoiding the signal line pattern laying avoidance area. The multilayer wiring board according to claim 1, wherein the multilayer wiring board is provided. 前記信号線パターン敷設回避区域は、前記素子搭載領域の前記コーナー部の延長線を中心とした幅０．５ｍｍかつ長さ３．０ｍｍの帯状区域であることを特徴とする請求項１乃至５のいずれか１項に記載の多層配線基板。   6. The signal line pattern laying avoidance area is a belt-like area having a width of 0.5 mm and a length of 3.0 mm centered on an extension line of the corner portion of the element mounting area. The multilayer wiring board according to any one of claims. 主面を有するコア基板と、
前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、
前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、
前記素子搭載領域のコーナー部延長上かつ前記素子搭載領域の外側に配置された内層接続ビア導体と
を備え、
前記素子搭載領域と素子との隙間を封止するべく４隅が前記素子搭載領域の各コーナー部よりも外側に位置しかつ前記素子搭載領域よりも広面積となるようにアンダーフィル材を略矩形状に設けた場合において、そのアンダーフィル材の流動距離よりも長くなるように、前記素子搭載領域のコーナー部延長上かつ前記素子搭載領域の外側に信号線パターン敷設回避区域が設定され、
前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続するとともに前記信号線パターン敷設回避区域を通過するように敷設された直線状パターンからなる第１信号線パターンと、前記樹脂絶縁層上に配置され、かつ、前記第１信号線パターンに対して接続状態にある前記内層接続ビア導体及び前記端子パッドの間を、前記第１信号線パターンとは異なる経路を経て接続するとともにその一部が前記信号線パターン敷設回避区域を迂回するように敷設された非直線状パターンからなる第２信号線パターンとを含む
ことを特徴とする多層配線基板。 A core substrate having a main surface;
A laminated wiring portion that is disposed on the main surface and is formed by alternately laminating a conductor layer and a resin insulating layer, and having a substantially rectangular element mounting region on a surface layer of a plurality of terminal pads;
A solder resist formed on a resin insulating layer located on the surface layer in the laminated wiring portion, and having openings at a plurality of locations;
An inner layer connection via conductor disposed on a corner extension of the element mounting region and outside the element mounting region ;
In order to seal the gap between the element mounting area and the element, the underfill material is substantially rectangular so that the four corners are located outside the corners of the element mounting area and have a larger area than the element mounting area. When provided in the shape, a signal line pattern laying avoidance area is set on the corner extension of the element mounting area and outside the element mounting area so as to be longer than the flow distance of the underfill material,
Before SL conductor layer is disposed on the resin insulating layer, and, from the laid linear pattern so as to pass through the signal line pattern laid avoid areas with connecting the terminal pad and the inner connection via conductors And the first signal line between the inner layer connection via conductor and the terminal pad which are disposed on the resin insulation layer and are connected to the first signal line pattern. And a second signal line pattern comprising a non-linear pattern laid so as to bypass the signal line pattern laying avoidance area and connected via a route different from the pattern substrate. 請求項１乃至７のいずれか１項に記載の多層配線基板と、
前記多層配線基板の前記素子搭載領域上に搭載され、複数の素子側端子が前記複数の端子パッドに対して接続された素子と、
前記素子搭載領域において前記多層配線基板と前記素子との隙間を封止するべく４隅が前記素子搭載領域の各コーナー部よりも外側に位置しかつ前記素子搭載領域よりも広面積となるように略矩形状に設けられたアンダーフィル材と
を備えたことを特徴とする素子搭載装置。 A multilayer wiring board according to any one of claims 1 to 7,
An element mounted on the element mounting region of the multilayer wiring board and having a plurality of element side terminals connected to the plurality of terminal pads;
In the element mounting area, four corners are located outside the corners of the element mounting area and have a larger area than the element mounting area in order to seal a gap between the multilayer wiring board and the element. An element mounting apparatus comprising an underfill material provided in a substantially rectangular shape .
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