JP4265016B2 - Manufacturing method of semiconductor dynamic quantity sensor - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、力学量の作用に応じた可動部の変位をセンサ出力として取り出すようにした半導体力学量センサの製造方法及び静電容量型の半導体力学量センサに関する。
【０００２】
【従来の技術】
例えば、静電容量型の半導体加速度センサにあっては、加速度の作用に応じて変位する可動部として梁構造体を設け、その梁構造体の変位を、当該梁構造体と一体に設けられた可動電極と基板上に設けられた固定電極との間に形成されるコンデンサの静電容量の変化として取り出す構成となっている。このような半導体加速度センサを製造する場合、従来より、特開平６−３４９８０６号公報などに見られるように、第１半導体層（支持基板）上に絶縁層を介して第２半導体層を積層したＳＯＩ構造の半導体基板を用意し、その第１半導体層を上記梁構造体や固定電極などの形状に応じた所定形状にパターニングすると共に、上記絶縁層を犠牲層エッチングするなどの工程を実行して、最終的に半導体基板上に可動電極を備えた梁構造体及び固定電極を形成するという方法が用いられている。
【０００３】
【発明が解決しようとする課題】
上記のような製造方法では、エッチング液を使用する犠牲層エッチング工程が不可欠であるため、その犠牲層エッチング工程時において、エッチング液の表面張力により、梁構造体（特には可動電極）が他の部分（特には固定電極）に張り付くという所謂スティッキング現象が発生することが多々ある。このような現象が発生した場合には、可動電極及び固定電極間での静電容量変化の検出が不可能になるという致命的な不良となるものであり、従って、従来構成の製造方法では歩留まりの悪化が避けられないという問題点があった。
【０００４】
また、例えば、従来の静電容量型の半導体力学量センサにおいて、可動電極及び固定電極が形成される第２半導体層及びこれを支持する第１半導体層（支持基板）の比抵抗が比較的高い状態となっていた場合には、以下に述べるような問題点が発生することが判明した。
【０００５】
即ち、静電容量型の半導体力学量センサにおいては、その静電容量の変化を取り出すのに比較的高い周波数の搬送波信号を利用することが一般的となっている。この場合、コンデンサを形成する可動電極及び固定電極間に上記搬送波信号に応じた電圧が印加された状態では、可動電極の側面に、上記コンデンサの容量値と、対応する固定電極との間の電位差との積により示される電荷が発生することになり、この電荷の動きを利用して当該コンデンサの静電容量の変化を取り出すようになっている。このように発生する電荷の動きには、上記可動電極及び固定電極間に電圧を印加するための経路、並びにその電荷を取り出すための経路での抵抗値及び容量値に応じた時定数が存在することになる。ところが、上記のような経路中には、第２半導体層により形成された抵抗要素（可動電極、固定電極そのものも含む）の他に、第１半導体層側で絶縁層を介して形成される寄生抵抗要素が含まれることになるため、第１及び第２半導体層の比抵抗が比較的高い状態となっていた場合には、上記時定数が増大することになる。この時定数が増大した状態では、前記電荷の動きが遅くなったり、搬送波信号の立ち上がりが遅れるなどの現象が発生するので、コンデンサの静電容量を利用した物理量の検出結果が本来得られるべき値から異なる状態となり、結果的に力学量の検出特性が悪化することになる。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、製造途中の段階でエッチング液の表面張力により可動部が他の部分に張り付くという現象を確実に防止できて、歩留まりの向上を実現可能になるなどの効果を奏する半導体力学量センサの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
【００１４】
前記目的を達成するために請求項１に記載した製造方法を採用することができる。この製造方法によれば、第１半導体層上に絶縁層を介して積層された第２半導体層に対し、トレンチ形成工程において、可動電極及び固定電極を画定するためのトレンチが上記絶縁層に達するように形成される。次いで、第１のエッチング工程において、前記第１半導体層における前記可動電極及び固定電極の形成領域に対応した部分が、前記絶縁層と反対側の面からウエットエッチングされると共に、そのエッチング領域の第１半導体層の膜厚が予め設定した膜厚となった時点でエッチング停止される。そして、その後に行われる第２のエッチング工程において、上記のように残存された前記設定膜厚の第１半導体層が、気相雰囲気でのエッチングにより除去されて上記絶縁層の裏面が露出されるようになる。 このように、第１のエッチング工程では、絶縁層との間に第１半導体層が所定膜厚で残存されるようになるから、当該第１のエッチング工程におけるエッチング液の圧力が、絶縁層及び上記残存された第１半導体層の双方により受け止められるようになって、当該絶縁層ひいては第２半導体層が破壊される可能性が低くなる。しかも、絶縁層を露出させるための第２のエッチング工程は気相雰囲気で行われる構成であるから、その工程の実行時においても、絶縁層ひいては第２半導体層が破壊される可能性が低くなる。このため、総じて製造時における歩留まりの悪化を防止できるようになる。
【００１５】
また、上記第２のエッチング工程の実行後には、第３のエッチング工程において前記絶縁層が気相雰囲気でのエッチングにより除去されることにより、前記トレンチと連続した状態の開口部が形成されて前記可動電極及び固定電極が形成されるようになる。この場合、可動電極を形成するための最終工程である第３のエッチング工程は、気相雰囲気でのエッチングにより行われるものであるから、最終工程でウエットエッチングを行う従来構成の場合のように、エッチング液による表面張力に起因して可動電極が固定電極に張り付くというスティッキング現象が発生することがなくなり、結果的に、製造時における歩留まりの向上を実現できるようになる。
【００１６】
請求項２記載の製造方法によれば、第１のエッチング工程でのエッチング時において、そのエッチングを、第１半導体層に所定深さで形成された不純物高濃度層が露出した時点で確実に停止させることができるため、第１半導体層の残存膜厚を正確に制御できるようになる。このため、第１のエッチング工程の実行時において、絶縁層の裏面側に、第１半導体層を上記不純物高濃度層の深さに応じた膜厚で確実に残存させることができ、これにより、第１のエッチング工程におけるエッチング液の圧力によって絶縁層ひいては第２半導体層が破壊される事態を確実に防止できるようになる。
【００１７】
請求項３記載の製造方法によれば、第１のエッチング工程でのエッチング時において、そのエッチングを、第１半導体層に印加したバイアス電圧に応じて形成される空乏層が露出した時点で確実に停止させることができるため、第１半導体層の残存膜厚を正確に制御できるようになる。従って、この場合においても、第１のエッチング工程の実行時において、絶縁層の裏面側に、上記空乏層の位置に応じた膜厚の第１半導体層を確実に残存させることができ、これにより、第１のエッチング工程におけるエッチング液の圧力によって絶縁層ひいては第２半導体層が破壊される事態を確実に防止できるようになる。
【００１８】
請求項４記載の製造方法のように、第２のエッチング工程でのエッチングレートと第３のエッチング工程でのエッチングレートとの差を小さく設定する構成とした場合には、それら第２及び第３のエッチング工程を、エッチング条件の変更を必要とすることなく連続的に行い得るようになって、製造工程を簡略化できることになる。
【００１９】
請求項５記載の製造方法のように、可動電極及び固定電極を形成する第３のエッチング工程に先立って、半導体基板を所定のセンサチップ形状に切断するダイシング工程を実行する構成とした場合には、そのダイシング工程での振動によって可動電極や固定電極が破損する事態を未然に防止できるようになる。
【００３６】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を半導体加速度センサの製造方法に適用した第１実施例について図１ないし図３を参照しながら説明する。
図２には、半導体力学量センサとしての半導体加速度センサ１の平面構造が示され（但し、図２中の斜線帯は断面を示すものではなく、各構造要素の区別を容易に認識可能にするためのものである）、図３には図２中のＡ−Ａ線に沿った模式的な断面構造が示されている。
【００３７】
これら図２及び図３において、例えば単結晶シリコンにより構成された支持基板２は、開口部２ａを備えた矩形枠状に形成されており、その上面には、単結晶シリコンより成る力学量検出用の梁構造体３（本発明でいう可動部に相当）並びに一対の固定電極構造体４、５がシリコン酸化膜より成る絶縁膜６（図３参照）を介して配置されている。
【００３８】
上記梁構造体３は、矩形状のマス部７の両端を、矩形枠状の梁部８ａ及び８ｂを介してアンカー部９ａ及び９ｂに一体に連結した構成となっており、これらアンカー部９ａ及び９ｂが支持基板２における対向辺部上に絶縁膜６を介して支持されている。これにより、上記マス部７及び梁部８ａ、８ｂは、支持基板２の開口部２ａに臨んだ状態となっている。尚、上記梁部８ａ及び８ｂは、図２中矢印Ｘ方向の成分を含む加速度を受けたときにマス部７を当該方向へ変位させると共に、加速度の消失に応じて元の状態に復元させるというバネ機能を備えたものである。さらに、梁構造体３は、マス部７の両側面から当該マス部７と直交した方向へ一体的に突出された例えば３個ずつの可動電極１０ａ及び１０ｂを備えており、これら可動電極１０ａ及び１０ｂも支持基板２の開口部２ａに臨んだ状態となっている。尚、これら可動電極１０ａ及び１０ｂは、断面矩形の棒状に形成されている。
【００３９】
支持基板２上には、梁構造体３における一方のアンカー部９ｂと一体に連結された状態の可動電極用配線部１１が前記絶縁膜６を介して形成されており、この配線部１１上の所定位置には、ワイヤボンディング用の電極パッド１１ａが例えばアルミニウムにより形成されている。
【００４０】
前記固定電極構造体４は、支持基板２上に絶縁膜６を介して形成された固定電極用配線部４ａと、前記可動電極１０ａの一方の側面と所定の検出空隙を存して平行した状態で配置された例えば３個の固定電極４ｂとを一体に有した構成となっており、各固定電極４ｂは、上記固定電極用配線部４ａに片持ち状に支持された状態となっている。これにより、上記固定電極４ｂは、支持基板２の開口部２ａに臨んだ状態となっている。
【００４１】
また、前記固定電極構造体５は、支持基板２上に絶縁膜６を介して形成された固定電極用配線部５ａと、前記可動電極１０ｂの一方の側面（前記可動電極１０ａにおける前記検出空隙側と反対側の面）と所定の検出空隙を存して平行した状態で配置された例えば３個の固定電極５ｂとを一体に有した構成となっており、各固定電極５ｂは、上記配線部５ａに片持ち状に支持された状態となっている。これにより、上記固定電極５ｂは、支持基板２の開口部２ａに臨んだ状態となっている。
【００４２】
尚、上記固定電極４ｂ及び５ｂは、断面矩形の棒状に形成されている。また、上記固定電極用配線部４ａ及び５ａ上の所定位置には、ワイヤボンディング用の電極パッド４ｃ及び５ｃがアルミニウムにより形成されている。さらに、支持基板２の周縁部には、梁構造体３及び固定電極構造体４、５の基材となる単結晶シリコンより成るシールド用薄膜１２が、絶縁分離トレンチ１３により分離された状態で配置されている。
【００４３】
上記のように構成された半導体加速度センサ１にあっては、可動電極１０ａと固定電極４ｂとの間に第１のコンデンサが形成され、また、可動電極１０ｂと固定電極５ｂとの間に第２のコンデンサが形成されることになる。これら第１及び第２のコンデンサの各静電容量は、マス部７に図２中矢印Ｘ方向の成分を含む加速度が作用したときの可動電極１０ａ及び１０ｂの変位に応じて差動的に変化するものであり、斯様な静電容量の変化を、電極パッド４ｃ、５ｃ、１１ａを通じて取り出すことにより加速度を検出できることになる。
【００４４】
図１には上記のような半導体加速度センサ１の製造工程例が模式的な断面図により示されており、以下これについて説明する。尚、図１において、（ｈ）は半導体加速度センサ１の部分的な断面構造モデル（説明の便宜上、図２中に二点鎖線Ｑ１、Ｑ２、Ｑ３で示す各部分での断面構造を合成した状態で表現したモデル）を摸式的に示したものであり、（ａ）〜（ｇ）は斯様な断面構造モデルに対応した部分の製造途中での模式的断面図である。
【００４５】
まず、図１（ａ）に示すようなＳＯＩ基板１４（本発明でいう半導体基板に相当）を用意する。このＳＯＩ基板１４にあっては、ベースとなる単結晶シリコンウェハ１４ａ（本発明でいう半導体層及び第１半導体層に相当）が最終的に前記支持基板２となるものであり、この単結晶シリコンウェハ１４ａ上に、単結晶シリコン薄膜１４ｂ（本発明でいう半導体層及び第２半導体層に相当）をシリコン酸化膜１４ｃ（本発明でいう絶縁層に相当：最終的に前記絶縁膜６となる）を介して設けた構造となっている。尚、上記単結晶シリコンウェハ１４ａは、表面の面方位が（１００）に設定されたもので、少なくとも３００μｍ程度以上の厚さ寸法を備えたものが使用される。また、上記単結晶シリコン薄膜１４ｂも、表面の面方位が（１００）のもので、例えば１μｍ前後の膜厚に設定されている。尚、この単結晶シリコン薄膜１４ｂには、その抵抗率を下げ、且つ前記電極パッド４ｃ、５ｃ、１１ａとの間でオーミックコンタクトを取るために、例えばリンを高濃度（１×１０^１９／cm^３程度以上）に拡散した状態としている。
【００４６】
次に、図１（ｂ）に示すような電極パッド形成工程を実行する。この工程では、単結晶シリコン薄膜１４ｂ上の全面にアルミニウムを例えば１μｍ程度の膜厚となるように蒸着した後に、そのアルミニウム膜をフォトリソグラフィ技術及びエッチング技術を利用してパターニングすることにより、電極パッド４ｃ、５ｃ、１１ａ（１１ａについては図１中に示されていない）を形成する。尚、この電極パッド形成工程では、電極パッド４ｃ、５ｃ、１１ａのオーミックコンタクトを得るための周知の熱処理（シンタ）を必要に応じて行う。
【００４７】
この状態から、図１（ｃ）に示すような寸法調整工程を実行する。この工程では、単結晶シリコンウェハ１４ａの表面（絶縁膜と６と反対側の面）側に切削・研磨加工を施すことによって、当該ウェハ１４ａの厚さ寸法が例えば３００μｍとなるように調整し、その加工面に鏡面仕上げを施す。このように、単結晶シリコンウェハ１４ａの厚さ寸法を３００μｍまで減らすのは、後でも述べるように、異方性エッチングにより前記開口部２ａを形成する際にそのエッチング深さを低減し、以て異方性エッチングに起因するチップ設計寸法の拡大を防止するためである。
【００４８】
次いで、図１（ｄ）に示すようなマスク形成工程を実行する。この工程では、単結晶シリコンウェハ１４ａの表面（鏡面加工面）の全面に、シリコン窒化膜を例えばプラズマＣＶＤ法によって０．５μｍ程度の膜厚となるように堆積した後に、そのシリコン窒化膜をフォトリソグラフィ技術及びエッチング技術を利用してパターニングすることにより、前記開口部２ａをエッチングによって形成する際のマスク１５を形成する。
【００４９】
この後には、図１（ｅ）に示すトレンチ形成工程を実行する。この工程では、単結晶シリコン薄膜１４ｂ及び電極パッド４ｃ、５ｃ、１１ａ上にドライエッチ耐性があるレジスト（図示せず）を所定パターン（梁構造体３、固定電極構造体４及び５、シールド用薄膜１２に対応した形状）で形成した状態で、ドライエッチング装置により異方性ドライエッチングを実行することにより、単結晶シリコン薄膜１４ｂ中に、シリコン酸化膜１４ｃに達するトレンチ１６を形成する。
【００５０】
この状態から、図１（ｆ）に示すような第１のエッチング工程を実行する。この第１のエッチング工程では、単結晶シリコンウェハ１４ａを、前記マスク１５を使用し且つ例えばＫＯＨ水溶液を利用して表面（シリコン酸化膜１４ｃと反対側の面）側から選択エッチングする。この場合、斯様なエッチングをシリコン酸化膜１４ｃまで進行させると、エッチング液の圧力により当該シリコン酸化膜１４ｃが破れて単結晶シリコン薄膜１４ｂが破壊される可能性が非常に高くなるため、エッチングがシリコン酸化膜１４ｃまで進行しないようにエッチング時間を管理する。尚、このようなエッチング時間の管理は、例えば、単結晶シリコンウェハ１４ａの厚さ寸法並びにエッチング液のエッチングレートに基づいた計算により行うものであるが、本実施例では、単結晶シリコンウェハ１４ａの膜厚が１０μｍ程度残存することを目標にした時間管理を行う。また、具体的には図示しなかったが、この第１のエッチング工程の実行前には、ＳＯＩ基板１４の表面側をレジストにより覆っておくものであり、このレジストは、例えば第１のエッチング工程終了後に除去するようにしている。
【００５１】
次いで、図１（ｇ）に示すような第２のエッチング工程を実行する。この第２のエッチング工程では、単結晶シリコンウェハ１４ａの表面側から、例えばプラズマエッチング装置を利用したドライエッチングを施すことにより、前記第１のエッチング工程においてシリコン酸化膜１４ｃとの間に残した膜厚１０μｍ程度の単結晶シリコンウェハ１４ａを除去し、以てシリコン酸化膜１４ｃの裏面（下面）を露出させる。尚、斯様なドライエッチングに伴い、マスク１５も同時に除去されることになる。
【００５２】
そして、図１（ｈ）に示すような第３のエッチング工程を実行する。この第３のエッチング工程では、前記第２のエッチング工程で使用したドライエッチング装置のエッチングレートを変更した状態で、シリコン酸化膜１４ｃの裏面（単結晶シリコンウェハ１４ａ側の面）からドライエッチングを施すことにより、当該シリコン酸化膜１４ｃを除去する。このような第３のエッチング工程の実行に応じて、前記開口部２ａが形成されると共に、梁構造体３のマス部７、梁部８ａ、８ｂ、可動電極１０ａ、１０ｂ（マス部７、梁部８ａ、８ｂ、可動電極１０ｂについては図１中に示されていない）がリリースされることになる。また、このときには、固定電極構造体４、５の固定電極４ｂ及び５ｂ（固定電極５ｂについては図１中に示されていない）もリリースされて、固定電極用配線部４ａ及び５ａに片持ち支持された状態となる。このようにして、第３のエッチング工程の実行に応じて梁構造体３及び固定電極構造体４、５が形成（画定）されるものである。
【００５３】
そして、このような第３のエッチング工程の実行後に、ＳＯＩ基板１４を所定のセンサチップ形状に切断するというダイシング工程を行うことにより半導体加速度センサ１の基本構造を完成させる。
【００５４】
上記のような製造方法によれば、可動部であるマス部７、梁部８ａ、８ｂ及び可動電極１０ａ、１０ｂを備えた梁構造体３をリリースするための最終工程である第３のエッチング工程をドライエッチングにより行う構成としたから、最終工程でウエットエッチングを行う従来構成の場合のように、エッチング液による表面張力に起因して、梁構造体３が固定電極構造体４及び５のような固定部分に張り付くというスティッキング現象が発生することがなくなり、結果的に、製造時における歩留まりの向上を実現できるるようになる。
【００５５】
また、エッチング液としてＫＯＨ水溶液を使用した第１のエッチング工程では、シリコン酸化膜１４ｃとの間に所定膜厚の単結晶シリコンウェハ１４ａが残存されるように構成し、その後に第２エッチング工程でのドライエッチングにより上記残存された状態の単結晶シリコンウェハ１４ａを除去する構成としたから、当該第１のエッチング工程において、そのエッチング液の圧力がシリコン酸化膜１４ｃ及び単結晶シリコンウェハ１４ａの双方により受け止めらるようになって、シリコン酸化膜１４ｃひいては単結晶シリコン薄膜１４ｂが破壊される可能性が低くなる。しかも、シリコン酸化膜１４ｃを露出させる第２のエッチング工程もドライエッチングにより行われる構成であるから、その工程の実行時において、シリコン酸化膜１４ｃひいては単結晶シリコン薄膜１４ｂが破壊される可能性が低くなるものであり、総じて、製造時における歩留まりの悪化を防止できるようになる。
【００５６】
さらに、完成状態においては、梁構造体３の可動部分（マス部７、梁部８ａ、８ｂ、可動電極１０ａ、１０ｂ）並びに固定電極構造体４、５の固定電極４ｂ、５ｂが、開口部２ａに臨んだ状態となるから、それらの目視検査をその表裏両面から容易に行い得るようになるという利点もある。
【００５７】
ここで、図１（ｃ）に示すような切削・研磨加工を行う理由について、図１（ｆ）を用いてさらに詳細にしておく。つまり、図１（ｆ）中に示すように、開口部２ａの開口設計寸法をａとすると、その寸法ａを正確にするためには、第１のエッチング工程において、横方向へのエッチングの進行を抑制できる異方性エッチングを行うことが望ましく、本実施例では、このような異方性エッチングを単結晶シリコンウェハ１４ａに対して行うためにＫＯＨ水溶液を利用している。このような異方性エッチングは、本実施例のように面方位（１００）の単結晶シリコンウェハ１４ａを用いる場合には、図１（ｆ）に示すようにエッチング面から角度θ（＝５４．７°）の方向へ進行する。従って、図１（ｆ）中に示した開口設計寸法ａ、マスク寸法ｂ及びエッチング深さｄの関係は、
ｂ＝ａ＋２×（ｄ／ｔａｎ５４．７°）
で得られることになる。このため、例えばエッチング深さｄが５００μｍの場合には、マスク寸法ｂを開口設計寸法ａより約７００μｍ程度大きくしなければならず、半導体加速度センサ１のチップサイズが拡大してしまう。
【００５８】
そこで、エッチング深さｄを小さくして、開口設計寸法ａとマスク寸法ｂとの差を縮小するために、本実施例では前述したような寸法調整工程を実行する構成としている。但し、単結晶シリコンウェハ１４ａの厚さ寸法を極端に薄くすると、その厚さばらつきが大きくなる可能性が出てくると共にハンドリング時に破損する虞が生じて歩留まりの低下を来たすため、その切削・研磨の工程能力を考慮した上で、最適の厚さ寸法（本実施例では３００μｍ）に設定することが重要になってくる。
【００５９】
尚、上記した第１実施例において、単結晶シリコンウェハ１４ａの厚さ寸法を、当初から３００μｍ程度に設定しておけば、その表面に鏡面仕上げのみを施せば済むようになって厚さ寸法を薄くするための前記寸法調整工程が不要になるから、全体の製造工程が簡略化することはいうまでもない。但し、このような設定とする場合には、単結晶シリコンウェハ１４ａのハンドリングに注意を払う必要がある。
【００６０】
さらに、上記した第１実施例において、単結晶シリコンウェハ１４ａの表面に予めシリコン酸化膜を形成したＳＯＩ基板１４を用いる構成とすれば、当該シリコン酸化膜をエッチングマスクとして利用できることになるから、マスク形成工程（図１（ｄ）参照）においてシリコン窒化膜を堆積する工程が不要となり、製造工程をさらに簡略化できることになる。
【００６１】
（第２の実施の形態）
図４及び図５には本発明の第２実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、第１実施例の構成では、開口部２ａのための第１のエッチング工程（図１（ｆ）参照）でのエッチング量を時間管理により制御する構成としているが、このような構成では、単結晶シリコンウェハ１４ａの厚さ寸法やエッチング液のエッチングレートのばらつきなどにより、単結晶シリコンウェハ１４ａの残存膜厚を目標とする１０μｍ程度に制御することが難しくなるものである。このため、場合によっては、エッチングがシリコン酸化膜１４ｃまで若しくはその直前まで進行することがあり、このような状態となったときにはエッチング液の圧力により当該シリコン酸化膜１４ｃひいては単結晶シリコン薄膜１４ｂが破壊される事態を招くことがある。このような事態に対処するためには、第１のエッチング工程を複数回に分割して実行し、その都度、エッチングの進行状況を確認しながらエッチング時間を補正するという方法が考えられるが、このような方法では、工数が増大するという新たな問題点を招くことになる。
【００６２】
この第２実施例は、上記のような事情を考慮したものであり、開口部２ａのためのエッチング時における単結晶シリコンウェハ１４ａの残存膜厚を、目標となる値に簡便且つ確実に加工できるようにしたものである。
【００６３】
具体的には、まず、図４（ａ）に示すようなＳＯＩ基板１４′を半導体基板として用意する。このＳＯＩ基板１４′は、基本的には第１実施例におけるＳＯＩ基板１４と同一構成のものであるが、単結晶シリコンウェハ１４ａにおけるシリコン酸化膜１４ｃとの界面部分に、１０μｍ程度の深さに達する不純物高濃度層１４ｄを予め形成した構造となっている。上記不純物高濃度層１４ｄは、ＳＯＩ基板１４′を貼り合わせ法などにより形成する前の段階で、例えば、ボロンなどの不純物をイオン注入した後に高温の不活性ガス雰囲気中で熱処理を行うことにより形成されるものであり、その不純物濃度は例えば１×１０^１９／cm^３程度に設定される。
【００６４】
次に、図４（ｂ）に示す電極パッド形成工程、図４（ｃ）に示す寸法調整工程、図４（ｄ）に示すマスク形成工程、図４（ｅ）に示すトレンチ形成工程を、それぞれ前記第１実施例と同様に実行した後に、図５（ｆ）に示すように、単結晶シリコン薄膜１４ｂ側をレジスト１７によって覆った状態にする被覆工程を実行する。
【００６５】
次いで、図５（ｇ）に示すような第１のエッチング工程を実行する。この第１のエッチング工程では、マスク１５及びレジスト１７などが設けられた状態のＳＯＩ基板１４′を、ＫＯＨ水溶液より成るエッチング液１８中に所定時間だけ浸漬することにより、単結晶シリコンウェハ１４ａの異方性エッチングを行う。この場合、高濃度に不純物が拡散されたシリコンにあっては、エッチング液１８（ＫＯＨ水溶液）によるエッチングレートが非常に小さいという一般的性質があるため、上記第１のエッチング工程では、不純物高濃度層１４ｄまでエッチングが進行した状態でそのエッチングが事実上停止した状態となる。従って、エッチング時間の管理を厳密に行わなくても、単結晶シリコンウェハ１４ａの残存膜厚を不純物高濃度層１４ｄの深さ寸法に応じて正確に制御できることになる。
【００６６】
この後には、レジスト１７を除去した状態で、ドライエッチング装置を利用して不純物高濃度層１４ｄを除去する第２のエッチング工程、並びに当該ドライエッチング装置を利用してシリコン酸化膜１４ｃを除去する第３のエッチング工程を実行し、最終的に図５（ｈ）に示すように、開口部２ａを形成した状態とする。そして、ＳＯＩ基板１４を所定のセンサチップ形状に切断するためのダイシング工程を行うことにより半導体加速度センサ１の基本構造を完成させる。
【００６７】
このように構成した第２実施例によれば、単結晶シリコンウェハ１４ａの厚さ寸法やエッチング液のエッチングレートがばらつくような状況下であっても、第１のエッチング工程において単結晶シリコンウェハ１４ａの残存膜厚を正確に制御できる。従って、当該第１のエッチング工程の実行時において、エッチング液の圧力を上記残存状態にある単結晶シリコンウェハ１４ａ及びシリコン酸化膜１４ｃによって確実に受け止めることができるようになって、単結晶シリコン薄膜１４ｂが破損される恐れがなくなるものである。また、第１のエッチング工程を前述したように複数回に分割して実行する必要がないから、工数の増大を招くこともない。勿論、最終工程である第３のエッチング工程をドライエッチングにより行う構成であるから、可動部分のスティッキング現象が発生することがなくなって、製造時における歩留まりの向上を実現できるものである。
【００６８】
（第３の実施の形態）
図６及び図７には、上記した第２実施例と同様に、開口部２ａのためのエッチング時における単結晶シリコンウェハ１４ａの残存膜厚を、目標となる値に簡便且つ確実に加工できるようになるなどの効果を奏する本発明の第３実施例が示されており、以下これについて第１及び第２実施例と異なる部分のみ説明する。
【００６９】
即ち、この第３実施例では、図６（ａ）に示すように第１実施例と同様のＳＯＩ基板１４（但し、単結晶シリコンウェハ１４ａは、後述する電気化学ストップエッチングのためにＰ型とする必要がある：単結晶シリコン薄膜１４ｂは前述したようにリンが拡散されたＮ型である）を用意した上で、図６（ｂ）に示す電極パッド形成工程、図６（ｃ）に示す寸法調整工程、図６（ｄ）に示すマスク形成工程を、それぞれ第１実施例と同様に実行した後に、図７（ｅ）に示すように、単結晶シリコン薄膜１４ｂの表面側をレジスト１７によって覆った状態にする被覆工程を実行する。
【００７０】
次いで、図７（ｆ）に示すような第１のエッチング工程を実行する。この第１のエッチング工程は、周知の電気化学ストップエッチングを行うものであり、マスク１５及びレジスト１７などが設けられた状態のＳＯＩ基板１４を、エッチング液１８中に浸漬した状態で、当該ＳＯＩ基板１４の単結晶シリコン薄膜１４ｂに例えば電極パッド４ｃを通じて正極性の電圧を印加し、エッチング液１８中に配置した電極板１９に負極性の電圧を印加する。このような電圧印加状態では、単結晶シリコンウェハ１４ａ中にシリコン酸化膜１４ｃを介して空乏層２０（便宜上、二点鎖線で示す）が広がるようになる。このため、エッチングが進行して上記空乏層２０がエッチング液１８中に露出した状態となると、陽極酸化反応が起こってエッチング面にエッチングレートが非常に小さい陽極酸化膜が形成されるため、事実上エッチングが停止するようになる。これにより、エッチング時間の管理を厳密に行わなくても、単結晶シリコンウェハ１４ａの残存膜厚を空乏層２０の深さ寸法に応じて正確に制御できることになる。
【００７１】
この後には、レジスト１７を除去した状態で、図７（ｇ）に示すトレンチ形成工程を第１実施例と同様に実行してトレンチ１６を形成した後に、ドライエッチング装置を利用して単結晶シリコンウェハ１４ａの前記残存部分を除去する第２のエッチング工程、並びに当該ドライエッチング装置を利用してシリコン酸化膜１４ｃを除去する第３のエッチング工程を実行し、最終的に図７（ｈ）に示すように、開口部２ａを形成した状態とする。そして、ＳＯＩ基板１４を所定のセンサチップ形状に切断するためのダイシング工程を行うことにより半導体加速度センサ１の基本構造を完成させる。
【００７２】
（第４の実施の形態）
図８には本発明の第４実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、第１実施例では、シリコンウェハ１４ａに開口部２ａを形成するために、ウエットエッチングによる第１のエッチング工程（図１（ｆ）参照）を行った後に、ドライエッチングによる第２及び第３のエッチング工程（図１（ｇ）、（ｈ）参照）を順次行うようにしたが、当初から気相雰囲気でエッチングする構成としても良い。この場合のエッチング方法としては、ドライエッチング装置を利用することが一般的であり、開口部２ａの寸法を正確に制御するためには、異方性ドライエッチングを行うことが望ましい。
【００７３】
具体的には、この第４実施例では、図８（ａ）に示すように第１実施例と同様のＳＯＩ基板１４を用意した上で、図８（ｂ）に示す電極パッド形成工程、図８（ｃ）に示す寸法調整工程、図８（ｄ）に示すマスク形成工程、図８（ｅ）に示すトレンチ形成工程を、それぞれ第１実施例と同様に実行する。但し、本実施例の場合、上記マスク形成工程では、ドライエッチ耐性があるレジストをマスク１５′として設ける。
【００７４】
そして、図８（ｆ）に示す第１のエッチング工程では、単結晶シリコンウェハ１４ａに対しマスク１５′側の面から異方性ドライエッチングを施すことにより、当該ウェハ１４ａを除去してシリコン酸化膜１４ｃの裏面（下面）を露出させた状態とする。次いで、図８（ｇ）に示すように、マスク１５′をアッシングして除去し、さらに、図８（ｈ）に示す第２のエッチング工程では、シリコン酸化膜１４ｃの裏面側からドライエッチングを施すことにより、当該シリコン酸化膜１４ｃを除去して開口部２ａを形成した状態とする。そして、ＳＯＩ基板１４を所定のセンサチップ形状に切断するためのダイシング工程を行うことにより半導体加速度センサ１の基本構造を完成させる。
【００７５】
このような第４実施例の製造方法によれば、ドライエッチングのみによって開口部２ａを形成できるようになるから、製造工程が簡単化すると共に、可動電極１０ｂ、１０ｂのような可動部にスティッキング現象が発生する恐れがなくなるものである。尚、このように異方性ドライエッチングを行う場合には、そのエッチングが単結晶シリコンウェハ１４ａの表面に対しほとんど垂直な方向へ進行するため、ウエットエッチングを行う場合のように、マスク寸法を大きくする必要がなくなり、チップサイズの拡大を招く恐れがなくなる。但し、本実施例のようなドライエッチングは、ＫＯＨ水溶液を用いたウエットエッチングに比べてエッチングレートが小さいという事情があるから、スループットの向上のためには単結晶シリコンウェハ１４ａの厚さ寸法を３００μｍ程度に調節しておくことが望ましい。
【００７６】
（第５の実施の形態）
図９には本発明の第５実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、この第５実施例は、梁構造体３及び固定電極構造体４、５の平面形状に工夫を加えることにより、単結晶シリコン薄膜１４ｂに形成するトレンチパターンをトレンチ幅が大きい部分とこれに比してトレンチ幅が十分に小さい部分を備えた状態にしたことに特徴を有する。具体的には、まず、図９（ａ）に示すように第１実施例と同様のＳＯＩ基板１４を用意した上で、図９（ｂ）に示す電極パッド形成工程、図９（ｃ）に示す寸法調整工程、図９（ｄ）に示すマスク形成工程を、それぞれ第１実施例と同様に実行する。
【００７７】
そして、図９（ｅ）に示すトレンチ形成工程では、単結晶シリコン薄膜１４ｂ及び電極パッド４ｃ、５ｃ、１１ａ上にドライエッチ耐性があるレジスト（図示せず）を、上記のようなトレンチ幅の差が生ずるような所定パターンで形成した状態で、ドライエッチング装置により異方性ドライエッチングを実行することにより、単結晶シリコン薄膜１４ｂ中に、トレンチ幅が大きく設定された第１のトレンチ２１ａと、これより十分に小さいトレンチ幅に設定された第２のトレンチ２１ｂとを形成する。
【００７８】
この場合、上記トレンチ形成工程でのドライエッチング時において、第１のトレンチ２１ａ部分にはエッチング媒体が十分に供給されるのに対して、第２のトレンチ２１ｂ部分ではエッチング媒体の供給量が不足気味になるため、実質的なエッチングレートが小さくなる。この結果、第１のトレンチ２１ａがシリコン酸化膜１４ｃに到達した段階でエッチングを終了すると、第２のトレンチ２１ｂの底部には、単結晶シリコン薄膜１４ｂが未エッチング状態で残ることになる。
【００７９】
この後に、図９（ｆ）に示すような第１のエッチング工程を実行する。この第１のエッチング工程では、単結晶シリコンウェハ１４ａを、マスク１５を使用し且つ例えばＫＯＨ水溶液を利用して選択エッチングするものであり、この場合にはエッチングストッパとしてエッチングレートがシリコンに比べて小さいシリコン酸化膜１４ｃを利用する。
【００８０】
次いで、図９（ｇ）に示す第２のエッチング工程において、シリコン酸化膜１４ｃを裏面側からのドライエッチングにより除去した後に、図９（ｈ）に示す第３のエッチング工程において、第２のトレンチ２１ｂの底部に残存した単結晶シリコン薄膜１４ｂをドライエッチングにより除去して開口部２ａを形成する。
【００８１】
このような本実施例の製造方法によれば、第１のエッチング工程の実行時において、エッチング液の圧力をシリコン酸化膜１４ｃ及び連結状態にある単結晶シリコン薄膜１４ｂの双方によって確実に受け止めることができるようになって、当該単結晶シリコン薄膜１４ｂが破損される恐れがなくなるものである。勿論、最終工程である第３のエッチング工程をドライエッチングにより行う構成であるから、可動部分のスティッキング現象が発生することがなくなって、製造時における歩留まりの向上を実現できるものである。
【００８２】
（第６の実施の形態）
図１０及び図１１には本発明の第６実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
即ち、図１０（ａ）に示すように第１実施例と同様のＳＯＩ基板１４を用意した上で、図１０（ｂ）に示す電極パッド形成工程、図１０（ｃ）に示す寸法調整工程、図１０（ｄ）に示すマスク形成工程、図１０（ｅ）に示すトレンチ形成工程を、それぞれ第１実施例と同様に実行する。
【００８３】
次いで、図１１（ｆ）に示す表面保護工程において、単結晶シリコン薄膜１４ｂの表面側を、容易に剥離可能な材料である例えば有機系レジスト或いはポリイミド系材料より成る表面保護膜２２により覆った状態とする。この後に、図１１（ｇ）に示す第１のエッチング工程、図１１（ｈ）に示す第２のエッチング工程、図１１（ｉ）に示す第３のエッチング工程を、それぞれ第１実施例と同様に実行して開口部２ａを形成し、さらに、最終的に図１１（ｊ）に示す保護膜除去工程を実行して表面保護膜２２を取り除く。この場合、製造途中において単結晶シリコン薄膜１４ｂへダメージが及ぶ事態を当該表面保護膜２２により防止可能になる利点がある。また、表面保護膜２２は有機系レジスト或いはポリイミド系材料より成るものであるから、例えば酸素プラズマ中（つまり、ドライ雰囲気中）で簡単に除去できることになる。そして、このような保護膜除去工程を上記第３のエッチング工程の一部として実行した後に、ＳＯＩ基板１４を所定のセンサチップ形状に切断するためのダイシング工程を行うことにより半導体加速度センサ１の基本構造を完成させる。尚、上記保護膜除去工程をダイシング工程の実行後に行う構成としても良い。
【００８４】
（第７の実施の形態）
梁構造体３などの可動部分は、半導体加速度センサの製造時のみならず、その実装時、例えばワイヤボンディング時においても破壊する可能性がある。このような実装段階での破壊を防止するためには、図１２に示すような本発明の第７実施例のような手法を用いることができる。
【００８５】
即ち、この第７実施例は、前記第６実施例と同様に、ＳＯＩ基板１４の表面側を表面保護膜２２により覆った状態とする表面保護工程（図１２（ａ）参照）を実行した後に、図１２（ｂ）に示すような窓部形成工程を実行する。この窓部形成工程では、表面保護膜２２における電極パッド４ｃ、５ｃ、１１ａとの対応部分に、当該電極パッド４ｃ、５ｃ、１１ａまで達する窓部２３（図１２では電極パッド４ｃ、５ｃに対応したもののみ図示）を形成する。
【００８６】
次いで、図１２（ｃ）に示す第１のエッチング工程を実行する。この第１のエッチング工程では、単結晶シリコンウェハ１４ａを、マスク１５を使用し且つ例えばＫＯＨ水溶液を利用して選択エッチングするものであり、この場合にはエッチングストッパとしてエッチングレートがシリコンに比べて小さいシリコン酸化膜１４ｃを利用する。このような第１のエッチング工程を行った後に、ＳＯＩ基板１４を所定のセンサチップ形状に切断するダイシング工程を実行し、この状態で図１２（ｄ）に示すワイヤボンディング工程を実行して、電極パッド４ｃ、５ｃ、１１ａと図示しない外部ボンディングパッドとの間をボンディングワイヤ２４により接続する。この後に、図１２（ｅ）に示すように、表面保護膜２２を酸素プラズマなどを使用して除去する。この状態から、ドライエッチング装置を利用してシリコン酸化膜１４ｃを除去する第２のエッチング工程を実行する。
【００８７】
このような第７実施例によれば、半導体加速度センサ１のパッケージ直前まで梁構造体３などの可動部分を破損から保護できるため、歩留まりの向上を実現できる。また、本実施例の構成によれば、表面保護膜２２が設けられる関係上、第１のエッチング工程において、前記第１実施例のように単結晶シリコン薄膜１４ｂを所定膜厚だけ残存させなくとも十分な強度が得られる。従って、その第１のエッチング工程においてシリコン酸化膜１４ｃが露出する状態までエッチングすれば良くなって、製造工程を簡略化できるようになる。
【００８８】
尚、上記した第６実施例及び第７実施例では、表面保護膜２２の除去を酸素プラズマを使用して行う構成としたが、別の方法として、オゾン雰囲気中にて紫外線を照射する方法もある。これによれば、酸素プラズマを使用する場合のようにチャージアップする必要がないため、可動電極１０ａ、１０ｂの固定電極４ｂ、５ｂに対する張り付き現象をより一層抑制することができる。
【００８９】
（第８の実施の形態）
上記した各実施例では、トレンチ形成工程において、ＳＯＩ基板１４にドライエッチングを施すことにより、シリコン酸化膜１４ｃに達するトレンチ１６或いは２１ａを形成する構成としたが、このような場合には、トレンチ底部におけるシリコン酸化膜１４ｃと接した部分が異常な形状になり易いことが知られている。即ち、第１ないし第４実施例、第６及び第７実施例のように、トレンチ１６をドライエッチングにより形成した場合、例えば当該トレンチ１６により画定された固定電極４ｂ、５ｂ或いは可動電極１０ａ、１０ｂの最下部に図１３（ａ）に示すような突起２５が生成されることがある。このような突起２５が生成された場合には、固定電極４ａ、４ｂ及び可動電極１０ａ、１０ｂ間の静電容量誤差が大きくなるため、除去しておくことが望ましい。
【００９０】
そこで、本発明の第８実施例においては、シリコン酸化膜１４ｃを除去するためのドライエッチング工程を実行した後に、単結晶シリコン薄膜１４ｂに対し、下方から等方性ドライエッチングを施すという補助エッチング工程を実行することにより、図１３（ｂ）に示すように上記のような異常形状を除去するようにしている。これにより、半導体加速度センサ１の検出精度が、固定電極４ａ、４ｂ及び可動電極１０ａ、１０ｂ間の静電容量誤差の拡大に起因して悪化する事態を未然に防止できることになる。尚、上記補助エッチング工程のエッチングレートと、シリコン酸化膜１４ｃを除去するためのドライエッチング工程のエッチングレートの差を小さく設定すれば、ドライエッチング装置のエッチング条件を変更することなく上記各ドライエッチング工程を連続的に行うことができるようになり、工程の簡略化を図り得るようになる。
【００９１】
（第９の実施の形態）
以下、本発明を半導体加速度センサに適用した第９実施例について図１４ないし図２０を参照しながら説明する。
図１４には、半導体力学量センサとしての半導体加速度センサ１０１の平面構造が示され（但し、図１４中の斜線帯は断面を示すものではなく、各構造要素の区別を容易に認識可能にするためのものである）、図１５には図２中のＢ−Ｂ線に沿った模式的な断面構造が示されている。
【００９２】
これら図１４及び図１５において、例えば単結晶シリコンにより構成された支持基板１０２は、開口部１０２ａを備えた矩形枠状に形成されており、その上面には、単結晶シリコン層１０３（本発明でいう半導体層に相当）に形成された梁構造体１０４並びに一対の固定電極構造体１０５、１０６がシリコン酸化膜より成る絶縁膜１０７（図２参照）を介して配置されている。
【００９３】
上記梁構造体１０４は、矩形棒状のマス部１０８の両端を、矩形枠状の梁部１０９ａ及び１０９ｂを介してアンカー部１１０ａ及び１１０ｂに一体に連結した構成となっており、これらアンカー部１１０ａ及び１１０ｂが支持基板１０２における対向辺部上に前記絶縁膜１０７を介して支持されている。これにより、上記マス部１０８及び梁部１０９ａ、１０９ｂは、支持基板１０２の開口部１０２ａに臨んだ状態となっている。尚、上記梁部１０９ａ及び１０９ｂは、図２中矢印Ｘ方向の成分を含む加速度を受けたときにマス部１０８を当該方向へ変位させると共に、加速度の消失に応じて元の状態に復元させるというバネ機能を備えたものである。
【００９４】
さらに、梁構造体１０４は、マス部１０８の両側面から当該マス部１０８と直交した方向へ一体的に突出された複数個ずつの可動電極１１１ａ及び１１１ｂを備えており、これら可動電極１１１ａ及び１１１ｂも支持基板１０２の開口部１０２ａに臨んだ状態となっている。尚、これら可動電極１１１ａ及び１１１ｂは、実際には多数個ずつ設けられるものであるが、図１４では簡略化のため２個ずつのみ示している。また、可動電極１１１ａ及び１１１ｂは、断面矩形の棒状に形成されていると共に、矩形状の貫通孔１１２が複数個形成されており、この貫通孔１１２により複数の矩形枠状体を直線状に連結した形態の所謂ラーメン構造を備えた形状とされている。
【００９５】
支持基板１０２上には、梁構造体１０４における一方のアンカー部１１０ｂと一体に連結された状態の可動電極用配線部１１３が前記絶縁膜１０７を介して形成されており、この配線部１１３上の所定位置には、ワイヤボンディング用の電極パッド１１３ａが例えばアルミニウムにより形成されている。
【００９６】
前記固定電極構造体１０５は、支持基板１０２上に絶縁膜１０７を介して形成された固定電極用配線部１０５ａと、前記可動電極１１１ａの一方の側面と所定の検出空隙を存して平行した状態で配置された複数個の第１の固定電極１０５ｂとを一体に有した構成となっており、各固定電極１０５ｂは、上記固定電極用配線部１０５ａに片持ち状に支持された状態となっている。これにより、上記第１の固定電極１０５ｂは、支持基板１０２の開口部１０２ａに臨んだ状態となっている。
【００９７】
また、前記固定電極構造体１０６は、支持基板１０２上に絶縁膜１０７を介して形成された固定電極用配線部１０６ａと、前記可動電極１１１ｂの一方の側面（前記可動電極１１１ａにおける前記検出空隙側と反対側の面）と所定の検出空隙を存して平行した状態で配置された複数個の第２の固定電極１０６ｂとを一体に有した構成となっており、各固定電極１０６ｂは、上記配線部１０６ａに片持ち状に支持された状態となっている。これにより、上記第２の固定電極１０６ｂは、支持基板１０２の開口部１０２ａに臨んだ状態となっている。
【００９８】
尚、上記第１及び第２の固定電極１０５ｂ及び１０６ｂは、実際には多数個ずつ設けられるものであるが、図１４では簡略化のため２個ずつのみ示している。また、第１及び第２の固定電極１０５ｂ及び１０６ｂは、断面矩形の棒状に形成されていると共に、矩形状の貫通孔１１４が複数個形成されており、この貫通孔１１４により複数の矩形枠状体を直線錠に連結した形態の所謂ラーメン構造を備えた形状とされている。さらに、上記固定電極用配線部１０５ａ及び１０６ａ上の所定位置には、ワイヤボンディング用の電極パッド１０５ｃ及び１０６ｃがアルミニウムにより形成されている。
【００９９】
支持基板１０２の周縁部に残存した単結晶シリコン層１０３は、シールド用薄膜１０３ａとして機能するものであり、そのシールド用薄膜１０３ａと梁構造体１０４及び可動電極用配線部１１３との隣接部位には絶縁分離トレンチ１１５が形成され、シールド用薄膜１０３ａと固定電極用配線部１０５ａ及び１０６ａとの各隣接部位には絶縁分離トレンチ１１６及び１１７がそれぞれ形成されている。また、シールド用薄膜１０３ａ上には、ワイヤボンディング用の例えば２個の電極パッド１０３ｂがアルミニウムにより形成されている。
【０１００】
しかして、本実施例においては、半導体加速度センサ１０１の製造途中の工程において、前記支持基板１０２及び単結晶シリコン層１０３に不純物を拡散することによって、それらの比抵抗を３Ω・cm以下、望ましくは１Ω・cm以下の比較的低い値に設定している。この結果、上記のように設定された比抵抗に応じて、固定電極用配線部１０５ａ及び１０６ａ、第１及び第２の固定電極１０５ｂ及び１０６ｂ、可動電極１１１ａ及び１１１ｂ、可動電極用配線部１１３などの抵抗値が決まることになる。
【０１０１】
上記のように構成された半導体加速度センサ１０１にあっては、図１４中の矢印Ｘ方向の成分を含む加速度が印加されると、マス部１０８が当該矢印Ｘ方向へ変位するようになり、その加速度に応じた変位量は、マス部１０８の質量と梁部１０９ａ、１０９ｂの復元力、並びに電圧印加状態において可動電極１１１ａ及び１１１ｂと第１及び第２の固定電極１０５ｂ及び１０６ｂとの各間に作用する静電気力によって決定される。この場合、可動電極１１１ａと第１の固定電極１０５ｂとの間に第１のコンデンサが形成され、また、可動電極１１１ｂと第２の固定電極１０６ｂとの間に第２のコンデンサが形成されるものであり、これら第１及び第２のコンデンサの各静電容量は、上記のようにマス部１０８に加速度が作用したときの可動電極１１１ａ及び１１１ｂの変位に応じて差動的に変化するものである。従って、斯様な静電容量の変化を、電極パッド１０５ｃ、１０６ｃ、１１３ａを通じて電荷量の変化として取り出すことにより加速度を検出できることになる。尚、上記第１及び第２のコンデンサの静電容量は、本実施例の場合、加速度が印加されていない状態で互いに等しくなるように設定されている。
【０１０２】
図１６には、上記のような静電容量の変化を検出するための容量変化検出回路の回路構成が示されている。但し、この図１６では、半導体加速度センサ１０１を等価回路で表現している。即ち、図６に示した半導体加速度センサ１０１において、
ＣＳ１：可動電極１１１ａ・第１の固定電極１０５ｂ間の第１のコンデンサ、
ＣＳ２：可動電極１１１ｂ・第２の固定電極１０６ｂ間の第２のコンデンサ、
ＲＭ１：可動電極１１１ａ部分の単結晶シリコン層１０３の抵抗、
ＲＭ２：可動電極１１１ｂ部分の単結晶シリコン層１０３の抵抗、
ＲＲ１：第１の固定電極１０５ｂ部分の単結晶シリコン層１０３の抵抗、
ＲＲ２：第２の固定電極１０６ｂ部分の単結晶シリコン層１０３の抵抗、
【０１０３】
ＲＨ１：可動電極１１１ａ、１１１ｂの基部から電極パッド１１３ａに至る部分（マス部１０８及び可動電極用配線部１１３）の単結晶シリコン層１０３の抵抗、
ＲＨ２：第１の固定電極１０５ｂの基部から電極パッド１０５ｃに至る部分（固定電極用配線部１０５ａ）の単結晶シリコン層１０３の抵抗、
ＲＨ３：第２の固定電極１０６ｂの基部から電極パッド１０６ｃに至る部分（固定電極用配線部１０６ａ）の単結晶シリコン層１０３の抵抗、
【０１０４】
ＲＰ１：電極パッド１１３ａから絶縁分離トレンチ１１５に至る部分（可動電極用配線部１１３）の単結晶シリコン層１０３による寄生抵抗、
ＣＰ１：可動電極配線部１１３の絶縁分離トレンチ１１５による寄生コンデンサ、
ＲＰ２：絶縁トレンチ１１５及び１１６間に位置した単結晶シリコン層１０３による寄生抵抗、
ＣＰ２：固定電極配線部１０５ａの絶縁分離トレンチ１１６による寄生コンデンサ、
ＲＰ３：電極パッド１０５ｃから絶縁分離トレンチ１１６に至る部分（固定電極用配線部１０５ａ）の単結晶シリコン層１０３による寄生抵抗、
ＲＰ４：絶縁トレンチ１１５及び１１７間に位置した単結晶シリコン層１０３による寄生抵抗、
ＣＰ３：固定電極配線部１０６ａの絶縁分離トレンチ１１７による寄生コンデンサ、
【０１０５】
ＲＰ５：電極パッド１０６ｃから絶縁分離トレンチ１１７に至る部分（固定電極用配線部１０６ａ）の単結晶シリコン層１０３による寄生抵抗、
ＲＰ６：電極パッド１１３ａから絶縁膜１０７に至る縦方向部分（可動電極用配線部１１３）の単結晶シリコン層１０３による寄生抵抗、
ＣＰ４：電極パッド１１３ａと支持基板１０２との間の寄生コンデンサ、
ＲＰ７：電極パッド１０５ｃから電極パッド１１３ａ部分までの支持基板１０２による寄生抵抗、
ＲＰ８：電極パッド１０５ｃまたは１０６ｃから絶縁膜１０７に至る縦方向部分（固定電極用配線部１０５ａまたは１０６ａ）の単結晶シリコン層１０３による寄生抵抗、
ＲＰ９：電極パッド１０６ｃ電極パッド１１３ａ部分までの支持基板１０２による寄生抵抗、
である。
【０１０６】
一方、電極パッド１０５ｃ（つまり第１の固定電極１０５ｂ）には、図１７に示すような矩形波より成る第１搬送波信号（周波数は例えば１００ＫＨｚ、電圧レベルは例えば５Ｖ）が印加され、電極パッド１０６ｃ（つまり第２の固定電極１０６ｂ）には、上記第１搬送波信号と位相が１８０°異なる矩形波より成る第２搬送波信号（図１７参照：周波数は例えば１００ＫＨｚ、電圧レベルは例えば５Ｖ）が印加されるようになっている。尚、具体的に図示しないが、上記第１及び第２搬送波信号は、同一の発振回路からのクロック信号に同期して形成されるものである。
【０１０７】
上記のような各搬送波信号が印加された状態では、電極パッド１１３ａ（つまり可動電極１１１ａ、１１１ｂ）の電位レベルは、第１及び第２のコンデンサＣＳ１及びＣＳ２の静電容量に応じたレベルになるものであり、その電位レベルをスイッチドキャパシタ回路１１８により検出するようにしている。
【０１０８】
スイッチドキャパシタ回路１１８は、オペアンプ１１８ａ、帰還コンデンサ１１８ｂ及びスイッチ要素１１８ｃを図示のように組み合わせて接続されている。上記オペアンプ１１８ａは、反転入力端子に電極パッド１１３ａからの信号（可動電極１１１ａ、１１１ｂの電位レベルを示す信号）が入力され、非反転入力端子に２．５Ｖ（つまり、第１及び第２のコンデンサＣＳ１及びＣＳ２の静電容量が等しい状態時に電極パッド１１３ａに現れる電位レベルに相当）の電圧信号が与えられる構成となっている。また、上記スイッチ要素１１８ｃは、前記図示しない発振回路からのクロック信号に同期して生成されるトリガ信号によりオンオフされるものであり、図１７に示すように、第１搬送波信号の立ち下がりタイミング（第２搬送波信号の立ち上りタイミング）で一定時間τ（第１搬送波信号の１／２周期より短い時間）だけオンするように設定される。
【０１０９】
図１６に示した容量検出回路は、以下のように動作することが想定されたものである。
【０１１０】
即ち、第１及び第２のコンデンサＣＳ１及びＣＳ２の容量値が等しい場合、図１７のタイミングチャート中のタイミングＴ１においては、第１の固定電極１０５ｂに０Ｖ、第２の固定電極１０６ｂに５Ｖ、可動電極１１１ａ及び１１１ｂに２．５Ｖの電圧がそれぞれ印加されることになる。これに応じて、第１及び第２のコンデンサＣＳ１及びＣＳ２などでの電荷分布は図１８（ａ）に示す状態となる。このときには、スイッチ要素１１８ｃがオンされるため、スイッチドキャパシタ回路１１８からの出力電圧Ｖｏは２．５Ｖになる。
【０１１１】
上記タイミングＴ１から時間τが経過したタイミングＴ２において、スイッチ要素１１８ｃがオフされたときには、各固定電極１０５ｂ及び１０６ｂに対する印加電圧は変化しないので、第１及び第２のコンデンサＣＳ１及びＣＳ２での電荷分布は図１８（ａ）に示す状態のままであり、出力電圧Ｖｏも２．５Ｖのままである。
【０１１２】
その後のタイミングＴ３に至ると、第１の固定電極１０５ｂに５Ｖ、第２の固定電極１０６ｂに０Ｖの電圧が印加された状態に反転するのに応じて、第１及び第２のコンデンサＣＳ１及びＣＳ２などでの電荷分布は図１８（ｂ）に示す状態となる。このときには、図５（ｂ）中に破線Ｑで囲った部分の総電荷量が零になるのに伴い、出力電圧Ｖｏが帰還コンデンサ１１８ｂを通じた放電により応じて徐々に低下するようになる。
【０１１３】
この場合、出力電圧Ｖｏのレベルは、第１及び第２のコンデンサＣＳ１及びＣＳ２の各静電容量の差動的な変化量、つまり、マス部１０８に作用する加速度の大きさに応じて変化することになるから、その出力電圧Ｖｏを利用して加速度の大きさを検出できるようになる。
【０１１４】
ここで、可動電極１１１ａ及び１１１ｂと第１及び第２の固定電極１０５ｂ及び１０６ｂとの間に電圧が印加された状態では、その可動電極１１１ａ、１１１ｂの側面に、前記第１及び第２のコンデンサＣＳ１及びＣＳ２の容量値と、対応する固定電極１０５ｂ、１０６ｂとの間の電位差との積により示される電荷が発生することになる。このように発生する電荷は、電極パッド１１３ａから可動電極１１１ａ及び１１１ｂの側面までの経路での抵抗値及び容量値、並びに電極パッド１０５ｃ及び１０６ｃから第１及び第２の固定電極１０５ｂ及び１０６ｂの側面までの各経路での抵抗値及び容量値に応じた時定数を持つことになる。ところが、上記のような経路中には、図１６に示したような抵抗ファクタ（ＲＭ１、ＲＭ２、ＲＲ１、ＲＲ２、ＲＨ１〜ＲＨ３、ＲＰ１〜ＲＰ９）が存在するため、これに起因した上記時定数の増大による悪影響が避けられない。
【０１１５】
従って、上記のような抵抗ファクタの大きさを決定する支持基板１０２及び単結晶シリコン層１０３の比抵抗が比較的高い状態となっていた場合、つまり、時定数が大きい状態時には、以下に（１）、（２）、（３）に述べるような現象が複合して発生することになる。
【０１１６】
（１）第１及び第２のコンデンサＣＳ１及びＣＳ２と帰還コンデンサ１１８ｂとの間での電荷の動きが、前記時定数の影響で遅くなる。このため、図１９（ａ）に示すように、出力電圧Ｖｏの振幅が本来得られるべき値とは異なった状態になる現象が発生する。
【０１１７】
（２）固定電極１０５ｂ及び１０６ｂに印加される第１及び第２搬送波信号にも上記時定数による影響が及ぶので、当該固定電極１０５ｂ及び１０６ｂに印加される電圧が、図１９（ｂ）に示すように本来得られるべき値より小さくなり、このため、出力電圧Ｖｏの値も本来得られるべき値から変化することになる。
【０１１８】
（３）第１及び第２搬送波信号に上記のような時定数の影響が及ぶのに応じて、それら第１及び第２搬送波信号とスイッチ要素１１８ｃのオンオフタイミングに図１９（ｃ）に示すような位相ずれが生じ、これに起因して出力電圧Ｖｏの値が本来得られるべき値から変化する。
【０１１９】
要するに、支持基板１０２及び単結晶シリコン層１０３の比抵抗が比較的高い状態となっていた場合には、上記（１）、（２）、（３）のような現象が複合して発生したときに、その影響による出力電圧Ｖｏの変動幅が大きくなって加速度の検出特性が悪化することになる。
【０１２０】
これに対して、本実施例においては、支持基板１０２及び単結晶シリコン層１０３の比抵抗を、前述したように３Ω・cm以下、望ましくは１Ω・cm以下の比較的低い値に設定している。つまり、本実施例においては、図１６中に示した抵抗ＲＭ１、ＲＭ２、ＲＲ１、ＲＲ２、ＲＨ１〜ＲＨ３、寄生抵抗ＲＰ１〜ＲＰ６、ＲＰ８、ＲＰ９の抵抗値を決定する単結晶シリコン層１０３の比抵抗は勿論のこと、図１６中に示した寄生抵抗ＲＰ７を決定する支持基板１０２の比抵抗も比較的小さい値に設定しているから、抵抗ＲＭ１、ＲＭ２、ＲＲ１、ＲＲ２、ＲＨ１〜ＲＨ３及び寄生抵抗ＲＰ１〜ＲＰ９の存在に伴う時定数による影響を極力抑制できるようになって、出力電圧Ｖｏの変動幅を小さくできるものである。
【０１２１】
因みに、支持基板１０２及び単結晶シリコン層１０３の比抵抗と、コンデンサＣＳ１及びＣＳ２に電圧を印加した状態での電圧及び電流位相差との関係を図２０に示すが、前述した時定数に起因した電圧及び電流の位相ずれ量を許容範囲である１°以内（位相差８９〜９０°）に収めるためには、上記比抵抗を３Ω・cm以下とすれば良いことが分かる。
【０１２２】
以上の結果、本実施例によれば、支持基板１０２及び単結晶シリコン層１０３の比抵抗を低い値に設定するだけの簡単な構成によって加速度の検出特性が向上するようになる。また、静電容量が差動的に変化する第１及び第２コンデンサＣＳ１、ＣＳ２を利用して加速度の検出を行うことになるから、被検出加速度の大きさに対する静電容量の変化幅が見掛け上において大きくなって、Ｓ／Ｎ比が向上するようになる。
【０１２３】
（その他の実施の形態）
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
第１実施例及び第３実施例では、第１のエッチング工程の実行後に、膜厚１０μｍ程度で残存させた単結晶シリコンウェハ１４ａをドライエッチングにより除去するための第２のエッチング工程を行った後に、エッチングレートを変更してシリコン酸化膜１４ｃをドライエッチングにより除去するための第３のエッチング工程を行う構成としたが、ドライエッチング条件をコントロールして上記単結晶シリコンウェハ１４ａ及びシリコン酸化膜１４ｃのエッチングレートの差を小さく設定すれば、ドライエッチング装置のエッチング条件を変更することなく上記第２及び第３のエッチング工程を連続的に行うことができることになる。従って、この場合には、製造工程を簡略化できるようになる。
【０１２４】
勿論、第２実施例においても、第２のエッチング工程における不純物高濃度層１４ｄのエッチングレートと、第３のエッチング工程におけるシリコン酸化膜１４ｃのエッチングレートとの差を小さく設定すれば、ドライエッチング装置のエッチング条件を変更することなく上記第２及び第３のエッチング工程を連続的に行うことができるようになって、製造工程を簡略化できるものである。
【０１２５】
上記した各実施例では、単結晶シリコンウェハ１４或いは１４′に開口部２ａを形成した後、つまり、微細構造部分を有した梁構造体３及び固定電極構造体４、５を形成した後の時点でダイシング工程を行って半導体加速度センサの基本構造を完成させる構成としたが、このように製造工程の最終段階でダイシング工程を行うことは、半導体加速度センサ１の微細構造部分が破損するという危険性を孕んでいる。要するに、ダイシング工程では、高速回転されるダイシングソーが使用されるため、ＳＯＩ基板１４或いは１４′に対して常に振動が加えられることになり、その振動に起因して上記微細構造部分が破損する恐れがある。そこで、開口部２ａを形成する工程を実行する前の時点で、ダイシング工程を行ってチップ分割し、この後に開口部２ａを形成するという製造方法を採用することができる。
【０１２６】
具体的には、第１ないし第３の実施例の場合について説明すると、第１のエッチング工程が終了した時点で、ダイシング工程を行ってチップ分割し、この後に各センサチップをチップトレイなどにより保持した状態で第２のエッチング工程及び第３のエッチング工程を行う構成とすれば良い。このような構成によれば、ダイシング加工時には、前記微細構造部分が単結晶シリコンウェハ１４ａの膜厚１０μｍ程度の残存部分及びシリコン酸化膜１４ｃにより支持されるようになって、耐振動性が向上するようになるから、その破損を未然に防止できるようになる。尚、この場合、第２のエッチング工程及び第３のエッチング工程でのドライエッチングは真空チャンバー内で行われるものであって、加工対象物の形状に対する自由度が高いという事情があるから、当該第２及び第３のエッチング工程がダイシング加工後に行われる構成であっても、工程上の支障を来たすことはないものである。
【０１２７】
半導体加速度センサに限らず、ヨーレートセンサや角速度センサなどのような他の半導体力学量センサにも応用できる。また、本発明による半導体力学量センサの製造方法においては、容量式センサの例（第１ないし第８実施例）で説明したが、可動電極及び固定電極間の接触を検知する接点式センサとして実現することも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施例による製造方法を示す模式的断面図
【図２】半導体加速度センサの平面構造を示す図
【図３】図２中のＡ−Ａ線に沿った模式的断面図
【図４】本発明の第２実施例による製造方法を示す模式的断面図その１
【図５】同製造方法を示す模式的断面図その２
【図６】本発明の第３実施例による製造方法を示す模式的断面図その１
【図７】同製造方法を示す模式的断面図その２
【図８】本発明の第４実施例による製造方法を示す模式的断面図
【図９】本発明の第５実施例による製造方法を示す模式的断面図
【図１０】本発明の第６実施例による製造方法を示す模式的断面図その１
【図１１】同製造方法を示す模式的断面図その２
【図１２】本発明の第７実施例による製造方法を示す模式的断面図
【図１３】本発明の第８実施例による製造方法を示す要部の模式的拡大断面図
【図１４】本発明の第９実施例による半導体加速度センサの平面構造を示す図
【図１５】図１４中のＢ−Ｂ線に沿った模式的断面図
【図１６】容量変化検出回路の構成を半導体加速度センサの等価回路と共に示す図
【図１７】容量変化検出回路の動作説明用のタイミングチャート
【図１８】容量変化検出回路の電荷の動きを説明するための図
【図１９】検出特性が悪化する現象を説明するためのタイミングチャート
【図２０】比抵抗と電圧及び電流位相差との関係を示す特性図
【符号の説明】
１は半導体加速度センサ、２は支持基板、２ａは開口部、３は梁構造体（可動部）、４、５は固定電極構造体、４ｂ、５ｂは固定電極、４ｃ、５ｃは電極パッド、６は絶縁膜、７はマス部、８ａ、８ｂは梁部、９ａ、９ｂはアンカー部、１０ａ、１０ｂは可動電極、１１ａは電極パッド、１４、１４′はＳＯＩ基板（半導体基板）、１４ａは単結晶シリコンウェハ（半導体層、第１半導体層）、１４ｂは単結晶シリコン薄膜（半導体層、第２半導体層）、１４ｃはシリコン酸化膜（絶縁層）、１４ｄは不純物高濃度層、１５、１５′はマスク、１６はトレンチ、１８はエッチング液、２１はトレンチ、２１ａは第１のトレンチ、２１ｂは第２のトレンチ、２２は表面保護膜、２３は窓部、２４はボンディングワイヤ、１０１は半導体加速度センサ、１０２は支持基板、１０３は単結晶シリコン層（半導体層）、１０４は梁構造体、１０５、１０６は固定電極構造体、１０５ａ、１０６ａは固定電極用配線部、１０５ｂ、１０６ｂは固定電極、１０５ｃ、１０６ｃは電極パッド、１０７は絶縁膜、１０８はマス部、１１１ａ、１１１ｂは可動電極、１１３は可動電極用配線部、１１３ａは電極パッド、１１５〜１１７は絶縁分離トレンチ、１１８はスイッチドキャパシタ回路、ＣＳ１は第１のコンデンサ、ＣＳ２は第２のコンデンサを示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a manufacturing method of a semiconductor dynamic quantity sensor and a capacitance type semiconductor dynamic quantity sensor in which a displacement of a movable part corresponding to the action of a dynamic quantity is taken out as a sensor output.
[0002]
[Prior art]
For example, in a capacitance type semiconductor acceleration sensor, a beam structure is provided as a movable portion that is displaced according to the action of acceleration, and the displacement of the beam structure is provided integrally with the beam structure. It is configured to take out as a change in capacitance of a capacitor formed between the movable electrode and the fixed electrode provided on the substrate. When manufacturing such a semiconductor acceleration sensor, a second semiconductor layer is stacked on an insulating layer on a first semiconductor layer (supporting substrate) as conventionally disclosed in JP-A-6-349806. An SOI structure semiconductor substrate is prepared, and the first semiconductor layer is patterned into a predetermined shape corresponding to the shape of the beam structure, the fixed electrode, etc., and the insulating layer is subjected to sacrificial layer etching. Finally, a method of forming a beam structure having a movable electrode and a fixed electrode on a semiconductor substrate is used.
[0003]
[Problems to be solved by the invention]
In the manufacturing method as described above, a sacrificial layer etching process using an etching solution is indispensable. Therefore, at the time of the sacrificial layer etching step, the beam structure (especially the movable electrode) may be in a different state due to the surface tension of the etching solution. In many cases, a so-called sticking phenomenon of sticking to a portion (particularly a fixed electrode) occurs. When such a phenomenon occurs, it becomes a fatal defect that it becomes impossible to detect a change in capacitance between the movable electrode and the fixed electrode. There was a problem that the deterioration of was inevitable.
[0004]
Also, For example, In the conventional capacitance type semiconductor dynamic quantity sensor, the specific resistance of the second semiconductor layer on which the movable electrode and the fixed electrode are formed and the first semiconductor layer (support substrate) that supports the second semiconductor layer is relatively high. In this case, it has been found that the following problems occur.
[0005]
That is, in a capacitive semiconductor dynamic quantity sensor, it is common to use a carrier wave signal having a relatively high frequency to extract the change in capacitance. In this case, when a voltage corresponding to the carrier wave signal is applied between the movable electrode and the fixed electrode forming the capacitor, a potential difference between the capacitance value of the capacitor and the corresponding fixed electrode is provided on the side surface of the movable electrode. The charge shown by the product is generated, and the change in the capacitance of the capacitor is extracted using the movement of the charge. The movement of the charge generated in this way has a time constant corresponding to a resistance value and a capacitance value in a path for applying a voltage between the movable electrode and the fixed electrode and a path for taking out the charge. It will be. However, in the path as described above, in addition to the resistance element (including the movable electrode and the fixed electrode itself) formed by the second semiconductor layer, the parasitic element formed via the insulating layer on the first semiconductor layer side. Since the resistance element is included, the time constant increases when the specific resistance of the first and second semiconductor layers is relatively high. In a state where the time constant is increased, a phenomenon such as a slow movement of the electric charge or a delay in the rising of the carrier signal occurs, so that a physical quantity detection result using the capacitance of the capacitor should be originally obtained. Therefore, the mechanical quantity detection characteristic deteriorates as a result.
[0006]
The present invention has been made in view of the above circumstances, That The purpose is in the middle of manufacturing Depending on the surface tension of the etchant Provided is a method for manufacturing a semiconductor dynamic quantity sensor that can reliably prevent the phenomenon that a movable part sticks to another part and can achieve an improvement in yield. Ruko It is in.
[0007]
[Means for Solving the Problems]
[0014]
Said purpose Claim to achieve 1 Adopt the manufacturing method described in But it can. According to this manufacturing method, the trench for defining the movable electrode and the fixed electrode reaches the insulating layer in the trench forming step with respect to the second semiconductor layer stacked on the first semiconductor layer via the insulating layer. Formed as follows. Next, in the first etching step, a portion of the first semiconductor layer corresponding to the formation region of the movable electrode and the fixed electrode is wet-etched from the surface opposite to the insulating layer. When In both cases, the etching is stopped when the thickness of the first semiconductor layer in the etching region reaches a preset thickness. Then, in the second etching step performed thereafter, the first semiconductor layer having the set thickness remaining as described above is removed by etching in a gas phase atmosphere to expose the back surface of the insulating layer. It becomes like this. As described above, in the first etching process, the first semiconductor layer remains with a predetermined thickness between the insulating layer and the pressure of the etching solution in the first etching process. Received by both of the remaining first semiconductor layers. This As a result, the possibility that the insulating layer and thus the second semiconductor layer are destroyed is reduced. In addition, since the second etching step for exposing the insulating layer is performed in a gas phase atmosphere, the possibility that the insulating layer and thus the second semiconductor layer is destroyed even when the step is executed is reduced. . For this reason, it becomes possible to prevent the deterioration of the yield during manufacturing as a whole.
[0015]
In addition, after the second etching step, the insulating layer is removed by etching in a gas phase atmosphere in the third etching step, thereby forming an opening continuous with the trench. A movable electrode and a fixed electrode are formed. In this case, since the third etching process, which is the final process for forming the movable electrode, is performed by etching in a gas phase atmosphere, as in the case of the conventional configuration in which wet etching is performed in the final process, The sticking phenomenon that the movable electrode sticks to the fixed electrode due to the surface tension caused by the etching solution does not occur, and as a result, the yield in manufacturing can be improved.
[0016]
Claim 2 According to the described manufacturing method, during the etching in the first etching step, the etching can be surely stopped when the high-concentration impurity layer formed at a predetermined depth in the first semiconductor layer is exposed. Therefore, the remaining film thickness of the first semiconductor layer can be accurately controlled. For this reason, at the time of performing the first etching step, the first semiconductor layer can be reliably left on the back surface side of the insulating layer with a film thickness according to the depth of the high impurity concentration layer. It is possible to reliably prevent the insulating layer and thus the second semiconductor layer from being destroyed by the pressure of the etching solution in the first etching step.
[0017]
Claim 3 According to the described manufacturing method, during the etching in the first etching step, the etching is surely stopped when the depletion layer formed according to the bias voltage applied to the first semiconductor layer is exposed. Therefore, the remaining film thickness of the first semiconductor layer can be accurately controlled. Accordingly, even in this case, the first semiconductor layer having a film thickness corresponding to the position of the depletion layer can be reliably left on the back surface side of the insulating layer when the first etching step is performed. Thus, it is possible to reliably prevent a situation in which the insulating layer and thus the second semiconductor layer are destroyed by the pressure of the etching solution in the first etching step.
[0018]
Claim 4 When the difference between the etching rate in the second etching step and the etching rate in the third etching step is set to be small as in the manufacturing method described, the second and third etching steps Can be continuously performed without the need to change the etching conditions, and the manufacturing process can be simplified.
[0019]
Claim 5 In the case where the dicing process for cutting the semiconductor substrate into a predetermined sensor chip shape is executed prior to the third etching process for forming the movable electrode and the fixed electrode as in the manufacturing method described, the dicing is performed. It is possible to prevent the movable electrode and the fixed electrode from being damaged by the vibration in the process.
[0036]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, a first embodiment in which the present invention is applied to a method for manufacturing a semiconductor acceleration sensor will be described with reference to FIGS.
FIG. 2 shows a planar structure of the semiconductor acceleration sensor 1 as the semiconductor dynamic quantity sensor (however, the hatched band in FIG. 2 does not indicate a cross section, and makes it easy to recognize the distinction between the structural elements. FIG. 3 shows a schematic cross-sectional structure along line AA in FIG.
[0037]
2 and 3, the support substrate 2 made of, for example, single crystal silicon is formed in a rectangular frame shape having an opening 2a, and the upper surface thereof is for detecting a mechanical quantity made of single crystal silicon. The beam structure 3 (corresponding to a movable part in the present invention) and a pair of fixed electrode structures 4 and 5 are arranged via an insulating film 6 (see FIG. 3) made of a silicon oxide film.
[0038]
The beam structure 3 has a configuration in which both ends of a rectangular mass portion 7 are integrally connected to anchor portions 9a and 9b via rectangular frame-shaped beam portions 8a and 8b. 9 b is supported on the opposite side portion of the support substrate 2 via the insulating film 6. Thereby, the mass portion 7 and the beam portions 8 a and 8 b are in a state of facing the opening portion 2 a of the support substrate 2. The beam portions 8a and 8b displace the mass portion 7 in the direction when receiving an acceleration including a component in the arrow X direction in FIG. 2 and restore the original state in accordance with the disappearance of the acceleration. It has a spring function. Further, the beam structure 3 includes, for example, three movable electrodes 10a and 10b that are integrally projected from both side surfaces of the mass portion 7 in a direction orthogonal to the mass portion 7, and the movable electrodes 10a and 10b 10 b also faces the opening 2 a of the support substrate 2. The movable electrodes 10a and 10b are formed in a bar shape having a rectangular cross section.
[0039]
On the support substrate 2, a movable electrode wiring portion 11 that is integrally connected to one anchor portion 9 b in the beam structure 3 is formed via the insulating film 6. An electrode pad 11a for wire bonding is formed of aluminum, for example, at a predetermined position.
[0040]
The fixed electrode structure 4 is parallel to the fixed electrode wiring portion 4a formed on the support substrate 2 with the insulating film 6 interposed therebetween, and one side surface of the movable electrode 10a with a predetermined detection gap. For example, the three fixed electrodes 4b are integrally provided, and each fixed electrode 4b is supported in a cantilever manner on the fixed electrode wiring portion 4a. Thereby, the fixed electrode 4b is in a state of facing the opening 2a of the support substrate 2.
[0041]
The fixed electrode structure 5 includes a fixed electrode wiring portion 5a formed on the support substrate 2 via an insulating film 6, and one side surface of the movable electrode 10b (the detection gap side of the movable electrode 10a). For example, three fixed electrodes 5b arranged in parallel with a predetermined detection gap, and each fixed electrode 5b is connected to the wiring portion. 5a is supported in a cantilevered manner. Thus, the fixed electrode 5b is in a state of facing the opening 2a of the support substrate 2.
[0042]
The fixed electrodes 4b and 5b are formed in a bar shape having a rectangular cross section. Also, electrode pads 4c and 5c for wire bonding are formed of aluminum at predetermined positions on the fixed electrode wiring portions 4a and 5a. Further, a shielding thin film 12 made of single crystal silicon serving as a base material for the beam structure 3 and the fixed electrode structures 4 and 5 is disposed on the periphery of the support substrate 2 while being separated by an insulating isolation trench 13. Has been.
[0043]
In the semiconductor acceleration sensor 1 configured as described above, a first capacitor is formed between the movable electrode 10a and the fixed electrode 4b, and a second capacitor is formed between the movable electrode 10b and the fixed electrode 5b. The capacitor is formed. The capacitances of these first and second capacitors change differentially according to the displacement of the movable electrodes 10a and 10b when acceleration including a component in the direction of arrow X in FIG. The acceleration can be detected by taking out such a change in capacitance through the electrode pads 4c, 5c, and 11a.
[0044]
FIG. 1 is a schematic sectional view showing an example of the manufacturing process of the semiconductor acceleration sensor 1 as described above, which will be described below. In FIG. 1, (h) is a partial cross-sectional structure model of the semiconductor acceleration sensor 1 (for convenience of explanation, a state in which cross-sectional structures at respective portions indicated by two-dot chain lines Q1, Q2, and Q3 in FIG. 2 are synthesized. (A) to (g) are schematic cross-sectional views in the process of manufacturing a portion corresponding to such a cross-sectional structure model.
[0045]
First, an SOI substrate 14 (corresponding to a semiconductor substrate in the present invention) as shown in FIG. In this SOI substrate 14, a single crystal silicon wafer 14a (corresponding to a semiconductor layer and a first semiconductor layer in the present invention) serving as a base finally becomes the support substrate 2, and this single crystal silicon On the wafer 14a, a single crystal silicon thin film 14b (corresponding to a semiconductor layer and a second semiconductor layer in the present invention) is a silicon oxide film 14c (corresponding to an insulating layer in the present invention: finally becomes the insulating film 6). It has a structure provided via. The single crystal silicon wafer 14a has a surface orientation set to (100) and has a thickness of at least about 300 μm. The single crystal silicon thin film 14b also has a surface orientation of (100), and is set to a film thickness of about 1 μm, for example. Note that the single crystal silicon thin film 14b has a high concentration (1 × 10, for example) of phosphorus in order to lower its resistivity and to make ohmic contact with the electrode pads 4c, 5c, 11a. ¹⁹ /cm ³ It is in a state of being diffused to a degree above.
[0046]
Next, an electrode pad forming step as shown in FIG. In this process, after depositing aluminum so as to have a film thickness of, for example, about 1 μm on the entire surface of the single crystal silicon thin film 14b, the aluminum film is patterned using a photolithography technique and an etching technique to thereby form an electrode pad. 4c, 5c, 11a (11a not shown in FIG. 1) is formed. In this electrode pad forming step, a known heat treatment (sinter) for obtaining ohmic contacts of the electrode pads 4c, 5c, 11a is performed as necessary.
[0047]
From this state, a dimension adjusting step as shown in FIG. In this step, the surface of the single crystal silicon wafer 14a (surface opposite to the insulating film 6) is cut and polished to adjust the thickness of the wafer 14a to be, for example, 300 μm. The processed surface is mirror finished. In this way, the thickness dimension of the single crystal silicon wafer 14a is reduced to 300 μm because, as will be described later, the etching depth is reduced when the opening 2a is formed by anisotropic etching. This is to prevent the chip design dimension from expanding due to anisotropic etching.
[0048]
Next, a mask forming process as shown in FIG. In this step, a silicon nitride film is deposited on the entire surface (mirror-finished surface) of the single crystal silicon wafer 14a so as to have a film thickness of about 0.5 μm, for example, by plasma CVD, and then the silicon nitride film is photo-coated. By patterning using a lithography technique and an etching technique, a mask 15 for forming the opening 2a by etching is formed.
[0049]
After this, the trench formation process shown in FIG. In this step, a resist (not shown) having dry etch resistance is formed on the single crystal silicon thin film 14b and the electrode pads 4c, 5c, and 11a with a predetermined pattern (beam structure 3, fixed electrode structures 4 and 5, shield thin film). The trench 16 reaching the silicon oxide film 14c is formed in the single crystal silicon thin film 14b by performing anisotropic dry etching with a dry etching apparatus in a state formed in a shape corresponding to 12).
[0050]
From this state, the first etching step as shown in FIG. In this first etching step, the single crystal silicon wafer 14a is selectively etched from the surface (surface opposite to the silicon oxide film 14c) side using the mask 15 and using, for example, a KOH aqueous solution. In this case, if such etching is advanced to the silicon oxide film 14c, the possibility that the silicon oxide film 14c is broken by the pressure of the etching solution and the single crystal silicon thin film 14b is destroyed becomes very high. The etching time is controlled so as not to proceed to the silicon oxide film 14c. Such management of the etching time is performed by calculation based on, for example, the thickness dimension of the single crystal silicon wafer 14a and the etching rate of the etching solution. In this embodiment, the etching time of the single crystal silicon wafer 14a is controlled. Time management is performed with the goal that the film thickness remains about 10 μm. Although not specifically shown, the surface side of the SOI substrate 14 is covered with a resist before the execution of the first etching step, and this resist is, for example, the first etching step. It is removed after completion.
[0051]
Next, a second etching step as shown in FIG. In this second etching step, a film left between the silicon oxide film 14c in the first etching step by performing dry etching using a plasma etching apparatus, for example, from the surface side of the single crystal silicon wafer 14a. The single crystal silicon wafer 14a having a thickness of about 10 μm is removed, thereby exposing the back surface (lower surface) of the silicon oxide film 14c. Note that the mask 15 is also removed simultaneously with such dry etching.
[0052]
Then, a third etching step as shown in FIG. In the third etching step, dry etching is performed from the back surface (surface on the single crystal silicon wafer 14a side) of the silicon oxide film 14c with the etching rate of the dry etching apparatus used in the second etching step changed. Thereby, the silicon oxide film 14c is removed. According to the execution of the third etching step, the opening 2a is formed, and the mass portion 7, the beam portions 8a and 8b, and the movable electrodes 10a and 10b (the mass portion 7 and the beam) of the beam structure 3 are formed. The parts 8a and 8b and the movable electrode 10b are not shown in FIG. 1). At this time, the fixed electrodes 4b and 5b of the fixed electrode structures 4 and 5 (the fixed electrode 5b is not shown in FIG. 1) are also released and cantilevered by the fixed electrode wiring portions 4a and 5a. It will be in the state. In this manner, the beam structure 3 and the fixed electrode structures 4 and 5 are formed (defined) in accordance with the execution of the third etching process.
[0053]
Then, after the third etching process is performed, a basic structure of the semiconductor acceleration sensor 1 is completed by performing a dicing process of cutting the SOI substrate 14 into a predetermined sensor chip shape.
[0054]
According to the manufacturing method as described above, the third etching step, which is the final step for releasing the beam structure 3 including the mass portion 7, the beam portions 8a and 8b, and the movable electrodes 10a and 10b, which are movable portions. Since the structure is performed by dry etching, the beam structure 3 is not like the fixed electrode structures 4 and 5 due to the surface tension by the etching solution as in the conventional structure in which wet etching is performed in the final process. The sticking phenomenon of sticking to the fixed portion does not occur, and as a result, the yield can be improved during manufacturing.
[0055]
Further, in the first etching process using a KOH aqueous solution as an etchant, the single crystal silicon wafer 14a having a predetermined film thickness is left between the silicon oxide film 14c, and then the second etching process. Since the remaining single crystal silicon wafer 14a is removed by dry etching, the pressure of the etchant is controlled by both the silicon oxide film 14c and the single crystal silicon wafer 14a in the first etching step. As a result, the possibility that the silicon oxide film 14c and the single crystal silicon thin film 14b are destroyed is reduced. In addition, since the second etching process for exposing the silicon oxide film 14c is also performed by dry etching, there is a low possibility that the silicon oxide film 14c and thus the single crystal silicon thin film 14b will be destroyed during the execution of the process. As a whole, it is possible to prevent the yield from being deteriorated during manufacturing.
[0056]
Further, in the completed state, the movable part (the mass part 7, the beam parts 8a and 8b, the movable electrodes 10a and 10b) of the beam structure 3 and the fixed electrodes 4b and 5b of the fixed electrode structures 4 and 5 are formed in the opening 2a. Therefore, there is also an advantage that the visual inspection can be easily performed from both the front and back sides.
[0057]
Here, the reason for performing the cutting and polishing as shown in FIG. 1C will be described in more detail with reference to FIG. That is, as shown in FIG. 1F, when the opening design dimension of the opening 2a is a, in order to make the dimension a accurate, the progress of etching in the lateral direction is performed in the first etching step. In this embodiment, an aqueous KOH solution is used to perform such anisotropic etching on the single crystal silicon wafer 14a. In this anisotropic etching, when a single crystal silicon wafer 14a having a plane orientation (100) is used as in this embodiment, an angle θ (= 54. 7 degrees). Therefore, the relationship between the opening design dimension a, the mask dimension b, and the etching depth d shown in FIG.
b = a + 2 × (d / tan 54.7 °)
Will be obtained. For this reason, for example, when the etching depth d is 500 μm, the mask dimension b must be made approximately 700 μm larger than the opening design dimension a, and the chip size of the semiconductor acceleration sensor 1 is increased.
[0058]
Therefore, in order to reduce the etching depth d and reduce the difference between the opening design dimension a and the mask dimension b, the present embodiment is configured to execute the dimension adjustment process as described above. However, if the thickness dimension of the single crystal silicon wafer 14a is extremely reduced, the thickness variation may increase and the yield may be reduced due to the possibility of damage during handling. In consideration of the process capability, it is important to set the optimum thickness dimension (300 μm in this embodiment).
[0059]
In the first embodiment described above, if the thickness dimension of the single crystal silicon wafer 14a is set to about 300 μm from the beginning, only the mirror finish is required on the surface, so that the thickness dimension can be reduced. Needless to say, the entire manufacturing process is simplified because the dimension adjustment process for reducing the thickness is unnecessary. However, in such a setting, it is necessary to pay attention to the handling of the single crystal silicon wafer 14a.
[0060]
Furthermore, in the first embodiment described above, if the SOI substrate 14 in which a silicon oxide film is previously formed on the surface of the single crystal silicon wafer 14a is used, the silicon oxide film can be used as an etching mask. In the forming step (see FIG. 1D), a step of depositing a silicon nitride film is not necessary, and the manufacturing process can be further simplified.
[0061]
(Second Embodiment)
4 and 5 show a second embodiment of the present invention. Hereinafter, only portions different from the first embodiment will be described.
That is, in the configuration of the first embodiment, the etching amount in the first etching process (see FIG. 1 (f)) for the opening 2a is controlled by time management. In such a configuration, Due to variations in the thickness of the single crystal silicon wafer 14a and the etching rate of the etching solution, it becomes difficult to control the remaining film thickness of the single crystal silicon wafer 14a to a target of about 10 μm. Therefore, in some cases, the etching may proceed to the silicon oxide film 14c or just before that, and when such a state is reached, the silicon oxide film 14c and thus the single crystal silicon thin film 14b are destroyed by the pressure of the etching solution. May lead to a situation. In order to cope with such a situation, a method of correcting the etching time while checking the progress of the etching each time is considered. Such a method leads to a new problem that man-hours increase.
[0062]
In the second embodiment, the above-described circumstances are taken into consideration, and the remaining film thickness of the single crystal silicon wafer 14a at the time of etching for the opening 2a can be easily and reliably processed to a target value. It is what I did.
[0063]
Specifically, first, an SOI substrate 14 ′ as shown in FIG. 4A is prepared as a semiconductor substrate. This SOI substrate 14 'has basically the same configuration as that of the SOI substrate 14 in the first embodiment. However, the SOI substrate 14' has a depth of about 10 .mu.m at the interface with the silicon oxide film 14c in the single crystal silicon wafer 14a. A structure is formed in which the impurity high concentration layer 14d to be reached is formed in advance. The impurity high-concentration layer 14d is formed, for example, by performing heat treatment in a high-temperature inert gas atmosphere after ion implantation of impurities such as boron at a stage before the SOI substrate 14 'is formed by a bonding method or the like. The impurity concentration is, for example, 1 × 10 ¹⁹ /cm ³ Set to degree.
[0064]
Next, an electrode pad forming step shown in FIG. 4B, a dimension adjusting step shown in FIG. 4C, a mask forming step shown in FIG. 4D, and a trench forming step shown in FIG. After performing in the same manner as in the first embodiment, a covering step is performed in which the single crystal silicon thin film 14b side is covered with the resist 17 as shown in FIG.
[0065]
Next, a first etching step as shown in FIG. In this first etching process, the SOI substrate 14 ′ provided with the mask 15 and the resist 17 is immersed in an etching solution 18 made of an aqueous KOH solution for a predetermined time, thereby differentiating the single crystal silicon wafer 14a. Perform isotropic etching. In this case, silicon in which impurities are diffused at a high concentration has a general property that the etching rate by the etching solution 18 (KOH aqueous solution) is very small. Therefore, in the first etching step, the impurity concentration is high. In a state where the etching has progressed to the layer 14d, the etching is actually stopped. Therefore, the remaining film thickness of the single crystal silicon wafer 14a can be accurately controlled according to the depth dimension of the high impurity concentration layer 14d without strictly managing the etching time.
[0066]
Thereafter, in a state where the resist 17 is removed, a second etching step is performed using a dry etching apparatus to remove the high impurity concentration layer 14d, and a silicon oxide film 14c is removed using the dry etching apparatus. 3 is executed, and finally the opening 2a is formed as shown in FIG. 5 (h). Then, a basic structure of the semiconductor acceleration sensor 1 is completed by performing a dicing process for cutting the SOI substrate 14 into a predetermined sensor chip shape.
[0067]
According to the second embodiment configured as described above, even in a situation where the thickness dimension of the single crystal silicon wafer 14a and the etching rate of the etching solution vary, the single crystal silicon wafer 14a in the first etching step. The remaining film thickness can be accurately controlled. Accordingly, when the first etching process is performed, the pressure of the etching solution can be reliably received by the remaining single crystal silicon wafer 14a and the silicon oxide film 14c, and the single crystal silicon thin film 14b can be received. There is no risk of damage. Moreover, since it is not necessary to divide and execute the first etching step in a plurality of times as described above, the man-hours are not increased. Of course, since the third etching process, which is the final process, is performed by dry etching, the sticking phenomenon of the movable part does not occur, and the yield in manufacturing can be improved.
[0068]
(Third embodiment)
6 and 7, as in the second embodiment described above, the remaining film thickness of the single crystal silicon wafer 14a at the time of etching for the opening 2a can be easily and reliably processed to a target value. A third embodiment of the present invention that exhibits the effects such as will be described, and only the parts different from the first and second embodiments will be described below.
[0069]
That is, in this third embodiment, as shown in FIG. 6A, an SOI substrate 14 similar to that in the first embodiment (however, the single crystal silicon wafer 14a has a P type for electrochemical stop etching described later). The single crystal silicon thin film 14b is N-type in which phosphorus is diffused as described above, and then the electrode pad forming process shown in FIG. 6B is shown in FIG. 6C. After the dimension adjustment step and the mask formation step shown in FIG. 6D are performed in the same manner as in the first embodiment, the surface side of the single crystal silicon thin film 14b is covered with a resist 17 as shown in FIG. A covering process for covering the cover is performed.
[0070]
Next, a first etching step as shown in FIG. This first etching step is a well-known electrochemical stop etching, in which the SOI substrate 14 provided with the mask 15 and the resist 17 is immersed in an etching solution 18 and the SOI substrate 14 is immersed. A positive voltage is applied to the 14 single crystal silicon thin film 14 b through, for example, the electrode pad 4 c, and a negative voltage is applied to the electrode plate 19 disposed in the etching solution 18. In such a voltage application state, the depletion layer 20 (indicated by a two-dot chain line for convenience) spreads through the silicon oxide film 14c in the single crystal silicon wafer 14a. Therefore, when the etching progresses and the depletion layer 20 is exposed in the etching solution 18, an anodic oxidation reaction occurs and an anodic oxide film having a very low etching rate is formed on the etched surface. Etching stops. Thereby, the remaining film thickness of the single crystal silicon wafer 14a can be accurately controlled according to the depth dimension of the depletion layer 20 without strictly managing the etching time.
[0071]
After this, with the resist 17 removed, the trench formation step shown in FIG. 7G is executed in the same manner as in the first embodiment to form the trench 16, and then a single crystal silicon is utilized using a dry etching apparatus. A second etching process for removing the remaining portion of the wafer 14a and a third etching process for removing the silicon oxide film 14c by using the dry etching apparatus are executed, and finally, as shown in FIG. Thus, it is set as the state which formed the opening part 2a. Then, a basic structure of the semiconductor acceleration sensor 1 is completed by performing a dicing process for cutting the SOI substrate 14 into a predetermined sensor chip shape.
[0072]
(Fourth embodiment)
FIG. 8 shows a fourth embodiment of the present invention. Hereinafter, only portions different from the first embodiment will be described.
That is, in the first embodiment, in order to form the opening 2a in the silicon wafer 14a, the first etching process by wet etching (see FIG. 1F) is performed, and then the second and third by dry etching are performed. Although the etching steps (see FIGS. 1G and 1H) are sequentially performed, the etching may be performed in a gas phase atmosphere from the beginning. As an etching method in this case, a dry etching apparatus is generally used. In order to accurately control the size of the opening 2a, it is desirable to perform anisotropic dry etching.
[0073]
Specifically, in the fourth embodiment, an SOI substrate 14 similar to that of the first embodiment is prepared as shown in FIG. 8A, and then an electrode pad forming process shown in FIG. The dimension adjustment step shown in FIG. 8C, the mask formation step shown in FIG. 8D, and the trench formation step shown in FIG. 8E are performed in the same manner as in the first embodiment. However, in this embodiment, in the mask forming step, a resist having dry etch resistance is provided as the mask 15 '.
[0074]
Then, in the first etching step shown in FIG. 8 (f), the single crystal silicon wafer 14a is subjected to anisotropic dry etching from the surface on the mask 15 'side, thereby removing the wafer 14a and the silicon oxide film. The back surface (lower surface) of 14c is exposed. Next, as shown in FIG. 8G, the mask 15 'is removed by ashing. Further, in the second etching step shown in FIG. 8H, dry etching is performed from the back side of the silicon oxide film 14c. As a result, the silicon oxide film 14c is removed to form the opening 2a. Then, a basic structure of the semiconductor acceleration sensor 1 is completed by performing a dicing process for cutting the SOI substrate 14 into a predetermined sensor chip shape.
[0075]
According to the manufacturing method of the fourth embodiment, since the opening 2a can be formed only by dry etching, the manufacturing process is simplified and the sticking phenomenon is caused in the movable portion such as the movable electrodes 10b and 10b. This eliminates the risk of occurrence. In the case of performing anisotropic dry etching in this way, the etching proceeds in a direction almost perpendicular to the surface of the single crystal silicon wafer 14a, so that the mask size is increased as in the case of wet etching. This eliminates the need to increase the chip size. However, since dry etching as in this embodiment has a lower etching rate than wet etching using a KOH aqueous solution, the thickness dimension of the single crystal silicon wafer 14a is set to 300 μm in order to improve throughput. It is desirable to adjust to the degree.
[0076]
(Fifth embodiment)
FIG. 9 shows a fifth embodiment of the present invention. Hereinafter, only portions different from the first embodiment will be described.
In other words, in the fifth embodiment, the planar shape of the beam structure 3 and the fixed electrode structures 4 and 5 is devised, so that the trench pattern formed in the single crystal silicon thin film 14b is divided into a portion with a large trench width. In contrast, the present invention is characterized in that a portion having a sufficiently small trench width is provided. Specifically, first, an SOI substrate 14 similar to that of the first embodiment is prepared as shown in FIG. 9A, and then an electrode pad forming process shown in FIG. 9B is shown in FIG. 9C. The dimension adjustment process shown and the mask formation process shown in FIG. 9D are respectively performed in the same manner as in the first embodiment.
[0077]
Then, in the trench formation step shown in FIG. 9E, a resist (not shown) having dry etch resistance is formed on the single crystal silicon thin film 14b and the electrode pads 4c, 5c, and 11a with the difference in trench width as described above. The first trench 21a having a large trench width is formed in the single crystal silicon thin film 14b by performing anisotropic dry etching with a dry etching apparatus in a state in which the pattern is formed in such a manner as to cause A second trench 21b having a sufficiently smaller trench width is formed.
[0078]
In this case, at the time of dry etching in the trench formation step, the etching medium is sufficiently supplied to the first trench 21a portion, whereas the supply amount of the etching medium is insufficient in the second trench 21b portion. Therefore, the substantial etching rate is reduced. As a result, when the etching is finished when the first trench 21a reaches the silicon oxide film 14c, the single crystal silicon thin film 14b remains in the unetched state at the bottom of the second trench 21b.
[0079]
Thereafter, a first etching step as shown in FIG. In the first etching step, the single crystal silicon wafer 14a is selectively etched using the mask 15 and using, for example, a KOH aqueous solution. In this case, the etching rate is smaller than that of silicon as an etching stopper. A silicon oxide film 14c is used.
[0080]
Next, in the second etching step shown in FIG. 9G, after the silicon oxide film 14c is removed by dry etching from the back surface side, in the third etching step shown in FIG. The single crystal silicon thin film 14b remaining at the bottom of 21b is removed by dry etching to form an opening 2a.
[0081]
According to the manufacturing method of this embodiment, the pressure of the etching solution can be reliably received by both the silicon oxide film 14c and the connected single crystal silicon thin film 14b when the first etching step is performed. As a result, there is no possibility that the single crystal silicon thin film 14b is damaged. Of course, since the third etching process, which is the final process, is performed by dry etching, the sticking phenomenon of the movable part does not occur, and the yield in manufacturing can be improved.
[0082]
(Sixth embodiment)
10 and 11 show a sixth embodiment of the present invention. Hereinafter, only portions different from the first embodiment will be described.
That is, after preparing an SOI substrate 14 similar to that of the first embodiment as shown in FIG. 10A, an electrode pad forming step shown in FIG. 10B, a dimension adjusting step shown in FIG. The mask formation step shown in FIG. 10D and the trench formation step shown in FIG. 10E are performed in the same manner as in the first embodiment.
[0083]
Next, in the surface protection step shown in FIG. 11 (f), the surface side of the single crystal silicon thin film 14b is covered with a surface protection film 22 made of an easily removable material such as an organic resist or a polyimide material. And Thereafter, the first etching step shown in FIG. 11 (g), the second etching step shown in FIG. 11 (h), and the third etching step shown in FIG. 11 (i) are the same as in the first embodiment. To form the opening 2a, and finally the protective film removal step shown in FIG. 11J is executed to remove the surface protective film 22. In this case, there is an advantage that the surface protective film 22 can prevent the single crystal silicon thin film 14b from being damaged during the manufacturing process. Further, since the surface protective film 22 is made of an organic resist or a polyimide material, it can be easily removed, for example, in oxygen plasma (that is, in a dry atmosphere). And after performing such a protective film removal process as a part of said 3rd etching process, the basic of the semiconductor acceleration sensor 1 is performed by performing the dicing process for cut | disconnecting SOI substrate 14 to a predetermined | prescribed sensor chip shape. Complete the structure. The protective film removing process may be performed after the dicing process.
[0084]
(Seventh embodiment)
The movable part such as the beam structure 3 may be broken not only when the semiconductor acceleration sensor is manufactured but also when it is mounted, for example, at the time of wire bonding. In order to prevent such destruction at the mounting stage, a technique such as the seventh embodiment of the present invention as shown in FIG. 12 can be used.
[0085]
That is, in the seventh embodiment, like the sixth embodiment, after performing the surface protection step (see FIG. 12A) in which the surface side of the SOI substrate 14 is covered with the surface protection film 22. Then, a window portion forming step as shown in FIG. In this window portion forming step, a portion corresponding to the electrode pads 4c, 5c, and 11a in the surface protective film 22 corresponds to the electrode portions 4c, 5c, and 11a (corresponding to the electrode pads 4c and 5c in FIG. 12). Only the one shown).
[0086]
Next, the first etching process shown in FIG. In the first etching step, the single crystal silicon wafer 14a is selectively etched using the mask 15 and using, for example, a KOH aqueous solution. In this case, the etching rate is smaller than that of silicon as an etching stopper. A silicon oxide film 14c is used. After performing such a first etching process, a dicing process for cutting the SOI substrate 14 into a predetermined sensor chip shape is performed, and in this state, a wire bonding process shown in FIG. The pads 4c, 5c, and 11a and an external bonding pad (not shown) are connected by a bonding wire 24. Thereafter, as shown in FIG. 12E, the surface protective film 22 is removed using oxygen plasma or the like. From this state, a second etching process for removing the silicon oxide film 14c is performed using a dry etching apparatus.
[0087]
According to the seventh embodiment, since the movable part such as the beam structure 3 can be protected from damage until just before the semiconductor acceleration sensor 1 is packaged, the yield can be improved. In addition, according to the configuration of the present embodiment, the surface protective film 22 is provided, so that it is not necessary to leave the single crystal silicon thin film 14b by a predetermined film thickness in the first etching step as in the first embodiment. Sufficient strength is obtained. Therefore, it is sufficient to perform etching until the silicon oxide film 14c is exposed in the first etching process, and the manufacturing process can be simplified.
[0088]
In the sixth and seventh embodiments described above, the surface protective film 22 is removed using oxygen plasma. However, as another method, there is a method of irradiating ultraviolet rays in an ozone atmosphere. is there. According to this, since it is not necessary to charge up as in the case of using oxygen plasma, the sticking phenomenon of the movable electrodes 10a, 10b to the fixed electrodes 4b, 5b can be further suppressed.
[0089]
(Eighth embodiment)
In each of the embodiments described above, the trench 16 or 21a reaching the silicon oxide film 14c is formed by performing dry etching on the SOI substrate 14 in the trench forming step. In such a case, the bottom of the trench is formed. It is known that the portion in contact with the silicon oxide film 14c tends to have an abnormal shape. That is, when the trench 16 is formed by dry etching as in the first to fourth embodiments, the sixth embodiment, and the seventh embodiment, for example, the fixed electrodes 4b and 5b or the movable electrodes 10a and 10b defined by the trench 16 are formed. In some cases, a protrusion 25 as shown in FIG. When such a protrusion 25 is generated, the capacitance error between the fixed electrodes 4a and 4b and the movable electrodes 10a and 10b becomes large, so it is desirable to remove them.
[0090]
Therefore, in the eighth embodiment of the present invention, after performing the dry etching process for removing the silicon oxide film 14c, the auxiliary etching process of performing isotropic dry etching on the single crystal silicon thin film 14b from below. By executing the above, the abnormal shape as described above is removed as shown in FIG. As a result, it is possible to prevent a situation in which the detection accuracy of the semiconductor acceleration sensor 1 deteriorates due to an increase in capacitance error between the fixed electrodes 4a and 4b and the movable electrodes 10a and 10b. Incidentally, if the difference between the etching rate of the auxiliary etching step and the etching rate of the dry etching step for removing the silicon oxide film 14c is set small, each of the dry etching steps can be performed without changing the etching conditions of the dry etching apparatus. Can be performed continuously, and the process can be simplified.
[0091]
(Ninth embodiment)
A ninth embodiment in which the present invention is applied to a semiconductor acceleration sensor will be described below with reference to FIGS.
FIG. 14 shows a planar structure of a semiconductor acceleration sensor 101 as a semiconductor dynamic quantity sensor (however, the hatched band in FIG. 14 does not indicate a cross section, and makes it easy to recognize the distinction between the structural elements). FIG. 15 shows a schematic cross-sectional structure along the line BB in FIG.
[0092]
14 and 15, a support substrate 102 made of, for example, single crystal silicon is formed in a rectangular frame shape having an opening 102a, and a single crystal silicon layer 103 (in the present invention) is formed on the upper surface thereof. A beam structure 104 and a pair of fixed electrode structures 105 and 106 formed in a semiconductor layer) are arranged via an insulating film 107 (see FIG. 2) made of a silicon oxide film.
[0093]
The beam structure 104 has a structure in which both ends of a rectangular bar-shaped mass portion 108 are integrally connected to anchor portions 110a and 110b via rectangular frame-shaped beam portions 109a and 109b. 110 b is supported on the opposite side portion of the support substrate 102 via the insulating film 107. Accordingly, the mass portion 108 and the beam portions 109a and 109b are in a state of facing the opening portion 102a of the support substrate 102. The beam portions 109a and 109b displace the mass portion 108 in the direction when receiving an acceleration including a component in the arrow X direction in FIG. 2 and restore the original state in accordance with the disappearance of the acceleration. It has a spring function.
[0094]
Further, the beam structure 104 includes a plurality of movable electrodes 111a and 111b integrally projecting from both side surfaces of the mass portion 108 in a direction orthogonal to the mass portion 108, and these movable electrodes 111a and 111b. Is also in a state of facing the opening 102 a of the support substrate 102. Note that a large number of these movable electrodes 111a and 111b are actually provided, but only two are shown in FIG. 14 for simplification. In addition, the movable electrodes 111a and 111b are formed in a rod shape having a rectangular cross section, and a plurality of rectangular through holes 112 are formed, and a plurality of rectangular frame bodies are linearly connected by the through holes 112. It is set as the shape provided with what is called the ramen structure of the form.
[0095]
On the support substrate 102, a movable electrode wiring portion 113 that is integrally connected to one anchor portion 110 b in the beam structure 104 is formed via the insulating film 107. An electrode pad 113a for wire bonding is formed of aluminum, for example, at a predetermined position.
[0096]
The fixed electrode structure 105 is in a state where the fixed electrode wiring portion 105a formed on the support substrate 102 via the insulating film 107 and one side surface of the movable electrode 111a are parallel to each other with a predetermined detection gap. And a plurality of first fixed electrodes 105b integrally disposed, and each fixed electrode 105b is supported in a cantilever manner on the fixed electrode wiring portion 105a. Yes. Thus, the first fixed electrode 105b is in a state of facing the opening 102a of the support substrate 102.
[0097]
The fixed electrode structure 106 includes a fixed electrode wiring portion 106a formed on the support substrate 102 via an insulating film 107, and one side surface of the movable electrode 111b (on the detection gap side of the movable electrode 111a). And a plurality of second fixed electrodes 106b arranged in parallel with a predetermined detection gap, and each fixed electrode 106b has the above-mentioned configuration. The wiring portion 106a is supported in a cantilever manner. Thereby, the second fixed electrode 106b is in a state of facing the opening 102a of the support substrate 102.
[0098]
The first and second fixed electrodes 105b and 106b are actually provided in large numbers, but only two are shown in FIG. 14 for simplification. The first and second fixed electrodes 105b and 106b are formed in a bar shape having a rectangular cross section, and a plurality of rectangular through holes 114 are formed. The through holes 114 form a plurality of rectangular frame shapes. It has a so-called ramen structure in which the body is connected to a linear lock. Further, electrode pads 105c and 106c for wire bonding are formed of aluminum at predetermined positions on the fixed electrode wiring portions 105a and 106a.
[0099]
The single crystal silicon layer 103 remaining on the peripheral portion of the support substrate 102 functions as a shielding thin film 103a, and is adjacent to the shielding thin film 103a, the beam structure 104, and the movable electrode wiring portion 113. An insulation isolation trench 115 is formed, and insulation isolation trenches 116 and 117 are formed in adjacent portions of the shielding thin film 103a and the fixed electrode wiring portions 105a and 106a, respectively. On the shielding thin film 103a, for example, two electrode pads 103b for wire bonding are formed of aluminum.
[0100]
Therefore, in this embodiment, in the process of manufacturing the semiconductor acceleration sensor 101, by diffusing impurities into the support substrate 102 and the single crystal silicon layer 103, their specific resistance is 3Ω · cm or less, preferably A relatively low value of 1 Ω · cm or less is set. As a result, according to the specific resistance set as described above, the fixed electrode wiring portions 105a and 106a, the first and second fixed electrodes 105b and 106b, the movable electrodes 111a and 111b, the movable electrode wiring portion 113, etc. The resistance value is determined.
[0101]
In the semiconductor acceleration sensor 101 configured as described above, when an acceleration including a component in the arrow X direction in FIG. 14 is applied, the mass portion 108 is displaced in the arrow X direction. The amount of displacement corresponding to the acceleration is between the mass of the mass portion 108, the restoring force of the beam portions 109a and 109b, and between the movable electrodes 111a and 111b and the first and second fixed electrodes 105b and 106b in the voltage application state. Determined by the electrostatic force acting. In this case, a first capacitor is formed between the movable electrode 111a and the first fixed electrode 105b, and a second capacitor is formed between the movable electrode 111b and the second fixed electrode 106b. The capacitances of these first and second capacitors change differentially according to the displacement of the movable electrodes 111a and 111b when acceleration acts on the mass portion 108 as described above. is there. Therefore, acceleration can be detected by taking out such a change in capacitance as a change in charge amount through the electrode pads 105c, 106c, and 113a. In the present embodiment, the capacitances of the first and second capacitors are set to be equal to each other when no acceleration is applied.
[0102]
FIG. 16 shows a circuit configuration of a capacitance change detection circuit for detecting the change in capacitance as described above. However, in FIG. 16, the semiconductor acceleration sensor 101 is expressed by an equivalent circuit. That is, in the semiconductor acceleration sensor 101 shown in FIG.
CS1: a first capacitor between the movable electrode 111a and the first fixed electrode 105b,
CS2: second capacitor between the movable electrode 111b and the second fixed electrode 106b,
RM1: resistance of the single crystal silicon layer 103 in the movable electrode 111a portion,
RM2: resistance of the single crystal silicon layer 103 in the movable electrode 111b portion,
RR1: resistance of the single crystal silicon layer 103 in the first fixed electrode 105b portion,
RR2: resistance of the single crystal silicon layer 103 of the second fixed electrode 106b portion,
[0103]
RH1: resistance of the single crystal silicon layer 103 in the portion (the mass portion 108 and the movable electrode wiring portion 113) extending from the base portions of the movable electrodes 111a and 111b to the electrode pad 113a,
RH2: resistance of the single crystal silicon layer 103 in the portion (fixed electrode wiring portion 105a) extending from the base portion of the first fixed electrode 105b to the electrode pad 105c,
RH3: resistance of the single crystal silicon layer 103 in the portion (fixed electrode wiring portion 106a) extending from the base portion of the second fixed electrode 106b to the electrode pad 106c,
[0104]
RP1: Parasitic resistance due to the single crystal silicon layer 103 in a portion (movable electrode wiring portion 113) extending from the electrode pad 113a to the insulating isolation trench 115,
CP1: Parasitic capacitor by the insulating isolation trench 115 of the movable electrode wiring part 113,
RP2: parasitic resistance due to the single crystal silicon layer 103 located between the insulating trenches 115 and 116,
CP2: a parasitic capacitor formed by the insulating isolation trench 116 of the fixed electrode wiring portion 105a,
RP3: parasitic resistance due to the single crystal silicon layer 103 in the portion (fixed electrode wiring portion 105a) extending from the electrode pad 105c to the insulation isolation trench 116,
RP4: parasitic resistance due to the single crystal silicon layer 103 located between the insulating trenches 115 and 117,
CP3: a parasitic capacitor formed by the insulating isolation trench 117 of the fixed electrode wiring portion 106a,
[0105]
RP5: parasitic resistance due to the single crystal silicon layer 103 in the portion (fixed electrode wiring portion 106a) extending from the electrode pad 106c to the insulation isolation trench 117,
RP6: parasitic resistance due to the single crystal silicon layer 103 in the vertical direction portion (movable electrode wiring portion 113) from the electrode pad 113a to the insulating film 107,
CP4: a parasitic capacitor between the electrode pad 113a and the support substrate 102,
RP7: parasitic resistance due to the support substrate 102 from the electrode pad 105c to the electrode pad 113a,
RP8: parasitic resistance due to the single crystal silicon layer 103 in the vertical direction portion (fixed electrode wiring portion 105a or 106a) extending from the electrode pad 105c or 106c to the insulating film 107,
RP9: parasitic resistance due to the support substrate 102 up to the electrode pad 106c electrode pad 113a portion,
It is.
[0106]
On the other hand, a first carrier wave signal (frequency is, for example, 100 KHz, voltage level is, for example, 5 V) formed of a rectangular wave as shown in FIG. 17 is applied to the electrode pad 105 c (that is, the first fixed electrode 105 b). (That is, the second fixed electrode 106b) is applied with a second carrier signal (see FIG. 17: frequency is, for example, 100 KHz, voltage level is, for example, 5 V) formed of a rectangular wave that is 180 ° out of phase with the first carrier signal. It has become so. Although not specifically shown, the first and second carrier signals are formed in synchronization with a clock signal from the same oscillation circuit.
[0107]
In a state where each carrier wave signal is applied as described above, the potential level of the electrode pad 113a (that is, the movable electrodes 111a and 111b) becomes a level corresponding to the electrostatic capacitances of the first and second capacitors CS1 and CS2. The potential level is detected by the switched capacitor circuit 118.
[0108]
The switched capacitor circuit 118 is connected by combining an operational amplifier 118a, a feedback capacitor 118b, and a switch element 118c as illustrated. In the operational amplifier 118a, a signal from the electrode pad 113a (a signal indicating the potential level of the movable electrodes 111a and 111b) is input to the inverting input terminal, and 2.5 V (that is, the first and second capacitors) is input to the non-inverting input terminal. The voltage signal is equivalent to the potential level appearing on the electrode pad 113a when the capacitances of CS1 and CS2 are equal. The switch element 118c is turned on / off by a trigger signal generated in synchronization with a clock signal from the oscillation circuit (not shown). As shown in FIG. It is set to turn on for a certain time τ (a time shorter than ½ period of the first carrier signal) at the rising timing of the second carrier signal).
[0109]
The capacitance detection circuit shown in FIG. 16 is assumed to operate as follows.
[0110]
That is, when the capacitance values of the first and second capacitors CS1 and CS2 are equal, at the timing T1 in the timing chart of FIG. 17, the first fixed electrode 105b is 0V, the second fixed electrode 106b is 5V, movable A voltage of 2.5 V is applied to the electrodes 111a and 111b. In response to this, the charge distribution in the first and second capacitors CS1 and CS2 is in the state shown in FIG. At this time, since the switch element 118c is turned on, the output voltage Vo from the switched capacitor circuit 118 becomes 2.5V.
[0111]
When the switch element 118c is turned off at the timing T2 when the time τ has elapsed from the timing T1, the applied voltage to the fixed electrodes 105b and 106b does not change, so the charge distribution in the first and second capacitors CS1 and CS2 Remains in the state shown in FIG. 18A, and the output voltage Vo remains 2.5V.
[0112]
When the timing T3 thereafter is reached, the first and second capacitors CS1 and CS2 are inverted in accordance with the state in which a voltage of 5V is applied to the first fixed electrode 105b and a voltage of 0V is applied to the second fixed electrode 106b. The charge distribution in the above state is as shown in FIG. At this time, as the total charge amount in the portion surrounded by the broken line Q in FIG. 5B becomes zero, the output voltage Vo gradually decreases according to the discharge through the feedback capacitor 118b.
[0113]
In this case, the level of the output voltage Vo changes in accordance with the differential change amount of each capacitance of the first and second capacitors CS1 and CS2, that is, the magnitude of acceleration acting on the mass portion 108. Therefore, the magnitude of acceleration can be detected using the output voltage Vo.
[0114]
Here, in a state in which a voltage is applied between the movable electrodes 111a and 111b and the first and second fixed electrodes 105b and 106b, the first and second capacitors are placed on the side surfaces of the movable electrodes 111a and 111b. The charge indicated by the product of the capacitance values of CS1 and CS2 and the potential difference between the corresponding fixed electrodes 105b and 106b is generated. The charges generated in this way are the resistance value and capacitance value along the path from the electrode pad 113a to the side surfaces of the movable electrodes 111a and 111b, and the side surfaces of the first and second fixed electrodes 105b and 106b from the electrode pads 105c and 106c. It has a time constant corresponding to the resistance value and the capacitance value in each path up to. However, the resistance factor (RM1, RM2, RR1, RR2, RH1 to RH3, RP1 to RP9) as shown in FIG. 16 exists in the above path. The adverse effect of the increase is inevitable.
[0115]
Therefore, when the specific resistance of the support substrate 102 and the single crystal silicon layer 103 that determines the magnitude of the resistance factor is relatively high, that is, when the time constant is large, the following (1 ), (2), and (3) will occur in combination.
[0116]
(1) The movement of charges between the first and second capacitors CS1 and CS2 and the feedback capacitor 118b is delayed by the influence of the time constant. For this reason, as shown in FIG. 19A, a phenomenon occurs in which the amplitude of the output voltage Vo is different from a value that should originally be obtained.
[0117]
(2) Since the time constant affects the first and second carrier signals applied to the fixed electrodes 105b and 106b, the voltage applied to the fixed electrodes 105b and 106b is shown in FIG. As a result, the value of the output voltage Vo becomes smaller than the value that should originally be obtained. Therefore, the value of the output voltage Vo also changes from the value that should be originally obtained.
[0118]
(3) As shown in FIG. 19 (c), the on / off timing of the first and second carrier signals and the switch element 118c according to the influence of the time constant as described above on the first and second carrier signals. A phase shift occurs, and the value of the output voltage Vo changes from a value that should be originally obtained due to this.
[0119]
In short, when the specific resistance of the support substrate 102 and the single crystal silicon layer 103 is relatively high, the phenomenon as described in (1), (2), (3) above occurs in combination. In addition, the fluctuation range of the output voltage Vo due to the influence is increased, and the acceleration detection characteristic is deteriorated.
[0120]
In contrast, in this embodiment, the specific resistance of the support substrate 102 and the single crystal silicon layer 103 is set to a relatively low value of 3 Ω · cm or less, preferably 1 Ω · cm or less, as described above. . That is, in this embodiment, the specific resistance of the single crystal silicon layer 103 that determines the resistance values of the resistors RM1, RM2, RR1, RR2, RH1 to RH3, parasitic resistors RP1 to RP6, RP8, and RP9 shown in FIG. Of course, since the specific resistance of the support substrate 102 for determining the parasitic resistance RP7 shown in FIG. 16 is also set to a relatively small value, the resistors RM1, RM2, RR1, RR2, RH1 to RH3, and the parasitic resistance The influence by the time constant accompanying the existence of RP1 to RP9 can be suppressed as much as possible, and the fluctuation range of the output voltage Vo can be reduced.
[0121]
Incidentally, FIG. 20 shows the relationship between the specific resistance of the support substrate 102 and the single crystal silicon layer 103 and the voltage and current phase difference in the state where the voltage is applied to the capacitors CS1 and CS2, which is caused by the time constant described above. It can be seen that the specific resistance should be 3 Ω · cm or less in order to keep the voltage and current phase shifts within an allowable range of 1 ° (phase difference 89 to 90 °).
[0122]
As a result, according to the present embodiment, acceleration detection characteristics can be improved with a simple configuration in which the specific resistances of the support substrate 102 and the single crystal silicon layer 103 are set to low values. Further, since the acceleration is detected using the first and second capacitors CS1 and CS2 whose capacitance changes differentially, the change width of the capacitance with respect to the magnitude of the detected acceleration is apparent. The S / N ratio increases as the value increases.
[0123]
(Other embodiments)
The present invention is not limited to the above-described embodiment, and the following modifications or expansions are possible.
In the first and third embodiments, after the first etching process is performed, the second etching process for removing the single crystal silicon wafer 14a remaining at a film thickness of about 10 μm by dry etching is performed. The third etching process for removing the silicon oxide film 14c by dry etching by changing the etching rate is performed. However, the dry etching conditions are controlled to control the single crystal silicon wafer 14a and the silicon oxide film 14c. If the difference between the etching rates is set small, the second and third etching steps can be performed continuously without changing the etching conditions of the dry etching apparatus. Therefore, in this case, the manufacturing process can be simplified.
[0124]
Of course, also in the second embodiment, if the difference between the etching rate of the high impurity concentration layer 14d in the second etching step and the etching rate of the silicon oxide film 14c in the third etching step is set small, the dry etching apparatus. Thus, the second and third etching steps can be performed continuously without changing the etching conditions, and the manufacturing process can be simplified.
[0125]
In each of the above-described embodiments, after the opening 2a is formed in the single crystal silicon wafer 14 or 14 ', that is, after the beam structure 3 and the fixed electrode structures 4 and 5 having the fine structure portion are formed. In this way, the basic structure of the semiconductor acceleration sensor is completed by performing the dicing process. However, if the dicing process is performed at the final stage of the manufacturing process in this way, there is a risk that the fine structure portion of the semiconductor acceleration sensor 1 is damaged. I'm sorry. In short, since a dicing saw that rotates at high speed is used in the dicing process, vibration is always applied to the SOI substrate 14 or 14 ′, and the fine structure portion may be damaged due to the vibration. There is. Therefore, it is possible to employ a manufacturing method in which the dicing process is performed to divide the chip and the opening 2a is formed thereafter after the step of forming the opening 2a.
[0126]
Specifically, the case of the first to third embodiments will be described. When the first etching process is completed, the chip is divided by performing a dicing process, and thereafter, each sensor chip is held by a chip tray or the like. In such a state, the second etching process and the third etching process may be performed. According to such a configuration, at the time of dicing, the fine structure portion is supported by the remaining portion of the single crystal silicon wafer 14a having a film thickness of about 10 μm and the silicon oxide film 14c, and vibration resistance is improved. Therefore, the breakage can be prevented in advance. In this case, the dry etching in the second etching step and the third etching step is performed in a vacuum chamber and has a high degree of freedom with respect to the shape of the workpiece. Even if the second and third etching processes are performed after the dicing process, the process is not hindered.
[0127]
The present invention can be applied not only to a semiconductor acceleration sensor but also to other semiconductor dynamic quantity sensors such as a yaw rate sensor and an angular velocity sensor. Further, in the method of manufacturing a semiconductor dynamic quantity sensor according to the present invention, the example of the capacitive sensor (first to eighth embodiments) has been described, but it is realized as a contact sensor that detects contact between the movable electrode and the fixed electrode. It is also possible to do.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing a manufacturing method according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a planar structure of a semiconductor acceleration sensor
3 is a schematic cross-sectional view along the line AA in FIG.
FIG. 4 is a schematic sectional view showing a manufacturing method according to a second embodiment of the present invention, part 1;
FIG. 5 is a schematic cross-sectional view showing the same manufacturing method.
6 is a schematic cross-sectional view showing a manufacturing method according to a third embodiment of the present invention, FIG.
7 is a schematic cross-sectional view showing the same manufacturing method, FIG.
FIG. 8 is a schematic sectional view showing a manufacturing method according to a fourth embodiment of the present invention.
FIG. 9 is a schematic sectional view showing a manufacturing method according to a fifth embodiment of the present invention.
10 is a schematic cross-sectional view showing a manufacturing method according to a sixth embodiment of the present invention, FIG.
11 is a schematic cross-sectional view showing the same manufacturing method, FIG.
FIG. 12 is a schematic sectional view showing a manufacturing method according to a seventh embodiment of the present invention.
FIG. 13 is a schematic enlarged sectional view of a main part showing a manufacturing method according to an eighth embodiment of the present invention.
FIG. 14 is a diagram showing a planar structure of a semiconductor acceleration sensor according to a ninth embodiment of the invention.
15 is a schematic cross-sectional view along the line BB in FIG.
FIG. 16 is a diagram showing a configuration of a capacitance change detection circuit together with an equivalent circuit of a semiconductor acceleration sensor.
FIG. 17 is a timing chart for explaining the operation of the capacitance change detection circuit;
FIG. 18 is a diagram for explaining the movement of charges in the capacitance change detection circuit;
FIG. 19 is a timing chart for explaining a phenomenon in which detection characteristics deteriorate.
FIG. 20 is a characteristic diagram showing the relationship between specific resistance and voltage and current phase differences.
[Explanation of symbols]
1 is a semiconductor acceleration sensor, 2 is a support substrate, 2a is an opening, 3 is a beam structure (movable part), 4 and 5 are fixed electrode structures, 4b and 5b are fixed electrodes, 4c and 5c are electrode pads, 6 Is an insulating film, 7 is a mass portion, 8a and 8b are beam portions, 9a and 9b are anchor portions, 10a and 10b are movable electrodes, 11a is an electrode pad, 14 and 14 'are SOI substrates (semiconductor substrates), and 14a is a single unit. Crystalline silicon wafer (semiconductor layer, first semiconductor layer), 14b is a single crystal silicon thin film (semiconductor layer, second semiconductor layer), 14c is a silicon oxide film (insulating layer), 14d is a high impurity concentration layer, 15, 15 ' Is a mask, 16 is a trench, 18 is an etchant, 21 is a trench, 21a is a first trench, 21b is a second trench, 22 is a surface protection film, 23 is a window, 24 is a bonding wire, and 101 is a semiconductor acceleration. SE , 102 is a support substrate, 103 is a single crystal silicon layer (semiconductor layer), 104 is a beam structure, 105 and 106 are fixed electrode structures, 105a and 106a are fixed electrode wiring sections, 105b and 106b are fixed electrodes, 105c and 106c are electrode pads, 107 is an insulating film, 108 is a mass portion, 111a and 111b are movable electrodes, 113 is a movable electrode wiring portion, 113a is an electrode pad, 115 to 117 are insulation isolation trenches, and 118 is a switched capacitor. In the circuit, CS1 represents a first capacitor, and CS2 represents a second capacitor.

Claims (6)

支持基板上に電気的に絶縁された状態で支持され、力学量の作用に応じて変位する半導体材料製の可動電極と、
前記支持基板上に電気的に絶縁された状態で支持され、前記可動電極と所定空隙を存して対向配置された半導体材料製の固定電極とを備えた半導体力学量センサの製造方法において、
最終的に前記支持基板となる第１半導体層上に絶縁層を介して第２半導体層を積層した状態の半導体基板を用意し、
前記第２半導体層に前記可動電極及び固定電極を画定するためのトレンチを前記絶縁層に達するように形成するトレンチ形成工程と、
前記第１半導体層における前記可動電極及び固定電極の形成領域に対応した部分を前記絶縁層と反対側の面からウエットエッチングすると共に、そのエッチング領域の第１半導体層の膜厚が予め設定した膜厚となった時点でエッチング停止する第１のエッチング工程と、
この第１のエッチング工程の実行に応じて残存された前記設定膜厚の第１半導体層を気相雰囲気でエッチングすることにより除去して前記絶縁層を露出させる第２のエッチング工程と、
前記絶縁層を気相雰囲気でのエッチングにより除去することにより、前記トレンチと連続した状態の開口部を形成して前記可動電極及び固定電極を形成する第３のエッチング工程とを実行することを特徴とする半導体力学量センサの製造方法。 A movable electrode made of a semiconductor material supported in an electrically insulated state on the support substrate and displaced in accordance with the action of a mechanical quantity;
In a method for manufacturing a semiconductor dynamic quantity sensor, which is supported in an electrically insulated state on the support substrate, and includes a movable electrode and a fixed electrode made of a semiconductor material arranged to face each other with a predetermined gap ,
A semiconductor substrate in a state in which a second semiconductor layer is laminated on an insulating layer on a first semiconductor layer that finally becomes the support substrate,
Forming a trench for defining the movable electrode and the fixed electrode in the second semiconductor layer so as to reach the insulating layer;
A portion of the first semiconductor layer corresponding to the formation region of the movable electrode and the fixed electrode is wet-etched from the surface opposite to the insulating layer, and the film thickness of the first semiconductor layer in the etching region is set in advance. A first etching step that stops etching when the thickness is reached;
A second etching step of exposing the insulating layer by removing the first semiconductor layer having the set thickness remaining in accordance with the execution of the first etching step by etching in a gas phase atmosphere;
Removing the insulating layer by etching in a gas-phase atmosphere to form a third etching step for forming the movable electrode and the fixed electrode by forming an opening continuous with the trench. A method for manufacturing a semiconductor dynamic quantity sensor. 前記半導体基板として、前記第１半導体層における前記絶縁層との界面部分に所定深さに達する不純物高濃度層を予め形成した状態のものを使用し、
前記第１のエッチング工程では、前記不純物高濃度層に対するエッチングレートが相対的に小さくなるエッチング液を使用することにより、前記第１半導体層のエッチングを上記不純物高濃度層が露出した時点で停止させることを特徴とする請求項１記載の半導体力学量センサの製造方法。 As the semiconductor substrate, using a state in which an impurity high-concentration layer reaching a predetermined depth is formed in advance at an interface portion with the insulating layer in the first semiconductor layer,
In the first etching step, the etching of the first semiconductor layer is stopped when the high impurity concentration layer is exposed by using an etchant that has a relatively low etching rate with respect to the high impurity concentration layer. The method for manufacturing a semiconductor dynamic quantity sensor according to claim 1. 前記第１のエッチング工程では、前記第２半導体層中に空乏層が形成されるよう前記第１半導体層にバイアス電圧を印加した状態でウエットエッチングを行い、上記空乏層が露出した時点でエッチング停止することを特徴とする請求項１記載の半導体力学量センサの製造方法。 In the first etching step, wet etching is performed with a bias voltage applied to the first semiconductor layer so that a depletion layer is formed in the second semiconductor layer, and the etching is stopped when the depletion layer is exposed. The method of manufacturing a semiconductor dynamic quantity sensor according to claim 1 . 前記第２のエッチング工程でのエッチングレートと、前記第３のエッチング工程でのエッチングレートとの差を小さく設定することを特徴とする請求項１ないし３の何れかに記載の半導体力学量センサの製造方法。 And etching rate in the second etching step, the semiconductor dynamic quantity sensor according to any one of claims 1 to 3, characterized in that setting a small difference between the etching rate in the third etching step Production method. 前記第３のエッチング工程に先立って、半導体基板を所定のセンサチップ形状に切断するダイシング工程を実行することを特徴とする請求項１ないし４の何れかに記載の半導体力学量センサの製造方法。 5. The method of manufacturing a semiconductor dynamic quantity sensor according to claim 1 , wherein a dicing step of cutting the semiconductor substrate into a predetermined sensor chip shape is performed prior to the third etching step . 前記第１のエッチング工程は、異方性エッチングにより行われることを特徴とする請求項１ないし５の何れかに記載の半導体力学量センサの製造方法。 6. The method of manufacturing a semiconductor dynamic quantity sensor according to claim 1, wherein the first etching step is performed by anisotropic etching .

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