JP4264618B2

JP4264618B2 - Magnetic head drive circuit

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Publication number: JP4264618B2
Application number: JP2001180978A
Authority: JP
Inventors: 克美山岡
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-15
Filing date: 2001-06-15
Publication date: 2009-05-20
Anticipated expiration: 2021-06-15
Also published as: JP2002373402A

Description

【０００１】
【発明の属する技術分野】
本発明は、情報記録媒体に情報を記録すべく情報記録媒体に対して磁界を印加する磁気ヘッドの駆動回路に関するものである。
【０００２】
【従来の技術】
近年、音楽や、各種デジタルデーターの記録媒体として光磁気ディスクが実用化され、特に再生専用だけでなく、ユーザーが光磁気ディスクに音楽やデーターを記録することができるようにしたシステムが普及している。このような光磁気ディスクに対する情報記録方式としては、いわゆる磁界変調方式が広く採用されている。
【０００３】
図５は磁界変調方式における記録動作を説明するための概念図である。図５に示したように、磁界変調方式の場合、ディスク９１に対する記録ヘッドとしては、光学ヘッド９２と磁気ヘッド９３がディスク９１を挟んで対向配置したものが用いられる。記録動作時にはディスク１９表面の垂直磁化膜９１ａに対して光学ヘッド９２からレーザ光が照射され、垂直磁化膜９１ａにおける記録部位がキュリー温度以上の温度となる。この状態で磁気ヘッド９３から記録データー波形の反転に対応して方向が切り換わる磁界が印加され、対応する磁気パターンが垂直磁化膜９１ａに記録されることになる。
このような磁界変調方式を採用するディスクドライブ装置では、磁気ヘッド９３の駆動回路が設けられ、同駆動回路によって、磁気ヘッド９３のコイル９３ａに対し、記録データーに応じた駆動電流が供給される。
【０００４】
図６は、この種の従来の磁気ヘッド駆動回路の一例を示す回路図である。図６に示した磁気ヘッド駆動回路１０２は、Ｈブリッジ回路と呼ばれる形態をとり、磁気ヘッドのコイル１０４に駆動電流を供給すべくスイッチング素子としてＰチャンネルＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である第１および第３のトランジスター１０６、１０８と、ＮチャンネルＭＯＳ−ＦＥＴである第２および第４のトランジスター１１０、１１２とを含んでいる。
【０００５】
そして、第１および第２のトランジスター１０６、１１０のドレインは磁気ヘッドのコイル１０４の一端に接続され、第３および第４のトランジスター１０８、１１２のドレインはコイル１０４の他端に接続されている。また、第２および第４のトランジスター１１０、１１２のソースはグランドに接続され、第１および第３のトランジスター１０６、１０８のソースは正の電源ライン１１４に接続されている。ただし、第１および第３のトランジスター１０６、１０８のドレインはそれぞれダイオード１１６、１１８を介してコイル１０４の一端、および他端に接続されている。
【０００６】
このような構成において、各トランジスターのゲートには、ディスク９１に記録すべきデーターの波形に応じた波形のパルス電圧１２０が印加され、各トランジスターがオン・オフすることで、コイル１０４には記録データー波形に応じて極性の切り換わる駆動電流ＩＬが流れ、対応する磁界が生成されてディスク９１に対し情報が記録される。
【０００７】
【発明が解決しようとする課題】
ところで、第１ないし第４のトランジスター１０６、１１０、１０８、１１２はそれぞれ上述のようにゲートに印加されるパルス電圧によりオン・オフするスイッチング回路を構成しているが、このスイッチング回路は、きわめて電圧利得の大きい反転増幅回路でもある。そして、各トランジスターのゲートとドレインとの間には寄生容量が存在し、この寄生容量は、上記電圧利得のきわめて大きい反転増幅回路の帰還容量として作用する。その結果、各反転増幅回路の入力、すなわち各トランジスターのゲートには、ミラー効果により、大きな容量のコンデンサーＣｉが入力容量として等価的に接続されていることになる。
【０００８】
したがって、各トランジスターにパルス電圧を供給する制御回路１２２は、このような等価入力容量Ｃｉを充放電しつつパルス電圧を各トランジスターのゲートに供給しなければならず、大きな駆動能力が必要であった。特に、ディスク９１における情報の記録密度を高めたり、情報転送レートの向上を図るためには、各トランジスターを高速にオン・オフさせなければならず、パルス電圧の立ち上がり、立ち下りが急峻でなければならないので、制御回路１２２はいっそう高い駆動能力を備えることが必要となる。
【０００９】
しかし、高い駆動能力を備えることで制御回路１２２の消費電力が増大して、磁気ヘッド駆動回路１０２の低消費電力化に不利となり、さらに、大型の回路素子が必要となることから制御回路１２２の大型化、したがって磁気ヘッド駆動回路１０２の大型化を招いていた。
【００１０】
また、従来の磁気ヘッド駆動回路１０２では、第１および第３のトランジスター１０６、１０８をオンさせるためには、これらのトランジスターのゲートに電源ライン１１４の電圧Ｖｄｄより充分に低い電圧を印加する必要がある。そして、電源ライン１１４の電圧Ｖｄｄは通常１〜２Ｖ程度とされるので、トランジスターを確実にオンさせるために、多くの場合、ゲートには負の電圧を印加する必要がある。
したがって、従来はパルス電圧１２０を生成する上記制御回路１２２に、負の電源を設けるとともに、電源ライン１１４の電圧Ｖｄｄと、負の電源による負の電圧との間で切り換わるパルス電圧を発生する専用の回路を設けなければならず、制御回路１２２の小型化の点で不利であった。
【００１１】
本発明はこのような問題を解決するためになされたもので、その目的は、小型で、かつ省電力の少ない磁気ヘッド駆動回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は上記目的を達成するため、ゲートに印加される電圧にもとづいてオン・オフする第１ないし第４のトランジスターを含み、前記第１および第２のトランジスターのドレインは磁気ヘッドのコイルの一端に接続され、前記第３および第４のトランジスターのドレインは前記コイルの他端に接続され、前記第２および第４のトランジスターのソースは第１の電位点に接続され、前記第１および第３のトランジスターのソースは前記第１の電位点より電圧の高い第２の電位点に接続され、前記第１ないし第４のトランジスターを通じて前記コイルに駆動電流を供給して磁界を発生させ、同磁界により情報記録媒体に情報を記録する磁気ヘッド駆動回路であって、前記第１のトランジスターのゲートに印加されるパルス電圧を、そのハイレベルの電圧が前記第２の電位点の電圧にほぼ一致するようにクランプする第１のクランプ回路と、前記第３のトランジスターのゲートに印加されるパルス電圧を、そのハイレベルの電圧が前記第２の電位点の電圧にほぼ一致するようにクランプする第２のクランプ回路とを備えたことを特徴とする。
【００１３】
本発明の磁気ヘッド駆動回路では、第１のトランジスターのゲートに印加されるパルス電圧は、第１のクランプ回路により、ハイレベルの電圧が第２の電位点の電圧にほぼ一致するようにクランプされ、また、第３のトランジスターのゲートに印加されるパルス電圧は、第２のクランプ回路により、ハイレベルの電圧が第２の電位点の電圧にほぼ一致するようにクランプされる。
【００１４】
したがって、上記パルス電圧は、従来のように第２の電位点の電圧と、同電圧とは極性の異なる電圧との間で切り換わるパルス電圧である必要はなく、たとえばグランド電位と、第２の電位点の電圧との間で電圧レベルが切り換わるパルス電圧であってよい。そのため、電圧パルスを生成する回路では、第２の電位点と同じ電圧極性のパルス電圧を発生すればよいため、特別の回路は不要であり、また、第２の電位点と電圧極性が異なる専用の電源を設ける必要もない。よって、回路構成が簡素となり、回路の小型化を実現できる。
【００１５】
また、本発明においては、寄生容量を通じた帰還と同時に、各トランジスターのゲートには、自トランジスターのドレインとは逆極性のスパイク状電圧がコイルの反対側の端子から各コンデンサーを通じて印加される。したがって、寄生容量により帰還するスパイク状電圧は、コンデンサーを通じて供給される逆極性のスパイク状電圧により打ち消され、寄生容量の作用が打ち消されて、ミラー効果による等価入力容量が解消される。
その結果、各トランジスターのゲートにパルス電圧を印加する制御回路では、等価入力容量の充放電の負担がなくなり、低い駆動能力を備えるのみでよいため、消費電力を削減でき、かつ回路の小型化も実現できる。
【００１６】
【発明の実施の形態】
次に本発明の実施の形態例について図面を参照して説明する。
図１は本発明による磁気ヘッド駆動回路の一例を示す回路図、図２は図１の磁気ヘッド駆動回路の動作を示す波形図である。図１において、図６と同一の要素には同一の符号が付されている。
図１に示した実施の形態例の磁気ヘッド駆動回路２は、従来と同様にＨブリッジ回路を形成し、磁気ヘッドのコイル１０４に駆動電流を供給すべくスイッチング素子としてＰチャンネルＭＯＳ−ＦＥＴである第１および第３のトランジスター１０６、１０８と、ＮチャンネルＭＯＳ−ＦＥＴである第２および第４のトランジスター１１０、１１２を含んでいる。
【００１７】
そして、第１および第２のトランジスター１０６、１１０のドレインは磁気ヘッドのコイル１０４の一端（ａ点）に接続され、第３および第４のトランジスター１０８、１１２のドレインはコイル１０４の他端（ｂ点）に接続されている。また、第２および第４のトランジスター１１０、１１２のソースはグランドに接続され、第１および第３のトランジスター１０６、１０８のソースは正の電源ライン２４（電圧Ｖｄｄはたとえば１〜２Ｖ）に接続されている。ただし、第１および第３のトランジスター１０６、１０８のドレインはそれぞれ、ドレイン側をアノードとするダイオード１１６、１１８を介してコイル１０４の一端、および他端に接続されている。
【００１８】
さらに、本実施の形態例では、第１ないし第４のコンデンサー４、６、８、１０が設けられ、各コンデンサーは、それぞれ第１のトランジスター１０６のゲートと第３のトランジスター１０８のドレインとの間、第２のトランジスター１１０のゲートと第４のトランジスター１１２のドレインとの間、第３のトランジスター１０８のゲートと第１のトランジスター１０６のドレインとの間、ならびに第４のトランジスター１１２のゲートと第２のトランジスター１１０のドレインとの間に接続されている。
【００１９】
次に、このように構成された磁気ヘッド駆動回路２の動作について、図２をも参照しつつ説明する。
不図示のディスクに記録すべきデーターＤＲの波形が図２の（Ａ）に示したようなものであった場合、データー波形がハイレベルである、たとえば期間Ｔ１では、制御回路２６より、第１のトランジスター１０６のゲートにはローレベルの電圧Ｖｇ１が印加され（図２の（Ｂ））、第４のトランジスター１１２のゲートにはハイレベルの電圧Ｖｇ４が印加される（図２の（Ｅ））。一方、第２のトランジスター１１０のゲートにはローレベルの電圧Ｖｇ２が印加され（図２の（Ｃ））、第３のトランジスター１０８のゲートにはハイレベルの電圧Ｖｇ３が印加される（図２の（Ｄ））。
【００２０】
その結果、この期間Ｔ１においては、第１および第４のトランジスター１０６、１１２はオン、第２および第３のトランジスター１１０、１０８はオフとなり、コイル１０４には電流ＩＬが流れる（図２の（Ｈ））。
期間Ｔ１につづく期間Ｔ２では、データー波形はローレベルへと反転するため、期間Ｔ２では、各トランジスターのゲートに、すべて反転させた極性の電圧が制御回路２６より印加される。その結果、期間Ｔ２では、第１および第４のトランジスター１０６、１１２はオフ、第２および第３のトランジスター１１０、１０８はオンとなり、コイル１０４には、期間Ｔ１とは逆極性の電流ＩＬが流れる（図２の（Ｈ））。
そして、このような駆動電流ＩＬがコイル１０４に供給されることにより、ディスクに対する情報の記録が行われる。
【００２１】
ところで、期間Ｔ１の開始のタイミングや、期間Ｔ１から期間Ｔ２への移行のタイミングでは、各トランジスターのゲートに印加されるパルス電圧は、そのレベルが切り換わり、そしてコイル１０４に流れる電流ＩＬは、その方向が反転する。したがって、これらのタイミングでは電流ＩＬが急速に変化し、コイル１０４の両端には互いに逆極性の高いスパイク状の電圧（たとえば２０Ｖｐｐ程度）が生成される。図２の（Ｆ）はａ点における、このスパイク状電圧Ｖａを示し、図２の（Ｇ）はｂ点におけるスパイク状電圧Ｖｂを示している。
【００２２】
これらのスパイク状電圧（すなわち高周波信号）は、各トランジスターのゲート・ドレイン間の寄生容量（帰還容量）を通じてゲート側に帰還する。
一方、本実施の形態例では、上述のように第１ないし第４のコンデンサー４、６、８、１０が接続されているので、これらのスパイク状電圧は第１ないし第４のコンデンサー４、６、８、１０を通じて各トランジスターのゲートに印加される。すなわち、ａ点に発生したスパイク状電圧は第３のコンデンサー８を通じて第３のトランジスター１０８のゲートに印加されるとともに、第４のコンデンサー１０を通じて第４のトランジスター１１２のゲートに印加される。また、ｂ点に発生したスパイク状電圧は第１のコンデンサー４を通じて第１のトランジスター１０６のゲートに印加されるとともに、第２のコンデンサー６を通じて第２のトランジスター１１０のゲートに印加される。
【００２３】
そして、第１ないし第４のトランジスター１０６、１１０、１０８、１１２の各ゲートにそれぞれ第１ないし第４のコンデンサー４、６、８、１０を通じて印加されるスパイク状電圧は、各トランジスター自身のドレインから寄生容量を通じて帰還するスパイク状電圧とは、極性が逆になっている。
したがって、寄生容量により帰還するスパイク状電圧は、各コンデンサーを通じて供給される逆極性のスパイク状電圧により打ち消され、寄生容量の作用が打ち消されて、ミラー効果による等価入力容量が解消される。
その結果、本実施の形態例では、制御回路２６は、等価入力容量に過渡電流を供給する必要がなくなり、従来のような高い駆動能力は不要となるので、消費電力を削減できるとともに、回路の小型化を実現できる。
【００２４】
なお、上述のように、第１ないし第４のコンデンサー４、６、８、１０を通じて各トランジスターのゲート側に供給される電圧は、各トランジスターのドレインから寄生容量を通じて帰還する電圧と逆極性となっており、各コンデンサーの作用により寄生容量の作用が打ち消されるため、第１ないし第４のコンデンサー４、６、８、１０は、上記寄生容量を中和する中和コンデンサーとして働いていると言うことができる。
【００２５】
本実施の形態例では、第１および第３のトランジスター１０６、１０８のドレインとコイル１０４の各端子との間にダイオード１１６、１１８が介在し、第１および第３のトランジスター１０６、１０８のドレイン電圧が電源ライン２４の電圧Ｖｄｄ以上となることが防止されているので、一端がこれらのトランジスターのドレインに接続されている第１および第３のコンデンサー４、８に印加されるスパイク状電圧は最大レベルが制限される。したがって、第１および第３のコンデンサー４、８の容量は、第２および第４のコンデンサー６、１０の容量より大きく設定して、逆極性のスパイク状電圧が充分な大きさでゲートに印加されるようにすることが望ましい。
具体的には、第１および第３のコンデンサー４、８の容量はたとえば５０ｐＦ、第２および第４のコンデンサー６、１０の容量はたとえば５ｐＦ程度とすることで、良好な結果が得られる。
【００２６】
次に、本発明の第２の実施の形態例について説明する。
図３は第２の実施の形態例としての磁気ヘッド駆動回路を示す回路図、図４は図３の磁気ヘッド駆動回路の動作を示す波形図である。図３において、図１と同一の要素には同一の符号が付されている。
図３に示したように、第２の実施の形態例の磁気ヘッド駆動回路１２は、第１および第３のトランジスター１０６、１０８の入力部に第１および第２のクランプ回路１４、１６を設けた点が従来と異なっている。
第１および第２のクランプ回路１４、１６は、それぞれコンデンサー１８、ダイオード２０、ならびに抵抗２２により構成され、第１のクランプ回路１４のコンデンサー１８は第１のトランジスター１０６のゲートに直列に接続され、またダイオード２０および抵抗２２の並列回路は、ダイオード２０のアノードをゲート側にして第１のトランジスター１０６のゲートと電源ライン２４との間に接続されている。一方、第２のクランプ回路１６のコンデンサー１８は第３のトランジスター１０８のゲートに直列に接続され、またダイオード２０および抵抗２２の並列回路は、ダイオード２０のアノードをゲート側にして第３のトランジスター１０８のゲートと電源ライン２４との間に接続されている。
【００２７】
このような構成において、制御回路２６が、第１および第３のトランジスター１０６、１０８に対して電圧レベルが、たとえば０Ｖと３Ｖとの間で切り換わるパルス電圧Ｖｇ１、Ｖｇ３を出力したとすると、これらのパルス電圧は、第１および第２のクランプ回路により、全体が負の方向にシフトされ、ハイレベルの電圧が、ほぼ電源ライン２４の電圧Ｖｄｄ（１〜２Ｖ）に一致する電圧にクランプされる。
【００２８】
第１のクランプ回路１４を例に詳しく説明すると、図４の（Ａ）に示したように、制御回路２６が出力する、たとえばパルス電圧Ｖｇ１がハイレベルの期間では、ダイオード２０は順方向にバイアスされるので導通状態となり、コンデンサー１８は速やかに充電され、その両端の電圧は、パルス電圧のハイレベルの電圧Ｖｇｈ（３Ｖ）からダイオード２０の順方向電圧降下Ｖｄｆを減じた電圧Ｖｇｈ−Ｖｄｆとなる。
【００２９】
パルス電圧Ｖｇ１がローレベルになると、コンデンサー１８に蓄積した電荷は抵抗２２を通じて放電するが、抵抗２２とコンデンサー１８とにより決まる時定数を充分に大きく設定すると、この放電は緩やかとなり、パルス電圧Ｖｇ１がローレベルの期間、コンデンサー１８の両端の電圧Ｖｇｈ−Ｖｄｆはほとんど変化しない。したがって、第１のトランジスター１０６のゲートには、図４の（Ｂ）に示したように、パルス電圧Ｖｇ１からコンデンサー１８の両端の電圧Ｖｇｈ−Ｖｄｆを減じたパルス電圧Ｖｇ１’が印加される。このパルス電圧Ｖｇ１’のハイレベルの電圧は、ダイオード２０の順方向電圧Ｖｄｆに相当する電圧だけ電源ライン２４の電圧を上回るが、ダイオード２０の順方向電圧Ｖｄｆは小さいので、ほぼ電源ライン２４の電圧に一致する。一方、パルス電圧Ｖｇ１’のローレベルの電圧Ｖｄｄ−Ｖｇｈ＋Ｖｄｆは、パルス電圧Ｖｇ１のハイレベルの電圧が３Ｖ、電源電圧Ｖｄｄが１〜２Ｖの場合、負の電圧となる。第１および第２のクランプ回路１４、１６は同じ構成であるから、同様のことが第２のクランプ回路１６に関しても言える。
【００３０】
したがって、本実施の形態例では、制御回路２６は、単に０Ｖと３Ｖの間で切り換わるパルス電圧を生成すればよく、従来のように負の電圧と正の電圧との間で切り換わるパルスを生成する必要がないので、特別の回路は不要であり、また、負の電源を備える必要もない。よって、回路構成が簡素となり、回路の小型化を実現できる。
【００３１】
なお、ここでは従来の磁気ヘッド駆動回路に本発明にもとづく第１および第２のクランプ回路１４、１６を設けた場合について説明したが、最初の実施の形態例の磁気ヘッド駆動回路２に、本発明にもとづくクランプ回路を設けて、上述した第１ないし第４のコンデンサー４、６、８、１０による効果と、第１および第２のクランプ回路１４、１６による効果とを同時に得る構成とすることも無論可能である。
【００３２】
【発明の効果】
以上説明したように本発明の磁気ヘッド駆動回路では、第１のトランジスターのゲートに印加されるパルス電圧は、第１のクランプ回路により、ハイレベルの電圧が第２の電位点の電圧にほぼ一致するようにクランプされ、また、第３のトランジスターのゲートに印加されるパルス電圧は、第２のクランプ回路により、ハイレベルの電圧が第２の電位点の電圧にほぼ一致するようにクランプされる。
【００３３】
したがって、上記パルス電圧は、従来のように第２の電位点の電圧と、同電圧とは極性の異なる電圧との間で切り換わるパルス電圧である必要はなく、たとえばグランド電位と、第２の電位点の電圧との間で電圧レベルが切り換わるパルス電圧であってよい。そのため、電圧パルスを生成する回路では、第２の電位点と同じ電圧極性のパルス電圧を発生すればよいため、特別の回路は不要であり、また、第２の電位点と電圧極性が異なる専用の電源を設ける必要もない。よって、回路構成が簡素となり、回路の小型化を実現できる。
【００３４】
また、本発明の磁気ヘッド駆動回路では、第１および第４のトランジスターは同時にオン・オフするように制御され、一方、第２および第３のトランジスターは第１および第４のトランジスターとは逆のタイミングでオン・オフするように制御される。これにより、方向が切り換わる駆動電流がコイルに流れ、駆動電流に対応する磁界が発生して情報記録が行われる。
【００３５】
ここで、駆動電流の方向が切り換わる際には、コイルの両端には駆動電流の方向に応じた極性のスパイク状の電圧が発生する。このスパイク状電圧は各トランジスターのゲート・ドレイン間の寄生容量、すなわち帰還容量を通じて各トランジスターのゲートに帰還する。しかし、本発明では、寄生容量を通じた帰還と同時に、各トランジスターのゲートには、自トランジスターのドレインとは逆極性のスパイク状電圧がコイルの反対側の端子から各コンデンサーを通じて印加される。したがって、寄生容量により帰還するスパイク状電圧は、コンデンサーを通じて供給される逆極性のスパイク状電圧により打ち消され、寄生容量の作用が打ち消されて、ミラー効果による等価入力容量が解消される。
その結果、各トランジスターのゲートにパルス電圧を印加する制御回路では、等価入力容量の充放電の負担がなくなり、低い駆動能力を備えるのみでよいため、消費電力を削減でき、かつ回路の小型化も実現できる。
【図面の簡単な説明】
【図１】本発明による磁気ヘッド駆動回路の一例を示す回路図である。
【図２】図１の磁気ヘッド駆動回路の動作を示す波形図である。
【図３】第２の実施の形態例としての磁気ヘッド駆動回路を示す回路図である。
【図４】図３の磁気ヘッド駆動回路の動作を示す波形図である。
【図５】磁界変調方式における記録動作を説明するための概念図である。
【図６】従来の磁気ヘッド駆動回路の一例を示す回路図である。
【符号の説明】
２……磁気ヘッド駆動回路、４……第１のコンデンサー、６……第２のコンデンサー、８……第３のコンデンサー、１０……第４のコンデンサー、１２……磁気ヘッド駆動回路、１４……第１のクランプ回路、１６……第２のクランプ回路、１８……コンデンサー、２０……ダイオード、２２……抵抗、２４……電源ライン、２６……制御回路、９１……ディスク、９２……光学ヘッド、９３……磁気ヘッド、９３ａ……コイル、１０２……磁気ヘッド駆動回路、１０４……コイル、１０６……第１のトランジスター、１０８……第３のトランジスター、１１０……第２のトランジスター、１１２……第４のトランジスター、１１４……電源ライン、１１６……ダイオード、１１８……ダイオード、１２０……パルス電圧、１２２……制御回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a drive circuit for a magnetic head that applies a magnetic field to an information recording medium in order to record information on the information recording medium.
[0002]
[Prior art]
In recent years, magneto-optical disks have been put into practical use as recording media for music and various digital data, and in particular, systems that allow users to record music and data on magneto-optical disks as well as for reproduction only have become widespread. Yes. As an information recording method for such a magneto-optical disk, a so-called magnetic field modulation method is widely adopted.
[0003]
FIG. 5 is a conceptual diagram for explaining the recording operation in the magnetic field modulation method. As shown in FIG. 5, in the case of the magnetic field modulation method, as the recording head for the disk 91, an optical head 92 and a magnetic head 93 that are arranged to face each other with the disk 91 interposed therebetween is used. During the recording operation, the perpendicular magnetic film 91a on the surface of the disk 19 is irradiated with laser light from the optical head 92, and the recording site in the perpendicular magnetic film 91a becomes a temperature equal to or higher than the Curie temperature. In this state, a magnetic field whose direction changes corresponding to the reversal of the recording data waveform is applied from the magnetic head 93, and the corresponding magnetic pattern is recorded on the perpendicular magnetization film 91a.
In a disk drive apparatus employing such a magnetic field modulation method, a drive circuit for the magnetic head 93 is provided, and a drive current corresponding to the recording data is supplied to the coil 93a of the magnetic head 93 by the drive circuit.
[0004]
FIG. 6 is a circuit diagram showing an example of this type of conventional magnetic head driving circuit. The magnetic head drive circuit 102 shown in FIG. 6 takes a form called an H-bridge circuit, and a P-channel MOS-FET (Metal-Oxide-Semiconductor Field Effect Transistor) is used as a switching element to supply a drive current to the coil 104 of the magnetic head. ) And first and third transistors 106 and 108, and second and fourth transistors 110 and 112 which are N-channel MOS-FETs.
[0005]
The drains of the first and second transistors 106 and 110 are connected to one end of the coil 104 of the magnetic head, and the drains of the third and fourth transistors 108 and 112 are connected to the other end of the coil 104. The sources of the second and fourth transistors 110 and 112 are connected to the ground, and the sources of the first and third transistors 106 and 108 are connected to the positive power supply line 114. However, the drains of the first and third transistors 106 and 108 are connected to one end and the other end of the coil 104 via diodes 116 and 118, respectively.
[0006]
In such a configuration, a pulse voltage 120 having a waveform corresponding to the waveform of data to be recorded on the disk 91 is applied to the gate of each transistor, and each transistor is turned on / off, whereby recording data is stored in the coil 104. A drive current IL whose polarity is switched according to the waveform flows, a corresponding magnetic field is generated, and information is recorded on the disk 91.
[0007]
[Problems to be solved by the invention]
By the way, the first to fourth transistors 106, 110, 108, and 112 constitute a switching circuit that is turned on and off by the pulse voltage applied to the gate as described above. It is also an inverting amplifier circuit with a large gain. A parasitic capacitance exists between the gate and drain of each transistor, and this parasitic capacitance acts as a feedback capacitance of the inverting amplifier circuit having a very large voltage gain. As a result, a large-capacitance capacitor Ci is equivalently connected as an input capacitance to the input of each inverting amplifier circuit, that is, the gate of each transistor due to the Miller effect.
[0008]
Therefore, the control circuit 122 that supplies the pulse voltage to each transistor has to supply the pulse voltage to the gate of each transistor while charging / discharging such an equivalent input capacitance Ci, and a large driving capability is required. . In particular, in order to increase the recording density of information on the disk 91 or improve the information transfer rate, each transistor must be turned on and off at high speed, and the rise and fall of the pulse voltage must be steep. Therefore, the control circuit 122 needs to have a higher driving capability.
[0009]
However, the high driving capability increases the power consumption of the control circuit 122, which is disadvantageous for reducing the power consumption of the magnetic head driving circuit 102, and further requires a large circuit element. Accordingly, the size of the magnetic head driving circuit 102 is increased.
[0010]
In the conventional magnetic head driving circuit 102, in order to turn on the first and third transistors 106 and 108, it is necessary to apply a voltage sufficiently lower than the voltage Vdd of the power supply line 114 to the gates of these transistors. is there. Since the voltage Vdd of the power supply line 114 is normally about 1 to 2 V, in many cases, it is necessary to apply a negative voltage to the gate in order to reliably turn on the transistor.
Therefore, conventionally, the control circuit 122 that generates the pulse voltage 120 is provided with a negative power supply, and is dedicated to generate a pulse voltage that switches between the voltage Vdd of the power supply line 114 and the negative voltage of the negative power supply. This is disadvantageous in terms of miniaturization of the control circuit 122.
[0011]
The present invention has been made to solve such problems, and an object of the present invention is to provide a magnetic head driving circuit that is small in size and low in power consumption.
[00 12 ]
[Means for Solving the Problems]
In order to achieve the above object, the present invention includes first to fourth transistors that are turned on and off based on a voltage applied to a gate, and the drains of the first and second transistors are one end of a coil of a magnetic head. The drains of the third and fourth transistors are connected to the other end of the coil, the sources of the second and fourth transistors are connected to a first potential point, and the first and third transistors The source of the transistor is connected to a second potential point having a voltage higher than the first potential point, and a driving current is supplied to the coil through the first to fourth transistors to generate a magnetic field. A magnetic head driving circuit for recording information on an information recording medium, wherein a pulse voltage applied to the gate of the first transistor The first clamp circuit that clamps the voltage of the second potential point to substantially coincide with the voltage of the second potential point, and the pulse voltage applied to the gate of the third transistor, the high level voltage of which is the second voltage And a second clamp circuit for clamping to substantially match the voltage at the potential point.
[00 13 ]
In the magnetic head drive circuit of the present invention, the pulse voltage applied to the gate of the first transistor is clamped by the first clamp circuit so that the high level voltage substantially matches the voltage at the second potential point. The pulse voltage applied to the gate of the third transistor is clamped by the second clamp circuit so that the high level voltage substantially matches the voltage at the second potential point.
[00 14 ]
Therefore, the pulse voltage need not be a pulse voltage that switches between the voltage at the second potential point and a voltage having a different polarity from the voltage at the second potential point as in the prior art. It may be a pulse voltage whose voltage level is switched between the voltage at the potential point. Therefore, a circuit that generates a voltage pulse only needs to generate a pulse voltage having the same voltage polarity as that of the second potential point, so that no special circuit is required, and a dedicated voltage having a voltage polarity different from that of the second potential point. There is no need to provide a power source. Therefore, the circuit configuration is simplified and the circuit can be reduced in size.
[00 15 ]
In the present invention, simultaneously with feedback through the parasitic capacitance, a spike voltage having a polarity opposite to that of the drain of the transistor is applied to the gate of each transistor from each terminal on the opposite side of the coil through each capacitor. Therefore, the spike-like voltage fed back by the parasitic capacitance is canceled by the reverse polarity spike-like voltage supplied through the capacitor, the action of the parasitic capacitance is canceled, and the equivalent input capacitance due to the Miller effect is eliminated.
As a result, a control circuit that applies a pulse voltage to the gate of each transistor eliminates the burden of charging / discharging the equivalent input capacitance and only needs to have a low driving capability, so that power consumption can be reduced and the circuit can be downsized. realizable.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram showing an example of a magnetic head drive circuit according to the present invention, and FIG. 2 is a waveform diagram showing the operation of the magnetic head drive circuit of FIG. In FIG. 1, the same elements as those in FIG. 6 are denoted by the same reference numerals.
The magnetic head drive circuit 2 of the embodiment shown in FIG. 1 is a P-channel MOS-FET as a switching element that forms an H-bridge circuit as in the prior art and supplies a drive current to the coil 104 of the magnetic head. First and third transistors 106 and 108, and second and fourth transistors 110 and 112, which are N-channel MOS-FETs, are included.
[0017]
The drains of the first and second transistors 106 and 110 are connected to one end (point a) of the coil 104 of the magnetic head, and the drains of the third and fourth transistors 108 and 112 are the other end (b of the coil 104). Connected to the dot). The sources of the second and fourth transistors 110 and 112 are connected to the ground, and the sources of the first and third transistors 106 and 108 are connected to the positive power supply line 24 (the voltage Vdd is 1 to 2 V, for example). ing. However, the drains of the first and third transistors 106 and 108 are connected to one end and the other end of the coil 104 via diodes 116 and 118 having the drain side as an anode, respectively.
[0018]
Further, in the present embodiment, first to fourth capacitors 4, 6, 8, and 10 are provided, and each capacitor is provided between the gate of the first transistor 106 and the drain of the third transistor 108, respectively. , Between the gate of the second transistor 110 and the drain of the fourth transistor 112, between the gate of the third transistor 108 and the drain of the first transistor 106, and between the gate of the fourth transistor 112 and the second The transistor 110 is connected to the drain of the transistor 110.
[0019]
Next, the operation of the magnetic head driving circuit 2 configured as described above will be described with reference to FIG.
When the waveform of the data DR to be recorded on the disc (not shown) is as shown in FIG. 2A, the data waveform is at a high level, for example, in the period T1, the control circuit 26 makes the first A low level voltage Vg1 is applied to the gate of the transistor 106 (FIG. 2B), and a high level voltage Vg4 is applied to the gate of the fourth transistor 112 (FIG. 2E). . On the other hand, a low level voltage Vg2 is applied to the gate of the second transistor 110 (FIG. 2C), and a high level voltage Vg3 is applied to the gate of the third transistor 108 (FIG. 2). (D)).
[0020]
As a result, in this period T1, the first and fourth transistors 106 and 112 are turned on, the second and third transistors 110 and 108 are turned off, and the current IL flows through the coil 104 ((H in FIG. 2). )).
In the period T2 following the period T1, the data waveform is inverted to the low level. Therefore, in the period T2, a voltage having the inverted polarity is applied from the control circuit 26 to the gate of each transistor. As a result, in the period T2, the first and fourth transistors 106 and 112 are turned off, the second and third transistors 110 and 108 are turned on, and a current IL having a polarity opposite to that in the period T1 flows through the coil 104. ((H) of FIG. 2).
Then, when such a drive current IL is supplied to the coil 104, information is recorded on the disk.
[0021]
By the way, at the start timing of the period T1 or the transition timing from the period T1 to the period T2, the level of the pulse voltage applied to the gate of each transistor is switched, and the current IL flowing through the coil 104 is The direction is reversed. Therefore, at these timings, the current IL changes rapidly, and spiked voltages (for example, about 20 Vpp) having high opposite polarities are generated at both ends of the coil 104. FIG. 2F shows the spike voltage Va at point a, and FIG. 2G shows the spike voltage Vb at point b.
[0022]
These spike-like voltages (that is, high-frequency signals) are fed back to the gate side through the parasitic capacitance (feedback capacitance) between the gate and drain of each transistor.
On the other hand, in the present embodiment, since the first to fourth capacitors 4, 6, 8, and 10 are connected as described above, these spike-like voltages are applied to the first to fourth capacitors 4, 6 respectively. , 8 and 10 are applied to the gates of the respective transistors. That is, the spike voltage generated at the point a is applied to the gate of the third transistor 108 through the third capacitor 8 and is applied to the gate of the fourth transistor 112 through the fourth capacitor 10. The spike voltage generated at point b is applied to the gate of the first transistor 106 through the first capacitor 4 and to the gate of the second transistor 110 through the second capacitor 6.
[0023]
Spike voltages applied to the gates of the first to fourth transistors 106, 110, 108, and 112 through the first to fourth capacitors 4, 6, 8, and 10, respectively, are supplied from the drains of the transistors. The polarity is opposite to that of the spiked voltage that is fed back through the parasitic capacitance.
Therefore, the spike-like voltage fed back by the parasitic capacitance is canceled by the reverse polarity spike-like voltage supplied through each capacitor, the action of the parasitic capacitance is canceled, and the equivalent input capacitance due to the Miller effect is eliminated.
As a result, in the present embodiment, the control circuit 26 does not need to supply a transient current to the equivalent input capacitance, and the conventional high drive capability is unnecessary, so that power consumption can be reduced and the circuit Miniaturization can be realized.
[0024]
As described above, the voltage supplied to the gate side of each transistor through the first to fourth capacitors 4, 6, 8, and 10 has a reverse polarity to the voltage fed back from the drain of each transistor through the parasitic capacitance. Since the action of the parasitic capacitance is canceled by the action of each capacitor, the first to fourth capacitors 4, 6, 8, and 10 are said to function as neutralizing capacitors for neutralizing the parasitic capacitance. Can do.
[0025]
In this embodiment, diodes 116 and 118 are interposed between the drains of the first and third transistors 106 and 108 and the terminals of the coil 104, and the drain voltages of the first and third transistors 106 and 108 are present. Is prevented from exceeding the voltage Vdd of the power supply line 24, so that the spike voltage applied to the first and third capacitors 4 and 8 having one end connected to the drains of these transistors is at the maximum level. Is limited. Therefore, the capacities of the first and third capacitors 4 and 8 are set larger than the capacities of the second and fourth capacitors 6 and 10, and a reverse spike voltage is applied to the gate with a sufficient magnitude. It is desirable to do so.
Specifically, good results can be obtained by setting the capacitance of the first and third capacitors 4 and 8 to, for example, 50 pF, and the capacitance of the second and fourth capacitors 6 and 10 to, for example, about 5 pF.
[0026]
Next, a second embodiment of the present invention will be described.
FIG. 3 is a circuit diagram showing a magnetic head driving circuit as a second embodiment, and FIG. 4 is a waveform diagram showing the operation of the magnetic head driving circuit of FIG. 3, the same elements as those in FIG. 1 are denoted by the same reference numerals.
As shown in FIG. 3, in the magnetic head drive circuit 12 of the second embodiment, the first and second clamp circuits 14 and 16 are provided at the input portions of the first and third transistors 106 and 108. The point is different from the conventional one.
The first and second clamp circuits 14 and 16 are each composed of a capacitor 18, a diode 20, and a resistor 22, and the capacitor 18 of the first clamp circuit 14 is connected in series to the gate of the first transistor 106. The parallel circuit of the diode 20 and the resistor 22 is connected between the gate of the first transistor 106 and the power supply line 24 with the anode of the diode 20 as the gate side. On the other hand, the capacitor 18 of the second clamp circuit 16 is connected in series to the gate of the third transistor 108, and the parallel circuit of the diode 20 and the resistor 22 is the third transistor 108 with the anode of the diode 20 on the gate side. Between the gate and the power line 24.
[0027]
In such a configuration, if the control circuit 26 outputs pulse voltages Vg1 and Vg3 whose voltage level switches between 0 V and 3 V, for example, with respect to the first and third transistors 106 and 108, Is entirely shifted in the negative direction by the first and second clamp circuits, and the high-level voltage is clamped to a voltage substantially matching the voltage Vdd (1 to 2 V) of the power supply line 24. .
[0028]
The first clamp circuit 14 will be described in detail as an example. As shown in FIG. 4A, the diode 20 is biased in the forward direction during the period in which the control circuit 26 outputs, for example, the pulse voltage Vg1 is at a high level. Therefore, the capacitor 18 is quickly charged, and the voltage across the capacitor 18 becomes a voltage Vgh−Vdf obtained by subtracting the forward voltage drop Vdf of the diode 20 from the high-level voltage Vgh (3 V) of the pulse voltage. .
[0029]
When the pulse voltage Vg1 becomes low level, the electric charge accumulated in the capacitor 18 is discharged through the resistor 22. However, when the time constant determined by the resistor 22 and the capacitor 18 is set sufficiently large, this discharge becomes gradual and the pulse voltage Vg1 is reduced. During the low level, the voltage Vgh−Vdf across the capacitor 18 hardly changes. Therefore, as shown in FIG. 4B, a pulse voltage Vg1 ′ obtained by subtracting the voltage Vgh−Vdf at both ends of the capacitor 18 from the pulse voltage Vg1 is applied to the gate of the first transistor 106. The high level voltage of the pulse voltage Vg1 ′ exceeds the voltage of the power supply line 24 by a voltage corresponding to the forward voltage Vdf of the diode 20, but the forward voltage Vdf of the diode 20 is small, so that the voltage of the power supply line 24 is almost equal. Matches. On the other hand, the low level voltage Vdd−Vgh + Vdf of the pulse voltage Vg1 ′ is a negative voltage when the high level voltage of the pulse voltage Vg1 is 3V and the power supply voltage Vdd is 1 to 2V. Since the first and second clamp circuits 14 and 16 have the same configuration, the same applies to the second clamp circuit 16.
[0030]
Therefore, in the present embodiment, the control circuit 26 only needs to generate a pulse voltage that switches between 0 V and 3 V, and a pulse that switches between a negative voltage and a positive voltage as in the prior art. Since it does not need to be generated, no special circuit is required, and there is no need to provide a negative power supply. Therefore, the circuit configuration is simplified and the circuit can be reduced in size.
[0031]
Here, the case where the first and second clamp circuits 14 and 16 according to the present invention are provided in the conventional magnetic head driving circuit has been described. However, the magnetic head driving circuit 2 of the first embodiment has the present invention. A clamp circuit according to the invention is provided to obtain the effects of the first to fourth capacitors 4, 6, 8, 10 and the effects of the first and second clamp circuits 14, 16 at the same time. Of course, it is possible.
[00 32 ]
【The invention's effect】
As described above, in the magnetic head driving circuit according to the present invention, the pulse voltage applied to the gate of the first transistor is substantially equal to the voltage at the second potential point by the first clamp circuit. The pulse voltage applied to the gate of the third transistor is clamped by the second clamp circuit so that the high level voltage substantially matches the voltage at the second potential point. .
[00 33 ]
Therefore, the pulse voltage need not be a pulse voltage that switches between the voltage at the second potential point and a voltage having a different polarity from the voltage at the second potential point as in the prior art. It may be a pulse voltage whose voltage level is switched between the voltage at the potential point. Therefore, a circuit that generates a voltage pulse only needs to generate a pulse voltage having the same voltage polarity as that of the second potential point, so that no special circuit is required, and a dedicated voltage having a voltage polarity different from that of the second potential point. There is no need to provide a power source. Therefore, the circuit configuration is simplified and the circuit can be reduced in size.
[00 34 ]
In the magnetic head drive circuit of the present invention, the first and fourth transistors are controlled to be turned on / off simultaneously, while the second and third transistors are opposite to the first and fourth transistors. It is controlled to turn on and off at the timing. As a result, a driving current whose direction is switched flows in the coil, and a magnetic field corresponding to the driving current is generated to perform information recording.
[00 35 ]
Here, when the direction of the drive current is switched, a spike-like voltage having a polarity corresponding to the direction of the drive current is generated at both ends of the coil. This spike voltage returns to the gate of each transistor through a parasitic capacitance between the gate and drain of each transistor, that is, a feedback capacitance. However, in the present invention, simultaneously with feedback through the parasitic capacitance, a spike voltage having a polarity opposite to that of the drain of the transistor is applied to the gate of each transistor from each terminal on the opposite side of the coil through each capacitor. Therefore, the spike-like voltage fed back by the parasitic capacitance is canceled by the reverse polarity spike-like voltage supplied through the capacitor, the action of the parasitic capacitance is canceled, and the equivalent input capacitance due to the Miller effect is eliminated.
As a result, a control circuit that applies a pulse voltage to the gate of each transistor eliminates the burden of charging / discharging the equivalent input capacitance and only needs to have a low driving capability, so that power consumption can be reduced and the circuit can be downsized. realizable.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an example of a magnetic head drive circuit according to the present invention.
FIG. 2 is a waveform diagram showing an operation of the magnetic head drive circuit of FIG.
FIG. 3 is a circuit diagram showing a magnetic head drive circuit as a second embodiment;
4 is a waveform diagram showing the operation of the magnetic head drive circuit of FIG. 3. FIG.
FIG. 5 is a conceptual diagram for explaining a recording operation in a magnetic field modulation method.
FIG. 6 is a circuit diagram showing an example of a conventional magnetic head drive circuit.
[Explanation of symbols]
2 ... Magnetic head drive circuit, 4 ... 1st capacitor, 6 ... 2nd capacitor, 8 ... 3rd capacitor, 10 ... 4th capacitor, 12 ... Magnetic head drive circuit, 14 ... ... 1st clamp circuit, 16 ... 2nd clamp circuit, 18 ... capacitor, 20 ... diode, 22 ... resistor, 24 ... power line, 26 ... control circuit, 91 ... disk, 92 ... ... optical head, 93 ... magnetic head, 93a ... coil, 102 ... magnetic head drive circuit, 104 ... coil, 106 ... first transistor, 108 ... third transistor, 110 ... second Transistor, 112 ... Fourth transistor, 114 ... Power line, 116 ... Diode, 118 ... Diode, 120 ... Pulse voltage, 122 ... Control circuit .

Claims

ゲートに印加される電圧にもとづいてオン・オフする第１ないし第４のトランジスターを含み、前記第１および第２のトランジスターのドレインは磁気ヘッドのコイルの一端に接続され、前記第３および第４のトランジスターのドレインは前記コイルの他端に接続され、前記第２および第４のトランジスターのソースは第１の電位点に接続され、前記第１および第３のトランジスターのソースは前記第１の電位点より電圧の高い第２の電位点に接続され、前記第１ないし第４のトランジスターを通じて前記コイルに駆動電流を供給して磁界を発生させ、同磁界により情報記録媒体に情報を記録する磁気ヘッド駆動回路であって、
前記第１のトランジスターのゲートに印加されるパルス電圧を、そのハイレベルの電圧が前記第２の電位点の電圧にほぼ一致するようにクランプする第１のクランプ回路と、
前記第３のトランジスターのゲートに印加されるパルス電圧を、そのハイレベルの電圧が前記第２の電位点の電圧にほぼ一致するようにクランプする第２のクランプ回路とを備えたことを特徴とする磁気ヘッド駆動回路。First to fourth transistors that are turned on and off based on a voltage applied to a gate; drains of the first and second transistors are connected to one end of a coil of a magnetic head; and the third and fourth transistors The drain of the first transistor is connected to the other end of the coil, the sources of the second and fourth transistors are connected to a first potential point, and the sources of the first and third transistors are the first potential. A magnetic head connected to a second potential point having a voltage higher than the point, supplying a drive current to the coil through the first to fourth transistors to generate a magnetic field, and recording information on the information recording medium by the magnetic field A drive circuit,
A first clamping circuit that clamps a pulse voltage applied to the gate of the first transistor so that a high-level voltage thereof substantially matches the voltage at the second potential point;
And a second clamp circuit that clamps a pulse voltage applied to the gate of the third transistor so that a high-level voltage substantially coincides with the voltage at the second potential point. Magnetic head drive circuit.

前記第１のクランプ回路は、ダイオードとコンデンサーとを含み、前記ダイオードはカソードを前記第２の電位点側にして前記第２の電位点と前記第１のトランジスターのゲートとの間に接続され、前記コンデンサーは前記第１のトランジスターのゲートに直列に接続されていることを特徴とする請求項１記載の磁気ヘッド駆動回路。The first clamp circuit includes a diode and a capacitor, and the diode is connected between the second potential point and the gate of the first transistor with a cathode on the side of the second potential point. magnetic head drive circuit according to claim 1, wherein said condenser, characterized in that connected in series to the gate of the first transistor.

前記第２のクランプ回路は、ダイオードとコンデンサーとを含み、前記ダイオードはカソードを前記第２の電位点側にして前記第２の電位点と前記第３のトランジスターのゲートとの間に接続され、前記コンデンサーは前記第３のトランジスターのゲートに直列に接続されていることを特徴とする請求項１記載の磁気ヘッド駆動回路。The second clamp circuit includes a diode and a capacitor, and the diode is connected between the second potential point and the gate of the third transistor with a cathode on the second potential point side. magnetic head drive circuit according to claim 1, wherein said condenser, characterized in that connected in series to the gate of said third transistor.

前記第１の電位点はグランドであり、前記第２の電位点は正の電源ラインであることを特徴とする請求項１記載の磁気ヘッド駆動回路。It said first potential point is ground, the second potential point magnetic head drive circuit according to claim 1, characterized in that the positive power supply line.

前記第１のトランジスターのゲートと前記第３のトランジスターのドレインとの間に第１のコンデンサーが接続され、前記第２のトランジスターのゲートと前記第４のトランジスターのドレインとの間に第２のコンデンサーが接続され、前記第３のトランジスターのゲートと前記第１のトランジスターのドレインとの間に第３のコンデンサーが接続され、前記第４のトランジスターのゲートと前記第２のトランジスターのドレインとの間に第４のコンデンサーが接続されていることを特徴とする請求項１記載の磁気ヘッド駆動回路。 A first capacitor is connected between the gate of the first transistor and the drain of the third transistor, and a second capacitor is connected between the gate of the second transistor and the drain of the fourth transistor. Is connected, a third capacitor is connected between the gate of the third transistor and the drain of the first transistor, and between the gate of the fourth transistor and the drain of the second transistor. magnetic head drive circuit according to claim 1, wherein the fourth capacitor is characterized in that it is connected.

前記第１および第４のトランジスターのゲートには前記第１および第４のトランジスターを同時にオンさせ、またオフさせるパルス電圧が印加され、第２および第３のトランジスターのゲートには前記第１および第４のトランジスターがオンしているときオフさせ、前記第１および第４のトランジスターがオフしているときオンさせるパルス電圧が印加されることを特徴とする請求項５記載の磁気ヘッド駆動回路。 A pulse voltage for simultaneously turning on and off the first and fourth transistors is applied to the gates of the first and fourth transistors, and the first and second transistors are applied to the gates of the second and third transistors. 6. The magnetic head driving circuit according to claim 5 , wherein a pulse voltage is applied to turn off when the fourth transistor is turned on and turn on when the first and fourth transistors are turned off .

前記第１および第３のトランジスターはＰチャンネルＭＯＳ−ＦＥＴであり、前記第２および第４のトランジスターはＮチャンネルＭＯＳ−ＦＥＴであることを特徴とする請求項１，５または６の何れか１項に記載の磁気ヘッド駆動回路。Said first and third transistors are P-channel MOS-FET, any one of claims 1, 5 or 6, characterized in that transistors of the second and fourth are N-channel MOS-FET magnetic head drive circuit according to.

前記第１のトランジスターのドレインは、同ドレイン側をアノードとするダイオードを通じて前記コイルの一端に接続され、前記第３のトランジスターのドレインは、同ドレイン側をアノードとする前記ダイオードを通じて前記コイルの他端に接続されていることを特徴とする請求項５記載の磁気ヘッド駆動回路。The drain of the first transistor is connected to one end of the coil through a diode having the drain side as an anode, and the drain of the third transistor is connected to the other end of the coil through the diode having the drain side as an anode. The magnetic head driving circuit according to claim 5 , wherein the magnetic head driving circuit is connected to the magnetic head driving circuit.

前記第１および第３のコンデンサーの容量は、第２および第４のコンデンサーの容量より大きいことを特徴とする請求項５記載の磁気ヘッド駆動回路。6. The magnetic head driving circuit according to claim 5, wherein the capacities of the first and third capacitors are larger than the capacities of the second and fourth capacitors.