JP4260415B2 - 半導体集積回路装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、キャパシタを有する半導体集積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
半導体集積回路装置中には、MISFET(Metal Insulator Semiconductor Field Effect Transistor)やキャパシタ(容量)等の半導体素子を適宜組み合わせて種々の回路が形成される。
【0003】
これらの半導体素子は、できるだけ他の素子と共通した部位(半導体領域や導電性膜等)を用い、その構造や製造工程を最適化する必要がある。
【0004】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置、中でも特に、電気的書き込みおよび消去が可能な不揮発性メモリ(EEPROM:Electrically Erasable Programmable Read Only Memory、フラッシュメモリ)の研究・開発に従事している。
【0005】
この不揮発性メモリの駆動には、高電位(電位の絶対値の大きい電位)が必要となるため、メモリ素子の他、高耐圧MISFETや昇圧回路(降圧回路)が作り込まれる。昇圧回路は、高電位の正電圧を発生させる正電源発生回路、また、降圧回路は、高電位の負電圧を発生させる負電源発生回路等として用いられる。
【0006】
この昇圧回路(降圧回路)には、後述するように、キャパシタが組み込まれている。キャパシタは、容量絶縁膜と、これを挟む電極で構成される。
【0007】
本発明者らは、半導体基板を第1電極とし、その上部に形成された酸化シリコン膜を容量絶縁膜とし、さらに、この上部に形成された多結晶シリコン膜等の導電性膜を第2電極としたキャパシタを検討した。
【0008】
なお、追って詳細に説明するように、酸化シリコン膜は、例えば、高耐圧MISFETのゲート絶縁膜と同じ工程で形成し、また、多結晶シリコン膜は、不揮発性メモリの浮遊ゲート(FG)と同じ工程で形成した。このような構成の容量は、MOS(Metal Oxide Semiconductor)容量と呼ばれる。
【0009】
しかしながら、かかるキャパシタを有する不揮発性メモリ装置の書き込み・消去サイクル試験(E/Wサイクル試験)において、書き込み・消去ができなくなる不良が発生した。
【0010】
そこで、本発明者らは、この不良の原因について鋭意検討した結果、キャパシタの容量絶縁膜破壊(ゲート破壊)、特に、負電源発生回路のゲート破壊によるものであることが判明した。
【0011】
また、さらに、検討を進めた結果、このような破壊は、素子形成領域(アクティブ)端部で発生していることが判明した。図42に、本発明者らが確認した、ゲート破壊の様子(写真)を模式的に表す。破線の部分は、素子形成領域ACと素子分離領域6の境界であり、かかる境界上部で、ゲート破壊(黒丸部)が生じていた。
【0012】
本発明の目的は、キャパシタの容量絶縁膜の耐圧を向上させることにある。
【0013】
また、本発明の他の目的は、キャパシタの容量絶縁膜の耐圧を向上させることにより、半導体集積回路装置(特に、不揮発性メモリ)の特性を向上させることにある。また、半導体集積回路装置の歩留まりを向上させることにある。
【0014】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0015】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0016】
(1)本発明の半導体集積回路装置は、(a)素子分離領域で区画された素子形成領域を有する半導体基板と、(b)前記素子形成領域上に形成されたキャパシタであって、(b1)前記半導体基板上に形成された第1絶縁膜と、(b2)前記第1絶縁膜上に形成され、前記素子形成領域内に形成された第1導電性膜と、(b3)前記第1導電性膜上に形成され、前記素子形成領域から前記素子分離領域上まで延在した第2導電性膜と、を有するキャパシタと、(c)前記第2導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第2絶縁膜と、(d)前記素子分離領域上の第2導電性膜上に位置する電極引き出し部と、を有するものである。
【0017】
(2)本発明の半導体集積回路装置の製造方法は、(a)素子分離領域で区画された素子形成領域を形成する工程と、(b)前記素子形成領域上に第1絶縁膜を形成する工程と、(c)前記第1絶縁膜上であって、前記素子形成領域と前記素子分離領域との境界上に延在しない第1導電性膜を形成する工程と、(d)前記第1絶縁膜上であって、前記素子形成領域と前記素子分離領域との境界上に、第2絶縁膜を形成する工程と、(e)前記第1導電性膜および前記第2絶縁膜上であって、前記素子形成領域から前記素子分離領域まで延在する第2導電性膜を形成する工程と、(f)前記第2導電性膜上に第3絶縁膜を形成する工程と、(g)前記素子分離領域上に位置する第2導電性膜の上部の前記第3絶縁膜を選択的に除去することによって接続孔を形成する工程と、を有するものである。
【0018】
(3)なお、キャパシタを構成する第1絶縁膜は、他の素子形成領域に形成されるMISFETのゲート絶縁膜と同じ工程(同層)で、形成することができる。
【0019】
また、キャパシタを構成する第1および第2導電性膜は、他の素子形成領域に形成される不揮発性メモリの浮遊ゲートと同じ工程(同層)で、形成することができる。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0021】
本発明の実施の形態である不揮発性メモリの製造方法を図1〜図34を用いて工程順に説明する。なお、図1〜図34は、本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図もしくは要部平面図であり、メモリセルが形成される領域(MA)、周辺回路領域(LA)もしくはキャパシタ領域(CA)を示す。
【0022】
まず、図1〜図3に示すように、例えばp型の単結晶シリコンからなる半導体基板1の素子形成領域上に、窒化シリコン膜等よりなるマスク膜(図示せず)を形成し、この膜をマスクとして、半導体基板1をエッチングすることにより素子分離溝4を形成する。図1は、メモリセルが形成される領域MAの要部断面図、図2は、周辺回路領域LAの要部断面図、図3は、キャパシタ領域CAの要部断面図である。また、図1の左図は、後述する図31および図32(平面図)のA−A断面部(メモリセルのワード線に対し垂直な断面)と対応し、また、右図は、B−B断面図(メモリセルのワード線に対し水平な断面)と対応する。
【0023】
次いで、熱酸化によって、溝の内壁に薄い酸化シリコン膜(図示せず)を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復する等のために形成する。
【0024】
次に、素子分離溝4の内部を含む半導体基板1上にCVD(Chemical Vapor deposition)法で酸化シリコン膜6を堆積し、化学的機械研磨(CMP;Chemical Mechanical Polishing)法で溝の上部の酸化シリコン膜6を研磨し、その表面を平坦化する。次いで、窒化シリコン膜を除去する。なお、以降の半導体基板1の洗浄工程や、表面酸化および酸化膜除去工程により酸化シリコン膜6の表面は、徐々に後退する。
【0025】
このように、素子分離溝4内に酸化シリコン膜6を埋め込むことにより素子分離領域6が形成される。即ち、素子形成領域(アクティブ)は、素子分離領域6によって囲まれ、他の素子形成領域と分離される。言い換えれば、素子形成領域は、素子分離領域6によって区画される。例えば、図29および図30に示すように、素子形成領域ACが区画される。
【0026】
次に、半導体基板1にp型不純物(ホウ素)およびn型不純物(例えばリン)をイオン打ち込みした後、熱処理を施し、前記不純物を拡散させることによって、メモリセル領域MAにp型ウエル8を形成し、周辺回路領域LAおよびキャパシタ領域CAの半導体基板1にp型ウエル8およびn型ウエル7を形成する。
【0027】
周辺回路領域LAのp型ウエル8には、高耐圧nチャネル型MISFETが、また、n型ウエル7には、高耐圧pチャネル型MISFETが形成される。図中には、これらの形成領域をそれぞれQN、QPと示す。また、キャパシタ領域CAのp型ウエル8には、負電源発生回路を構成するキャパシタが、また、n型ウエル7には、正電源発生回路を構成するキャパシタが形成される。図中には、これらの形成領域をそれぞれCNV、CPVと示す。なお、n型ウエル7およびp型ウエル8には必要に応じてチャネルが形成される。
【0028】
次に、図4〜図6に示すように、熱酸化によって膜厚25nm程度の熱酸化膜を形成する。この熱酸化膜は、周辺回路領域LAに形成される高耐圧MISFETのゲート酸化膜9bおよびキャパシタ(MOS容量)の容量絶縁膜9cを構成する。
【0029】
次いで、高耐圧MISFETおよびキャパシタ(MOS容量)の領域をレジスト膜(図示せず)で覆い、メモリセル領域の前記熱酸化膜を選択的に除去した後、熱酸化を施すことによって、メモリセル領域の表面に膜厚9nm程度の熱酸化膜を形成する。この熱酸化膜は、不揮発性メモリセルのゲート酸化膜9aを構成する。
【0030】
次に、図7〜図9に示すように、半導体基板(9a、9b、9c)の上部に、膜厚100nm程度の多結晶シリコン膜10をCVD法で堆積する。続いて、その上部にCVD法で膜厚170nm程度の窒化シリコン膜11を堆積する。次に、レジスト膜(図示せず)をマスクにして窒化シリコン膜11をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜11を残す。
【0031】
次に、窒化シリコン膜11をマスクにして多結晶シリコン膜10をドライエッチングする。
【0032】
その結果、メモリセル領域MAにおいては、多結晶シリコンパターン10aが形成される。この多結晶シリコンパターン10aは、不揮発性メモリセルの浮遊ゲートFGの下層(FG1)となる。また、この多結晶シリコンパターン10aは、図31に示すように、Y方向に延在している。なお、図31は、多結晶シリコンパターン20aの形成後の、メモリセル領域MAの基板の要部平面図である。
【0033】
また、キャパシタ領域CAにおいては、多結晶シリコンパターン10bが形成される。この多結晶シリコンパターン10bは、キャパシタ電極(CE)となる。なお、このキャパシタ電極CEの対極は、半導体基板(n型ウエル7もしくはp型ウエル8)である。
【0034】
ここで、重要なことは、多結晶シリコンパターン10bのX方向の幅を、図33および図34に示すように、素子形成領域ACのX方向の幅より小さく形成する。即ち、Y方向に延在する素子形成領域と素子分離領域との境界上(点線上)に多結晶シリコンパターン10bがかからないようパターニングする。なお、図33および図34は、多結晶シリコンパターン10b間に形成される酸化シリコン膜19の形成後の、CNVおよびCPV部の基板の要部平面図である。
【0035】
次に、図7に示すように、メモリセル領域MAの多結晶シリコンパターン10aの両側のp型ウエル8にn型不純物(砒素)を注入した後、熱処理を施し、前記不純物を拡散させることによって、n型半導体領域17(ソース、ドレイン)を形成する。なお、多結晶シリコンパターン10aの側壁にサイドウォール膜を形成し、その形成の前後にn型不純物を注入することによって、LDD(Lightly doped Drain)構造のソース、ドレインを形成してもよい。
【0036】
この際、キャパシタ領域CAをレジスト膜等で覆わない場合には、キャパシタ領域CAの多結晶シリコンパターン10bの両側にもn型半導体領域17が形成されてしまう(図9)。
【0037】
ここで、キャパシタ領域CAのn型ウエル7に形成されるn型半導体領域17は、問題とならないが、キャパシタ領域CAのp型ウエル8中に、n型半導体領域17が形成されることによって、n型半導体領域17と多結晶シリコンパターン10bの端部との間の容量絶縁膜9cの耐圧が低下する恐れが生じる。
【0038】
しかしながら、本発明者らが検討した結果、追って詳細に説明するように、GiDL(Gate-Induced-Drain-Leakcurent)現象によって、容量絶縁膜9cの耐圧を確保することができる。
【0039】
次いで、図10〜図12に示すように、半導体基板1の上部にCVD法で酸化シリコン膜19を堆積した後、酸化シリコン膜19を、窒化シリコン膜11の表面が露出するまでCMP法で研磨もしくはエッチバックしてその表面を平坦化する。
【0040】
その結果、メモリセル領域MAにおいては、多結晶シリコンパターン10a間に、酸化シリコン膜19が形成される。
【0041】
また、キャパシタ領域CAにおいては、多結晶シリコンパターン10b間に、酸化シリコン膜19が形成される。このキャパシタ領域CAの酸化シリコン膜19は、Y方向に延在する素子形成領域と素子分離領域との境界に位置する(図33および図34も参照)。
【0042】
次いで、図13〜図15に示すように、熱リン酸等により窒化シリコン膜11を除去し、多結晶シリコン膜10、多結晶シリコンパターン10aおよび10bの表面を露出させる。
【0043】
次に、多結晶シリコン膜10、多結晶シリコンパターン10aおよび10bの上部に、リンがドープされた多結晶シリコン膜20をCVD法で堆積し、次いで、レジスト膜(図示せず)をマスクにして多結晶シリコン膜20をドライエッチングすることにより、メモリセル領域MAの多結晶シリコンパターン10a上に多結晶シリコンパターン20aを形成する。この多結晶シリコンパターン20aは、不揮発性メモリセルの浮遊ゲートFGの上層(FG2)となる。また、この多結晶シリコンパターン20aは、図31に示すように、Y方向に延在している。即ち、多結晶シリコンパターン10aおよび20aを、さらに、パターニングすることによって浮遊ゲートFG(FG1、FG2)が構成される。
【0044】
また、キャパシタ領域CAの多結晶シリコンパターン10b上にも、多結晶シリコン膜20は形成され、多結晶シリコンパターン10bと多結晶シリコン膜20とは、キャパシタ電極(CE)となる。
【0045】
また、周辺回路領域LAの多結晶シリコン膜10上にも、多結晶シリコン膜20は形成され、多結晶シリコン膜10および20は、MISFETのゲート電極Gとなる。
【0046】
次いで、図16〜図18に示すように、半導体基板1上に、ONO膜(層間絶縁膜)21を形成する。このONO膜21は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜である。このONO膜21は、例えば、CVD法により膜厚4nm程度の酸化シリコン膜、膜厚6nm程度の窒化シリコン膜および膜厚4nm程度の酸化シリコン膜を順次堆積することにより形成する。このONO膜21は、メモリセルを構成する浮遊ゲート(FG)と制御ゲート(CG)とを分離する役割を果たす。
【0047】
次いで、キャパシタ領域CAの多結晶シリコン膜20上のONO膜21を選択的に除去し、開口部OAを形成する(図18)。この開口部OAは、多結晶シリコン膜20上であって、素子分離領域6上に形成する。この開口部OAを介して、多結晶シリコン膜20と後述する多結晶シリコン膜22とが接続する。なお、図示はしないが、このとき周辺MISFETのゲート電極Gも同様に素子分離上で開口し、後述する多結晶シリコン22と接続する。
【0048】
次いで、半導体基板1上にリンがドープされた多結晶シリコン膜22をCVD法で堆積する。続いて、その上部に高融点金属のシリサイド膜、例えば、タングステンシリサイド(WSi2)膜23を堆積し、さらにその上部にCVD法で酸化シリコン膜24を堆積する。この多結晶シリコン膜22とWSi2膜23の積層膜は、メモリセル領域MAに形成されるメモリセルの制御ゲート(CG)となる。
【0049】
次に、図19〜図21に示すように、レジスト膜(図示せず)をマスクにしてメモリセル領域MAの酸化シリコン膜24、WSi2膜23、多結晶シリコン膜22、ONO膜21、多結晶シリコンパターン10aおよび20aをドライエッチングする。
【0050】
メモリセル領域MAにおいては、多結晶シリコン膜22とWSi2膜23の積層膜は、メモリセルの制御ゲートCGとなり、この制御ゲートCGは、図32に示すように、X方向に延在している。なお、メモリセル領域MAに形成された制御ゲートCGは、ワード線WLとして機能する。なお、図32は、制御ゲートCG形成後のメモリセル領域MAの基板の要部平面図である。
【0051】
また、多結晶シリコンパターン10aおよび20aは、このエッチングにより、各セル毎に分割され、それぞれ多結晶シリコンパターンFG1、FG2となる。これらのパターンにより、浮遊ゲートFGが構成される(図19)。
【0052】
また、周辺回路領域LAにおいては、ゲート電極Gが形成される領域に、これらの膜(24、23、22、21、20、10)が残存し、多結晶シリコン膜10および20よりなるゲート電極Gが形成される(図20)。
【0053】
また、キャパシタ領域CAにおいては、これらの膜(24、23、22、21、20、10b)が、キャパシタ毎に分割される(図21)。
【0054】
ここで、図21、図29および図30に示すように、多結晶シリコン膜20は、素子分離領域6上まで延在するようパターニングされる。また、多結晶シリコン膜20および多結晶シリコンパターン10bのY方向の幅は、素子形成領域ACのY方向の幅より小さくパターニングされる。従って、多結晶シリコンパターン10bは、素子形成領域ACの内部に形成される。
【0055】
次いで、図20に示すように、周辺回路領域LAのゲート電極Gの両側のp型ウエル8(半導体基板1)にn型不純物を注入することによってn-型半導体領域25nを形成する。また、周辺回路領域LAのゲート電極Gの両側のn型ウエル7(半導体基板1)にp型不純物を注入することによってp-型半導体領域25pを形成する。
【0056】
なお、この際、図21に示す断面には表れないが、キャパシタ領域CAの多結晶シリコン膜22のY方向の両側のn型ウエル7にもn-型半導体領域25nを形成し、また、キャパシタ領域CAの多結晶シリコン膜22のY方向の両側のp型ウエル8にもp-型半導体領域25pを形成する(図27、図28、図29および図30参照)。
【0057】
次いで、ライト酸化によりメモリセル領域MAの多結晶シリコンパターンFG1、FG2、多結晶シリコン膜22およびWSi2膜23の側壁にライト酸化膜26を形成する。なお、周辺回路領域LAのゲート電極G等(多結晶シリコン膜10、20、多結晶シリコン膜22およびWSi2膜23)の側壁にもライト酸化膜26が形成される。
【0058】
次いで、図22〜図24に示すように、半導体基板1上にCVD法で酸化シリコン膜28を堆積した後、異方的にエッチングすることによって、周辺回路領域LAのゲート電極G等の側壁にサイドウォール膜28sを形成する。この際、メモリセル領域MAの制御ゲートCG等の側壁やキャパシタ領域CAの多結晶シリコン膜20等の側壁にもサイドウォール膜28sが形成される。
【0059】
次いで、周辺回路領域LAのゲート電極Gの両側のp型ウエル8(半導体基板1)にn型不純物を注入することによってn+型半導体領域27n(ソース、ドレイン)を形成する。また、周辺回路領域LAのゲート電極Gの両側のn型ウエル7(半導体基板1)にp型不純物を注入することによってp+型半導体領域27p(ソース、ドレイン)を形成する。
【0060】
なお、この際、図24に示す断面には表れないが、キャパシタ領域CAの多結晶シリコン膜22のY方向の両側のn型ウエル7にもn+型半導体領域27nを形成し、また、キャパシタ領域CAの多結晶シリコン膜22のY方向の両側のp型ウエル8にもp+型半導体領域27pを形成する(図27、図28、図29および図30参照)。このn+型半導体領域27nおよびp+型半導体領域27pは、それぞれn型ウエル7およびp型ウエル8に給電を行うための給電領域となる。
【0061】
以上の工程により、メモリセル領域MAに、制御ゲートCG(多結晶シリコン膜22、WSi2膜23)、ONO膜21および浮遊ゲートFG(多結晶シリコンパターンFG1、FG2)を有するAND型不揮発性メモリセルが形成され、周辺回路領域LAに高耐圧のnチャネル型MISFETQNおよびpチャネル型MISFETQPが形成される。また、キャパシタ領域CAには、半導体基板(n型ウエル7、p型ウエル8)をキャパシタの下部電極とし、多結晶シリコンパターン10bおよび多結晶シリコン膜20をキャパシタの上部電極CEとし、これらの間の容量絶縁膜9cを有するキャパシタCPV、CNVが形成される。
【0062】
次いで、酸化シリコン膜24およびサイドウォール膜28sの上部に、酸化シリコン膜等からなる層間絶縁膜を形成し、さらに、この層間絶縁膜の上部に導電性膜よりなる配線が形成される。
【0063】
これらの形成工程については、キャパシタ領域CAの基板の要部断面図もしくは要部平面図である図25〜図30を参照しながら説明する。なお、メモリセル領域MAや周辺回路領域LAにおいても、後述するプラグや配線が必要に応じて形成されるのは言うまでもない。
【0064】
図25および図27は、キャパシタ領域CAのうちn型ウエル7上のキャパシタCPV部の要部断面図であり、図29は、要部平面図である。図26および図28は、キャパシタ領域CAのうちp型ウエル8上のキャパシタCNV部の要部断面図であり、図30は、要部平面図である。図25および図27は、それぞれ図29のC−C断面部、D−D断面部に対応する。また、図26および図28は、それぞれ図30のC−C断面部、D−D断面部に対応する。
【0065】
図25〜図30に示すように、半導体基板1(酸化シリコン膜24等)の上部に、CVD法により酸化シリコン膜30を形成し、必要に応じて、その上部をCMP法等を用い平坦化する。
【0066】
次いで、WSi2膜23の上部の酸化シリコン膜24および30を選択的に除去することによりコンタクトホールC1を形成する。この際、n+型半導体領域27nおよびp+型半導体領域27pの上部の酸化シリコン膜30を選択的に除去することによりコンタクトホールC2を形成する。
【0067】
ここで、コンタクトホールC1は、素子分離領域6上に位置する多結晶シリコン膜20上に形成される。その結果、容量絶縁膜9cに対し、コンタクトホールC1の形成の際(酸化シリコン膜30等のエッチングの際)に生じるダメージの影響を低減することができる。
【0068】
次いで、コンタクトホールC1、C2内を含む酸化シリコン膜30上に、タングステン(W)等の導電性膜をスパッタ法により堆積した後、コンタクトホールC1、C2外部の導電性膜をCMP法等により除去することにより、プラグ(電極引き出し部)P1を形成する。
【0069】
次いで、プラグP1上を含む酸化シリコン膜30上に、W等の導電性膜をスパッタ法により堆積し、所望の形状にエッチングすることにより第1層配線M1を形成する。
【0070】
その後、第1層配線M1の上部に、酸化シリコン膜等よりなる層間絶縁膜、プラグおよび配線の形成工程を繰り返すことによって、多層の配線を形成することが可能であるが、それらの説明および図示は省略する。
【0071】
このように、本実施の形態においては、キャパシタ電極CEを多結晶シリコン膜10bと多結晶シリコン膜20の2層で構成したので、下層の10bを素子形成領域の内部、即ち、素子形成領域と素子分離領域との境界上にかからないよう形成することができる。言い換えれば、多結晶シリコン膜10bを素子形成領域に対しオフセットした構造とすることができる。
【0072】
また、素子形成領域と素子分離領域との境界上に、酸化シリコン膜19を形成することができる。従って、素子分離領域(酸化シリコン膜6)の端部における電界集中による容量絶縁膜破壊を防止することができる。
【0073】
即ち、例えば、図40に示すように、多結晶シリコンパターン10bを、多結晶シリコン膜20と同様に、素子形成領域と素子分離領域との境界上まで延在させ、多結晶シリコンパターン10bおよび20に電位が印加されると、素子形成領域と素子分離領域との境界上の容量絶縁膜9cに電界が集中し、容量絶縁膜の破壊が起こる。
【0074】
この素子形成領域と素子分離領域との境界部は、図においては、明示していないが、酸化シリコン膜6の表面は、半導体基板1の表面より後退する、いわゆるリセス現象が生じやすく、素子形成領域と素子分離領域との境界上には、段差が生じやすい。
【0075】
従って、かかる部位においては、容量絶縁膜の膜厚や膜質が変化しやすく、電界集中の影響を受けやすく、絶縁膜の破壊が生じやすい。
【0076】
また、この影響を回避する為、段差形状を積極的にラウンドさせる手段もあるが、完全ではない。
【0077】
また、キャパシタの容量を確保するためには、キャパシタ面積を大きくする必要があり、結果的に境界部の領域が広がり、容量絶縁膜の破壊の確率は上昇する。
【0078】
また、不揮発性メモリの駆動には、高電位(電位の絶対値の大きい電位)が必要となるため、昇圧回路(降圧回路)を複数段準備し、段階的な昇圧(降圧)が行われる。従って、このような回路毎に、キャパシタが必要となり、用いられるキャパシタのいずれかが破壊されると、メモリ動作は行われなくなる。
【0079】
図35〜図37に、降圧回路の一例、およびその駆動状態を示す。図示するように、かかる回路は、7つのMISFET(T1〜T7)および2つのキャパシタCa1、Ca2を有する。キャパシタCa1の容量は、8pF、Ca2の容量は、10pFである。
【0080】
その駆動方法は、例えば、図35に示すように、1)MISFETT1およびT2を介してP1IN(キャパシタCa1およびCa2の第1電極)をVWDPの7.2Vにセットする。この際、p型ウエルにn型の半導体領域があると、p型ウエルは7.2Vにチャージアップされる。2)次いで、MISFETT6とT7の対を介し、キャパシタCa1およびCa2の第2電極を−6.4Vにセットする。
【0081】
次いで、図36に示すように、MISFETT1およびMISFETT6とT7の対をオフ(OFF)状態とし、MISFETT3を介して、P1INの電位を引き抜く。その結果、P1INの電位を、理想状態で、−13.6Vまで降下させることができる。
【0082】
次いで、図37に示すように、MISFETT3をオフ状態とし、MISFETT5によりp型ウエルの電位を−6.4Vまで下げると、キャパシタCa1およびCa2の第2電極を−20Vとすることができ、P1OUTおよびP2OUTから−20Vの電位が供給される。
【0083】
なお、MISFETT4は、アイソレーション電圧の制御の役割を果たす。また、CLK1、DFSCVCP、DFSCVCOVE、003TおよびON1Tは、制御信号である。
【0084】
また、昇圧回路の構成例は省略するが、同様に、複数のMISFETやキャパシタを用いて構成することができる。
【0085】
このように、本実施の形態においては、素子分離領域(酸化シリコン膜6)の端部における電界集中による容量絶縁膜破壊を防止することができ、例えば昇圧回路や降圧回路を構成するキャパシタの特性を維持できる等、半導体集積回路装置の特性を向上させることができる。また、歩留まりを向上させることができる。
【0086】
特に、不揮発性メモリは、その駆動に高電位の信号を必要とし、昇圧回路や降圧回路に用いられるキャパシタも大容量化し、もしくは多段に用いられるため、本実施の形態の構成を用いて好適である。
【0087】
また、電界集中による容量絶縁膜を評価し、不良の製品を抽出するためには、前述したE/Wサイクル試験の他、プローブ試験や、ストレス加速試験等を行う必要がある。このような試験には、時間を要するものが多く、テストコストやTAT(turn around time)の増加をもたらす。
【0088】
しかしながら、本実施の形態によれば、容量絶縁膜破壊を防止することができ、キャパシタの特性を向上させることが可能であるため、ストレス加速試験の試験時間を低減できる等、テストコストの低減やTATの短縮を図ることができる。
【0089】
また、本実施の形態においては、キャパシタ電極CEを多結晶シリコンパターン10bと多結晶シリコン膜20の2層で構成したので、多結晶シリコン膜20は、素子分離領域まで延在させることができる。その結果、この素子分離領域上の多結晶シリコン膜20上を利用して、プラグP1等を形成することができ、容量絶縁膜9cの特性の劣化を防止することができる。
【0090】
例えば、図41に示すように、多結晶シリコン膜20を多結晶シリコンパターン10bと同じ形状とすることも可能であるが、この場合プラグP1を、素子形成領域の上部に形成せざるを得ない。このような場合には、容量絶縁膜9cにコンタクトホールC1を形成する際のエッチングダメージの影響が避けられず、容量絶縁膜9cの特性を劣化させてしまう。
【0091】
また、本実施の形態の不揮発性メモリは、浮遊ゲートFGを2層(FG1、FG2)で構成しているため、キャパシタ電極CEを構成する10aおよび20を、浮遊ゲートFGを構成する膜と同層の膜で構成することで、その製造工程を最適化しやすい。
【0092】
また、本実施の形態においては、高耐圧MISFETのゲート酸化膜9bと、キャパシタの容量絶縁膜9cを同層の膜で構成することができ、その製造工程を最適化しやすい。
【0093】
特に、高耐圧MISFETのゲート酸化膜9bは、不揮発性メモリのゲート酸化膜9aやONO膜21よりも厚く、かかる膜と同層の膜を容量絶縁膜9cとして用いることによって容量絶縁膜の耐圧の向上を図ることができる。
【0094】
しかしながら、高耐圧MISFETといっても、その膜厚は、MISFETの能力を最大まで引き出すために、薄膜化されている、さらに、その膜厚は素子の微細化に伴い薄膜化する傾向にある。従って、本発明を用いてさらにゲート絶縁膜の耐圧を向上する必要がある。
【0095】
もちろん、不揮発性メモリのゲート酸化膜9aや低耐圧のMISFETのゲート絶縁膜と同層の膜を用いて容量絶縁膜を形成してもよい。
【0096】
また、本実施の形態においては、不揮発性メモリのn型半導体領域17(ソース、ドレイン)を形成する際、キャパシタ領域CAをレジスト膜等で覆わなかったが、キャパシタ領域CAのp型ウエル8中に、n型半導体領域17が形成されても、GiDL現象によって、容量絶縁膜9cの耐圧を確保することができる。
【0097】
例えば、図24に示すキャパシタ電極CEに負電圧を印加し、半導体基板(p型ウエル8)に正電圧を印加する際、n型半導体領域17に正電荷が蓄積される。従って、このn型半導体領域17とキャパシタ電極CE(負電位)との間の電位差が大きくなり、容量絶縁膜9cの破壊が懸念される。
【0098】
しなしながら、キャパシタ電極CEに高電位が印加された場合には、GiDL現象が発生し、n型半導体領域17に蓄積された正電荷は半導体基板にディスチャージされるため、容量絶縁膜9cの端部(n型半導体領域17近傍)に高電圧が印加されることはない。
【0099】
図38および図39を参照しながら、GiDLの評価結果を示す。図38は、図26に示すキャパシタの構造を模式的に示したものである。図38に示すように、キャパシタは、MISFETと同様の構造となっており、MOS容量と呼ばれるゆえんとなっている。
【0100】
ここで、ソースが開放(Open)状態、ゲート電位がVgが負電位、ウエルの電位が0Vの場合に、ドレインの電位Vdを0Vから6Vまで変化させ、ドレインに、正電荷が蓄積されている状態をチェックした。この場合には、ゲート電極とドレイン間の電位差が大きくなり、これらの間にゲートリーク電流が流れ、ゲート絶縁膜破壊に至ることが考え得る。
【0101】
しなしながら、図39に示すように、ゲート絶縁膜厚に対するゲート電位Vgが0MV/cmの場合および8MV/cmの場合も、ドレイン電流Id(実線)は、基板電流Ibb(破線)と一致しており、ゲート電極側に電流が流れ込んでいないことが分かった。従って、例えば、ゲート電極に−20Vの高電位が印加されても、Idは、はぼ100%GiDL現象による基板電流となり、基板側にディスチャージされ、ゲート絶縁膜のエッジには、高電圧は印加されない。なお、縦軸のうち左側の目盛りは、ドレイン電流Id(実線)の大きさを示し、右側の目盛りは、基板電流Ibb(破線)の大きさを示す。また、横軸は、ドレインの電位Vdを示す。
【0102】
このように本実施の形態によれば、容量絶縁膜9cの耐圧を確保することができる。
【0103】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0104】
特に、本実施の形態においては、不揮発性メモリを有する半導体集積回路装置を例に説明したが、その他、キャパシタ、特に、キャパシタを用いた高電圧発生回路を有する半導体装置に広く適用可能である。
【0105】
また、本実施の形態においては、降圧(昇圧)のためのキャパシタを例に説明したが、内部電源回路には、この他、電源ノイズの平滑化のためのキャパシタが用いられており、本発明は、このようなキャパシタにも適用可能である。
【0106】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0107】
容量を、半導体基板と、その上に形成された絶縁膜と、前記絶縁膜上に形成された第1導電性膜および第1導電性膜上に形成された第2導電性膜とで構成し、第1導電性膜を半導体基板の素子分離領域と前記素子形成領域との境界上にかからないよう形成したので、容量絶縁膜となる絶縁膜の耐圧を向上させることができる。
【0108】
また、半導体集積回路装置の特性を向上させることができる。また、半導体集積回路装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図2】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図3】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図4】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図5】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図6】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図7】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図8】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図9】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図10】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図11】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図12】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図13】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図14】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図15】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図16】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図17】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図18】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図19】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図20】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図21】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図22】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図23】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図24】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図25】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図26】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図27】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図28】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図29】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図30】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図31】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図32】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図33】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図34】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図35】本発明の実施の形態である半導体集積回路装置に用いられる降圧回路の一例を示す回路図である。
【図36】本発明の実施の形態である半導体集積回路装置に用いられる降圧回路の一例を示す回路図である。
【図37】本発明の実施の形態である半導体集積回路装置に用いられる降圧回路の一例を示す回路図である。
【図38】本発明の実施の形態の効果を説明するための図である。
【図39】本発明の実施の形態の効果を説明するための図(グラフ)である。
【図40】本発明の実施の形態の効果を説明するための半導体集積回路装置の基板の要部断面図である。
【図41】本発明の実施の形態の効果を説明するための半導体集積回路装置の基板の要部断面図である。
【図42】本発明の課題を説明するための半導体集積回路装置の基板の要部平面図である。
【符号の説明】
1 半導体基板
4 素子分離溝
6 素子分離領域(酸化シリコン膜)
7 n型ウエル
8 p型ウエル
9a ゲート酸化膜
9b ゲート酸化膜
9c 容量絶縁膜
10 多結晶シリコン膜
10a 多結晶シリコンパターン
10b 多結晶シリコンパターン
11 窒化シリコン膜
17 n型半導体領域
19 酸化シリコン膜
20 多結晶シリコン膜
20a 多結晶シリコンパターン
21 ONO膜
22 多結晶シリコン膜
23 タングステンシリサイド膜(WSi2膜)
24 酸化シリコン膜
25n n-型半導体領域
25p p-型半導体領域
26 ライト酸化膜
27n n+型半導体領域
27p p+型半導体領域
28 酸化シリコン膜
28s サイドウォール膜
30 酸化シリコン膜
AC 素子形成領域
C1 コンタクトホール
C2 コンタクトホール
CA キャパシタ領域
CE キャパシタ(上部)電極
CG 制御ゲート
CNV キャパシタ(形成領域)
CPV キャパシタ(形成領域)
Ca1 キャパシタ
Ca2 キャパシタ
CLK1、DFSCVCP、DFSCVCOVE、003T、ON1T 制御信号
FG 浮遊ゲート
FG1 浮遊ゲートの下層
FG2 浮遊ゲートの上層
G ゲート電極
LA 周辺回路領域
M1 第1層配線
MA メモリセル領域
OA 開口部
P1 プラグ
P1IN、P1OUT、P2OUT ノード(端子)
QN nチャネル型MISFET(形成領域)
QP pチャネル型MISFET(形成領域)
T1〜T7 MISFET
Vg ゲート電位
Vd ドレイン電位
WL ワード線
Claims (5)
- (a)素子分離領域で区画された素子形成領域を有する半導体基板と、
(b)前記素子形成領域上に形成されたキャパシタであって、
(b1)前記半導体基板上に形成された第1絶縁膜と、
(b2)前記第1絶縁膜上に形成され、前記素子形成領域内に形成された第1導電性膜と、
(b3)前記第1導電性膜上に形成され、前記素子形成領域から前記素子分離領域上まで延在した第2導電性膜と、を有するキャパシタと、
(c)前記第2導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第2絶縁膜と、
(d)前記素子分離領域上の第2導電性膜上に位置する電極引き出し部と、
を有することを特徴とする半導体集積回路装置。 - 半導体基板上に素子分離領域で区画された第1および第2の素子形成領域を有し、前記第1の素子形成領域には、MISFETが形成され、前記第2の素子形成領域には、キャパシタが形成された半導体集積回路装置であって、
(a)前記MISFETは、
(a1)前記半導体基板上に形成された第1絶縁膜と、
(a2)前記第1絶縁膜上に形成された第1導電性膜と、
(a3)前記第1導電性膜の両側の前記半導体基板中に形成された半導体領域と、
を有し、
(b)前記キャパシタは、
(b1)前記半導体基板上に形成され、前記第1絶縁膜と同層の第2絶縁膜と、
(b2)前記第2絶縁膜上であって、前記第2の素子形成領域内に形成された第2導電性膜と、
(b3)前記第2導電性膜上に形成され、前記素子形成領域から前記素子分離領域上まで延在した第3導電性膜と、を有するキャパシタと、
(c)前記第3導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第3絶縁膜と、
を有することを特徴とする半導体集積回路装置。 - 半導体基板上に素子分離領域で区画された第1および第2の素子形成領域を有し、前記第1の素子形成領域には、不揮発性メモリが形成され、前記第2の素子形成領域には、キャパシタが形成された半導体集積回路装置であって、
(a)前記不揮発性メモリであって、
(a1)前記半導体基板上に形成された第1絶縁膜と、
(a2)前記第1絶縁膜上に形成された第1導電性膜と、
(a3)前記第1導電性膜上に形成された第2導電性膜と、
(a4)前記第2導電性膜上に、第2絶縁膜を介して形成された第3導電性膜と、
(a5)前記第1導電性膜の両側の前記半導体基板中に形成された半導体領域と、を有する不揮発性メモリと、
(b)前記キャパシタであって、
(b1)前記半導体基板上に形成された第3絶縁膜と、
(b2)前記第3絶縁膜上であって、前記第2の素子形成領域内に形成され、前記第1導電性膜と同層の第4導電性膜と、
(b3)前記第4導電性膜上に形成され、前記第2導電性膜と同層の第5導電性膜であって、前記素子形成領域から前記素子分離領域上まで延在する第5導電性膜と、を有するキャパシタと、
(c)前記第5導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第4絶縁膜と、
を有することを特徴とする半導体集積回路装置。 - 半導体基板上に素子分離領域で区画された第1、第2および第3の素子形成領域を有し、前記第1の素子形成領域には、不揮発性メモリが形成され、前記第2の素子形成領域には、MISFETが形成され、前記第3の素子形成領域には、キャパシタが形成された半導体集積回路装置であって、
(a)前記不揮発性メモリであって、
(a1)前記半導体基板上に形成された第1絶縁膜と、
(a2)前記第1絶縁膜上に形成された第1導電性膜と、
(a3)前記第1導電性膜上に形成された第2導電性膜と、
(a4)前記第2導電性膜上に、第2絶縁膜を介して形成された第3導電性膜と、
(a5)前記第1導電性膜の両側の前記半導体基板中に形成された第1半導体領域と、
を有し、
(b)前記MISFETは、
(b1)前記半導体基板上に形成され、前記第1および第2絶縁膜より厚い第3絶縁膜と、
(b2)前記第3絶縁膜上に形成された第4導電性膜と、
(b3)前記第3導電性膜の両側の前記半導体基板中に形成された第2半導体領域と、
を有し、
(c)前記キャパシタは、
(c1)前記半導体基板上に形成され、前記第3絶縁膜と同層の第4絶縁膜と、
(c2)前記第4絶縁膜上であって、前記第3の素子形成領域内に形成され、前記第1導電性膜と同層の第5導電性膜と、
(c3)前記第5導電性膜上に形成され、前記第2導電性膜と同層の第6導電性膜であって、前記素子形成領域から前記素子分離領域上まで延在する第6導電性膜と、を有するキャパシタと、
(d)前記第6導電性膜の下層に位置し、前記素子分離領域と前記素子形成領域との境界上に形成された第5絶縁膜と、
を有することを特徴とする半導体集積回路装置。 - (a)素子分離領域で区画された素子形成領域を形成する工程と、
(b)前記素子形成領域上に第1絶縁膜を形成する工程と、
(c)前記第1絶縁膜上であって、前記素子形成領域と前記素子分離領域との境界上に延在しない第1導電性膜を形成する工程と、
(d)前記第1絶縁膜上であって、前記素子形成領域と前記素子分離領域との境界上に、第2絶縁膜を形成する工程と、
(e)前記第1導電性膜および前記第2絶縁膜上であって、前記素子形成領域から前記素子分離領域まで延在する第2導電性膜を形成する工程と、
(f)前記第2導電性膜上に第3絶縁膜を形成する工程と、
(g)前記素子分離領域上に位置する第2導電性膜の上部の前記第3絶縁膜を選択的に除去することによって接続孔を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
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