JP4259691B2

JP4259691B2 - Active matrix liquid crystal display

Info

Publication number: JP4259691B2
Application number: JP26476299A
Authority: JP
Inventors: チャンリーヒュン
Original assignee: エルジーディスプレイカンパニーリミテッド
Priority date: 1998-09-19
Filing date: 1999-09-20
Publication date: 2009-04-30
Anticipated expiration: 2019-09-20
Also published as: FR2783629B1; FR2783629A1; GB9922112D0; KR20000022668A; JP2000137247A; JP2007304613A; JP4764856B2; KR100700415B1; DE19944724B4; DE19944724A1; GB2341714A; GB2341714B

Description

【０００１】
【産業上の利用分野】
本発明はアクティブマトリックス液晶表示装置に関し、特に液晶で構成された画素に接続されたトランジスタにゲートパルスを供給する手段を具備するアクティブマトリックス液晶表示装置に関する。
【０００２】
【従来の技術】
通常のアクティブマトリックス液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示する。このような液晶表示装置は図１に図示されたように液晶パネル（１０）上の信号ライン（ＳＬ１乃至ＳＬｍ）を駆動するデータドライバ（１２）と、液晶パネル（１０）上のゲートライン（ＧＬ１乃至ＧＬｎ）を駆動するためのゲートドライバ（１４）とを具備する。液晶パネル（１０）には信号ライン（ＳＬ）及びゲートライン（ＧＬ）に接続される画素（１１）がアクティブマトリックス形態で配列される。画素（１１）それぞれは信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（Ｃｌｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換える薄膜トランジスタ（以下″ＴＦＴ″という）（ＣＭＮ）で構成される。データドライバ（１２）はゲートライン（ＧＬ１乃至ＧＬｎ）が順次的に駆動されることによって信号ライン（ＳＬ１乃至ＳＬｍ）すべてにデータ電圧信号（ＤＶＳ）を供給する。一方、ゲートドライバ（１４）はスキャニング信号（ＳＣＳ）をゲートライン（ＧＬ１乃至ＧＬｎ）に順次的に供給することでゲートライン（ＧＬ１乃至ＧＬｎ）が水平同期期間ずつ順次駆動される。このために、制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＬ）からのゲートスキャニングクロック（ＧＳＬ）に応答するシフトレジスタ（１６）と、シフトレジスタ（１６）とゲートライン（ＧＬ１乃至ＧＬｎ）の間に接続されたレベルシフト（１８）で構成される。シフトレジスタ（１６）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）をｎ個の出力端子（ＱＴ１乃至ＱＴｎ）の中のいずれか一つの出力端子側に出力することと併せてゲートスキャニングクロック（ＧＳＣ）に応答してゲートスタートパルス（ＧＳＰ）を第１出力端子（ＱＴ１）から第ｎ出力端子（ＱＴｎ）側に順次的に移動させる。レベルシフト（１８）はシフトレジスタ（１６）の出力信号の電圧レベルをシフトさせることでｎ個のスキャニング信号（ＳＣＳ）が発生させる。このために、レベルシフト（１８）はシフトレジスタ（１６）のｎ個の出力端子（ＱＴ１乃至ＱＴｎ）とｎ個のゲートライン（ＧＬ）の間にそれぞれ接続されることと併せて第１及び第２電圧ライン（ＦＶＬ、ＳＶＬ）からの直流形態の低電位及び高電位電圧（Ｖｇｌ、Ｖｇｈ）の供給を受けるｎ個のインバータ（１９）で構成される。インバータ（１９）はシフトレジスタ（１６）の出力端子（ＱＴ）からの論理状態によって低電位及び高電位電圧（Ｖｇｌ、Ｖｇｈ）の中のいずれか一つを選択的にゲートライン（ＧＬ）に供給する。これによって、ｎ個のスキャニング信号（ＳＣＳ）の中のいずれ一つだけが高電位ゲート電圧（Ｖｇｈ）を有する。この高電位ゲート電圧（Ｖｇｈ）を有するスキャニング信号（ＳＣＳ）をゲートライン（ＧＬ）から供給されるとＴＦＴ（ＣＭＮ）が起動（Turn-On）され、ＴＦＴ（ＣＭＮ）が起動される期間中液晶セル（Ｃｌｃ）はデータ電圧信号（ＤＶＳ）を充電する。このように液晶セル（Ｃｌｃ）に充電された電圧はＴＦＴ（ＣＭＮ）が起動（Turn-On）される時には下がるのでデータ電圧信号（ＤＶＳ）の電圧より低くなる。液晶セルに充電された電圧とデータ電圧信号（ＤＶＳ）との電位差に該当するフィードスルー電圧（Feed through Voltage、ΔＶｐ）が発生する。このフィードスルー電圧（ΔＶｐ）はＴＦＴ（ＣＭＮ）のゲート端子と液晶セル（Ｃｌｃ）の間に存在する寄生容量によって発生することで液晶セル（Ｃｌｃ）の光透過量を周期的に変化させる。この結果、液晶パネル上に表示される画素でフリッカ及び残像が発生する。
【０００３】
このようなフィードスルー電圧（ΔＶｐ）を抑制するための方法として、補助容量（Ｃｓｔ）が図１でのように液晶セル（Ｃｌｃ）に並列に接続する。この補助容量（Ｃｓｔ）はＴＦＴ（ＣＭＮ）がターンオフされるときに減少する液晶セル電圧を補充することでフィードスルー電圧（ΔＶｐ）が数１のように抑圧される。
【数１】

式１において、ＶｏｎはＴＦＴ（ＣＭＮ）の起動時のゲートライン（ＧＬ）上の電圧であり、ＶｏｆｆはＴＦＴ（ＣＭＮ）のターンオフ時のゲートライン（ＧＬ）上の電圧であり、ＣｇｓはＴＦＴ（ＣＭＮ）のゲート端子と液晶セルの間に存在する寄生容量の容量である。式１のように、フィードスルー電圧（ΔＶｐ）はＴＦＴ（ＣＭＮ）の起動及びターンオフの時のゲートライン（ＧＬ）上の電圧差にしたがって大きくなる。このようなフィードスルー電圧（ΔＶｐ）を充分に抑圧するためには補助容量（Ｃｓｔ）の容量が大きくならなければならない。これは表示領域の開口率（Aperture Ratio）が小さくなるので充分な表示コントラストが得られなくなる。これによって、補助容量（Ｃｓｔ）によってはフィードスルー電圧（ΔＶｐ）を充分に抑圧することができない。
【０００４】
フィードスルー電圧（ΔＶｐ）を抑制するための方法として、スキャニング信号（ＳＣＳ）の立下がり部を緩やかにするスキャニング信号制御方式の液晶表示装置が提案されている。スキャニング信号制御方式の液晶表示装置では、スキャニング信号（ＳＣＳ）の立下がり部が図２ａのように線形関数、図２ｂでのような指数関数、または図２ｃでのような階段関数形態で変化する。このようなスキャニング信号制御方式の液晶表示装置は特開平６-１１００３５号及び特開平９−２５８１７４号とアメリカ特許第５，５８７，７２２号に開示されている。しかし、これらのスキャニング信号制御方式の液晶表示装置ではゲートドライバの回路変形またはゲートドライバと液晶パネル上の各ゲートラインとの間に位置される新しい波形変形回路が必要である。また、アメリカ特許第５，５８７，７２２号に開示されたゲートドライバはスキャニング信号の立下がり部をステップワイズ（Stepwise）するようにする機能を有する回路が一つのゲートドライバチップ内に形成されるので回路が複雑になり更に電力消費が大きい。
【０００５】
実際に、特開平６-１１００３５号に開示されたスキャニング信号制御方式の液晶表示装置は図３に示したようにスキャニングドライバセル（２０）とゲートライン（ＧＬ）の間に接続された積分器（２２）を有する。積分器（２２）はスキャニングドライバセル（２０）とゲートライン（ＧＬ）の間に接続された抵抗（Ｒ１）と、ゲートライン（ＧＬ）及び基底電圧ライン（ＧＶＬ）の間に接続された容量（Ｃ１）で構成される。このように構成された積分器（２２）はゲートドライバセル（２０）からゲートライン（ＧＬ）側に供給されるスキャニング信号を積分することでスキャニング信号（ＳＣＳ）の立下がり部が指数関数的に変化する。画素（１１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が自分の臨界電圧以下に下がるときまで起動される。この時、液晶セル（Ｃｌｃ）に充電された電荷が寄生容量（Ｃｇｓ）を経由してゲートライン（ＧＬ）側にポンピングされるので電荷量は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。
【０００６】
【発明が解決しようとする課題】
以上のようなスキャニング信号制御方式の液晶表示装置では、フィードスルー電圧（ΔＶｐ）が充分に抑圧されることでフリッカ及び残像が著しく減るが、各ゲートライン毎に積分器のような波形変形回路が付加されなければならないので回路構成が大変複雑になる。これと併せて、波形変形回路によってスキャニング信号の立上がり部までの緩やかに変化するので液晶セルの充電開始の時点が遅延される。
【０００７】
一方、アメリカ特許第５，５８７，７２２号は図４に図示されたように電源供給電圧（ＶＶＤＤ及びＶＶＤＤ・Ｒ１/（Ｒ１＋Ｒ２））を選択的に入力するシフトレジスタ（３）を開示する。シフトレジスタ（３）は電源供給電圧（ＶＶＤＤ及びＶＶＤＤ・Ｒ１/（Ｒ１＋Ｒ２））に応答して階段形パルスを発生する。しかし、シフトレジスタ（３）は電源供給電圧が液晶パネル上のゲートラインに供給される高レベルゲート電圧と同じなので高電圧で駆動されなければならない。即ち、シフトレジスタに含まれるインパータ（５、６、９）がＴＦＴを起動させるための最大電圧が２.５Ｖである場合に大略２５Ｖの駆動電圧で動作する。これによって、アメリカ特許第５，５８７，７２２号に開示されたアクティブマトリックス液晶表示装置は大電力を消耗する。
【０００８】
従って、本発明の目的はフリッカ及び残像を除去することと併せて回路構成を簡素化するのに適合したアクティブマトリックス液晶表示装置及びその駆動方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明によるアクティブマトリックス液晶表示装置はゲート電極及び第１電極と画素電極に接続された第２電極を有するスイッチトランジスタをそれぞれ含むこととともにマトリックス形態で配列された多数の画素と；多数のトランジスタの中の一つに対応する第１電極にそれぞれ接続される多数のデータ信号ラインと；多数のトランジスタの中の一つに対応するゲート電極に接続された多数のゲート信号ラインと；多数のゲート信号ラインと接続されて、第１及び第２電圧を入力して、そしてゲート信号ラインが順次駆動されるように第１及び第２電圧の中のいずれかの一つを出力するゲートドライバとを具備する。第１電圧が連続されたゲート信号ラインが活性化される前に変化する。
【００１０】
本発明によるアクティブマトリックス液晶表示装置の駆動方法は第１電圧と周期的に変化する第２電圧を入力する段階と；スイッチ素子を経由してゲートラインに第２電圧を供給する段階と；スイッチを経由してゲートラインに前記第１電圧を供給する段階を含む。スイッチ素子はシフトレジスタによって制御されて併せて第２電圧の最小値が前記第１電圧の最大値より高く設定される。
【００１１】
【作用】
前記の構成によって、本発明によるアクティブマトリックス液晶表示装置ではゲートドライバのレベルシフトに高電位ゲート電圧が交流形態で供給されることでスキャニング信号の立下がり部が線形、指数または階段関数の中のいずれか一つの形態で変化する。これによって、本発明によるアクティブマトリックス液晶表示装置ではフィードスルー電圧（ΔＶｐ）が充分に抑圧されるようになり、更にフリッカ及び残像が発生しなくなる。併せて、本発明によるアクティブマトリックス液晶表示装置では高電位ゲート電圧の立下がり部が立上がり部より緩やかに変化することでゲートラインに供給されるスキャニング信号の立下がり部が立上がり部より緩やかに変化する。これによって、本発明によるアクティブマトリックス液晶表示装置ではフリッカ及び残像が発生されなくなることは勿論であり応答速度が早くなる。
【００１２】
【好ましい実施例の詳細な説明】
以下、本発明の実施例を添付した図５乃至図２６を参照して詳細に説明する。
図５を参照すると、液晶パネル（３０）上の信号ライン（ＳＬ１乃至ＳＬｍ）を駆動するデータドライバ（３２）と、液晶パネル（３０）上のゲートライン（ＧＬ１乃至ＧＬｎ）を駆動するためのゲートドライバ（３４）とを具備する本発明の第１実施例によるアクティブマトリックス液晶表示装置が図示されている。液晶パネル（３０）では信号ライン（ＳＬ）及びゲートライン（ＧＬ）に接続される画素（３１）がアクティブマトリックス形態で配列される。画素（３１）それぞれは信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（ＣＬｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換えるＴＦＴ（ＣＭＮ）で構成される。また、画素（３１）それぞれでは補助容量（Ｃｓｔ）が液晶セル（Ｃｌｃ）に並列に接続される。この補助容量（Ｃｓｔ）は液晶セル（Ｃｌｃ）に充電された電圧を緩衝する。データドライバ（３２）はゲートライン（ＧＬ１乃至ＧＬｎ）すべてにデータ電圧信号（ＤＶＳ）を供給する。ゲートドライバ（３４）がスキャニング信号（ＳＣＳ）をゲートライン（ＧＬ１乃至ＧＬｎ）に順次供給することでゲートライン（ＧＬ１乃至ＧＬｎ）が水平同期期間ずつ順次使用可能にされる。このために、ゲートドライバ（３４）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答するシフトレジスタ（３６）と、シフトレジスタ（３６）とゲートライン（ＧＬ１乃至ＧＬｎ）の間に接続されたレベルシフト（３８）で構成される。シフトレジスタ（３６）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）をｎ個の出力端子（ＱＴ１乃至ＱＴｎ）の中いずれか一つの出力端子側に出力されるようにすることと併せてゲートスキャニングクロック（ＧＳＣ）に応答してゲートスタートパルス（ＧＳＰ）を第１出力端子（ＱＴ１）から第ｎ出力端子（ＱＴｎ）側に順次移動させる。また、シフトレジスタ（３６）はロジック電圧レベルに該当する５Ｖを有する集積回路駆動電圧で動作する。レベルシフトレジスタ（３６）のｎ個の出力端子（ＱＴ１乃至ＱＴｎ）とｎ個のゲートライン（ＧＬ）間にそれぞれ接続されることと併せて第１及び第２電圧ライン（ＦＶＬ、ＳＶＬ）からの低電位及び高電位ゲート電圧（Ｖｇｌ、Ｖｇｈ）を切り換えるためのｎ個の制御用スイッチ（３９）とを具備する。制御用スイッチ（３９）はシフトレジスタ（３６）の出力端子（ＱＴ）からの論理状態によって低電位及び高電位ゲート電圧（Ｖｇｌ、Ｖｇｈ）の中のいずれか一つを選択的にゲートライン（ＧＬ）に供給する。これによって、ｎ個のスキャニング信号（ＳＣＳ）の中いずれか一つだけが高電位ゲート電圧（Ｖｇｈ）を有する。この高電位ゲート電圧（Ｖｇｈ）が印可されるゲートライン（ＧＬ）上のＴＦＴ（ＣＭＮ）が起動（Turn-On）されるようになり、ＴＦＴ（ＣＭＮ）が起動される期間の間液晶セル（Ｃｌｃ）はデータ電圧信号（ＤＶＳ）を充電する。制御用スイッチ（３９）それぞれは低電位及び高電位ゲート電圧（Ｖｇｌ、Ｖｇｈ）を動作電圧とするバーパと対置されることもある。
【００１３】
また、本発明の第１実施例による液晶表示装置は第１電圧ライン（ＦＶＬ）に接続された低電位ゲート電圧発生器（４０）と、高電位ゲート電圧発生器（４２）とを追加で具備する。低電位ゲート電圧発生器（４０）は電圧レベルが一定に維持される低電位ゲート電圧（Ｖｇｌ）を発生して第１電圧ライン（ＦＶＬ）に接続されたｎ個の制御用スイッチ（３９）に供給する。低電位ゲート電圧発生器（４０）で発生される低電位ゲート電圧（Ｖｇｌ）は一定の周期のパルス信号のような交流信号の形態を有することもある。高電位ゲート電圧発生器（４２）は交流信号のように水平同期信号の周期毎に一定の形態で変化する高電位ゲート電圧（Ｖｇｈ）を発生する。この高電位ゲート電圧（Ｖｇｈ）は漸進的に緩やかに変化する立下がり部を有する。高電位ゲート電圧（Ｖｇｈ）の立下がり部は線形関数の形態で変化するか、指数関数の形態で変化するか、または階段関数の形態で変化する。このような高電位ゲート電圧（Ｖｇｈ）を発生するために、高電位ゲート電圧発生器（４２）は高電位電圧（ＶＤＤ）を発生する高電位電圧発生器（４４）と、高電位電圧発生器（４４）及び第２電圧ライン（ＳＶＬ）の間に接続された電圧調節器（４６）と、電圧調節器（４６）のレベル調整タイミングを制御するためのタイミング制御器（４８）で構成される。高電位電圧発生器（４４）は一定の電圧レベルを安定されるように維持する直流形態の高電位電圧（ＶＤＤ）を電圧調節器（４６）に供給する。電圧調節器（４６）は高電位電圧（ＶＤＤ）を第２電圧ライン（ＳＶＬ）に接続されたｎ個の制御用スイッチ（３９）側に周期的に伝送することと併せて高電位電圧（ＶＤＤ）が遮断される時に第２電圧ライン（ＳＶＬ）に供給される電圧が上に言及された関数形態のいずれか一つの形態で低くなる。第２電圧ライン（ＳＶＬ）上の電圧信号の立下がり部を緩やかに変化させるために、電圧調節器（４６）は液晶パネル（３０）のゲートライン（ＧＬ）に存在する寄生抵抗（Ｒｐ）及び寄生容量（Ｃｐ）を利用することもできる。タイミング制御器（４８）は同期制御ライン（ＳＣＬ）からの水平同期信号（ＨＳ）とデータクロックライン（ＤＣＬ）からのデータクロック（ＤＣＬＫ）に応答して電圧調節器（４６）の電圧切り換え時点と電圧調節時点を決定する。このために、タイミング制御器（４８）は水平同期信号（ＨＳ）によって初期化されることと併せてデータクロック（ＤＣＬＫ）をカウンターするカウンター（図示しない）と、このカウンターの出力信号を論理組み合わせすることで電圧調節器（４６）を制御する論理組み合わせ部（図示しない）で構成されることがある。
【００１４】
このように、第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）が交流形態で変化することと併せて緩やかに減少される立下がり部を有するなることで液晶パネル（３０）のゲートライン（ＧＬ）に供給されるスキャニング信号（ＳＣＳ）の立下がり部が緩やかに変化する。画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が自分の臨界電圧以下に下がるまで起動される。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れる供給されたり信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。これによって、液晶セル（Ｃｌｃ）に充電された電圧は下がらなくなる。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下まで下がる場合にゲートライン（ＧＬ）からゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷量は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。
【００１５】
図６は本発明の第２実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図６のアクティブマトリックス液晶表示装置では電圧調節器（４６）が液晶パネル（３０）のゲートライン（ＧＬ）の寄生抵抗（Ｒｐ）及び寄生容量（Ｃｐ）を利用して高電位ゲート電圧（Ｖｇｈ）の立下がり部とスキャニング信号（ＳＣＳ）の立下がり部を指数電位ゲート電圧（Ｖｇｈ）の立下がり部とスキャニング信号（ＳＣＳ）の立下がり部を指数関数形態で変化させる。図６の液晶表示装置では、液晶パネル（３０）上のゲートライン（ＧＬ）を駆動するためのゲートドライバ（３４）が含まれる。液晶パネル（３０）は信号ライン（ＳＬ）及びゲートライン（ＧＬ）との接続に位置する画素（３１）を含む。画素（３１）は信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（Ｃｌｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換えするＴＦＴ（ＣＭＮ）で構成される。また、画素（３１）では補助容量（Ｃｓｔ）が液晶セル（Ｃｌｃ）に並列に接続される。ゲートドライバ（３４）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答するシフトレジスタセル（３６Ａ）と、シフトレジスタセル（３６Ａ）とゲートライン（ＧＬ）の間に接続された制御用のスイッチ（３９）で構成される。シフトレジスタセル（３６Ａ）は図７に図示されたようにゲートスキャニングクロック（ＧＳＣ）の上昇エッジでゲートスタートパルス（ＧＳＰ）を出力端子（ＱＴ）側に出力する。制御用のスイッチ（３９）はシフトレジスタセル（３６Ａ）の出力信号の論理状態によって低電位及び高電位ゲート電圧（Ｖｇｌ、Ｖｇｈ）の中のいずれか一つを選択的にゲートライン（ＧＬ）に供給する。これによって、ゲートライン（ＧＬ）では低電位ゲート電圧または高電位ゲート電圧（Ｖｇｈ）を有するスキャニング信号（ＳＣＳ）が現れる。これを詳細に説明すると、制御用のスイッチ（３９）はシフトレジスタセル（３６Ａ）の出力信号がハイ論理を有する場合に高電位ゲート電圧（Ｖｇｈ）がゲートライン（ＧＬ）に供給されるようにする一方、シフトレジスタセル（３６Ａ）の出力信号がロー論理を有する場合に低電位ゲート電圧（Ｖｇｌ）がゲートライン（ＧＬ）に供給されるようにする。図７に図示された″ＳＣＳｎ″は次のゲートラインに供給されるスキャニング信号の波形を現す。
【００１６】
また、本発明の第２実施例によるアクティブマトリックス液晶表示装置は第１電圧ライン（ＦＶＬ）に接続された低電位ゲート電圧発生器（４０）と、高電位ゲート電圧発生器（４２）とを追加で具備する。低電位ゲート電圧発生器（４０）は電圧レベルが一定に維持されたり周期的に交番される低電位ゲート電圧（Ｖｇｌ）を第１電圧ライン（ＦＶＬ）に接続されたｎ個の制御用のスイッチ（３９）に供給する。高電位ゲート電圧発生器（４２）は図７に図示されたところのように変化する高電位ゲート電圧（Ｖｇｈ）を発生する。この高電位ゲート電圧（Ｖｇｈ）の立下がり部は指数関数の形態で緩やかに下がる。このように高電位ゲート電圧（Ｖｇｈ）を発生するために、高電位ゲート電圧発生器（４２）が高電位電圧（ＶＤＤ）を発生する高電位電圧発生器（４４）と、高電位電圧発生器（４４）及び第２電圧ライン（ＳＶＬ）の間に接続された電圧調節器（４６）で構成される。高電位電圧発生器（４４）は一定の電圧レベルを安定に維持する直流形態の高電位電圧（ＶＤＤ）を電圧調節器（４６）に供給する。電圧調節器（４６）は第２電圧ライン（ＳＶＬ）を高電位電圧発生器（４４）と基底電圧ライン（ＧＶＬ）に交番的に接続することで第２電圧ライン（ＳＶＬ）上に図７に示したような高電位ゲート電圧（Ｖｇｈ）を発生させる。このために、電圧調節器（４６）はゲートスキャニングクロック（ＧＳＣ）に応答する２接点制御用スイッチ（５０）を具備する。２接点制御用スイッチ（５０）はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間では第１電圧ライン（ＳＶＬ）を高電位電圧発生器（４４）に接続させることで第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上に高電位電圧（ＶＤＤ）が現れるようにする。ゲートスキャニングクロック（ＧＳＣ）がハイ論理からロー論理で遷移する場合、２接点制御用スイッチ（５０）は第２電圧ライン（ＳＶＬ）を基底電圧ライン（ＧＶＬ）に接続させることで第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の電圧を高電位電圧レベル（ＶＤＤ）から指数関数的に降下させる。この時、第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の電圧が寄生抵抗（Ｒｐ）及び寄生容量（Ｃｐ）の時定数によって基底電圧ライン（ＧＶＬ）側に放電されることで高電位ゲート電圧（Ｖｇｈ）とスキャニング信号（ＳＣＳ）の立下り部は図７に示したように指数関数の形態で緩やかに変化する。これによって、画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が臨界電圧の以下に下がるまで起動オン状態が維持される。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れるが、信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。この結果、液晶セル（Ｃｌｃ）に充電された電圧は下がらなくなる。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下に下がる場合にゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷量は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。更に、画素（３１）によって表示される画点ではフリッカ及び残像が発生しなくなる。
【００１７】
図８は本発明の第３実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図８のアクティブマトリックス液晶表示装置は電圧調節器（４６）が２接点制御用のスイッチ（５０）と基底電圧ライン（ＧＶＬ）の間に抵抗（Ｒ１）及び容量（Ｃ１）の並列回路とをさらに具備することを除いては図６の液晶表示装置と同一の回路構成を有する。抵抗（Ｒ１）及び容量（Ｃ１）は第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の電圧が基底電圧ライン（ＧＶＬ）側に放電される場合に時定数を増加させる。これによって、第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）の立下がり部は図９でのように立上がり部よりもっと緩やかになる。これと併せて、ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の立下がり部も図９に示すように立上がり部よりもっと緩やかに変化する。抵抗（Ｒ１）と容量（Ｃ１）は必要に応じていずれか一つだけを使用してもよい。抵抗（Ｒ１）と容量（Ｃ１）は必要に応じていずれか一つだけを使用してもよい。このように高電位ゲート電圧（Ｖｇｈ）及びスキャニング信号（ＳＣＳ）の立下がり部を立上がり部よりさらに緩やかに調節することで液晶表示装置はフィードスルー電圧（ΔＶｐ）を充分に抑制することができることと併せて応答速度が速くなる。
【００１８】
図１０は第４実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図１０のアクティブマトリックス液晶表示装置は電圧調節器（４６）が２接点制御用のスイッチ（５０）代わりに高電位電圧発生器（４４）及び第２電圧ライン（ＳＶＬ）の間に接続された１接点制御用のスイッチ（５２）と、第２電圧ライン（ＳＶＬ）及び基底電圧ライン（ＧＶＬ）の間に接続されたＴＦＴ（ＭＮ）とを具備することを除いては図６の液晶表示装置と同一な回路構成を有する。１接点制御用のスイッチ（５２）とＴＦＴ（ＭＮ）はゲートスキャニングクロック（ＧＳＣ）の論理状態によって相互補完的に起動される。これを詳細に説明すると、１接点制御用のスイッチ（５２）はゲートスキャニングクロック（ＧＳＣ）がハイ論理を維持する期間起動され、一方にＴＦＴ（ＭＮ）はＴＦＴ（ＭＮ）はゲートスキャニングクロック（ＧＳＣ）がハイ論理を維持する期間起動される。ＴＦＴ（ＭＮ）はゲートスキャニングクロック（ＧＳＣ）によって第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）に放電通路を提供することで高電位ゲート電圧（Ｖｇｈ）及びスキャニング信号（ＧＬ）の立下がり部が指数関数的に変化する。また、ＴＦＴ（ＭＮ）は起動時に現れる抵抗成分及び容量成分によって第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の電圧が基底電圧ライン（ＧＶＬ）側に放電される場合に時定数を増加させる。これによって、基底電圧ライン（ＧＶＬ）上の高電位ゲート電圧（Ｖｇｈ）立下がり部は図９でのように立上がり部より緩やかになる。これと併せて、ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の立下がり部も図９でのように立上がり部よりもっと緩やかに変化する。このように高電位ゲート電圧（Ｖｇｈ）及びスキャニング信号（ＳＣＳ）の立下がり部が立上がり部よりもっと緩やかに調節されることで液晶表示装置はフィードスルー電圧（ΔＶｐ）を充分に抑制することができることと併せて応答速度が速くなる。ＴＦＴ（ＭＮ）は抵抗成分の抵抗値及び容量成分の容量が適切に設定されるように適切なチャンネル幅を有する。更に、ＴＦＴ（ＭＮ）と基底電圧ライン（ＧＶＬ）の間には時定数をもう少し増加させるための抵抗及び/または容量を付加することもできる。
【００１９】
図１１は本発明の第５実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図１１のアクティブマトリックス液晶表示装置はＴＦＴ（ＭＮ）において抵抗（Ｒ２）が第２電圧ライン（ＳＶＬ）及び基底電圧ライン（ＧＶＬ）の間に接続されたことを除いては図１０の液晶表示装置と同一な回路構成を有する。抵抗（Ｒ２）は１接点制御用のスイッチ（５２）がゲートスキャニングクロック（ＧＳＣ）のハイ論理状態によって起動される場合に第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）に充電される電圧の漏泄を防止する。これとは異なり、１接点制御用のスイッチ（５２）が起動される場合、抵抗（Ｒ２）は第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の電圧が基底電圧ライン（ＧＶＬ）側に放電される時間が長くなることで高電位ゲート電圧（Ｖｇｈ）及びスキャニング信号（ＳＣＳ）の立下がり部が指数関数の形態で変化させる。換言すれば、抵抗（Ｒ２）は第１接点制御用スイッチ（５２）が起動される場合に第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の高電位ゲート電圧（Ｖｇｈ）の立下がり部は図９でのように立上がり部よりもっと緩やかになる。これと併せて、ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の立下がり部も図９でのように立上がり部よりもっと緩やかに変化する。このように高電位ゲート電圧（Ｖｇｈ）及びスキャニング信号（ＳＣＳ）の立下がり部が立上がり部よりもっと緩やかに調節されることで液晶表示装置はフィードスルー電圧（ΔＶｐ）を充分に抑制することができることと併せて応答速度が速くなる。
【００２０】
また、図６、図８、図１０及び図１１に図示された第２乃至第５実施例の液晶表示装置ではゲートスキャニングクロック（ＧＳＣ）によって電圧調節器（４６）の切り換え動作が制御されることで図５でのタイミング制御器（４８）が除去される。この結果、図６、図８、図１０及び図１１に図示された第２乃至第５実施例のアクティブマトリックス液晶表示装置では回路構成が益々簡素化される。これと併せて、図６、図８、図１０及び図１１に図示された第２乃至第５実施例の液晶表示装置ではゲートスキャニングクロック（ＧＳＣ）の衝撃係数が５０％であることで表現されているが液晶セルに電圧が充分に充電されることができる範囲内で適切に調節されることができる。
【００２１】
図１２は本発明の第１乃至第５実施例によるアクティブマトリックス液晶表示装置のゲートライン（ＧＬ）及び信号ライン（ＳＬ）上に現れるスキャニング信号（ＳＣＳ）とデータ電圧信号（ＤＶＳ）を図示する。図１２に図示されたスキャニング信号（ＳＣＳ）は下降エッジでデータ電圧信号（ＤＶＳ）にほとんど近接する電圧レベルを有する。これによって、液晶表示装置はフィードスルー電圧（ΔＶｐ）を充分に抑制することができることと併せて応答速度が速くなる。
【００２２】
図１３は本発明の第６実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図１３のアクティブマトリックス液晶表示装置は第１電圧ライン（ＦＶＬ）に接続された低電位ゲート電圧発生器（４０）と、高電位ゲート電圧発生器（４２）とを具備する。低電位ゲート電圧発生器（４０）は電圧レベルが一定に維持される低電位ゲート電圧（Ｖｇｌ）を第１電圧ライン（ＦＶＬ）に接続されたｎ個の制御用スイッチ（３９）に供給する。高電位ゲート電圧発生器（４２）は図１４に図示されたように第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を交番的に有するパルス状の高電位ゲート電圧（Ｖｇｈ）を発生する。このような高電位ゲート電圧（Ｖｇｈ）を発生するために、高電位ゲート電圧発生器（４２）は第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を発生する高電位電圧発生器（５４）と、高電位電圧発生器（５４）及び第２電圧ライン（ＳＶＬ）の間に接続された電圧調節器（５６）で構成される。高電位電圧発生器（５４）で発生される第１高電位電圧（ＶＤＤ１）は一定の電圧レベルを安定に維持して、第２高電位電圧（ＶＤＤ２）は低電位ゲート電圧（Ｖｇｌ）より高くて第１高電位電圧（ＶＤＤ１）より低い電圧レベルを安定に維持する。これら第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を電圧調節器（５６）に供給する。電圧調節器（５６）は高電位発生器（５４）からの第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を第２電圧ライン（ＳＶＬ）側に交番的に供給することで第２電圧ライン（ＳＶＬ）上に図１４に示したような高電位ゲート電圧（Ｖｇｈ）を発生させる。このために、電圧調節器（５６）はゲートスキャニングクロック（ＧＳＣ）に応答する第２制御用スイッチ（５８）を具備する。第２制御用スイッチ（５８）はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間で第１高電位電圧（ＶＤＤ１）を第２電圧ライン（ＳＶＬ）に供給することで第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上に第１高電位電圧（ＶＤＤ１）が現れるようにする。これとは異なり、ゲートスキャニングクロック（ＧＳＣ）がロー論理を有する場合、第２制御用スイッチ（５８）は第２高電位電圧（ＶＤＤ２）を第２電圧ライン（ＳＶＬ）に供給することで第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上に第２高電位電圧（ＶＤＤ２）が現れるようにする。この結果、高電位ゲート電圧（Ｖｇｈ）はゲートスキャニングクロック（ＧＳＣ）の周期ごとに第１高電位電圧（ＶＤＤ１）と第２高電位電圧（ＶＤＤ２）を順次有する。
【００２３】
図１３のアクティブマトリックス液晶表示装置では液晶パネル（３０）上のゲートライン（ＧＬ）を駆動するためのゲートドライバ（３４）が含まれる。液晶パネル（３０）は信号ライン（ＳＬ）及びゲートライン（ＧＬ）とに接続される画素（３１）を含む。画素（３１）は信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（Ｃｌｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換えるＴＦＴ（ＣＭＮ）で構成される。また、画素（３１）には補助容量（Ｃｓｔ）が液晶セル（Ｃｌｃ）に並列に接続される。ゲートドライバ（３４）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答するシフトレジスタセル（３６Ａ）と、シフトレジスタセル（３６Ａ）とゲートライン（ＧＬ１）の間に接続された第１制御用スイッチ（３９）で構成される。シフトレジスタセル（３６Ａ）は図１４に図示されたようにゲートスキャニングクロック（ＧＳＣ）の上昇エッジでゲートスタートパルス（ＧＳＰ）を出力端子（ＱＴ）側に出力する。第１制御用スイッチ（３９）はシフトレジスタセル（３６Ａ）の出力信号の論理状態によって低電位及び高電位ゲート電圧（Ｖｇｌ、Ｖｇｈ）の中いずれか一つを選択的にゲートライン（ＧＬ）に供給する。これによって、ゲートライン（ＧＬ）には低電位ゲート電圧（Ｖｇｌ）または高電位ゲート電圧（Ｖｇｈ）を有するスキャニング信号（ＳＣＳ）が現れる。これらを詳細に説明すると、制御用のスイッチ（３９）はシフトレジスタセル（３６Ａ）の出力信号がハイ論理を有する場合に第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を順次有する高電位ゲート電圧（Ｖｇｈ）がゲートライン（ＧＬ）に供給される一方、シフトレジスタセル（３６Ａ）の出力信号がロー論理を有する場合には低電位ゲート電圧（Ｖｇｌ）がゲートライン（ＧＬ）に供給される。この結果、ゲートライン（ＧＬ）には立下がり部が階段形態に変化する図１４でのようなスキャニング信号（ＳＣＳ）が現れる。図１４に図示された″ＳＣＳｎ″は次のゲートラインに供給されるスキャニング信号の波形を現す。
【００２４】
このようにスキャニング信号（ＳＣＳ）の立下がり部が段階的に変化するために、画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が臨界電圧以下に下がるまで起動オン状態を維持する。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れると同時に、信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。この結果、液晶セル（Ｃｌｃ）に充電された電圧は下がらなくなる。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下に下がる場合にゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）は充分に抑圧される。更に、画素（３１）によって表示される画点ではフリッカ及び残像が発生しなくなる。
【００２５】
この場合、図５に図示された液晶パネル（３０）のゲートライン（ＧＬ）上の寄生抵抗（Ｒｐ）及び寄生容量（Ｃｐ）は高電位ゲート電圧（Ｖｇｈ）に影響を与えなくなる。このような背景から、寄生抵抗（Ｒｐ）及び寄生容量（Ｃｐ）が図１３に図示されなかったことが理解される。図１５は本発明の第６実施例によるアクティブマトリックス液晶表示装置のゲートライン（ＧＬ）及び信号ライン（ＳＬ）上に現れるスキャニング信号（ＳＣＳ）とデータ電圧信号（ＤＶＳ）を図示する。図１５に図示されたスキャニング信号（ＳＣＳ）は下降エッジが階段状に変化することでデータ電圧信号（ＤＶＳ）にほとんど近接する電圧レベルを有する。これによって、液晶表示装置はフィードスルー電圧（ΔＶｐ）を充分に抑圧することができ、併せて応答速度が速くなる。
【００２６】
図１６は図１３に図示された電圧調節器（５６）の他の実施例を詳細に図示する。図１６の電圧調節器（５６）は抵抗（Ｒ３）を経由して反転端子（ー）側にゲートスキャニングクロック（ＧＳＣ）を入力受ける比較器（６０）と、この比較器（６０）の出力信号に相互補完的に応答する第１及び第２トランジスタ（Ｑ１、Ｑ２）とを具備する。比較器（６０）は図１７に図示したようなゲートスキャニングクロック（ＧＳＣ）と可変抵抗（ＶＲ）からの基準電圧（Ｖｒｅｆ）を比較して、その結果によって論理状態が変化する比較信号を発生する。これを詳細に説明すると、比較器（６０）はゲートスキャニングクロック（ＧＳＣ）の電圧が基準電圧（Ｖｒｅｆ）より高い場合にロー論理の比較信号を第１及び第２トランジスタ（Ｑ１、Ｑ２）のベース端子に供給する一方、ゲートスキャニングクロック（ＧＳＣ）の電圧が基準電圧（Ｖｒｅｆ）より低い場合にはハイ論理の比較信号を第１及び第２トランジスタ（Ｑ１、Ｑ２）のベース端子に供給する。この時、可変抵抗（ＶＲ）は図１３に図示された第１または第２高電位電圧（ＶＤＤ１またはＶＤＤ２）と基底電圧（ＧＮＤ）間の電位差を分圧してその分圧された電圧を基準電圧（Ｖｒｅｆ）として比較器（６０）の非反転端子（＋）に供給する。第１トランジスタ（Ｑ１）は比較器（６０）でハイ論理の比較信号が発生されると、図１３の高電位電圧発生器（５４）からの第１高電位電圧（ＶＤＤ１）を第２電圧ライン（ＳＶＬ）に供給する。一方に第２トランジスタ（Ｑ２）は比較器（６０）でロー論理の比較信号が発生されたときに図１３の高電位電圧発生器（５４）からの第２高電位電圧（ＶＤＤ２）を第２電圧ライン（ＳＶＬ）に供給する。この結果、第２電圧ライン（ＳＶＬ）ではゲートスキャニングクロック（ＧＳＣ）とは相反する形態で変化する図１７に図示した高電位ゲート電圧（Ｖｇｈ）が発生する。この高電位ゲート電圧（Ｖｇｈ）はゲートスキャニングクロック（ＧＳＣ）の論理状態によって第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を交番される。また、この高電位ゲート電圧（Ｖｇｈ）は図１３でのシフトレジスタセル（３６Ａ）がゲートスキャニングクロック（ＧＳＣ）の立下がり部に応答する場合に使用される。更に、高電位ゲート電圧（Ｖｇｈ）は第１及び第２トランジスタ（Ｑ１、Ｑ２）の位置が変えられた場合または基準電圧（Ｖｒｅｆ）及びゲートスキャニングクロック（ＧＳＣ）が比較器（６０）の反転及び非反転端子（ー、＋）にそれぞれ供給される場合にゲートスキャニングクロック（ＧＳＣ）と同一な形態で変化する。一方、第２電圧ライン（ＳＶＬ）と比較器（６０）の反転端子（ー）の間に接続された抵抗（Ｒ４）は第２電圧ライン（ＳＶＬ）上の電圧を比較器（６０）の反転端子（ー）側に帰還させることで高電位ゲート電圧（Ｖｇｈ）がゲートスキャニングクロック（ＧＳＣ）に対して素早く応答するようにする。
【００２７】
図１８を参照すると、液晶パネル（３０）上の信号ライン（ＳＬ１乃至ＳＬｍ）を駆動するデータドライバ（３２）と、液晶パネル（３０）上のゲートライン（ＧＬ１乃至ＧＬｎ）を駆動するためのゲートドライバ（３４）とを具備する第７本発明の実施例によるアクティブマトリックス液晶表示装置が図示されている。液晶パネル（３０）には信号ライン（ＳＬ）及びゲートライン（ＧＬ）に接続される画素（３１）がアクティブマトリックス形態で配列される。画素（３１）それぞれは信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（Ｃｌｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換えするＴＦＴ（ＣＭＮ）で構成される。また、画素（３１）それぞれには補助容量（Ｃｓｔ）が液晶セル（Ｃｌｃ）に並列に接続される。この補助容量（Ｃｓｔ）は液晶セル（Ｃｌｃ）に充電された電圧を緩衝する。データドライバ（３２）はゲートライン（Ｇｌ１乃至ＧＬｎ）が順次駆動されることによって信号ライン（ＳＬ１乃至ＳＬｍ）すべてにデータ電圧信号（ＤＶＳ）を供給する。ゲートドライバ（３４）がスキャニング信号（ＳＣＳ）をゲートライン（ＧＬ１乃至ＧＬｍ）に順次供給することでゲートライン（ＧＬ１乃至ＧＬｎ）が水平同期期間ずつ順次使用可能にされる。このために、ゲートドライバ（３４）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答するシフトレジスタ（３６）と、シフトレジスタ（３６）とゲートライン（ＧＬ１乃至ＧＬｎ）の間に接続されたレベルシフト（６２）で構成される。シフトレジスタ（３６）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）をｎ個の出力端子（ＱＴ１乃至ＱＴｎ）の内のいずれか一つの出力端子側に出力することと併せてゲートスキャニングクロック（ＧＳＣ）に応答してゲートスタートパルス（ＧＳＰ）を第１出力端子（ＱＴ１）から第ｎ出力端子（ＱＴｎ）側に順次移動させる。また、シフトレジスタ（３６）はロジック電圧レベルに該当する５Ｖを有する集積回路駆動電圧で動作する。レベルシフト（６２）はシフトレジスタ（３６）の出力信号の電圧レベルをシフトさせることでｎ個のスキャニング信号（ＳＣＳ）を発生させる。このために、レベルシフト（６２）は第１電圧ライン（ＦＶＬ）に共通に接続され、併せてゲートライン（ＧＬ１乃至ＧＬｎ）それぞれに接続されたｎ個のＰＭＯＳトランジスタ（ＭＰ１乃至ＭＰｎ）と、第２電圧ライン（ＳＶＬ）に共通的に接続されることと併せてゲートライン（ＧＬ１乃至ＧＬｎ）にそれぞれ接続されたｎ個のＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）とを具備する。
【００２８】
第１電圧ライン（ＦＶＬ）には低電位ゲート電圧発生器（４０）で発生された低電位ゲート電圧（Ｖｇｌ）が供給される。第１乃至第ｎＰＭＯＳトランジスタ（ＭＰ１乃至ＭＰｎ）はシフトレジスタ（３６）のｎ個の出力端子（ＱＴ１乃至ＱＴｎ）それぞれに接続されたゲート電極を有する。同じく、第１乃至第ｎＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）もシフトレジスタ（３６）のｎ個の出力端子（ＱＴ１乃至ＱＴｎ）それぞれ接続されたゲート電極を有する。第１乃至第ｎＰＯＭＳトランジスタ（ＭＰ１乃至ＭＰｎ）それぞれはシフトレジスタ（３６）の出力端子上の信号に応答して第１乃至第ｎＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）それぞれと相互補完的に起動される。シフトレジスタ（３６）の出力端子（ＱＴ１乃至ＱＴｎ）からの信号にそれぞれ応答する第１乃至第ｎＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）は水平同期期間ずつ順次起動される。これによって、第１乃至第ｎＰＭＯＳトランジスタ（ＭＰ１乃至ＭＰｎ）は水平同期期間ずつ順次起動される。この結果、第２電圧ライン（ＳＶＬ）は第１乃至第ｎゲートライン（ＧＬ１乃至ＧＬｎ）に水平同期期間づつ順次接続される。また、レベルシフト（６２）は第２電圧ライン（ＳＶＬ）と高電位電圧発生器（４４）の間に並列接続されたｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）と、第２電圧ライン（ＳＶＬ）と接地ライン（ＧＮＤＬ）の間に接続された放電抵抗（Ｒｄ）とをさらに具備する。これらｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）は使用可能化ライン（ＥＯＬ）上の図１９に図示されたゲート出力使用可能化信号（ＧＯＤ）に共通に応答して毎水平同期周期の始点から水平同期周期の半分に該当する期間ずつ同時に起動される。これらｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）が起動されたとき、高電位電圧発生器（４４）で発生された高電位電圧（ＶＤＤ）はｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）の並列回路及び第２電圧ライン（ＳＶＬ）を経由してｎ個のゲートライン（ＧＬ１乃至ＧＬｎ）中のいずれか一つに供給される。一方、ｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）が起動された時にｎ個のゲートライン（ＧＬ１乃至ＧＬｎ）中のいずれか一つのライン上の充電された電圧が第２電圧ライン（ＳＶＬ）及び放電抵抗（Ｒｄ）を経由して接地ライン（ＧＮＤＬ）側に放電される。この時、ゲートライン（ＧＬ）上の電圧の放電速度（即ち、時定数）は放電抵抗（Ｒｄ）、ゲートライン（ＧＬ）上の寄生容量（Ｃｃ）及び寄生抵抗（Ｒｃ）によって決定される。これによって、第２電圧ライン（ＳＶＬ）では図１９に図示されたようにゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧レベル（ＶＤＤ）を維持してゲートスキャニングクロック（ＧＳＣ）のロー論理区間では高電位電圧レベル（ＶＤＤ）から指数関数的に徐々に減少する高電位ゲート電圧（Ｖｇｈ）が発生する。
【００２９】
第１乃至第ｎゲートライン（ＧＬ１乃至ＧＬｎ）それぞれは水平同期信号の周期づつ順次に起動されるＮＭＯＳトランジスタ（ＧＬ１乃至ＧＬｎ）それぞれは、水平同期信号の周期づつ順次に起動されるＮＭＯＳトランジスタ（ＧＬ１乃至ＧＬｎ）それぞれを経由して第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）を水平同期信号の一周期の間入力し、併せて残りの期間の間はＰＭＯＳトランジスタ（ＭＰ１乃至ＭＰｎ）を経由して第１電圧ライン（ＦＶＬ）上の低電位ゲート電圧（Ｖｇｌ）を入力する。この結果、第１乃至第ｎゲートライン（ＧＬ１乃至ＧＬｎ）は図１９に図示されたスキャニング信号（ＳＣＳ１乃至ＳＣＳｎ）の供給を受ける。スキャニング信号（ＳＣＳ）はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧を維持して、ゲートスキャニングクロック（ＧＣＳ）のロー論理区間（水平同期信号の後半周期）では高電位電圧から液晶パネル（３０）上のＴＦＴ（ＣＭＮ）の臨界電圧（Ｖｔｈ）に近接した電圧まで指数関数的に減少する。また、スキャニング信号（ＳＣＳ）は次の水平同期周期の始点でＴＦＴ（ＣＭＮ）の臨界電圧より低い電圧（即ち、低電位ゲート電圧（Ｖｇｌ））に急激に下がる。このように、液晶パネル（３０）のゲートライン（ＧＬ）に供給されるスキャニング信号（ＳＣＳ）の立下がり部が緩やかに変化することで、画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が臨界電圧以下に下がるまでに起動される。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れるが、信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。これによって、液晶セル（Ｃｌｃ）に充電された電圧は下がらない。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下に下がる場合にゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。また、前記したｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）は高電位電圧発生器（４４）から第２電圧ライン（ＳＶＬ）側に供給される高電位電圧（ＶＤＤ）の減殺量を最小化するために高電位電圧発生器（４４）と第２電圧ライン（ＳＶＬ）の間の抵抗値を低くさせられる。従って、ｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）の中ｎー１個のＰＭＯＳトランジスタは除去することができる。この場合、ゲートドライバ（３４）の回路構成が簡素化される。更に、前記ゲートスタートパルス（ＧＳＰ）、ゲートスキャニングクロック（ＧＳＣ）及びゲート使用可能化信号（ＧＯＥ）は図示しないタイミング制御器で発生される。
【００３０】
図２０は図１８に図示されたところによるアクティブマトリックス液晶表示装置の中いずれか一つのゲートラインを駆動するためのラインスキャニング回路を図示する。図２０に図示したラインスキャニング回路は液晶パネル（３０）上のゲートライン（ＧＬ）を駆動するためのゲートドライバ（３４）を含む。液晶パネル（３０）は信号ライン（ＳＬ）及びゲートライン（ＧＬ）とに接続される画素（３１）を含む。画素（３１）は信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（Ｃｌｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換えるＴＦＴ（ＣＭＮ）で構成される。また、画素（３１）には補助容量（Ｃｓｔ）が液晶セル（Ｃｌｃ）に並列に接続される。ゲートドライバ（３４）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答するシフトレジスタセル（３６Ａ）と、シフトレジスタセル（３６Ａ）とゲートライン（ＧＬ）の間に接続されたレベルシフトセル（６２Ａ）で構成される。シフトレジスタセル（３６Ａ）は図１９に示すゲートスキャニングクロック（ＧＳＣ）の上昇エッジで図１９に示すゲートスタートパルス（ＧＳＰ）を出力端子（ＱＴ）側に出力させる。レベルシフトセル（６２Ａ）はシフトレジスタセル（３６Ａ）の出力信号の電圧レベルをシフトさせることでスキャニング信号（ＳＣＳ）を発生する。このために、レベルシフトセル（６２Ａ）は第１電圧ライン（ＦＶＬ）と液晶パネル（３０）上のゲートライン（ＧＬ）の間に接続された第１ＰＭＯＳトランジスタ（ＭＰ１）と、第２電圧ライン（ＳＶＬ）とゲートライン（ＧＬ）の間に接続された第１ＮＭＯＳトランジスタ（ＭＮ１）とを具備する。
【００３１】
第１電圧ライン（ＦＶＬ）には低電位ゲート電圧発生器（４０）で発生された低電位ゲート電圧（Ｖｇｌ）が供給される。第１ＰＭＯＳトランジスタ（ＭＰ１）はシフトレジスタセル（３６Ａ）の出力端子（ＱＴ）に接続されたゲート電極を有する。同じく、第１ＮＭＯＳトランジスタ（ＭＮ１）はシフトレジスタセル（３６Ａ）の出力端子（ＱＴ）に接続されたゲート電極を有する。第１ＰＭＯＳトランジスタ（ＭＰ１）はシフトレジスタセル（３６Ａ）の出力端子上の信号に応答して第１ＮＭＯＳトランジスタ（ＭＮ１）と相互補完的に起動される。シフトレジスタセル（３６Ａ）の出力端子（ＱＴ）からの信号にそれぞれ応答する第１ＮＭＯＳトランジスタ（ＭＮ１）は任意の水平同期期間に起動される一方、第１ＰＭＯＳトランジスタ（ＭＰ１）は任意の水平同期期間を除いては残りフレーム期間に起動される。この結果、第２電圧ライン（ＳＶＬ）は任意の水平同期期間にだけゲートライン（ＧＬ）に接続されるようになり、第１電圧ライン（ＦＶＬ）は任意の水平同期期間を除いた残りのフレーム期間にゲートライン（ＧＬ）に接続される。
【００３２】
また、レベルシフトセル（６２Ａ）は高電位電圧発生器（４４）と第２電圧ライン（ＳＶＬ）の間に接続された第２ＰＭＯＳトランジスタ（ＭＰ２）と、第２電圧ライン（ＳＶＬ）と接地ライン（ＧＮＤＬ）の間に接続された放電抵抗（Ｒｄ）とをさらに具備する。第２ＰＭＯＳトランジスタ（ＭＰ２）は使用可能化ライン（ＥＯＬ）からの図１８に図示されたゲート出力使用可能化信号（ＧＯＥ）に応答して毎水平同期周期の始点から水平同期周期の半分に該当する期間に起動される。この第２ＰＭＯＳトランジスタ（ＭＰ２）が起動された時、高電位電圧発生器（４４）は高電位電圧（ＶＤＤ）を第２電圧ライン（ＳＶＬ）を経由してゲートライン（ＧＬ）に供給される。一方、第２ＰＭＯＳトランジスタ（ＭＰ２）が起動された時にゲートライン（ＧＬ）上に充電された電圧が第２電圧ライン（ＳＶＬ）及び放電抵抗（Ｒｄ）を経由して接地ライン（ＧＮＤＬ）側に放電される。この時、ゲートライン（ＧＬ）上の電圧の放電速度（即ち、時定数）は放電抵抗（Ｒｄ）、ゲートライン（ＧＬ）上の寄生容量（Ｃｐ）及び寄生抵抗（Ｒｐ）によって決定される。これによって、第２電圧ライン（ＳＶＬ）には図１９に図示されたゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧レベル（ＶＤＤ）を維持してゲートスキャニングクロック（ＧＳＣ）のロー論理区間では高電位電圧レベル（ＶＤＤ）から指数関数的に徐々に減少する高電位ゲート電圧（Ｖｇｈ）が現れる。ゲートライン（ＧＬ）は任意の水平同期信号の周期の間起動される第１ＮＭＯＳトランジスタ（ＭＮ１）を経由して第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）を水平同期信号の周期を除いた残りの期間の間には第１ＰＭＯＳトランジスタ（ＭＰ１）を経由して第１電圧ライン（ＦＶＬ）上の低電位ゲート電圧（Ｖｇｌ）を入力する。この結果、ゲートライン（ＧＬ）には図１９に図示されたスキャニング信号（ＳＣＳ１乃至ＳＣＳｎ）の中いずれか一つが供給される。スキャニング信号（ＳＣＳ）はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧を維持して、ゲートスキャニングクロック（ＧＳＣ）のロー論理区間では（水平同期信号の後半周期）では高電位電圧から液晶パネル（３０）上のＴＦＴ（ＣＭＮ）の臨界電圧（Ｖｔｈ）に近接される電圧まで指数関数的に減少する。
【００３３】
また、スキャニング信号（ＳＣＳ）は次の水平同期周期の始点でＴＦＴ（ＣＭＮ）の臨界電圧より低い電圧（即ち、低電位ゲート電圧（Ｖｇｌ））に急激に下がる。このように、液晶パネル（３０）のゲートライン（ＧＬ）に供給されるスキャニング信号（ＳＣＳ）の立下がり部が緩やかに変化することで、画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が自分の臨界電圧以下で下がるまでに起動される。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れ信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。これによって、液晶セル（Ｃｌｃ）に充電された電圧は下がらない。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下に下がる場合にゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷量は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。
【００３４】
図２１は本発明の第８実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図２１のアクティブマトリックス液晶表示装置は、図１８で第２電圧ライン（ＳＶＬ）と高電位電圧発生器（４４）の間に並列に接続されたｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）とそして第２電圧ライン（ＳＶＬ）と接地ライン（ＧＮＤＬ）の間に接続された放電抵抗（Ｒｄ）の代わりに高電位電圧発生器（４４）と第２電圧ライン（ＳＶＬ）の間に接続された電圧調節器（６４）を有することを除いては図１８のアクティブマトリックス液晶表示装置と同一な回路構成を有する。電圧調節器（６４）はゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答して高電位電圧発生器（４４）を第２電圧ライン（ＳＶＬ）に連結させ、第２電圧ライン（ＳＶＬ）に放電通路を提供する。これを詳細に説明すると、電圧調節器（６４）はゲートスキャニングクロック（ＧＳＣ）がハイ論理値を有する期間には高電位発生器（４４）からの高電位電圧（ＶＤＤ）が第２電圧ライン（ＳＶＬ）とｎ個のＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）の中いずれか一つを経由してゲートライン（ＧＬ）側に伝送される。一方、ゲートスキャニングクロック（ＧＳＣ）がロー論理値を有する時に電圧調節器（６４）は第２電圧ライン（ＳＶＬ）に放電通路を提供してゲートライン（ＧＬ１乃至ＧＬｎ）上に充電された電圧が第２電圧ライン（ＳＶＬ）及び放電通路を放電されるようにする。この時、ゲートライン（ＧＬ）上の電圧の放電速度（即ち、時定数）は放電通路の抵抗値、ゲートライン（ＧＬ）上の寄生容量（Ｃｃ）及び寄生抵抗（Ｒｃ）によって決定される。結果的に、電圧調節器（６４）は図１９に図示されたところのようにゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧レベル（ＶＤＤ）を維持してゲートスキャニングクロック（ＧＳＣ）のロー論理区間では高電位電圧レベル（ＶＤＤ）から指数関数的に徐々に減少する高電位ゲート電圧（Ｖｇｈ）が第２電圧ライン（ＳＶＬ）上に現れる。
【００３５】
また、第１乃至第ｎゲートライン（ＧＬ１乃至ＧＬｎ）それぞれは水平同期信号の周期づつ順次起動されるＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）をそれぞれ経由して第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）を水平同期信号の一周期の間に入力することと併せて残りの期間の間はＰＭＯＳトランジスタ（ＭＰ１乃至ＭＰｎ）を経由して第１電圧ライン（ＦＶＬ）上の低電位ゲート電圧（Ｖｇｌ）を入力する。この結果、第１乃至第ｎゲートライン（ＧＬ１乃至ＧＬｎ）は図１８に図示されたスキャニング信号（ＳＣＳ１乃至ＳＣＳｎ）の供給を受ける。スキャニング信号（ＳＣＳ）はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧を維持して、ゲートスキャニングクロック（ＧＣＳ）のロー論理区間（水平同期信号の後半周期）では高電位電圧から液晶パネル（３０）上のＴＦＴ（ＣＭＮ）の臨界電圧（Ｖｔｈ）に近接する電圧まで指数関数的に減少する。また、スキャニング信号（ＳＣＳ）は次の水平同期周期の始点でＴＦＴ（ＣＭＮ）の臨界電圧より低い電圧（即ち、低電位ゲート電圧（Ｖｇｌ））に急激に下がる。
【００３６】
このように、液晶パネル（３０）のゲートライン（ＧＬ）に供給されるスキャニング信号（ＳＣＳ）の立下がり部が緩やかに変化することで、画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が臨界電圧以下に下がるまでに起動される。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れるが、信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。これによって、液晶セル（Ｃｌｃ）に充電された電圧は下がらなくなる。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下に下がる場合にゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷量は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。
【００３７】
図２２ａは本発明によるアクティブマトリックス液晶表示装置によって提供されたスキャニング信号の波形を現し、図２２ｂは従来のアクティブマトリックス液晶表示装置で提供されるスキャニング信号を現す。図２２ａのスキャニング信号は図２２ｂのスキャニング信号とは異なり指数関数的に減少する下降エッジを有する。これによって、本発明によるアクティブマトリックス液晶表示装置はＴＦＴ（ＣＭＮ）がターンオフされるときのＴＦＴ（ＣＭＮ）のゲート電極とソース電極間の電位差が小さくなる。従って、ＴＦＴ（ＣＭＮ）がターンオフされるときに液晶セルから放電される電荷が著しく減少する。この結果、フィードスルー電圧（ΔＶｐ）が小さくなって、更にフリッカが著しく減少する。図２３ａは本発明によるアクティブマトリックス液晶表示装置はＴＦＴ（ＣＭＮ）が起動されるときの電流変化を、そして図２３ｂは従来のアクティブマトリックス液晶表示装置はＴＦＴ（ＣＭＮ）が起動されるときの電流変化をそれぞれ現す。図２３ａ及び図２３ｂは本発明によるアクティブマトリックス液晶表示装置は従来の液晶表示装置に比べて過渡雑音成分を大きく抑制されることを示している。
【００３８】
図２４は図２０に図示された電圧調節器（６４）の実施例を詳細に図示するものである。図２４において、電圧調節器（６４）は高電位電圧ライン（ＶＤＤＬ）と接地ライン（ＧＮＤＬ）の間に直列接続された第１及び第２抵抗（Ｒ１、Ｒ２）と、第１ノード（Ｎ１）と第２電圧ライン（ＳＶＬ）の間に接続された第３抵抗（Ｒ３）とを具備する。第１及び第２抵抗（Ｒ１、Ｒ２）は高電位電圧ライン（ＶＤＤＬ）上の高電位電圧（ＶＤＤ）を分圧してその分圧された電圧が第１ノード（Ｎ１）上に現れるようにする。第３抵抗（Ｒ３）は第１ノード（Ｎ１）と第２電圧ライン（ＳＶＬ）の間に電流量を制限する。電圧調節器（６４）は高電位電圧ライン（ＶＤＤＬ）、第１及び第２ノード（Ｎ１、Ｎ２）の間に接続された第１トランジスタ（ＴＲ１）と、第２抵抗（Ｒ２）と接地ライン（ＧＮＤＬ）の間に接続された第２トランジスタ（ＴＲ２）とをさらに具備する。第１トランジスタ（ＴＲ１）は第２ノード（Ｎ１）上の電圧に応答して高電位電圧ライン（ＶＤＤＬ）上の高電位電圧（ＶＤＤ）を第１ノード（Ｎ１）側に選択的に伝送する。
【００３９】
これを詳細に説明すると、第１トランジスタ（ＴＲ１）は第２ノード（Ｎ２）上の電圧が臨界電圧（即ち、０.７Ｖ）以下の時に起動されて第１ノード（Ｎ１）上の電圧が高電位電圧レベルを維持する。第２ノード（Ｎ２）上の電圧が臨界電圧以上である場合、第１トランジスタ（ＴＲ１）はターンオフされて高電位電圧ライン（ＶＤＤＬ）と第１ノード（Ｎ１）を開放させる。このために、第１トランジスタ（ＴＲ１）としてはＰ形ジョンショントランジスタが使用される。第２ノード（Ｎ２）上の電圧は第４ノード（Ｎ４）に接続されたベースを有する第３トランジスタ（ＴＲ３）によって変化する。第３トランジスタ（ＴＲ３）は第４ノード（Ｎ４）からのゲートスキャニングクロック（ＧＳＣ）がハイ論理値を有する時に起動されて高電位電圧ライン（ＶＤＤＬ）から第４抵抗（Ｒ４）、第２ノード（Ｎ２）、第５抵抗（Ｒ５）、自分のコレクター及びエミッタを経由して接地ライン（ＧＮＤＬ）に至る電流通路を形成する。この場合、第２ノード（Ｎ２）にはトランジスタ（ＴＲ）の臨界電圧より低い電圧が現れる。これとは異なって、第４ノード（Ｎ４）上のゲートスキャニングクロック（ＧＳＣ）がロー論理を有する場合に第３トランジスタ（ＴＲ３）はターンオフされて第２ノード（Ｎ２）の電圧が高電位電圧レベルを維持する。一方、第２トランジスタ（ＴＲ２）は第３ノード（Ｎ３）上の電圧に応答して第２抵抗（Ｒ２）を接地ラインに選択的に接続させる。この時、第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）は第３抵抗（Ｒ３）、第１ノード（Ｎ１）第２抵抗（Ｒ２）予備トランジスタ（ＴＲ２）のコレクター及びエミッタを経由して接地ライン（ＧＮＤＬ）側に放電される。
【００４０】
一方、第３ノード（Ｎ３）上の電圧が臨界電圧より低い場合に、第２トランジスタ（ＴＲ２）はターンオフされて第２抵抗（Ｒ２）と接地ライン（ＧＮＤＬ）が開放される。このために、Ｎ形ジョンショントランジスタ（ＴＲ）が第２トランジスタ（ＴＲ）で使用される。第３ノード（Ｎ３）上の電圧は第４ノード（Ｎ４）に接続されたベースを有する第４トランジスタ（ＴＲ４）の動作状態によって変化する。第４トランジスタ（ＴＲ４）は第４ノード（Ｎ４）からのゲートスキャニングクロック（ＧＳＣ）がハイ論理値を有する時に起動されて第３ノード（Ｎ３）を接地ライン（ＧＮＤＬ）に接続させる。これによって、第３ノード（Ｎ３）では接地電圧（ＧＮＤ）が現れる。これとは異なって、第４ノード（Ｎ４）上のゲートスキャニングクロック（ＧＳＣ）がハイ論理値を有する場合に第４トランジスタ（ＴＲ４）はターンオフされて第３ノード（Ｎ３）と接地ライン（ＧＮＤＬ）が開放される。
【００４１】
この時、高電位電圧ライン（ＶＤＤＬ）上の高電位電圧（ＶＤＤ）が第６抵抗（Ｒ６）を経由して第３ノード（Ｎ３）に充電される。従って、第３ノード（Ｎ３）では高電位電圧（ＶＤＤ）が現れる。結果的に、第２ノード（Ｎ２）上の電圧と第３ノード（Ｎ３）上の電圧が同一な形態で変化する。これら第２及び第３ノード（Ｎ２、Ｎ３）上の電圧が同一な形態で変化することで第１及び第２トランジスタ（ＴＲ１、ＴＲ２）が相互補完的に駆動される。換言すれば、第１トランジスタ（ＴＲ１）はゲートスキャニングクロック（ＧＳＣ）のハイの論理区間に、第２トランジスタ（ＴＲ２）はゲートスキャニングクロック（ＧＳＣ）のロー論理区間にそれぞれ起動される。これによって、第１ノード（Ｎ２）及び第２電圧ライン（ＳＶＬ）上の電圧はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間では高電位電圧（ＶＤＤ）を、ゲートスキャニングクロック（ＧＳＣ）のロー論理区間では高電位電圧レベル（ＶＤＤ）から分圧された電圧レベルまで指数関数的に減少させる。この結果、第２電圧ライン（ｓｖｌ）には図１８に示した波形を有する高電位ゲート電圧（Ｖｇｈ）が現れる。ゲートスキャニングクロック（ＧＳＣ）はゲートクロックライン（ＧＣＬ）から第７抵抗（Ｒ７）を経由して第４ノード（Ｎ４）に供給される。第７抵抗（Ｒ７）はゲートクロックライン（ＧＣＬ）から第４ノード（Ｎ４）側に流れる電流を制限する。第２及び第３抵抗（Ｒ２、Ｒ３）は第２トランジスタ（ＴＲ２）が起動された時に図２０に図示されたゲートライン（ＧＬ）上の寄生容量（Ｃｐ）及び寄生抵抗（Ｒｐ）と共にゲートライン（ＧＬ）上の電圧の放電速度を決定する。
【００４２】
図２５は本発明によるＴＡＢ形液晶表示装置を概略的に図示する。図２５のＴＡＢ形液晶表示装置で、液晶パネル（３０）は上部ガラス基板（３０Ａ）と下部ガラス基板（３０Ｂ）の間に密封された液晶層（３０Ｃ）で構成される。この液晶パネル（３０）はＦＰＣ（Flexible Printed Circuit）フィルム（６６）によってＰＣＢ（Printed Circuit Board）モジュール（６８）に接続される。ＰＣＢモジュール（６８）はＰＣＢ（７０）の上面に搭載された制御回路部（７２）、低電位及び高電位ゲート電圧発生器（４０、４２）を有する。ＦＰＣフィルム（６６）は下部ガラス基板（３０Ｂ）のペッド領域に接続された一段部とＰＣＢ（７０）の底面の縁に接続された他段部を有する。また、ＦＰＣフィルム（６６）の中間にはデータドライバ（３２）及び/またはゲートドライバ（３４）が接地される。データドライバ（３２）及び/ゲートドライバ（３４）はＦＰＣフィルム（６６）によって液晶パネル（３０）及びＰＣＢモジュール（６８）に接続される。このようなＦＰＣフィルム（６６）は液晶パネル（３０）をデータドライバ（３２）及び/またはゲートドライバ（３４）に電気的に連結する第１導電層パターン（６７Ａ）と、データドライバ（３２）及び/またはゲートドライバ（３４）をＰＣＢモジュール（６８）に電気的に連結する第２導電層パターン（６７Ｂ）を有する。これら第１及び第２導電層パターン（６７Ａ、６７Ｂ）は両端部が露出されるように第１及び第２保護フィルム（６９Ａ、６９Ｂ）によって包まれる。
【００４３】
図２６は本発明によるＣＯＧ（Chips On Glass）形液晶表示装置を概略的に図示する。図２６のＣＯＧ形液晶表示装置は、上部ガラス基板（３０Ａ）と下部ガラス基板（３０Ｂ）の間に密封された液晶層（３０Ｃ）とを具備する。この液晶パネル（３０）はＦＰＣ（Flexible Printed Circuit）フィルム（６６）によってＰＣＢ（Printed Circuit Board）モジュール（６８）に接続される。ＰＣＢモジュール（６８）はＰＣＢ（７０）の上面に搭載された制御回路部（７２）、低電位及び高電位ゲート電圧発生器（４０、４２）を有する。また、下部ガラス基板（３０Ｂ）のペッド領域にはデータドライバ（３２）及び/またはゲートドライバ（３４）が載せられている。これらデータドライバ（３２）及び/ゲートドライバ（３４）はＦＰＣフィルム（６６）によって液晶パネル（３０）及びＰＣＢモジュール（６８）に接続される。ＦＰＣフィルム（６６）はデータドライバ（３２）及びゲートドライバ（３４）が載せられたＰＣＢモジュール（６８）に接続させる。このために、ＦＰＣフィルム（６６）は下部ガラス基板（３０Ｂ）のペッド領域に接続された一段部とＰＣＢ（７０）の底面の縁に接続された他段部を有する。このようなＦＰＣフィルム（６６）はデータドライバ（３２）及び/またはゲートドライバ（３４）が搭載された液晶パネル（３０）とＰＣＢモジュール（６８）を電気的に接続する導電層パターン（６７）を有する。導電層パターン（６７）は端部が露出するように保護フィルム（６９）によって包まれる。
【００４４】
本発明に開示された低電位ゲート電圧発生器と高電位ゲート電圧発生器はＰＣＢモジュールに位置し、電圧制御器はＬＣＤモジュール上に多様な形態で配置させることができる。まず、電圧制御器がＰＣＢモジュールに配置されることができる。換言すれば、電圧制御器、高電位ゲート電圧発生器及び低電位ゲート電圧発生器すべてがＰＣＢモジュール上に形成される。このような回路構造は図１に図示された通常のゲートドライバＩＣにしてゲートパルスの立下がり部をスムーズ（Smooth）にすることができる。従って、本発明の目的はゲートドライバＩＣを変形せずに達成される。次に、電圧制御器はゲートドライバＩＣ内に載せられている。ゲートドライバＩＣ内に載せられた電圧制御器は図１８のように高電位ゲート電圧発生器とバパーの間に接続してもよい。異なる方法で、ゲートドライバＩＣ内に含まれた電圧制御器は図５及び図２１のように一つの高電位電圧発生器と多数のバパーの間に接続してもよい。電圧制御器を含むゲートドライバＩＣはＰＣＢは電圧制御器がＰＣＢモジュール上に配置された場合に比べてＬＣＤモジュールの部品数を減少させることができ、更に部品のコストを低減することができる。
【００４５】
【発明の効果】
上述したように、本発明によるアクティブマトリックス液晶表示装置は、ゲートドライバのレベルシフトに高電位ゲート電圧を交流形態で供給することでスキャニング信号の立下がり部が線形、指数または階段関数の中のいずれか一つの形態で変化する。これによって、本発明によるアクティブマトリックス液晶表示装置ではフィードスルー電圧（ΔＶｐ）を充分に抑圧し、さらにフリッカ及び残像の発生を抑制する。さらに、本発明によるアクティブマトリックス液晶表示装置では回路構成が極めて簡素化される。
【００４６】
また、本発明によるアクティブマトリックス液晶表示装置は、高電位ゲート電圧の立下がり部が立上がり部より緩やかに変化することでゲートラインに供給されるスキャニング信号の立下がり部が立上がり部より緩やかに変化する。これによって、本発明によるアクティブマトリックス液晶表示装置では、フリッカ及び残像が発生しなくなることは勿論であり、さらに応答速度が早くなる。
【００４７】
以上説明した内容を通して当業者であれば本発明の技術思想を一脱しない範囲で多様な変更及び修正が可能であることが分かる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定めなければならない。
【図面の簡単な説明】
【図１】図１は通常の液晶表示装置を概略的に図示する図面である。
【図２】図２は立下がり部が緩やかに変化するスキャニング信号の波形を図示する図面である。
【図３】図３は図２ｂに図示されたスキャニング信号を利用する従来の液晶表示装置を図示する図面である。
【図４】図４は通常の液晶表示装置の構造を図示する図面である。
【図５】図５は本発明による第１実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。
【図６】図６は本発明による第２実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。
【図７】図７は図６に図示された重要部分に対する出力波形図である。
【図８】図８は本発明による第３実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。
【図９】図９は図８に図示された重要部分に対する出力波形図である。
【図１０】図１０は本発明による第４実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。
【図１１】図１１は本発明による第５実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。
【図１２】図１２は本発明の第１乃至第５実施例による液晶表示装置のゲートライン及び信号ライン上でそれぞれ現すスキャニング信号及びデータ電圧信号の波形図である。
【図１３】図１３は本発明による第６実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。
【図１４】図１４は図１３に図示された重要部分に対する出力波形図である。
【図１５】図１５は図１３に図示された液晶パネルのゲートライン及び信号ライン上で現すスキャニング信号及びデータ電圧信号の波形図である。
【図１６】図１６は図１３に図示された電圧調節器の異なる実施例を図示する図面である。
【図１７】図１７は図１６に図示された電圧調節器の入力及び出力波形図である。
【図１８】図１８は本発明による第７実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。
【図１９】図１９は図１８に図示された重要部分に対する出力波形図である。
【図２０】図２０は図１８に図示された液晶表示装置の中一つのゲートラインを駆動するためのラインスキャニング回路を図示する図面である。
【図２１】図２１は本発明による第８実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。
【図２２】図２２は本発明ａおよび従来のｂアクティブマトリックス液晶表示装置によるスキャニング信号の波形図である。
【図２３】図２３は本発明ａおよび従来ｂのアクティブマトリックス液晶表示装置によってＴＦＴ（ＣＭＮ）が起動される時の電流変化を図示する図面である。
【図２４】図２４は図２１に図示された電圧調節器を詳細に図示する図面である。
【図２５】図２５は本発明によるタップ形液晶表示装置を図示する図面である。
【図２６】図２６は本発明によるＣＯＧ形液晶表示装置を図示する図面である。
【符号の説明】
１０：液晶パネル１１、３１：画素
１２、３２：データドライバ１４、３４：ゲートドライバ
３、１６、３６：シフトレジスタ
１１８、３８、６２：レベルシフト
５、６、９、１９：インバータ２０：スキャニングドライバセル
２２：積分器３０Ａ：上部ガラス基板
３０Ｂ：下部ガラス基板３０Ｃ：液晶層
３６Ａ：シフトレジスタセル３９、５８：制御用スイッチ
４０：低電位ゲート電圧発生器４２：高電位ゲート電圧発生器
４４、５４：高電位電圧発生器４６、５６、６４：電圧調節器
４８：タイミング制御器５０：２接点制御用スイッチ
５２：１接点制御用スイッチ６０：比較器
６２Ａ：レベルシフトセル６６：ＦＰＣフィルム
６７、６７Ａ、６７Ｂ：導電層パターン
６８：ＰＣＢモジュール６９、６９Ａ、６９Ｂ：保護フィルム
７０：ＰＣＢ７２：制御回路部
ＳＬ、ＳＬ１乃至ＳＬｍ：信号ライン
ＧＬ、ＧＬ１乃至ＧＬｍ：ゲートライン
Ｃｌｃ：液晶セルＣＭＮ：薄膜トランジスタ（ＴＦＴ）
ＣＬ：制御ラインＧＣＬ：ゲートクロックライン
ＦＶＬ：第１電圧ラインＳＶＬ：第２電圧ライン
Ｃｓｔ：補助容量
ＭＰ１乃至ＭＰｎ、ＭＰｎ＋１乃至ＭＰ２ｎ：ＰＭＯＳトランジスタ
ＭＮ１乃至ＭＮｎ：ＮＭＯＳトランジスタ
Ｒｐ、Ｒｃ：寄生抵抗Ｃｐ、Ｃｃ：寄生容量
ＳＣＬ：同期制御ラインＤＣＬ：データクロックライン
ＧＶＬ：基底電圧ラインＱ１、Ｑ２：トランジスタ
ＶＲ：可変抵抗ＧＮＤＬ：接地ライン[0001]
[Industrial application fields]
The present invention relates to an active matrix liquid crystal display device, and more particularly to an active matrix liquid crystal display device including means for supplying a gate pulse to a transistor connected to a pixel formed of liquid crystal.
[0002]
[Prior art]
A normal active matrix liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. As shown in FIG. 1, the liquid crystal display device includes a data driver (12) for driving signal lines (SL1 to SLm) on the liquid crystal panel (10) and a gate line (GL1) on the liquid crystal panel (10). To GLn) for driving the gate driver (14). In the liquid crystal panel (10), pixels (11) connected to signal lines (SL) and gate lines (GL) are arranged in an active matrix form. Each of the pixels (11) responds to a liquid crystal cell (Clc) that adjusts the amount of transmitted light in response to a data voltage signal (DVS) from the signal line (SL) and a scanning signal (SCS) from the gate line (GL). The thin film transistor (hereinafter referred to as “TFT”) (CMN) for switching the data voltage signal (DVS) supplied from the signal line (SL) to the liquid crystal cell (Clc). The data driver 12 supplies the data voltage signal DVS to all the signal lines SL1 to SLm by sequentially driving the gate lines GL1 to GLn. On the other hand, the gate driver (14) sequentially supplies the scanning signal (SCS) to the gate lines (GL1 to GLn), so that the gate lines (GL1 to GLn) are sequentially driven every horizontal synchronization period. For this purpose, a shift register (16) responsive to a gate start pulse (GSP) from the control line (CL) and a gate scanning clock (GSL) from the gate scanning clock (GSL) from the gate clock line (GCL); The level shifter (18) is connected between the shift register (16) and the gate lines (GL1 to GLn). The shift register (16) outputs a gate start pulse (GSP) from the control line (CL) to any one of the n output terminals (QT1 to QTn) and also a gate scanning clock. In response to (GSC), the gate start pulse (GSP) is sequentially moved from the first output terminal (QT1) to the nth output terminal (QTn) side. In the level shift (18), n scanning signals (SCS) are generated by shifting the voltage level of the output signal of the shift register (16). For this purpose, the level shift (18) is connected to the n output terminals (QT1 to QTn) and the n gate lines (GL) of the shift register (16), respectively, and the first and first shifts. It is composed of n inverters (19) that are supplied with a low potential and a high potential voltage (Vgl, Vgh) in a DC form from two voltage lines (FVL, SVL). The inverter (19) selectively supplies one of a low potential and a high potential voltage (Vgl, Vgh) to the gate line (GL) according to the logic state from the output terminal (QT) of the shift register (16). To do. Accordingly, only one of the n scanning signals (SCS) has a high potential gate voltage (Vgh). When the scanning signal (SCS) having the high potential gate voltage (Vgh) is supplied from the gate line (GL), the TFT (CMN) is activated (Turn-On) and the liquid crystal is activated during the period in which the TFT (CMN) is activated. The cell (Clc) charges the data voltage signal (DVS). Thus, the voltage charged in the liquid crystal cell (Clc) is lowered when the TFT (CMN) is activated (Turn-On), and thus becomes lower than the voltage of the data voltage signal (DVS). A feedthrough voltage (ΔVp) corresponding to the potential difference between the voltage charged in the liquid crystal cell and the data voltage signal (DVS) is generated. The feedthrough voltage (ΔVp) is generated by a parasitic capacitance existing between the gate terminal of the TFT (CMN) and the liquid crystal cell (Clc), thereby periodically changing the light transmission amount of the liquid crystal cell (Clc). As a result, flicker and afterimage occur in the pixels displayed on the liquid crystal panel.
[0003]
As a method for suppressing such a feedthrough voltage (ΔVp), an auxiliary capacitor (Cst) is connected in parallel to the liquid crystal cell (Clc) as shown in FIG. The auxiliary capacitor (Cst) is supplemented with a liquid crystal cell voltage that decreases when the TFT (CMN) is turned off, so that the feedthrough voltage (ΔVp) is suppressed as shown in Equation (1).
[Expression 1]

In Equation 1, Von is a voltage on the gate line (GL) when the TFT (CMN) is activated, Voff is a voltage on the gate line (GL) when the TFT (CMN) is turned off, and Cgs is TFT ( CMN) is a parasitic capacitance existing between the gate terminal and the liquid crystal cell. As in Equation 1, the feedthrough voltage (ΔVp) increases according to the voltage difference on the gate line (GL) when the TFT (CMN) is activated and turned off. In order to sufficiently suppress such a feedthrough voltage (ΔVp), the capacity of the auxiliary capacity (Cst) must be increased. This reduces the aperture ratio (Aperture Ratio) of the display area, so that a sufficient display contrast cannot be obtained. As a result, the feedthrough voltage (ΔVp) cannot be sufficiently suppressed depending on the auxiliary capacitance (Cst).
[0004]
As a method for suppressing the feedthrough voltage (ΔVp), a scanning signal control type liquid crystal display device has been proposed in which the falling portion of the scanning signal (SCS) is moderated. In the scanning signal control type liquid crystal display device, the falling portion of the scanning signal (SCS) changes in a linear function as shown in FIG. 2a, an exponential function as shown in FIG. 2b, or a step function as shown in FIG. 2c. . Such scanning signal control type liquid crystal display devices are disclosed in JP-A-6-110035 and JP-A-9-258174 and US Pat. No. 5,587,722. However, these scanning signal control type liquid crystal display devices require a circuit modification of the gate driver or a new waveform modification circuit positioned between the gate driver and each gate line on the liquid crystal panel. In addition, since the gate driver disclosed in US Pat. No. 5,587,722 is formed in one gate driver chip, a circuit having a function of stepwise the falling portion of the scanning signal is formed. The circuit becomes complicated and the power consumption is larger.
[0005]
Actually, the scanning signal control type liquid crystal display device disclosed in Japanese Patent Application Laid-Open No. 6-110035 has an integrator (20) connected between a scanning driver cell (20) and a gate line (GL) as shown in FIG. 22). The integrator (22) includes a resistor (R1) connected between the scanning driver cell (20) and the gate line (GL), and a capacitor connected between the gate line (GL) and the ground voltage line (GVL) ( C1). The integrator (22) configured as described above integrates the scanning signal supplied from the gate driver cell (20) to the gate line (GL) side, so that the falling portion of the scanning signal (SCS) is exponentially functioned. Change. The TFT (CMN) included in the pixel (11) is activated until the voltage of the scanning signal (SCS) from the gate line (GL) falls below its critical voltage. At this time, since the charge charged in the liquid crystal cell (Clc) is pumped to the gate line (GL) side via the parasitic capacitance (Cgs), the amount of charge is extremely reduced. As a result, the feedthrough voltage (ΔVp) is sufficiently suppressed.
[0006]
[Problems to be solved by the invention]
In the scanning signal control type liquid crystal display device as described above, the feedthrough voltage (ΔVp) is sufficiently suppressed to significantly reduce flicker and afterimage. However, a waveform deformation circuit such as an integrator is provided for each gate line. Since it must be added, the circuit configuration becomes very complicated. At the same time, the waveform deformation circuit changes gradually until the rising edge of the scanning signal, so that the charging start time of the liquid crystal cell is delayed.
[0007]
On the other hand, US Pat. No. 5,587,722 discloses a shift register (3) for selectively inputting power supply voltages (VVDD and VVDD · R1 / (R1 + R2)) as shown in FIG. The shift register (3) generates a stepped pulse in response to the power supply voltages (VVDD and VVDD · R1 / (R1 + R2)). However, the shift register (3) must be driven at a high voltage because the power supply voltage is the same as the high level gate voltage supplied to the gate line on the liquid crystal panel. That is, the inverter (5, 6, 9) included in the shift register operates at a driving voltage of approximately 25V when the maximum voltage for starting the TFT is 2.5V. Accordingly, the active matrix liquid crystal display device disclosed in US Pat. No. 5,587,722 consumes a large amount of power.
[0008]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide an active matrix liquid crystal display device and a driving method thereof suitable for simplifying the circuit configuration in addition to removing flicker and afterimage.
[0009]
[Means for Solving the Problems]
To achieve the above object, an active matrix liquid crystal display device according to the present invention includes a plurality of switch transistors each including a gate electrode and a first electrode and a second electrode connected to the pixel electrode and arranged in a matrix form. A plurality of data signal lines respectively connected to a first electrode corresponding to one of a plurality of transistors; a plurality of gate signals connected to a gate electrode corresponding to one of the plurality of transistors; Connected to a plurality of gate signal lines, inputs first and second voltages, and applies one of the first and second voltages so that the gate signal lines are sequentially driven. An output gate driver. The first voltage changes before the continuous gate signal line is activated.
[0010]
An active matrix liquid crystal display driving method according to the present invention includes a step of inputting a first voltage and a second voltage that periodically changes; a step of supplying a second voltage to a gate line through a switch element; And supplying the first voltage to the gate line. The switch element is controlled by the shift register, and the minimum value of the second voltage is set higher than the maximum value of the first voltage.
[0011]
[Action]
With the above configuration, in the active matrix liquid crystal display device according to the present invention, a high potential gate voltage is supplied in an AC form to the level shift of the gate driver, so that the falling portion of the scanning signal is linear, exponential or step function. Or change in one form. Thus, in the active matrix liquid crystal display device according to the present invention, the feedthrough voltage (ΔVp) is sufficiently suppressed, and further, flicker and afterimage are not generated. In addition, in the active matrix liquid crystal display device according to the present invention, the falling part of the scanning signal supplied to the gate line changes more slowly than the rising part because the falling part of the high potential gate voltage changes more slowly than the rising part. . Accordingly, in the active matrix liquid crystal display device according to the present invention, flicker and afterimage are not generated, and the response speed is increased.
[0012]
Detailed Description of the Preferred Embodiment
Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS.
Referring to FIG. 5, a data driver (32) for driving signal lines (SL1 to SLm) on the liquid crystal panel (30) and a gate for driving gate lines (GL1 to GLn) on the liquid crystal panel (30). An active matrix liquid crystal display device according to a first embodiment of the present invention comprising a driver (34) is shown. In the liquid crystal panel (30), the pixels (31) connected to the signal lines (SL) and the gate lines (GL) are arranged in an active matrix form. Each of the pixels (31) responds to a liquid crystal cell (Clc) that adjusts the amount of transmitted light in response to a data voltage signal (DVS) from the signal line (SL) and a scanning signal (SCS) from the gate line (GL). And a TFT (CMN) for switching the data voltage signal (DVS) supplied from the signal line (SL) to the liquid crystal cell (CLc). In each pixel (31), an auxiliary capacitor (Cst) is connected in parallel to the liquid crystal cell (Clc). The auxiliary capacitor (Cst) buffers the voltage charged in the liquid crystal cell (Clc). The data driver (32) supplies a data voltage signal (DVS) to all the gate lines (GL1 to GLn). The gate driver (34) sequentially supplies the scanning signal (SCS) to the gate lines (GL1 to GLn), so that the gate lines (GL1 to GLn) can be used sequentially for each horizontal synchronization period. For this purpose, the gate driver (34) includes a shift register (36) responsive to a gate start pulse (GSP) from the control line (CL) and a gate scanning clock (GSC) from the gate clock line (GCL), and a shift register. (36) and a level shift (38) connected between the gate lines (GL1 to GLn). The shift register (36) outputs a gate start pulse (GSP) from the control line (CL) to any one of the n output terminals (QT1 to QTn). In response to the gate scanning clock (GSC), the gate start pulse (GSP) is sequentially moved from the first output terminal (QT1) to the nth output terminal (QTn). The shift register 36 operates with an integrated circuit driving voltage having 5 V corresponding to the logic voltage level. In addition to being connected between n output terminals (QT1 to QTn) and n gate lines (GL) of the level shift register (36), the first and second voltage lines (FVL, SVL) And n control switches (39) for switching between low potential and high potential gate voltages (Vgl, Vgh). The control switch (39) selectively selects one of the low potential and the high potential gate voltages (Vgl, Vgh) according to the logic state from the output terminal (QT) of the shift register (36). ). Accordingly, only one of the n scanning signals (SCS) has a high potential gate voltage (Vgh). The TFT (CMN) on the gate line (GL) to which the high potential gate voltage (Vgh) is applied is activated (Turn-On), and the liquid crystal cell (Turn-on) is activated during the period in which the TFT (CMN) is activated. Clc) charges the data voltage signal (DVS). Each of the control switches (39) may be opposed to a barper that uses low potential and high potential gate voltages (Vgl, Vgh) as operating voltages.
[0013]
The liquid crystal display according to the first embodiment of the present invention additionally includes a low potential gate voltage generator (40) connected to the first voltage line (FVL) and a high potential gate voltage generator (42). To do. The low-potential gate voltage generator (40) generates a low-potential gate voltage (Vgl) whose voltage level is kept constant and supplies n control switches (39) connected to the first voltage line (FVL). Supply. The low-potential gate voltage (Vgl) generated by the low-potential gate voltage generator (40) may have a form of an alternating signal such as a pulse signal having a constant period. The high-potential gate voltage generator (42) generates a high-potential gate voltage (Vgh) that changes in a constant manner every period of the horizontal synchronizing signal, such as an AC signal. The high potential gate voltage (Vgh) has a falling portion that gradually and gradually changes. The falling portion of the high potential gate voltage (Vgh) changes in the form of a linear function, changes in the form of an exponential function, or changes in the form of a step function. In order to generate such a high potential gate voltage (Vgh), the high potential gate voltage generator (42) includes a high potential voltage generator (44) that generates a high potential voltage (VDD), and a high potential voltage generator. (44) and a voltage regulator (46) connected between the second voltage line (SVL) and a timing controller (48) for controlling the level adjustment timing of the voltage regulator (46). . The high potential voltage generator (44) supplies the voltage regulator (46) with a high potential voltage (VDD) in a DC form that maintains a constant voltage level to be stabilized. The voltage regulator (46) periodically transmits the high potential voltage (VDD) to the n control switches (39) connected to the second voltage line (SVL). ) Is cut off, the voltage supplied to the second voltage line (SVL) is lowered in any one of the functional forms mentioned above. In order to gently change the falling part of the voltage signal on the second voltage line (SVL), the voltage regulator (46) includes a parasitic resistance (Rp) present on the gate line (GL) of the liquid crystal panel (30) and Parasitic capacitance (Cp) can also be used. The timing controller (48) responds to the horizontal synchronization signal (HS) from the synchronization control line (SCL) and the data clock (DCLK) from the data clock line (DCL), and the voltage switching point of the voltage regulator (46). Determine the voltage adjustment point. For this purpose, the timing controller 48 is logically combined with a counter (not shown) that counters the data clock (DCLK) together with being initialized by the horizontal synchronizing signal (HS) and the output signal of this counter. Thus, it may be composed of a logic combination unit (not shown) for controlling the voltage regulator (46).
[0014]
As described above, the high potential gate voltage (Vgh) on the second voltage line (SVL) has a falling portion that gradually decreases in conjunction with the change in the AC form, thereby causing the gate of the liquid crystal panel (30). The falling portion of the scanning signal (SCS) supplied to the line (GL) changes gradually. The TFT (CMN) included in the pixel (31) is activated until the voltage of the scanning signal (SCS) from the gate line (GL) falls below its critical voltage. At this time, the charge charged in the liquid crystal cell (Clc) is supplied to flow to the gate line (GL) side, or the data voltage signal (DVS) from the signal line (SL) via the TFT (CMN) is supplied with sufficient charge. The cell (Clc) is charged. As a result, the voltage charged in the liquid crystal cell (Clc) does not decrease. When the voltage of the scanning signal (SCS) on the gate line (GL) drops below the critical voltage of the TFT (CMN), the voltage fluctuation amount from the gate line (GL) to the gate line (GL) is the maximum of the TFT (CMN). Since it is a critical voltage, the amount of charge flowing from the liquid crystal cell (Clc) to the gate line (GL) side is extremely small. As a result, the feedthrough voltage (ΔVp) is sufficiently suppressed.
[0015]
FIG. 6 schematically illustrates an active matrix liquid crystal display device according to a second embodiment of the present invention. In the active matrix liquid crystal display device of FIG. 6, the voltage regulator (46) uses the parasitic resistance (Rp) and parasitic capacitance (Cp) of the gate line (GL) of the liquid crystal panel (30) to generate a high potential gate voltage (Vgh). The falling part of the scanning signal (SCS) and the falling part of the exponential potential gate voltage (Vgh) and the falling part of the scanning signal (SCS) are changed in an exponential function form. The liquid crystal display device of FIG. 6 includes a gate driver (34) for driving a gate line (GL) on the liquid crystal panel (30). The liquid crystal panel (30) includes a pixel (31) located at the connection with the signal line (SL) and the gate line (GL). The pixel (31) is responsive to a liquid crystal cell (Clc) that adjusts the amount of transmitted light in response to a data voltage signal (DVS) from the signal line (SL) and a scanning signal (SCS) from the gate line (GL). A TFT (CMN) for switching a data voltage signal (DVS) supplied from the signal line (SL) to the liquid crystal cell (Clc). In the pixel (31), the auxiliary capacitor (Cst) is connected in parallel to the liquid crystal cell (Clc). The gate driver (34) includes a shift register cell (36A) responsive to a gate start pulse (GSP) from the control line (CL) and a gate scanning clock (GSC) from the gate clock line (GCL), and a shift register cell (36A). And a control switch (39) connected between the gate line (GL). As shown in FIG. 7, the shift register cell (36A) outputs a gate start pulse (GSP) to the output terminal (QT) side at the rising edge of the gate scanning clock (GSC). The control switch (39) selectively selects one of the low potential and the high potential gate voltages (Vgl, Vgh) as the gate line (GL) according to the logic state of the output signal of the shift register cell (36A). Supply. Accordingly, a scanning signal (SCS) having a low potential gate voltage or a high potential gate voltage (Vgh) appears on the gate line (GL). This will be described in detail. The control switch (39) is configured to supply the high potential gate voltage (Vgh) to the gate line (GL) when the output signal of the shift register cell (36A) has a high logic. On the other hand, when the output signal of the shift register cell (36A) has a low logic, the low potential gate voltage (Vgl) is supplied to the gate line (GL). “SCSn” shown in FIG. 7 represents the waveform of the scanning signal supplied to the next gate line.
[0016]
The active matrix liquid crystal display according to the second embodiment of the present invention further includes a low potential gate voltage generator (40) connected to the first voltage line (FVL) and a high potential gate voltage generator (42). It is equipped with. The low-potential gate voltage generator (40) has n control switches connected to the first voltage line (FVL) with a low-potential gate voltage (Vgl) whose voltage level is kept constant or periodically alternated. (39). The high potential gate voltage generator (42) generates a high potential gate voltage (Vgh) that changes as shown in FIG. The falling portion of the high potential gate voltage (Vgh) falls gently in the form of an exponential function. In order to generate the high potential gate voltage (Vgh) as described above, the high potential gate voltage generator (42) generates a high potential voltage (VDD), and a high potential voltage generator. (44) and a voltage regulator (46) connected between the second voltage line (SVL). The high potential voltage generator (44) supplies the voltage regulator (46) with a high potential voltage (VDD) in a DC form that stably maintains a constant voltage level. The voltage regulator (46) is connected to the second voltage line (SVL) in FIG. 7 by alternately connecting the second voltage line (SVL) to the high potential voltage generator (44) and the ground voltage line (GVL). A high potential gate voltage (Vgh) as shown is generated. For this purpose, the voltage regulator (46) comprises a two-contact control switch (50) responsive to a gate scanning clock (GSC). In the high logic period of the gate scanning clock (GSC), the two-contact control switch (50) connects the first voltage line (SVL) to the high potential voltage generator (44) to connect the second voltage line (SVL) and the gate. A high potential voltage (VDD) appears on the line (GL). When the gate scanning clock (GSC) transitions from a high logic to a low logic, the two-contact control switch (50) connects the second voltage line (SVL) to the ground voltage line (GVL) to connect the second voltage line (GVL). SVL) and the voltage on the gate line (GL) drop exponentially from the high potential voltage level (VDD). At this time, the voltage on the second voltage line (SVL) and the gate line (GL) is discharged to the base voltage line (GVL) side by the time constants of the parasitic resistance (Rp) and the parasitic capacitance (Cp), thereby increasing the potential. The falling portions of the gate voltage (Vgh) and the scanning signal (SCS) gradually change in the form of an exponential function as shown in FIG. As a result, the TFT (CMN) included in the pixel (31) is kept in the start-on state until the voltage of the scanning signal (SCS) from the gate line (GL) falls below the critical voltage. At this time, the charge charged in the liquid crystal cell (Clc) flows to the gate line (GL) side, but sufficient charge is supplied from the signal line (SL) by the data voltage signal (DVS) passing through the TFT (CMN). (Clc) is charged. As a result, the voltage charged in the liquid crystal cell (Clc) cannot be lowered. When the voltage of the scanning signal (SCS) on the gate line (GL) falls below the critical voltage of the TFT (CMN), the voltage fluctuation amount on the gate line (GL) is the critical voltage of the maximum TFT (CMN), so that the liquid crystal The amount of charge flowing from the cell (Clc) to the gate line (GL) side is extremely small. As a result, the feedthrough voltage (ΔVp) is sufficiently suppressed. Furthermore, flicker and afterimages do not occur at the image point displayed by the pixel (31).
[0017]
FIG. 8 schematically illustrates an active matrix liquid crystal display device according to a third embodiment of the present invention. In the active matrix liquid crystal display device of FIG. 8, the voltage regulator (46) further includes a parallel circuit of a resistor (R1) and a capacitor (C1) between a switch (50) for two-contact control and a ground voltage line (GVL). Except for being provided, it has the same circuit configuration as the liquid crystal display device of FIG. The resistor (R1) and the capacitor (C1) increase the time constant when the voltage on the second voltage line (SVL) and the gate line (GL) is discharged toward the base voltage line (GVL). As a result, the falling portion of the high potential gate voltage (Vgh) on the second voltage line (SVL) becomes more gradual than the rising portion as shown in FIG. At the same time, the falling portion of the scanning signal (SCS) on the gate line (GL) also changes more slowly than the rising portion as shown in FIG. Only one of the resistor (R1) and the capacitor (C1) may be used as necessary. Only one of the resistor (R1) and the capacitor (C1) may be used as necessary. In this way, the liquid crystal display device can sufficiently suppress the feedthrough voltage (ΔVp) by adjusting the falling part of the high potential gate voltage (Vgh) and the scanning signal (SCS) more gently than the rising part. At the same time, the response speed is increased.
[0018]
FIG. 10 schematically illustrates an active matrix liquid crystal display device according to a fourth embodiment. In the active matrix liquid crystal display device of FIG. 10, a voltage regulator (46) is connected between a high potential voltage generator (44) and a second voltage line (SVL) instead of a two-contact control switch (50). The liquid crystal display device of FIG. 6 except that it includes a contact control switch (52) and a TFT (MN) connected between the second voltage line (SVL) and the base voltage line (GVL). Have the same circuit configuration. The one-contact control switch (52) and the TFT (MN) are activated in a complementary manner by the logic state of the gate scanning clock (GSC). This will be described in detail. The switch (52) for controlling one contact is activated while the gate scanning clock (GSC) maintains a high logic, while the TFT (MN) is turned on by the TFT (MN) and the gate scanning clock (GSC). ) Is activated while maintaining a high logic. The TFT (MN) provides a discharge path to the second voltage line (SVL) and the gate line (GL) by the gate scanning clock (GSC), thereby causing the high potential gate voltage (Vgh) and the falling part of the scanning signal (GL) to fall. Changes exponentially. Also, the TFT (MN) increases the time constant when the voltage on the second voltage line (SVL) and the gate line (GL) is discharged to the base voltage line (GVL) side due to the resistance component and the capacitance component that appear at the time of startup. Let As a result, the high potential gate voltage (Vgh) falling portion on the ground voltage line (GVL) becomes gentler than the rising portion as shown in FIG. At the same time, the falling portion of the scanning signal (SCS) on the gate line (GL) also changes more slowly than the rising portion as shown in FIG. As described above, the falling part of the high potential gate voltage (Vgh) and the scanning signal (SCS) is adjusted more gently than the rising part, so that the liquid crystal display device can sufficiently suppress the feedthrough voltage (ΔVp). In addition, the response speed becomes faster. The TFT (MN) has an appropriate channel width so that the resistance value of the resistance component and the capacitance of the capacitance component are appropriately set. Furthermore, a resistor and / or a capacitor for increasing the time constant a little more can be added between the TFT (MN) and the ground voltage line (GVL).
[0019]
FIG. 11 schematically illustrates an active matrix liquid crystal display device according to a fifth embodiment of the present invention. The active matrix liquid crystal display device of FIG. 11 is the same as the liquid crystal display device of FIG. 10 except that the resistor (R2) is connected between the second voltage line (SVL) and the ground voltage line (GVL) in the TFT (MN). Have the same circuit configuration. The resistor (R2) is a voltage that is charged to the second voltage line (SVL) and the gate line (GL) when the one-contact control switch (52) is activated by the high logic state of the gate scanning clock (GSC). Prevent leakage. In contrast, when the switch (52) for one-contact control is activated, the voltage on the second voltage line (SVL) and the gate line (GL) of the resistor (R2) is on the base voltage line (GVL) side. As the discharge time becomes longer, the falling portions of the high potential gate voltage (Vgh) and the scanning signal (SCS) are changed in the form of an exponential function. In other words, the resistor (R2) is a falling portion of the high potential gate voltage (Vgh) on the second voltage line (SVL) and the gate line (GL) when the first contact control switch (52) is activated. Becomes more gradual than the rising portion as shown in FIG. At the same time, the falling portion of the scanning signal (SCS) on the gate line (GL) also changes more slowly than the rising portion as shown in FIG. As described above, the falling part of the high potential gate voltage (Vgh) and the scanning signal (SCS) is adjusted more gently than the rising part, so that the liquid crystal display device can sufficiently suppress the feedthrough voltage (ΔVp). In addition, the response speed becomes faster.
[0020]
In addition, in the liquid crystal display devices of the second to fifth embodiments shown in FIGS. 6, 8, 10 and 11, the switching operation of the voltage regulator (46) is controlled by the gate scanning clock (GSC). Thus, the timing controller (48) in FIG. 5 is removed. As a result, the circuit configuration of the active matrix liquid crystal display devices of the second to fifth embodiments shown in FIGS. 6, 8, 10 and 11 is further simplified. In addition to this, in the liquid crystal display devices of the second to fifth embodiments shown in FIGS. 6, 8, 10 and 11, the impact coefficient of the gate scanning clock (GSC) is expressed as 50%. However, the voltage can be appropriately adjusted within a range in which the voltage can be sufficiently charged in the liquid crystal cell.
[0021]
FIG. 12 illustrates a scanning signal (SCS) and a data voltage signal (DVS) appearing on the gate line (GL) and the signal line (SL) of the active matrix liquid crystal display device according to the first to fifth embodiments of the present invention. The scanning signal (SCS) shown in FIG. 12 has a voltage level almost close to the data voltage signal (DVS) at the falling edge. Accordingly, the liquid crystal display device can sufficiently suppress the feedthrough voltage (ΔVp), and the response speed is increased.
[0022]
FIG. 13 schematically illustrates an active matrix liquid crystal display device according to a sixth embodiment of the present invention. The active matrix liquid crystal display device of FIG. 13 includes a low potential gate voltage generator (40) connected to a first voltage line (FVL) and a high potential gate voltage generator (42). The low-potential gate voltage generator (40) supplies a low-potential gate voltage (Vgl) whose voltage level is kept constant to n control switches (39) connected to the first voltage line (FVL). As shown in FIG. 14, the high potential gate voltage generator 42 generates a pulsed high potential gate voltage (Vgh) having first and second high potential voltages (VDD1, VDD2) alternately. In order to generate such a high potential gate voltage (Vgh), the high potential gate voltage generator (42) generates a first and second high potential voltages (VDD1, VDD2). And a voltage regulator (56) connected between the high potential voltage generator (54) and the second voltage line (SVL). The first high potential voltage (VDD1) generated by the high potential voltage generator (54) stably maintains a constant voltage level, and the second high potential voltage (VDD2) is higher than the low potential gate voltage (Vgl). Thus, the voltage level lower than the first high potential voltage (VDD1) is stably maintained. These first and second high potential voltages (VDD1, VDD2) are supplied to the voltage regulator (56). The voltage regulator (56) alternately supplies the first and second high potential voltages (VDD1, VDD2) from the high potential generator (54) to the second voltage line (SVL) side to thereby supply the second voltage line. A high potential gate voltage (Vgh) as shown in FIG. 14 is generated on (SVL). For this purpose, the voltage regulator (56) includes a second control switch (58) responsive to a gate scanning clock (GSC). The second control switch (58) supplies the first high potential voltage (VDD1) to the second voltage line (SVL) during the high logic period of the gate scanning clock (GSC), and thereby the second voltage line (SVL) and the gate. The first high potential voltage (VDD1) appears on the line (GL). On the other hand, when the gate scanning clock (GSC) has a low logic, the second control switch (58) supplies the second high potential voltage (VDD2) to the second voltage line (SVL), thereby providing the second voltage. The second high potential voltage (VDD2) appears on the voltage line (SVL) and the gate line (GL). As a result, the high potential gate voltage (Vgh) sequentially has the first high potential voltage (VDD1) and the second high potential voltage (VDD2) for each period of the gate scanning clock (GSC).
[0023]
The active matrix liquid crystal display device of FIG. 13 includes a gate driver (34) for driving a gate line (GL) on the liquid crystal panel (30). The liquid crystal panel (30) includes a pixel (31) connected to the signal line (SL) and the gate line (GL). The pixel (31) is responsive to a liquid crystal cell (Clc) that adjusts the amount of transmitted light in response to a data voltage signal (DVS) from the signal line (SL) and a scanning signal (SCS) from the gate line (GL). A TFT (CMN) for switching a data voltage signal (DVS) supplied from the signal line (SL) to the liquid crystal cell (Clc). Further, an auxiliary capacitor (Cst) is connected to the liquid crystal cell (Clc) in parallel with the pixel (31). The gate driver (34) includes a shift register cell (36A) responsive to a gate start pulse (GSP) from the control line (CL) and a gate scanning clock (GSC) from the gate clock line (GCL), and a shift register cell (36A). ) And a gate line (GL1). The first control switch (39) is connected. As shown in FIG. 14, the shift register cell (36A) outputs a gate start pulse (GSP) to the output terminal (QT) side at the rising edge of the gate scanning clock (GSC). The first control switch (39) selectively selects one of a low potential and a high potential gate voltage (Vgl, Vgh) as a gate line (GL) according to the logic state of the output signal of the shift register cell (36A). Supply. Accordingly, a scanning signal (SCS) having a low potential gate voltage (Vgl) or a high potential gate voltage (Vgh) appears on the gate line (GL). More specifically, the control switch 39 is a high-potential gate having first and second high-potential voltages (VDD1, VDD2) sequentially when the output signal of the shift register cell 36A has a high logic. While the voltage (Vgh) is supplied to the gate line (GL), the low potential gate voltage (Vgl) is supplied to the gate line (GL) when the output signal of the shift register cell (36A) has a low logic. . As a result, a scanning signal (SCS) as shown in FIG. 14 in which the falling portion changes to a staircase pattern appears on the gate line (GL). “SCSn” shown in FIG. 14 represents the waveform of the scanning signal supplied to the next gate line.
[0024]
As described above, since the falling portion of the scanning signal (SCS) changes stepwise, the TFT (CMN) included in the pixel (31) has a critical voltage of the scanning signal (SCS) from the gate line (GL). The start-up state is maintained until the voltage drops below the voltage. At this time, the charge charged in the liquid crystal cell (Clc) flows to the gate line (GL) side, and at the same time, sufficient charge is supplied from the signal line (SL) to the liquid crystal cell (DVS) via the TFT (CMN). The cell (Clc) is charged. As a result, the voltage charged in the liquid crystal cell (Clc) cannot be lowered. When the voltage of the scanning signal (SCS) on the gate line (GL) falls below the critical voltage of the TFT (CMN), the voltage fluctuation amount on the gate line (GL) is the critical voltage of the maximum TFT (CMN), so that the liquid crystal The charge flowing from the cell (Clc) to the gate line (GL) side is extremely small. As a result, the feedthrough voltage (ΔVp) is sufficiently suppressed. Furthermore, flicker and afterimages do not occur at the image point displayed by the pixel (31).
[0025]
In this case, the parasitic resistance (Rp) and the parasitic capacitance (Cp) on the gate line (GL) of the liquid crystal panel (30) illustrated in FIG. 5 do not affect the high potential gate voltage (Vgh). From this background, it is understood that the parasitic resistance (Rp) and the parasitic capacitance (Cp) are not shown in FIG. FIG. 15 illustrates a scanning signal (SCS) and a data voltage signal (DVS) appearing on a gate line (GL) and a signal line (SL) of an active matrix liquid crystal display according to a sixth embodiment of the present invention. The scanning signal (SCS) shown in FIG. 15 has a voltage level almost close to the data voltage signal (DVS) due to the falling edge changing stepwise. As a result, the liquid crystal display device can sufficiently suppress the feedthrough voltage (ΔVp), and the response speed is increased.
[0026]
FIG. 16 illustrates another embodiment of the voltage regulator (56) illustrated in FIG. 13 in detail. The voltage regulator (56) of FIG. 16 includes a comparator (60) that receives a gate scanning clock (GSC) on the inverting terminal (−) side via a resistor (R3), and an output signal of the comparator (60). The first and second transistors (Q1, Q2) responding to each other in a complementary manner. The comparator (60) compares the gate scanning clock (GSC) as shown in FIG. 17 with the reference voltage (Vref) from the variable resistor (VR), and generates a comparison signal whose logic state changes depending on the result. . More specifically, the comparator 60 outputs a low logic comparison signal to the bases of the first and second transistors Q1 and Q2 when the voltage of the gate scanning clock GSC is higher than the reference voltage Vref. On the other hand, when the voltage of the gate scanning clock (GSC) is lower than the reference voltage (Vref), a high logic comparison signal is supplied to the base terminals of the first and second transistors (Q1, Q2). At this time, the variable resistor (VR) divides the potential difference between the first or second high potential voltage (VDD1 or VDD2) and the base voltage (GND) shown in FIG. 13 and uses the divided voltage as a reference voltage. (Vref) is supplied to the non-inverting terminal (+) of the comparator (60). When a high logic comparison signal is generated by the comparator (60), the first transistor (Q1) uses the first high potential voltage (VDD1) from the high potential voltage generator (54) of FIG. 13 as the second voltage line. (SVL). On the other hand, the second transistor (Q2) receives the second high potential voltage (VDD2) from the high potential voltage generator (54) of FIG. 13 when the comparator (60) generates a low logic comparison signal. Supply to the voltage line (SVL). As a result, the high voltage gate voltage (Vgh) shown in FIG. 17 is generated in the second voltage line (SVL), which changes in a manner contrary to the gate scanning clock (GSC). The high potential gate voltage (Vgh) is alternated between the first and second high potential voltages (VDD1, VDD2) according to the logic state of the gate scanning clock (GSC). This high potential gate voltage (Vgh) is used when the shift register cell (36A) in FIG. 13 responds to the falling portion of the gate scanning clock (GSC). Further, the high-potential gate voltage (Vgh) is applied when the position of the first and second transistors (Q1, Q2) is changed, or when the reference voltage (Vref) and the gate scanning clock (GSC) are inverted of the comparator (60) and When supplied to the non-inverted terminals (−, +), it changes in the same form as the gate scanning clock (GSC). On the other hand, the resistor (R4) connected between the second voltage line (SVL) and the inverting terminal (−) of the comparator (60) converts the voltage on the second voltage line (SVL) to the inversion of the comparator (60). By feeding back to the terminal (−) side, the high potential gate voltage (Vgh) quickly responds to the gate scanning clock (GSC).
[0027]
Referring to FIG. 18, the data driver (32) for driving the signal lines (SL1 to SLm) on the liquid crystal panel (30) and the gate for driving the gate lines (GL1 to GLn) on the liquid crystal panel (30). An active matrix liquid crystal display device according to a seventh embodiment of the present invention comprising a driver (34) is shown. Pixels (31) connected to the signal lines (SL) and the gate lines (GL) are arranged in an active matrix form on the liquid crystal panel (30). Each of the pixels (31) responds to a liquid crystal cell (Clc) that adjusts the amount of transmitted light in response to a data voltage signal (DVS) from the signal line (SL) and a scanning signal (SCS) from the gate line (GL). And a TFT (CMN) for switching the data voltage signal (DVS) supplied from the signal line (SL) to the liquid crystal cell (Clc). Further, an auxiliary capacitor (Cst) is connected in parallel to the liquid crystal cell (Clc) in each pixel (31). The auxiliary capacitor (Cst) buffers the voltage charged in the liquid crystal cell (Clc). The data driver 32 supplies the data voltage signal DVS to all the signal lines SL1 to SLm by sequentially driving the gate lines G11 to GLn. The gate driver (34) sequentially supplies the scanning signal (SCS) to the gate lines (GL1 to GLm), so that the gate lines (GL1 to GLn) can be used sequentially for each horizontal synchronization period. For this purpose, the gate driver (34) includes a shift register (36) responsive to a gate start pulse (GSP) from the control line (CL) and a gate scanning clock (GSC) from the gate clock line (GCL), and a shift register. (36) and a level shift (62) connected between the gate lines (GL1 to GLn). The shift register (36) outputs a gate start pulse (GSP) from the control line (CL) to any one of the n output terminals (QT1 to QTn), and also a gate scanning clock. In response to (GSC), the gate start pulse (GSP) is sequentially moved from the first output terminal (QT1) to the nth output terminal (QTn) side. The shift register 36 operates with an integrated circuit driving voltage having 5 V corresponding to the logic voltage level. The level shift (62) generates n scanning signals (SCS) by shifting the voltage level of the output signal of the shift register (36). For this purpose, the level shift (62) is commonly connected to the first voltage line (FVL), and is connected to each of the n PMOS transistors (MP1 to MPn) connected to the gate lines (GL1 to GLn). N NMOS transistors (MN1 to MNn) respectively connected to the gate lines (GL1 to GLn) in addition to being commonly connected to the two voltage lines (SVL).
[0028]
The low voltage gate voltage (Vgl) generated by the low voltage gate voltage generator (40) is supplied to the first voltage line (FVL). The first to nth PMOS transistors (MP1 to MPn) have gate electrodes connected to the n output terminals (QT1 to QTn) of the shift register (36), respectively. Similarly, the first to n-th NMOS transistors (MN1 to MNn) also have gate electrodes respectively connected to the n output terminals (QT1 to QTn) of the shift register (36). Each of the first to n-th POMS transistors (MP1 to MPn) is activated in a complementary manner with each of the first to n-th NMOS transistors (MN1 to MNn) in response to a signal on the output terminal of the shift register (36). The first to n-th NMOS transistors (MN1 to MNn) that respond to the signals from the output terminals (QT1 to QTn) of the shift register (36) are sequentially activated for each horizontal synchronization period. Accordingly, the first to nth PMOS transistors (MP1 to MPn) are sequentially activated for each horizontal synchronization period. As a result, the second voltage line (SVL) is sequentially connected to the first to nth gate lines (GL1 to GLn) in each horizontal synchronization period. The level shift (62) includes n PMOS transistors (MPn + 1 to MP2n) connected in parallel between the second voltage line (SVL) and the high potential voltage generator (44), and the second voltage line (SVL). And a discharge resistor (Rd) connected between the ground line (GNDL). These n PMOS transistors (MPn + 1 to MP2n) are connected horizontally from the start point of each horizontal synchronization period in response to the gate output enable signal (GOD) shown in FIG. 19 on the enable line (EOL). It is activated simultaneously for the period corresponding to half of the synchronization period. When these n PMOS transistors (MPn + 1 to MP2n) are activated, the high potential voltage (VDD) generated by the high potential voltage generator (44) is a parallel circuit of the n PMOS transistors (MPn + 1 to MP2n) and It is supplied to any one of the n gate lines (GL1 to GLn) through the second voltage line (SVL). On the other hand, when n PMOS transistors (MPn + 1 to MP2n) are activated, the charged voltage on any one of the n gate lines (GL1 to GLn) is discharged to the second voltage line (SVL) and the discharge. It is discharged to the ground line (GNDL) side via the resistor (Rd). At this time, the discharge rate (that is, the time constant) of the voltage on the gate line (GL) is determined by the discharge resistance (Rd), the parasitic capacitance (Cc), and the parasitic resistance (Rc) on the gate line (GL). Accordingly, in the second voltage line (SVL), as shown in FIG. 19, the high potential voltage level (VDD) is maintained in the high logic period of the gate scanning clock (GSC) (that is, the first half period of the horizontal synchronizing signal). In the low logic period of the gate scanning clock (GSC), a high potential gate voltage (Vgh) that gradually decreases exponentially from the high potential voltage level (VDD) is generated.
[0029]
Each of the first to nth gate lines GL1 to GLn is sequentially activated by the period of the horizontal synchronization signal, and each of the NMOS transistors GL1 to GLn is sequentially activated by the period of the horizontal synchronization signal (GL1). Through GLn), the high potential gate voltage (Vgh) on the second voltage line (SVL) is input for one period of the horizontal synchronizing signal, and the PMOS transistors (MP1 to MPn) are used for the remaining period. ) To input the low potential gate voltage (Vgl) on the first voltage line (FVL). As a result, the first to nth gate lines GL1 to GLn are supplied with the scanning signals SCS1 to SCSn shown in FIG. The scanning signal (SCS) maintains a high potential voltage in the high logic section of the gate scanning clock (GSC) (that is, the first half period of the horizontal synchronization signal), and the low logic section (horizontal synchronization signal of the horizontal scanning signal). In the second half cycle, the voltage decreases exponentially from a high potential voltage to a voltage close to the critical voltage (Vth) of the TFT (CMN) on the liquid crystal panel (30). Further, the scanning signal (SCS) suddenly drops to a voltage lower than the critical voltage of the TFT (CMN) (that is, the low potential gate voltage (Vgl)) at the start of the next horizontal synchronization period. In this way, the falling portion of the scanning signal (SCS) supplied to the gate line (GL) of the liquid crystal panel (30) changes gently, so that the TFT (CMN) included in the pixel (31) becomes a gate. It is activated until the voltage of the scanning signal (SCS) from the line (GL) falls below the critical voltage. At this time, the charge charged in the liquid crystal cell (Clc) flows to the gate line (GL) side, but sufficient charge is supplied from the signal line (SL) by the data voltage signal (DVS) passing through the TFT (CMN). (Clc) is charged. As a result, the voltage charged in the liquid crystal cell (Clc) does not drop. When the voltage of the scanning signal (SCS) on the gate line (GL) falls below the critical voltage of the TFT (CMN), the voltage fluctuation amount on the gate line (GL) is the critical voltage of the maximum TFT (CMN), so that the liquid crystal The charge flowing from the cell (Clc) to the gate line (GL) side is extremely small. As a result, the feedthrough voltage (ΔVp) is sufficiently suppressed. The n PMOS transistors (MPn + 1 to MP2n) described above minimize the amount of high potential voltage (VDD) supplied from the high potential voltage generator (44) to the second voltage line (SVL). The resistance value between the high potential voltage generator (44) and the second voltage line (SVL) can be lowered. Therefore, n−1 PMOS transistors among n PMOS transistors (MPn + 1 to MP2n) can be removed. In this case, the circuit configuration of the gate driver (34) is simplified. Further, the gate start pulse (GSP), the gate scanning clock (GSC), and the gate enable signal (GOE) are generated by a timing controller (not shown).
[0030]
FIG. 20 illustrates a line scanning circuit for driving any one gate line in the active matrix liquid crystal display device illustrated in FIG. The line scanning circuit shown in FIG. 20 includes a gate driver (34) for driving a gate line (GL) on the liquid crystal panel (30). The liquid crystal panel (30) includes a pixel (31) connected to the signal line (SL) and the gate line (GL). The pixel (31) is responsive to a liquid crystal cell (Clc) that adjusts the amount of transmitted light in response to a data voltage signal (DVS) from the signal line (SL) and a scanning signal (SCS) from the gate line (GL). A TFT (CMN) for switching a data voltage signal (DVS) supplied from the signal line (SL) to the liquid crystal cell (Clc). Further, an auxiliary capacitor (Cst) is connected to the liquid crystal cell (Clc) in parallel with the pixel (31). The gate driver (34) includes a shift register cell (36A) responsive to a gate start pulse (GSP) from the control line (CL) and a gate scanning clock (GSC) from the gate clock line (GCL), and a shift register cell (36A). ) And a gate line (GL) and is composed of a level shift cell (62A). The shift register cell (36A) outputs the gate start pulse (GSP) shown in FIG. 19 to the output terminal (QT) side at the rising edge of the gate scanning clock (GSC) shown in FIG. The level shift cell (62A) generates a scanning signal (SCS) by shifting the voltage level of the output signal of the shift register cell (36A). For this, the level shift cell 62A includes a first PMOS transistor MP1 connected between the first voltage line FVL and the gate line GL on the liquid crystal panel 30, and a second voltage line A first NMOS transistor (MN1) connected between the SVL) and the gate line (GL).
[0031]
The low voltage gate voltage (Vgl) generated by the low voltage gate voltage generator (40) is supplied to the first voltage line (FVL). The first PMOS transistor (MP1) has a gate electrode connected to the output terminal (QT) of the shift register cell (36A). Similarly, the first NMOS transistor (MN1) has a gate electrode connected to the output terminal (QT) of the shift register cell (36A). The first PMOS transistor (MP1) is activated in a mutually complementary manner with the first NMOS transistor (MN1) in response to a signal on the output terminal of the shift register cell (36A). The first NMOS transistor (MN1) responding to the signal from the output terminal (QT) of the shift register cell (36A) is activated in an arbitrary horizontal synchronization period, while the first PMOS transistor (MP1) has an arbitrary horizontal synchronization period. Except for this, it is activated during the remaining frame period. As a result, the second voltage line (SVL) is connected to the gate line (GL) only during an arbitrary horizontal synchronization period, and the first voltage line (FVL) is the remaining frame excluding the arbitrary horizontal synchronization period. Connected to the gate line (GL) during the period.
[0032]
The level shift cell 62A includes a second PMOS transistor MP2 connected between the high voltage generator 44 and the second voltage line SVL, a second voltage line SVL, and a ground line (SVL). And a discharge resistor (Rd) connected between (GNDL). The second PMOS transistor (MP2) corresponds to half of the horizontal synchronization period from the start point of each horizontal synchronization period in response to the gate output enable signal (GOE) illustrated in FIG. 18 from the enable line (EOL). Fired during the period. When the second PMOS transistor (MP2) is activated, the high potential voltage generator (44) supplies the high potential voltage (VDD) to the gate line (GL) via the second voltage line (SVL). Meanwhile, when the second PMOS transistor (MP2) is activated, the voltage charged on the gate line (GL) is discharged to the ground line (GNDL) via the second voltage line (SVL) and the discharge resistor (Rd). Is done. At this time, the discharge rate (that is, time constant) of the voltage on the gate line (GL) is determined by the discharge resistance (Rd), the parasitic capacitance (Cp) and the parasitic resistance (Rp) on the gate line (GL). Accordingly, the high voltage level (VDD) is maintained in the second voltage line (SVL) in the high logic period of the gate scanning clock (GSC) illustrated in FIG. 19 (that is, the first half period of the horizontal synchronizing signal). In the low logic section of the gate scanning clock (GSC), a high potential gate voltage (Vgh) that gradually decreases exponentially from the high potential voltage level (VDD) appears. The gate line (GL) applies the high potential gate voltage (Vgh) on the second voltage line (SVL) via the first NMOS transistor (MN1) activated during the period of an arbitrary horizontal synchronizing signal to the period of the horizontal synchronizing signal. During the remaining period excluding, the low potential gate voltage (Vgl) on the first voltage line (FVL) is input via the first PMOS transistor (MP1). As a result, any one of the scanning signals (SCS1 to SCSn) shown in FIG. 19 is supplied to the gate line (GL). The scanning signal (SCS) maintains a high potential voltage in the high logic period of the gate scanning clock (GSC) (that is, the first half cycle of the horizontal synchronization signal), and (in the horizontal logic signal in the low logic period of the gate scanning clock (GSC)). In the latter half period), the voltage decreases exponentially from a high potential voltage to a voltage close to the critical voltage (Vth) of the TFT (CMN) on the liquid crystal panel (30).
[0033]
Further, the scanning signal (SCS) suddenly drops to a voltage lower than the critical voltage of the TFT (CMN) (that is, the low potential gate voltage (Vgl)) at the start of the next horizontal synchronization period. In this way, the falling portion of the scanning signal (SCS) supplied to the gate line (GL) of the liquid crystal panel (30) changes gently, so that the TFT (CMN) included in the pixel (31) becomes a gate. It is activated until the voltage of the scanning signal (SCS) from the line (GL) drops below its critical voltage. At this time, the electric charge charged in the liquid crystal cell (Clc) flows to the gate line (GL) side, and sufficient electric charge is generated by the data voltage signal (DVS) from the signal line (SL) via the TFT (CMN). ) Is charged. As a result, the voltage charged in the liquid crystal cell (Clc) does not drop. When the voltage of the scanning signal (SCS) on the gate line (GL) falls below the critical voltage of the TFT (CMN), the voltage fluctuation amount on the gate line (GL) is the critical voltage of the maximum TFT (CMN), so that the liquid crystal The amount of charge flowing from the cell (Clc) to the gate line (GL) side is extremely small. As a result, the feedthrough voltage (ΔVp) is sufficiently suppressed.
[0034]
FIG. 21 schematically illustrates an active matrix liquid crystal display device according to an eighth embodiment of the present invention. The active matrix liquid crystal display device of FIG. 21 includes n PMOS transistors (MPn + 1 to MP2n) connected in parallel between the second voltage line (SVL) and the high potential voltage generator (44) in FIG. Voltage regulation connected between the high potential voltage generator (44) and the second voltage line (SVL) instead of the discharge resistor (Rd) connected between the two voltage line (SVL) and the ground line (GNDL) The circuit configuration is the same as that of the active matrix liquid crystal display device of FIG. The voltage regulator (64) connects the high voltage generator (44) to the second voltage line (SVL) in response to the gate scanning clock (GSC) from the gate clock line (GCL). SVL) provides a discharge path. More specifically, the voltage regulator 64 is configured such that the high potential voltage VDD from the high potential generator 44 is supplied to the second voltage line during the period when the gate scanning clock GSC has a high logic value. SVL) and n NMOS transistors (MN1 to MNn) are transmitted to the gate line (GL) side. Meanwhile, when the gate scanning clock (GSC) has a low logic value, the voltage regulator (64) provides a discharge path to the second voltage line (SVL) so that the voltage charged on the gate lines (GL1 to GLn) is reduced. The second voltage line (SVL) and the discharge path are discharged. At this time, the discharge rate (that is, the time constant) of the voltage on the gate line (GL) is determined by the resistance value of the discharge path, the parasitic capacitance (Cc) and the parasitic resistance (Rc) on the gate line (GL). As a result, as shown in FIG. 19, the voltage regulator 64 changes the high potential voltage level (VDD) in the high logic period of the gate scanning clock (GSC) (that is, the first half period of the horizontal synchronizing signal). The high potential gate voltage (Vgh) gradually decreasing exponentially from the high potential voltage level (VDD) appears on the second voltage line (SVL) in the low logic period of the gate scanning clock (GSC).
[0035]
The first to nth gate lines (GL1 to GLn) are high potential gates on the second voltage line (SVL) via NMOS transistors (MN1 to MNn) that are sequentially activated in accordance with the period of the horizontal synchronizing signal. In addition to inputting the voltage (Vgh) during one period of the horizontal synchronizing signal, the low potential gate voltage on the first voltage line (FVL) is passed through the PMOS transistors (MP1 to MPn) during the remaining period. Enter (Vgl). As a result, the first to nth gate lines GL1 to GLn are supplied with the scanning signals SCS1 to SCSn shown in FIG. The scanning signal (SCS) maintains a high potential voltage in the high logic section of the gate scanning clock (GSC) (that is, the first half period of the horizontal synchronization signal), and the low logic section (horizontal synchronization signal of the horizontal scanning signal). In the second half cycle, the voltage decreases exponentially from a high potential voltage to a voltage close to the critical voltage (Vth) of the TFT (CMN) on the liquid crystal panel (30). Further, the scanning signal (SCS) suddenly drops to a voltage lower than the critical voltage of the TFT (CMN) (that is, the low potential gate voltage (Vgl)) at the start of the next horizontal synchronization period.
[0036]
In this way, the falling portion of the scanning signal (SCS) supplied to the gate line (GL) of the liquid crystal panel (30) changes gently, so that the TFT (CMN) included in the pixel (31) becomes a gate. It is activated until the voltage of the scanning signal (SCS) from the line (GL) falls below the critical voltage. At this time, the charge charged in the liquid crystal cell (Clc) flows to the gate line (GL) side, but sufficient charge is supplied from the signal line (SL) by the data voltage signal (DVS) passing through the TFT (CMN). (Clc) is charged. As a result, the voltage charged in the liquid crystal cell (Clc) does not decrease. When the voltage of the scanning signal (SCS) on the gate line (GL) falls below the critical voltage of the TFT (CMN), the voltage fluctuation amount on the gate line (GL) is the critical voltage of the maximum TFT (CMN), so that the liquid crystal The amount of charge flowing from the cell (Clc) to the gate line (GL) side is extremely small. As a result, the feedthrough voltage (ΔVp) is sufficiently suppressed.
[0037]
FIG. 22a shows a waveform of a scanning signal provided by an active matrix liquid crystal display device according to the present invention, and FIG. 22b shows a scanning signal provided by a conventional active matrix liquid crystal display device. Unlike the scanning signal of FIG. 22b, the scanning signal of FIG. 22a has a falling edge that decreases exponentially. Accordingly, in the active matrix liquid crystal display device according to the present invention, the potential difference between the gate electrode and the source electrode of the TFT (CMN) when the TFT (CMN) is turned off is reduced. Therefore, the charge discharged from the liquid crystal cell when the TFT (CMN) is turned off is significantly reduced. As a result, the feedthrough voltage (ΔVp) is reduced and the flicker is further reduced. FIG. 23a shows the current change when the TFT (CMN) is activated in the active matrix liquid crystal display device according to the present invention, and FIG. 23b shows the current change when the TFT (CMN) is activated in the conventional active matrix liquid crystal display device. Respectively. FIG. 23a and FIG. 23b show that the active matrix liquid crystal display device according to the present invention can greatly suppress the transient noise component as compared with the conventional liquid crystal display device.
[0038]
FIG. 24 illustrates an embodiment of the voltage regulator 64 shown in FIG. 20 in detail. In FIG. 24, the voltage regulator (64) includes first and second resistors (R1, R2) connected in series between a high potential voltage line (VDDL) and a ground line (GNDL), and a first node (N1). And a third resistor (R3) connected between the second voltage line (SVL). The first and second resistors (R1, R2) divide the high potential voltage (VDD) on the high potential voltage line (VDDL) so that the divided voltage appears on the first node (N1). . The third resistor (R3) limits the amount of current between the first node (N1) and the second voltage line (SVL). The voltage regulator (64) includes a high potential voltage line (VDDL), a first transistor (TR1) connected between the first and second nodes (N1, N2), a second resistor (R2), and a ground line ( And a second transistor (TR2) connected between GNDL). The first transistor (TR1) selectively transmits the high potential voltage (VDD) on the high potential voltage line (VDDL) to the first node (N1) side in response to the voltage on the second node (N1).
[0039]
More specifically, the first transistor TR1 is activated when the voltage on the second node N2 is equal to or lower than the critical voltage (ie, 0.7V), and the voltage on the first node N1 is high. Maintain potential voltage level. When the voltage on the second node (N2) is equal to or higher than the critical voltage, the first transistor (TR1) is turned off to open the high potential voltage line (VDDL) and the first node (N1). For this reason, a P-type junction transistor is used as the first transistor (TR1). The voltage on the second node (N2) is changed by a third transistor (TR3) having a base connected to the fourth node (N4). The third transistor (TR3) is activated when the gate scanning clock (GSC) from the fourth node (N4) has a high logic value, and the fourth resistor (R4) and the second node (from the high potential voltage line (VDDL)). N2), a fifth resistor (R5), and a current path to the ground line (GNDL) via its collector and emitter. In this case, a voltage lower than the critical voltage of the transistor (TR) appears at the second node (N2). In contrast, when the gate scanning clock (GSC) on the fourth node (N4) has a low logic, the third transistor (TR3) is turned off and the voltage of the second node (N2) is set to the high potential voltage level. To maintain. On the other hand, the second transistor (TR2) selectively connects the second resistor (R2) to the ground line in response to the voltage on the third node (N3). At this time, the high potential gate voltage (Vgh) on the second voltage line (SVL) passes through the collector and emitter of the third resistor (R3), the first node (N1), the second resistor (R2) and the spare transistor (TR2). Then, it is discharged to the ground line (GNDL) side.
[0040]
On the other hand, when the voltage on the third node (N3) is lower than the critical voltage, the second transistor (TR2) is turned off and the second resistor (R2) and the ground line (GNDL) are opened. For this purpose, an N-type junction transistor (TR) is used in the second transistor (TR). The voltage on the third node (N3) varies depending on the operating state of the fourth transistor (TR4) having a base connected to the fourth node (N4). The fourth transistor (TR4) is activated when the gate scanning clock (GSC) from the fourth node (N4) has a high logic value to connect the third node (N3) to the ground line (GNDL). As a result, the ground voltage (GND) appears at the third node (N3). In contrast, when the gate scanning clock (GSC) on the fourth node (N4) has a high logic value, the fourth transistor (TR4) is turned off to connect the third node (N3) to the ground line (GNDL). Is released.
[0041]
At this time, the high potential voltage (VDD) on the high potential voltage line (VDDL) is charged to the third node (N3) via the sixth resistor (R6). Accordingly, a high potential voltage (VDD) appears at the third node (N3). As a result, the voltage on the second node (N2) and the voltage on the third node (N3) change in the same form. As the voltages on the second and third nodes (N2, N3) change in the same form, the first and second transistors (TR1, TR2) are driven in a mutually complementary manner. In other words, the first transistor (TR1) is activated in the high logic period of the gate scanning clock (GSC), and the second transistor (TR2) is activated in the low logic period of the gate scanning clock (GSC). Accordingly, the voltage on the first node N2 and the second voltage line SVL is a high potential voltage (VDD) in the high logic period of the gate scanning clock (GSC), and a low logic period of the gate scanning clock (GSC). Then, the voltage is decreased exponentially from the high potential voltage level (VDD) to the divided voltage level. As a result, the high potential gate voltage (Vgh) having the waveform shown in FIG. 18 appears in the second voltage line (svl). The gate scanning clock (GSC) is supplied from the gate clock line (GCL) to the fourth node (N4) via the seventh resistor (R7). The seventh resistor (R7) limits the current flowing from the gate clock line (GCL) to the fourth node (N4). The second and third resistors R2 and R3 are gate lines together with the parasitic capacitance (Cp) and the parasitic resistance (Rp) on the gate line (GL) illustrated in FIG. 20 when the second transistor (TR2) is activated. Determine the discharge rate of the voltage on (GL).
[0042]
FIG. 25 schematically illustrates a TAB type liquid crystal display device according to the present invention. In the TAB type liquid crystal display device of FIG. 25, the liquid crystal panel (30) includes a liquid crystal layer (30C) sealed between an upper glass substrate (30A) and a lower glass substrate (30B). The liquid crystal panel (30) is connected to a PCB (Printed Circuit Board) module (68) by an FPC (Flexible Printed Circuit) film (66). The PCB module (68) has a control circuit part (72) mounted on the upper surface of the PCB (70), and low potential and high potential gate voltage generators (40, 42). The FPC film (66) has one step connected to the pad region of the lower glass substrate (30B) and another step connected to the edge of the bottom surface of the PCB (70). A data driver (32) and / or a gate driver (34) is grounded in the middle of the FPC film (66). The data driver (32) and the gate driver (34) are connected to the liquid crystal panel (30) and the PCB module (68) by the FPC film (66). Such an FPC film (66) includes a first conductive layer pattern (67A) for electrically connecting the liquid crystal panel (30) to the data driver (32) and / or the gate driver (34), the data driver (32), and A second conductive layer pattern (67B) is provided to electrically connect the gate driver (34) to the PCB module (68). These first and second conductive layer patterns (67A, 67B) are wrapped by the first and second protective films (69A, 69B) so that both ends are exposed.
[0043]
FIG. 26 schematically illustrates a COG (Chips On Glass) liquid crystal display device according to the present invention. The COG type liquid crystal display device of FIG. 26 includes a liquid crystal layer (30C) sealed between an upper glass substrate (30A) and a lower glass substrate (30B). The liquid crystal panel (30) is connected to a PCB (Printed Circuit Board) module (68) by an FPC (Flexible Printed Circuit) film (66). The PCB module (68) has a control circuit part (72) mounted on the upper surface of the PCB (70), and low potential and high potential gate voltage generators (40, 42). In addition, a data driver (32) and / or a gate driver (34) is mounted on the pad area of the lower glass substrate (30B). The data driver (32) and the gate driver (34) are connected to the liquid crystal panel (30) and the PCB module (68) by the FPC film (66). The FPC film (66) is connected to the PCB module (68) on which the data driver (32) and the gate driver (34) are mounted. For this purpose, the FPC film (66) has one step connected to the pad region of the lower glass substrate (30B) and another step connected to the bottom edge of the PCB (70). Such an FPC film (66) has a conductive layer pattern (67) for electrically connecting the liquid crystal panel (30) on which the data driver (32) and / or the gate driver (34) is mounted and the PCB module (68). Have. The conductive layer pattern (67) is wrapped with a protective film (69) so that the end portion is exposed.
[0044]
The low potential gate voltage generator and the high potential gate voltage generator disclosed in the present invention are located in the PCB module, and the voltage controller can be arranged in various forms on the LCD module. First, a voltage controller can be placed on the PCB module. In other words, the voltage controller, the high potential gate voltage generator, and the low potential gate voltage generator are all formed on the PCB module. Such a circuit structure can make the falling part of the gate pulse smooth in the normal gate driver IC shown in FIG. Therefore, the object of the present invention is achieved without modifying the gate driver IC. Next, the voltage controller is mounted in the gate driver IC. The voltage controller mounted in the gate driver IC may be connected between the high potential gate voltage generator and the bubbler as shown in FIG. In a different manner, the voltage controller included in the gate driver IC may be connected between one high-potential voltage generator and multiple bumpers as shown in FIGS. The gate driver IC including the voltage controller can reduce the number of parts of the LCD module and further reduce the cost of the parts compared to the case where the voltage controller is arranged on the PCB module.
[0045]
【The invention's effect】
As described above, the active matrix liquid crystal display device according to the present invention supplies a high potential gate voltage to the level shift of the gate driver in an alternating form, so that the falling portion of the scanning signal is linear, exponential, or step function. Or change in one form. Accordingly, the active matrix liquid crystal display device according to the present invention sufficiently suppresses the feedthrough voltage (ΔVp) and further suppresses the generation of flicker and afterimage. Furthermore, the circuit configuration of the active matrix liquid crystal display device according to the present invention is greatly simplified.
[0046]
In the active matrix liquid crystal display device according to the present invention, the falling portion of the scanning signal supplied to the gate line changes more slowly than the rising portion because the falling portion of the high potential gate voltage changes more slowly than the rising portion. . Thus, in the active matrix liquid crystal display device according to the present invention, flicker and afterimage are not generated, and the response speed is further increased.
[0047]
Those skilled in the art can understand that various changes and modifications can be made without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should be determined not only by the contents described in the detailed description of the specification but also by the claims.
[Brief description of the drawings]
FIG. 1 is a schematic view of a conventional liquid crystal display device.
FIG. 2 is a diagram illustrating a waveform of a scanning signal in which a falling portion gradually changes.
FIG. 3 is a view illustrating a conventional liquid crystal display device using the scanning signal illustrated in FIG. 2b.
FIG. 4 is a diagram illustrating the structure of a normal liquid crystal display device.
FIG. 5 is a schematic view illustrating an active matrix liquid crystal display device according to a first embodiment of the present invention.
FIG. 6 is a schematic view illustrating an active matrix liquid crystal display device according to a second embodiment of the present invention.
FIG. 7 is an output waveform diagram for the important part shown in FIG. 6;
FIG. 8 is a schematic view illustrating an active matrix liquid crystal display device according to a third embodiment of the present invention.
FIG. 9 is an output waveform diagram for an important part shown in FIG. 8;
FIG. 10 schematically illustrates an active matrix liquid crystal display device according to a fourth embodiment of the present invention.
FIG. 11 is a schematic view illustrating an active matrix liquid crystal display device according to a fifth embodiment of the present invention.
FIG. 12 is a waveform diagram of a scanning signal and a data voltage signal appearing on the gate line and the signal line of the liquid crystal display according to the first to fifth embodiments of the present invention, respectively.
FIG. 13 is a schematic view illustrating an active matrix liquid crystal display device according to a sixth embodiment of the present invention.
14 is an output waveform diagram for an important part shown in FIG. 13; FIG.
FIG. 15 is a waveform diagram of a scanning signal and a data voltage signal appearing on a gate line and a signal line of the liquid crystal panel shown in FIG.
FIG. 16 is a diagram illustrating a different embodiment of the voltage regulator illustrated in FIG. 13;
FIG. 17 is an input and output waveform diagram of the voltage regulator illustrated in FIG. 16;
FIG. 18 is a view schematically illustrating an active matrix liquid crystal display device according to a seventh embodiment of the present invention.
FIG. 19 is an output waveform diagram for the important part shown in FIG. 18;
FIG. 20 is a diagram illustrating a line scanning circuit for driving one gate line in the liquid crystal display device illustrated in FIG. 18;
FIG. 21 is a view schematically illustrating an active matrix liquid crystal display according to an eighth embodiment of the present invention.
FIG. 22 is a waveform diagram of a scanning signal by the present invention a and a conventional b active matrix liquid crystal display device.
FIG. 23 is a diagram illustrating a change in current when a TFT (CMN) is activated by the active matrix liquid crystal display device of the present invention a and conventional b.
FIG. 24 is a diagram illustrating in detail the voltage regulator illustrated in FIG. 21;
FIG. 25 is a view illustrating a tap type liquid crystal display device according to the present invention.
FIG. 26 is a view illustrating a COG type liquid crystal display device according to the present invention.
[Explanation of symbols]
10: Liquid crystal panel 11, 31: Pixel
12, 32: Data driver 14, 34: Gate driver
3, 16, 36: Shift register
118, 38, 62: Level shift
5, 6, 9, 19: Inverter 20: Scanning driver cell
22: Integrator 30A: Upper glass substrate
30B: Lower glass substrate 30C: Liquid crystal layer
36A: Shift register cell 39, 58: Control switch
40: Low-potential gate voltage generator 42: High-potential gate voltage generator
44, 54: High

potential voltage generator

46, 56, 64: Voltage regulator
48: Timing controller 50: Switch for 2-contact control
52: 1 contact control switch 60: comparator
62A: Level shift cell 66: FPC film
67, 67A, 67B: conductive layer pattern
68:

PCB module

69, 69A, 69B: Protective film
70: PCB 72: Control circuit section
SL, SL1 to SLm: signal lines
GL, GL1 to GLm: gate lines
Clc: Liquid crystal cell CMN: Thin film transistor (TFT)
CL: Control line GCL: Gate clock line
FVL: first voltage line SVL: second voltage line
Cst: Auxiliary capacity
MP1 to MPn, MPn + 1 to MP2n: PMOS transistors
MN1 to MNn: NMOS transistors
Rp, Rc: parasitic resistance Cp, Cc: parasitic capacitance
SCL: Synchronous control line DCL: Data clock line
GVL: Base voltage line Q1, Q2: Transistor
VR: Variable resistance GNDL: Ground line

Claims

データドライバからの信号を、複数のＴＦＴを経由してそれぞれのＴＦＴに接続された画素に供給する信号ラインと、
ゲートドライバからの信号を、複数のＴＦＴのゲート電極に供給するゲートラインを有する液晶表示装置において、
ゲートドライバは各ゲートラインに対応する制御用スイッチを有し、
制御用スイッチは低電位ゲート電圧発生器からの低電位ゲート電圧を供給する第１電圧ラインと、高電位ゲート電圧発生器からの高電位ゲート電圧を供給する第２電圧ラインとの間を切り換えてゲートラインに低電位ゲート電圧または高電位ゲート電圧の何れかを供給し、
高電位ゲート電圧発生器の電圧調節器は高電圧発生装置と基底電圧ラインとの間を２接点制御用スイッチにより切り換えることにより、第２電圧ラインおよびゲートライン上の電圧を高電位電圧レベルから指数関数的に降下させる液晶表示装置。A signal line for supplying a signal from the data driver to a pixel connected to each TFT via a plurality of TFTs;
In a liquid crystal display device having a gate line for supplying a signal from a gate driver to gate electrodes of a plurality of TFTs,
The gate driver has a control switch corresponding to each gate line,
The control switch switches between a first voltage line that supplies a low potential gate voltage from the low potential gate voltage generator and a second voltage line that supplies a high potential gate voltage from the high potential gate voltage generator. Supply either low potential gate voltage or high potential gate voltage to the gate line,
The voltage regulator of the high potential gate voltage generator switches the voltage on the second voltage line and the gate line from the high potential voltage level by switching between the high voltage generator and the base voltage line by a two-contact control switch. A liquid crystal display that lowers functionally.

前記高電位ゲート電圧発生器において、２接点制御用スイッチと基底電圧ラインの間に抵抗と容量が並列に接続された並列回路を具備し、
該並列回路が、第２電圧ラインおよびゲートライン上の電圧が基底電圧ライン側に放電されるときに時定数を増加させることによって、第２電圧ライン上の高電位ゲート電圧の立ち下がり部が緩やかに変化する請求項１に記載の液晶表示装置。The high-potential gate voltage generator comprises a parallel circuit in which a resistor and a capacitor are connected in parallel between a two-contact control switch and a base voltage line,
The parallel circuit gradually increases the time constant when the voltage on the second voltage line and the gate line is discharged to the base voltage line side, so that the falling portion of the high potential gate voltage on the second voltage line is moderated. The liquid crystal display device according to claim 1 , which changes to:

データドライバからの信号を、複数のＴＦＴを経由してそれぞれのＴＦＴに接続された画素に供給する信号ラインと、
ゲートドライバからの信号を、複数のＴＦＴのゲート電極に供給するゲートラインを有する液晶表示装置において、
ゲートドライバは各ゲートラインに対応する制御用スイッチを有し、
制御用スイッチは低電位ゲート電圧発生器からの低電位ゲート電圧を供給する第１電圧ラインと、高電位ゲート電圧発生器からの高電位ゲート電圧を供給する第２電圧ラインとの間を切り換えてゲートラインに低電位ゲート電圧または高電位ゲート電圧の何れかを供給し、
高電位ゲート電圧発生器は高電位ゲート電圧が遮断されるときに、線形、指数関数、階段関数の何れか一つの形態で高電位ゲート電圧が低くなり、
前記高電位ゲート電圧発生器において、高電位電圧発生器と第２電圧ラインとの間に１接点制御用のスイッチが配置され、第２電圧ラインと基底電圧ラインの間にＴＦＴが配置されており、
１接点制御用スイッチとＴＦＴはゲートスキャニングクロックの論理状態によって相互補完的に動作し、ＴＦＴが起動している間に形成される第２電圧ラインと基底電圧ライン間の放電通路によって、高電位ゲート電圧およびスキャニング信号の立ち下がり部が指数関数的に変化する液晶表示装置。 A signal line for supplying a signal from the data driver to a pixel connected to each TFT via a plurality of TFTs;
In a liquid crystal display device having a gate line for supplying a signal from a gate driver to gate electrodes of a plurality of TFTs,
The gate driver has a control switch corresponding to each gate line,
The control switch switches between a first voltage line for supplying a low potential gate voltage from the low potential gate voltage generator and a second voltage line for supplying a high potential gate voltage from the high potential gate voltage generator. Supply either low potential gate voltage or high potential gate voltage to the gate line,
When the high-potential gate voltage generator is cut off, the high-potential gate voltage is reduced in the form of one of linear, exponential function, step function,
In the high-potential gate voltage generator, a one-contact control switch is disposed between the high-potential voltage generator and the second voltage line, and a TFT is disposed between the second voltage line and the base voltage line. ,
The one-contact control switch and the TFT operate in a complementary manner depending on the logic state of the gate scanning clock, and a high potential gate is formed by a discharge path between the second voltage line and the base voltage line formed while the TFT is activated. liquid crystal display device which falling portion of the voltage and the scanning signal changes exponentially.

データドライバからの信号を、複数のＴＦＴを経由してそれぞれのＴＦＴに接続された画素に供給する信号ラインと、
ゲートドライバからの信号を、複数のＴＦＴのゲート電極に供給するゲートラインを有する液晶表示装置において、
ゲートドライバは各ゲートラインに対応する制御用スイッチを有し、
制御用スイッチは低電位ゲート電圧発生器からの低電位ゲート電圧を供給する第１電圧ラインと、高電位ゲート電圧発生器からの高電位ゲート電圧を供給する第２電圧ラインとの間を切り換えてゲートラインに低電位ゲート電圧または高電位ゲート電圧の何れかを供給し、
高電位ゲート電圧発生器は高電位ゲート電圧が遮断されるときに、線形、指数関数、階段関数の何れか一つの形態で高電位ゲート電圧が低くなり、
前記高電位ゲート電圧発生器において、高電位電圧発生器と第２電圧ラインとの間に１接点制御用のスイッチが配置され、第２電圧ラインと基底電圧ラインの間に抵抗が配置されており、
抵抗は１接点制御用スイッチが起動される場合は第２電圧ラインおよびゲートラインに充電される電圧の漏洩を防止し、１接点制御用スイッチが起動されない場合は第２電圧ラインおよびゲートライン上の電圧が基底電圧ラインに放電される時間を長くすることで、スキャニング信号の立ち下がり部を指数関数の形態で変化させる液晶表示装置。 A signal line for supplying a signal from the data driver to a pixel connected to each TFT via a plurality of TFTs;
In a liquid crystal display device having a gate line for supplying a signal from a gate driver to gate electrodes of a plurality of TFTs,
The gate driver has a control switch corresponding to each gate line,
The control switch switches between a first voltage line for supplying a low potential gate voltage from the low potential gate voltage generator and a second voltage line for supplying a high potential gate voltage from the high potential gate voltage generator. Supply either low potential gate voltage or high potential gate voltage to the gate line,
High level gate voltage generator when the high level gate voltage is cut off, linear, exponential, high-level gate voltage in any one form of stairs function becomes low,
In the high-potential gate voltage generator, a one-contact control switch is disposed between the high-potential voltage generator and the second voltage line, and a resistor is disposed between the second voltage line and the base voltage line. ,
The resistor prevents leakage of the voltage charged in the second voltage line and the gate line when the one-contact control switch is activated, and on the second voltage line and the gate line when the one-contact control switch is not activated. by lengthening the time that voltage is discharged to the ground voltage line, a liquid crystal display device to change the falling portion of the scanning signal in the form of an exponential function.

データドライバからの信号を、複数のＴＦＴを経由してそれぞれのＴＦＴに接続された画素に供給する信号ラインと、
ゲートドライバからの信号を、複数のＴＦＴのゲート電極に供給するゲートラインを有する液晶表示装置において、
ゲートドライバは、シフトレジスタの出力信号の電圧レベルをシフトさせるレベルシフトを有し、
レベルシフトは、第１電圧ラインとゲートライン間に接続されるＰＭＯＳトランジスタと、第２電圧ラインとゲートライン間に接続されるＮＭＯＳトランジスタを有し、これらＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電極は、シフトレジスタの出力と接続されることによって相互補完的に動作し、
レベルシフトはさらに第２電圧ラインと高電位電圧発生器の間に並列に接続され、ゲート出力使用可能化信号によって動作するＰＭＯＳトランジスタと、第２電圧ラインと接地ラインの間に設置された放電抵抗を有しており、
ゲートラインが水平同期期間の半分の間ゲート出力使用可能化信号に応答して、第２電圧ラインと高電位電圧発生器の間に並列に接続されたＰＭＯＳトランジスタが起動され、充電されたゲートラインが第２電圧ラインおよび放電抵抗を経由して接地ラインに放電されることによって、スキャニング信号の立ち下がり部が指数関数的に減少する液晶表示装置。A signal line for supplying a signal from the data driver to a pixel connected to each TFT via a plurality of TFTs;
In a liquid crystal display device having a gate line for supplying a signal from a gate driver to gate electrodes of a plurality of TFTs,
The gate driver has a level shift that shifts the voltage level of the output signal of the shift register,
The level shift has a PMOS transistor connected between the first voltage line and the gate line, and an NMOS transistor connected between the second voltage line and the gate line, and the gate electrodes of these PMOS transistor and NMOS transistor are shifted. Operates in a complementary manner by being connected to the output of the register,
The level shift is further connected in parallel between the second voltage line and the high potential voltage generator, and operates with a gate output enable signal, and a discharge resistor disposed between the second voltage line and the ground line. Have
A PMOS transistor connected in parallel between the second voltage line and the high voltage generator is activated and charged in response to the gate output enable signal for half the horizontal sync period. Is discharged to the ground line via the second voltage line and the discharge resistor, whereby the falling portion of the scanning signal decreases exponentially.

データドライバからの信号を、複数のＴＦＴを経由してそれぞれのＴＦＴに接続された画素に供給する信号ラインと、
ゲートドライバからの信号を、複数のＴＦＴのゲート電極に供給するゲートラインを有する液晶表示装置において、
ゲートドライバは、シフトレジスタの出力信号の電圧レベルをシフトさせるレベルシフトを有し、
レベルシフトは、第１電圧ラインとゲートライン間に接続されるＰＭＯＳトランジスタと、第２電圧ラインとゲートライン間に接続されるＮＭＯＳトランジスタを有し、これらＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電極は、シフトレジスタの出力と接続されることによって相互補完的に動作し、
高電位電圧発生器と第２電圧ラインとの間に、高電位電圧発生器から出力される高電圧をゲートラインに供給する電圧調節器が設置され、
ゲートスキャニングクロックの出力がハイ論理の時、電圧調節器は高電位発生器から出力される高電圧電位を第２電圧ライン、ＮＭＯＳトランジスタを経由してゲートラインに供給され、
ゲートスキャニングクロックの出力がロー論理の時、電圧調節器は第２電圧ラインに放電通路を形成してゲートライン上に充電された電圧が第２電圧ラインを通して接地ラインへ放電され、
ゲートライン上に充電された電圧が放電されるとき、放電通路の抵抗値およびゲートライン上の寄生容量によって、高電位電圧が指数関数的に減少する液晶表示装置。A signal line for supplying a signal from the data driver to a pixel connected to each TFT via a plurality of TFTs;
In a liquid crystal display device having a gate line for supplying a signal from a gate driver to gate electrodes of a plurality of TFTs,
The gate driver has a level shift that shifts the voltage level of the output signal of the shift register,
The level shift has a PMOS transistor connected between the first voltage line and the gate line, and an NMOS transistor connected between the second voltage line and the gate line, and the gate electrodes of these PMOS transistor and NMOS transistor are shifted. Operates in a complementary manner by being connected to the output of the register,
Between the high potential voltage generator and the second voltage line, a voltage regulator that supplies a high voltage output from the high potential voltage generator to the gate line is installed,
When the output of the gate scanning clock is high logic, the voltage regulator supplies the high voltage potential output from the high potential generator to the gate line via the second voltage line and the NMOS transistor,
When the output of the gate scanning clock is low logic, the voltage regulator forms a discharge path in the second voltage line, and the voltage charged on the gate line is discharged to the ground line through the second voltage line ;
A liquid crystal display device in which when a voltage charged on a gate line is discharged, a high potential voltage decreases exponentially due to a resistance value of a discharge path and a parasitic capacitance on the gate line.