JP4259241B2 - Oscillation circuit and semiconductor integrated circuit - Google Patents
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Description
本発明は、SAW(Surface Acoustic Wave:表面弾性波)振動子、水晶振動子、又は、セラミック振動子等の発振素子を用いた電圧制御型の発振回路に関する。さらに、本発明は、そのような発振回路を実現するための半導体集積回路に関する。 The present invention relates to a voltage-controlled oscillation circuit using an oscillation element such as a SAW (Surface Acoustic Wave) vibrator, a crystal vibrator, or a ceramic vibrator. Furthermore, the present invention relates to a semiconductor integrated circuit for realizing such an oscillation circuit.
従来より、SAW振動子を用いた電圧制御型の発振回路として、図21に示す構成が知られている。図21に示すように、この発振回路は、直列接続されたインバータ11〜13、抵抗14〜16、及び、コンデンサ17〜19を内蔵する半導体集積回路10と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Conventionally, a configuration shown in FIG. 21 is known as a voltage-controlled oscillation circuit using a SAW vibrator. As shown in FIG. 21, this oscillation circuit includes a series-connected
インバータ13の出力信号は、SAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される直列共振回路により所定の位相回転を与えられてインバータ11の入力に帰還され、これにより発振動作が行われる。
The output signal of the
図22に、SAW振動子の等価回路を示す。図22に示すように、SAW振動子の等価回路は、直列接続されたインダクタンス成分L1、抵抗成分R1、容量成分C1と、これらに並列接続された並列容量成分C0とによって表すことができる。このSAW振動子の共振周波数fRは、C0<<C1とすると、次式で表される。
fR=1/2π√L1C1
FIG. 22 shows an equivalent circuit of the SAW vibrator. As shown in FIG. 22, the equivalent circuit of the SAW vibrator is expressed by an inductance component L 1 , a resistance component R 1 , a capacitance component C 1 connected in series, and a parallel capacitance component C 0 connected in parallel thereto. Can do. The resonance frequency f R of this SAW vibrator is expressed by the following equation, assuming C 0 << C 1 .
f R = 1 / 2π√L 1 C 1
図21に示す発振回路においては、SAW振動子の等価回路に、伸長コイル120及びバリキャップ130等の影響を加味して、基本発振周波数f0が決定されることになる。バリキャップ130は、PN接合に逆バイアスされたダイオードの接合容量が、印加される逆バイアス電圧によって変化することを利用した可変容量ダイオードであり、逆バイアス電圧が大きくなるほど接合容量が小さくなるという性質を有している。
In the oscillation circuit shown in FIG. 21, the basic oscillation frequency f 0 is determined by adding the influence of the
ここで、抵抗16の一端に制御電圧VCONTを印加してバリキャップ130の容量を変化させることにより、基本発振周波数f0を調節することができる。しかしながら、SAW振動子110の並列容量成分C0が伸長コイル120と共振することにより、基本発振周波数f0よりも高い周波数において寄生発振が生じることがある。
Here, the fundamental oscillation frequency f 0 can be adjusted by applying the control voltage V CONT to one end of the
伸長コイル120のインダクタンスをLとし、SAW振動子110の並列容量成分C0とバリキャップ130の容量とコンデンサ17の容量との直列合成容量をCとすると、寄生発振周波数fPは、次式で表される。
fP=1/2π√LC
このような周波数における寄生発振が生じると、発振回路の本来の基本発振周波数f0が得られなくなり、発振回路の出力信号に基づいて動作する外部回路が誤動作してしまうという問題がある。
Assuming that the inductance of the
f P = 1 / 2π√LC
When parasitic oscillation occurs at such a frequency, the original basic oscillation frequency f 0 of the oscillation circuit cannot be obtained, and an external circuit that operates based on the output signal of the oscillation circuit malfunctions.
関連する技術として、下記の特許文献1には、バリキャップダイオードの容量変化効率を向上させ、周波数調整幅が大きく、かつ回路規模の小さな電圧制御発振器用集積回路について述べられている。しかしながら、発振素子の並列容量成分によって発生する寄生発振を防止することに関しては記載されていない。
そこで、上記の点に鑑み、本発明は、SAW振動子等の発振素子を用いた電圧制御型の発振回路において、発振素子の並列容量成分によって発生する寄生発振を防止することを目的とする。さらに、本発明は、そのような発振回路を実現するための半導体集積回路を提供することを目的とする。 Therefore, in view of the above points, an object of the present invention is to prevent parasitic oscillation generated by a parallel capacitance component of an oscillation element in a voltage-controlled oscillation circuit using an oscillation element such as a SAW vibrator. Furthermore, an object of the present invention is to provide a semiconductor integrated circuit for realizing such an oscillation circuit.
上記課題を解決するため、本発明の第1の観点に係る発振回路は、直列接続された発振素子とコイルとバリキャップとを含む直列共振回路と、直列共振回路の両端間に接続され、第1の電源電位及び第2の電源電位が供給されたときに発振動作を行う反転増幅回路と、制御信号に従って、反転増幅回路に対する第1又は第2の電源電位の供給を制御する電源供給制御回路と、起動時に反転増幅回路の出力信号の振幅が制限され、起動後の所定の期間において反転増幅回路の出力信号の振幅が次第に増加するように、制御信号を生成する制御信号生成回路とを具備する。 In order to solve the above problems, an oscillation circuit according to a first aspect of the present invention includes a series resonance circuit including an oscillation element, a coil, and a varicap connected in series, and is connected between both ends of the series resonance circuit. An inverting amplifier circuit that oscillates when a power supply potential of 1 and a second power supply potential are supplied, and a power supply control circuit that controls the supply of the first or second power supply potential to the inverting amplifier circuit according to a control signal And a control signal generation circuit that generates a control signal so that the amplitude of the output signal of the inverting amplifier circuit is limited at the time of startup, and the amplitude of the output signal of the inverting amplifier circuit gradually increases in a predetermined period after startup. To do.
ここで、反転増幅回路が、直列接続された複数のインバータを含むようにしても良い。また、電源供給制御回路が、複数のインバータの内の少なくとも1つに対する第1又は第2の電源電位の供給を制御する少なくとも1つのトランジスタを含むようにしても良いし、複数のインバータの全てに対する第1又は第2の電源電位の供給を制御するトランジスタを含むようにしても良い。あるいは、電源供給制御回路が、複数のインバータの内の少なくとも1つに対する第1の電源電位の供給を制御する少なくとも1つの第1のトランジスタと、複数のインバータの内の少なくとも1つに対する第2の電源電位の供給を制御する少なくとも1つの第2のトランジスタとを含むようにしても良い。 Here, the inverting amplifier circuit may include a plurality of inverters connected in series. The power supply control circuit may include at least one transistor that controls supply of the first or second power supply potential to at least one of the plurality of inverters, or the first power supply to all of the plurality of inverters. Alternatively, a transistor for controlling the supply of the second power supply potential may be included. Alternatively, the power supply control circuit includes at least one first transistor for controlling supply of the first power supply potential to at least one of the plurality of inverters, and a second for at least one of the plurality of inverters. It may include at least one second transistor that controls supply of the power supply potential.
本発明の第2の観点に係る発振回路は、直列接続された発振素子とコイルとバリキャップとを含む直列共振回路と、直列共振回路の両端間に接続され、第1の電源電位及び第2の電源電位が供給されたときに発振動作を行う反転増幅回路と、起動時に反転増幅回路の出力信号の振幅が制限され、起動後の所定の期間において反転増幅回路の出力信号の振幅が次第に増加するように、第1又は第2の電源電位を遅延して反転増幅回路に供給する電源電位供給回路とを具備する。 An oscillation circuit according to a second aspect of the present invention includes a series resonance circuit including an oscillation element, a coil, and a varicap connected in series, and is connected between both ends of the series resonance circuit. The inverting amplifier circuit that oscillates when the power supply potential is supplied and the amplitude of the output signal of the inverting amplifier circuit are limited at startup, and the amplitude of the output signal of the inverting amplifier circuit gradually increases during a predetermined period after startup As described above, a power supply potential supply circuit that delays the first or second power supply potential and supplies it to the inverting amplifier circuit is provided.
本発明の第3の観点に係る発振回路は、直列接続された発振素子とコイルとバリキャップとを含む直列共振回路と、直列共振回路の両端間に接続され、第1の電源電位及び第2の電源電位が供給されたときに発振動作を行う反転増幅回路と、制御信号に従って、直列共振回路と反転増幅回路とによって構成される発振ループ内のいずれかの点において発振信号の交流振幅を制御する振幅制御回路と、起動時に発振信号の交流振幅が制限され、起動後の所定の期間において発振信号の交流振幅が次第に増加するように、制御信号を生成する制御信号生成回路とを具備する。 An oscillation circuit according to a third aspect of the present invention includes a series resonance circuit including an oscillation element, a coil, and a varicap connected in series, and is connected between both ends of the series resonance circuit. The AC amplitude of the oscillation signal is controlled at any point in the oscillation loop composed of the inverting amplifier circuit that oscillates when the power supply potential is supplied and the series resonance circuit and the inverting amplifier circuit according to the control signal And a control signal generation circuit that generates a control signal such that the AC amplitude of the oscillation signal is limited at the time of startup and the AC amplitude of the oscillation signal gradually increases during a predetermined period after startup.
本発明の第4の観点に係る発振回路は、直列接続された発振素子とコイルとバリキャップとを含む直列共振回路と、直列共振回路の両端間に接続され、第1の電源電位及び第2の電源電位が供給されたときに発振動作を行う反転増幅回路と、制御信号に従って、バリキャップの一端をプルアップ又はプルダウンするプルアップ/ダウン回路と、起動時にバリキャップの一端がプルアップ又はプルダウンされ、起動後の所定の期間においてバリキャップに印加される制御電圧が次第に定常値に近付くように、制御信号を生成する制御信号生成回路とを具備する。 An oscillation circuit according to a fourth aspect of the present invention includes a series resonance circuit including an oscillation element, a coil, and a varicap connected in series, and is connected between both ends of the series resonance circuit. An inverting amplifier circuit that oscillates when the power supply potential is supplied, a pull-up / down circuit that pulls up or down one end of the varicap according to a control signal, and one end of the varicap that is pulled up or down at startup And a control signal generation circuit that generates a control signal so that the control voltage applied to the varicap gradually approaches a steady value in a predetermined period after activation.
以上において、発振回路が、反転増幅回路の入力端子と基準電位との間に接続された第1のコンデンサと、反転増幅回路の出力端子と基準電位との間に接続された第2のコンデンサとをさらに具備するようにしても良い。また、発振回路が、反転増幅回路の入出力端子間に接続され、少なくとも直流信号を帰還する帰還素子をさらに具備するようにしても良い。発振素子としては、表面弾性波振動子、水晶振動子、又は、セラミック振動子を用いることができる。 In the above, the oscillation circuit includes a first capacitor connected between the input terminal of the inverting amplifier circuit and the reference potential, and a second capacitor connected between the output terminal of the inverting amplifier circuit and the reference potential. May be further provided. The oscillation circuit may further include a feedback element that is connected between the input and output terminals of the inverting amplifier circuit and feeds back at least a DC signal. As the oscillation element, a surface acoustic wave vibrator, a crystal vibrator, or a ceramic vibrator can be used.
さらに、本発明の第1の観点に係る半導体集積回路は、直列接続された発振素子とコイルとバリキャップとを含む直列共振回路の両端間に接続され、第1の電源電位及び第2の電源電位が供給されたときに発振動作を行う反転増幅回路と、制御信号に従って、反転増幅回路に対する第1又は第2の電源電位の供給を制御する電源供給制御回路と、起動時に反転増幅回路の出力信号の振幅が制限され、起動後の所定の期間において反転増幅回路の出力信号の振幅が次第に増加するように、制御信号を生成する制御信号生成回路とを具備する。 Furthermore, the semiconductor integrated circuit according to the first aspect of the present invention is connected between both ends of a series resonance circuit including an oscillation element, a coil, and a varicap connected in series, and has a first power supply potential and a second power supply. An inverting amplifier circuit that oscillates when a potential is supplied, a power supply control circuit that controls the supply of the first or second power supply potential to the inverting amplifier circuit according to a control signal, and an output of the inverting amplifier circuit at startup And a control signal generation circuit that generates a control signal so that the amplitude of the signal is limited and the amplitude of the output signal of the inverting amplifier circuit gradually increases in a predetermined period after activation.
本発明の第2の観点に係る半導体集積回路は、直列接続された発振素子とコイルとバリキャップとを含む直列共振回路の両端間に接続され、第1の電源電位及び第2の電源電位が供給されたときに発振動作を行う反転増幅回路と、起動時に反転増幅回路の出力信号の振幅が制限され、起動後の所定の期間において反転増幅回路の出力信号の振幅が次第に増加するように、第1又は第2の電源電位を遅延して反転増幅回路に供給する電源電位供給回路とを具備する。 A semiconductor integrated circuit according to a second aspect of the present invention is connected between both ends of a series resonance circuit including an oscillation element, a coil, and a varicap connected in series, and the first power supply potential and the second power supply potential are Inverting amplifier circuit that oscillates when supplied, and the amplitude of the output signal of the inverting amplifier circuit at startup is limited, and the amplitude of the output signal of the inverting amplifier circuit gradually increases in a predetermined period after startup, A power supply potential supply circuit that delays the first or second power supply potential and supplies the delayed power supply potential to the inverting amplifier circuit.
本発明の第3の観点に係る半導体集積回路は、直列接続された発振素子とコイルとバリキャップとを含む直列共振回路の両端間に接続され、第1の電源電位及び第2の電源電位が供給されたときに発振動作を行う反転増幅回路と、制御信号に従って、直列共振回路と反転増幅回路とによって構成される発振ループ内のいずれかの点において発振信号の交流振幅を制御する振幅制御回路と、起動時に発振信号の交流振幅が制限され、起動後の所定の期間において発振信号の交流振幅が次第に増加するように、制御信号を生成する制御信号生成回路とを具備する。 A semiconductor integrated circuit according to a third aspect of the present invention is connected between both ends of a series resonant circuit including an oscillation element, a coil, and a varicap connected in series, and the first power supply potential and the second power supply potential are An inverting amplifier circuit that oscillates when supplied, and an amplitude control circuit that controls the AC amplitude of the oscillation signal at any point in the oscillation loop configured by the series resonance circuit and the inverting amplifier circuit according to the control signal And a control signal generation circuit that generates a control signal so that the AC amplitude of the oscillation signal is limited at the time of startup and the AC amplitude of the oscillation signal gradually increases in a predetermined period after startup.
本発明の第4の観点に係る半導体集積回路は、直列接続された発振素子とコイルとバリキャップとを含む直列共振回路の両端間に接続され、第1の電源電位及び第2の電源電位が供給されたときに発振動作を行う反転増幅回路と、制御信号に従って、バリキャップの一端をプルアップ又はプルダウンするプルアップ/ダウン回路と、起動時にバリキャップの一端がプルアップ又はプルダウンされ、起動後の所定の期間においてバリキャップに印加される制御電圧が次第に定常値に近付くように、制御信号を生成する制御信号生成回路とを具備する。 A semiconductor integrated circuit according to a fourth aspect of the present invention is connected between both ends of a series resonant circuit including an oscillation element, a coil, and a varicap connected in series, and the first power supply potential and the second power supply potential are An inverting amplifier circuit that oscillates when supplied, a pull-up / down circuit that pulls up or down one end of the varicap according to the control signal, and one end of the varicap is pulled up or pulled down at start-up. And a control signal generation circuit for generating a control signal so that the control voltage applied to the varicap gradually approaches a steady value during the predetermined period.
本発明の第1及び第2の観点によれば、反転増幅回路に対する電源電位の供給を調整することにより、起動時に反転増幅回路の出力信号の振幅が制限され、起動後の所定の期間において反転増幅回路の出力信号の振幅が次第に増加するようにして、発振素子の並列容量成分によって発生する寄生発振を防止することができる。 According to the first and second aspects of the present invention, by adjusting the supply of the power supply potential to the inverting amplifier circuit, the amplitude of the output signal of the inverting amplifier circuit is limited at the start-up, and is inverted during a predetermined period after start-up. By making the amplitude of the output signal of the amplifier circuit gradually increase, it is possible to prevent parasitic oscillation caused by the parallel capacitance component of the oscillation element.
また、本発明の第3の観点によれば、発振ループ内のいずれかの点において発振信号の交流振幅を制御することにより、起動時に発振信号の交流振幅が制限され、起動後の所定の期間において発振信号の交流振幅が次第に増加するようにして、発振素子の並列容量成分によって発生する寄生発振を防止することができる。 Further, according to the third aspect of the present invention, by controlling the AC amplitude of the oscillation signal at any point in the oscillation loop, the AC amplitude of the oscillation signal is limited at startup, and a predetermined period after startup Thus, the parasitic amplitude generated by the parallel capacitance component of the oscillation element can be prevented by gradually increasing the AC amplitude of the oscillation signal.
さらに、本発明の第4の観点によれば、バリキャップの一端をプルアップ又はプルダウンすることにより、起動時にバリキャップの一端がプルアップ又はプルダウンされ、起動後の所定の期間においてバリキャップに印加される制御電圧が次第に定常値に近付くようにして、発振素子の並列容量成分によって発生する寄生発振を防止することができる。 Furthermore, according to the fourth aspect of the present invention, by pulling up or pulling down one end of the varicap, one end of the varicap is pulled up or pulled down at the start-up, and applied to the varicap during a predetermined period after the start-up. As a result, the control voltage gradually approaches the steady state value, thereby preventing the parasitic oscillation caused by the parallel capacitance component of the oscillation element.
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の第1の実施形態に係る発振回路の構成を示す図である。図1に示すように、この発振回路は、半導体集積回路100と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings. The same constituent elements are denoted by the same reference numerals, and the description thereof is omitted.
FIG. 1 is a diagram showing a configuration of an oscillation circuit according to the first embodiment of the present invention. As shown in FIG. 1, the oscillation circuit includes a semiconductor integrated
半導体集積回路100は、直列接続されたインバータ11〜13と、抵抗14〜16と、コンデンサ17〜19と、PチャネルMOSトランジスタ21〜23と、制御信号生成回路30とを内蔵している。インバータ11〜13は、反転増幅回路を構成し、トランジスタ21〜23は、反転増幅回路に対する電源の供給を制御する電源供給制御回路を構成する。
Semiconductor integrated
ここで、インバータ11は、PチャネルMOSトランジスタ11aとNチャネルMOSトランジスタ11bとによって構成され、インバータ12は、PチャネルMOSトランジスタ12aとNチャネルMOSトランジスタ12bとによって構成され、インバータ13は、PチャネルMOSトランジスタ13aとNチャネルMOSトランジスタ13bとによって構成される。
Here,
電源供給制御回路を構成するトランジスタ21〜23のソース/ドレインは、電源電位VDDと、反転増幅回路に含まれているPチャネルMOSトランジスタ11a〜13aのソースとの間にそれぞれ接続されている。反転増幅回路に含まれているNチャネルMOSトランジスタ11b〜13bのソースは、電源電位VSS(本実施形態においては接地電位とする)に接続されている。
The sources / drains of the
なお、電源電位VDDと反転増幅回路との間に接続されるトランジスタは、トランジスタ21〜23の内のいずれか1つでも良いし、2つでも良い。また、反転増幅回路のトランジスタ11a〜13aのソースを互いに接続して、電源電位VDDとそれらのソースとの間に、1つのトランジスタを接続するようにしても良い。
Note that the number of transistors connected between the power supply potential V DD and the inverting amplifier circuit may be any one of the
抵抗14は、インバータ11の入力端子とインバータ13の出力端子との間に接続され、少なくとも直流信号を帰還する帰還素子としての役割を有している。なお、インバータ11〜13の各々の入出力端子間に、それぞれの帰還素子(抵抗等)を接続するようにしても良い。バリキャップ130の両端には抵抗15及び16の一端が接続され、抵抗15の他端は接地され、抵抗16の他端には制御電圧VCONTが印加される。
The
コンデンサ17は、インバータ13の出力端子とバリキャップ130のカソード端子との間で直流成分をカットするためのカップリングコンデンサである。コンデンサ18は、インバータ11の入力端子と基準電位(本実施形態においては接地電位とする)との間に接続され、コンデンサ19は、インバータ13の出力端子と基準電位との間に接続されている。
The
インバータ13の出力信号は、SAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される直列共振回路により所定の位相回転を与えられてインバータ11の入力に帰還され、これにより発振動作が行われる。この発振回路においては、図22に示すSAW振動子の等価回路に、伸長コイル120及びバリキャップ130等の影響を加味して、基本発振周波数f0が決定される。
The output signal of the
バリキャップ130は、PN接合に逆バイアスされたダイオードの接合容量が、印加される逆バイアス電圧によって変化することを利用した可変容量ダイオードであり、逆バイアス電圧が大きくなるほど接合容量が小さくなるという性質を有している。ここで、制御電圧VCONTを印加してバリキャップ130の容量を調節することにより、基本発振周波数f0を制御することができる。
The
しかしながら、SAW振動子110の並列容量成分C0が伸長コイル120と共振することにより、基本発振周波数f0よりも高い周波数fPにおいて寄生発振が生じることがある。この寄生発振は、発振回路の起動時において、インバータ11〜13及び上記の直列共振回路等によって構成される発振ループのループゲインが大きいときに引き起こされる。また、発振回路の本来の基本発振周波数f0で一旦発振を開始した後は、寄生発振が引き起こされることはない。
However, when the parallel capacitance component C 0 of the
そこで、本実施形態においては、制御信号生成回路30が、電源供給制御回路を構成するトランジスタ21〜23に供給するゲート電位VPGを制御信号として生成することにより、これらのトランジスタ21〜23によって、インバータ11〜13に対する電源電位VDDの供給を制御している。
Therefore, in the present embodiment, the control signal generating circuit 30 generates a gate potential V PG supplied to the
図2に、制御信号として用いられるゲート電位VPGの変化を示す。時刻t0において電源電位VDDが立ち上がることにより半導体集積回路が起動されると、ゲート電位VPGは一旦ハイレベルとなり、トランジスタ21〜23がオフ状態となるので、インバータ11〜13は動作しない。その後、ゲート電位VPGは次第にローレベルに低下し、トランジスタ21〜23がオン状態に移行するので、インバータ11〜13が動作を開始して、インバータ13の出力信号の振幅が次第に増加する。
FIG. 2 shows a change in the gate potential VPG used as the control signal. When the semiconductor integrated circuit is activated by the rise of the power supply potential V DD at time t 0 , the gate potential V PG once goes high, and the
図3に、本実施形態に係る発振回路における発振ループゲインGと発振周波数fとの関係を示す。発振ループゲインGが小さいときには発振周波数fも低くなり、発振ループゲインGが大きいときには発振周波数fも高くなる。ここで、寄生発振周波数fPは、基本発振周波数f0よりも高い周波数であり、発振ループゲインGが大きくならなければ、寄生発振が引き起こされることはない。 FIG. 3 shows the relationship between the oscillation loop gain G and the oscillation frequency f in the oscillation circuit according to this embodiment. When the oscillation loop gain G is small, the oscillation frequency f is also low, and when the oscillation loop gain G is large, the oscillation frequency f is also high. Here, parasitic oscillation frequency f P is the frequency higher than the fundamental oscillation frequency f 0, if not oscillation loop gain G is increased, no parasitic oscillation is caused.
本実施形態に係る発振回路においては、起動時にゲート電位VPGをハイレベルにして発振ループゲインGが小さくなるように制御し、起動後の所定の期間においてゲート電位VPGを低下させることにより発振ループゲインGが次第に大きくなるように制御しており、発振周波数fが次第に高くなって基本発振周波数f0に達することにより安定な定常状態に入る。従って、発振ループゲインGが必要以上に大きくなって寄生発振が引き起こされるような事態は発生しない。 In the oscillation circuit according to the present embodiment, the gate potential V PG is set to a high level at the time of start-up, and the oscillation loop gain G is controlled to decrease, and the gate potential V PG is lowered for a predetermined period after the start-up to oscillate. It is controlled so that the loop gain G gradually increases, enters the stable steady state by the oscillation frequency f reaches the fundamental oscillation frequency f 0 becomes gradually higher. Therefore, a situation in which the oscillation loop gain G becomes larger than necessary and parasitic oscillation is caused does not occur.
次に、本発明の第2の実施形態について説明する。
図4は、本発明の第2の実施形態に係る発振回路の構成を示す図である。図4に示すように、この発振回路は、半導体集積回路101と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Next, a second embodiment of the present invention will be described.
FIG. 4 is a diagram showing a configuration of an oscillation circuit according to the second embodiment of the present invention. As shown in FIG. 4, the oscillation circuit includes a semiconductor integrated
半導体集積回路101は、直列接続されたインバータ11〜13と、抵抗14〜16と、コンデンサ17〜19と、PチャネルMOSトランジスタ21〜23と、制御信号生成回路30とを内蔵している。インバータ11〜13は、反転増幅回路を構成し、トランジスタ21〜23は、反転増幅回路に対する電源の供給を制御する電源供給制御回路を構成する。
The semiconductor integrated
電源供給制御回路を構成するトランジスタ21〜23のソース/ドレインは、反転増幅回路に含まれているNチャネルMOSトランジスタ11b〜13bのソースと、電源電位VSS(本実施形態においては接地電位とする)との間にそれぞれ接続されている。反転増幅回路に含まれているPチャネルMOSトランジスタ11a〜13aのソースは、電源電位VDDに接続されている。
The sources / drains of the
なお、反転増幅回路と電源電位VSSとの間に接続されるトランジスタは、トランジスタ21〜23の内のいずれか1つでも良いし、2つでも良い。また、反転増幅回路のトランジスタ11b〜13bのソースを互いに接続して、それらのソースと電源電位VSSとの間に、1つのトランジスタを接続するようにしても良い。
The transistor connected between the inverting amplifier circuit and the power supply potential V SS is may be the one of the
本実施形態においては、制御信号生成回路30が、電源供給制御回路を構成するトランジスタ21〜23に供給するゲート電位VPGを制御信号として生成することにより、これらのトランジスタ21〜23によって、インバータ11〜13に対する電源電位VSSの供給を制御している。
In the present embodiment, the control signal generating circuit 30 generates a gate potential V PG supplied to the
即ち、本実施形態に係る発振回路においては、起動時にゲート電位VPGをハイレベルにして発振ループゲインGが小さくなるように制御し、起動後の所定の期間においてゲート電位VPGを低下させることにより発振ループゲインGが次第に大きくなるように制御しており、発振周波数fが次第に高くなって基本発振周波数f0に達することにより安定な定常状態に入る。従って、発振ループゲインGが必要以上に大きくなって寄生発振が引き起こされるような事態は発生しない。 That is, in the oscillation circuit according to the present embodiment, the gate potential V PG is controlled to be high level at the time of startup so that the oscillation loop gain G is reduced, and the gate potential V PG is lowered in a predetermined period after startup. Thus, the oscillation loop gain G is controlled to gradually increase, and when the oscillation frequency f gradually increases and reaches the fundamental oscillation frequency f 0 , a stable steady state is entered. Therefore, a situation in which the oscillation loop gain G becomes larger than necessary and parasitic oscillation is caused does not occur.
次に、本発明の第3の実施形態について説明する。
図5は、本発明の第3の実施形態に係る発振回路の構成を示す図である。図5に示すように、この発振回路は、半導体集積回路102と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Next, a third embodiment of the present invention will be described.
FIG. 5 is a diagram showing a configuration of an oscillation circuit according to the third embodiment of the present invention. As shown in FIG. 5, the oscillation circuit includes a semiconductor integrated
半導体集積回路102は、直列接続されたインバータ11〜13と、抵抗14〜16と、コンデンサ17〜19と、NチャネルMOSトランジスタ41〜43と、制御信号生成回路31とを内蔵している。インバータ11〜13は、反転増幅回路を構成し、トランジスタ41〜43は、反転増幅回路に対する電源の供給を制御する電源供給制御回路を構成する。
The semiconductor integrated
電源供給制御回路を構成するトランジスタ41〜43のドレイン/ソースは、反転増幅回路に含まれているNチャネルMOSトランジスタ11b〜13bのソースと、電源電位VSS(本実施形態においては接地電位とする)との間にそれぞれ接続されている。反転増幅回路に含まれているPチャネルMOSトランジスタ11a〜13aのソースは、電源電位VDDに接続されている。
The drains / sources of the
なお、反転増幅回路と電源電位VSSとの間に接続されるトランジスタは、トランジスタ41〜43の内のいずれか1つでも良いし、2つでも良い。また、反転増幅回路のトランジスタ11b〜13bのソースを互いに接続して、それらのソースと電源電位VSSとの間に、1つのトランジスタを接続するようにしても良い。
The transistor connected between the inverting amplifier circuit and the power supply potential V SS is may be the one of the
本実施形態においては、制御信号生成回路31が、電源供給制御回路を構成するトランジスタ41〜43に供給するゲート電位VNGを制御信号として生成することにより、これらのトランジスタ41〜43によって、インバータ11〜13に対する電源電位VSSの供給を制御している。
In the present embodiment, the control
図6に、制御信号として用いられるゲート電位VNGの変化を示す。時刻t0において電源電位VDDが立ち上がることにより半導体集積回路が起動される際に、ゲート電位VNGはローレベルであり、トランジスタ41〜43がオフ状態となるので、インバータ11〜13は動作しない。その後、ゲート電位VNGは次第にハイレベルに上昇し、トランジスタ41〜43がオン状態に移行するので、インバータ11〜13が動作を開始して、インバータ13の出力信号の振幅が次第に増加する。
FIG. 6 shows a change in the gate potential V NG used as the control signal. When the semiconductor integrated circuit is activated by the rise of the power supply potential V DD at time t 0 , the gate potential V NG is at a low level and the
図7に、本実施形態に係る発振回路における発振ループゲインGと発振周波数fとの関係を示す。発振ループゲインGが小さいときには発振周波数fも低くなり、発振ループゲインGが大きいときには発振周波数fも高くなる。ここで、寄生発振周波数fPは、基本発振周波数f0よりも高い周波数であり、発振ループゲインGが大きくならなければ、寄生発振が引き起こされることはない。 FIG. 7 shows the relationship between the oscillation loop gain G and the oscillation frequency f in the oscillation circuit according to this embodiment. When the oscillation loop gain G is small, the oscillation frequency f is also low, and when the oscillation loop gain G is large, the oscillation frequency f is also high. Here, parasitic oscillation frequency f P is the frequency higher than the fundamental oscillation frequency f 0, if not oscillation loop gain G is increased, no parasitic oscillation is caused.
本実施形態に係る発振回路においては、起動時にゲート電位VNGをローレベルにして発振ループゲインGが小さくなるように制御し、起動後の所定の期間においてゲート電位VNGを上昇させることにより発振ループゲインGが次第に大きくなるように制御しており、発振周波数fが次第に高くなって基本発振周波数f0に達することにより安定な定常状態に入る。従って、発振ループゲインGが必要以上に大きくなって寄生発振が引き起こされるような事態は発生しない。 In the oscillation circuit according to the present embodiment, the gate potential V NG is set to a low level at the time of startup to control the oscillation loop gain G to be small, and the gate potential V NG is raised for a predetermined period after startup to oscillate. It is controlled so that the loop gain G gradually increases, enters the stable steady state by the oscillation frequency f reaches the fundamental oscillation frequency f 0 becomes gradually higher. Therefore, a situation in which the oscillation loop gain G becomes larger than necessary and parasitic oscillation is caused does not occur.
次に、本発明の第4の実施形態について説明する。
図8は、本発明の第4の実施形態に係る発振回路の構成を示す図である。図8に示すように、この発振回路は、半導体集積回路103と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Next, a fourth embodiment of the present invention will be described.
FIG. 8 is a diagram showing a configuration of an oscillation circuit according to the fourth embodiment of the present invention. As shown in FIG. 8, the oscillation circuit includes a semiconductor integrated
半導体集積回路103は、直列接続されたインバータ11〜13と、抵抗14〜16と、コンデンサ17〜19と、NチャネルMOSトランジスタ41〜43と、制御信号生成回路31とを内蔵している。インバータ11〜13は、反転増幅回路を構成し、トランジスタ41〜43は、反転増幅回路に対する電源の供給を制御する電源供給制御回路を構成する。
The semiconductor integrated
電源供給制御回路を構成するトランジスタ41〜43のドレイン/ソースは、電源電位VDDと、反転増幅回路に含まれているPチャネルMOSトランジスタ11a〜13aのソースとの間にそれぞれ接続されている。反転増幅回路に含まれているNチャネルMOSトランジスタ11b〜13bのソースは、電源電位VSS(本実施形態においては接地電位とする)に接続されている。
The drains / sources of the
なお、電源電位VDDと反転増幅回路との間に接続されるトランジスタは、トランジスタ41〜43の内のいずれか1つでも良いし、2つでも良い。また、反転増幅回路のトランジスタ11a〜13aのソースを互いに接続して、電源電位VDDとそれらのソースとの間に、1つのトランジスタを接続するようにしても良い。
Note that the number of transistors connected between the power supply potential V DD and the inverting amplifier circuit may be any one of the
本実施形態においては、制御信号生成回路31が、電源供給制御回路を構成するトランジスタ41〜43に供給するゲート電位VNGを制御信号として生成することにより、これらのトランジスタ41〜43によって、インバータ11〜13に対する電源電位VDDの供給を制御している。
In the present embodiment, the control
即ち、本実施形態に係る発振回路においては、起動時にゲート電位VNGをローレベルにして発振ループゲインGが小さくなるように制御し、起動後の所定の期間においてゲート電位VNGを上昇させることにより発振ループゲインGが次第に大きくなるように制御しており、発振周波数fが次第に高くなって基本発振周波数f0に達することにより安定な定常状態に入る。従って、発振ループゲインGが必要以上に大きくなって寄生発振が引き起こされるような事態は発生しない。 That is, in the oscillation circuit according to the present embodiment, the gate potential V NG is controlled to be low level at the time of startup so that the oscillation loop gain G is decreased, and the gate potential V NG is increased in a predetermined period after startup. Thus, the oscillation loop gain G is controlled to gradually increase, and when the oscillation frequency f gradually increases and reaches the fundamental oscillation frequency f 0 , a stable steady state is entered. Therefore, a situation in which the oscillation loop gain G becomes larger than necessary and parasitic oscillation is caused does not occur.
次に、本発明の第5の実施形態について説明する。
図9は、本発明の第5の実施形態に係る発振回路の構成を示す図である。図9に示すように、この発振回路は、半導体集積回路104と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Next, a fifth embodiment of the present invention will be described.
FIG. 9 is a diagram showing a configuration of an oscillation circuit according to the fifth embodiment of the present invention. As shown in FIG. 9, the oscillation circuit includes a semiconductor integrated
半導体集積回路104は、直列接続されたインバータ11〜13と、抵抗14〜16と、コンデンサ17〜19と、PチャネルMOSトランジスタ21〜23と、NチャネルMOSトランジスタ41〜43と、制御信号生成回路32とを内蔵している。インバータ11〜13は、反転増幅回路を構成し、トランジスタ21〜23及び41〜43は、反転増幅回路に対する電源の供給を制御する電源供給制御回路を構成する。
Semiconductor integrated
電源供給制御回路を構成するトランジスタ21〜23のソース/ドレインは、電源電位VDDと、反転増幅回路に含まれているPチャネルMOSトランジスタ11a〜13aのソースとの間にそれぞれ接続されている。また、電源供給制御回路を構成するトランジスタ41〜43のドレイン/ソースは、反転増幅回路に含まれているNチャネルMOSトランジスタ11b〜13bのソースと、電源電位VSS(本実施形態においては接地電位とする)との間にそれぞれ接続されている。
The sources / drains of the
なお、電源電位VDDと反転増幅回路との間に接続されるトランジスタは、トランジスタ21〜23の内のいずれか1つでも良いし、2つでも良い。また、反転増幅回路のトランジスタ11a〜13aのソースを互いに接続して、電源電位VDDとそれらのソースとの間に、1つのトランジスタを接続するようにしても良い。
Note that the number of transistors connected between the power supply potential V DD and the inverting amplifier circuit may be any one of the
同様に、反転増幅回路と電源電位VSSとの間に接続されるトランジスタは、トランジスタ41〜43の内のいずれか1つでも良いし、2つでも良い。また、反転増幅回路のトランジスタ11b〜13bのソースを互いに接続して、それらのソースと電源電位VSSとの間に、1つのトランジスタを接続するようにしても良い。
Similarly, transistor connected between the inverting amplifier circuit and the power supply potential V SS is may be the one of the
本実施形態においては、制御信号生成回路32が、電源供給制御回路を構成するトランジスタ21〜23に供給するゲート電位VPGを第1の制御信号として生成すると共に、電源供給制御回路を構成するトランジスタ41〜43に供給するゲート電位VNGを第2の制御信号として生成することにより、これらのトランジスタ21〜23及び41〜43によって、インバータ11〜13に対する電源電位VDD及びVSSの供給を制御している。
In the present embodiment, the control
即ち、本実施形態に係る発振回路においては、起動時にゲート電位VPGをハイレベルにすると共にゲート電位VNGをローレベルにして発振ループゲインGが小さくなるように制御し、起動後の所定の期間においてゲート電位VPGを低下させると共にゲート電位VNGを上昇させることにより発振ループゲインGが次第に大きくなるように制御しており、発振周波数fが次第に高くなって基本発振周波数f0に達することにより安定な定常状態に入る。従って、発振ループゲインGが必要以上に大きくなって寄生発振が引き起こされるような事態は発生しない。 In other words, in the oscillation circuit according to the present embodiment, the gate potential V PG is set to a high level at the time of startup and the gate potential V NG is set to a low level to control the oscillation loop gain G to be small. The oscillation loop gain G is controlled to gradually increase by lowering the gate potential V PG and increasing the gate potential V NG during the period, and the oscillation frequency f gradually increases to reach the basic oscillation frequency f 0. To enter a stable steady state. Therefore, a situation in which the oscillation loop gain G becomes larger than necessary and parasitic oscillation is caused does not occur.
次に、本発明の第6の実施形態について説明する。
図10は、本発明の第6の実施形態に係る発振回路の構成を示す図である。図10に示すように、この発振回路は、半導体集積回路105と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Next, a sixth embodiment of the present invention will be described.
FIG. 10 is a diagram showing a configuration of an oscillation circuit according to the sixth embodiment of the present invention. As shown in FIG. 10, the oscillation circuit includes a semiconductor integrated
半導体集積回路105は、直列接続されたインバータ11〜13と、抵抗14〜16と、コンデンサ17〜19と、オペアンプ50と、抵抗51と、コンデンサ52とを内蔵している。インバータ11〜13は、反転増幅回路を構成し、オペアンプ50と、抵抗51と、コンデンサ52とは、反転増幅回路に対する電源の供給を制御する電源供給制御回路を構成する。
The semiconductor integrated
電源供給制御回路において、抵抗51は、電源電位VDDとオペアンプ50の非反転入力端子との間に接続され、コンデンサ52は、オペアンプ50の非反転入力端子と電源電位VSS(本実施形態においては接地電位とする)との間に接続されている。オペアンプ50の出力電位VOは、反転増幅回路に含まれているPチャネルMOSトランジスタ11a〜13aのソースに供給されると共に、オペアンプ50の反転入力端子に帰還される。その結果、オペアンプ50の出力電位VOは、オペアンプ50の非反転入力端子における電位とほぼ等しくなる。
In the power supply control circuit, the
図11に、オペアンプの出力電位VOの変化を示す。時刻t0において電源電位VDDが立ち上がることにより半導体集積回路が起動されても、オペアンプ50の出力電位VOはローレベルであり、インバータ11〜13は動作しない。その後、オペアンプ50の非反転入力端子は、抵抗51及びコンデンサ52によって決定される時定数に従って充電されて電位が上昇し、それに伴ってオペアンプ50の出力電位VOも次第に上昇する。その結果、インバータ11〜13が動作を開始し、インバータ43の出力信号の振幅が次第に増加する。
FIG. 11 shows changes in the output potential V O of the operational amplifier. Even if the semiconductor integrated circuit is activated by the rise of the power supply potential V DD at time t 0 , the output potential V O of the
図12に、本実施形態に係る発振回路における発振ループゲインGと発振周波数fとの関係を示す。発振ループゲインGが小さいときには発振周波数fも低くなり、発振ループゲインGが大きいときには発振周波数fも高くなる。ここで、寄生発振周波数fPは、基本発振周波数f0よりも高い周波数であり、発振ループゲインGが大きくならなければ、寄生発振が引き起こされることはない。 FIG. 12 shows the relationship between the oscillation loop gain G and the oscillation frequency f in the oscillation circuit according to this embodiment. When the oscillation loop gain G is small, the oscillation frequency f is also low, and when the oscillation loop gain G is large, the oscillation frequency f is also high. Here, parasitic oscillation frequency f P is the frequency higher than the fundamental oscillation frequency f 0, if not oscillation loop gain G is increased, no parasitic oscillation is caused.
本実施形態に係る発振回路においては、起動時にオペアンプの出力電位VOをローレベルにして発振ループゲインGが小さくなるように制御し、起動後の所定の期間においてオペアンプの出力電位VOを上昇させることにより発振ループゲインGが次第に大きくなるように制御しており、発振周波数fが次第に高くなって基本発振周波数f0に達することにより安定な定常状態に入る。従って、発振ループゲインGが必要以上に大きくなって寄生発振が引き起こされるような事態は発生しない。 In the oscillation circuit according to the present embodiment, the output potential V O of the operational amplifier is set to a low level at the time of startup, and the oscillation loop gain G is controlled to be small, and the output potential V O of the operational amplifier is increased for a predetermined period after startup. Thus, the oscillation loop gain G is controlled so as to gradually increase, and when the oscillation frequency f gradually increases and reaches the fundamental oscillation frequency f 0 , a stable steady state is entered. Therefore, a situation in which the oscillation loop gain G becomes larger than necessary and parasitic oscillation is caused does not occur.
次に、本発明の第7の実施形態について説明する。
図13は、本発明の第7の実施形態に係る発振回路の構成を示す図である。図13に示すように、この発振回路は、半導体集積回路106と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Next, a seventh embodiment of the present invention will be described.
FIG. 13 is a diagram showing a configuration of an oscillation circuit according to the seventh embodiment of the present invention. As shown in FIG. 13, this oscillation circuit includes a semiconductor integrated
半導体集積回路106は、直列接続されたインバータ11〜13と、抵抗14〜16と、コンデンサ17〜19と、NチャネルMOSトランジスタ44と、制御信号生成回路33とを内蔵している。インバータ11〜13は、反転増幅回路を構成し、トランジスタ44は、インバータ11の入力端子をプルダウンするプルダウン回路を構成する。
The semiconductor integrated
本実施形態においては、プルダウン回路のトランジスタ44のドレイン/ソースが、インバータ11の入力端子と、電源電位VSS(本実施形態においては接地電位とする)との間に接続されている。制御信号生成回路33が、プルダウン回路のトランジスタ44に供給するゲート電位VPDを制御信号として生成することにより、トランジスタ44によって、インバータ11の入力端子における発振信号V11の交流振幅が制御される。
In the present embodiment, the drain / source of the transistor 44 of the pull-down circuit is connected between the input terminal of the
図14に、制御信号として用いられるゲート電位VPD、及び、発振信号V11の変化を示す。時刻t0において電源電位VDDが立ち上がることにより半導体集積回路が起動されると、ゲート電位VPDは一旦ハイレベルとなり、トランジスタ44がオン状態となって、インバータ11の入力端子における発振信号V11の交流振幅が制限される。その後、ゲート電位VPDは次第にローレベルに低下し、トランジスタ44がオフ状態に移行するので、発振信号V11の交流振幅が次第に増加する。
FIG. 14 shows changes in the gate potential V PD and the oscillation signal V 11 used as control signals. When the semiconductor integrated circuit is activated by the rise of the power supply potential V DD at time t 0 , the gate potential V PD once goes high, the transistor 44 is turned on, and the oscillation signal V 11 at the input terminal of the
即ち、本実施形態に係る発振回路においては、起動時にゲート電位VPDをハイレベルにして発振ループゲインGが小さくなるように制御し、起動後の所定の期間においてゲート電位VPDを低下させることにより発振ループゲインGが次第に大きくなるように制御しており、発振周波数fが次第に高くなって基本発振周波数f0に達することにより安定な定常状態に入る。従って、発振ループゲインGが必要以上に大きくなって寄生発振が引き起こされるような事態は発生しない。 That is, in the oscillation circuit according to the present embodiment, the gate potential V PD is set to a high level at the time of start-up, and the oscillation loop gain G is controlled to be small, and the gate potential V PD is lowered in a predetermined period after the start-up. Thus, the oscillation loop gain G is controlled to gradually increase, and when the oscillation frequency f gradually increases and reaches the fundamental oscillation frequency f 0 , a stable steady state is entered. Therefore, a situation in which the oscillation loop gain G becomes larger than necessary and parasitic oscillation is caused does not occur.
次に、本発明の第8の実施形態について説明する。
図15は、本発明の第8の実施形態に係る発振回路の構成を示す図である。図15に示すように、この発振回路は、半導体集積回路107と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Next, an eighth embodiment of the present invention will be described.
FIG. 15 is a diagram showing a configuration of an oscillation circuit according to the eighth embodiment of the present invention. As shown in FIG. 15, the oscillation circuit includes a semiconductor integrated
半導体集積回路107は、直列接続されたインバータ11〜13と、抵抗14〜16と、コンデンサ17〜19と、PチャネルMOSトランジスタ24と、制御信号生成回路34とを内蔵している。インバータ11〜13は、反転増幅回路を構成し、トランジスタ24は、インバータ11の入力端子をプルアップするプルアップ回路を構成する。
The semiconductor integrated
本実施形態においては、プルアップ回路のトランジスタ24のソース/ドレインが、電源電位VDDと、インバータ11の入力端子との間に接続されている。制御信号生成回路34が、プルアップ回路のトランジスタ24に供給するゲート電位VPUを制御信号として生成することにより、トランジスタ24によって、インバータ11の入力端子における発振信号V11の交流振幅が制御される。
In the present embodiment, the source / drain of the
図16に、制御信号として用いられるゲート電位VPU、及び、発振信号V11の変化を示す。時刻t0において電源電位VDDが立ち上がることにより半導体集積回路が起動される際に、ゲート電位VPUはローレベルであり、トランジスタ24がオン状態となって、インバータ11の入力端子における発振信号V11の交流振幅が制限される。その後、ゲート電位VPDは次第にハイレベルに上昇し、トランジスタ24がオフ状態に移行するので、発振信号V11の交流振幅が次第に増加する。
FIG. 16 shows changes in the gate potential V PU used as the control signal and the oscillation signal V 11 . When the semiconductor integrated circuit is activated by the rise of the power supply potential V DD at time t 0 , the gate potential V PU is at a low level, the
即ち、本実施形態に係る発振回路においては、起動時にゲート電位VPUをローレベルにして発振ループゲインGが小さくなるように制御し、起動後の所定の期間においてゲート電位VPUを上昇させることにより発振ループゲインGが次第に大きくなるように制御しており、発振周波数fが次第に高くなって基本発振周波数f0に達することにより安定な定常状態に入る。従って、発振ループゲインGが必要以上に大きくなって寄生発振が引き起こされるような事態は発生しない。 That is, in the oscillation circuit according to the present embodiment, the gate potential VPU is set to a low level at the time of startup to control the oscillation loop gain G to be small, and the gate potential VPU is increased in a predetermined period after the startup. Thus, the oscillation loop gain G is controlled to gradually increase, and when the oscillation frequency f gradually increases and reaches the fundamental oscillation frequency f 0 , a stable steady state is entered. Therefore, a situation in which the oscillation loop gain G becomes larger than necessary and parasitic oscillation is caused does not occur.
次に、本発明の第9の実施形態について説明する。
図17は、本発明の第9の実施形態に係る発振回路の構成を示す図である。図17に示すように、この発振回路は、半導体集積回路109と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Next, a ninth embodiment of the present invention will be described.
FIG. 17 is a diagram showing a configuration of an oscillation circuit according to the ninth embodiment of the present invention. As shown in FIG. 17, the oscillation circuit includes a semiconductor integrated
半導体集積回路109は、直列接続されたインバータ11〜13と、抵抗14〜16と、コンデンサ17〜19と、NチャネルMOSトランジスタ45と、制御信号生成回路36とを内蔵している。インバータ11〜13は、反転増幅回路を構成し、トランジスタ45は、バリキャップ130のアノード端子をプルダウンするプルダウン回路を構成する。
The semiconductor integrated
本実施形態においては、プルダウン回路のトランジスタ45のソース/ドレインが、バリキャップ130のアノード端子と、電源電位VSS(本実施形態においては接地電位とする)との間に接続されている。制御信号生成回路36が、プルダウン回路のトランジスタ45に供給するゲート電位VPDを制御信号として生成することにより、トランジスタ45によって、バリキャップ130のアノード電位VAが制御される。
In the present embodiment, the source / drain of the
図18に、制御信号として用いられるゲート電位VPD、及び、アノード電位VAの変化を示す。時刻t0において電源電位VDDが立ち上がることにより半導体集積回路が起動されると、ゲート電位VPDは一旦ハイレベルとなり、トランジスタ45がオン状態となって、アノード電位VAがローレベルにプルダウンされると共に発振信号の交流振幅が制限される。その後、ゲート電位VPDは次第にローレベルに低下し、トランジスタ45がオフ状態に移行するので、アノード電位VAが次第に定常値に近付くと共に発振信号の交流振幅が次第に増加する。
FIG. 18 shows changes in the gate potential V PD and the anode potential V A used as control signals. When the semiconductor integrated circuit is activated by the rise of the power supply potential V DD at time t 0 , the gate potential V PD is once set to the high level, the
即ち、本実施形態に係る発振回路においては、起動時にアノード電位VAをプルダウンするように制御し、起動後の所定の期間においてアノード電位VAを定常値に近付けるように制御しており、発振周波数fが次第に高くなって基本発振周波数f0に達することにより安定な定常状態に入る。従って、発振ループゲインGが必要以上に大きくなって寄生発振が引き起こされるような事態は発生しない。 That is, in the oscillation circuit according to the present embodiment, the anode potential V A is controlled to be pulled down at startup and controlled so as to approach a steady-state value of the anode potential V A in a predetermined period after startup, the oscillation enter the stable steady state by the frequency f reaches the fundamental oscillation frequency f 0 becomes gradually higher. Therefore, a situation in which the oscillation loop gain G becomes larger than necessary and parasitic oscillation is caused does not occur.
次に、本発明の第10の実施形態について説明する。
図19は、本発明の第10の実施形態に係る発振回路の構成を示す図である。図19に示すように、この発振回路は、半導体集積回路108と、外付けのSAW振動子110と、伸長コイル120と、バリキャップ130とによって構成される。
Next, a tenth embodiment of the present invention will be described.
FIG. 19 is a diagram showing a configuration of an oscillation circuit according to the tenth embodiment of the present invention. As shown in FIG. 19, the oscillation circuit includes a semiconductor integrated
半導体集積回路108は、直列接続されたインバータ11〜13と、抵抗14〜16と、コンデンサ17〜19と、PチャネルMOSトランジスタ25と、制御信号生成回路35とを内蔵している。インバータ11〜13は、反転増幅回路を構成し、トランジスタ25は、バリキャップ130のカソード端子をプルアップするプルアップ回路を構成する。
The semiconductor integrated
本実施形態においては、プルアップ回路のトランジスタ25のソース/ドレインが、電源電位VDDと、バリキャップ130のカソード端子との間に接続されている。制御信号生成回路35が、プルアップ回路のトランジスタ25に供給するゲート電位VPUを制御信号として生成することにより、トランジスタ25によって、バリキャップ130のカソード電位VCが制御される。
In the present embodiment, the source / drain of the
図20に、制御信号として用いられるゲート電位VPU、及び、カソード電位VCの変化を示す。時刻t0において電源電位VDDが立ち上がることにより半導体集積回路が起動される際に、ゲート電位VPUはローレベルであり、トランジスタ25がオン状態となって、カソード電位VCがハイレベルにプルアップされると共に発振信号の交流振幅が制限される。その後、ゲート電位VPUは次第にハイレベルに上昇し、ハイレベルトランジスタ25がオフ状態に移行するので、カソード電位VCが次第に定常値に近付くと共に発振信号の交流振幅が次第に増加する。
Figure 20 shows the gate potential V PU used as a control signal, and the change in the cathode potential V C. When the semiconductor integrated circuit by the power supply potential V DD rises is started at time t 0, the gate potential V PU is at a low level, the
即ち、本実施形態に係る発振回路においては、起動時にカソード電位VCをプルアップするように制御し、起動後の所定の期間においてカソード電位VCを定常値に近付けるように制御しており、発振周波数fが次第に高くなって基本発振周波数f0に達することにより安定な定常状態に入る。従って、発振ループゲインGが必要以上に大きくなって寄生発振が引き起こされるような事態は発生しない。 That is, in the oscillation circuit according to the present embodiment, the cathode potential V C is controlled to be pulled up, and controlled so as to approach a steady-state value of the cathode potential V C at a predetermined period after start at startup, enter the stable steady state by the oscillation frequency f reaches the fundamental oscillation frequency f 0 becomes gradually higher. Therefore, a situation in which the oscillation loop gain G becomes larger than necessary and parasitic oscillation is caused does not occur.
本発明は、SAW振動子、水晶振動子、又は、セラミック振動子等の発振素子を用いた電圧制御型の発振回路や、そのような発振回路を実現するための半導体集積回路において利用することが可能である。 INDUSTRIAL APPLICABILITY The present invention can be used in a voltage control type oscillation circuit using an oscillation element such as a SAW resonator, a crystal resonator, or a ceramic resonator, and a semiconductor integrated circuit for realizing such an oscillation circuit. Is possible.
11〜13 インバータ、 11a〜13a PチャネルMOSトランジスタ、 11b〜13b NチャネルMOSトランジスタ、 14〜16 抵抗、 17〜19 コンデンサ、 21〜25 PチャネルMOSトランジスタ、 30〜36 制御信号生成回路、 41〜45 NチャネルMOSトランジスタ、 100 半導体集積回路、 110 SAW振動子、 120 伸長コイル、 130 バリキャップ 11 to 13 inverter, 11a to 13a P channel MOS transistor, 11b to 13b N channel MOS transistor, 14 to 16 resistor, 17 to 19 capacitor, 21 to 25 P channel MOS transistor, 30 to 36 control signal generation circuit, 41 to 45 N channel MOS transistor, 100 semiconductor integrated circuit, 110 SAW vibrator, 120 extension coil, 130 varicap
Claims (7)
前記直列共振回路の両端間に接続され、第1の電源電位及び第2の電源電位が供給されたときに発振動作を行う反転増幅回路と、
制御信号に従って、前記バリキャップの一端をプルアップ又はプルダウンするプルアップ/ダウン回路と、
起動時に前記バリキャップの一端がプルアップ又はプルダウンされ、起動後の所定の期間において前記バリキャップに印加される制御電圧が次第に定常値に近付くように、前記制御信号を生成する制御信号生成回路と、
を具備する発振回路。 A series resonant circuit including an oscillation element, a coil, and a varicap connected in series;
An inverting amplifier circuit connected between both ends of the series resonance circuit and performing an oscillation operation when a first power supply potential and a second power supply potential are supplied;
A pull-up / down circuit for pulling up or pulling down one end of the varicap according to a control signal;
A control signal generation circuit for generating the control signal so that one end of the varicap is pulled up or pulled down at the time of startup, and a control voltage applied to the varicap gradually approaches a steady value in a predetermined period after startup; ,
An oscillation circuit comprising:
前記反転増幅回路の出力端子と基準電位との間に接続された第2のコンデンサと、
をさらに具備する請求項1に記載の発振回路。 A first capacitor connected between an input terminal of the inverting amplifier circuit and a reference potential;
A second capacitor connected between the output terminal of the inverting amplifier circuit and a reference potential;
The oscillation circuit according to claim 1, further comprising a.
制御信号に従って、前記バリキャップの一端をプルアップ又はプルダウンするプルアップ/ダウン回路と、
起動時に前記バリキャップの一端がプルアップ又はプルダウンされ、起動後の所定の期間において前記バリキャップに印加される制御電圧が次第に定常値に近付くように、前記制御信号を生成する制御信号生成回路と、
を具備する半導体集積回路。 An inverting amplifier circuit connected between both ends of a series resonance circuit including an oscillation element, a coil, and a varicap connected in series, and performing an oscillation operation when a first power supply potential and a second power supply potential are supplied;
A pull-up / down circuit for pulling up or pulling down one end of the varicap according to a control signal;
A control signal generation circuit for generating the control signal so that one end of the varicap is pulled up or pulled down at the time of startup, and the control voltage applied to the varicap gradually approaches a steady value in a predetermined period after startup; ,
A semiconductor integrated circuit comprising:
前記反転増幅回路の出力端子と基準電位との間に接続された第2のコンデンサと、 A second capacitor connected between the output terminal of the inverting amplifier circuit and a reference potential;
をさらに具備する請求項5に記載の半導体集積回路。The semiconductor integrated circuit according to claim 5, further comprising:
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