JP4255486B2 - CMOS AD converter circuit using capacitive coupling - Google Patents
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Description
本発明は、容量結合を利用したCMOSの論理回路、AD変換回路及びDA変換回路にかかり、例えば、イメージセンサ等で光電変換素子と共に同一のLSIに集積される論理回路やAD変換回路、DA変換回路の素子数を減らすことができる新規な回路に関する。 The present invention relates to a CMOS logic circuit, an AD conversion circuit, and a DA conversion circuit using capacitive coupling. For example, a logic circuit, an AD conversion circuit, and a DA conversion that are integrated in the same LSI together with photoelectric conversion elements by an image sensor or the like. The present invention relates to a novel circuit capable of reducing the number of circuit elements.
CMOS論理回路の基本的な構成は、例えば「MOS集積回路の基礎」(近代科学社 1992.5.30 )などに記載される通り、比較的多くのCMOSトランジスタ素子を利用する。また、AD変換回路については、例えば「トランジスタ技術Special No. 16 」(CQ出版 1991.2.1 第2版)などに記載されている。イメージセンサ等の光電変換素子と共に集積化されるAD変換回路では、入力を印加すると同時に出力がえられるフラッシュ型のAD変換回路が有利であるが、かかるフラッシュ型のAD変換回路は、多数の比較器が必要であり、回路規模が大きくなる。例えば,nビットのAD変換回路を構成する為には、2n−1個の比較器を要する。 The basic configuration of the CMOS logic circuit uses a relatively large number of CMOS transistor elements as described in, for example, “Basics of MOS Integrated Circuit” (Modern Science Co., 1992.5.30). The AD conversion circuit is described in, for example, “Transistor Technology Special No. 16” (CQ Publication 1991.2.1 2nd Edition). In an AD conversion circuit integrated with a photoelectric conversion element such as an image sensor, a flash AD conversion circuit that can obtain an output simultaneously with application of an input is advantageous. However, such a flash AD conversion circuit has many comparisons. Equipment is required and the circuit scale becomes large. For example, in order to construct an n-bit AD conversion circuit, 2 n −1 comparators are required.
一方、CMOS回路を同じ基板上に形成してオンチップでの信号処理機能を搭載し、デジタル出力を可能にするイメージセンサの研究がすすめられている。例えば、「PROCEEDINGS of SPIE Vol.2745 Infrared Readout Electronics III PP.90-127. 9, April (1996) 」に記載される通りである。 On the other hand, research is being conducted on image sensors that enable digital output by forming a CMOS circuit on the same substrate and mounting an on-chip signal processing function. For example, as described in “PROCEEDINGS of SPIE Vol.2745 Infrared Readout Electronics III PP.90-127-19.9, April (1996)”.
更に、以下の特許文献1,2に容量を利用した回路が開示されている。
しかしながら、上記した通り、現状のCMOS論理回路はその素子数が多く、またセンサから検出されるアナログ信号をデジタル信号に変換するためのAD変換回路も素子数が膨大である。従って、そのような回路を利用したデジタル回路を光センサと同じ基板上に形成すると、全体のチップ面積に対するセンサ部分の面積の割合であるフィルファクタが極めて小さくなる。この点は、例えば、ISSCC 1944 DIGEST OF TECHNICAL PAPERS, pp230等に記載されている。 However, as described above, the current CMOS logic circuit has a large number of elements, and the AD conversion circuit for converting an analog signal detected from the sensor into a digital signal has a large number of elements. Therefore, when a digital circuit using such a circuit is formed on the same substrate as the optical sensor, the fill factor, which is the ratio of the area of the sensor portion to the entire chip area, becomes extremely small. This point is described in, for example, ISSCC 1944 DIGEST OF TECHNICAL PAPERS, pp230.
そこで、本発明の目的は、素子数を大幅に少なくしたCMOS論理回路を提供することにある。 Accordingly, an object of the present invention is to provide a CMOS logic circuit in which the number of elements is significantly reduced.
また、本発明の別の目的は、多数の比較器が必要なく、少ない素子数で構成することができるCMOSのAD変換回路を提供することにある。 Another object of the present invention is to provide a CMOS AD conversion circuit that does not require a large number of comparators and can be configured with a small number of elements.
また、本発明の別の目的は、少ない素子数で構成することができるフラッシュ型のCMOSのAD変換回路を提供することにある。 Another object of the present invention is to provide a flash CMOS AD converter circuit that can be configured with a small number of elements.
また、本発明の別の目的は、少ない素子数で構成することができる時系列型のCMOSのAD変換回路を提供することにある。 Another object of the present invention is to provide a time-series CMOS AD conversion circuit that can be configured with a small number of elements.
また、本発明の別の目的は、少ない素子数で構成することができるCMOSのDA変換回路を提供することにある。 Another object of the present invention is to provide a CMOS DA conversion circuit that can be configured with a small number of elements.
更に、本発明の別の目的は、少ない素子数で構成したデジタル回路を搭載しそのフィルファクタを高くすることができるイメージセンサを提供することにある。 Furthermore, another object of the present invention is to provide an image sensor which can be mounted with a digital circuit configured with a small number of elements and can have a high fill factor.
上記の課題を解決した論理回路は、本発明によれば、2値入力が与えられる複数の入力端子と、一方の電極が該複数の入力端子にそれぞれ接続され他方の電極が共通に接続され、更にほぼ同じ容量値を持つ複数の入力容量と、該共通の電極の電圧が入力され、前記
複数の入力端子のうち所定数の入力端子に論理1に対応する電圧が印加された時に反転する閾値を有するインバータ回路とを有することを特徴とする。
According to the present invention, a logic circuit that solves the above-described problems has a plurality of input terminals to which a binary input is given, one electrode connected to each of the plurality of input terminals, and the other electrode connected in common. Further, a plurality of input capacitors having substantially the same capacitance value and a voltage of the common electrode are input, and a threshold value is inverted when a voltage corresponding to
複数の入力容量が共通に結合されてそれぞれに入力信号が与えられる容量結合回路を利用することにより、複数の入力のうち所定数に論理1に対応する電圧が印加された時に、その結合端子にインバータの閾値を越える電位を生成することができる。例えば、閾値を電源電圧の半分に設定すると、かかる論理回路は多数決回路になる。
By using a capacitive coupling circuit in which a plurality of input capacitors are coupled in common and an input signal is given to each, when a voltage corresponding to
また、入力容量に接続される入力端子の一部に固定電位を与えることで、NAND回路やAND回路、更にNOR回路やOR回路を生成することもできる。 In addition, a NAND circuit, an AND circuit, a NOR circuit, and an OR circuit can be generated by applying a fixed potential to a part of the input terminal connected to the input capacitor.
更に、この論理回路を発展させることで、フリップフロップ回路、全加算器等の論理回路を少ないトランジスタ数で構成できる。 Furthermore, by developing this logic circuit, logic circuits such as flip-flop circuits and full adders can be configured with a small number of transistors.
本発明の他の特徴点として、容量結合回路を利用することにより、極めて少ないトランジスタ数でアナログ・デジタル変換回路を構成することができる。その一例のアナログ・デジタル変換回路は、アナログ入力が与えられる入力端子と、2値の出力が与えられるN(Nは複数)ビットの出力端子とを有するアナログ・デジタル変換回路において、一方の電極が前記入力端子に接続される入力容量と、該入力容量の他方の電極が入力される第一のインバータと、該第一のインバータに接続される第二のインバータとを有する単位回路が、N個並列に設けられ、該単位回路の第二のインバータの出力がそれぞれの前記出力端子に与えられ、更に、各単位回路に対応する出力の反転出力が、それぞれ下位ビットに対応する単位回路の前記第一のインバータの入力に帰還容量を介して帰還され、最上位ビットからM(Mは整数)番目の単位回路の反転出力に対応する前記帰還容量の容量値は、帰還される単位回路の入力容量の1/2M 倍であることを特徴とする。 As another feature of the present invention, an analog / digital conversion circuit can be configured with an extremely small number of transistors by using a capacitive coupling circuit. An example of the analog-to-digital conversion circuit includes an input terminal to which an analog input is applied and an N (N is a plurality) bit output terminal to which a binary output is applied. N unit circuits each having an input capacitor connected to the input terminal, a first inverter to which the other electrode of the input capacitor is input, and a second inverter connected to the first inverter Provided in parallel, the output of the second inverter of the unit circuit is provided to each of the output terminals, and the inverted output of the output corresponding to each unit circuit is the second of the unit circuit corresponding to the lower bit. The feedback capacitance is fed back to the input of one inverter through the feedback capacitance, and the capacitance value of the feedback capacitance corresponding to the inverted output of the Mth unit circuit (M is an integer) from the most significant bit is fed back. It characterized in that it is a 1/2 M times the input capacitance of the unit circuits.
上位ビットのデジタル出力の反転信号を帰還容量を介して、下位ビットのインバータ入力に与えることにより、それぞれの容量結合回路により下位ビットの比較電位を生成することができる。この回路は、従来にない極めてトランジスタ数の少ないCMOS回路で構成することができる。 By applying the inverted signal of the digital output of the upper bit to the inverter input of the lower bit via the feedback capacitor, the comparison potential of the lower bit can be generated by each capacitive coupling circuit. This circuit can be constituted by a CMOS circuit with an extremely small number of transistors, which has not been conventionally available.
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。 Hereinafter, an example of an embodiment of the present invention will be described with reference to the drawings. However, such an embodiment does not limit the technical scope of the present invention.
[容量回路網]
図1は、本発明の原理を示す容量回路網の回路図である。この例では、3つの容量C1,C2,C3の一方の電極にそれぞれV1,V2,V3の電圧が印加され、他方の電極が共通に接続されている。この場合の、共通電極の電圧値Vxは、
Vx=(C1・V1+C2・V2+C3・V3)/(C1+C2+C3)
である。
[Capacitance network]
FIG. 1 is a circuit diagram of a capacitive network illustrating the principle of the present invention. In this example, the voltages V1, V2, and V3 are applied to one electrode of each of the three capacitors C1, C2, and C3, and the other electrode is connected in common. In this case, the voltage value Vx of the common electrode is
Vx = (C1 · V1 + C2 · V2 + C3 · V3) / (C1 + C2 + C3)
It is.
この様に、複数の容量を結合した容量回路網を構成すると、複数の入力電圧V1,V2,V3に対して、その容量比に従う一義的な電圧値Vxを得ることができる。 In this manner, when a capacitance network including a plurality of capacitors is configured, a unique voltage value Vx according to the capacitance ratio can be obtained for the plurality of input voltages V1, V2, and V3.
[容量回路網を利用したCMOS論理回路]
図2は、上記の容量回路網を入力段に利用した3端子入力の多数決回路図である。図2(A)にはその回路を、図2(B)にはその真理表図を示す。この多数決回路では、3つの入力A,B,Cがほぼ等しい容量10,11,12を介して2段のCMOSインバータ13,14に与えられる。このCMOSインバータ13,14は、Pチャネル型トランジスタとNチャネル型トランジスタとのβ値を等しくし且つ両者の閾値を等しくすることにより、その出力が反転する閾値Vtを電源Vddの半分(Vdd/2)にすることができる。
[CMOS logic circuit using capacitive network]
FIG. 2 is a three-terminal input majority circuit diagram using the above-described capacitance network in the input stage. FIG. 2A shows the circuit, and FIG. 2B shows the truth table. In this majority decision circuit, three inputs A, B, and C are supplied to two-
尚、以下の論理回路に共通して、入力端子に0とVddの2つの電圧が印加されるとする。したがって、入力が0電圧(Lレベル)の時は論理0が、電源Vdd(Hレベル)の時は論理1が入力されるものとする。
It is assumed that two voltages of 0 and Vdd are applied to the input terminal in common with the following logic circuits. Therefore, it is assumed that
図1で説明した通り、容量結合網の共通端子15には、入力の論理1の数によって、0,Vdd/3,2Vdd/3,Vddの値をとる。従って、共通端子15の値が0,Vdd/3の時は出力Zは論理0(Lレベル)となり、端子15の値が2Vdd/3,Vddの時はインバータが反転して出力Zは論理1(Hレベル)となる。
As described with reference to FIG. 1, the
かかる構成にすると、図2(B)の真理表に示される通り、2つ以上の入力がHレベル(論理1)になるときに、出力ZがHレベル(論理1)になる。また、入力Aが論理0の時は、出力Zは入力B、CのAND出力となり、入力Aが論理1の時は、出力Zは入力B、CのOR出力となる。この様に、わずか3容量と2段のCMOSインバータにより多数決回路を構成できる。
With such a configuration, as shown in the truth table of FIG. 2B, when two or more inputs become H level (logic 1), the output Z becomes H level (logic 1). When the input A is
図3は、4端子入力の重み付け多数決回路図である。図3(A)にはその回路を、図3(B)にはその真理表図を示す。この回路も、入力段に容量結合回路が設けられる。入力Aは2個の容量21,22を介して、他の入力B、C、Dは1個の容量23,24,25を介して2段のCMOSインバータ26,27に接続される。従って、入力Aには他の入力の2倍の重みが付加される。これらの容量はほぼ同じ容量値を持つ。
FIG. 3 is a weighting majority circuit diagram of a four-terminal input. FIG. 3A shows the circuit, and FIG. 3B shows the truth table. This circuit is also provided with a capacitive coupling circuit in the input stage. The input A is connected to the two-
この場合も、図2と同様に、入力の論理1の数によって、共通端子28は、0,Vdd/5,2Vdd/5,3Vdd/5,4Vdd/5,Vddの電圧をとる。従って、入力Aが1の時は、他のいずれかの入力が1になれば、インバータは反転して出力Zは1となる。また、入力Aが0の時は他のいずれかの3入力が1になると同様にインバータは反転する。
Also in this case, as in FIG. 2, the
上記の図2、図3の様に、入力段に設けられる容量は、全てが同じ容量の時は奇数個設けられることで、閾値がVdd/2のインバータを明確に反転させることができる。 As shown in FIG. 2 and FIG. 3 described above, when all the capacitors provided in the input stage have the same capacitance, an odd number of capacitors can be provided, so that an inverter having a threshold value of Vdd / 2 can be clearly inverted.
図4は、2入力のNAND,AND回路図である。図4(A)にはその回路を、図4(B)にはその真理表図を示す。この回路では、2つの入力A,Bが等しい容量31,32を介して2段のCMOSインバータ34,35に接続される。また、一端がグランドに接続された容量33も共通端子36に接続される。また、CMOSインバータの閾値は、例えばVdd/2に設定される。
FIG. 4 is a 2-input NAND / AND circuit diagram. FIG. 4A shows the circuit, and FIG. 4B shows the truth table. In this circuit, two inputs A and B are connected to two-
この回路は、容量33により、図2に示した3端子多数決回路の1つの入力を論理0に固定した回路と同等になる。従って、2入力の両方が1の時のみ端子36が2Vdd/3となり、インバータを反転させる。その結果、インバータ34の出力Z1はNAND論理となり、インバータ35の出力ZはAND論理となる。
This circuit is equivalent to a circuit in which one input of the three-terminal majority circuit shown in FIG. Therefore, only when both of the two inputs are 1, the terminal 36 becomes 2Vdd / 3, and the inverter is inverted. As a result, the output Z1 of the
図5は、4入力のNAND,AND回路図である。この回路では、7個のほぼ等しい容量を2段のCMOSインバータ39,40に接続している。そして、その内の3個の容量の入力を接地する。したがって、図4の回路と同様に、4つの入力A〜D全てが1になれば,AND出力Zは1となり、NAND出力Z1は0となる。
FIG. 5 is a 4-input NAND / AND circuit diagram. In this circuit, seven approximately equal capacitors are connected to the two-
従来の4入力NAND回路が、4対のCMOSトランジスタを要して合計8個(2×4)のトランジスタを必要としているのに対して、この回路の例では、7個の容量と2個のトランジスタで構成することができる。尚、この回路では、インバータ39が、3Vdd/7と4Vdd/7とを識別できる程度のシャープな閾値特性を持つことが必要である。
While the conventional 4-input NAND circuit requires 4 pairs of CMOS transistors and requires a total of 8 (2 × 4) transistors, this circuit example has 7 capacitors and 2 capacitors. A transistor can be used. In this circuit, it is necessary that the
尚、この回路例から明らかな通り、3入力のNAND,AND回路図を形成する場合は、5個の容量のうち2個をグランドに接続すれば良い。N入力にするには、2N−1個の容量のうちN−1個をグランドに接続する。その場合、N−1子の容量は、単一の容量値がN−1倍の容量で構成することもできる。 As is apparent from this circuit example, when a 3-input NAND / AND circuit diagram is formed, two of the five capacitors may be connected to the ground. For N inputs, N-1 of 2N-1 capacitors are connected to ground. In that case, the capacity of the N-1 child can be configured by a capacity whose single capacity value is N-1 times.
図6は、2入力のNOR,OR回路図である。図6(A)にはその回路を、図6(B)にはその真理表図を示す。この回路では、図2で示した3入力の多数決回路において、1入力を電源Vddに接続した例である。この例でも3個の容量は同等の容量値を持つ。したがって、2つの入力A,Bのいずれかが1の時に、共通端子41の値が2Vdd/3となり、閾値がVdd/2であるインバータ42が反転する。即ち、いずれかの入力が1になると、インバータ42の出力である出力Z1は0になる。したがって、出力Z1はNOR出力であり、出力ZはOR出力である。
FIG. 6 is a 2-input NOR / OR circuit diagram. FIG. 6A shows the circuit, and FIG. 6B shows the truth table. This circuit is an example in which one input is connected to the power supply Vdd in the three-input majority circuit shown in FIG. Also in this example, the three capacitors have the same capacitance value. Therefore, when one of the two inputs A and B is 1, the value of the
図7は、3入力のNOR,OR回路図である。図6と同様に、5個の容量のうち2個の容量が電源Vddに接続される。その結果、3入力のうち少なくとも1つの入力が1になると、共通端子44が3Vdd/5となりインバータ45を反転する。したがって、出力Z1はNOR出力であり、出力ZはOR出力である。一般に、N入力のNOR,OR回路図を構成する為には、2段のCMOSインバータと2N−1個の容量のうちN−1個を電源Vddに接続すれば良い。同様に、N−1個の容量を、N−1倍の容量値を持つ単一の容量で構成しても良い。
FIG. 7 is a 3-input NOR / OR circuit diagram. As in FIG. 6, two of the five capacitors are connected to the power supply Vdd. As a result, when at least one of the three inputs becomes 1, the
従来3入力のNOR回路が6個(2×3)のトランジスタを必要としたのに対して、本発明の実施の形態例では5個の容量と2個のトランジスタで構成することができ、素子数を少なくすることができる。 Whereas a conventional three-input NOR circuit requires six (2 × 3) transistors, the embodiment of the present invention can be configured with five capacitors and two transistors. The number can be reduced.
図8は、SRフリップフロップ回路図である。図8(A)にはその回路を、図8(B)にはその真理表図を示す。図6(A)に示した2入力NOR回路を並列に配置し、それぞれの出力を他方のNOR回路の入力の容量に接続して帰還させている。セット入力Sは容量48に、容量49は電源Vddに、そして容量50は他方の出力Qにそれぞれ接続される。また、リセット入力Rは容量52に、容量53は他方の出力/Qに、そして容量54は電源Vddにそれぞれ接続される。
FIG. 8 is an SR flip-flop circuit diagram. FIG. 8A shows the circuit, and FIG. 8B shows the truth table. The two-input NOR circuit shown in FIG. 6A is arranged in parallel, and each output is connected to the input capacitance of the other NOR circuit and fed back. The set input S is connected to the
図8(B)には、その真理値表の図が示されるが、セット入力Sが1になると出力Qは1にセットされる。また、リセット入力Rが1になると出力Qは0にリセットされる。但し、この回路では通常のSRフリップフロップ回路と異なり、セット入力Sとリセット入力Rが共に1の場合、不定にはならず容量結合回路により、強制的に両出力Q,/Q共に0となる。しかし、通常R,S入力両方共に1になることはなく、特に機能上は支障ない。NOR回路自体を少ないトランジスタ数で構成できるので、それを利用したRSフリップロップ回路も少ないトランジスタ数で構成することができる。 FIG. 8B shows a diagram of the truth table. When the set input S becomes 1, the output Q is set to 1. Further, when the reset input R becomes 1, the output Q is reset to 0. However, in this circuit, unlike the normal SR flip-flop circuit, when both the set input S and the reset input R are 1, both the outputs Q and / Q are forced to 0 by the capacitive coupling circuit without being indefinite. . However, both the R and S inputs normally do not become 1, and there is no problem in terms of function. Since the NOR circuit itself can be configured with a small number of transistors, an RS flip-flop circuit using the NOR circuit can also be configured with a small number of transistors.
図9は、アービタ回路図である。図9(A)にはその回路を、図9(B)にはそのタイミングチャート図を示す。図9(A)で示した回路は、図4(A)の2入力NAND回路を並列に配置し、それぞれの出力を他方のNAND回路の入力容量に接続して帰還させている。容量57にはリクエスト入力RQ1が、容量58には他方の出力AC2が、そして容量59にはグランド電位がそれぞれ接続される。また、インバータ64側の容量61、62、63にも同様に接続される。
FIG. 9 is an arbiter circuit diagram. FIG. 9A shows the circuit, and FIG. 9B shows the timing chart. In the circuit shown in FIG. 9A, the two-input NAND circuit of FIG. 4A is arranged in parallel, and the respective outputs are connected to the input capacitance of the other NAND circuit and fed back. A request input RQ1 is connected to the
この回路のタイミングチャートが図9(B)に示されている。即ち、アービタ回路として、最初にリクエスト入力RQ1,RQ2が入力された方の出力AC1,AC2が先にアクノリッジされて、そのリクエスト入力が0に戻るまで次のリクエスト入力が出力にアクノリッジされない。図9(B)に示される通り、入力RQ1,RQ2共に0の状態で、両出力AC1,AC2は1で安定している。そこで、入力RQ1が1になると、インバータ60の入力が2Vdd/3となり反転し、出力AC1は0になる。その後、もう一方の入力RQ2が1になっても、入力RQ1の動作が終了していないので、出力AC2は反転しない。そして、入力RQ1が0になると、最初の動作は終了し、出力AC2は反転する。
A timing chart of this circuit is shown in FIG. That is, as the arbiter circuit, the outputs AC1 and AC2 to which the request inputs RQ1 and RQ2 are first input are acknowledged first, and the next request input is not acknowledged to the output until the request input returns to 0. As shown in FIG. 9 (B), both inputs RQ1 and RQ2 are 0 and both outputs AC1 and AC2 are stable at 1. Therefore, when the input RQ1 becomes 1, the input of the
図10は、トライステートバッファ回路図である。図10(A)にはその回路を、図10(B)にはその真理値表の図を示す。この回路は、2入力のNAND回路とNOR回路とを並列に配置し、その両出力を出力インバータであるPチャネルトランジスタ74とNチャネルトランジスタ75のゲートに接続する。NAND回路側の容量66には入力INを接続し、容量67には出力イネーブル信号/OEを接続する。また、NOR回路側には、容量70に入力INを、容量71に出力イネーブル信号OEをそれぞれ接続する。
FIG. 10 is a circuit diagram of a tristate buffer. FIG. 10A shows the circuit, and FIG. 10B shows a truth table. In this circuit, a 2-input NAND circuit and a NOR circuit are arranged in parallel, and both outputs are connected to the gates of a P-
この回路構成によれば、出力イネーブル信号OEが1の時は、インバータ69の入力がLレベルでその出力Hレベルとなり、トランジスタ74をオフ状態とする。また、インバータ73の入力がHレベルでその出力がLレベルとなり、トランジスタをオフ状態とする。その結果、出力OUTは高インピーダンス状態になる。出力イネーブル信号OEが0の時は、入力INの状態の応じて出力OUTが変化して、トランジスタ74、75からなるインバータ回路はバッファ回路となる。
According to this circuit configuration, when the output enable signal OE is 1, the input of the
図11は、一致(EQ)回路、排他的論理和(EXOR)回路図である。図11(A)は回路図を、(B)はその真理値表図である。この回路では、2入力NAND回路77の出力を、2個の容量78でインバータ80の入力に与える。そして、インバータ80の入力(容量の共通接続電極)に一方の電極が接地された容量79を接続する。その結果、入力A,Bが共に1の時、NAND回路77の出力Mが0となりインバータ80の入力はLレベルとなる。また、入力A,Bが共に1の時以外の時は、NAND回路77の出力Mは1となり、容量79を打ち消して、入力A,Bのいずれか一方が1の時にインバータ80が反転する。その結果、入力A,Bのいずれか一方が1の時は、出力Z1は0に、出力Zは1になり、入力A,Bが共に1または0の時は、出力Z1は1に、出力Zは0になる。即ち、出力Z1は一致(EQ)回路出力、出力Zは排他的論理和(EXOR)回路出力である。
FIG. 11 is a coincidence (EQ) circuit and an exclusive OR (EXOR) circuit diagram. FIG. 11A is a circuit diagram, and FIG. 11B is a truth table thereof. In this circuit, the output of the 2-
この回路は、EXOR回路の真理値表が、入力A,Bが共に1の時以外はOR回路に等しいことから、入力が1、1の時のみ出力が異なるNAND回路77の出力を利用して、OR回路の出力を反転させるという考えから構成される。入力が1、1以外の時は、出力Mが1になり容量79を打ち消してインバータ80、81をNOR回路、OR回路とする。
This circuit uses the output of the
尚、NAND回路77の部分を、図6のNOR回路77bに置き換え、容量79を電源Vdd側に接続する(79b)と、出力Z1がEXOR出力になり、出力Zが一致出力になる。即ち、図11(C)に示した回路である。
If the
図12は、シュミットトリガ回路図である。図12(A)が回路図であり、図12(B)がその入出力特性図である。この回路では、入力INに接続されている容量83が、2段目のインバータ86の出力OUTに接続されている容量84よりほぼ2倍の容量値を持つ。従って、異なる容量値を持つ2つの容量83,84が、共通接続され、一方の容量に入力INが、他方の容量に2つのインバータを介して生成される出力OUTがそれぞれ接続される。
FIG. 12 is a Schmitt trigger circuit diagram. FIG. 12A is a circuit diagram, and FIG. 12B is an input / output characteristic diagram thereof. In this circuit, the
今、入力INが0vから電源Vddまで上昇するとすると、最初出力OUTは0であるので、入力INの電圧VINに対してインバータ85の入力VX は、VX=2VIN/3となる。従って、インバータ85の閾値を、Vdd/2とすると、VX =2VIN/3=Vdd/2から、VIN=3Vdd/4になるとインバータ85が反転する。その結果、入力INが3Vdd/4〜Vddで出力OUTが1に反転する。
If the input IN rises from 0v to the power supply Vdd, the output OUT is initially 0, so that the input VX of the
一方、入力INがVddから0vまで下降すると、最初出力OUTはVddであるから、入力INの電圧VINに対してインバータ85の入力VX は、VX =(2VIN+Vdd)/3となる。従って、インバータ85の閾値が、Vdd/2であるので、VX =(2VIN+Vdd)/3=Vdd/2から、VIN=Vdd/4になるとインバータ85が反転する。その結果、入力INが0〜Vdd/4で出力OUTが0に反転する。
On the other hand, when the input IN drops from Vdd to 0v, the first output OUT is Vdd, so the input VX of the
この様に、図12の回路は、Vdd/4〜3Vdd/4の不感帯をもつシュミットトリガ回路として動作する。そして、容量83をより大きくするとその不感帯の幅は狭くなり、容量83をより小さくして容量84の値に近づけると、その不感帯の幅は広くなる。
Thus, the circuit of FIG. 12 operates as a Schmitt trigger circuit having a dead band of Vdd / 4 to 3Vdd / 4. If the
尚、インバータ85の出力を容量84を介して帰還させる構成にすると、入力INの立ち上がりの時に低電圧で反転して、立ち下がりの時に高電圧で反転する逆のヒステリシス特性を持つ。
If the output of the
図13は、クロックドRSフリップフロップ回路図である。図13(A)がその具体的回路図であり、(B)がそのブロック図である。この回路図は、図8に示したRSフリップフロップ回路をベースにして、他方の出力を入力側の容量88,93のほぼ2倍の容量値の容量90、95で帰還し、更にクロックパルス入力CPを入力容量88,93と同じ容量値の容量89、94で入力する。セット入力Sは容量88を介して、リセット入力は容量93を介して接続される。容量91、96は共に電源Vddに接続される。容量90,95は、それぞれ単一の容量素子で構成されても良いことは言うまでもない。
FIG. 13 is a clocked RS flip-flop circuit diagram. FIG. 13A is a specific circuit diagram thereof, and FIG. 13B is a block diagram thereof. This circuit diagram is based on the RS flip-flop circuit shown in FIG. 8, and the other output is fed back with
この回路では、クロックCPが0の場合、出力Qが1ならインバータ92側は容量91と90が1に接続されるので、その入力はVdd/2より高いHレベルとなり、出力/Qは0に固定される。また、出力/Qの0により容量95、94が0に接続されるので出力Qは1に固定される。出力Qが0の場合は、それと逆に出力/Qが1に固定される。この固定状態では、セット入力S、リセット入力Rの値にかかわらず出力値は固定される。
In this circuit, when the clock CP is 0, if the output Q is 1, the
そこで、クロックCPが1になると、出力Qが1ならインバータ92の入力はHレベルとなり、出力/Qは0固定される。また、出力/Qの0により容量95と容量94、96が相殺されて、リセット入力Rの0によりインバータ97の入力はLレベルで出力Qは1固定される。あるいは、その逆に固定される。
Therefore, when the clock CP becomes 1, if the output Q is 1, the input of the
Q=1,/Q=0の時、リセット入力Rが1になるとインバータ97の入力はHレベルとなり、出力Qは0に反転し、その出力Qの0への反転により容量90と91及び89とが相殺され、セット入力Rの0によりインバータの入力はLレベルとなり出力/Qも1に反転する。また、逆に、Q=0,/Q=1の時、セット入力Sが1になると、インバータ92の入力はHレベルとなり反転して出力/Qが0に反転する。そして、容量95と93に0が与えられているのでインバータ97の入力はLレベルとなり反転して出力Qは1にセットされる。
When Q = 1 and / Q = 0, when the reset input R becomes 1, the input of the
即ち、クロックCP=0で状態が変化せず、クロックCP=1でセット入力S,リセット入力Rに応じて出力Qがセット、リセットされるクロックドRSフリップフロップ回路が実現できる。 That is, it is possible to realize a clocked RS flip-flop circuit in which the state does not change when the clock CP = 0 and the output Q is set and reset according to the set input S and the reset input R when the clock CP = 1.
図14は、マスタースレーブRSフリップフロップ回路図である。この回路例では、図13のクロックドRSフリップフロップ回路98、99を2段設けて、クロック信号CPを1段目の回路98に与え、同信号CPをインバータ100を介して2段目の回路99に与える。その結果、クロックCPが1の時S入力とR入力によりスレーブ回路98がセット、リセットされて、次のクロックCPの0への反転により、スレーブ回路98の状態がマスター回路99に伝達される。その状態では、R,S入力によってスレーブ回路98が反転することはない。
FIG. 14 is a master-slave RS flip-flop circuit diagram. In this circuit example, two stages of the clocked RS flip-
図15は、JKフリップフロップ回路図である。この回路図では、図14のマスタースレーブRSフリップフロップ回路102の入力段に、図6で示したOR回路103、104を設けて、それぞれにJ入力とK入力を与え、更に出力Q,/Qを交差させて帰還させる。こうすることにより、J,K入力が共に0の時は、出力Qが0で/Qが1なら、S=0、R=1となり、クロックCPの1周期によっても出力Q,/Qは変化しない。また、J=0,K=1なら、OR回路104の出力が1、R=1となり、クロックCPの1周期により出力Qは強制的に0になる。また、J=1,K=0なら、OR回路103の出力が1、S=1となり、クロックCPの1周期により出力Qは強制的に1になる。更に、J=K=1の時は、出力Qは前の状態の/Qに反転する。これらの動作は、従来の一般的なJKフリップフロップ回路と同じである。
FIG. 15 is a JK flip-flop circuit diagram. In this circuit diagram, the
図16は、Dフリップフロップ回路図である。マスタースレーブ回路102のS入力とR入力に入力Dの非反転、反転信号を入力することにより、D入力値がクロックCP=1により出力Qに取り込まれるDフリップフロップ回路動作をする。
FIG. 16 is a D flip-flop circuit diagram. By inputting a non-inverted or inverted signal of the input D to the S input and R input of the
図17は、Tフリップフロップ回路図である。マスタースレーブ回路102の出力Q,/QをそれぞれS入力とR入力に帰還する。その結果、出力Qには、T入力が0の時に前の出力Qが取り込まれ、T入力が1の時に前の出力/Qが取り込まれる。即ち、T入力によりその出力がトルグされる。
FIG. 17 is a T flip-flop circuit diagram. The outputs Q and / Q of the master /
図18は、全加算回路図である。図18(A)に回路図を、同(B)にその真理値表図を示す。まず、入力A,Bと下位の桁からの桁上げCのいずれか2つが1の時に、桁上げ出力(キャリー)Cnが1になる。即ち、多数決回路である。従って、3つの容量103、2つのインバータ104、105は、図2と同じ構成である。また、和出力Sは、入力Aが0の時は入力B,CのEXOR出力、また入力Aが1の時は入力B,Cの一致出力であることが、真理値表からわかる。従って、図11(A),(C)回路と図2の多数決回路を参考にすれば、3入力の多数決回路を並列に配置し、その多数決回路の一方の反転出力を他方の入力に2倍の容量108で帰還することで、全加算回路が実現できる。即ち、入力A=0の時は図11(A)の回路の如く出力SがEXOR論理となる。入力A=1の時は図11(C)の回路の如く出力Sが一致論理となる。
FIG. 18 is a full adder circuit diagram. FIG. 18A shows a circuit diagram, and FIG. 18B shows its truth table. First, when any two of the inputs A and B and the carry C from the lower digit are 1, the carry output (carry) Cn becomes 1. That is, a majority circuit. Therefore, the three
従来の一般的な全加算器の例では、例えば20〜30のトランジスタを必要とするところ、この例ではわずか8個のトランジスタと8個の容量で構成することが可能になる。 In the example of the conventional general full adder, for example, 20 to 30 transistors are required. In this example, however, it is possible to configure with only 8 transistors and 8 capacitors.
図19は、図18の全加算回路の動作を確認する為の出力波形図である。VLはインバータ104の入力のレベルであり、VLLはインバータ109の入力のレベルである。入力A,B,Cと出力Cn,Sは、それぞれ論理1(電源Vdd)と論理0(グランド)のレベルをそれぞれ表している。この波形図から図18(B)の真理値表の動作が確認される。
FIG. 19 is an output waveform diagram for confirming the operation of the full adder circuit of FIG. VL is an input level of the
以上説明した通り、入力段に容量結合回路を利用することにより、トランジスタの数を大幅に減らして各種の論理回路、フリップフロップ回路、全加算器を構成することができる。従って、これらをイメージセンサと共に集積化してもセンサの面積を十分確保してデジタル値を出力できる集積回路を実現することができる。 As described above, by using the capacitive coupling circuit in the input stage, various logic circuits, flip-flop circuits, and full adders can be configured by greatly reducing the number of transistors. Therefore, even if these are integrated with an image sensor, an integrated circuit capable of outputting a digital value while ensuring a sufficient sensor area can be realized.
[フラッシュ型AD変換器]
図20は、フラッシュ型のAD変換器の回路図である。この回路図では、アナログ入力VINを3ビットのデジタル出力A2 A1 A0 に変換する回路である。この回路の構成では、1入力の多数決回路を3個並列に並べ、上位ビットを出力する多数決回路の反転出力を1/2の重み付けをして下位のビットの入力に帰還する。
[Flash AD converter]
FIG. 20 is a circuit diagram of a flash AD converter. In this circuit diagram, the analog input VIN is converted into a 3-bit digital output A2 A1 A0. In this circuit configuration, three one-input majority circuits are arranged in parallel, and the inverted output of the majority circuit that outputs the upper bits is weighted by 1/2 and fed back to the lower bit input.
即ち、最上位ビットA2 に対しては、入力VINが容量102を介してインバータ103に接続される。従って、入力VIN>Vdd/2でインバータ103が反転して最上位ビットA2 は1に反転する。
That is, the input VIN is connected to the
次に、第2ビットA1 に対しては、入力VINが2倍の容量105を介して、またインバータ103の出力が容量106を介してインバータ107に接続される。即ち、インバータ103の出力が1/2の重み付けをして帰還される。その結果、インバータ107の入力は、(2VIN+/A2 )/3となる。従って、
(2VIN+/A2 )/3>Vdd/2
でインバータ107が反転して、第2ビットA1 が1になる。即ち、
A2 =0の時は、VIN>Vdd/4 でA1 =1(Vdd)
A2 =1(Vdd)の時は、VIN>3Vdd/4 でA1 =1(Vdd)
となる。
Next, for the second bit A1, the input VIN is connected to the
(2VIN + / A2) / 3> Vdd / 2
Thus, the
When A2 = 0, VIN> Vdd / 4 and A1 = 1 (Vdd)
When A2 = 1 (Vdd), VIN> 3Vdd / 4 and A1 = 1 (Vdd)
It becomes.
更に、第三ビットA0 に対しては、入力VINが4倍の容量109を介して、またインバータ103の出力が2倍の容量110を介して、そしてインバータ107の出力が容量111を介してインバータ112に接続される。即ち、インバータ103の出力が1/2の重み付け、インバータ106の出力が1/4の重み付けをして帰還される。その結果、インバータ112の入力は、(4VIN+2/A2 +/A1 )/7となる。従って、
(4VIN+2/A2 +/A1 )/7>Vdd/2
でインバータ112が反転して、第3ビットA0 が1になる。即ち、
A2 =0、A1 =0のとき、 VIN>Vdd/8でA0 =1
A2 =0、A1 =1(Vdd)のとき、 VIN>3Vdd/8でA0 =1
A2 =1(Vdd)、A1 =0のとき、 VIN>5Vdd/8でA0 =1
A2 =A1 =1(Vdd)のとき、 VIN>7Vdd/8でA0 =1
となる。
Further, for the third bit A0, the input VIN is passed through the
(4VIN + 2 / A2 + / A1) / 7> Vdd / 2
Thus, the
When A2 = 0 and A1 = 0, VIN> Vdd / 8 and A0 = 1
When A2 = 0 and A1 = 1 (Vdd), VIN> 3Vdd / 8 and A0 = 1
When A2 = 1 (Vdd) and A1 = 0, VIN> 5Vdd / 8 and A0 = 1
When A2 = A1 = 1 (Vdd), VIN> 7Vdd / 8 and A0 = 1
It becomes.
図21は、図20の動作を示す波形図である。この波形図には、入力VINが0vから電源Vddまでリニアに変化した時の各ノード、出力ビットA2 ,A1 ,A0 の変化を示す。この例では、入力VINが2回変化している。この波形図から理解される通り、インバータ103は感度良く反転動作するが、下位ビットA0に対応するインバータ112では、わずかな入力V3の変化を検出しなければならない。従って、図20の回路は、理論的にはより精度の高いデジタル出力を得ることができるが、インバータの閾値での反転感度によって下位ビットの精度の保証が困難になる。
FIG. 21 is a waveform diagram showing the operation of FIG. This waveform diagram shows changes in each node and output bits A2, A1, and A0 when the input VIN changes linearly from 0v to the power supply Vdd. In this example, the input VIN changes twice. As can be understood from this waveform diagram, the
尚、図20の容量102は省略しても良い。また、容量102,105,109をほぼ等しい容量値で構成する場合は、容量106、110はそれらの1/2倍の容量値、容量111はそれらの1/4倍の容量値を有することが必要である。即ち、それぞれのインバータ107,112に対して、出力A2 の反転出力は1/2の重み付けで与えられ、出力A1 の反転出力は1/4の重み付けで与えられる。
Note that the
図20の例に示された通り、3ビットのAD変換器を僅かに12個のトランジスタによりAD変換回路を構成することができる。即ち、Nビット出力の場合は4N個のトランジスタでAD変換器を構成することができる。この数は、従来の一般的なAD変換回路に比較して非常に少ないトランジスタ数である。 As shown in the example of FIG. 20, an AD conversion circuit can be configured with only 12 transistors in a 3-bit AD converter. That is, in the case of N-bit output, an AD converter can be configured with 4N transistors. This number is a very small number of transistors compared to a conventional general AD converter circuit.
図22は、4ビットデジタル出力と最下位の余りを生成するAD変換回路図である。この回路は、図20に示した3ビットAD変換回路を4ビットに拡張し、最下位ビットの余りに該当する電圧V0を出力バッファ増幅器142で31倍に増幅して、更に下位のAD変換用のアナログ出力Voutを生成する。120〜123は、CMOSインバータからなる比較回路であり、124〜127は同様にCMOSインバータであり、図20の場合と同じある。それらの前段の容量結合網は、図20と同様に、各ビットの反転出力をそれぞれ1/2n の重み付けをして下位ビットのインバータ121、122、123に与えられる。図22では、簡単の為に各容量の比率をC,2C,..16Cの如く示す。
FIG. 22 is an AD conversion circuit diagram for generating a 4-bit digital output and the least significant remainder. This circuit extends the 3-bit AD conversion circuit shown in FIG. 20 to 4 bits, amplifies the voltage V0 corresponding to the remainder of the least significant bit by 31 times with the
この回路では、回路構成と動作説明を簡単にする為に、上記と異なりインバータの電源を+Vds(論理1),−Vds(論理0)とし、参照電圧(閾値電圧)を0とする。従って、フルスケールは2Vdsである。 In this circuit, in order to simplify the circuit configuration and operation description, the power supply of the inverter is set to + Vds (logic 1) and −Vds (logic 0), and the reference voltage (threshold voltage) is set to 0, unlike the above. Therefore, the full scale is 2 Vds.
さて、各比較器のインバータ120〜123への入力電圧をV4,V3,V2,V1とし、更に最下位ビットA0 の下位へのアナログ電圧V0は、寄生容量を無視すると、
V0=(16Vin+8/A3 +4/A2 +2/A1 +/A0 )/31
となる。そして、A3 〜A0 は+Vdsまたは−Vdsの何れかの値をとる。尚、/Aと表記するときはAの反転信号である。また、一般的にNビット出力の場合のアナログ入力値Vinは、
Vin=An-1 /2+An-2 /22 +・・・+A1 /2n-1+A0 /2n
である。
Now, the input voltages to the
V0 = (16 Vin + 8 /
It becomes. A3 to A0 take a value of either + Vds or -Vds. The notation / A is an inverted signal of A. In general, the analog input value Vin for N-bit output is
Vin = An-1 / 2 + An-2 / 2 2 +... + A1 / 2 n-1 + A0 / 2 n
It is.
そこで、V0の取りうる上限値と下限値をみると、例えば、Vin=1(+Vds)とすると、A3 A2 A1 A0 =1111であり、/A3 /A2 /A1 /A0 =0000であるので、/A3 〜/A0 は全て0(−Vds)となり、
V0=(16Vds−15Vds)/31=Vds/31である。また、Vin=0(−Vds)とすると、A3 A2 A1 A0 =0000であり、/A3 /A2 /A1 /A0 =1111であるので、/A3 〜/A0 は全て1(+Vds)となり、
V0=(−16Vds+15Vds)/31=−Vds/31となる。即ち、V0の範囲は、+Vds/31〜−Vds/31である。
Therefore, if the upper and lower limits that V0 can take are considered, for example, if Vin = 1 (+ Vds), then A3 A2 A1 A0 = 1111, and / A3 / A2 / A1 / A0 = 0000. A3-/ A0 are all 0 (-Vds),
V0 = (16Vds−15Vds) / 31 = Vds / 31. If Vin = 0 (-Vds), A3 A2 A1 A0 = 0000 and / A3 / A2 / A1 / A0 = 1111, so / A3 to / A0 are all 1 (+ Vds).
V0 = (− 16Vds + 15Vds) / 31 = −Vds / 31. That is, the range of V0 is + Vds / 31 to -Vds / 31.
これを一般化すると、V0=(An-4 /2+An-5 /4+・・・・+A1 /2n-5 +A0 /2n-4 ) /(2n+1 −1)となる。 When this is generalized, V0 = (An-4 / 2 + An-5 / 4 +... + A1 / 2n-5 + A0 / 2n-4 ) / ( 2n + 1-1).
従って、この電圧V0を31倍(一般的には(2n+1 −1)倍)すると、V0は、−Vds〜+Vdsのアナログ値となり、更に下位ビット用の入力Vinとして利用できることが理解される。上記V0の一般式の場合は、(2n+1−1)倍すると上記Vinの一般式になる。 Therefore, it is understood that when this voltage V0 is multiplied by 31 (generally (2 n + 1 −1)), V0 becomes an analog value of −Vds to + Vds and can be used as an input Vin for lower bits. The In the case of the general formula of V0, the general formula of Vin is obtained by multiplying by (2 n + 1 −1).
そこで、図22の本実施の形態例では、31倍の増幅器142を設けて、その増幅出力Voutを更に下位のAD変換器の入力に利用する。
Therefore, in the present embodiment of FIG. 22, a 31-
図23は、図22の入力Vinを−Vds〜+Vdsの間を7等分して0/7〜7/7の8つの値に対する出力A3 〜A0 とその反転値,Vout,及び各ノードV4〜V1を示す波形図である。この図から明らかな通り、下位ビットへのアナログ入力値Voutは、図中0/7=(0000)では−Vdsであり、論理0であるが、3/7=(0110)では+Vds近くまで上昇し、更に7/7=(1111)では最大の+Vds(論理1)まで増加している。 23 divides the input Vin of FIG. 22 into −Vds to + Vds into seven equal parts, and outputs A3 to A0 and their inverted values, Vout, and each node V4 to eight values of 0/7 to 7/7. It is a wave form diagram which shows V1. As is apparent from this figure, the analog input value Vout to the lower bits is −Vds at 0/7 = (0000) in the figure, and is logical 0, but rises to close to + Vds at 3/7 = (0110). Further, when 7/7 = (1111), the maximum value increases to + Vds (logic 1).
図24は、12ビットのフラッシュ型AD変換回路図である。この回路は、図22に示した4ビットのAD変換回路を一つのユニットADCUとして、そのユニットの下位用入力Voutを更に下位のユニットADCUのアナログ入力として利用する。この多ビットAD変換回路の特徴点は、4ビットAD変換回路を1ユニットにしているので、全容量の数をユニット内での容量の数の3倍で構成することができる。図22の回路を単純に拡張していくと、容量結合網内の容量の数が非常に多くなり、素子数の削減という本来の目的を達成できなくなるのを避けることができる。更に、第二の特徴点は、比較器であるインバータ120〜123の感度をそれ程高めることなく、多ビットのAD変換回路を構成できることにある。図22の回路を単純に拡張していくと、下位の比較器であるインバータの閾値での反転感度は非常にシャープなものを要求される。しかし、本例の如く、各ユニットでの余りを31倍して次のユニットのアナログ入力として利用することで、各ユニットでのインバータの感度はそれ程高いものを要求しない。
FIG. 24 is a 12-bit flash AD converter circuit diagram. In this circuit, the 4-bit AD conversion circuit shown in FIG. 22 is used as one unit ADCU, and the lower input Vout of the unit is used as an analog input of the lower unit ADCU. The feature of this multi-bit AD conversion circuit is that the 4-bit AD conversion circuit is made into one unit, so that the total number of capacitors can be constituted by three times the number of capacitors in the unit. If the circuit of FIG. 22 is simply expanded, the number of capacitors in the capacitive coupling network becomes very large, and it can be avoided that the original purpose of reducing the number of elements cannot be achieved. Further, the second feature point is that a multi-bit AD conversion circuit can be configured without increasing the sensitivity of the
図25、26、27に図24の12ビットAD変換回路の波形図を示す。この波形図も、図23と同様に−Vds〜+Vdsを7等分して、0/7〜7/7の8個の値についての各出力やノードでの電圧の変化を示す。最上位4ビットD11D10D9 D8 の余りを31倍したVout1が、その下位ビットD7 D6 D5 D4 のアナログ入力として利用される。更に、その余りVout2がその下位ビットD3 D2 D1 D0 のアナログ入力として利用される。 25, 26, and 27 show waveform diagrams of the 12-bit AD converter circuit of FIG. Similarly to FIG. 23, this waveform diagram also divides -Vds to + Vds into seven equal parts, and shows changes in voltages at the respective outputs and nodes for eight values of 0/7 to 7/7. Vout1 obtained by multiplying the remainder of the most significant 4 bits D11D10D9 D8 by 31 is used as an analog input of the lower bits D7 D6 D5 D4. Further, the remainder Vout2 is used as an analog input of the lower bits D3 D2 D1 D0.
図28は、丸め機能とオーバーフロー付きの12ビットAD変換回路である。図24に示した12ビットのAD変換回路では、フルスケールの入力に対して全てのデジタル出力D11〜D0 を1にする。しかしながら、実際の12ビットAD変換では、フルスケールを4096とすると、入力値0〜4095が(000000000000) 〜(111111111111)に相当し、フルスケールの入力値4096は(1000000000000) とオーバーフローする。従って、図28の回路図では、このオーバーフローが正しく出力される様に、最下位ビットA0 のアナログ出力を丸める(四捨五入)と共に、オーバーフロービットOFを出力できる様に全加算器FAをそれぞれのビットに追加する。全加算器FAは、加算入力A,Bと桁上げ入力C、加算出力Sと桁上げ出力CCを有する。加算入力Aに各デジタル出力のビットが入力され、加算入力Bは0固定、桁上げ入力には下位の全加算器の桁上げ出力CCを接続する。最下位ビットのアナログ出力は、12ビットAD変換回路の余りであり、その余りは比較器144により四捨五入されて、桁上げ入力Cに与えられる。 FIG. 28 shows a 12-bit AD conversion circuit with a rounding function and overflow. In the 12-bit AD conversion circuit shown in FIG. 24, all the digital outputs D11 to D0 are set to 1 with respect to the full scale input. However, in the actual 12-bit AD conversion, if the full scale is 4096, the input values 0 to 4095 correspond to (000000000000) to (111111111111), and the full scale input value 4096 overflows to (1000000000000). Therefore, in the circuit diagram of FIG. 28, the analog output of the least significant bit A0 is rounded (rounded off) so that the overflow is correctly output, and the full adder FA is set to each bit so that the overflow bit OF can be output. to add. The full adder FA has addition inputs A and B, a carry input C, an addition output S, and a carry output CC. The bit of each digital output is input to the addition input A, the addition input B is fixed to 0, and the carry output CC of the lower full adder is connected to the carry input. The analog output of the least significant bit is the remainder of the 12-bit AD converter circuit, and the remainder is rounded off by the comparator 144 and given to the carry input C.
今、仮にフルスケールのアナログ入力Vinが与えられて、デジタル出力が,(111111111111)だとすると、その最下位のアナログ出力は比較器144の閾値を越える値となり、最下位の全加算器FAの入力AとCには1が入力されて、桁上げ出力CCは1に、加算出力S(D0 )は0になる。そして、上位の全加算器FAも同様に、桁上げ出力が1に加算出力が0になる。その結果、オーバーフロービットOFは1になり、残りのデジタル出力は全て0になる。 If the full-scale analog input Vin is given and the digital output is (111111111111), the lowest analog output exceeds the threshold value of the comparator 144, and the input A of the lowest full adder FA is input. 1 and 1 are input to 1 and C, the carry output CC becomes 1 and the addition output S (D0) becomes 0. Similarly, the upper full adder FA has a carry output of 1 and an addition output of 0. As a result, the overflow bit OF is 1 and all remaining digital outputs are 0.
ここで利用される全加算器FAは、図18で示した容量結合型の論理回路が使用される。 As the full adder FA used here, the capacitively coupled logic circuit shown in FIG. 18 is used.
上記した、図22、24、28のAD変換回路において、最下位ビットの余りを増幅する増幅回路の利得が下位ビットの精度に大きく影響する。即ち、増幅回路142の利得に従って増幅されたアナログ値が下位ビットのアナログ入力になる。従って、精度良く増幅できない場合は、誤ったアナログ値を変換することになる。一般にモノリシックICを製造する場合、増幅回路の利得はプロセスの影響を受けやすい。従って、そのプロセスの影響を受けにくい構造を採用することが望ましい。また、特にデジタル出力のビット数を大きくする時は、特にその利得の精度が要求されるが、その場合は例えばボルテージフォロワーの帰還抵抗等を外部から微調整できる構成にすることが一つの解決方法である。
In the AD converter circuits of FIGS. 22, 24, and 28 described above, the gain of the amplifier circuit that amplifies the remainder of the least significant bit greatly affects the precision of the lower bit. That is, the analog value amplified according to the gain of the
更に、AD変換の精度は、比較器であるインバータ120〜123の特性に依存する。従って、それらのインバータの電源電圧精度を高くし、閾値精度、入力側の容量値精度等を高くすることが必要である。また、入力側の容量結合回路内の寄生容量も無視することができない。従って、例えば、同一単位の容量を多数形成して較正の段階でトリミングをすることが一つの解決手段である。
Furthermore, the accuracy of AD conversion depends on the characteristics of the
また、計算の結果からは、異なる容量値の各入力部、帰還入力部の時定数を揃えることが、過渡応答を低減する上で重要である。図23、25〜27にはその過渡応答が各入力値の間で生じていることが示されている。 From the calculation results, it is important to reduce the transient response by aligning the time constants of the input units and feedback input units having different capacitance values. 23 and 25 show that the transient response occurs between the input values.
図29は、3ビットAD変換回路の他の回路例を示す図である。図20に示した3ビットAD変換回路と同じ部分には同じ番号を付した。図20の例とは、インバータ103、107、112の後段に、閾値をVdd/2よりずらしたVdd/2+ΔVにしたインバータ150、152、154を設けたところが異なる。更に、それらのインバータ150、152、154の出力を各デジタル出力とし、閾値Vdd/2のインバータ151、153、155によりその反転値を生成して、下位への帰還値としている。入力段の容量結合網は図20と同等である。
FIG. 29 is a diagram illustrating another circuit example of the 3-bit AD conversion circuit. The same parts as those in the 3-bit AD converter circuit shown in FIG. 20 is different from the example in FIG. 20 in that
この回路によれば、フルスケールをVdd(例えば5v)とすると、初段のインバータ103、107、112の閾値がVdd/2(2.5v)で、次段のインバータ150、152、154がVdd/2+ΔV(2.6v)であり、更に最終段のインバータVdd/2(2.5v)である。2段目のインバータの閾値はVdd/2からずれていれば良いので、例えばVdd/2−ΔVでも良い。
According to this circuit, when the full scale is Vdd (for example, 5 v), the threshold values of the
アナログ入力Vinが、フルスケールの丁度1/2,1/4,3/8等の場合、初段のインバータが、閾値の入力によりPチャンネルトランジスタとNチャンネルトランジスタの両方が導通状態となる。その結果、例えばその出力はVdd/2となる。従って、図20の回路例では、その出力Vdd/2に従ってインバータ104、108、113が同様にVdd/2を出力する。そのため、正常な2値のデジタル出力を生成することができない。
When the analog input Vin is just 1/2, 1/4, 3/8 or the like of full scale, both the P-channel transistor and the N-channel transistor are turned on by the input of the threshold value of the first-stage inverter. As a result, for example, the output becomes Vdd / 2. Therefore, in the circuit example of FIG. 20, the
図30は、図20の回路例にアナログ入力Vin=Vdd/8,2Vdd/8,3Vdd/8,4Vdd/8,5Vdd/8,6Vdd/8,7Vdd/8,8Vdd/8の場合の波形図である。図中に示した通り、アナログ入力4Vdd/8に対して、Vdd/2の出力が生成されて不定になる。その結果、デジタル出力が確定しない。 FIG. 30 is a waveform diagram in the case of analog input Vin = Vdd / 8, 2Vdd / 8, 3Vdd / 8, 4Vdd / 8, 5Vdd / 8, 6Vdd / 8, 7Vdd / 8, 8Vdd / 8 in the circuit example of FIG. It is. As shown in the figure, an output of Vdd / 2 is generated for the analog input 4Vdd / 8 and becomes indefinite. As a result, the digital output is not fixed.
図29の回路では、次段インバータの閾値をずらしたので、上記のアナログ入力に対して、初段インバータ103、107、112がVdd/2の出力V11,V21,V31を生成しても、次段のインバータが必ず1また0のいずれかのデジタル出力を生成する。図29の例では、インバータ150,152,154の閾値をVdd/2+ΔVとずらしたので、その出力は必ず0を出力する。従って、図20、30の如き不定状態は避けられる。
In the circuit of FIG. 29, since the threshold value of the next-stage inverter is shifted, even if the first-
図31は、その図29の回路の動作を説明する波形図である。アナログ入力Vinが4Vdd/8の時、出力A2は0に確定している。実際のAD変換回路では、フルスケールの丁度1/2,1/4等になる確率は少ないが、かかる誤動作の可能性を無くすことができる。 FIG. 31 is a waveform diagram for explaining the operation of the circuit of FIG. When the analog input Vin is 4Vdd / 8, the output A2 is fixed to 0. In an actual AD converter circuit, there is little probability that the full scale is exactly 1/2, 1/4, etc., but the possibility of such a malfunction can be eliminated.
図32は、4ビットデジタル出力と余りを生成するAD変換回路の他の例の図である。この回路は、図29に示したAD変換回路を4ビットに拡張し、更に最下位ビットの余りを増幅して下位へのアナログ入力Voutを生成する。更に、寄生容量169による誤差を無くすために、増幅回路168の増幅率をやや補正している。
FIG. 32 is a diagram of another example of an AD conversion circuit that generates a 4-bit digital output and a remainder. This circuit expands the AD conversion circuit shown in FIG. 29 to 4 bits, and further amplifies the remainder of the least significant bit to generate a lower-order analog input Vout. Further, in order to eliminate an error due to the
この回路では、図22の場合と同等に、比較器であるインバータ120〜123の電源を+Vds,−Vdsとし、参照電圧(閾値電圧)を0vとする。また、論理1は+Vdsで論理0は−Vdsとする。従って、図22と同じ部分には同じ番号を付した。図22の場合と異なり、図32の回路例では次段インバータ160〜163の閾値を0vから+ΔVだけずらしている。また、増幅回路168の増幅率が31+αに補正されている。寄生容量169の容量値は容量141のα倍(0<α<1)と仮定する。
In this circuit, as in the case of FIG. 22, the power sources of the
図32でに増幅率の求め方は、図22の場合と同等である。但し、図32ではαCの容量をもつ寄生容量169の存在を考慮して、余りV0が図22の場合よりも低下する。即ち、
V0=(16Vin+8/A3 +4/A2 +2/A1 +/A0 )/(31+α)
となる。また、入力Vinが1(+Vds)の時は、
V0=(16Vds−15Vds)/(31+α)=+Vds/(31+α)
であり、入力Vinが0(−Vds)の時は、
V0=(−16Vds+15Vds)/(31+α)=−Vds/(31+α)
である。従って、V0は−Vds/(31+α)から+Vds/(31+α)の範囲となる。そこで、増幅回路168により31+α倍することにより、下位へのアナログ入力Voutは−Vds〜+Vdsとなる。一般的には、(2n+1 −1+α)倍である。
In FIG. 32, the method for obtaining the amplification factor is the same as in FIG. However, in FIG. 32, considering the presence of the
V0 = (16Vin + 8 /
It becomes. When the input Vin is 1 (+ Vds),
V0 = (16Vds-15Vds) / (31 + α) = + Vds / (31 + α)
And when the input Vin is 0 (−Vds),
V0 = (− 16Vds + 15Vds) / (31 + α) = − Vds / (31 + α)
It is. Therefore, V0 is in the range of −Vds / (31 + α) to + Vds / (31 + α). Therefore, by multiplying by 31 + α by the
図33は、図32の回路図に0/7〜7/7が入力された時の波形図である。図22の回路に対する図23の波形図と同等である。但し、図からは明確ではないが、図33の場合の下位へのアナログ値Voutはより精度が高くなっている。 FIG. 33 is a waveform diagram when 0/7 to 7/7 are input to the circuit diagram of FIG. This is equivalent to the waveform diagram of FIG. 23 for the circuit of FIG. However, although it is not clear from the figure, the lower-order analog value Vout in the case of FIG. 33 has higher accuracy.
図34は、図32の4ビットAD変換回路ユニットADCUを3ユニット分シリアルに接続して12ビットAD変換回路にした例を示す図である。回路構成自体は図24と同等であるが、図34の例では、各ユニットADCUの下位へのアナログ入力Vout1,Vout2,Vout3が寄生容量分を補正した増幅率で増幅されているので、より精度の高い値になる。 FIG. 34 is a diagram showing an example in which the 4-bit AD converter circuit unit ADCU of FIG. 32 is serially connected for three units to form a 12-bit AD converter circuit. The circuit configuration itself is the same as that of FIG. 24. However, in the example of FIG. 34, the analog inputs Vout1, Vout2, and Vout3 to the lower level of each unit ADCU are amplified with the amplification factor that corrects the parasitic capacitance, and thus more accurate. Becomes a high value.
図35、36、37は、図34の12ビットAD変換回路のアナログ入力に−Vds〜+Vdsのレンジで0/8〜8/8を与えた時の波形図である。この回路では、インバータを3段にして2段目のインバータの閾値を0からずらしたので、不確定になることが避けられる。従って、各4ビットAD変換ユニットの下位へのアナログ入力Vout1〜3はいずれも、8/8の時以外は−Vdsで、8/8の時は+Vdsとなる。 35, 36, and 37 are waveform diagrams when 0/8 to 8/8 is applied to the analog input of the 12-bit AD converter circuit of FIG. 34 in the range of -Vds to + Vds. In this circuit, since there are three inverters and the threshold value of the second inverter is shifted from 0, it is possible to avoid indefiniteness. Therefore, all the analog inputs Vout1 to Vout1 to the lower order of each 4-bit AD conversion unit are −Vds except when 8/8, and + Vds when 8/8.
図38、39、40は、図34の12ビットAD変換回路のアナログ入力に−Vds〜+Vdsのレンジで0/7〜7/7、0/7をあたえた時の波形図である。この波形図で特徴的なところは、最下位ビットの余りを増幅したアナログ値Vout3が、図40の例では、図中X10、X20に示した通り、0/7の入力に対してはVout3=−Vds、7/7の入力に対してはVout3=+Vdsと精度良く生成されている。それに対して、図24の回路の場合は、寄生容量の補正がないので図27中にX1,X2で示した通り、正確なVout3が生成されていない。 FIGS. 38, 39 and 40 are waveform diagrams when 0/7 to 7/7 and 0/7 are applied to the analog input of the 12-bit AD converter circuit of FIG. 34 in the range of −Vds to + Vds. What is characteristic in this waveform diagram is that the analog value Vout3 obtained by amplifying the remainder of the least significant bit is Vout3 = for the input of 0/7 as shown by X10 and X20 in the figure in the example of FIG. For the input of −Vds, 7/7, Vout3 = + Vds is generated with high accuracy. On the other hand, in the case of the circuit of FIG. 24, since there is no correction of the parasitic capacitance, accurate Vout3 is not generated as indicated by X1 and X2 in FIG.
図41は、図34の12ビットAD変換回路に丸め機能とオーバーフロービットOFを加えた回路図である。図28に対応する。図41の例では、それぞれの4ビットAD変換ユニットが、不確定防止の為のインバータが付加され、寄生容量を考慮した増幅率で余りが増幅されて下位のアナログ入力とされ、そして、さらに丸め機能とオーバーフロービットを持つ。丸め機能とオーバーフロービットを持つ意味は、図28で説明したのと同じである。 FIG. 41 is a circuit diagram in which a rounding function and an overflow bit OF are added to the 12-bit AD conversion circuit of FIG. This corresponds to FIG. In the example of FIG. 41, each 4-bit AD conversion unit is added with an inverter for preventing uncertainties, the remainder is amplified by an amplification factor considering parasitic capacitance, and is used as a lower analog input, and further rounded. With function and overflow bit. The meaning of having a rounding function and an overflow bit is the same as that described in FIG.
図41では、フルスケールのアナログ入力に対して、オーバーフロービットOFが1となり、残りの12ビットデジタル出力は、(000000000000)となる。 In FIG. 41, the overflow bit OF becomes 1 for the full-scale analog input, and the remaining 12-bit digital output becomes (000000000000).
[シリアル型AD変換回路]
図42は、シリアル型のAD変換回路の例を示す図である。この回路は、図22や図32で説明した4ビットAD変換ユニットの前段にサンプルホールド回路を設けて、シリアルに4×NビットのAD変換を行う。4ビットAD変換ユニットは一度に4ビットのデジタル出力を生成する。その結果生成された下位へのアナログ入力Voutを、サンプルホールド回路でサンプルホールドして次の下位の4ビットのAD変換を行う。
[Serial AD converter circuit]
FIG. 42 is a diagram illustrating an example of a serial AD conversion circuit. In this circuit, a sample-and-hold circuit is provided in the preceding stage of the 4-bit AD conversion unit described with reference to FIGS. 22 and 32 to perform 4 × N-bit AD conversion serially. The 4-bit AD conversion unit generates a 4-bit digital output at a time. The lower-order analog input Vout generated as a result is sampled and held by the sample-and-hold circuit, and the next lower-order 4-bit AD conversion is performed.
サンプルホールド回路は、スイッチ170、容量CS1、ゲイン1のオペレーションアンプ171、スイッチ172、容量CS2、更にゲイン1のオペレーションアンプ173から構成される。また、下位へのアナログ出力Voutをホールドする為のスイッチ174が設けられる。
The sample hold circuit includes a
このシリアル型のAD変換器を利用して12ビットのデジタル出力を得る場合について、説明する。図43は、その動作タイミングチャート図である。まず、最初に信号SW1のパルスによりスイッチ170が開いて、アナログ入力AVinが容量CS1にサンプルホールドされる。そして、信号SW2のパルスによりスイッチ172を導通し、容量CS2にそのアナログ電圧がホールドされる。その電圧値はゲイン1のオペレーションアンプ173を介して4ビットAD変換ユニットのアナログ入力Vinとして与えられる。そして、まず上位の4ビットの出力がD11D10D9 D8 が生成される。
A case where a 12-bit digital output is obtained using this serial type AD converter will be described. FIG. 43 is an operation timing chart thereof. First, the
次に、その余りを増幅した下位へのアナログ入力Voutが信号SW3によりスイッチ174がオンとなり、そのアナログ入力Voutが容量CS1にサンプルホールドされる。後は、上記と同様にして、パルス信号SW2とSW3が交互に加えられて、更に下位の4ビットのデジタル出力D7 D6 D5 D4 が生成される。更に、その余りを増幅したアナログ値Voutが、容量CS1にホールドされて、その下位のデジタル出力D3 D2 D1 D0 が生成される。このようにして、12ビットのデジタル出力が3回のサンプルホールド動作によりデジタル変換される。
Next, the lower analog input Vout obtained by amplifying the remainder turns on the
この回路構成では、12ビット一度に生成されないが、少ない素子数で12ビットのAD変換を行うことができる。また、サンプルホールド回数を増やすことで、理論的には多数ビットのデジタル値に変換することができる。 In this circuit configuration, 12 bits are not generated at a time, but 12-bit AD conversion can be performed with a small number of elements. Further, by theoretically increasing the number of sample and hold operations, it can be converted into a multi-bit digital value.
上記のオペレーションアンプは、正転増幅器でありボルテージフォロワー回路である。図44はその一般的な回路構成を示す図である。この回路は全増幅型のオペアンプであり、トランジスタ175、176がソースが共通に電流源に接続された入力トランジスタであり、それぞれの電流値が出力段の回路に供給される。トランジスタ178、179及び180、181はそれぞれ定電圧VB1,VB2が接続されたインピーダンス回路である。この回路の動作は,入力V+が高くなると、その電流が小さくなり、トランジスタ176側の電流が大きくなり、出力Vout(+)側が高くなる。そのゲインが1に調整されている。
The operation amplifier is a normal amplifier and a voltage follower circuit. FIG. 44 is a diagram showing a general circuit configuration thereof. This circuit is an all-amplification type operational amplifier.
図45は、1ビットのシリアルAD変換回路の図である。この回路は、図42のサンプルホールド回路と、4ビットAD変換ユニットのうちの1ビット分の回路と余りの増幅回路から構成される。170はアナログ入力AVinをサンプルホールドするスイッチ、172、174は交互に導通して容量CS1にホールドされた電圧n1を容量Cs2に伝達し、AD変換後の余りを増幅した電圧n7を容量Cs1にサンプルホールドする。171、173は共にゲイン1のオペレーションアンプである。これらの回路は、図42と同様であり動作も同じである(図43参照)。
FIG. 45 is a diagram of a 1-bit serial AD conversion circuit. This circuit is composed of the sample-and-hold circuit of FIG. 42, a circuit for one bit in the 4-bit AD conversion unit, and a remaining amplifier circuit. 170 is a switch for sampling and holding the analog input AVin, 172 and 174 are alternately turned on to transmit the voltage n1 held in the capacitor CS1 to the capacitor Cs2, and the voltage n7 obtained by amplifying the remainder after AD conversion is sampled in the capacitor Cs1. Hold.
図中破線の部分は1ビットのAD変換回路である。比較器185の出力n4がAD変換後のデジタル出力であり、この比較器185は、例えば、図29に示した通り、閾値がVdd/2のCMOSインバータとそれからずれた閾値をもつCMOSインバータから構成される。そして、さらにインバータ186を介して生成された信号n5が、帰還容量188を介して、入力信号n3が接続された容量187と結合される。帰還容量188は、入力容量187の1/2の容量値を持つ。そして、その減算された信号n6が寄生容量分を補正したゲイン(3+α)の増幅器189により増幅されて、信号n7がさらに下位のAD変換の為にスイッチ174を介して容量Cs1にサンプルホールドされる。
A broken line portion in the figure is a 1-bit AD conversion circuit. The output n4 of the
即ち、アナログ入力AVinは、容量Cs1,Cs2に順次記憶保持されて、比較器185に与えられる。比較器185の出力n4はまず最上位ビット(MSB)を出力し、1/2の容量188を介して反転信号n5が増幅器189の入力に帰還される。この結果、アナログ入力n3からMSB相当のアナログ量が減算された下位ビット相当のアナログ信号n7が出力される。この信号n7がスイッチ174の導通で容量Cs1に標本化され記憶保持される。そして、スイッチ172の導通により下位のアナログ入力n3信号として入力される。以下、同様にスイッチ172,173のスイッチングにより下位ビットの出力が順次n4から出力される。
That is, the analog input AVin is sequentially stored and held in the
この回路の波形図を、図46、47に示す。アナログ入力AVinが、フルスケールの1/7の時の8ビットデジタル出力、フルスケールの3/7の時の8ビットデジタル出力が図46に示されている。スイッチを導通するパルス信号SW2,3が7回繰り返してオン・オフすることで、8ビットの出力n4が生成される。8ビットは、28 =256であるから、フルスケールの1/7では256/7=36.5であり、8ビット出力は(00100100)となる。また、3/7は、8ビット出力は(01101101)となる。 The waveform diagram of this circuit is shown in FIGS. FIG. 46 shows an 8-bit digital output when the analog input AVin is 1/7 of the full scale and an 8-bit digital output when the analog input AVin is 3/7 of the full scale. When the pulse signals SW2 and SW3 for conducting the switch are repeatedly turned on and off seven times, an 8-bit output n4 is generated. Since 8 bits is 2 @ 8 = 256, 1/7 of full scale is 256/7 = 36.5, and the 8-bit output is (00100100). For 3/7, the 8-bit output is (01101101).
図47には、アナログ値=0の時の9ビット出力、フルスケールの2/5の時の9ビット出力、そして、フルスケールの4/5の時の9ビット出力がそれぞれ示されている。 FIG. 47 shows a 9-bit output when the analog value = 0, a 9-bit output when the full scale is 2/5, and a 9-bit output when the full scale is 4/5.
この回路は、わずか1ビットのAD変換回路と下位のAD変換の為の余りの増幅回路と、サンプルホールド回路だけで構成できる。非常に簡単な回路であるが、多ビットのAD変換回路の機能を有する。但し、スイッチ172、174のオン・オフ動作により1ビットづつデジタル出力が生成されるので、フラッシュ型ではなくシリアル型である。
This circuit can be constituted by only a 1-bit AD conversion circuit, a surplus amplification circuit for lower-order AD conversion, and a sample hold circuit. Although it is a very simple circuit, it has the function of a multi-bit AD conversion circuit. However, since the digital output is generated bit by bit by the on / off operation of the
以上、容量結合回路を利用してトランジスタの数を少なくした論理回路、AD変換回路を説明した。AD変換が行われる場合は、必ずDA変換回路が必要になる。そこで、以下にやはり容量結合回路を利用したDA変換回路について説明する。 The logic circuit and AD conversion circuit in which the number of transistors is reduced using the capacitive coupling circuit has been described above. When AD conversion is performed, a DA conversion circuit is always required. Therefore, a DA conversion circuit that also uses a capacitive coupling circuit will be described below.
[容量結合利用のDA変換回路]
図48は、シリアル型のDA変換回路の例を示す図である。このDA変換回路は、デジタル値を上位ビットから4ビット単位でシリアルにDA変換を行う。4ビットのデジタルアナログ変換回路DACのアナログ出力Outが、加算回路221によりシリアルに加算されて、サンプルホールド回路223により最終的な累積されたアナログ値がホールドされる。1/16回路220は、下位ビットのデジタルアナログ変換値を16分の1のアナログ値にする回路である。また、222は遅延回路で、上位ビットのアナログ値を、スイッチ信号SW11,12の1サイクル分遅延して加算回路221に供給する。
[DA conversion circuit using capacitive coupling]
FIG. 48 is a diagram illustrating an example of a serial DA conversion circuit. This DA conversion circuit performs DA conversion of a digital value serially in 4-bit units from the upper bits. The analog output Out of the 4-bit digital-analog conversion circuit DAC is serially added by the adder circuit 221, and the final accumulated analog value is held by the sample hold circuit 223. The 1/16 circuit 220 is a circuit that converts the digital-to-analog converted value of the lower bits to 1/16 of the analog value. A delay circuit 222 delays the analog value of the upper bit by one cycle of the switch signals SW11 and SW12 and supplies it to the adder circuit 221.
図49は、図48のシリアル型のDA変換回路の波形図である。この波形図の例では、8ビットのデジタル信号A0 〜A7 をアナログ信号Aoutに変換する。まず、最初に入力として上位の4ビットA4 〜A7 がデジタルアナログ変換回路DACに供給される。そして、最初は、スイッチ200,201に対して、パルス信号SW11,SW12が同時に与えられて、アナログ出力電圧Outが容量202,203によりホールドされる。この容量203は容量202の15倍の容量値を持つ。この動作については後述する。
FIG. 49 is a waveform diagram of the serial type DA converter circuit of FIG. In this waveform diagram example, 8-bit digital signals A0 to A7 are converted into an analog signal Aout. First, the upper 4 bits A4 to A7 are first supplied as an input to the digital-analog converter circuit DAC. First, pulse signals SW11 and SW12 are simultaneously applied to the switches 200 and 201, and the analog output voltage Out is held by the
容量203にホールドされたアナログ値n12は、ゲイン1のオペレーションアンプあるいはボルテージフォロワーにより容量CD に供給される。この段階では、遅延回路222の出力が0Vであるから、2つの容量CD の容量結合によりノードn13はアナログ値n12の約半分の電圧となる。容量208は寄生容量を示し、容量CD のα倍(α<<1)した容量を持つ。そして、増幅器206により(2+α)倍した電圧値n14を生成する。
The analog value n12 held in the capacitor 203 is supplied to the capacitor CD by a
そこで、パルス信号SW13が印加されることで、その電圧値n14がスイッチ211を介して容量Cs4にホールドされる。これで、最初の上位4ビットのデジタル値をアナログ変換した電圧が容量Cs4にホールドされる。このパルス信号SW13により、容量203は放電されてリセットされる。
Therefore, when the pulse signal SW13 is applied, the voltage value n14 is held in the capacitor Cs4 via the
次に、デジタル入力に下位の4ビットA0 〜A3 が与えられ、パルス信号SW11が供給される。その結果、変換されたアナログ出力Outが容量202にホールドされる。そして、その電圧n11が、次のパルス信号SW12のタイミングで、容量C、スイッチ201及び容量203の容量結合回路により16分の1にされた電圧n12となる。そして、その電圧n12がゲイン1の増幅器205を介して容量CD に供給される。
Next, the lower 4 bits A0 to A3 are given to the digital input, and the pulse signal SW11 is supplied. As a result, the converted analog output Out is held in the
この時、遅延回路222では、パルス信号SW12により、上位4ビットのアナログ値n14が、ゲイン1の増幅器212,215を介してもう一つの容量CD に与えられる。そして、上位4ビットのアナログ値と1/16倍された下位4ビットのアナログ値とが容量結合回路CD で加算されて、その加算値がn14に増幅されて出力される。そして、パルス信号SW14の供給により、その加算された電圧が容量Cs3にホールドされる。即ち、8ビットのアナログ変換値が電圧n15となる。その電圧値は、増幅器210によりアナログ出力Aoutとして出力される。
At this time, in the delay circuit 222, the higher-order 4-bit analog value n14 is given to the other capacitor CD through the
以上の通り、図38の回路は、4ビットのデジタル値単位でアナログデジタル変換器DACによりアナログ変換し、シリアルに下位の4ビットを変換したアナログ値を1/16倍して加算する。12ビットのデジタル値を変換する場合は、最下位の4ビットデジタル値のアナログ変換値は、スイッチ200,201と204の2回のオン・オフ動作により1/256倍されてから、加算回路で上位8ビットのアナログ値に加算される。従って、遅延回路222内のパルス信号SW12,13は2回のオン、オフ動作をする。 As described above, the circuit of FIG. 38 performs analog conversion by the analog-digital converter DAC in units of 4-bit digital values, and adds the analog values obtained by converting the lower 4 bits serially by 1/16 times. When converting a 12-bit digital value, the analog conversion value of the lowest 4-bit digital value is multiplied by 1/256 by two on / off operations of the switches 200, 201 and 204, and then added by an adder circuit. It is added to the upper 8-bit analog value. Accordingly, the pulse signals SW12 and 13 in the delay circuit 222 are turned on and off twice.
この回路構成によれば、多くのトランジスタを必要とするデジタルアナログ変換回路部分は、4ビットだけを含むだけでよい。そして、多数ビットのデジタル値をアナログ値に変換する時は、4ビットづつシリアルに変換する。そして、シリアル変換のための1/16回路220、加算回路221などは、既に説明してきた容量の結合回路を利用して少ないトランジスタ数で構成する。従って、トータルでも、少ないトランジスタ素子数で、多ビットのデジタル値をアナログ値に変換する回路を構成することができる。 According to this circuit configuration, the digital-to-analog conversion circuit portion that requires many transistors need only include 4 bits. When converting a multi-bit digital value into an analog value, the digital value is converted serially by 4 bits. Then, the 1/16 circuit 220, the adder circuit 221 and the like for serial conversion are configured with a small number of transistors by using the coupling circuit having the capacitance already described. Therefore, a circuit that converts a multi-bit digital value into an analog value can be configured with a small number of transistor elements even in total.
図50は、1ビットのシリアルデジタルアナログ変換回路の例を示す図である。この回路は、デジタル入力Dinを上位から1ビットづつシリアルにアナログ値に変換して累積し、最後にその累積されたアナログ値Aoutを出力する。 FIG. 50 is a diagram illustrating an example of a 1-bit serial digital-analog conversion circuit. This circuit converts the digital input Din into an analog value serially bit by bit from the upper bit and accumulates it, and finally outputs the accumulated analog value Aout.
1/2回路253は、例えば5Vのレファレンス値Vrefを、パルス信号SW21,22,23により制御されるスイッチ230,231,232により、毎周期毎に1/2倍する。その毎回1/2倍された電圧値n23が、データ入力サンプルホールド回路254にて、デジタル値Dinの1または0値によって容量Cs8にホールドされる。加算回路255、遅延回路256、出力サンプルホールド回路は、図48の回路の対応する回路と同等の機能を有する。即ち、上位ビットによるアナログ値が遅延回路により1ビットの周期分遅延してノードn29に出力され、その電圧n29に次の下位ビットによるアナログ値n24が、加算回路255にて加算される。スイッチ234により、変換中の桁のデジタル値Dinが0の時は、その桁に対応するアナログ値n23は加算されず、そのデジタル値Dinが1の時に、その桁に対応するアナログ値n23が加算される。
The ½
図51は、上記1ビットのシリアルデジタルアナログ変換回路の波形図である。図52は、その中の信号n23の拡大波形図である。 FIG. 51 is a waveform diagram of the 1-bit serial digital-analog conversion circuit. FIG. 52 is an enlarged waveform diagram of the signal n23 therein.
図50の変換回路の動作を図51、52に従って説明する。図51の波形図に示した例は、0V、2VREF /5、4VREF /5を示すデジタル値Dinを変換した例である。即ち、9桁のデジタル入力値Dinは、(000000000 )(011001100 )(110011001 )である。そこで、入力値が4VREF /5に対応するデジタル値の場合で説明する。 The operation of the conversion circuit of FIG. 50 will be described with reference to FIGS. The example shown in the waveform diagram of FIG. 51 is an example in which a digital value Din indicating 0V, 2VREF / 5, and 4VREF / 5 is converted. That is, the 9-digit digital input value Din is (000000000) (011001100) (110011001). Therefore, the case where the input value is a digital value corresponding to 4VREF / 5 will be described.
最初に、1/2回路253にて、パルス信号SW21によりトランジスタ230がオンして、5Vの基準電圧VREF が容量Cs6にホールドされる。そして、トランジスタ230をオフにし、パルス信号SW22によりトランジスタ231をオンにすることで、基準電圧VREF が容量Cs6,7の容量分割により半分にされ、VREF /2がノードn22にホールドされる。ゲイン1の増幅器233により、同様に、ノードn23もVREF /2となる。
First, in the 1/2
そこで、データ入力サンプルホールド回路254にて、最上位ビットのデジタル値Dinの値に従って、パルス信号SW22のタイミングで、容量Cs8に電圧n23がホールドされる。そして、そのホールドされた値n24が増幅器236の出力に転送され、加算回路255の一方の容量CD に与えられる。最初は、遅延回路256からの電圧値n29がゼロであるので、電圧値n24は2つの容量CD の結合回路により約半分(〜VREF/4)になった電圧n25が、増幅器237により(2+α)倍される。そして、パルス信号SW23により容量Cs10にその出力n26がホールドされる。
Therefore, in the data input sample hold circuit 254, the voltage n23 is held in the capacitor Cs8 at the timing of the pulse signal SW22 according to the value of the digital value Din of the most significant bit. The held value n24 is transferred to the output of the
その後、次の下位ビットのデジタル値が入力Dinに与えられる。今度は、先ほどVREF /2をホールドした容量Cs6が、パルス信号SW23によりクリアされた容量Cs7と結合されて、容量Cs7にはVREF /4がホールドされる。即ち、2番目の上位ビットに対応するアナログ値である。対応アナログ値が4VREF /5の例では、2番目のビットもデジタル値は1であるので、データ入力サンプルホールド回路254にて、トランジスタ234がパルス信号SW22のタイミングで容量Cs8にホールドされる。 Thereafter, the digital value of the next lower bit is applied to the input Din. This time, the capacitor Cs6 that previously held VREF / 2 is combined with the capacitor Cs7 that is cleared by the pulse signal SW23, and VREF / 4 is held in the capacitor Cs7. That is, the analog value corresponding to the second upper bit. In the example in which the corresponding analog value is 4VREF / 5, since the digital value of the second bit is 1, the data input sample hold circuit 254 holds the transistor 234 in the capacitor Cs8 at the timing of the pulse signal SW22.
そのホールドされた電圧VREF /4が加算回路255の容量CD に印加され、1周期遅れて出てくる遅延回路256の出力n29の電圧VREF /2がもう一つの容量CD に印加されて、加算される。その結果、ノードn26には、VREF /2+VREF /4=3VREF /4の電圧値が出力される。そして、パルス信号SW23のタイミングで容量Cs10にホールドされる。
The held voltage VREF / 4 is applied to the capacitor CD of the adding
上記の動作を、最下位ビットのデジタル値まで繰り返すことにより、出力サンプルホールド回路256にて、最終的なアナログ値がパルス信号SW24のタイミングで容量Cs9にホールドされる。そして、ゲイン1の増幅回路239を経て、アナログ出力Aoutが生成される。
By repeating the above operation up to the digital value of the least significant bit, the output
この回路では、デジタル値のN桁数回だけVREF /2、VREF /4... VREF/2N のアナログ値のサンプルホールドと、加算が行われる。従って、如何なる桁数のデジタル値であってもシリアル動作によりアナログ値に変換することができる。 In this circuit, analog values of VREF / 2, VREF / 4... VREF / 2N are sampled and held and added only N times as many times as the digital value. Therefore, any digitized digital value can be converted to an analog value by serial operation.
この1ビットのシリアルのデジタルアナログ変換回路では、主に容量素子を利用して、インバータや増幅器に少ない素子数のトランジスタ素子を利用する。従って、トータルでトランジスタ素子数を少なくすることができる。また、1/2回路253や加算回路255では、上記した容量結合回路が利用される。
In this 1-bit serial digital-analog conversion circuit, a capacitor element is mainly used, and a transistor element having a small number of elements is used for an inverter or an amplifier. Therefore, the total number of transistor elements can be reduced. In the 1/2
[容量結合利用のカウンタ回路とそれを利用したAD変換回路]
次に、容量結合回路を利用したカウンタ回路を説明する。カウンタ回路は、後述するフォトディテクタからの検出電流により駆動される一種の発振回路との組み合わせにより、一種のシリアル型のアナログデジタル変換回路を構成することができる。従って、本発明の容量結合回路を有効に利用してAD変換回路を構成するという目的に合致する。
[Counter circuit using capacitive coupling and AD conversion circuit using it]
Next, a counter circuit using a capacitive coupling circuit will be described. The counter circuit can constitute a kind of serial type analog-digital conversion circuit in combination with a kind of oscillation circuit driven by a detection current from a photodetector described later. Therefore, it meets the purpose of constructing an AD conversion circuit by effectively using the capacitive coupling circuit of the present invention.
図53は、容量結合回路を利用したカウンタ回路の例を示す図である。そして、図54はその信号波形図である。この例では、入力端子Vinにパルス信号が連続して供給され、そのパルス信号Vin毎にLレベルからHレベルそしてHレベルからLレベルに変化する最下位ビットA0 、2つのパルス信号Vin毎に同様にL、H、Lと変化する2段目のビットA1 、4つのパルス信号Vin毎に同様に変化する3段目のビットA2 が生成される。 FIG. 53 is a diagram illustrating an example of a counter circuit using a capacitive coupling circuit. FIG. 54 is a signal waveform diagram thereof. In this example, a pulse signal is continuously supplied to the input terminal Vin, the least significant bit A0 changing from the L level to the H level and from the H level to the L level for each pulse signal Vin, and the same for every two pulse signals Vin. A second-stage bit A1 that changes to L, H, and L, and a third-stage bit A2 that changes similarly for each of the four pulse signals Vin are generated.
1段目の回路251は、2つのパルス信号Vin毎にパルス信号P1 を生成し、2段目の回路252は、4つのパルス信号Vin毎にパルス信号P2 を生成し、3段目の回路253は、8つのパルス信号Vin毎にパルス信号P3 を生成する。この信号P3 を次の段の回路に供給することにより、4段目のビットA3 (図示せず)を生成することができる。これらの回路251,252,253は同じ構成を有する。
The first-
このカウンタ回路の1段目の回路251には、ポンピング回路として容量C1、ダイオード255,256、容量C2 を有する。入力パルス信号Vinの立ち上がりにより、容量C1 とダイオード256を介して、容量C2 に充電される。その結果、ノードn41は上昇する。そして、入力パルス信号Vinの立ち下がりにより、容量C1 を介してノードn40が引き下げられるが、ダイオード256は非導通となり、ノードn40にはダイオード255を介してグランド電位からチャージが供給される。そして、再度入力パルス信号Vinが立ち上がると、ノードn41が更に引き上げられる。
The first-
上記の入力パルス信号Vinによるチャージポンピング動作は、パルスの高さと幅からなるエネルギーがC1,C2の容量結合の比に従って、ノードn41の電位を決定する。この例では、容量C1,C2の容量値を2個の入力パルスVinによりインバータ258が反転する様に設計されている。また、インバータ260の閾値電圧は、インバータ258の閾値電圧より低く設定され、インバータ260は、1個のパルス信号Vinにより反転する。
In the charge pumping operation using the input pulse signal Vin described above, the potential of the node n41 is determined in accordance with the capacitive coupling ratio of the C1 and C2 energy having the pulse height and width. In this example, the
従って、1個目のパルス信号Vinにより上昇したノードn41の電位により、インバータ260が反転してその出力をHレベルからLレベルにする。従って、出力A0 はHレベルになる。一方、2個目のパルス信号Vinにより上昇したノードn41の電位で、インバータ258が反転し、一段目の出力P1 がHレベルになる。その出力P1 のHレベルにより、トランジスタ257が導通する。その結果、ノードn41はLレベルに下がり、インバータ258,259を介して出力P1 もLレベルに下がる。即ち、出力P1 には、2つのインバータ258,259の遅延時間分の幅をもつパルス信号が生成される。更に、インバータ260も反転され、1段目のビットA0 はLレベルに戻る。
Therefore, the
図54に示される通り、1段目の回路251の出力P1 により、2段目の回路のチャージポンプ回路でもノードn43が上昇する。その結果、同様の動作によりインバータ260が反転して、2段目のビットA1 がHレベルとなる。
As shown in FIG. 54, node n43 rises in the charge pump circuit of the second stage circuit due to the output P1 of the
3段目の回路253も1、2段目の回路251,252と同等の構成であり、パルス信号P2 により同様の動作を行う。かくして、カウンタ出力A0 A1 A2には、入力パルス信号Vinをカウントした2値のデジタル値が生成される。
The
図55は、別のカウンタ回路例を示す図である。図53が正論理型であるのに対して、このカウンタ回路は負論理型であり、動作は同等である。図55の回路では、例えば1段目の回路270には、容量C1 、ダイオード275,276及び容量C2 からなるチャージポンプ回路が設けられる。
FIG. 55 is a diagram illustrating another counter circuit example. FIG. 53 is a positive logic type, whereas this counter circuit is a negative logic type, and the operation is the same. In the circuit of FIG. 55, for example, the
図53の例と異なるところは、ダイオード275と容量C2 がグランド電位ではなく、電源Vddに接続されて、入力パルス信号Vinが負のパルス信号である点にある。従って、ノードn51のリセット電位はHレベルである。そして、インバータ280の閾値電圧がインバータ278のそれよりも高く設定されている。
The difference from the example of FIG. 53 is that the
従って、チャージポンプ動作も、逆であり、リセット状態でP型トランジスタ277が導通してノードn51がHレベルにあり、入力パルス信号Vinの印加によりノードn51の電位が低下する。そして、インバータ280の閾値がインバータ278の閾値よりも高く設定されていて、最初のパルス信号Vinによりインバータ280が反転して、出力A0 をHレベルに反転する。そして、2個のパルス信号Vinが与えられると、インバータ278が反転して、パルスP1 をHレベルからLレベルに立ち下げる。その結果、トランジスタ277が導通してノードn51をHレベルにリセットする。
Therefore, the charge pump operation is also reversed, in the reset state, the P-
このように、論理とチャージポンプが逆であるが、動作は図53の場合と同等である。これらのカウンタ回路は、容量結合回路を利用することにより、簡単な構成が可能である。 Thus, the logic and the charge pump are reversed, but the operation is the same as in FIG. These counter circuits can be simply configured by using a capacitive coupling circuit.
上記の2つのカウンタ回路では、閾値電圧の異なるインバータを利用した。しかし、かかる回路を構成することが異なる特性のトランジスタを形成することを要求する。従って、プロセスの負担となる。そこで、閾値電圧が同一のインバータを利用したカウンタ回路が望まれる。 In the above two counter circuits, inverters having different threshold voltages are used. However, configuring such a circuit requires forming transistors with different characteristics. Therefore, it becomes a burden on the process. Therefore, a counter circuit using inverters having the same threshold voltage is desired.
図56は、更に別のカウンタ回路である。図56は、その動作を示す信号波形図である。 FIG. 56 shows still another counter circuit. FIG. 56 is a signal waveform diagram showing the operation.
図56には、カウンタ回路の1段目の回路290と2段目の回路291とが示されている。両回路の構成はほぼ同じである。例えば、1段目の回路290の構成を説明する。この回路には、図55に示した負論理型のチャージポンプ回路が含まれる。例えば、容量C10、ダイオード292,293と容量C12、及びリセットトランジスタ294の構成は、図55の回路と同等である。即ち、正のパルス信号Vinが反転された負のパルス信号Pn により、ノードn61がリセットレベルのHレベルから低下する。そして、インバータ295は2つの負のパルスPnが印加された時反転するように、その閾値電圧が設定されている。
FIG. 56 shows a
また、容量C15、ダイオード298,299及び容量C16、さらにリセットトランジスタ300からなるチャージポンプ回路も同等の構成をもつ。そして、インバータ301は他のインバータ295,297等と同じ閾値電圧をもつ。但し、インバータ301は1個のパルス信号Pnにより反転することが必要であり、容量C16の接続の方向が容量C12とは異なる。即ち、容量C16はグランド側に接続される。
The charge pump circuit including the capacitor C15, the
また、インバータ297は、2個のパルス信号Pnにより反転するノードn62の1つのパルス信号で反転する必要がある。したがって、その入力部には、容量C11、C13、C14からなる容量結合回路を有し、インバータ297と共に多数決回路を構成する。したがって、パルス信号Pnとノードn62が共にHレベルのなった時に、ノードn64を立ち下げてP型リセットトランジスタ294を駆動してノードn61をリセットレベルのHレベルに復帰させる。
Further, the
従って、インバータ295は2個のパルス信号Pn(入力の正パルス信号Vinの反転パルス信号)により反転し、次段へのパルス信号Pnを形成する。また、インバータ301側は、同じ閾値電圧であるが、容量C16の構成を変えて容量値を適切に設定することで、1個の負のパルス信号Pnで反転して、カウンタ出力An を生成する。また、インバータ297は、リセットトランジスタ294を駆動する。
Therefore, the
図57を参照しながら、回路の動作を説明する。正の入力パルス信号Vinが連続的に入力される。そして、インバータ302を介して負のパルス信号Pnが1段目の回路290に与えられる。容量C10、ダイオード292,293と容量C12、及びリセットトランジスタ294からなる第一のチャージポンプ回路では、パルス信号Pnの立ち下がりにより、Hレベルにあるノードn60とn61とがダイオード293を介して低下する。しかし、この時にはインバータ295は反転しない。一方、容量C15、ダイオード298,299及び容量C16、さらにリセットトランジスタ300からなる第二のチャージポンプ回路でも、同様にHレベルのあるノードn66が低下するが、容量C15とC16の容量比を適切に設定することにより(例えばC15>C16)、ノードn66はインバータ301の閾値電圧レベルよりも低くなる。その結果、インバータ301は反転して、カウンタ出力An がHレベルになる。
The operation of the circuit will be described with reference to FIG. A positive input pulse signal Vin is continuously input. Then, a negative pulse signal Pn is supplied to the
2個目のパルス信号Pnが与えられると、更にノードn61は低下し、インバータ295が反転する。その結果、Lレベルに変化した次段入力パルスPn+1 により、リセットトランジスタ300が導通し、ノードn66をHレベルにリセットする。その結果、出力An はLレベルになる。同時に、ノードn62のHレベルへの変化により、容量C14の電位がHレベルになり、Hレベルに復帰した信号Pnとの多数決論理により、インバータ297が反転してLレベルの出力n64を生成する。このLレベルにより、リセットトランジスタ294が駆動されてノードn61は再びHレベルに復帰する。従って、ノードn61にはインバータ295と297の遅延時間分の幅のLのパルス信号となる。同様に、信号Pnも比較的短い幅のパルス信号となる。
When the second pulse signal Pn is given, the node n61 further falls and the
2段目の回路291でも、入力の負のパルス信号Pnにより同様の動作を行う。従って、入力パルス信号Vinが2個与えられると、出力An+1 がHレベルになり、4個与えられるとLレベルになる。図56に示していないが3段目の回路でも同様の動作で、出力An+2 が生成される。
The second-
以上のように、図56のカウンタ回路では、インバータの閾値を同等にしたので、プロセス上の負担のない回路を実現できる。そして、容量結合回路を利用してチャージポンプ回路や多数決回路を利用して、少ないトランジスタ数でカウンタ回路を実現する。 As described above, in the counter circuit of FIG. 56, since the inverter threshold values are made equal, it is possible to realize a circuit without a burden on the process. Then, a counter circuit is realized with a small number of transistors using a charge pump circuit or a majority circuit using a capacitive coupling circuit.
上記説明したカウンタ回路を利用したAD変換回路を説明する。図58は、かかるAD変換回路の例を示す図である。このAD変換回路は、例えばフォトダイオードPDによる検出電流により容量のノードを放電し、リセットトランジスタにより充電することにより、カウンタへの入力パルス信号を生成する。そして、フォトダイオードPDが検出する光強度に応じて変わる電流値の大きさにより入力パルス信号の周波数が変化することを利用し、一定時間内にインクリメントされるカウンタ値をデジタル出力として出力する。 An AD converter circuit using the counter circuit described above will be described. FIG. 58 shows an example of such an AD converter circuit. This AD conversion circuit generates an input pulse signal to the counter by discharging a node of a capacitor by a detection current by a photodiode PD, for example, and charging by a reset transistor. Then, using the fact that the frequency of the input pulse signal changes according to the magnitude of the current value that changes according to the light intensity detected by the photodiode PD, a counter value that is incremented within a predetermined time is output as a digital output.
図59は、光強度が比較的低い場合のノードn80,n81の変化を示す図である。図60は、光強度が比較的高い場合のノードn80,n81の変化を示す図である。両図を利用して、回路動作を説明する。 FIG. 59 is a diagram showing changes in the nodes n80 and n81 when the light intensity is relatively low. FIG. 60 is a diagram illustrating changes in the nodes n80 and n81 when the light intensity is relatively high. The circuit operation will be described using both figures.
まず、フォトダイオードPDに照射される光320の強度に応じた検出電流が生成される。N型のトランジスタ310のゲートには定電圧Vrefが印加される。容量311にはP型のリセット用トランジスタ312から充電され、フォトダイオードPDの検出電流により放電される。インバータ313は適当な閾値電圧に設定される。そして、入力パルス信号はノードn81に生成されて、カウンタ315に供給される。
First, a detection current corresponding to the intensity of the light 320 irradiated to the photodiode PD is generated. A constant voltage Vref is applied to the gate of the N-type transistor 310. The
今仮に、ノードn80はHレベルにあるとする。その状態で、光320が入射されると、フォトダイオードPDがその光強度に応じた電流を発生する。したがって、容量311の電荷が放電される。やがて、ノードn80の電圧がインバータ313の閾値電圧Vthを下回ると、インバータ313が反転し、ノードn81がLレベルに反転する。そのLレベルパルスによりリセット用のトランジスタ312が導通し、容量311を充電しノードn80をHレベルに引き上げる。それにより、インバータ313は再度反転して、ノードn81をHレベルにする。
Assume that the node n80 is at the H level. In this state, when the light 320 is incident, the photodiode PD generates a current corresponding to the light intensity. Accordingly, the charge in the
従って、ノードn81には負のパルスが発生し、そのパルス幅はインバータ313,314の遅延時間と、トランジスタ312による充電時間などにより決定する。さらに、パルスの間隔は、検出電流の大きさに応じて決まる放電の速さにより決定する。従って、図59に示した通り、検出電流が小さいとパルス信号の周波数は低くなる。また、図60に示した通り、検出電流が大きいとパルス信号の周波数は高くなる。
Accordingly, a negative pulse is generated at the node n81, and the pulse width is determined by the delay time of the
カウンタ315は、例えば図53、56に示した負論理型のカウンタ回路により構成される。 The counter 315 is constituted by, for example, a negative logic type counter circuit shown in FIGS.
図58の例は、負論理型であり、ノードn80はリセットされるとHレベルになり、検出電流により容量が放電される。この構成は、正論理型で構成することもできる。ここでは図面による説明を行わないが、容量311を電源Vdd側に接続し、リセットトランジスタをグランド側に接続し、フォトダイオードPDからの検出電流が容量に充電される。かかる構成では、ノードn81は正のパルス信号を生成する。
The example of FIG. 58 is a negative logic type, and the node n80 becomes H level when reset, and the capacitance is discharged by the detection current. This configuration can also be configured as a positive logic type. Although not described with reference to the drawings, the
図58のAD変換回路では、容量結合回路を利用して構成することができる。フラッシュ型ではないが、一定時間内に検出電流に応じたパルス信号をカウントすることにより電流アナログ値をデジタル値に変換することができる。 The AD converter circuit of FIG. 58 can be configured using a capacitive coupling circuit. Although it is not a flash type, the current analog value can be converted into a digital value by counting pulse signals corresponding to the detected current within a certain time.
図61は、上記説明したアナログデジタル変換回路やその他の論理回路をフォトディテクタ素子と同じチップ上に形成した場合の集積回路の一例を示す図である。この例では、チップ400上に4画素分のフォトディテクタPDが設けられている例である。そして、フォトディテクタPDに隣接してそれぞれアナログ・デジタル変換回路ADCが設けられ、各画素のデジタル出力Doutが生成される。
FIG. 61 is a diagram showing an example of an integrated circuit in the case where the above-described analog-digital conversion circuit and other logic circuits are formed on the same chip as the photodetector element. In this example, a photodetector PD for four pixels is provided on the
図62は、同様にアナログデジタル変換回路やその他の論理回路をフォトデテクタ素子と同じチップ上に形成した場合の集積回路の他の例を示す図である。この例では、チップ400上に4画素分のフォトディテクタ素子PDが設けられ、ゲートトランジスタ411〜416によりマルチプレクサ回路MPXを介して時系列にアナログ・デジタル変換回路ADCにそれらのアナログ出力が供給される。そして、変換されたデジタル出力Doutが外部に出力される。ゲートトランジスタは、それぞれシフトレジスタSR等により時系列に駆動される。
FIG. 62 is a diagram showing another example of an integrated circuit when an analog-digital conversion circuit and other logic circuits are similarly formed on the same chip as the photodetector element. In this example, the photodetector elements PD for four pixels are provided on the
図61,62で示した集積回路において、上記の実施の形態例で説明した、容量結合回路を利用した論理回路やAD変換回路等を使用することにより、それらの回路を少ないトランジスタ素子数で構成することができる。従って、その分、ファオトディテクタの面積を大きくすることが可能になる。 In the integrated circuit shown in FIGS. 61 and 62, the logic circuit using the capacitive coupling circuit, the AD conversion circuit, etc. described in the above embodiment are used, so that these circuits are configured with a small number of transistor elements. can do. Accordingly, the area of the photo detector can be increased accordingly.
[改良型アナログ・デジタル変換回路]
図63は、更に改良型のアナログ・デジタル変換回路を示す図である。このAD変換回路は、図20,22,29及び32に示したフラッシュ型のAD変換回路の改良版である。
[Improved analog-digital conversion circuit]
FIG. 63 is a diagram showing a further improved analog-digital conversion circuit. This AD conversion circuit is an improved version of the flash AD conversion circuit shown in FIGS.
図20,22,29及び32に示したフラッシュ型のAD変換回路では、デジタルの出力のビット数が少ない場合は大きな問題ではないが、ビット数が例えば8ビットあるいは16ビット等と多くなる場合は、必要な容量値が非常に大きくなり、光電変換素子との集積化の弊害となる。例えば、図32の場合に注目すると、4ビットのデジタル出力を生成する為に、容量結合回路部分における容量値は、余りを生成する部分を除くと、
(2C+C)+(4C+ 2C+ C)+ (8C+ 4C+ 2C+ C)=25C
の容量値を必要とする。更に、これが8ビットになると、
(2C+C)+(4C+ 2C+ C)+ (8C+ 4C+ 2C+ C)+
(16C+ 8C+ 4C+ 2C+ C)+
(32C+ 16C+ 8C+ 4C+ 2C+ C)+
(64C+ 32C+ 16C+ 8C+ 4C+ 2C+ C)+
(128C+ 64C+ 32C+ 16C+ 8C+ 4C+ 2C+ C)=501C
の容量値を必要とする。
In the flash type AD converter circuit shown in FIGS. 20, 22, 29 and 32, it is not a big problem when the number of bits of the digital output is small, but when the number of bits is as large as 8 bits or 16 bits, for example. Therefore, the required capacitance value becomes very large, which is an adverse effect of integration with the photoelectric conversion element. For example, paying attention to the case of FIG. 32, in order to generate a 4-bit digital output, the capacitance value in the capacitive coupling circuit portion, excluding the portion that generates the remainder,
(2C + C) + (4C + 2C + C) + (8C + 4C + 2C + C) = 25C
Requires a capacity value of. Furthermore, when this becomes 8 bits,
(2C + C) + (4C + 2C + C) + (8C + 4C + 2C + C) +
(16C + 8C + 4C + 2C + C) +
(32C + 16C + 8C + 4C + 2C + C) +
(64C + 32C + 16C + 8C + 4C + 2C + C) +
(128C + 64C + 32C + 16C + 8C + 4C + 2C + C) = 501C
Requires a capacity value of.
かかる膨大な容量値は、集積回路の面積を大きく占有することになり好ましくない。また、その点を解決する為に、図32の回路では、演算増幅回路168を利用して4ビット毎の余りを算出し、それを次の4ビットのAD変換回路の入力として利用している。しかし、演算増幅回路168を使用することは、素子数の増大につながり好ましくない。
Such an enormous capacitance value occupies a large area of the integrated circuit, which is not preferable. In order to solve this point, the circuit of FIG. 32 uses the
図63に示した改良型のAD変換回路は、8ビットのデジタル出力でありながら、容量結合回路をメインアレイとサブアレイに分割して両アレイを容量で結合することにより、全体の容量値を格段に少なくすることができる。 The improved AD converter circuit shown in FIG. 63 has an 8-bit digital output, but by dividing the capacitive coupling circuit into a main array and a sub-array and coupling both arrays with capacitance, the overall capacitance value is markedly reduced. Can be reduced.
図63のAD変換回路は、アナログ入力Vinを8ビットのデジタル出力A7〜A0に変換する。アナログ入力Vinに対する上位の4ビットA7〜A4を求める回路は、図29,32に示した変換回路と同じである。即ち、最上位ビットA7は、アナログ入力Vinを直接または図示しない容量Cを介してコンパレータであるインバータ511で閾値電圧Vtより大きいか否かの判定をされ、その出力をインバータ512で反転して出力A7を生成する。インバータ512は、図29,32で説明した通り、インバータ511の閾値Vt(図32の例では0Vで、図63の例ではVt=Vdd/2)よりもわずかに高いか低い閾値を持つ。そして、最上位ビットA7の反転値は、容量541により次のビットA6の容量結合回路540と541に帰還される。
63 converts the analog input Vin into 8-bit digital outputs A7 to A0. The circuit for obtaining the upper 4 bits A7 to A4 for the analog input Vin is the same as the conversion circuit shown in FIGS. That is, the most significant bit A7 is determined whether or not the analog input Vin is greater than the threshold voltage Vt by the inverter 511 which is a comparator directly or via a capacitor C (not shown), and the output is inverted by the
次のビットA6を求める為に、容量結合回路では、入力Vinを容量値2Cの容量540を介して、また上位のビットA7の反転値/A7を容量値Cの容量541を介して結合する。従って、入力Vinに対して上位ビットA7の反転ビット/A7が、1/2の重みをもって加算される。従って、その値をコンパレータであるインバータ514により閾値Vtより大きいか小さいかの比較をすることにより、次のビットA6が求められる。これらの動作原理については、既に説明した通りである。同様にして、ビットA5,A4が求められる。
In order to obtain the next bit A6, the capacitive coupling circuit couples the input Vin via the
図63に示した改良型のAD変換回路において、下位4ビットのA3〜A0を求める回路では、容量結合回路をメインアレイとサブアレイに分割し、両者を容量で結合している。例えば、出力ビットA3を求める回路では、入力Vin、及び出力ビットA7〜A5の反転ビットが容量549,550,551,552で結合されるメインアレイと、出力ビットA4の反転ビットが容量554で結合されるサブアレイとが、容量553で結合される。サブアレイ側には、レファレンス電圧Vrefが容量555を介してサブアレイ側に結合される。容量549〜555の容量値は図示した通りの比率である。
In the improved AD converter circuit shown in FIG. 63, in the circuit for obtaining the lower 4 bits A3 to A0, the capacitive coupling circuit is divided into a main array and a subarray, and both are coupled by a capacitor. For example, in the circuit for obtaining the output bit A3, the main array in which the input Vin and the inverted bits of the output bits A7 to A5 are coupled by the
図64は、出力ビットA3を求める回路部分のみを抽出した図である。この図から理解される通り、メインアレイMA側の容量結合点Vx3にサブアレイSA側の容量結合点Vy3の電圧が結合容量553を介して結合される。そしてサブアレイSA側では、出力ビットA4の反転ビット/A4は、容量値2Cの容量554を介して結合しているので、容量553(C)、容量554(2C)及び容量555(C)の関係から、2C/4C=1/2の重みで電圧Vy3に結合する。そして、メインアレイMA側では、容量553を介して電圧Vy3が1/8の重みで電圧Vx3に結合する。入力Vinは重み1、ビット/A7は重み1/2、ビット/A6は重み1/4、ビット/A5は重み1/8であり、電圧Vy3も重み1/8である。従って、ビット/A4は重み1/16で結合することになる。
FIG. 64 is a diagram in which only the circuit portion for obtaining the output bit A3 is extracted. As understood from this figure, the voltage at the capacitive coupling point Vy3 on the subarray SA side is coupled to the capacitive coupling point Vx3 on the main array MA side via the
同様にして、出力ビットA2の容量結合回路では、容量556〜559からなるメインアレイと容量561〜563からなるサブアレイとが容量560を介して結合される。出力ビットA1の容量結合回路では、容量564〜567からなるメインアレイと、容量569〜572からなるサブアレイが容量568により結合される。
Similarly, in the capacitive coupling circuit of the output bit A2, the main array composed of the capacitors 556 to 559 and the sub array composed of the capacitors 561 to 563 are coupled via the capacitor 560. In the capacitive coupling circuit of the output bit A1, a main array composed of
図65は、更に最下位ビットのA0の結合回路を示す図である。即ち、入力Vin、ビット/A7,/A6,/A5を結合する容量573〜576からなるメインアレイMAと、ビット/A4〜/A1とレファレンス電圧Vrefを結合する容量578〜582からなるサブアレイSAとが容量577で結合される。そして、電圧Vx0がコンパレータであるインバータ532に与えられる。
FIG. 65 is a diagram showing a coupling circuit for A0 of the least significant bit. That is, the main array MA composed of
図63の改良型のAD変換回路を理解する為に、図65の出力ビットA0の容量結合回路を例にして、電圧Vx0を演算で求める。メインアレイの電位Vx0とサブアレイの電位Vy0の関係と、入力Vinと各ビットA7〜A0の関係から、次の3つの式が成立する。 In order to understand the improved AD converter circuit of FIG. 63, the voltage Vx0 is obtained by calculation using the capacitive coupling circuit of the output bit A0 of FIG. 65 as an example. From the relationship between the main array potential Vx0 and the subarray potential Vy0, and the relationship between the input Vin and each of the bits A7 to A0, the following three equations are established.
上記の3つの式を解くことで電位Vx0は、
511Vx0=254Vdd+Vref+A0・Vdd
として求められる。但し、An・Vdd+/An・Vdd=Vdd(nは1〜7)である。
By solving the above three equations, the potential Vx0 is
511Vx0 = 254Vdd + Vref + A0 · Vdd
As required. However, An * Vdd + / An * Vdd = Vdd (n is 1-7).
そこで、コンパレータ532の閾値電圧Vtが、Vt=Vdd/2として、更に、仮にVref=Vddとすると、
Vx0=(510Vt+A0・2Vt)/511
である。そこで、入力VinがA0=0になるレベルの場合とA0=1になるレベルの場合の電位Vx0を求めると、
(1)入力VinがA0=0になるレベルの場合は、Vx0=(510/511)Vt
(2)入力VinがA0=1になるレベルの場合は、Vx0=(512/511)Vt
である。
Therefore, if the threshold voltage Vt of the
Vx0 = (510Vt + A0 · 2Vt) / 511
It is. Therefore, when the potential Vx0 when the input Vin is at a level where A0 = 0 and when the input Vin is at a level where A0 = 1 is obtained,
(1) When the input Vin is at a level where A0 = 0, Vx0 = (510/511) Vt
(2) When the input Vin is at a level where A0 = 1, Vx0 = (512/511) Vt
It is.
即ち、最下位ビットA0に関して、電位Vx0が閾値電圧Vtの510/511か512/511かで、0または1になる。 That is, regarding the least significant bit A0, the potential Vx0 is 0 or 1 depending on whether the threshold voltage Vt is 510/511 or 512/511.
仮に、Vref=Vdd/2とすると、
Vx0=(509Vt+A0・2Vt)/511
である。そこで、入力VinがA0=0の場合とA0=1場合の電位Vx0を求めると、
(1)入力VinがA0=0の場合は、Vx0=(509/511)Vt
(2)入力VinがA0=1の場合は、Vx0=(511/511)Vt
である。
If Vref = Vdd / 2,
Vx0 = (509Vt + A0 · 2Vt) / 511
It is. Therefore, when the potential Vx0 when the input Vin is A0 = 0 and A0 = 1 is obtained,
(1) When the input Vin is A0 = 0, Vx0 = (509/511) Vt
(2) When the input Vin is A0 = 1, Vx0 = (511/511) Vt
It is.
即ち、最下位ビットA0に関して、電位Vx0が閾値電圧Vtの509/511か511/511かで、0または1になる。 That is, regarding the least significant bit A0, the potential Vx0 is 0 or 1 depending on whether the threshold voltage Vt is 509/511 or 511/511.
従って、最下位ビットA0に関しては、閾値電圧Vtの2/511の違いを検出することによりデジタル値が求められる。理論的には、8ビットの最下位ビットは、Vin/256(=2Vin/512)であり、ほとんど理論値通りになっていることが理解される。図65に示したメインアレイとサブアレイの回路は容量577を介して互いに干渉しあうので、その点で理論値と全く一致させることができない。しかし、この程度は、回路を工夫することで調整することが可能である。
Therefore, for the least significant bit A0, a digital value is obtained by detecting a 2/511 difference in the threshold voltage Vt. Theoretically, the least significant bit of 8 bits is Vin / 256 (= 2Vin / 512), which is understood to be almost the theoretical value. The main array and sub-array circuits shown in FIG. 65 interfere with each other via the
図63に示したAD変換回路のコンパレータであるインバータ511,514,517,520,523,526,529及び532は、できるだけ閾値電圧Vtで正確に反転する特性を持つことが望ましい。そこで、これらのインバータ回路にオートゼロ型のインバータを使用することで、精度良く反転動作させることができる。
It is desirable that the
図66は、そのオートゼロ型のインバータ回路の例を示す図である。また、図67は、図66のオートゼロ型のインバータ回路の特性を示す図である。図66に示された回路は、トランジスタ600と601からなるCMOSインバータにそれらの入力V1と出力V2を短絡する短絡トランジスタ604と、レファレンス電圧VR を入力Vinに与えるトランジスタ605と、補償用の容量CVTとを付加したインバータ(図65の532)と、その反転用のインバータとを示す。反転用のインバータはトランジスタ602,603から構成される。
FIG. 66 is a diagram illustrating an example of the auto-zero inverter circuit. FIG. 67 is a diagram showing characteristics of the auto-zero inverter circuit of FIG. The circuit shown in FIG. 66 includes a short-
初段のインバータは、リセットクロックφRのHレベルにより、インバータの入力V1と出力V2とが短絡されるので、それらの電位は、図67に示した短絡直線L上の点L1に対応する電位VL1となる。その時、入力Vinにはレファレンス電位VR が印加されるので、補償用容量CVTには電圧VL1と参照電圧であるレファレンス電位VR との差ΔVに対応する電荷が蓄積される。 In the first-stage inverter, the input V1 and the output V2 of the inverter are short-circuited by the H level of the reset clock φR, so that the potentials thereof are the potential VL1 corresponding to the point L1 on the short-circuit straight line L shown in FIG. Become. At this time, since the reference potential VR is applied to the input Vin, charges corresponding to the difference ΔV between the voltage VL1 and the reference potential VR which is the reference voltage are accumulated in the compensation capacitor CVT.
即ち、図67に示したL1点は、インバータの特性のばらつきにより、正確にVdd/2から上下にずれる。したがって、電位VL1もVdd/2から上下にずれる。そこで、レファレンス電位にVR =Vdd/2を使用することにより、補償用容量CVTには常にインバータの反転電位VL1とVR =Vdd/2との差電圧分の電荷を蓄積することができる。そのようなリセット状態から、入力Vinに任意の電位を印加すると、インバータは、必ず入力VinがVdd/2のレベルで精度よく反転する。 That is, the point L1 shown in FIG. 67 is accurately shifted up and down from Vdd / 2 due to variations in the characteristics of the inverter. Therefore, the potential VL1 is also shifted up and down from Vdd / 2. Thus, by using VR = Vdd / 2 as the reference potential, the compensation capacitor CVT can always store charges corresponding to the voltage difference between the inverter inversion potential VL1 and VR = Vdd / 2. When an arbitrary potential is applied to the input Vin from such a reset state, the inverter always inverts the input Vin accurately at the level of Vdd / 2.
したがって、図66に示したオートゼロ型のインバータを使用する場合は、リセット信号φRによりリセットした後に、アナログ入力Vinを印加することになる。 Therefore, when the auto-zero inverter shown in FIG. 66 is used, the analog input Vin is applied after resetting by the reset signal φR.
再度、図63の改良されたフラッシュ型のAD変換回路に注目すると、上記した通り、下位ビットに対する容量結合回路の部分をメインアレイとサブアレイとに分割し、両者を容量で結合した結果、全体の容量値は、
(2C+C)+(4C+ 2C+ C)+ (8C+ 4C+ 2C+ C)+
(8C+ 4C+ 2C+ C+ C+ 2C+ C)+
(8C+ 4C+ 2C+ C+ C+ 4C+ 2C+ C)+
(8C+ 4C+ 2C+ C+ C+ 8C+ 4C+ 2C+ C)+
(8C+ 4C+ 2C+ C+ C+ 16C+ 8C+ 4C+ 2C+ C)=145C
である。上記した501Cに比較して約1/3になる。この傾向は、ビット数が多くなる程顕著な差となる。
Looking again at the improved flash AD converter circuit of FIG. 63, as described above, the capacitive coupling circuit portion for the lower bits is divided into the main array and the sub-array, and the two are coupled by capacitance. The capacity value is
(2C + C) + (4C + 2C + C) + (8C + 4C + 2C + C) +
(8C + 4C + 2C + C + C + 2C + C) +
(8C + 4C + 2C + C + C + 4C + 2C + C) +
(8C + 4C + 2C + C + C + 8C + 4C + 2C + C) +
(8C + 4C + 2C + C + C + 16C + 8C + 4C + 2C + C) = 145C
It is. Compared to the above-described 501C, it is about 1/3. This tendency becomes more significant as the number of bits increases.
図68は、図63の回路と同等のAD変換回路であって、6ビットのデジタル出力A5〜A0を有するAD変換回路の動作特性を示す図である。この例では、6ビットのデジタル出力A5〜A0に対して、下位のビットA2,A1,A0は上記したメインアレイとサブアレイに分離した容量結合回路を使用した。図68の動作特性図は、アナログ入力Vinを0VからVddまで変化させた時の、それぞれのデジタル出力A5〜A0の変化を示す。概ね、デジタル出力A5〜A0が順序良く反転していることが示されている。但し、図中610,611で示した様に、下位ビットのA0,A1でのHレベルの期間が他のHレベルの期間よりも短くなっているのは、前述したメインアレイとサブアレイ間の干渉による誤差によるものと思われる。
FIG. 68 is a diagram showing the operating characteristics of an AD conversion circuit equivalent to the circuit of FIG. 63 and having 6-bit digital outputs A5 to A0. In this example, for the 6-bit digital outputs A5 to A0, the lower-order bits A2, A1 and A0 use the capacitive coupling circuit separated into the main array and the subarray. The operating characteristic diagram of FIG. 68 shows changes in the respective digital outputs A5 to A0 when the analog input Vin is changed from 0 V to Vdd. In general, it is shown that the digital outputs A5 to A0 are reversed in order. However, as indicated by
図69は、改良されたアナログ・デジタル変換回路であってシリアル型のAD変換回路の例である。図45において、シリアル型のAD変換回路の例を示した。しかし、この例では、演算増幅回路を多数使用しなければならない。図69に示したAD変換回路の例では、その演算増幅回路はできるだけ使用せず、すべて容量、トランジスタとインバータで構成される。 FIG. 69 shows an example of an improved analog-digital conversion circuit, which is a serial AD conversion circuit. FIG. 45 shows an example of a serial AD converter circuit. However, in this example, many operational amplifier circuits must be used. In the example of the AD converter circuit shown in FIG. 69, the operational amplifier circuit is not used as much as possible, and is all composed of a capacitor, a transistor and an inverter.
図69の回路例では、アナログ入力Vinをサンプルホールドする回路609において演算増幅回路611が利用されているだけである。即ち、サンプルホールド信号SH1によりトランジスタ610が導通し、アナログ入力Vinの電圧に応じて容量Csが充電される。その結果、容量Csの電極がアナログ入力Vinの電圧をホールドする。
In the circuit example of FIG. 69, the
容量612,613,614及び615により容量結合回路が構成される。入力Vinは容量値8Cの容量612で結合され、それぞれ上位ビットから順にビット/A3は容量値4Cの容量613で結合され、ビット/A2は容量値2Cの容量614で結合され、そしてビット/A1は容量値Cの容量615で結合される。したがって、それぞれのビット/A3〜/A1が入力Vinに対して、1/2,1/4,1/8の重みで結合される。
The
即ち、スイッチSW1,SW2,SW3を順に開くことにより、図63に示した各ビットの容量結合回路が逐次構成されて、それぞれのデジタルのビット出力が出力Dataに生成される。 That is, by sequentially opening the switches SW1, SW2, and SW3, the capacitive coupling circuit for each bit shown in FIG. 63 is sequentially formed, and each digital bit output is generated as the output Data.
図69のシリアル型のAD変換回路は、コンパレータ620として図66で示したオードゼロ型のインバータを利用する。即ち、インバータ624,短絡トランジスタ622,レファレンス電位Vrefを印加するトランジスタ621及び補償用容量CVTで構成される。トランジスタ625はクロックSH2で駆動されインバータ624の出力を容量Cshにサンプリングする。そこでホールドされた電圧は、インバータ626により反転されて出力端子Dataにデジタル出力として出力される。
The serial AD converter circuit of FIG. 69 uses the odd-zero inverter shown in FIG. 66 as the
最上位のビットA3は、スイッチ627によりサンプリングされ容量Cshにホールドされ、スイッチ629によりその反転値/A3が容量613を介して結合される。その結果、次のビットA2が出力Dataに生成される。同様に、ビットA2は、スイッチ631によりサンプリングされ容量Cshにホールドされ、スイッチ633によりその反転値/A2が容量614を介して結合される。その結果、次のビットA1が出力Dataに生成される。次のビットA0も同様である。
The most significant bit A3 is sampled by the
図70は、上記のシリアル変換動作を示す各制御クロックのタイミングチャート図である。この図には、サイクルt1からt6でアナログ入力Vinを4ビットのデジタル値A3,A2,A1,A0に逐次変換する。まず、サイクルt1で、リセット信号φRが印加され、オートゼロ型インバータ620をリセットし補償容量CVTにチャージする。それと同時に、各ビットのリセット信号R1,R2,R3をそれぞれHレベルにし、トランジスタ630,634,638を介してレファレンス電圧Vref(=Vdd/2)を容量613,614,615の電極に印加する。この電圧値は容量結合回路ではニュートラルな電位である。
FIG. 70 is a timing chart of each control clock showing the serial conversion operation. In this figure, the analog input Vin is sequentially converted into 4-bit digital values A3, A2, A1, and A0 in cycles t1 to t6. First, at cycle t1, a reset signal φR is applied to reset the auto-zero
そこで、まずサイクルt2でサンプルホールド信号SH1をHレベルにすると、入力Vinの電圧が容量Csにホールドされ演算増幅器611の出力が入力の電位が印加される。その電位は、容量612を介してインバータ620に印加され、レファレンス電位Vref(=Vdd/2)より高いか低いかの比較が行われる。そして、サイクルt3で、別のサンプルホールド信号SH2のHレベルにより、インバータ620の出力が容量Cshにサンプルホールドされ、出力Dataに最上位のビットA3が出力される。
Therefore, first, when the sample hold signal SH1 is set to H level in the cycle t2, the voltage of the input Vin is held in the capacitor Cs, and the output of the
次に、サイクルt4でスイッチ信号SW1がHレベルになりトランジスタ627が導通して、出力ビットA3が容量Cshにサンプルホールドされる。同時に、リセット信号R1はLレベルになり、信号H1のHレベルにより、容量613に最上位ビットA3の反転ビットが印加される。そして、容量612と613からなる容量結合回路により重み付けにしたがって生成される電圧がノードVxに生成され、同様にして次のビットA2が出力Dataに生成される。
Next, at cycle t4, the switch signal SW1 becomes H level, the
次に、サイクルt5で、スイッチ信号SW2がHレベルになりトランジスタ631が導通し、出力ビットA2が容量Cshにサンプルホールドされる。それと同時に、リセット信号R2はLレベルになる。そして、容量612,613,614からなる容量結合回路により、ノードVxに次のビットの電位が生成され、サンプルホールド信号SH2により出力DataにビットA1が生成される。
Next, at cycle t5, the switch signal SW2 becomes H level, the
最後は、サイクルt6で、容量612〜615の容量結合回路によりビットA0の電位がノードVxに生成され、サンプルホールド信号SH2により出力Dataに出力ビットA0が生成される。この時、出力ビットA3はスイッチSW1により容量Cshにホールドされ、出力ビットA2はスイッチSW2により容量Cshにホールドされ、出力ビットA1はスイッチSW3により容量Cshにホールドされている。
Finally, in cycle t6, the potential of the bit A0 is generated at the node Vx by the capacitive coupling circuit of the
以上のように、図70のサイクルt1からt6により4ビットのデジタル値に変換される。 As described above, a 4-bit digital value is converted in cycles t1 to t6 in FIG.
図71は、8ビットのデジタル値を生成することができるシリアル型のアナログ・デジタル変換回路である。この回路例では、容量結合回路の部分を、図63の様にメインアレイMAとサブアレイSAに分割して、それらを容量で結合することで、多ビット化に伴う全体の容量値の増大を防止する。 FIG. 71 shows a serial type analog-digital conversion circuit capable of generating an 8-bit digital value. In this circuit example, the capacitive coupling circuit portion is divided into a main array MA and a sub-array SA as shown in FIG. 63, and these are coupled by capacitance, thereby preventing an increase in overall capacitance value due to the increase in the number of bits. To do.
図71に示したAD変換回路例において、容量612〜615及び容量640〜645は、図65で示した容量結合回路と同等である。但し、図71の場合は、シリアル型であるので、上位ビットの反転値が時系列的に印加されることになり、最下位ビットを検出するときは、図65と全く同等の回路構成となる。容量612〜615がメインアレイMAを構成し、それぞれの容量には上位ビットA7,A6,A5の反転値が印加され、その接続点の電位はVxとして表される。また、容量641〜645がサブアレイSAを構成し、下位ビットA4,A3,A2,A1の反転値がそれぞれ印加され、その接続点の電位はVyとして表される。そして、それらの2つのアレイMAとSAとが容量640を介して結合される。
In the AD conversion circuit example shown in FIG. 71, the
図71の回路例で、上位ビットA7,A6,A5が帰還される回路は、図69と同等であり、対応する素子には同じ引用番号を付している。下位ビットA4,A3,A2,A1が帰還される回路は、容量640により結合されるサブアレイSAを構成する。そして、その変換動作は、図69で説明したのと同様に、最初にリセット信号φRによりインバータ620をリセットし、同様にリセット信号R1〜R7でそれぞれの帰還回路のノードをニュートラルレベルにリセットする。そして、アナログ入力Vinをサンプルホールド信号SH1で容量Csにサンプルホールドした後は、第二のサンプルホールド信号SH2のタイミングに同期して、スイッチ信号SW1〜SW7、信号H1〜H7及びリセット信号R1〜R7とで、シリアルに上位ビットからデジタル値に変換する。
In the circuit example of FIG. 71, the circuit to which the upper bits A7, A6, A5 are fed back is the same as in FIG. 69, and corresponding elements are denoted by the same reference numbers. The circuit to which the lower bits A 4, A 3, A 2, A 1 are fed back constitutes a sub-array SA coupled by the
図72と73は、6ビット出力で構成した図71のシリアル型のAD変換回路の動作を示すための、各制御信号φR、SH1,SH2、SW1〜SW7,R1〜R7と、入力Vinと出力Dataとのタイミングチャート図である。図72では、入力Vinが6ビットの64階調の内、”0”〜”9”の時の出力Dataの変化を示す。一方、図73は、入力Vinが6ビットの64階調の内、”63”〜”54”の時の出力Dataの変化を示す。 72 and 73 show control signals φR, SH1, SH2, SW1 to SW7, R1 to R7, an input Vin and an output to show the operation of the serial AD converter circuit of FIG. 71 configured with a 6-bit output. It is a timing chart figure with Data. FIG. 72 shows a change in the output data when the input Vin is “0” to “9” among 64 gradations of 6 bits. On the other hand, FIG. 73 shows a change in the output data when the input Vin is “63” to “54” out of 64 gradations of 6 bits.
図72の場合は、入力Vinが”0”〜”9”に対して、それぞれサンプルホールド信号SH2が6回Hレベルになることで、それぞれ”000000”から”001001”のデジタル出力に変換される。
In the case of FIG. 72, when the input Vin is “0” to “9”, the sample hold signal SH2 becomes
また、図73の場合は、入力Vinが”63”〜”54”に対して、それぞれのサンプルホールド信号SH2が6回Hレベルになることで、それぞれ”111111”から”110110”のデジタル出力に変換される。 In the case of FIG. 73, when the input Vin is “63” to “54”, the respective sample and hold signals SH2 are changed to the H level six times, thereby changing the digital output from “111111” to “110110”, respectively. Converted.
図71に示したシリアル型のAD変換回路では、入力部分に一部演算増幅回路611を使用した以外は、全てインバータとトランジスタ及び容量により構成される。しかも、容量結合回路は、多ビットのデジタル出力にもかかわらず、メインアレイMAとサブアレイSAに分割して、それらを容量640で結合した構成であり、全体の容量値は少なくなり、集積化を容易にする。しかも、オートゼロ型のインバータ620を利用することにより、それぞれのデジタル値への変換のための比較動作の閾値を、電源Vddのちょうど半分のVdd/2に設定することができる。或いは、任意の電位Vrefに設置することができる。
The serial AD converter circuit shown in FIG. 71 is configured by an inverter, a transistor, and a capacitor, except that a part of the
以上説明した通り、本発明によれば、容量結合回路を利用することにより、少ないトランジスタ数で、種々の論理回路、AD変換回路、DA変換回路、そして、カウンタ回路を構成することができる。 As described above, according to the present invention, various logic circuits, AD conversion circuits, DA conversion circuits, and counter circuits can be configured with a small number of transistors by using a capacitive coupling circuit.
従って、これらの回路を利用することにより、イメージセンサとその周辺のAD変換回路や演算回路を同一基板上に搭載したLSIにおいて、周辺回路の面積を抑えることができる。従って、センサのフィルファクタが高いLSIを構成することができる。 Therefore, by using these circuits, the area of the peripheral circuit can be suppressed in an LSI in which the image sensor and its peripheral AD conversion circuit and arithmetic circuit are mounted on the same substrate. Therefore, an LSI having a high sensor fill factor can be configured.
ADCU アナログ・デジタル変換回路ユニット
Vin アナログ入力
D0 デジタル出力
FA 全加算回路
OF オーバーフロー出力
ADCU Analog / digital conversion circuit unit Vin Analog input D0 Digital output FA Full adder circuit OF Overflow output
Claims (4)
一方の電極に前記入力端子に与えられるアナログ入力が印加される入力容量と、
前記入力容量の他方の電極の電位を所定の基準値と比較して反転動作し、前記出力端子に出力を与えるコンパレータと、
前記出力端子に変換出力される出力の反転値を時系列的にそれぞれの帰還容量を介して前記コンパレータの入力に帰還する複数の帰還回路とを有し、
上位からN番目(Nは整数)の帰還回路の帰還容量の容量値が、前記入力容量の1/2N 倍であり、
複数のデジタル変換出力を時系列的に前記出力端子に出力することを特徴とするアナログ・デジタル変換回路。 In an analog-digital conversion circuit having an input terminal to which an analog input is given and an output terminal to which a binary output is given,
An input capacitance to which an analog input given to the input terminal is applied to one electrode;
A comparator that inverts the potential of the other electrode of the input capacitance in comparison with a predetermined reference value and provides an output to the output terminal;
A plurality of feedback circuits that feed back inversion values of the output converted and output to the output terminal to the input of the comparator via respective feedback capacitors in a time series manner;
The capacitance value of the feedback capacitance of the Nth (N is an integer) feedback circuit from the top is 1/2 N times the input capacitance,
An analog / digital conversion circuit, wherein a plurality of digital conversion outputs are output to the output terminal in time series.
一方の電極に前記入力端子に与えられるアナログ入力が印加される入力容量と、
前記入力容量の他方の電極の電位を所定の基準値と比較して反転動作し、前記出力端子に出力を与えるコンパレータと、
前記出力端子に変換出力される出力の反転値を時系列的にそれぞれの帰還容量を介して前記コンパレータの入力に帰還するL+M個(LとMは整数)の帰還回路とを有し、
前記上位L個の帰還回路の内、上位からN番目(NはL以下の整数)の帰還回路の帰還容量の容量値が、前記入力容量の1/2N 倍であり、それらの帰還容量が前記入力容量と第一の容量アレイを構成し、
前記下位M個の帰還回路の帰還容量の容量値が、それぞれ1倍、1/2倍....1/2P 倍(PはM以下の整数)の関係を有し、
当該下位M個の帰還回路の帰還容量により構成される第二の容量アレイが、前記入力容量の1/2 L 倍の結合容量を介して前記第一の容量アレイに結合され、複数のデジタル変換出力を時系列的に前記出力端子に出力することを特徴とするアナログ・デジタル変換回路。 In an analog-digital conversion circuit having an input terminal to which an analog input is given and an output terminal to which a binary output is given,
An input capacitance to which an analog input given to the input terminal is applied to one electrode;
A comparator that inverts the potential of the other electrode of the input capacitance in comparison with a predetermined reference value and provides an output to the output terminal;
And L + M feedback circuits (L and M are integers) that feed back the inverted value of the output converted and output to the output terminal to the input of the comparator via each feedback capacitor in time series,
Of the upper L feedback circuits, the capacitance value of the feedback capacitor of the Nth (N is an integer less than or equal to L) feedback circuit is ½ N times the input capacitance, and the feedback capacitance is Configuring the input capacitor and a first capacitor array;
The capacitance values of the feedback capacitors of the lower M feedback circuits have a relationship of 1 time, 1/2 time,... 1/2 P times (P is an integer equal to or less than M), respectively.
A second capacitor array constituted by feedback capacitors of the lower M feedback circuits is coupled to the first capacitor array via a coupling capacitor that is 1/2 L times the input capacitor, and is converted into a plurality of digital conversions. An analog-digital conversion circuit characterized in that outputs are output to the output terminals in time series.
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