JP4252622B1 - 半導体発光素子の製造方法 - Google Patents
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Abstract
【課題】紫外光を効率よく出力できる半導体発光素子およびその製造方法を提供する。
【解決手段】ｐ型半導体層１４を含み、少なくとも紫外領域に発光波長を有する半導体層と、前記ｐ型半導体層１４上に設けられた透光性電極１５とを備え、前記透光性電極１５が、結晶化されたＩＺＯ膜を含むものである半導体発光素子１とする。
【選択図】図１
【解決手段】ｐ型半導体層１４を含み、少なくとも紫外領域に発光波長を有する半導体層と、前記ｐ型半導体層１４上に設けられた透光性電極１５とを備え、前記透光性電極１５が、結晶化されたＩＺＯ膜を含むものである半導体発光素子１とする。
【選択図】図１
Description
本発明は、半導体発光素子、半導体発光素子およびそれを用いたランプに関し、特に、紫外光の発光出力（Ｐｏ）に優れた半導体発光素子、半導体発光素子の製造方法、およびそれを用いたランプに関する。
近年、短波長光発光素子として窒化ガリウム系化合物半導体発光素子が注目を集めている。窒化ガリウム系化合物半導体発光素子は、サファイア単結晶をはじめ、種々の酸化物やＩＩＩ−Ｖ族化合物からなる基板上に、有機金属気相化学反応法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）等によって窒化ガリウム系化合物半導体を形成することによって得られる。
このような窒化ガリウム系化合物半導体発光素子では、横方向への電流拡散が小さいため、電極直下の半導体にしか電流が注入されず、発光層で発光した光が電極にさえぎられて外部に取り出されないという不都合がある。この不都合を解決するために、通常、窒化ガリウム系化合物半導体発光素子の正極として、透明電極が用いられており、正極を通して光が取り出されるようにされている。
透明電極としては、Ｎｉ／ＡｕやＩＴＯなどの周知の透明導電材料が用いられている。
近年では、透明電極として、透光性に優れるＩｎ２Ｏ３やＺｎＯ等を主成分とする酸化物系の材料が一般に利用されている。透明電極の材料として最も利用されているＩＴＯ（インジウムスズ酸化物）では、Ｉｎ２Ｏ３に５〜２０質量％のＳｎＯ２をドーピングすることで、２×１０−４Ωｃｍ程度の低比抵抗の透明導電膜を得ることができる。
近年では、透明電極として、透光性に優れるＩｎ２Ｏ３やＺｎＯ等を主成分とする酸化物系の材料が一般に利用されている。透明電極の材料として最も利用されているＩＴＯ（インジウムスズ酸化物）では、Ｉｎ２Ｏ３に５〜２０質量％のＳｎＯ２をドーピングすることで、２×１０−４Ωｃｍ程度の低比抵抗の透明導電膜を得ることができる。
ＩＴＯ膜は、バンドギャップが３ｅＶ以上であるため、可視光領域に波長領域をもつ光に対して高い透過率を示す（＞９０％）。しかしながら、ＩＴＯ膜では４００ｎｍ付近以下の波長領域から膜中に吸収される光が多くなるため、４００ｎｍ以下の波長領域では透過率が急激に減少してしまう。そのため、紫外領域の波長の光を発光する発光素子の電極としてＩＴＯ膜を使用した場合、発光出力が低くなることが問題となっていた。
この問題を解決するために、紫外線が透明電極に吸収されるのを防ぎ、紫外線を透明電極に達する前に可視光へと変換させる構造を持つ発光素子（例えば、特許文献１参照）が提案されている。
この問題を解決するために、紫外線が透明電極に吸収されるのを防ぎ、紫外線を透明電極に達する前に可視光へと変換させる構造を持つ発光素子（例えば、特許文献１参照）が提案されている。
また、透光性電極の吸光度を低減するために、光出射用の貫通穴と、光反射率の高い接着性金属層とを備えたフリップチップ型の発光素子（例えば、特許文献２参照）が提案されている。
特開平５−２９９１７５号公報
特開２００５−１２３５０１号公報
しかしながら、特許文献１では、光が透明電極に達する前に紫外線を可視光に変換させているので、紫外光の発光出力が十分に得られない。
また、特許文献２に記載の技術を用いた場合であっても、透光性電極がＩＴＯ膜からなるものであるので、ＩＴＯ膜によって紫外領域の波長の光が吸収されてしまうため、紫外光の発光出力が十分に得られなかった。
また、特許文献２に記載の技術を用いた場合であっても、透光性電極がＩＴＯ膜からなるものであるので、ＩＴＯ膜によって紫外領域の波長の光が吸収されてしまうため、紫外光の発光出力が十分に得られなかった。
本発明は、上記事情に鑑みてなされたものであり、上述した問題点を解決し、紫外光を効率よく出力できる半導体発光素子およびその製造方法を提供することを目的とする。
また、本発明は、紫外光を効率よく出力できる半導体発光素子を用いた優れた特性を有するランプを提供することを目的とする。
また、本発明は、紫外光を効率よく出力できる半導体発光素子を用いた優れた特性を有するランプを提供することを目的とする。
本発明者は、上記問題を解決するために鋭意検討した結果、本発明を完成した。
即ち、本発明は以下に関する。
（１） ｐ型窒化ガリウム系化合物半導体層と、前記ｐ型窒化ガリウム系化合物半導体層上に設けられたＩＺＯ膜を含む透光性電極とを備える半導体発光素子の製造方法であって、前記ｐ型窒化ガリウム系化合物半導体層上にアモルファス状態のＩＺＯ膜を形成する工程と、５００℃〜９００℃のアニール処理を行なうことによって、前記アモルファス状態のＩＺＯ膜をＸ線回析によりＩｎ２Ｏ３からなるピークの検出されるＩＺＯ膜とするアニール工程とを備えることを特徴とする半導体発光素子の製造方法。
即ち、本発明は以下に関する。
（１） ｐ型窒化ガリウム系化合物半導体層と、前記ｐ型窒化ガリウム系化合物半導体層上に設けられたＩＺＯ膜を含む透光性電極とを備える半導体発光素子の製造方法であって、前記ｐ型窒化ガリウム系化合物半導体層上にアモルファス状態のＩＺＯ膜を形成する工程と、５００℃〜９００℃のアニール処理を行なうことによって、前記アモルファス状態のＩＺＯ膜をＸ線回析によりＩｎ２Ｏ３からなるピークの検出されるＩＺＯ膜とするアニール工程とを備えることを特徴とする半導体発光素子の製造方法。
（２） 前記アニール工程を行なう前に、前記アモルファス状態のＩＺＯ膜をフォトリソグラフィー法およびウェットエッチングを用いることによりパターニングする工程を備えることを特徴とする（１）に記載の半導体発光素子の製造方法。
（３） 前記アニール処理は、Ｏ２を含まない雰囲気中で行なうことを特徴とする（１）または（２）に記載の半導体発光素子の製造方法。
（４） 前記アニール処理は、Ｎ２雰囲気中、またはＮ２とＨ２の混合ガス雰囲気中で行なうことを特徴とする（１）〜（３）のいずれか１項に記載の半導体発光素子の製造方法。
（５） 前記ＩＺＯ膜中のＺｎＯ濃度が５〜１５質量％の範囲であることを特徴とする（１）〜（４）のいずれか１項に記載の半導体発光素子の製造方法。
（３） 前記アニール処理は、Ｏ２を含まない雰囲気中で行なうことを特徴とする（１）または（２）に記載の半導体発光素子の製造方法。
（４） 前記アニール処理は、Ｎ２雰囲気中、またはＮ２とＨ２の混合ガス雰囲気中で行なうことを特徴とする（１）〜（３）のいずれか１項に記載の半導体発光素子の製造方法。
（５） 前記ＩＺＯ膜中のＺｎＯ濃度が５〜１５質量％の範囲であることを特徴とする（１）〜（４）のいずれか１項に記載の半導体発光素子の製造方法。
本発明の半導体発光素子は、透光性電極が結晶化されたＩＺＯ（インジウム亜鉛酸化物）膜を含むものであるので、紫外領域の波長の光の透過率が高い透光性電極を備えたものとなる。より詳細には、結晶化したＩＺＯ膜は、ＩＴＯ膜と比較して、紫外領域である４００ｎｍ付近に波長領域をもつ光の透過性に優れている。したがって、本発明の半導体発光素子は、透光性電極によって吸収される紫外領域の波長の光が少なく、紫外光を効率よく出力できるものとなり、紫外光の発光出力の高いものとなる。
また、本発明の半導体発光素子の製造方法によれば、ｐ型半導体層上にアモルファス状態のＩＺＯ膜を形成した後、５００℃〜９００℃のアニール処理を行なうことによって、結晶化されたＩＺＯ膜を含む透光性電極を備え、紫外光を効率よく出力できる半導体発光素子を実現することができる。
また、本発明の半導体発光素子を用いてランプを構成することにより、紫外光を効率よく出力できる発光特性の優れたランプが得られる。
また、本発明の半導体発光素子の製造方法によれば、ｐ型半導体層上にアモルファス状態のＩＺＯ膜を形成した後、５００℃〜９００℃のアニール処理を行なうことによって、結晶化されたＩＺＯ膜を含む透光性電極を備え、紫外光を効率よく出力できる半導体発光素子を実現することができる。
また、本発明の半導体発光素子を用いてランプを構成することにより、紫外光を効率よく出力できる発光特性の優れたランプが得られる。
以下、本発明の半導体発光素子、半導体発光素子の製造方法および半導体発光素子を用いたランプの一実施形態について、図面を適宜参照しながら説明する。
図１は、本発明の半導体発光素子の一例を模式的に示した断面図であり、図２は、図１に示す半導体発光素子を模式的に示した平面図である。
図１に示す半導体発光素子１は、フェイスアップ型のものであり、基板１１上に、少なくとも紫外領域に発光波長を有する窒化ガリウム系化合物半導体層を構成するｎ型ＧａＮ層（ｎ型半導体層）１２と、発光層１３と、ｐ型ＧａＮ層（ｐ型半導体層）１４とが積層され、窒化ガリウム系化合物半導体層のｐ型ＧａＮ層１４上に、結晶化されたＩＺＯ膜からなる正極１５（透光性電極）が積層され、概略構成されている。正極１５上の一部には、正極ボンディングパッド１６が形成されている。また、ｎ型ＧａＮ層１２上の負極形成領域には、ボンディングパッドの負極１７が形成されている。
図１は、本発明の半導体発光素子の一例を模式的に示した断面図であり、図２は、図１に示す半導体発光素子を模式的に示した平面図である。
図１に示す半導体発光素子１は、フェイスアップ型のものであり、基板１１上に、少なくとも紫外領域に発光波長を有する窒化ガリウム系化合物半導体層を構成するｎ型ＧａＮ層（ｎ型半導体層）１２と、発光層１３と、ｐ型ＧａＮ層（ｐ型半導体層）１４とが積層され、窒化ガリウム系化合物半導体層のｐ型ＧａＮ層１４上に、結晶化されたＩＺＯ膜からなる正極１５（透光性電極）が積層され、概略構成されている。正極１５上の一部には、正極ボンディングパッド１６が形成されている。また、ｎ型ＧａＮ層１２上の負極形成領域には、ボンディングパッドの負極１７が形成されている。
以下に、本発明の半導体発光素子の各構成について詳述する。
「基板」
基板１１としては、サファイア単結晶（Ａｌ２Ｏ３；Ａ面、Ｃ面、Ｍ面、Ｒ面）、スピネル単結晶（ＭｇＡｌ２Ｏ４）、ＺｎＯ単結晶、ＬｉＡｌＯ２単結晶、ＬｉＧａＯ２単結晶、ＭｇＯ単結晶等の酸化物単結晶、Ｓｉ単結晶、ＳｉＣ単結晶、ＧａＡｓ単結晶、ＡｌＮ単結晶、ＧａＮ単結晶及びＺｒＢ２等のホウ化物単結晶などの公知の基板材料を何ら制限なく用いることができる。
なお、基板の面方位は特に限定されない。また、基板１１としては、ジャスト基板でも良いしオフ角を付与した基板であっても良い。
「基板」
基板１１としては、サファイア単結晶（Ａｌ２Ｏ３；Ａ面、Ｃ面、Ｍ面、Ｒ面）、スピネル単結晶（ＭｇＡｌ２Ｏ４）、ＺｎＯ単結晶、ＬｉＡｌＯ２単結晶、ＬｉＧａＯ２単結晶、ＭｇＯ単結晶等の酸化物単結晶、Ｓｉ単結晶、ＳｉＣ単結晶、ＧａＡｓ単結晶、ＡｌＮ単結晶、ＧａＮ単結晶及びＺｒＢ２等のホウ化物単結晶などの公知の基板材料を何ら制限なく用いることができる。
なお、基板の面方位は特に限定されない。また、基板１１としては、ジャスト基板でも良いしオフ角を付与した基板であっても良い。
「窒化ガリウム系化合物半導体層」
ｎ型ＧａＮ層１２、発光層１３、及びｐ型ＧａＮ層（ｐ型半導体層）１４としては、各種構造のものが周知であり、これら周知のものを何ら制限なく用いることができる。特に、ｐ型半導体層は、キャリア濃度が一般的な濃度のものを用いれば良く、比較的キャリア濃度の低い、例えば１×１０１７ｃｍ−３程度のｐ型ＧａＮ層とした場合であっても、本発明を構成する結晶化されたＩＺＯ膜の正極１５を適用することができる。
ｎ型ＧａＮ層１２、発光層１３、及びｐ型ＧａＮ層（ｐ型半導体層）１４としては、各種構造のものが周知であり、これら周知のものを何ら制限なく用いることができる。特に、ｐ型半導体層は、キャリア濃度が一般的な濃度のものを用いれば良く、比較的キャリア濃度の低い、例えば１×１０１７ｃｍ−３程度のｐ型ＧａＮ層とした場合であっても、本発明を構成する結晶化されたＩＺＯ膜の正極１５を適用することができる。
窒化ガリウム系化合物半導体としては、例えば、一般式ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１，０≦ｙ＜１，０≦ｘ＋ｙ＜１）で表わされる各種組成の半導体が周知であり、本発明におけるｎ型ＧａＮ層、発光層およびｐ型ＧａＮ層を構成する窒化ガリウム系化合物半導体としても、一般式ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１，０≦ｙ＜１，０≦ｘ＋ｙ＜１）で表わされる各種組成の半導体を何ら制限なく用いることができる。
これらの窒化ガリウム系化合物半導体の成長方法は特に限定されず、ＭＯＣＶＤ（有機金属化学気相成長法）、ＨＶＰＥ（ハイドライド気相成長法）、ＭＢＥ（分子線エピタキシー法）等、ＩＩＩ族窒化物半導体を成長させることが知られている全ての方法を適用できる。好ましい成長方法としては、膜厚制御性、量産性の観点からＭＯＣＶＤ法である。
ＭＯＣＶＤ法では、キャリアガスとして水素（Ｈ２）または窒素（Ｎ２）、ＩＩＩ族原料であるＧａ源としてトリメチルガリウム（ＴＭＧ）またはトリエチルガリウム（ＴＥＧ）、Ａｌ源としてトリメチルアルミニウム（ＴＭＡ）またはトリエチルアルミニウム（ＴＥＡ）、Ｉｎ源としてトリメチルインジウム（ＴＭＩ）またはトリエチルインジウム（ＴＥＩ）、Ｖ族原料であるＮ源としてアンモニア（ＮＨ３）、ヒドラジン（Ｎ２Ｈ４）等が用いられる。また、ドーパントとしては、ｎ型には、Ｓｉ原料としてモノシラン（ＳｉＨ４）、又はジシラン（Ｓｉ２Ｈ６）を、Ｇｅ原料としてゲルマンガス（ＧｅＨ４）を用い、ｐ型には、Ｍｇ原料として例えばビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）、又はビスエチルシクロペンタジエニルマグネシウム（（ＥｔＣｐ）２Ｍｇ）を用いる。
ＭＯＣＶＤ法では、キャリアガスとして水素（Ｈ２）または窒素（Ｎ２）、ＩＩＩ族原料であるＧａ源としてトリメチルガリウム（ＴＭＧ）またはトリエチルガリウム（ＴＥＧ）、Ａｌ源としてトリメチルアルミニウム（ＴＭＡ）またはトリエチルアルミニウム（ＴＥＡ）、Ｉｎ源としてトリメチルインジウム（ＴＭＩ）またはトリエチルインジウム（ＴＥＩ）、Ｖ族原料であるＮ源としてアンモニア（ＮＨ３）、ヒドラジン（Ｎ２Ｈ４）等が用いられる。また、ドーパントとしては、ｎ型には、Ｓｉ原料としてモノシラン（ＳｉＨ４）、又はジシラン（Ｓｉ２Ｈ６）を、Ｇｅ原料としてゲルマンガス（ＧｅＨ４）を用い、ｐ型には、Ｍｇ原料として例えばビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）、又はビスエチルシクロペンタジエニルマグネシウム（（ＥｔＣｐ）２Ｍｇ）を用いる。
このような窒化ガリウム系化合物半導体からなる窒化ガリウム系化合物半導体層の一例として、図３に示すような積層体構造を有した窒化ガリウム系化合物半導体層２０を挙げることができる。図３に示す窒化ガリウム系化合物半導体層２０は、サファイアからなる基板２１上に、ＡｌＮからなる図示略のバッファ層を積層して、順次、ＧａＮ下地層（ｎ型半導体層）２２、ｎ型ＧａＮコンタクト層（ｎ型半導体層）２３、ｎ型ＡｌＧａＮクラッド層（ｎ型半導体層）２４、ＩｎＧａＮからなる発光層２５、ｐ型ＡｌＧａＮクラッド層２６（ｐ型半導体層）、ｐ型ＧａＮコンタクト層（ｐ型半導体層）２７を積層したものである。
「正極（ＩＺＯ膜）」
図１に示すように、ｐ型ＧａＮ層１４上には、正極１５として結晶化されたＩＺＯ膜が形成されている。ＩＺＯ膜は、ｐ型ＧａＮ層１４の直上、あるいはｐ型ＧａＮ層１４の上に金属層などを介して形成される。正極１５とｐ型ＧａＮ層１４との間に金属層を挟んだ場合には、半導体発光素子１の駆動電圧（Ｖｆ）を低減させることができるが、透過率が減少して出力を低下させてしまう。したがって、半導体発光素子１の用途などに応じて駆動電圧（Ｖｆ）と出力のバランスを取り、正極１５とｐ型ＧａＮ層１４との間に金属層などを挟むかどうか適宜判断される。ここでの金属層としては、ＮｉやＮｉ酸化物、Ｐｔ，Ｐｄ，Ｒｕ，Ｒｈ，Ｒｅ、Ｏｓなどからなるものを用いることが好ましい。
図１に示すように、ｐ型ＧａＮ層１４上には、正極１５として結晶化されたＩＺＯ膜が形成されている。ＩＺＯ膜は、ｐ型ＧａＮ層１４の直上、あるいはｐ型ＧａＮ層１４の上に金属層などを介して形成される。正極１５とｐ型ＧａＮ層１４との間に金属層を挟んだ場合には、半導体発光素子１の駆動電圧（Ｖｆ）を低減させることができるが、透過率が減少して出力を低下させてしまう。したがって、半導体発光素子１の用途などに応じて駆動電圧（Ｖｆ）と出力のバランスを取り、正極１５とｐ型ＧａＮ層１４との間に金属層などを挟むかどうか適宜判断される。ここでの金属層としては、ＮｉやＮｉ酸化物、Ｐｔ，Ｐｄ，Ｒｕ，Ｒｈ，Ｒｅ、Ｏｓなどからなるものを用いることが好ましい。
また、ＩＺＯ膜としては、比抵抗が最も低くなる組成を使用することが好ましい。例えば、ＩＺＯ膜中のＺｎＯ濃度は５〜１５質量％の範囲であると良く、１０質量％であるとさらに良い。
また、ＩＺＯ膜の膜厚は、低比抵抗で、高透過率なものとするために、３５ｎｍ〜１００００ｎｍ（１０μｍ）の範囲とすることが好ましく、１００ｎｍ〜１μｍの範囲とすることがより好ましい。さらに、生産コストの観点から、ＩＺＯ膜の膜厚は１０００ｎｍ（１μｍ）以下であることが好ましい。
また、ＩＺＯ膜の膜厚は、低比抵抗で、高透過率なものとするために、３５ｎｍ〜１００００ｎｍ（１０μｍ）の範囲とすることが好ましく、１００ｎｍ〜１μｍの範囲とすることがより好ましい。さらに、生産コストの観点から、ＩＺＯ膜の膜厚は１０００ｎｍ（１μｍ）以下であることが好ましい。
次に、ＩＺＯ膜の形成方法について例を挙げて説明する。
まず、ｐ型ＧａＮ層１４上の全域に、アモルファス状態のＩＺＯ膜を形成する。ＩＺＯ膜の成膜方法としては、アモルファス状態のＩＺＯ膜を形成することが可能な方法であれば、薄膜の成膜に使用される周知の如何なる方法を用いてもよい。例えば、スパッタ法や真空蒸着法などの方法を用いて成膜することができるが、真空蒸着法に比べて、成膜時に発生するパーティクルやダストなどが少ないスパッタ法を用いることがより好ましい。また、スパッタ法を用いる場合、Ｉｎ２Ｏ３ターゲットとＺｎＯターゲットをＲＦマグネトロンスパッタ法により公転成膜することで成膜することが可能であるが、より成膜レートを高くするためには、ＩＺＯターゲットをＤＣマグネトロンスパッタ法にて成膜すると良い。なお、ｐ型ＧａＮ層１４へのプラズマによるダメージを軽減するために、スパッタの放電出力は１０００Ｗ以下であることが好ましい。
まず、ｐ型ＧａＮ層１４上の全域に、アモルファス状態のＩＺＯ膜を形成する。ＩＺＯ膜の成膜方法としては、アモルファス状態のＩＺＯ膜を形成することが可能な方法であれば、薄膜の成膜に使用される周知の如何なる方法を用いてもよい。例えば、スパッタ法や真空蒸着法などの方法を用いて成膜することができるが、真空蒸着法に比べて、成膜時に発生するパーティクルやダストなどが少ないスパッタ法を用いることがより好ましい。また、スパッタ法を用いる場合、Ｉｎ２Ｏ３ターゲットとＺｎＯターゲットをＲＦマグネトロンスパッタ法により公転成膜することで成膜することが可能であるが、より成膜レートを高くするためには、ＩＺＯターゲットをＤＣマグネトロンスパッタ法にて成膜すると良い。なお、ｐ型ＧａＮ層１４へのプラズマによるダメージを軽減するために、スパッタの放電出力は１０００Ｗ以下であることが好ましい。
このようにして成膜されたアモルファス状態のＩＺＯ膜は、ｐ型ＧａＮ層１４上の正極１５を形成する領域である正極形成領域を除く領域が、周知のフォトリソグラフィー法およびエッチングを用いることによりパターニングされ、図２に示すように、正極形成領域にのみ形成された状態とされる。
ＩＺＯ膜のパターニングは、後述するアニール工程を行う前に行うことが望ましい。アニール工程により、アモルファス状態のＩＺＯ膜は結晶化されたＩＺＯ膜とされるため、アモルファス状態のＩＺＯ膜と比較してエッチングが難しくなる。これに対し、アニール工程前のＩＺＯ膜は、アモルファス（非晶質）状態であるため、周知のエッチング液を用いて容易に精度良くエッチングすることが可能である。また、ＩＺＯ膜のエッチングは、ドライエッチング装置を用いて行っても良い。
ＩＺＯ膜のパターニングは、後述するアニール工程を行う前に行うことが望ましい。アニール工程により、アモルファス状態のＩＺＯ膜は結晶化されたＩＺＯ膜とされるため、アモルファス状態のＩＺＯ膜と比較してエッチングが難しくなる。これに対し、アニール工程前のＩＺＯ膜は、アモルファス（非晶質）状態であるため、周知のエッチング液を用いて容易に精度良くエッチングすることが可能である。また、ＩＺＯ膜のエッチングは、ドライエッチング装置を用いて行っても良い。
本実施形態においては、ＩＺＯ膜をパターニングした後、５００℃〜９００℃のアニール処理を行なうことによって、アモルファス状態のＩＺＯ膜を結晶化されたＩＺＯ膜とする（アニール工程）。結晶化されたＩＺＯ膜とすることで、紫外領域（３５０ｎｍ〜４２０ｎｍ）の波長の光の透過率を向上させることができる。結晶化されたＩＺＯ膜とすることで、紫外領域における透過率が高くなるメカニズムは明らかではないが、結晶化されることにより、ＩＺＯ膜のバンドギャップが大きくなっていると考えられる。
また、ＩＺＯ膜のアニール処理は、Ｏ２を含まない雰囲気中で行うことが望ましく、Ｏ２を含まない雰囲気としては、Ｎ２雰囲気などの不活性ガス雰囲気や、またはＮ２などの不活性ガスとＨ２の混合ガス雰囲気を挙げることができ、Ｎ２雰囲気、またはＮ２とＨ２の混合ガス雰囲気とすることが望ましい。ＩＺＯ膜のアニール処理をＮ２雰囲気中、またはＮ２とＨ２の混合ガス雰囲気中で行うと、ＩＺＯ膜を結晶化させるとともに、ＩＺＯ膜のシート抵抗を効果的に減少させることが可能である。特に、ＩＺＯ膜のシート抵抗を低くしたい場合には、ＩＺＯ膜のアニール処理をＮ２とＨ２の混合ガス雰囲気中で行うと良い。混合ガス雰囲気中におけるＮ２とＨ２との比率は、１００：１〜１：１００が好ましい。
これに対し、例えば、Ｏ２を含む雰囲気中でアニール処理を行うと、ＩＺＯ膜のシート抵抗が増加してしまう。Ｏ２を含む雰囲気中でアニール処理を行うと、ＩＺＯ膜のシート抵抗が上昇するのは、ＩＺＯ膜中の酸素空孔が減少するためであると考えられる。ＩＺＯ膜が導電性を示すのは、酸素空孔がＩＺＯ膜中に存在することによりキャリアとなる電子を発生させているためである。したがって、Ｏ２を含む雰囲気中でのアニール処理によって、キャリア電子の発生源である酸素空孔が減少し、ＩＺＯ膜のキャリア濃度が減り、シート抵抗が高くなっていると考えられる。
また、ＩＺＯ膜のアニール処理温度は、５００℃〜９００℃とされる。５００℃未満の温度でアニール処理を行った場合、ＩＺＯ膜を十分に結晶化できない恐れが生じ、ＩＺＯ膜の紫外領域での透過率が十分に高いものとならない場合がある。また、９００℃を超える温度でアニール処理を行った場合、ＩＺＯ膜の下にある半導体層を劣化させる恐れがある。
なお、本実施形態においては、ＩＺＯ膜を結晶化させるためにアニールを用いているが、本発明の半導体発光素子においては、ＩＺＯ膜を結晶化させることができれば如何なる方法を用いてもよく、例えば、ＲＴＡアニール炉を用いる方法、レーザアニールを行う方法、電子線照射を行う方法などの方法を用いても構わない。
また、結晶化されたＩＺＯ膜からなる正極１５は、紫外領域（３５０ｎｍ〜４２０ｎｍ）に中心波長を持つ半導体発光素子の光取り出し効率を向上させることに有効であるばかりではなく、例えば、中心波長が４５０ｎｍ程度の青色領域の半導体発光素子であっても、３５０ｎｍ〜４２０ｎｍに発光領域を有していれば光取り出し効率を向上させることができる。
また、結晶化されたＩＺＯ膜からなる正極１５は、紫外領域（３５０ｎｍ〜４２０ｎｍ）に中心波長を持つ半導体発光素子の光取り出し効率を向上させることに有効であるばかりではなく、例えば、中心波長が４５０ｎｍ程度の青色領域の半導体発光素子であっても、３５０ｎｍ〜４２０ｎｍに発光領域を有していれば光取り出し効率を向上させることができる。
また、アニール処理によって結晶化されたＩＺＯ膜は、アモルファスのＩＺＯ膜に比べて、ｐ型ＧａＮ層１４や正極ボンディングパッド１６との密着性が良いため、半導体発光素子の製造過程等における剥がれによる収率低下を防ぐことができる。また、結晶化されたＩＺＯ膜は、空気中の水分との反応が少ないため、長時間の耐久試験での特性劣化も小さく、好ましい。
「負極」
負極１７は、ＩＺＯ膜のアニール処理後、図１に示すようにｐ型ＧａＮ層１４、発光層１３、およびｎ型ＧａＮ層１２の一部をエッチング除去することにより露出されたｎ型ＧａＮ層１２上に設けられる。負極１７としては、例えば、Ｔｉ／Ａｕからなるものなど各種組成および構造が周知であり、これら周知の負極を何ら制限無く用いることができる。
負極１７は、ＩＺＯ膜のアニール処理後、図１に示すようにｐ型ＧａＮ層１４、発光層１３、およびｎ型ＧａＮ層１２の一部をエッチング除去することにより露出されたｎ型ＧａＮ層１２上に設けられる。負極１７としては、例えば、Ｔｉ／Ａｕからなるものなど各種組成および構造が周知であり、これら周知の負極を何ら制限無く用いることができる。
「正極ボンディングパッド」
正極１５であるＩＺＯ膜層上の一部には、回路基板またはリードフレーム等との電気接続のための正極ボンディングパッド１６が設けられている。正極ボンディングパッド１６は、Ａｕ、Ａｌ、ＮｉおよびＣｕ等の材料を用いた各種構造が周知であり、これら周知の材料、構造のものを何ら制限無く用いることができる。また、正極ボンディングパッド１６の厚さは、１００〜１０００ｎｍの範囲内であることが好ましい。また、ボンディングパッドの特性上、厚さが大きい方が、ボンダビリティーが高くなるため、正極ボンディングパッド１６の厚さは３００ｎｍ以上とすることがより好ましい。さらに、製造コストの観点から５００ｎｍ以下とすることが好ましい。
正極１５であるＩＺＯ膜層上の一部には、回路基板またはリードフレーム等との電気接続のための正極ボンディングパッド１６が設けられている。正極ボンディングパッド１６は、Ａｕ、Ａｌ、ＮｉおよびＣｕ等の材料を用いた各種構造が周知であり、これら周知の材料、構造のものを何ら制限無く用いることができる。また、正極ボンディングパッド１６の厚さは、１００〜１０００ｎｍの範囲内であることが好ましい。また、ボンディングパッドの特性上、厚さが大きい方が、ボンダビリティーが高くなるため、正極ボンディングパッド１６の厚さは３００ｎｍ以上とすることがより好ましい。さらに、製造コストの観点から５００ｎｍ以下とすることが好ましい。
「保護層」
また、ＩＺＯ膜の酸化を防ぐために、正極ボンディングパッド１６の形成される領域を除くＩＺＯ膜上の全領域を覆うように、保護層（図示略）を成膜するとさらに良い。この保護層は、透光性に優れた材料を用いることが好ましく、ｐ型半導体層とｎ型半導体層とのリークを防ぐために、絶縁性を有する材料で形成されることが好ましい。保護層を構成する材料としては、例えば、ＳｉＯ２やＡｌ２Ｏ３等を用いることが望ましい。また、保護層の膜厚は、ＩＺＯ膜の酸化を防ぐことができ、かつ透光性に優れる膜厚であれば良く、具体的には、例えば、２０ｎｍ〜５００ｎｍの膜厚が良い。
また、ＩＺＯ膜の酸化を防ぐために、正極ボンディングパッド１６の形成される領域を除くＩＺＯ膜上の全領域を覆うように、保護層（図示略）を成膜するとさらに良い。この保護層は、透光性に優れた材料を用いることが好ましく、ｐ型半導体層とｎ型半導体層とのリークを防ぐために、絶縁性を有する材料で形成されることが好ましい。保護層を構成する材料としては、例えば、ＳｉＯ２やＡｌ２Ｏ３等を用いることが望ましい。また、保護層の膜厚は、ＩＺＯ膜の酸化を防ぐことができ、かつ透光性に優れる膜厚であれば良く、具体的には、例えば、２０ｎｍ〜５００ｎｍの膜厚が良い。
［ランプ］
以上、説明した本発明の半導体発光素子は、例えば、当業者周知の手段により、透明カバーを設けてランプを構成することができる。また、本発明の半導体発光素子と、蛍光体を有するカバーとを組み合わせることにより、白色のランプを構成することもできる。
また、本発明の半導体発光素子は、従来公知の方法を用いてなんら制限無くＬＥＤランプとして構成することができる。ランプとしては、一般用途の砲弾型、携帯のバックライト用途のサイドビュー型、表示器に用いられるトップビュー型等、何れの用途にも用いることができる。
以上、説明した本発明の半導体発光素子は、例えば、当業者周知の手段により、透明カバーを設けてランプを構成することができる。また、本発明の半導体発光素子と、蛍光体を有するカバーとを組み合わせることにより、白色のランプを構成することもできる。
また、本発明の半導体発光素子は、従来公知の方法を用いてなんら制限無くＬＥＤランプとして構成することができる。ランプとしては、一般用途の砲弾型、携帯のバックライト用途のサイドビュー型、表示器に用いられるトップビュー型等、何れの用途にも用いることができる。
図４は、本発明のランプの一例を説明するための概略構成図である。図４に示すランプ３０は、フェイスアップ型の本発明の半導体発光素子を砲弾型に実装したものである。図４に示すランプ３０では、２本のフレーム３１、３２の一方に、図１に示す半導体発光素子１が樹脂などによって接着され、正極ボンディングパッド１６及び負極１７が金等の材質からなるワイヤー３３、３４で、それぞれフレーム３１、３２に接合されている。また、図４に示すように、半導体発光素子１の周辺には、透明樹脂からなるモールド３５が形成されている。
なお、本発明は、上述した実施形態に限定されるものではない。例えば、本発明の半導体発光素子に備えられる半導体層は、上述した窒化ガリウム系化合物半導体層に限定されるものではなく、少なくとも紫外領域に発光波長を有するものであればいかなる発光素子を用いてもよい。
（実験例１）「ＩＺＯ膜のアニール処理における雰囲気」
ＩＺＯ膜のアニール処理における雰囲気と、アニール処理後のＩＺＯ膜のシート抵抗との関係を以下のようにして調べた。
すなわち、ガラス基板上にアモルファス状態のＩＺＯ膜（２５０ｎｍ）を形成し、得られたＩＺＯ膜を３００℃〜６００℃の各温度で、Ｎ２雰囲気中でアニール処理した場合と、Ｎ２中にＯ２が２５％含まれる混合ガス雰囲気中でアニール処理した場合のシート抵抗を測定した。その結果を表１に示す。
ＩＺＯ膜のアニール処理における雰囲気と、アニール処理後のＩＺＯ膜のシート抵抗との関係を以下のようにして調べた。
すなわち、ガラス基板上にアモルファス状態のＩＺＯ膜（２５０ｎｍ）を形成し、得られたＩＺＯ膜を３００℃〜６００℃の各温度で、Ｎ２雰囲気中でアニール処理した場合と、Ｎ２中にＯ２が２５％含まれる混合ガス雰囲気中でアニール処理した場合のシート抵抗を測定した。その結果を表１に示す。
表１より、Ｎ２中にＯ２を含む混合ガス雰囲気中でアニール処理した場合には、アニール温度が高くなるほどシート抵抗が高くなることがわかる。これに対し、Ｏ２を含まないＮ２雰囲気中でアニール処理した場合、アニール温度が高くなるほどシート抵抗が減少することがわかる。なお、アニール処理前のアモルファス状態の厚さ２５０ｎｍのＩＺＯ膜のシート抵抗は１５Ω／ｓｑであった。
（実験例２）「ＩＺＯ膜のアニール処理温度」
ＩＺＯ膜のアニール処理温度と、ＩＺＯ膜の結晶化との関係を以下のようにして調べた。
すなわち、ガラス基板上にアモルファス状態のＩＺＯ膜（２５０ｎｍ）を形成し、得られたアニール処理なしのＩＺＯ膜をＸ線回析（ＸＲＤ）法で測定した。また、ガラス基板上に形成したアモルファス状態のＩＺＯ膜を３００℃〜８００℃の各温度で、Ｎ２雰囲気中で１分間アニール処理し、アニール処理後のＩＺＯ膜をＸ線回析（ＸＲＤ）法で測定した。その結果を図５に示す。
ＩＺＯ膜のアニール処理温度と、ＩＺＯ膜の結晶化との関係を以下のようにして調べた。
すなわち、ガラス基板上にアモルファス状態のＩＺＯ膜（２５０ｎｍ）を形成し、得られたアニール処理なしのＩＺＯ膜をＸ線回析（ＸＲＤ）法で測定した。また、ガラス基板上に形成したアモルファス状態のＩＺＯ膜を３００℃〜８００℃の各温度で、Ｎ２雰囲気中で１分間アニール処理し、アニール処理後のＩＺＯ膜をＸ線回析（ＸＲＤ）法で測定した。その結果を図５に示す。
図５は、ＩＺＯ膜のＸ線回析（ＸＲＤ）結果を示したグラフであり、横軸は回析角（２θ（°））を示し、縦軸は解析強度（ｓ）を示している。
図５に示すように、６００℃以上のアニール処理温度でＩＺＯ膜をアニール処理した場合には、Ｉｎ２Ｏ３からなるＸ線のピークが主に検出されており、結晶化していることがわかる。また、４００℃以下のアニール処理温度でＩＺＯ膜をアニール処理した場合には、結晶化していないことがわかる。
図５に示すように、６００℃以上のアニール処理温度でＩＺＯ膜をアニール処理した場合には、Ｉｎ２Ｏ３からなるＸ線のピークが主に検出されており、結晶化していることがわかる。また、４００℃以下のアニール処理温度でＩＺＯ膜をアニール処理した場合には、結晶化していないことがわかる。
（実験例３）「ＩＺＯ膜の透過率」
ＩＺＯ膜のアニール処理温度と、アニール処理後のＩＺＯ膜の透過率との関係を以下のようにして調べた。
すなわち、実験例２で得られたアニール処理なしのＩＺＯ膜および、３００℃、６００℃でアニール処理した後のＩＺＯ膜の透過率を測定した。その結果を図６に示す。
なお、ＩＺＯ膜の透過率測定には、島津製作所社製の紫外可視分光光度計ＵＶ−２４５０を用いた。また、透過率の値は、ガラス基板のみの透過率を測定して得られた光透過ブランク値を差し引いて算出した。
ＩＺＯ膜のアニール処理温度と、アニール処理後のＩＺＯ膜の透過率との関係を以下のようにして調べた。
すなわち、実験例２で得られたアニール処理なしのＩＺＯ膜および、３００℃、６００℃でアニール処理した後のＩＺＯ膜の透過率を測定した。その結果を図６に示す。
なお、ＩＺＯ膜の透過率測定には、島津製作所社製の紫外可視分光光度計ＵＶ−２４５０を用いた。また、透過率の値は、ガラス基板のみの透過率を測定して得られた光透過ブランク値を差し引いて算出した。
図６は、ＩＺＯ膜の透過率を示したグラフであり、横軸は波長（ｎｍ）を示し、縦軸は透過率（％）を示している。
図６より、６００℃のアニール処理温度でＩＺＯ膜をアニール処理した場合には、アニール処理なしのＩＺＯ膜に比べて紫外領域（３５０ｎｍ〜４２０ｎｍ）における透過率が２０〜３０％高くなっていることがわかる。
図６より、６００℃のアニール処理温度でＩＺＯ膜をアニール処理した場合には、アニール処理なしのＩＺＯ膜に比べて紫外領域（３５０ｎｍ〜４２０ｎｍ）における透過率が２０〜３０％高くなっていることがわかる。
［実施例１］（窒化ガリウム系化合物半導体層の製造）
図３に示す窒化ガリウム系化合物半導体層２０を以下に示すようにして製造した。すなわち、サファイアのｃ面（（０００１）結晶面）からなる基板２１上に、ＡｌＮからなるバッファ層（図示せず）を介して、アンドープＧａＮ下地層（層厚＝２μｍ）２２、Ｓｉドープｎ型ＧａＮコンタクト層（層厚＝２μｍ、キャリア濃度＝１×１０１９ｃｍ−３）２３、Ｓｉドープｎ型Ａｌ０．０７Ｇａ０．９３Ｎクラッド層（層厚＝１２．５ｎｍ、キャリア濃度＝１×１０１８ｃｍ−３）２４、６層のＳｉドープＧａＮ障壁層（層厚＝１４．０ｎｍ、キャリア濃度＝１×１０１８ｃｍ−３）と５層のアンドープＩｎ０．２０Ｇａ０．８０Ｎの井戸層（層厚＝２．５ｎｍ）とからなる多重量子構造の発光層２５、Ｍｇドープｐ型Ａｌ０．０７Ｇａ０．９３Ｎクラッド層（層厚１０ｎｍ）２６、及びＭｇドープｐ型ＧａＮコンタクト層（層厚＝１００ｎｍ）２７を順次積層した。なお、上記窒化ガリウム系化合物半導体層２０の積層構造体の各構成層２２〜２７は、減圧ＭＯＣＶＤ手段で成長させた。
図３に示す窒化ガリウム系化合物半導体層２０を以下に示すようにして製造した。すなわち、サファイアのｃ面（（０００１）結晶面）からなる基板２１上に、ＡｌＮからなるバッファ層（図示せず）を介して、アンドープＧａＮ下地層（層厚＝２μｍ）２２、Ｓｉドープｎ型ＧａＮコンタクト層（層厚＝２μｍ、キャリア濃度＝１×１０１９ｃｍ−３）２３、Ｓｉドープｎ型Ａｌ０．０７Ｇａ０．９３Ｎクラッド層（層厚＝１２．５ｎｍ、キャリア濃度＝１×１０１８ｃｍ−３）２４、６層のＳｉドープＧａＮ障壁層（層厚＝１４．０ｎｍ、キャリア濃度＝１×１０１８ｃｍ−３）と５層のアンドープＩｎ０．２０Ｇａ０．８０Ｎの井戸層（層厚＝２．５ｎｍ）とからなる多重量子構造の発光層２５、Ｍｇドープｐ型Ａｌ０．０７Ｇａ０．９３Ｎクラッド層（層厚１０ｎｍ）２６、及びＭｇドープｐ型ＧａＮコンタクト層（層厚＝１００ｎｍ）２７を順次積層した。なお、上記窒化ガリウム系化合物半導体層２０の積層構造体の各構成層２２〜２７は、減圧ＭＯＣＶＤ手段で成長させた。
（半導体発光素子の製造）
次に、得られた図３に示す窒化ガリウム系化合物半導体層２０を用いて、窒化ガリウム系化合物半導体発光素子を作製した。まず、ＨＦ及びＨＣｌを用いて、窒化ガリウム系化合物半導体層２０のｐ型ＧａＮコンタクト層２７の表面を洗浄し、該ｐ型ＧａＮコンタクト層２７上に、ＤＣマグネトロンスパッタにより膜厚２２０ｎｍのＩＺＯ膜を成膜した。
ＩＺＯ膜のスパッタには、ＺｎＯ濃度が１０質量％のＩＺＯターゲットを使用した。また、ＩＺＯ成膜は、７０ｓｃｃｍのＡｒガスを導入し、圧力約０．３Ｐａで行なった。
次に、得られた図３に示す窒化ガリウム系化合物半導体層２０を用いて、窒化ガリウム系化合物半導体発光素子を作製した。まず、ＨＦ及びＨＣｌを用いて、窒化ガリウム系化合物半導体層２０のｐ型ＧａＮコンタクト層２７の表面を洗浄し、該ｐ型ＧａＮコンタクト層２７上に、ＤＣマグネトロンスパッタにより膜厚２２０ｎｍのＩＺＯ膜を成膜した。
ＩＺＯ膜のスパッタには、ＺｎＯ濃度が１０質量％のＩＺＯターゲットを使用した。また、ＩＺＯ成膜は、７０ｓｃｃｍのＡｒガスを導入し、圧力約０．３Ｐａで行なった。
上述の方法で形成されたＩＺＯ膜は、４００ｎｍ付近の波長領域でおよそ６０％の透過率を有しており、シート抵抗は１７Ω／ｓｑであった。また、上述の方法で形成された成膜直後のＩＺＯ膜は、Ｘ線回析（ＸＲＤ）法で測定することによりアモルファスであることが確認された。
その後、アモルファス状態のＩＺＯ膜を、フォトリソグラフィー法およびウェットエッチングを用いることによりパターニングし、ｐ型ＧａＮコンタクト層２７上の正極形成領域にのみＩＺＯ膜が成膜された状態とした。アモルファスのＩＺＯ膜のエッチングは、およそ４０ｎｍ／ｍｉｎのエッチングレートで行った。
ＩＺＯ膜をパターニングした後、ＲＴＡアニール炉を用いて、Ｎ２ガス雰囲気中、６００℃、１ｍｉｎのアニール処理を行った。
ＩＺＯ膜をパターニングした後、ＲＴＡアニール炉を用いて、Ｎ２ガス雰囲気中、６００℃、１ｍｉｎのアニール処理を行った。
アニール処理後のＩＺＯ膜は、４００ｎｍ付近の波長領域において高い透光性を有しており、４００ｎｍの波長領域における透過率は９０％以上であった。また、ＩＺＯ膜のシート抵抗は１４Ω／ｓｑであった。また、アニール処理後のＸＲＤの測定では、Ｉｎ２Ｏ３からなるＸ線のピークが主に検出されており、ＩＺＯ膜が結晶化していることが確認された。
次に、ｎ型電極を形成する領域にドライエッチングを施し、その領域に限り、Ｓｉドープｎ型ＧａＮコンタクト層２３の表面を露出させた。その後、真空蒸着法により、ＩＺＯ膜層（正極）上の一部、及びＳｉドープｎ型ＧａＮコンタクト層２３上に、Ｃｒからなる第１の層（層厚＝４０ｎｍ）、Ｔｉからなる第２の層（層厚＝１００ｎｍ）、Ａｕからなる第３の層（層厚＝４００ｎｍ）を順に積層し、それぞれ正極ボンディングパッド及び負極を形成した。正極ボンディングパッド及び負極を形成した後、サファイアからなる基板１１の裏面をダイヤモンド微粒などの砥粒を使用して研磨し、最終的に鏡面に仕上げた。
その後、積層構造体を裁断し、３５０μｍ角の正方形の個別のチップへと分離し、半導体発光素子を得た。
その後、積層構造体を裁断し、３５０μｍ角の正方形の個別のチップへと分離し、半導体発光素子を得た。
（駆動電圧（Ｖｆ）および発光出力（Ｐｏ）の測定）
このようにして得られた半導体発光素子（チップ）を、リードフレーム上に載置し、金（Ａｕ）線でリードフレームと結線した。そして、プローブ針による通電により、半導体発光素子の電流印加値２０ｍＡにおける順方向電圧（駆動電圧：Ｖｆ）を測定した。また、一般的な積分球で発光出力（Ｐｏ）及び発光波長を測定した。
発光面の発光分布は、正極の全面で発光していることが確認できた。また、半導体発光素子は、４００ｎｍ付近の波長領域に発光波長を有しており、Ｖｆは３．３Ｖ、Ｐｏは１５ｍＷであった。
このようにして得られた半導体発光素子（チップ）を、リードフレーム上に載置し、金（Ａｕ）線でリードフレームと結線した。そして、プローブ針による通電により、半導体発光素子の電流印加値２０ｍＡにおける順方向電圧（駆動電圧：Ｖｆ）を測定した。また、一般的な積分球で発光出力（Ｐｏ）及び発光波長を測定した。
発光面の発光分布は、正極の全面で発光していることが確認できた。また、半導体発光素子は、４００ｎｍ付近の波長領域に発光波長を有しており、Ｖｆは３．３Ｖ、Ｐｏは１５ｍＷであった。
［実施例２］
アニール処理のガスにＮ２とＨ２との混合ガスを使用したことを除き、実施例1と同様に半導体発光素子を作製した。なお、アニール直後のＩＺＯ膜は、４００ｎｍ付近の波長領域における透過率が９０％以上、シート抵抗が１１Ω／ｓｑであった。また、得られた半導体発光素子は、４００ｎｍ付近の波長領域に発光波長を有しており、Ｖｆは３．２５Ｖ、Ｐｏは１５ｍＷであった。
アニール処理のガスにＮ２とＨ２との混合ガスを使用したことを除き、実施例1と同様に半導体発光素子を作製した。なお、アニール直後のＩＺＯ膜は、４００ｎｍ付近の波長領域における透過率が９０％以上、シート抵抗が１１Ω／ｓｑであった。また、得られた半導体発光素子は、４００ｎｍ付近の波長領域に発光波長を有しており、Ｖｆは３．２５Ｖ、Ｐｏは１５ｍＷであった。
［比較例１］
アニール処理の温度を３００℃で行ったことを除き、実施例１と同様に半導体発光素子を作製した。なお、アニール処理後のＩＺＯ膜は、４００ｎｍ付近の波長領域における透過率がおよそ７０％、シート抵抗が１６Ω／ｓｑであった。また、得られた半導体発光素子は、４００ｎｍ付近の波長領域に発光波長を有しており、Ｖｆは３．３Ｖ、Ｐｏは１２ｍＷであった。
アニール処理の温度を３００℃で行ったことを除き、実施例１と同様に半導体発光素子を作製した。なお、アニール処理後のＩＺＯ膜は、４００ｎｍ付近の波長領域における透過率がおよそ７０％、シート抵抗が１６Ω／ｓｑであった。また、得られた半導体発光素子は、４００ｎｍ付近の波長領域に発光波長を有しており、Ｖｆは３．３Ｖ、Ｐｏは１２ｍＷであった。
［比較例２］
実施例１と同様に窒化ガリウム系化合物半導体層２０のｐ型ＧａＮコンタクト層２７上に、２５０ｎｍのＩＴＯ膜をスパッタリング法にて形成した。その後、アモルファス状態のＩＺＯ膜を、ＦｅＣｌ３とＨＣｌの混合液を用いてウェットエッチングし、ｐ型ＧａＮコンタクト層２７上の正極形成領域にのみＩＺＯ膜が成膜された状態とした。ＩＺＯ膜をパターニングした後、Ｏ２を２５％含むＮ２ガス雰囲気で６００℃、１ｍｉｎのアニール処理と、Ｎ２雰囲気で５００℃、１ｍｉｎのアニール処理の２つのアニール処理を行った。なお、２つのアニール処理後のＩＴＯ膜は、４００ｎｍ付近の波長領域における透過率がおよそ８０％、シート抵抗が１５Ω／ｓｑであった。
また、２つのアニール処理後、実施例１同様に半導体発光素子を作製した。得られた半導体発光素子は、４００ｎｍ付近の波長領域に発光波長を有しており、Ｖｆは３．３Ｖ、Ｐｏは１３ｍＷであった。
実施例１と同様に窒化ガリウム系化合物半導体層２０のｐ型ＧａＮコンタクト層２７上に、２５０ｎｍのＩＴＯ膜をスパッタリング法にて形成した。その後、アモルファス状態のＩＺＯ膜を、ＦｅＣｌ３とＨＣｌの混合液を用いてウェットエッチングし、ｐ型ＧａＮコンタクト層２７上の正極形成領域にのみＩＺＯ膜が成膜された状態とした。ＩＺＯ膜をパターニングした後、Ｏ２を２５％含むＮ２ガス雰囲気で６００℃、１ｍｉｎのアニール処理と、Ｎ２雰囲気で５００℃、１ｍｉｎのアニール処理の２つのアニール処理を行った。なお、２つのアニール処理後のＩＴＯ膜は、４００ｎｍ付近の波長領域における透過率がおよそ８０％、シート抵抗が１５Ω／ｓｑであった。
また、２つのアニール処理後、実施例１同様に半導体発光素子を作製した。得られた半導体発光素子は、４００ｎｍ付近の波長領域に発光波長を有しており、Ｖｆは３．３Ｖ、Ｐｏは１３ｍＷであった。
実施例および実施例２、比較例１および比較例２の結果より、実施例および実施例２の半導体発光素子では、比較例１および比較例２の半導体発光素子と比較して、正極を構成するアニール処理後のＩＺＯ膜の透過率が高く、シート抵抗が低いことが明らかとなった。
また、実施例および実施例２の半導体発光素子では、比較例１および比較例２の半導体発光素子と比較して、紫外領域の光の発光出力（Ｐｏ）に優れていることが明らかとなった。
また、実施例および実施例２の半導体発光素子では、比較例１および比較例２の半導体発光素子と比較して、紫外領域の光の発光出力（Ｐｏ）に優れていることが明らかとなった。
１…半導体発光素子、１１、２１…基板、１２…ｎ型ＧａＮ層（ｎ型半導体層）、１３…発光層、１４…ｐ型ＧａＮ層（ｐ型半導体層）、１５…正極（透光性電極）、１６…正極ボンディングパッド、１７…負極、２０…窒化ガリウム系化合物半導体層、２２…ＧａＮ下地層（ｎ型半導体層）、２３…ｎ型ＧａＮコンタクト層（ｎ型半導体層）、２４…ｎ型ＡｌＧａＮクラッド層（ｎ型半導体層）、２５…発光層、２６…ｐ型ＡｌＧａＮクラッド層（ｐ型半導体層）、２７…ｐ型ＧａＮコンタクト層（ｐ型半導体層）、３０…ランプ。
Claims (5)
- ｐ型窒化ガリウム系化合物半導体層と、前記ｐ型窒化ガリウム系化合物半導体層上に設けられたＩＺＯ膜を含む透光性電極とを備える半導体発光素子の製造方法であって、
前記ｐ型窒化ガリウム系化合物半導体層上にアモルファス状態のＩＺＯ膜を形成する工程と、
５００℃〜９００℃のアニール処理を行なうことによって、前記アモルファス状態のＩＺＯ膜をＸ線回析によりＩｎ２Ｏ３からなるピークの検出されるＩＺＯ膜とするアニール工程とを備えることを特徴とする半導体発光素子の製造方法。 - 前記アニール工程を行なう前に、前記アモルファス状態のＩＺＯ膜をフォトリソグラフィー法およびウェットエッチングを用いることによりパターニングする工程を備えることを特徴とする請求項１に記載の半導体発光素子の製造方法。
- 前記アニール処理は、Ｏ２を含まない雰囲気中で行なうことを特徴とする請求項１または請求項２に記載の半導体発光素子の製造方法。
- 前記アニール処理は、Ｎ２雰囲気中、またはＮ２とＨ２の混合ガス雰囲気中で行なうことを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体発光素子の製造方法。
- 前記ＩＺＯ膜中のＺｎＯ濃度が５〜１５質量％の範囲であることを特徴とする請求項１〜請求項４のいずれか１項に記載の半導体発光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP4252622B1 true JP4252622B1 (ja) | 2009-04-08 |
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|---|---|
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