JP4250229B2

JP4250229B2 - Image processing device

Info

Publication number: JP4250229B2
Application number: JP25823398A
Authority: JP
Inventors: 寛朗遠藤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-09-11
Filing date: 1998-09-11
Publication date: 2009-04-08
Anticipated expiration: 2018-09-11
Also published as: JP2000092453A

Description

【０００１】
【発明の属する技術分野】
本発明は画像処理装置に関し、特には、画像信号の補間に関するものである。
【０００２】
【従来の技術】
従来より、静止画像を得る技術として以下に説明するような様々な方法が提案されている。
【０００３】
まず、１フレーム分の画像信号をメモリに書き込み、この１フレームの画像信号をそのまま読み出して静止画像を得る方法が考えられる。しかし、この方法では１フレーム分のメモリが必要となり、また、１フレームを構成する２つのフィールド間に動きがあった場合に画像がぶれてしまう。
【０００４】
これに対し、１フィールド分の画像信号をメモリに書き込み、一方のフィールドについてはメモリに記憶された画像信号をそのまま用い、他方のフィールドについては上のラインもしくは下のラインの画像信号をそのまま用いて補間することで１フレームの静止画像を得る方法が知られている。
【０００５】
この方法によれば、メモリの容量が１フィールド分で済み、また、フィールド間の動きによる画像のぶれは発生しない。しかし、見かけ上は１フレームの画像となるが、実際には連続する２ラインが同じ画像信号となるため、フレームメモリを使った前述の方法に比べ、垂直方向の解像度が低くなってしまう。
【０００６】
このようなことから、１フレーム分の画像信号をメモリに書き込み、例えば、第１フィールドについては画像信号をそのまま出力し、第２フィールドについては当該画素と上下ラインの間の動きを検出してこの動きに応じて第２フィールドの画像信号そのものかあるいは合成画像信号を切り換えて出力する方法が考えられている。
【０００７】
即ち、動きがない場合には第２フィールドの画像信号をそのままメモリから読み出して出力し、動きがある場合には上下に近接する画素の第１フィールドの画像信号により第２フィールドの画像信号を補間して出力するというものである。
【０００８】
この方法によれば、垂直解像度の低下とフィールド間の動きによる画像のぶれを防止することができる。
【０００９】
【発明が解決しようとする課題】
しかし、前述のように動きに応じて第２フィールドの画像と補間画像を切り換えて出力する場合、動き検出のために上下に連続する３画素の画像信号が必要となる。
【００１０】
そのためには通常の３倍の速度でアクセス可能なメモリが必要になるが、高速なメモリは高価である。
【００１１】
また、このような高速なメモリを使わずに動きを検出することも可能であるが、そのためには少なくとも２ライン分のメモリが必要となり、回路規模が大きくなってしまう。
【００１２】
本発明は前述の如き問題を解決することを目的とする。
【００１３】
本発明の更に他の目的は、回路規模を大型化することなく高精細な補間画像を得る処にある。
【００１４】
【課題を解決するための手段】
この様な目的下において、本発明においては、互いにインタレースした第１のフィールドと第２のフィールドで１フレームが構成され、垂直方向ｍ画素×水平方向ｎ画素（ｍ、ｎはそれぞれ２以上の整数）から構成されるブロックを単位として符号化された画像信号を入力する入力手段と、前記入力手段により入力された画像信号を復号して前記ブロック単位に出力する復号手段と、前記復号手段より出力された画像信号をｎ画素に対応した期間遅延させるメモリと、前記復号手段から出力された画像信号と前記メモリにより遅延された画像信号とに基づいて、前記ブロックにおける第１のフィールドの画像信号と第２のフィールドの画像信号の間の動きを検出する動き検出手段と、前記復号手段から出力された画像信号と前記メモリにより遅延された画像信号とを、前記動き検出手段の検出結果に従って演算することにより、前記ブロックにおける第１のフィールドの画像信号と第２のフィールドの画像信号とが合成された補間画像信号を生成し、前記ブロックにおける第１のフィールドの画像信号として前記復号手段から出力された第１のフィールドの画像信号を出力し、前記ブロックにおける第２のフィールドの画像信号として前記補間画像信号を出力する補間手段とを備える。
【００１５】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態について詳細に説明する。
【００１６】
図１は本発明が適用されるＶＴＲの再生系の構成を示すブロック図である。
【００１７】
本形態のＶＴＲでは、記録時にＤＣＴ、可変長符号化等周知のブロック符号化を用いて情報量が圧縮された画像信号を再生するものである。
【００１８】
図において、再生回路１０３はテープ１０１より前記の通り圧縮符号化された画像信号を再生し、記録時に付加された誤り訂正符号を用いた誤り訂正処理等周知の処理を施して可変長符号復号回路１０５に出力する。
【００１９】
可変長符号復号回路１０５は再生回路１０３からの画像信号に対して記録時に対応した可変長符号の復号処理を施し、逆量子化回路１０７に出力する。逆量子化回路１０７は記録時に応じた量子化係数に従って再生信号を逆量子化し、逆ＤＣＴ回路１０９に出力する。本形態における画像信号は、記録時に１フレームの縦８画素×横８画素毎にＤＣＴ処理されており、逆ＤＣＴ回路１０９は逆量子化回路１０７から出力された画像信号に対して逆ＤＣＴ処理を施し、ＤＣＴ係数から通常の画像データに変換する。
【００２０】
逆ＤＣＴ回路１０９からブロック単位で出力された画像信号は後述の静止画像処理回路１１１を介してメモリ１１３に書き込まれる。そして、メモリ１１３からラスタスキャンの順に読み出され、出力回路１１５により外部モニタ等に出力される。
【００２１】
さて、このような構成において、操作部１１９により静止画再生の指示があったときの動作について説明する。
【００２２】
制御回路１１７は操作部１１９より静止画再生の指示があると、再生回路１０３に対してテープ１０１の搬送を一時停止する旨の制御信号を出力すると共に静止画像処理回路１１１に対して静止画像の処理を行う旨の制御信号を出力する。
【００２３】
図２は静止画像処理回路１１１の構成を示す図である。
【００２４】
逆ＤＣＴ回路１０９により逆ＤＣＴ処理が施された画像信号は図３に示したような順番でブロック単位に出力され、８画素メモリ２０１、動き量検出回路２０７及び補間信号生成回路２０５に出力される。８画素メモリ２０１は入力された画像信号を８画素に対応する期間遅延して補間信号生成回路２０５、動き量検出回路２０７及び８画素メモリ２０３に出力する。８画素メモリ２０３は８画素メモリ２０１からの画像信号を更に８画素に対応する期間遅延して補間信号生成回路２０５及び動き量検出回路２０７に出力する。
【００２５】
このように、１ブロック内で垂直方向に連続する３画素の画像信号が補間信号生成回路２０５及び動き量メモリ２０９に出力される。動き量検出回路２０７は、図４に示したように、連続する３画素の画像信号のうち、中央の画素Ｃの画像信号の値と、その上下の画素Ａ，Ｂの画像信号の値の平均値ＡＶＥとの差βを求め、このβを動き量として補間信号生成回路２０５及び動き量メモリ２０９に出力する。また、動き量検出回路２０７はそのときの画素ＡとＢとの差ＴＨも補間信号生成回路２０５に出力する。
【００２６】
ここで、各ブロックの画像信号は図３に示したように１ｏ，２ｏ，３ｏ，４ｏで示した奇数ラインの画像信号と１ｅ，２ｅ，３ｅ，４ｅで示した偶数ラインの画像信号とから構成されている。本形態においては、奇数フィールドの画像信号についてはそのままメモリ１１３に出力し、偶数フィールドの画像信号については動き量検出回路２０７の出力に基づいて補間信号生成回路２０５により補間信号を生成してメモリ１１３に出力する。
【００２７】
補間信号生成回路２０５は、動き量検出回路２０７より出力された動き量βと、画素ＡとＢの画像信号の値の差ＴＨとに基づき、以下の式に従って画素Ｃの画像信号と画素ＡとＢの平均値ＡＶＥとを合成し、補間信号を生成する。
【００２８】
補間信号ｃ＝（１−α）Ｃ＋αＡＶＥ
【００２９】
ここで、αは画素ＣとＡＶＥとの合成の割合を決定するための係数である。具体的には、補間画像生成回路２０５は図５に示したようにβの値が０〜ＴＨと変化する間でαの値を１．０〜０．０の間で変化させる。
【００３０】
このときの画素ＣとＡＶＥとの合成の様子を図６に示す。
【００３１】
図６に示したように、動き量βが０のときには、補間画像信号として画素Ｃの画像信号をそのまま出力し、動き量βが大きくなる程ＡＶＥの割合を増やし、βがＴＨ以上となった場合にはＡＶＥをそのまま出力する。
【００３２】
なお、補間画素がブロックの上下端部、例えば図３におけるライン４ｅであり、上下に連続する３画素が全て得られない場合には、前ライン、即ちライン３ｏの画像信号動き量を動き量メモリ２０９より読み出し、補間信号生成回路２０５はこの１フレーム前の動き量βを使って補間画像信号を生成する。
【００３３】
同様に、ブロック端部であるために補間画像信号の生成に用いる同一ブロック内の３画素の画像信号を得ることができない場合、即ち、図３においてライン４ｅの画素については、８画素メモリ２０１あるいは２０３に記憶されている、例えば補間する画素の１ライン上、即ちライン４ｏの画素を用いて補間画像を生成する。
【００３４】
つまり、ライン４ｅの画像信号を補間するときには、動きに応じてライン４ｅの画素とライン４ｏの画素との合成比率を変化させて補間画像信号を得る。
【００３５】
このように、本形態においては、動きに応じて画像信号を補間することにより静止画像を得る場合に、逆ＤＣＴ回路からブロック単位で出力された状態で補間処理を施しているので、動き検出のために２つの８画素分のメモリを設けるだけでよく、ラインメモリが不要となる。
【００３６】
従って、回路規模を大型化することなく、高精細な静止画像（補間画像）を得ることができる。
【００３７】
なお、本形態では図５に示したようにαの値を連続的に変化させて補間画像を生成したが、回路の簡略化のためにαを階段状に変化させ、図７に示す様に補間画像信号を生成するようにしてもよい。
【００３８】
また、本形態では、ブロックの大きさを８画素×８画素としたが、これ以外のサイズでも構わない。例えば、ブロックの大きさを垂直ｍ画素×水平ｎ画素とすると、図３の如く各ブロックの画像信号を出力する場合にはｎ画素分のメモリを２つ用意することで、同様に補間画像を生成することが可能となる。
【００３９】
また、前述の形態では、画素Ｃと画素ＡとＢとの平均値ＡＶＥとに基づいて動きを検出したが、これに限らず、例えば画素Ｃと画素Ａとの差分に基づいて動きを検出してもよく、また、画素Ｃと画素Ｂとの差分に基づいて動きを検出してもよい。この場合には８画素ラインメモリは１つだけ設ければよく、図２のものに比べて一層回路規模を縮小することができる。
【００４０】
次に、本願の他の実施形態について説明する。
【００４１】
図８は本発明が適用されるＶＴＲの記録系の構成を示すブロック図である。なお、図１と同様の構成については同一番号を付して説明する。
【００４２】
図において、撮像回路３０１は被写体像を撮像し、画像信号に変換してメモリ３０３に書き込む。静止画像処理回路１１１はメモリ３０３に書き込まれた画像信号を図３に示した順に８画素×８画素のブロック単位で読み出し、ＤＣＴ回路３０５に出力する。
【００４３】
ＤＣＴ回路３０５はブロック単位で読み出された画像信号に対してＤＣＴ処理を施し、ＤＣＴ係数に変換して量子化回路３０７に出力する。ＤＣＴ回路３０５より出力された画像信号は、量子化回路３０７において、所定数のブロック毎に一定の符号量になるように決定された量子化係数で量子化され、更に可変長符号化回路３０９において符号化され、記録回路３１１に出力される。記録回路３１１は可変長符号化回路３０９により符号化された画像信号に対して同期信号の不可、誤り訂正符号化、デジタル変調等の処理を施し、テープ１０１に記録する。
【００４４】
さて、このような図７の構成において、操作部１１９により静止画記録の指示があった場合、制御回路１１７はメモリ３０３に対して画像信号の書き込みを禁止するよう制御信号を出力すると共に、静止画像処理回路１１１に対してその旨を示す制御信号を出力する。
【００４５】
静止画像処理回路１１１は図２に示したものと同様の構成であり、図１の実施形対と同様にメモリ３０３からブロック単位で出力される画像信号の動きを検出し、この動きに基づいて補間画像信号を生成する。
【００４６】
静止画像生成回路１１１により生成された静止画像信号は、通常の記録時と同様にブロック単位にＤＣＴ回路３０５に出力され、圧縮符号化された後、記録される。
【００４７】
このように、本形態においても、動きに応じて画像信号を補間することにより静止画像を得る場合に、逆ＤＣＴ回路からブロック単位で出力された状態で補間処理を施しているので、動き検出のために２つの８画素分のメモリを設けるだけでよく、ラインメモリが不要となる。
【００４８】
特に、撮像素子として、インタレース読み出し式のＣＣＤを使った場合に、従来の方式に比べて顕著な効果を得ることができる。
【００４９】
なお、前述の実施形態では、本発明をＶＴＲに対して適用した場合について説明したが、これに限らず、ブロック単位で処理された画像信号を補間する場合に本発明を適用可能であり、同様の効果を有する。
【００５０】
また、図２に示した動き量検出回路２０７による動き検出処理、及び、補間信号生成回路２０５による補間信号の生成処理はマイクロコンピュータを用いたソフトウェア処理により実行可能であり、この場合にも前述の実施形態と同様の効果を有する。
【００５１】
また、このときプログラムの各ステップを記憶したコンピュータ読み取り可能な記憶媒体も当然本発明の構成となる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、一方のフィールド画像信号を用いて他方のフィールド画像信号を補間する際、回路規模を大型化することなく高精細な補間画像を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明が適用されるＶＴＲの再生系の構成を示す図である。
【図２】図１の静止画像処理回路の構成を示す図である。
【図３】図２の回路にて扱う画像信号の様子を示す図である。
【図４】図２の回路の動き検出動作を説明するための図である。
【図５】図２の回路の動作を説明するための図である。
【図６】図２の回路の動作を説明するための図である。
【図７】図２の回路の動作を説明するための図である。
【図８】本発明が適用されるＶＴＲの記録系の構成を示す図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image processing apparatus, and more particularly to interpolation of an image signal.
[0002]
[Prior art]
Conventionally, various methods as described below have been proposed as techniques for obtaining a still image.
[0003]
First, a method of obtaining a still image by writing an image signal for one frame in a memory and reading the image signal for one frame as it is can be considered. However, this method requires a memory for one frame, and an image is blurred when there is a motion between two fields constituting one frame.
[0004]
On the other hand, the image signal for one field is written in the memory, the image signal stored in the memory is used as it is for one field, and the image signal of the upper line or the lower line is used as it is for the other field. A method for obtaining a still image of one frame by interpolation is known.
[0005]
According to this method, the capacity of the memory is only one field, and image blur due to movement between fields does not occur. However, although it looks like an image of one frame, in reality, since two consecutive lines are the same image signal, the resolution in the vertical direction is lower than that in the above method using the frame memory.
[0006]
For this reason, the image signal for one frame is written in the memory, for example, the image signal is output as it is for the first field, and the movement between the pixel and the upper and lower lines is detected for the second field. A method of switching and outputting the image signal itself of the second field or the synthesized image signal according to the movement is considered.
[0007]
That is, when there is no motion, the image signal of the second field is read out from the memory as it is and output, and when there is motion, the image signal of the second field is interpolated by the image signal of the first field of pixels that are close to each other vertically Output.
[0008]
According to this method, it is possible to prevent a reduction in vertical resolution and image blur due to movement between fields.
[0009]
[Problems to be solved by the invention]
However, as described above, when the second field image and the interpolated image are switched and output according to the motion, an image signal of three pixels continuous in the vertical direction is required for motion detection.
[0010]
For this purpose, a memory accessible at three times the normal speed is required, but a high-speed memory is expensive.
[0011]
Although it is possible to detect motion without using such a high-speed memory, this requires a memory for at least two lines, which increases the circuit scale.
[0012]
The object of the present invention is to solve the above-mentioned problems.
[0013]
Still another object of the present invention is to obtain a high-definition interpolated image without increasing the circuit scale.
[0014]
[Means for Solving the Problems]
Under such a purpose, in the present invention, one frame is composed of a first field and a second field interlaced with each other, and m pixels in the vertical direction × n pixels in the horizontal direction (m and n are each 2 or more). Input means for inputting an image signal encoded in units of blocks composed of integers), decoding means for decoding the image signals input by the input means and outputting them in units of blocks, and the decoding means Based on the memory for delaying the output image signal for a period corresponding to n pixels, the image signal output from the decoding means, and the image signal delayed by the memory, the image signal of the first field in the block And a motion detection means for detecting a motion between the image signal of the second field, an image signal output from the decoding means, and the memory By calculating the extended image signal according to the detection result of the motion detection means, an interpolated image signal in which the image signal of the first field and the image signal of the second field in the block are synthesized is generated. Interpolating means for outputting the first field image signal output from the decoding means as the first field image signal in the block and outputting the interpolated image signal as the second field image signal in the block With.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0016]
FIG. 1 is a block diagram showing the configuration of a VTR playback system to which the present invention is applied.
[0017]
The VTR according to the present embodiment reproduces an image signal whose information amount is compressed using well-known block coding such as DCT and variable length coding at the time of recording.
[0018]
In the figure, a reproduction circuit 103 reproduces an image signal compressed and encoded as described above from a tape 101, and performs a known process such as an error correction process using an error correction code added at the time of recording. To 105.
[0019]
The variable length code decoding circuit 105 performs a variable length code decoding process corresponding to the recording time on the image signal from the reproduction circuit 103 and outputs the decoded signal to the inverse quantization circuit 107. The inverse quantization circuit 107 inversely quantizes the reproduction signal according to the quantization coefficient corresponding to the recording time, and outputs it to the inverse DCT circuit 109. The image signal in this embodiment is subjected to DCT processing for every 8 vertical pixels × 8 horizontal pixels during recording, and the inverse DCT circuit 109 performs inverse DCT processing on the image signal output from the inverse quantization circuit 107. And convert the DCT coefficient into normal image data.
[0020]
The image signal output in units of blocks from the inverse DCT circuit 109 is written in the memory 113 via a still image processing circuit 111 described later. Then, the data is read from the memory 113 in the order of raster scan, and output to an external monitor or the like by the output circuit 115.
[0021]
Now, in such a configuration, an operation when an instruction to reproduce a still image is given by the operation unit 119 will be described.
[0022]
When there is an instruction to reproduce a still image from the operation unit 119, the control circuit 117 outputs a control signal for temporarily stopping the conveyance of the tape 101 to the reproduction circuit 103 and outputs a still image to the still image processing circuit 111. A control signal for performing processing is output.
[0023]
FIG. 2 is a diagram illustrating a configuration of the still image processing circuit 111.
[0024]
Image signals that have been subjected to inverse DCT processing by the inverse DCT circuit 109 are output in block units in the order shown in FIG. 3, and are output to the 8-pixel memory 201, the motion amount detection circuit 207, and the interpolation signal generation circuit 205. . The 8-pixel memory 201 delays the input image signal for a period corresponding to 8 pixels and outputs it to the interpolation signal generation circuit 205, the motion amount detection circuit 207, and the 8-pixel memory 203. The 8-pixel memory 203 further delays the image signal from the 8-pixel memory 201 for a period corresponding to 8 pixels and outputs it to the interpolation signal generation circuit 205 and the motion amount detection circuit 207.
[0025]
As described above, the image signal of three pixels continuous in the vertical direction within one block is output to the interpolation signal generation circuit 205 and the motion amount memory 209. As shown in FIG. 4, the motion amount detection circuit 207 averages the value of the image signal of the center pixel C and the values of the image signals of the pixels A and B above and below the image signal of the continuous three pixels. A difference β from the value AVE is obtained, and this β is output as a motion amount to the interpolation signal generation circuit 205 and the motion amount memory 209. The motion amount detection circuit 207 also outputs the difference TH between the pixels A and B to the interpolation signal generation circuit 205 at that time.
[0026]
Here, as shown in FIG. 3, the image signal of each block is composed of odd line image signals indicated by 1o, 2o, 3o, and 4o and even line image signals indicated by 1e, 2e, 3e, and 4e. Has been. In this embodiment, the odd-field image signal is output to the memory 113 as it is, and the even-field image signal is generated by the interpolation signal generation circuit 205 based on the output of the motion amount detection circuit 207 and the memory 113. Output to.
[0027]
Based on the motion amount β output from the motion amount detection circuit 207 and the difference TH between the values of the image signals of the pixels A and B, the interpolation signal generation circuit 205 performs an image signal of the pixel C, the pixel A, and The interpolated signal is generated by combining the average value AVE of B.
[0028]
Interpolated signal c = (1-α) C + αAVE
[0029]
Here, α is a coefficient for determining the ratio of synthesis of the pixel C and AVE. Specifically, the interpolated image generation circuit 205 changes the value of α between 1.0 and 0.0 while the value of β changes from 0 to TH as shown in FIG.
[0030]
FIG. 6 shows how the pixel C and AVE are combined at this time.
[0031]
As shown in FIG. 6, when the motion amount β is 0, the image signal of the pixel C is output as it is as an interpolated image signal, and the proportion of AVE increases as the motion amount β increases, and β becomes greater than TH. In this case, AVE is output as it is.
[0032]
If the interpolated pixels are the upper and lower end portions of the block, for example, the line 4e in FIG. In step S209, the interpolation signal generation circuit 205 generates an interpolation image signal using the motion amount β of the previous frame.
[0033]
Similarly, when the image signal of 3 pixels in the same block used for generating the interpolated image signal cannot be obtained because of the block end, that is, the pixel of the line 4e in FIG. An interpolation image is generated using, for example, one line of pixels to be interpolated, that is, the pixels of the line 4o, stored in 203.
[0034]
That is, when the image signal of the line 4e is interpolated, an interpolated image signal is obtained by changing the synthesis ratio of the pixel of the line 4e and the pixel of the line 4o according to the motion.
[0035]
As described above, in this embodiment, when a still image is obtained by interpolating an image signal according to motion, interpolation processing is performed in a state of being output in blocks from the inverse DCT circuit. Therefore, it is only necessary to provide two 8-pixel memories, and a line memory becomes unnecessary.
[0036]
Therefore, a high-definition still image (interpolated image) can be obtained without increasing the circuit scale.
[0037]
In this embodiment, as shown in FIG. 5, the value of α is continuously changed to generate an interpolated image. However, in order to simplify the circuit, α is changed stepwise, as shown in FIG. An interpolated image signal may be generated.
[0038]
Further, in this embodiment, the block size is 8 pixels × 8 pixels, but other sizes may be used. For example, assuming that the size of a block is vertical m pixels × horizontal n pixels, when outputting the image signal of each block as shown in FIG. Can be generated.
[0039]
In the above-described embodiment, the motion is detected based on the average value AVE of the pixel C, the pixels A, and B. However, the present invention is not limited to this. For example, the motion is detected based on the difference between the pixel C and the pixel A. Alternatively, the motion may be detected based on the difference between the pixel C and the pixel B. In this case, it is sufficient to provide only one 8-pixel line memory, and the circuit scale can be further reduced as compared with that in FIG.
[0040]
Next, another embodiment of the present application will be described.
[0041]
FIG. 8 is a block diagram showing a configuration of a recording system of a VTR to which the present invention is applied. The same components as those in FIG. 1 will be described with the same numbers.
[0042]
In the figure, an imaging circuit 301 captures a subject image, converts it into an image signal, and writes it into the memory 303. The still image processing circuit 111 reads out the image signal written in the memory 303 in units of 8 pixels × 8 pixels in the order shown in FIG. 3 and outputs it to the DCT circuit 305.
[0043]
The DCT circuit 305 performs DCT processing on the image signal read in block units, converts the image signal into DCT coefficients, and outputs the DCT coefficient to the quantization circuit 307. The image signal output from the DCT circuit 305 is quantized by a quantization circuit 307 with a quantization coefficient determined so as to have a constant code amount for each predetermined number of blocks, and further in a variable length coding circuit 309. It is encoded and output to the recording circuit 311. The recording circuit 311 subjects the image signal encoded by the variable length encoding circuit 309 to processing such as synchronization signal disabling, error correction encoding, and digital modulation, and records the result on the tape 101.
[0044]
In the configuration of FIG. 7, when the operation unit 119 instructs to record a still image, the control circuit 117 outputs a control signal to the memory 303 to prohibit writing of an image signal and A control signal indicating that is output to the image processing circuit 111.
[0045]
The still image processing circuit 111 has the same configuration as that shown in FIG. 2, and detects the movement of the image signal output from the memory 303 in units of blocks in the same manner as the embodiment pair in FIG. An interpolated image signal is generated.
[0046]
The still image signal generated by the still image generation circuit 111 is output to the DCT circuit 305 in units of blocks in the same way as in normal recording, and is compressed and recorded.
[0047]
As described above, also in this embodiment, when a still image is obtained by interpolating an image signal in accordance with the motion, the interpolation processing is performed in a state of being output in blocks from the inverse DCT circuit. Therefore, it is only necessary to provide two 8-pixel memories, and a line memory becomes unnecessary.
[0048]
In particular, when an interlace readout type CCD is used as an image sensor, a remarkable effect can be obtained as compared with the conventional system.
[0049]
In the above-described embodiment, the case where the present invention is applied to a VTR has been described. However, the present invention is not limited to this, and the present invention can be applied when interpolating an image signal processed in units of blocks. It has the effect of.
[0050]
The motion detection processing by the motion amount detection circuit 207 and the interpolation signal generation processing by the interpolation signal generation circuit 205 shown in FIG. 2 can be executed by software processing using a microcomputer. It has the same effect as the embodiment.
[0051]
In addition, a computer-readable storage medium that stores each step of the program at this time is also a configuration of the present invention.
[0052]
【The invention's effect】
As described above, according to the present invention, when one field image signal is interpolated using the other field image signal, a high-definition interpolated image can be obtained without increasing the circuit scale. .
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a playback system of a VTR to which the present invention is applied.
FIG. 2 is a diagram illustrating a configuration of a still image processing circuit of FIG.
FIG. 3 is a diagram showing a state of an image signal handled by the circuit of FIG. 2;
4 is a diagram for explaining a motion detection operation of the circuit of FIG. 2; FIG.
FIG. 5 is a diagram for explaining the operation of the circuit of FIG. 2;
6 is a diagram for explaining the operation of the circuit of FIG. 2;
7 is a diagram for explaining the operation of the circuit of FIG. 2;
FIG. 8 is a diagram showing a configuration of a recording system of a VTR to which the present invention is applied.

Claims

互いにインタレースした第１のフィールドと第２のフィールドで１フレームが構成され、垂直方向ｍ画素×水平方向ｎ画素（ｍ、ｎはそれぞれ２以上の整数）から構成されるブロックを単位として符号化された画像信号を入力する入力手段と、
前記入力手段により入力された画像信号を復号して前記ブロック単位に出力する復号手段と、
前記復号手段より出力された画像信号をｎ画素に対応した期間遅延させるメモリと、
前記復号手段から出力された画像信号と前記メモリにより遅延された画像信号とに基づいて、前記ブロックにおける第１のフィールドの画像信号と第２のフィールドの画像信号の間の動きを検出する動き検出手段と、
前記復号手段から出力された画像信号と前記メモリにより遅延された画像信号とを、前記動き検出手段の検出結果に従って演算することにより、前記ブロックにおける第１のフィールドの画像信号と第２のフィールドの画像信号とが合成された補間画像信号を生成し、前記ブロックにおける第１のフィールドの画像信号として前記復号手段から出力された第１のフィールドの画像信号を出力し、前記ブロックにおける第２のフィールドの画像信号として前記補間画像信号を出力する補間手段とを備える画像処理装置。One frame is composed of the first field and the second field interlaced with each other, and encoding is performed in units of blocks composed of m pixels in the vertical direction and n pixels in the horizontal direction (m and n are each an integer of 2 or more). Input means for inputting the processed image signal;
Decoding means for decoding the image signal input by the input means and outputting the block unit;
A memory that delays the image signal output from the decoding means for a period corresponding to n pixels;
Motion detection for detecting a motion between the image signal of the first field and the image signal of the second field in the block based on the image signal output from the decoding means and the image signal delayed by the memory Means,
By calculating the image signal output from the decoding means and the image signal delayed by the memory according to the detection result of the motion detection means, the image signal of the first field and the second field of the block are calculated. An interpolated image signal synthesized with the image signal is generated, the first field image signal output from the decoding means is output as the first field image signal in the block, and the second field in the block Interpolating means for outputting the interpolated image signal as an image signal.

前記補間手段は前記動き検出手段の検出結果に従って、前記第１のフィールドの画像信号と第２のフィールドの画像信号の合成の割合を決定することを特徴とする請求項１記載の画像処理装置。 2. The image processing apparatus according to claim 1, wherein the interpolation unit determines a ratio of the image signal of the first field and the image signal of the second field according to the detection result of the motion detection unit.