JP4241580B2 - Serial access memory - Google Patents
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Description
本発明は,シリアルアクセスメモリおよびシリアルアクセスメモリのデータライト/リード方法に関するものである。 The present invention relates to a serial access memory and a data write / read method for the serial access memory.
ラインアクセスタイプのシリアルアクセスメモリによれば,外部からラインアドレス(Xアドレス)が与えられることによって,そのラインアドレスで特定されるワード線へのアクセス(ライト/リード動作)が行われる。従来のラインアクセスタイプのシリアルアクセスメモリ1の構成を図11に示す。
According to the line access type serial access memory, when a line address (X address) is given from the outside, an access (write / read operation) to a word line specified by the line address is performed. The configuration of a conventional line access type
従来のシリアルアクセスメモリ1は,メモリセルアレイ11,メモリ制御部12,Xアドレス手段13,ライトYアドレス手段14,リードYアドレス手段15,ライト側第1転送手段グループ16,ライトレジスタグループ17,ライト側第2転送手段グループ18,リード側第1転送手段グループ19,リードレジスタグループ20,リード側第2転送手段グループ21,入力手段22,および出力手段23を備える。
A conventional
Xアドレス手段13は,メモリ制御部12に制御され,複数のワード線WL1〜WLn(nは,正の整数)の中から一のワード線を選択し論理的高レベル(Hレベル)とする。
The X address means 13 is controlled by the
メモリセルアレイ11は,複数のワード線WL1〜WLnと複数のビット線対BL1,/BL1〜BLm,/BLm(mは正の整数)との交差位置に配された複数のメモリセルMC11〜MCmnから構成されている。各メモリセルMC11〜MCmnは,トランジスタ(図示せず)とキャパシタ(図示せず)を1個ずつ備えている。
The
ビット線対BL1,/BL1〜BLm,/BLmには,センスアンプSA1〜SAmが接続されており,これらのセンスアンプSA1〜SAmによってビット線対BL1,/BL1〜BLm,/BLmに現れる電位変化が増幅される。 Sense amplifiers SA1 to SAm are connected to the bit line pairs BL1, / BL1 to BLm, / BLm, and potential changes appearing in the bit line pairs BL1, / BL1 to BLm, / BLm by these sense amplifiers SA1 to SAm. Is amplified.
次に,メモリセルアレイ11からみてライト側の回路構成について説明する。
Next, the circuit configuration on the write side as viewed from the
ビット線対BL1,/BL1〜BLm,/BLmは,ライト側第1転送手段グループ16を介して,ライトレジスタグループ17に接続されている。ライト側第1転送手段グループ16は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するライト側第1転送手段16−1〜16−mから構成されている。ライトレジスタグループ17は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するライトレジスタWreg−1〜Wreg−mから構成されている。
The bit line pairs BL1, / BL1 to BLm, / BLm are connected to the
各ライト側第1転送手段16−1〜16−mは,2つのトランジスタから構成されている。例えば,ビット線BL1は,ライト側第1転送手段16−1を構成する一方のトランジスタのドレイン・ソースを介して,また,ビット線/BL1は他方のトランジスタのドレイン・ソースを介して,ライトレジスタWreg−1に接続されている。そして,ライト側第1転送手段16−1〜16−mを構成する2・m個のトランジスタは,制御信号WTによってオン/オフ制御される。 Each write side first transfer means 16-1 to 16-m is composed of two transistors. For example, the bit line BL1 is connected to the write register via the drain / source of one transistor constituting the write side first transfer means 16-1, and the bit line / BL1 is connected to the write register via the drain / source of the other transistor. Connected to Wreg-1. The 2 · m transistors constituting the write side first transfer means 16-1 to 16-m are ON / OFF controlled by the control signal WT.
ライトレジスタグループ17は,ライト側第2転送手段グループ18を介して,ライトデータバスWD,/WDに接続されている。ライト側第2転送手段グループ18は,ライトレジスタグループ17を構成するライトレジスタWreg−1〜Wreg−mそれぞれに対応するライト側第2転送手段18−1〜18−mから構成されている。
The
各ライト側第2転送手段18−1〜18−mは,2つのトランジスタから構成されている。例えば,ライトレジスタWreg−1は,ライト側第2転送手段18−1を構成する2個のトランジスタのドレイン・ソースを介して,ライトデータバスWD,/WDに接続されている。各ライト側第2転送手段18−1〜18−mには,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmが入力されており,各ライト側第2転送手段18−1〜18−mを構成する2個のトランジスタは,ライトYアドレス信号YW1〜YWmによってオン/オフ制御される。 Each write side second transfer means 18-1 to 18-m is composed of two transistors. For example, the write register Wreg-1 is connected to the write data buses WD and / WD via the drain and source of two transistors constituting the write side second transfer means 18-1. The write Y address signals YW1 to YWm output from the write Y address means 14 are inputted to the write side second transfer means 18-1 to 18-m, and the write side second transfer means 18-1 to 18-1 to 18-m. The two transistors constituting 18-m are on / off controlled by write Y address signals YW1 to YWm.
ライトデータバスWD,/WDは,入力手段22を介して,入力端子DINに接続されている。 The write data buses WD and / WD are connected to the input terminal DIN via the input means 22.
次に,メモリセルアレイ11からみてリード側の回路構成について説明する。
Next, the circuit configuration on the read side as viewed from the
ビット線対BL1,/BL1〜BLm,/BLmは,リード側第1転送手段グループ19を介して,リードレジスタグループ20に接続されている。リード側第1転送手段グループ19は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するリード側第1転送手段19−1〜19−mから構成されている。リードレジスタグループ20は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するリードレジスタRreg−1〜Rreg−mから構成されている。
The bit line pairs BL1, / BL1 to BLm, / BLm are connected to the
各リード側第1転送手段19−1〜19−mは,2つのトランジスタから構成されている。例えば,ビット線BL1は,リード側第1転送手段19−1を構成する一方のトランジスタのドレイン・ソースを介して,また,ビット線/BL1は他方のトランジスタのドレイン・ソースを介して,リードレジスタRreg−1に接続されている。リード側第1転送手段19−1〜19−mを構成する2・m個のトランジスタは,制御信号RTによってオン/オフ制御される。 Each of the read side first transfer means 19-1 to 19-m is composed of two transistors. For example, the bit line BL1 is connected to the read register via the drain / source of one transistor constituting the read side first transfer means 19-1, and the bit line / BL1 is connected to the read register via the drain / source of the other transistor. It is connected to Rreg-1. The 2 · m transistors constituting the read side first transfer means 19-1 to 19-m are on / off controlled by a control signal RT.
リードレジスタグループ20は,リード側第2転送手段グループ21を介して,リードデータバスRD,/RDに接続されている。リード側第2転送手段グループ21は,リードレジスタグループ20を構成するリードレジスタRreg−1〜Rreg−mそれぞれに対応するリード側第2転送手段21−1〜21−mから構成されている。
The read
各リード側第2転送手段21−1〜21−mは,2つのトランジスタから構成されている。例えば,リードレジスタRreg−1は,リード側第2転送手段21−1を構成する2個のトランジスタのドレイン・ソースを介して,リードデータバスRD,/RDに接続されている。各リード側第2転送手段21−1〜21−mには,リードYアドレス手段15から出力されるリードYアドレス信号YR1〜YRmが入力されており,各リード側第2転送手段21−1〜21−mを構成する2個のトランジスタは,リードYアドレス信号YR1〜YRmによってオン/オフ制御される。 Each of the read side second transfer means 21-1 to 21-m is composed of two transistors. For example, the read register Rreg-1 is connected to the read data buses RD and / RD via the drains and sources of two transistors constituting the read side second transfer means 21-1. Read Y address signals YR1 to YRm output from the read Y address means 15 are inputted to the respective read side second transfer means 21-1 to 21-m. The two transistors constituting 21-m are on / off controlled by read Y address signals YR1 to YRm.
リードデータバスRD,/RDは,出力手段23を介して,出力端子DOUTに接続されている。 The read data buses RD and / RD are connected to the output terminal DOUT via the output means 23.
以上のように構成された従来のシリアルアクセスメモリ1の動作について図12,図13を用いて説明する。
The operation of the conventional
図12は,シリアルアクセスメモリ1のライト動作を示すタイミングチャートである。以下,図中の時刻ごとにライト動作を説明する。
FIG. 12 is a timing chart showing the write operation of the
<時刻t1>ライト動作は,メモリ制御部12に対して,ライトXアドレスWXADがシリアルに入力されることによって開始される。なお,ライトXアドレスWXADをメモリ制御部12に取り込むため,予めメモリ制御部12に対して,Hレベルのライトアドレスイネーブル信号WADEが入力される。まず,時刻t1において,ライトXアドレスWXADの最上位ビット(MSB)のデータAmがメモリ制御部12に取り込まれる。以後,クロック信号CLKに同期して,順次ライトXアドレスWXADの各ビットデータがメモリ制御部12に取り込まれる。
<Time t1> The write operation is started when the write X address WXAD is serially input to the
<時刻t2>ライトXアドレスWXADの最下位ビット(LSB)のデータA1がメモリ制御部12に取り込まれ,ライトXアドレスWXADの取り込みが完了する。ここで,メモリ制御部12に対して入力されるライトアドレスイネーブル信号WADEが論理的低レベル(Lレベル)とされる。以下,ライトXアドレスWXADによってワード線WL1が選択された場合に即して説明する。
<Time t2> The data A1 of the least significant bit (LSB) of the write X address WXAD is taken into the
<時刻t3>時刻t2で選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部12によってHレベルとされる。この結果,ワード線WL1に接続されているメモリセルMC11〜MCm1に格納されている各データが,ライト側第1転送手段グループ16を介して,ライトレジスタWreg−1〜Wreg−mに対して一斉に転送される。そして,メモリセルMC11〜MCm1に書き込まれる入力データDI1〜DImの内容に応じて,ライトレジスタWreg−1〜Wreg−mに転送されたデータのいくつかのビットがマスクにされる(ライトマスク動作)。これによって,メモリセルMC11〜MCm1への入力データDI1〜DImの書き込み動作の効率化が図られる。
<Time t3> The word line WL1 selected at time t2 is set to H level by the X address means 13, and the control signal WT is set to H level by the
<時刻t4>クロック信号CLKの立ち上がりのタイミングで,メモリ制御部12は,Hレベルのライトイネーブル信号WEを検出する。これによって,実質的なライト動作が開始される。ライトYアドレス手段14は,ライトYアドレス信号YW1〜YWmの中からライトYアドレス信号YW1を選択しHレベルとする。このとき,入力端子DINから入力された入力データDI1は,入力手段22を経由して,ライトデータバスWD,/WDに伝達されている。HレベルのライトYアドレス信号YW1によって,ライト側第2転送手段18−1がオン状態となるため,入力データDI1がライトレジスタWreg−1に格納される。
<Time t4> At the rising timing of the clock signal CLK, the
<時刻t4〜t5>時刻t4以降,時刻t5までに,ライトYアドレス手段14は,クロック信号CLKに同期してライトYアドレス信号YW1〜YWmの中から順次ライトYアドレス信号YW2〜YWmを選択しHレベルとする。一方,入力端子DINに入力データDI2〜DImが順次入力されており,各入力データDI2〜DImは,ライトレジスタWreg−2〜Wreg−mに格納される。 <Time t4 to t5> From time t4 to time t5, the write Y address means 14 sequentially selects the write Y address signals YW2 to YWm from the write Y address signals YW1 to YWm in synchronization with the clock signal CLK. Set to H level. On the other hand, input data DI2 to DIm are sequentially input to the input terminal DIN, and each input data DI2 to DIm is stored in the write registers Wreg-2 to Wreg-m.
<時刻t6>メモリ制御部12に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
<Time t6> The H level write reset signal WR is input to the
<時刻t7>時刻t1〜t2において選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部12によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して一斉に転送される。
<Time t7> The word line WL1 selected at time t1 to t2 is set to H level by the X address means 13, and the control signal WT is set to H level by the
以上のように,ラインアクセスタイプの従来のシリアルアクセスメモリ1によれば,Xアドレスごと(ここでは,ワード線WL1について)のライト動作が可能となる。
As described above, according to the conventional
図13は,シリアルアクセスメモリ1のリード動作を示すタイミングチャートである。以下,図中の時刻ごとにリード動作を説明する。
FIG. 13 is a timing chart showing the read operation of the
<時刻t1>リード動作は,メモリ制御部12に対して,リードXアドレスRXADがシリアルに入力されることによって開始される。なお,リードXアドレスRXADをメモリ制御部12に取り込むため,予めメモリ制御部12に対して,Hレベルのリードアドレスイネーブル信号RADEが入力される。まず,時刻t1において,リードXアドレスRXADの最上位ビット(MSB)のデータAmがメモリ制御部12に取り込まれる。以後,クロック信号CLKに同期して,順次リードXアドレスRXADの各ビットデータがメモリ制御部12に取り込まれる。
<Time t1> The read operation is started when the read X address RXAD is serially input to the
<時刻t2>リードXアドレスRXADの最下位ビット(LSB)のデータA1がメモリ制御部12に取り込まれ,リードXアドレスRXADの取り込みが完了する。ここで,メモリ制御部12に対して入力されるリードアドレスイネーブル信号RADEがLレベルとされる。以下,リードXアドレスRXADによってワード線WL1が選択された場合に即して説明する。
<Time t2> The data A1 of the least significant bit (LSB) of the read X address RXAD is taken into the
<時刻t3>時刻t2で選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号RTがメモリ制御部12によってHレベルとされる。この結果,ワード線WL1に接続されているメモリセルMC11〜MCm1に格納されている各データが,リード側第1転送手段グループ19を介して,リードレジスタRreg−1〜Rreg−mに対して一斉に転送される。
<Time t3> The word line WL1 selected at time t2 is set to the H level by the X address means 13, and the control signal RT is set to the H level by the
<時刻t4>クロック信号CLKの立ち上がりのタイミングで,メモリ制御部12は,Hレベルのリードイネーブル信号REを検出する。これによって,実質的なリード動作が開始される。リードYアドレス手段15は,リードYアドレス信号YR1〜YRmの中からリードYアドレス信号YR1を選択しHレベルとする。HレベルのリードYアドレス信号YR1によってリード側第2転送手段21−1がオン状態となるため,リードレジスタRreg−1に格納されているデータがリードデータバスRD,/RDに伝達される。リードデータバスRD,/RDに伝達されたデータは,出力データDO1として,出力手段23を介して出力端子DOUTに出力される。
<Time t4> At the rising timing of the clock signal CLK, the
<時刻t4〜t5>時刻t4以降,時刻t5までに,リードYアドレス手段15は,クロック信号CLKに同期してリードYアドレス信号YR1〜YRmの中から順次リードYアドレス信号YR2〜YRmを選択しHレベルとする。これにともない,リードレジスタRreg−2〜Rreg−mに格納されている各データは,順次リードデータバスRD,/RDに伝達される。リードデータバスRD,/RDに順次伝達された各データは,出力データDO2〜DOmとして,出力手段23を介して出力端子DOUTに出力される。 <Time t4 to t5> From time t4 to time t5, the read Y address means 15 sequentially selects the read Y address signals YR2 to YRm from the read Y address signals YR1 to YRm in synchronization with the clock signal CLK. Set to H level. Accordingly, each data stored in the read registers Rreg-2 to Rreg-m is sequentially transmitted to the read data buses RD and / RD. Each data sequentially transmitted to the read data buses RD, / RD is output to the output terminal DOUT through the output means 23 as output data DO2 to DOm.
以上のように,ラインアクセスタイプの従来のシリアルアクセスメモリ1によれば,Xアドレスごと(ここでは,ワード線WL1について)のリード動作が可能となる。
As described above, according to the conventional
ところで,図12に示すシリアルアクセスメモリ1のライト動作の時刻t3においてワード線WL1をHレベルに遷移させてメモリセルMC11〜MCm1に格納されている各データをライトレジスタWreg−1〜Wreg−mに転送するためには200〜300nsの時間(ライトデータ転送時間)を要する。また,図13に示すシリアルアクセスメモリ1のリード動作の時刻t3において,ワード線WL1をHレベルに遷移させてメモリセルMC11〜MCm1に格納されている各データをリードレジスタRreg−1〜Rreg−mに転送するためには200〜300nsの時間(リードデータ転送時間)を要する。
By the way, at the time t3 of the write operation of the
ラインタイプのシリアルアクセスメモリ1では,リード動作とライト動作が相互に非同期に実行されるため,ライト動作における時刻t3からのライトデータ転送動作と,リード動作における時刻t3からのリードデータ転送動作が時期的に重なる場合を考慮する必要がある。これに加えてセルフリフレッシュ動作が重なる場合もある。このため,図12,図13に示すように,シリアルアクセスメモリ1のライト動作およびリード動作には,ライトデータ転送時間,リードデータ転送時間,およびセルフリフレッシュ時間にマージンを加えたウェイト時間(時刻t3〜t4:約1.5・s)が機能仕様として設定されている。
In the line type
なお、本願発明に関連する先行技術文献としては次のようなものがある。
このように,従来のシリアルアクセスメモリ1において,外部からメモリ制御部12に対して1つのXアドレスが取り込まれた後,実質的なライト/リード動作を開始するためには,ウェイト時間の経過を待つ必要があった。
As described above, in the conventional
開発工程あるいは製造工程では,シリアルアクセスメモリ1の各メモリセルに対して,所定のデータを書き込んだ後,データを読み出して,正しくデータが格納されたか否かのテストが行われる。ラインアクセスタイプのシリアルアクセスメモリ1の場合,上述のウェイト時間は,各Xアドレスに対するアクセスごとに発生する。したがって,全てのXアドレスに対してライト/リード動作が行われるシリアルアクセスメモリ1のテストでは,このウェイト時間がテスト時間の短縮を阻害する要因となっていた。
In the development process or the manufacturing process, after writing predetermined data to each memory cell of the
本発明は,上記のような問題点に鑑みてなされたものであり,その目的は,テスト時間を短縮することが可能なシリアルアクセスメモリおよびデータライト/リード方法を提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a serial access memory and a data write / read method capable of shortening a test time.
本願発明のシリアルアクセスメモリは,複数のワード線,複数のビット線及び複数のメモリセルを有するメモリセルアレイと,
各ワード線に接続されている複数のメモリセルが記憶するデータを格納する第1レジスタと,
各ワード線に接続されている複数のメモリセルが記憶するデータを格納する第2レジスタと,
入力データが入力されるデータ入力端子と,
データ入力端子に接続されると共に、第1レジスタと第1のデータバスを介して接続され,入力データを第1レジスタに転送すると共に、第1レジスタからデータを受け取る入出力手段と,
出力データを出力するデータ出力端子と,
データ出力端子に接続されると共に、第2レジスタと第2のデータバスを介して接続され,第2レジスタからデータを受け取る出力手段と,
入出力手段と出力手段との間に接続され、入出力手段が受け取ったデータを出力手段に転送する第3のデータバスとを有する。
A serial access memory according to the present invention includes a memory cell array having a plurality of word lines, a plurality of bit lines, and a plurality of memory cells;
A first register for storing data stored in a plurality of memory cells connected to each word line;
A second register for storing data stored in a plurality of memory cells connected to each word line;
A data input terminal to which input data is input;
An input / output means connected to the data input terminal, connected to the first register via the first data bus, transfers input data to the first register, and receives data from the first register;
A data output terminal for outputting output data;
An output means connected to the data output terminal and connected to the second register via the second data bus for receiving data from the second register;
A third data bus connected between the input / output means and the output means for transferring data received by the input / output means to the output means;
そして,本願発明の出力手段は,第2レジスタから受け取ったデータと入出力手段から受け取ったデータとを比較する。 The output means of the present invention compares the data received from the second register with the data received from the input / output means.
さらに,第3のデータバスは,入出力手段側を入力とし、出力手段側を出力とするインバータを接続してもよい。 Further, the third data bus may be connected to an inverter having the input / output means side as an input and the output means side as an output.
また,メモリセルアレイに接続されたXアドレス手段、ライト用Yアドレス手段およびリード用Yアドレス手段をさらに有してもよい。 Further, it may further include X address means, write Y address means, and read Y address means connected to the memory cell array.
さらに,メモリセルアレイに接続されたテスト用ライトYアドレス手段を有してもよい。 It may further have a write Y address means for testing connected to the memory cell array.
本発明によれば,シリアルアクセスメモリのテスト時間の短縮が実現する。また,データ転送マージンの測定が容易化される。 According to the present invention, the test time of the serial access memory can be shortened. In addition, measurement of the data transfer margin is facilitated.
以下に添付図面を参照しながら,本発明にかかるシリアルアクセスメモリおよびデータライト/リード方法の好適な実施の形態について詳細に説明する。なお,以下の説明および添付された図面において,略同一の機能および構成を有する構成要素については,同一符号を付することによって重複説明を省略する。 Exemplary embodiments of a serial access memory and a data write / read method according to the present invention will be described below in detail with reference to the accompanying drawings. In the following description and the attached drawings, constituent elements having substantially the same function and configuration are denoted by the same reference numerals, and redundant description is omitted.
[第1の実施の形態]本発明の第1の実施の形態にかかるシリアルアクセスメモリ101の構成を図1に示す。 [First Embodiment] FIG. 1 shows the configuration of a serial access memory 101 according to a first embodiment of the present invention.
本実施の形態にかかるシリアルアクセスメモリ101は,メモリセルアレイ11,メモリ制御部112,Xアドレス手段13,ライトYアドレス手段14,リードYアドレス手段15,ライト側第1転送手段グループ16,ライトレジスタグループ17,ライト側第2転送手段グループ18,リード側第1転送手段グループ19,リードレジスタグループ20,リード側第2転送手段グループ21,入出力手段122,および出力手段123を備える。
The serial access memory 101 according to the present embodiment includes a
すなわち,シリアルアクセスメモリ101は,従来のシリアルアクセスメモリ1に対して,メモリ制御部12,入力手段22,および出力手段23がそれぞれ,メモリ制御部112,入出力手段122,および出力手段123に置き換えられて構成されている。
That is, the serial access memory 101 is different from the conventional
Xアドレス手段13は,メモリ制御部112に制御され,複数のワード線WL1〜WLn(nは,正の整数)の中から一のワード線を選択しHレベルとする。
The X address means 13 is controlled by the
メモリセルアレイ11は,複数のワード線WL1〜WLnと複数のビット線対BL1,/BL1〜BLm,/BLm(mは正の整数)との交差位置に配された複数のメモリセルMC11〜MCmnから構成されている。各メモリセルMC11〜MCmnは,トランジスタ(図示せず)とキャパシタ(図示せず)を1個ずつ備えている。
The
ビット線対BL1,/BL1〜BLm,/BLmには,センスアンプSA1〜SAmが接続されており,これらのセンスアンプSA1〜SAmによってビット線対BL1,/BL1〜BLm,/BLmに現れる電位変化が増幅される。 Sense amplifiers SA1 to SAm are connected to the bit line pairs BL1, / BL1 to BLm, / BLm, and potential changes appearing on the bit line pairs BL1, / BL1 to BLm, / BLm by these sense amplifiers SA1 to SAm. Is amplified.
次に,メモリセルアレイ11からみてライト側の回路構成について説明する。
Next, the circuit configuration on the write side as viewed from the
ビット線対BL1,/BL1〜BLm,/BLmは,ライト側第1転送手段グループ16を介して,ライトレジスタグループ17に接続されている。ライト側第1転送手段グループ16は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するライト側第1転送手段16−1〜16−mから構成されている。ライトレジスタグループ17は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するライトレジスタWreg−1〜Wreg−mから構成されている。
The bit line pairs BL1, / BL1 to BLm, / BLm are connected to the
各ライト側第1転送手段16−1〜16−mは,2つのトランジスタから構成されている。例えば,ビット線BL1は,ライト側第1転送手段16−1を構成する一方のトランジスタのドレイン・ソースを介して,また,ビット線/BL1は他方のトランジスタのドレイン・ソースを介して,ライトレジスタWreg−1に接続されている。そして,ライト側第1転送手段16−1〜16−mを構成する2・m個のトランジスタは,制御信号WTによってオン/オフ制御される。 Each write side first transfer means 16-1 to 16-m is composed of two transistors. For example, the bit line BL1 is connected to the write register via the drain / source of one transistor constituting the write side first transfer means 16-1, and the bit line / BL1 is connected to the write register via the drain / source of the other transistor. Connected to Wreg-1. The 2 · m transistors constituting the write side first transfer means 16-1 to 16-m are ON / OFF controlled by the control signal WT.
ライトレジスタグループ17は,ライト側第2転送手段グループ18を介して,ライトデータバスWD,/WDに接続されている。ライト側第2転送手段グループ18は,ライトレジスタグループ17を構成するライトレジスタWreg−1〜Wreg−mそれぞれに対応するライト側第2転送手段18−1〜18−mから構成されている。
The
各ライト側第2転送手段18−1〜18−mは,2つのトランジスタから構成されている。例えば,ライトレジスタWreg−1は,ライト側第2転送手段18−1を構成する2個のトランジスタのドレイン・ソースを介して,ライトデータバスWD,/WDに接続されている。各ライト側第2転送手段18−1〜18−mには,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmが入力されており,各ライト側第2転送手段18−1〜18−mを構成する2個のトランジスタは,ライトYアドレス信号YW1〜YWmによってオン/オフ制御される。 Each write side second transfer means 18-1 to 18-m is composed of two transistors. For example, the write register Wreg-1 is connected to the write data buses WD and / WD via the drain and source of two transistors constituting the write side second transfer means 18-1. The write Y address signals YW1 to YWm output from the write Y address means 14 are inputted to the write side second transfer means 18-1 to 18-m, and the write side second transfer means 18-1 to 18-1 to 18-m. The two transistors constituting 18-m are on / off controlled by write Y address signals YW1 to YWm.
ライトデータバスWD,/WDは,入出力手段122を介して,入力端子DINに接続されている。 The write data buses WD and / WD are connected to the input terminal DIN via the input / output means 122.
次に,メモリセルアレイ11からみてリード側の回路構成について説明する。
Next, the circuit configuration on the read side as viewed from the
ビット線対BL1,/BL1〜BLm,/BLmは,リード側第1転送手段グループ19を介して,リードレジスタグループ20に接続されている。リード側第1転送手段グループ19は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するリード側第1転送手段19−1〜19−mから構成されている。リードレジスタグループ20は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するリードレジスタRreg−1〜Rreg−mから構成されている。
The bit line pairs BL1, / BL1 to BLm, / BLm are connected to the
各リード側第1転送手段19−1〜19−mは,2つのトランジスタから構成されている。例えば,ビット線BL1は,リード側第1転送手段19−1を構成する一方のトランジスタのドレイン・ソースを介して,また,ビット線/BL1は他方のトランジスタのドレイン・ソースを介して,リードレジスタRreg−1に接続されている。リード側第1転送手段19−1〜19−mを構成する2・m個のトランジスタは,制御信号RTによってオン/オフ制御される。 Each of the read side first transfer means 19-1 to 19-m is composed of two transistors. For example, the bit line BL1 is connected to the read register via the drain / source of one transistor constituting the read side first transfer means 19-1, and the bit line / BL1 is connected to the read register via the drain / source of the other transistor. It is connected to Rreg-1. The 2 · m transistors constituting the read side first transfer means 19-1 to 19-m are on / off controlled by a control signal RT.
リードレジスタグループ20は,リード側第2転送手段グループ21を介して,リードデータバスRD,/RDに接続されている。リード側第2転送手段グループ21は,リードレジスタグループ20を構成するリードレジスタRreg−1〜Rreg−mそれぞれに対応するリード側第2転送手段21−1〜21−mから構成されている。
The
各リード側第2転送手段21−1〜21−mは,2つのトランジスタから構成されている。例えば,リードレジスタRreg−1は,リード側第2転送手段21−1を構成する2個のトランジスタのドレイン・ソースを介して,リードデータバスRD,/RDに接続されている。各リード側第2転送手段21−1〜21−mには,リードYアドレス手段15から出力されるリードYアドレス信号YR1〜YRmが入力されており,各リード側第2転送手段21−1〜21−mを構成する2個のトランジスタは,リードYアドレス信号YR1〜YRmによってオン/オフ制御される。 Each of the read side second transfer means 21-1 to 21-m is composed of two transistors. For example, the read register Rreg-1 is connected to the read data buses RD and / RD via the drains and sources of two transistors constituting the read side second transfer means 21-1. Read Y address signals YR1 to YRm output from the read Y address means 15 are inputted to the respective read side second transfer means 21-1 to 21-m. The two transistors constituting 21-m are on / off controlled by read Y address signals YR1 to YRm.
リードデータバスRD,/RDは,出力手段123を介して,出力端子DOUTに接続されている。 The read data buses RD and / RD are connected to the output terminal DOUT via the output means 123.
ライト側に位置する入出力手段122とリード側に位置する出力手段123は,第2リードデータバスRD2,/RD2によって接続されている。 The input / output means 122 located on the write side and the output means 123 located on the read side are connected by the second read data buses RD2, / RD2.
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ101の動作について図2,図3を用いて説明する。シリアルアクセスメモリ101は,テスト時間の短縮を目的として構成されている。したがって,ここではシリアルアクセスメモリ101に対して所定のデータを書き込んだ後,データを読み出して,正しいデータが読み出されたか否かを判断するテストにおけるリード動作およびライト動作を説明する。 The operation of the serial access memory 101 according to this embodiment configured as described above will be described with reference to FIGS. The serial access memory 101 is configured for the purpose of shortening the test time. Therefore, here, a read operation and a write operation in a test for determining whether or not correct data has been read after reading predetermined data into the serial access memory 101 will be described.
図2は,シリアルアクセスメモリ101のテスト中のライト動作(テストライト動作)を示すタイミングチャートである。以下,図中の時刻ごとにテストライト動作を説明する。 FIG. 2 is a timing chart showing a write operation (test write operation) during a test of the serial access memory 101. Hereinafter, the test write operation will be described for each time in the figure.
<時刻t1>テストライト動作を開始するにあたり,メモリ制御部112に対してテストモード信号TMが入力される。そして,テストライト動作は,メモリ制御部112に対して,ライトXアドレスWXADがシリアルに入力されることによって開始される。なお,ライトXアドレスWXADをメモリ制御部112に取り込むため,予めメモリ制御部112に対して,Hレベルのライトアドレスイネーブル信号WADEが入力される。まず,時刻t1において,ライトXアドレスWXADの最上位ビット(MSB)のデータAmがメモリ制御部112に取り込まれる。以後,クロック信号CLKに同期して,順次ライトXアドレスWXADの各ビットデータがメモリ制御部112に取り込まれる。
<Time t1> When the test write operation is started, the test mode signal TM is input to the
<時刻t2>ライトXアドレスWXADの最下位ビット(LSB)のデータA1がメモリ制御部112に取り込まれ,ライトXアドレスWXADの取り込みが完了する。ここで,メモリ制御部112に対して入力されるライトアドレスイネーブル信号WADEがLレベルとされる。なお,このテストライト動作では,ライトXアドレスWXADによって,最初にワード線WL1が選択される。
<Time t2> The data A1 of the least significant bit (LSB) of the write X address WXAD is captured by the
<時刻t3>図12に示した従来のシリアルアクセスメモリ1のライト動作の中ではライトマスク動作が行われる。しかし,テストライト動作が行われるシリアルアクセスメモリ101の各メモリセルMC11〜MCmnは,データが格納されていない初期状態であるため,ライトマスク動作の実施は必須ではない。したがって,ここではライトマスク動作は省略される。
<Time t3> In the write operation of the conventional
<時刻t4>クロック信号CLKの立ち上がりのタイミングで,メモリ制御部112は,Hレベルのライトイネーブル信号WEを検出する。これによって,実質的なテストライト動作が開始される。ライトYアドレス手段14は,ライトYアドレス信号YW1〜YWmの中からライトYアドレス信号YW1を選択しHレベルとする。このとき,入力端子DINから入力された入力データDI1は,入出力手段122を介して,ライトデータバスWD,/WDに伝達されている。HレベルのライトYアドレス信号YW1によってライト側第2転送手段18−1がオン状態となるため,入力データDI1がライトレジスタWreg−1に格納される。
<Time t4> At the rising timing of the clock signal CLK, the
<時刻t4〜t5>時刻t4以降,時刻t5までに,ライトYアドレス手段14は,クロック信号CLKに同期してライトYアドレス信号YW1〜YWmの中から順次ライトYアドレス信号YW2〜YWmを選択しHレベルとする。一方,入力端子DINに入力データDI2〜DImが順次入力されており,各入力データDI2〜DImは,ライトレジスタWreg−2〜Wreg−mに格納される。 <Time t4 to t5> From time t4 to time t5, the write Y address means 14 sequentially selects the write Y address signals YW2 to YWm from the write Y address signals YW1 to YWm in synchronization with the clock signal CLK. Set to H level. On the other hand, input data DI2 to DIm are sequentially input to the input terminal DIN, and each input data DI2 to DIm is stored in the write registers Wreg-2 to Wreg-m.
<時刻t6>メモリ制御部112に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
<Time t6> The H level write reset signal WR is input to the
<時刻t7>時刻t1〜t2において選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部112によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して一斉に転送される。
<Time t7> The word line WL1 selected at time t1 to t2 is set to H level by the X address means 13, and the control signal WT is set to H level by the
<時刻t8>再び,メモリ制御部112に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
<Time t8> Again, the H level write reset signal WR is input to the
<時刻t9>時刻t1〜t2において選択されたワード線WL1の次のアドレスのワード線WL2がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部112によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WL2に接続されているメモリセルMC12〜MCm2に対して一斉に転送される。
<Time t9> The word line WL2 of the next address of the word line WL1 selected at times t1 to t2 is set to H level by the X address means 13, and the control signal WT is set to H level by the
<時刻t10〜t13>時刻t10から時刻t13まで,時刻t6から時刻t9までの動作と略同一の動作をXアドレスを1つずつインクリメントしながら繰り返す。そして,時刻t13において,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WLnに接続されているメモリセルMC1n〜MCmnに対して一斉に転送されたところで,ライトレジスタグループ17からメモリセルアレイ11への入力データDI1〜DImの転送が完了する。この転送動作によって,全てのメモリセルMC11〜MCmnに対して,ワード線WL1〜WLnごとに同じ入力データDI1〜DImが格納されることになる。
<Time t10 to t13> From time t10 to time t13, the substantially same operation as that from time t6 to time t9 is repeated while incrementing the X address one by one. At time t13, when the input data DI1 to DIm stored in the
以上,図2に示したシリアルアクセスメモリ101のテストライト動作によれば,ライトレジスタグループ17に対する入力データDI1〜DImの書き込み動作が1回だけ実行され,その後,ライトレジスタグループ17に書き込まれた入力データDI1〜DImが全てのメモリセルMC11〜MCmnに対して転送されることになる。したがって,各ワード線ごとの入力データがライトレジスタグループ17に書き込まれる従来のライト動作に比べて,全てのメモリセルMC11〜MCmnに対するデータ格納にかかる時間が大幅に短縮する。
As described above, according to the test write operation of the serial access memory 101 shown in FIG. 2, the write operation of the input data DI1 to DIm to the
図3は,図2のテストライト動作に引き続いて行われる本実施の形態にかかるシリアルアクセスメモリ101のテスト中のリード動作(テストリード動作)を示すタイミングチャートである。以下,図中の時刻ごとにテストリード動作を説明する。 FIG. 3 is a timing chart showing a read operation (test read operation) during a test of the serial access memory 101 according to the present embodiment performed subsequent to the test write operation of FIG. Hereinafter, the test read operation will be described for each time in the figure.
<時刻t1>テストリード動作を開始するにあたり,メモリ制御部112に対してテストモード信号TMが入力される。そして,テストリード動作は,メモリ制御部112に対して,リードXアドレスRXADがシリアルに入力されることによって開始される。なお,リードXアドレスRXADをメモリ制御部112に取り込むため,予めメモリ制御部112に対して,Hレベルのリードアドレスイネーブル信号RADEが入力される。まず,時刻t1において,リードXアドレスRXADの最上位ビット(MSB)のデータAmがメモリ制御部112に取り込まれる。以後,クロック信号CLKに同期して,順次リードXアドレスRXADの各ビットデータがメモリ制御部112に取り込まれる。
<Time t1> When the test read operation is started, the test mode signal TM is input to the
<時刻t2>リードXアドレスRXADの最下位ビット(LSB)のデータA1がメモリ制御部112に取り込まれ,リードXアドレスRXADの取り込みが完了する。ここで,メモリ制御部112に対して入力されるリードアドレスイネーブル信号RADEがLレベルとされる。なお,このテストリード動作では,リードXアドレスによって,最初にワード線WL1が選択される。
<Time t2> The data A1 of the least significant bit (LSB) of the read X address RXAD is taken into the
<時刻t3>時刻t2で選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号RTがメモリ制御部112によってHレベルとされる。この結果,ワード線WL1に接続されているメモリセルMC11〜MCm1に格納されている各データが,リード側第1転送手段グループ19を介して,リードレジスタRreg−1〜Rreg−mに一斉に転送される。
<Time t3> The word line WL1 selected at time t2 is set to the H level by the X address means 13, and the control signal RT is set to the H level by the
<時刻t4>ワード線WL1に接続されているメモリセルMC11〜MCm1の格納データが,リードレジスタRreg−1〜Rreg−mに一斉に転送された後,時刻t4において,Xアドレス手段13によってワード線WL2がHレベルとされ,さらに制御信号WTがHレベルとされる。この結果,ワード線WL2に接続されているメモリセルMC12〜MCm2の格納データが,ライト側第1転送手段グループ16を介して,ライトレジスタWreg−1〜Wreg−mに一斉に転送される。このように,ライトレジスタWreg−1〜Wreg−mは,メモリセルMC12〜MCm2から読み出されたデータの一時格納手段として用いられる。
<Time t4> After the data stored in the memory cells MC11 to MCm1 connected to the word line WL1 are transferred all at once to the read registers Rreg-1 to Rreg-m, at time t4, the word line by the X address means 13 WL2 is set to H level, and the control signal WT is set to H level. As a result, the data stored in the memory cells MC12 to MCm2 connected to the word line WL2 are transferred all at once to the write registers Wreg-1 to Wreg-m via the write side first transfer means
<時刻t5>クロック信号CLKの立ち上がりのタイミングで,メモリ制御部112は,Hレベルのリードイネーブル信号REを検出する。これによって,実質的なテストリード動作が開始される。
<Time t5> At the rising timing of the clock signal CLK, the
リードYアドレス手段15は,リードYアドレス信号YR1〜YRmの中からリードYアドレス信号YR1を選択しHレベルとする。HレベルのリードYアドレス信号YR1によってリード側第2転送手段21−1がオン状態となるため,リードレジスタRreg−1に格納されているデータがリードデータバスRD,/RDを経由して出力手段123に伝達される。 The read Y address means 15 selects the read Y address signal YR1 from the read Y address signals YR1 to YRm and sets it to the H level. Since the read-side second transfer means 21-1 is turned on by the H level read Y address signal YR1, the data stored in the read register Rreg-1 is output via the read data buses RD, / RD. 123.
同じタイミングで,ライトYアドレス手段14は,ライトYアドレス信号YW1〜YWmの中からライトYアドレス信号YW1を選択しHレベルとする。HレベルのライトYアドレス信号YW1によってライト側第2転送手段18−1がオン状態となるため,ライトレジスタWreg−1に格納されているデータがライトデータバスWD,/WDを経由して入出力手段122に伝達され,さらに第2リードデータバスRD2,/RD2を経由して出力手段123に伝達される。
At the same timing, the write Y address means 14 selects the write Y address signal YW1 from the write Y address signals YW1 to YWm and sets it to the H level. Since the write side second transfer means 18-1 is turned on by the H level write Y address signal YW1, the data stored in the write register Wreg-1 is input / output via the write data buses WD, / WD. The signal is transmitted to the
出力手段123は,リードデータバスRD,/RDから伝達されたデータと,第2リードデータバスRD2,/RD2から伝達されたデータとを比較し,一致/不一致を判断する。その判断結果は,出力データDO1cとして,出力端子DOUTに出力される。なお,出力手段123に備えられたデータ比較手段は,例えばExOR(排他的論理和)ゲートによって構成されている。 The output means 123 compares the data transmitted from the read data buses RD and / RD with the data transmitted from the second read data buses RD2 and / RD2, and determines a match / mismatch. The determination result is output to the output terminal DOUT as output data DO1c. The data comparison means provided in the output means 123 is constituted by, for example, an ExOR (exclusive OR) gate.
<時刻t5〜t6>時刻t5以降,時刻t6までに,リードYアドレス手段15は,クロック信号CLKに同期してリードYアドレス信号YR1〜YRmの中から順次リードYアドレス信号YR2〜YRmを選択しHレベルとする。これにともない,リードレジスタRreg−2〜Rreg−mに格納されている各データは,順次リードデータバスRD,/RDを経由して出力手段123に伝達される。同様に,ライトYアドレス手段14は,クロック信号CLKに同期してライトYアドレス信号YW1〜YWmの中から順次ライトYアドレス信号YW2〜YWmを選択しHレベルとする。これにともない,ライトレジスタWreg−2〜Wreg−mに格納されている各データは,順次ライトデータバスWD,/WD,入出力手段122,および第2リードデータバスRD2,/RD2を経由して出力手段123に伝達される。出力手段123は,リードデータバスRD,/RDから伝達されたデータと,第2リードデータバスRD2,/RD2から伝達されたデータとを順次比較し,一致/不一致を判断する。その判断結果は,出力データDO2c,DO3c,・・・,DOmcとして,出力端子DOUTに出力される。 <Time t5 to t6> From time t5 to time t6, the read Y address means 15 sequentially selects the read Y address signals YR2 to YRm from the read Y address signals YR1 to YRm in synchronization with the clock signal CLK. Set to H level. Accordingly, each data stored in the read registers Rreg-2 to Rreg-m is sequentially transmitted to the output means 123 via the read data buses RD and / RD. Similarly, the write Y address means 14 sequentially selects the write Y address signals YW2 to YWm from the write Y address signals YW1 to YWm in synchronization with the clock signal CLK and sets them to the H level. Accordingly, each data stored in the write registers Wreg-2 to Wreg-m sequentially passes through the write data buses WD, / WD, the input / output means 122, and the second read data buses RD2, / RD2. It is transmitted to the output means 123. The output means 123 sequentially compares the data transmitted from the read data buses RD and / RD and the data transmitted from the second read data buses RD2 and / RD2 to determine coincidence / mismatch. The determination result is output to the output terminal DOUT as output data DO2c, DO3c,..., DOmc.
<時刻t7以降>時刻t2から時刻t6において,ワード線WL1に接続されているメモリセルMC11〜MCm1の格納データと,ワード線WL2に接続されているメモリセルMC12〜MCm2の格納データが比較される。同様に,時刻t7,t8以降,ワード線WL3からワード線WLnまでワード線2本が1組とされ,各ワード線に接続されているメモリセルの格納データが1組ずつ比較される。 <After time t7> From time t2 to time t6, the storage data of the memory cells MC11 to MCm1 connected to the word line WL1 and the storage data of the memory cells MC12 to MCm2 connected to the word line WL2 are compared. . Similarly, after time t7, t8, two word lines from word line WL3 to word line WLn are taken as one set, and the stored data of the memory cells connected to each word line are compared one by one.
以上,図3に示したシリアルアクセスメモリ101のテストリード動作によれば,図2に示したテストライト動作において各メモリセルMC11〜MCmnに格納されたデータが読み出され,正しくデータが格納されているか否かが判断される。 As described above, according to the test read operation of the serial access memory 101 shown in FIG. 3, the data stored in each of the memory cells MC11 to MCmn is read in the test write operation shown in FIG. It is determined whether or not.
従来のシリアルアクセスメモリ1のリード動作によれば,各ワード線に接続されているメモリセルの格納データが,ワード線ごとにリードレジスタグループ20に転送されるため,すべてのメモリセルMC11〜MCmnから格納データを読み出す場合,ワード線の本数に相当するウェイト時間が消費される。この点,本実施の形態にかかるシリアルアクセスメモリ101のテストリード動作によれば,ワード線2本を1組として,一方のワード線に接続されているメモリセルの格納データがリードレジスタグループ20に転送され,他方のワード線に接続されているメモリセルの格納データがライトレジスタグループ17に転送される。そして,リードレジスタグループ20に格納されたデータとライトレジスタグループ17に格納されたデータが,ビット毎に出力手段123において比較される。したがって,従来のシリアルアクセスメモリ1のリード動作に比べて,ウェイト時間が半減し,テストにおけるリード動作の所要時間の大幅な短縮が実現する。
According to the read operation of the conventional
以上説明したように,本実施の形態にかかるシリアルアクセスメモリ101の構成およびそのテストライト/リード動作によれば,従来のシリアルアクセスメモリ1において全メモリセルMC11〜MCmnに所定のデータを書き込み,全メモリセルMC11〜MCmnから格納データを読み出すライト/リード動作に比べて,大幅な時間短縮が実現する。
As described above, according to the configuration of the serial access memory 101 and its test write / read operation according to the present embodiment, predetermined data is written to all the memory cells MC11 to MCmn in the conventional
次に,本実施の形態にかかるシリアルアクセスメモリ101およびテストリード動作の他の形態を説明する。 Next, another embodiment of the serial access memory 101 and the test read operation according to the present embodiment will be described.
本実施の形態にかかるシリアルアクセスメモリ101のテストリード動作では,図3に示したように,時刻t5以降,リードYアドレス手段15がリードYアドレス信号YR1〜YRmを順次選択しHレベルとする。同じタイミングで,ライトYアドレス手段14がライトYアドレス信号YW1〜YWmを順次選択しHレベルとする。これによって,リードレジスタグループ20に格納されているデータ列とライトレジスタグループ17に格納されているデータ列が,ビット毎に出力手段123に伝送され,出力手段123に備えられたデータ比較手段によってビット毎に比較される。
In the test read operation of the serial access memory 101 according to the present embodiment, as shown in FIG. 3, after time t5, the read Y address means 15 sequentially selects the read Y address signals YR1 to YRm and sets them to the H level. At the same timing, the write Y address means 14 sequentially selects the write Y address signals YW1 to YWm and sets them to the H level. As a result, the data string stored in the
これに対して,リードYアドレス手段15によるリードYアドレス信号YR1〜YRmの順次選択と,ライトYアドレス手段14によるライトYアドレス信号YW1〜YWmの順次選択を交互に行うようにしてもよい。この方法によれば,リードレジスタRreg−1〜Rreg−mに格納されている各データと,ライトレジスタWreg−1〜Wreg−mに格納されている各データが交互に出力手段123に伝送されることになる。そして,出力手段123にスイッチ手段を備え,このスイッチ手段によってリードデータバスRD,/RDから伝送されたデータ,および,第2リードデータバスRD2,/RD2から伝送されたデータを交互に選択し,出力端子DOUTに出力する。この構成,方法によれば,出力手段123にデータ比較回路を備える必要がなくなり,出力手段123をコンパクトに構成することが可能となる。
On the other hand, the sequential selection of the read Y address signals YR1 to YRm by the read Y address means 15 and the sequential selection of the write Y address signals YW1 to YWm by the write Y address means 14 may be performed alternately. According to this method, each data stored in the read registers Rreg-1 to Rreg-m and each data stored in the write registers Wreg-1 to Wreg-m are alternately transmitted to the
また,リードYアドレス手段15によるリードYアドレス信号YR1〜YRmの順次選択を終えた後に,ライトYアドレス手段14によるライトYアドレス信号YW1〜YWmの順次選択を行うようにしてもよい。この方法によれば,リードレジスタRreg−1〜Rreg−mに格納されている各データが全て出力手段123に伝送された後に,ライトレジスタWreg−1〜Wreg−mに格納されている各データが出力手段123に伝送されることになる。リードYアドレス手段15によるリードYアドレス信号YR1〜YRmの順次選択と,ライトYアドレス手段14によるライトYアドレス信号YW1〜YWmの順次選択を交互に行う場合に比べて,リードYアドレス手段15およびライトYアドレス手段14の制御が容易化され,この制御を担当するメモリ制御部112のハードウェアおよびソフトウェアの両面で規模の縮小が実現する。
Further, after the sequential selection of the read Y address signals YR1 to YRm by the read Y address means 15, the write Y address means 14 may sequentially select the write Y address signals YW1 to YWm. According to this method, after all the data stored in the read registers Rreg-1 to Rreg-m are transmitted to the
[第2の実施の形態]本発明の第2の実施の形態にかかるシリアルアクセスメモリ201の構成を図4に示す。 [Second Embodiment] FIG. 4 shows the configuration of a serial access memory 201 according to a second embodiment of the present invention.
本実施の形態にかかるシリアルアクセスメモリ201は,第1の実施の形態にかかるシリアルアクセスメモリ101に対して,インバータ211,212が追加されたものである。インバータ211,212は,第2リードデータバスRD2,/RD2と出力手段123との間に設けられており,入出力手段122から第2リードデータバスRD2,/RD2に出力されたデータの論理レベルを反転させて出力手段123に供給する。なお,インバータ211,212以外の構成については,シリアルアクセスメモリ201は,シリアルアクセスメモリ101と同様である。
The serial access memory 201 according to the present embodiment is obtained by adding
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ201の動作について図5を用いて説明する。シリアルアクセスメモリ201は,テスト時間の短縮を目的として構成されている。したがって,ここではシリアルアクセスメモリ201に対して所定のデータを書き込んだ後,データを読み出して,正しいデータが読み出されたか否かを判断するテストにおけるリード動作およびライト動作を説明する。 The operation of the serial access memory 201 according to this embodiment configured as described above will be described with reference to FIG. The serial access memory 201 is configured for the purpose of shortening the test time. Therefore, here, a read operation and a write operation in a test in which predetermined data is written to the serial access memory 201 and then data is read to determine whether or not correct data has been read will be described.
図5は,シリアルアクセスメモリ201のテストライト動作を示すタイミングチャートである。以下,図中の時刻ごとにテストライト動作を説明する。 FIG. 5 is a timing chart showing the test write operation of the serial access memory 201. Hereinafter, the test write operation will be described for each time in the figure.
<時刻t1>テストライト動作を開始するにあたり,メモリ制御部112に対してテストモード信号TMが入力される。そして,テストライト動作は,メモリ制御部112に対して,ライトXアドレスWXADがシリアルに入力されることによって開始される。なお,ライトXアドレスWXADをメモリ制御部112に取り込むため,予めメモリ制御部112に対して,Hレベルのライトアドレスイネーブル信号WADEが入力される。まず,時刻t1において,ライトXアドレスWXADの最上位ビット(MSB)のデータAmがメモリ制御部112に取り込まれる。以後,クロック信号CLKに同期して,順次ライトXアドレスWXADの各ビットデータがメモリ制御部112に取り込まれる。
<Time t1> When the test write operation is started, the test mode signal TM is input to the
<時刻t2>ライトXアドレスWXADの最下位ビット(LSB)のデータA1がメモリ制御部112に取り込まれ,ライトXアドレスWXADの取り込みが完了する。ここで,メモリ制御部112に対して入力されるライトアドレスイネーブル信号WADEがLレベルとされる。なお,このテストライト動作では,ライトXアドレスWXADによって,最初にワード線WL1が選択される。
<Time t2> The data A1 of the least significant bit (LSB) of the write X address WXAD is captured by the
<時刻t3>図12に示した従来のシリアルアクセスメモリ1のライト動作の中ではライトマスク動作が行われる。しかし,テストライト動作が行われるシリアルアクセスメモリ101の各メモリセルMC11〜MCmnは,データが格納されていない初期状態であるため,ライトマスク動作の実施は必須ではない。したがって,ここではライトマスク動作は省略される。
<Time t3> In the write operation of the conventional
<時刻t4>クロック信号CLKの立ち上がりのタイミングで,メモリ制御部112は,Hレベルのライトイネーブル信号WEを検出する。これによって,実質的なテストライト動作が開始される。ライトYアドレス手段14は,ライトYアドレス信号YW1〜YWmの中からライトYアドレス信号YW1を選択しHレベルとする。このとき,入力端子DINから入力された入力データDI1は,入出力手段122を介して,ライトデータバスWD,/WDに伝達されている。HレベルのライトYアドレス信号YW1によってライト側第2転送手段18−1がオン状態となるため,入力データDI1がライトレジスタWreg−1に格納される。
<Time t4> At the rising timing of the clock signal CLK, the
<時刻t4〜t5>時刻t4以降,時刻t5までに,ライトYアドレス手段14は,クロック信号CLKに同期してライトYアドレス信号YW1〜YWmの中から順次ライトYアドレス信号YW2〜YWmを選択しHレベルとする。一方,入力端子DINに入力データDI2〜DImが順次入力されており,各入力データDI2〜DImは,ライトレジスタWreg−2〜Wreg−mに格納される。 <Time t4 to t5> From time t4 to time t5, the write Y address means 14 sequentially selects the write Y address signals YW2 to YWm from the write Y address signals YW1 to YWm in synchronization with the clock signal CLK. Set to H level. On the other hand, input data DI2 to DIm are sequentially input to the input terminal DIN, and each input data DI2 to DIm is stored in the write registers Wreg-2 to Wreg-m.
<時刻t6>メモリ制御部112に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
<Time t6> The H level write reset signal WR is input to the
<時刻t7>時刻t1〜t2において選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部112によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して一斉に転送される。
<Time t7> The word line WL1 selected at time t1 to t2 is set to H level by the X address means 13, and the control signal WT is set to H level by the
<時刻t8>ワード線WL1に接続されているメモリセルMC11〜MCm1に対して,ライトレジスタWreg−1〜Wreg−mに格納されている各データが転送された後,ワード線WL3がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部112によってHレベルとされる。この結果,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して転送されたデータと同じ入力データDI1〜DImが,ワード線WL3に接続されているメモリセルMC13〜MCm3に対して一斉に転送される。
<Time t8> After each data stored in the write registers Wreg-1 to Wreg-m is transferred to the memory cells MC11 to MCm1 connected to the word line WL1, the word line WL3 is X address means. 13 is set to H level, and the control signal WT is set to H level by the
<時刻t8以降>ワード線WL3に接続されているメモリセルMC13〜MCm3に対して入力データDI1〜DImが転送され格納された後,同様に,奇数番のワード線WL5,WL7,・・・に接続されているメモリセルMC15〜MCm5,MC17〜MCm7,・・・に対しても同一の入力データDI1〜DImが転送される。以上のようにして,奇数番のワード線に接続されているメモリセルに対して,同一の入力データDI1〜DImが書き込まれる。 <After time t8> After the input data DI1 to DIm are transferred to and stored in the memory cells MC13 to MCm3 connected to the word line WL3, the odd numbered word lines WL5, WL7,. The same input data DI1 to DIm are transferred to the connected memory cells MC15 to MCm5, MC17 to MCm7,. As described above, the same input data DI1 to DIm are written to the memory cells connected to the odd-numbered word lines.
奇数番のワード線に接続されているメモリセルに対して,同一の入力データDI1〜DImが書き込まれた後,シリアルアクセスメモリ201は,図5に示したテストライト動作を繰り返し,今度は,偶数番のワード線WL2,WL4,WL6,・・・に接続されているメモリセルMC12〜MCm2,MC14〜MCm4,MC16〜MCm6,・・・に対して,入力データ/DI1〜/DImを格納する。この入力データ/DI1〜/DImはそれぞれ,入力データDI1〜DImの論理レベルを反転させたものである。例えば,入力データDI1が"0"の場合は,入力データ/DI1は"1"である。 After the same input data DI1 to DIm are written to the memory cells connected to the odd-numbered word lines, the serial access memory 201 repeats the test write operation shown in FIG. Input data / DI1 to / DIm is stored in memory cells MC12 to MCm2, MC14 to MCm4, MC16 to MCm6,... Connected to the numbered word lines WL2, WL4, WL6,. The input data / DI1 to / DIm are obtained by inverting the logic levels of the input data DI1 to DIm, respectively. For example, when the input data DI1 is “0”, the input data / DI1 is “1”.
以上のように,本実施の形態にかかるシリアルアクセスメモリ201のテストライト動作によれば,一のワード線に接続された各メモリセルには,隣接するワード線に接続された各メモリセルに格納されているデータの論理レベルを反転させたデータが格納されることになる。 As described above, according to the test write operation of the serial access memory 201 according to the present embodiment, each memory cell connected to one word line is stored in each memory cell connected to an adjacent word line. Data obtained by inverting the logic level of the stored data is stored.
そして,このテストライト動作では,ライトレジスタグループ17に対する入力データDI1〜DImおよび入力データ/DI1〜/DImの格納動作がそれぞれ1回ずつ実行された後,全ワード線WL1〜WLnについてのデータ転送が行われる。したがって,各ワード線にアクセスする度に,ライトレジスタグループ17に入力データを格納する従来のシリアルアクセスメモリ1のライト動作に比べて,全てのメモリセルMC11〜MCmnへのデータ格納にかかる時間が大幅に短縮する。
In this test write operation, after the storage operation of the input data DI1 to DIm and the input data / DI1 to / DIm for the
本実施の形態にかかるシリアルアクセスメモリ201は,図5に示したテストライト動作に引き続いて,テストリード動作を行う。 The serial access memory 201 according to the present embodiment performs a test read operation following the test write operation shown in FIG.
このシリアルアクセスメモリ201のテストリード動作は,図3に示した第1の実施の形態にかかるシリアルアクセスメモリ101のテストリード動作と同様に行われる。すなわち,ワード線2本を1組として,一方のワード線に接続されているメモリセルの格納データがリードレジスタグループ20に転送され,他方のワード線に接続されているメモリセルの格納データがライトレジスタグループ17に転送される。そして,リードレジスタグループ20に格納されているデータ列とライトレジスタグループ17に格納されているデータ列が,ビット毎に出力手段123において比較される。
The test read operation of the serial access memory 201 is performed in the same manner as the test read operation of the serial access memory 101 according to the first embodiment shown in FIG. That is, as a set of two word lines, data stored in memory cells connected to one word line is transferred to the
ただし,ワード線ごとに同一のデータ列が格納される第1の実施の形態にかかるシリアルアクセスメモリ101のテストライト動作とは異なり,シリアルアクセスメモリ201のテストライト動作によれば,奇数番のワード線WL1,WL3,・・・に接続されているメモリセルMC11〜MCm1,MC13〜MCm3,・・・には,偶数番のワード線WL2,WL4,・・・に接続されているメモリセルMC12〜MCm2,MC14〜MCm4,・・・の格納データの論理レベルを反転させたデータが格納される。例えば,ワード線WL1に接続されているメモリセルMC11〜MCm1に入力データDI1〜DIm="01010・・・1"が格納されている場合,ワード線WL2に接続されているメモリセルMC12〜MCm2には入力データ/DI1〜/DIm="10101・・・0"が格納される。そして,テストリード動作において,メモリセルMC11〜MCm1の格納データ"01010・・・1"は,リードレジスタグループ20に転送格納され,メモリセルMC12〜MCm2の格納データ"10101・・・0"は,ライトレジスタグループ17に転送格納される。
However, unlike the test write operation of the serial access memory 101 according to the first embodiment in which the same data string is stored for each word line, according to the test write operation of the serial access memory 201, odd-numbered words Memory cells MC11 to MCm1, MC13 to MCm3,... Connected to lines WL1, WL3,... Have memory cells MC12 to MC12 connected to even-numbered word lines WL2, WL4,. Data obtained by inverting the logic level of the stored data of MCm2, MC14 to MCm4,. For example, when the input data DI1 to DIm = “01010... 1” is stored in the memory cells MC11 to MCm1 connected to the word line WL1, the memory cells MC12 to MCm2 connected to the word line WL2 are stored. Stores input data / DI1 to / DIm = “10101... 0”. In the test read operation, the storage data “01010... 1” of the memory cells MC11 to MCm1 is transferred and stored in the
リードレジスタグループ20に格納されたデータ列"01010・・・1"は,1ビットずつリードデータバスRD,/RDを経由して出力手段123に伝達される。
The data string “01010... 1” stored in the
一方,ライトレジスタグループ17に格納されたデータ列"10101・・・0"は,1ビットずつライトデータバスWD,/WDを経由して入出力手段122に伝達され,さらに第2リードデータバスRD2,/RD2,インバータ211,212を経由して出力手段123に伝達される。ライトレジスタグループ17に格納されたデータ列"10101・・・0"は,途中,インバータ211,212を経由するため,ここで論理レベルが反転し,データ列"01010・・・1"として出力手段123に入力される。
On the other hand, the data string “10101... 0” stored in the
出力手段123は,リードデータバスRD,/RDから伝達されたデータと,第2リードデータバスRD2,/RD2から伝達されたデータとを比較し,一致/不一致を判断する。このとき,第2リードデータバスRD2,/RD2から伝達されたデータは,予めインバータ211,212によって論理レベルが反転しているため,出力手段123に備えられたデータ比較手段は,第2リードデータバスRD2,/RD2から伝達されたデータをそのまま,リードデータバスRD,/RDから伝達されたデータと比較することが可能となる。その判断結果は,出力データDO1cとして,出力端子DOUTに出力される。
The output means 123 compares the data transmitted from the read data buses RD and / RD with the data transmitted from the second read data buses RD2 and / RD2, and determines a match / mismatch. At this time, since the logic level of the data transmitted from the second read data buses RD2 and / RD2 is inverted by the
ワード線WL1,WL2以外のワード線WL3〜WLnについても,ワード線2本が1組とされ,各ワード線に接続されているメモリセルの格納データが1組ずつ出力手段123によって比較される。 For the word lines WL3 to WLn other than the word lines WL1 and WL2, two word lines are set as one set, and the data stored in the memory cells connected to each word line are compared one by one by the output means 123.
以上,シリアルアクセスメモリ201のテストリード動作によれば,図5に示したテストライト動作において各メモリセルMC11〜MCmnに格納されたデータが読み出され,正しくデータが格納されているか否かが判断される。 As described above, according to the test read operation of the serial access memory 201, the data stored in each of the memory cells MC11 to MCmn is read out in the test write operation shown in FIG. 5, and it is determined whether or not the data is stored correctly. Is done.
しかも,ワード線2本を1組として,一方のワード線に接続されているメモリセルの格納データがリードレジスタグループ20に転送され,他方のワード線に接続されているメモリセルの格納データがライトレジスタグループ17に転送される。そして,リードレジスタグループ20に格納されているデータ列とライトレジスタグループ17に格納されているデータ列が,ビット毎に出力手段123において比較される。したがって,各ワード線にアクセスして格納データをリードレジスタグループ20に転送して外部に読み出す従来のシリアルアクセスメモリ1のリード動作に比べて,テストリード動作の所要時間の大幅な短縮が実現する。
Moreover, the stored data of the memory cells connected to one word line are transferred to the
以上説明したように,本実施の形態にかかるシリアルアクセスメモリ201の構成およびそのテストライト/リード動作によれば,従来のシリアルアクセスメモリ1において全メモリセルMC11〜MCmnに所定のデータを書き込み,全メモリセルMC11〜MCmnから格納データを読み出すライト/リード動作に比べて,大幅な時間短縮が実現する。
As described above, according to the configuration of the serial access memory 201 and the test write / read operation according to the present embodiment, predetermined data is written to all the memory cells MC11 to MCmn in the conventional
ところで,第1の実施の形態にかかるシリアルアクセスメモリ101の構成およびそのテストライト/リード動作によれば,各ワード線に接続されたメモリセルには,ワード線単位で同一のデータ列が格納される。この場合,テストにおいて,例えばワード線WL1に接続されたメモリセルMC11〜MCm1の格納データとワード線WL2に接続されたメモリセルMC12〜MCm2の格納データが一致しているという結果が得られたとしても,テストライト動作あるいはテストリード動作においてワード線WL1,WL2の選択が誤りなく行われていたか否かの判断まではできない。この点,本実施の形態にかかるシリアルアクセスメモリ201の構成およびそのテストライト/リード動作によれば,隣接するワード線毎に論理レベルが反転したデータ列が格納され,そのデータ列が読み出されて比較されるため,各メモリセルへのデータ格納が正常に行われているか否かの判断はもちろんのこと,ワード線選択についての合否判断も可能となる。 By the way, according to the configuration of the serial access memory 101 and the test write / read operation according to the first embodiment, the same data string is stored in units of word lines in the memory cells connected to the respective word lines. The In this case, in the test, for example, it is assumed that the storage data of the memory cells MC11 to MCm1 connected to the word line WL1 and the storage data of the memory cells MC12 to MCm2 connected to the word line WL2 match. However, it is impossible to determine whether or not the selection of the word lines WL1 and WL2 has been performed without error in the test write operation or the test read operation. In this regard, according to the configuration of the serial access memory 201 and the test write / read operation according to the present embodiment, a data string whose logic level is inverted is stored for each adjacent word line, and the data string is read out. Therefore, it is possible not only to determine whether or not data is normally stored in each memory cell but also to determine whether or not the word line is selected.
[第3の実施の形態]本発明の第3の実施の形態にかかるシリアルアクセスメモリ301の構成を図6に示す。 [Third Embodiment] FIG. 6 shows the configuration of a serial access memory 301 according to a third embodiment of the present invention.
本実施の形態にかかるシリアルアクセスメモリ301は,第2の実施の形態にかかるシリアルアクセスメモリ201に対して,ライト側第3転送手段グループ311が追加されたものである。このライト側第3転送手段グループ311は,各ビット線対BL1,/BL1〜BLm,/BLmに対応するライト側第3転送手段311−1〜311−mから構成されている。 The serial access memory 301 according to this embodiment is obtained by adding a write-side third transfer means group 311 to the serial access memory 201 according to the second embodiment. This write side third transfer means group 311 is composed of write side third transfer means 311-1 to 311-m corresponding to the respective bit line pairs BL1, / BL1 to BLm, / BLm.
各ライト側第3転送手段311−1〜311−mは,2つのトランジスタから構成されている。ライト側第3転送手段311−1〜311−mを構成する2・m個のトランジスタは,制御信号WT2によってオン/オフ制御される。 Each write-side third transfer means 311-1 to 311-m is composed of two transistors. The 2 · m transistors constituting the write side third transfer means 311-1 to 311-m are ON / OFF controlled by the control signal WT2.
シリアルアクセスメモリ301は,ビット線対BL1,/BL1〜BLm,/BLmとライトレジスタWreg−1〜Wreg−mを接続するものとして,このライト側第3転送手段311−1〜311−mの他,制御信号WTによってオン/オフ制御されるライト側第1転送手段16−1〜16−mを有する。ライトレジスタグループ17に格納されているデータをビット線対BL1,/BL1〜BLm,/BLmを経由してメモリセルアレイ11に転送する場合,制御信号WTまたは制御信号WT2のいずれかがHレベルとされる。
The serial access memory 301 connects the bit line pairs BL1, / BL1 to BLm, / BLm and the write registers Wreg-1 to Wreg-m. In addition to the write side third transfer means 311-1 to 311-m, , Write-side first transfer means 16-1 to 16-m that are on / off controlled by a control signal WT. When data stored in the
各ライトレジスタWreg−1〜Wreg−mには相補のデータが格納される。この相補のデータは,ライト側第1転送手段16−1〜16−mまたはライト側第3転送手段311−1〜311−mのいずれかによってビット線対BL1,/BL1〜BLm,/BLmに転送される。ただし,ライトレジスタWreg−1〜Wreg−mそれぞれに格納されている相補のデータのうち,ライト側第1転送手段16−1〜16−mによって転送された場合にビット線BL1〜BLmに出力されるデータは,ライト側第3転送手段311−1〜311−mによって転送された場合には,ビット線/BL1〜/BLmに出力される。逆に,ライト側第1転送手段16−1〜16−mによって転送された場合にビット線/BL1〜/BLmに出力されるデータは,ライト側第3転送手段311−1〜311−mによって転送された場合には,ビット線BL1〜BLmに出力される。具体的には,例えば,ライト側第1転送手段16−1によってビット線対BL1にデータ"0"が転送され,ビット線/BL1にデータ"1"が転送されるようにライトレジスタWreg−1に相補のデータ"0,1"が格納されている場合,この相補のデータをライト側第3転送手段311−1によってビット線対BL1,/BL1に転送すると,ビット線BLにはデータ"1"が出力され,ビット線/BLにはデータ"0"が出力される。 Complementary data is stored in each of the write registers Wreg-1 to Wreg-m. This complementary data is transferred to the bit line pairs BL1, / BL1 to BLm, / BLm by either the write side first transfer means 16-1 to 16-m or the write side third transfer means 311-1 to 311-m. Transferred. However, among the complementary data stored in the write registers Wreg-1 to Wreg-m, when the data is transferred by the write side first transfer means 16-1 to 16-m, it is output to the bit lines BL1 to BLm. When the data is transferred by the write side third transfer means 311-1 to 311-m, it is output to the bit lines / BL1 to / BLm. On the contrary, the data output to the bit lines / BL1 to / BLm when transferred by the write side first transfer means 16-1 to 16-m is written by the write side third transfer means 311-1 to 311-m. When transferred, it is output to the bit lines BL1 to BLm. Specifically, for example, the write register Wreg-1 so that the data “0” is transferred to the bit line pair BL1 and the data “1” is transferred to the bit line / BL1 by the write side first transfer means 16-1. Is stored in the bit line pair BL1, / BL1 by the write side third transfer means 311-1, the data "1" is stored in the bit line BL. "Is output, and data" 0 "is output to the bit line / BL.
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ301の動作について説明する。シリアルアクセスメモリ301は,テスト時間の短縮を目的として構成されている。したがって,ここではシリアルアクセスメモリ301に対して所定のデータを書き込んだ後,データを読み出して,正しいデータが読み出されたか否かを判断するテストにおけるリード動作およびライト動作を説明する。 The operation of the serial access memory 301 according to this embodiment configured as described above will be described. The serial access memory 301 is configured for the purpose of shortening the test time. Therefore, here, a read operation and a write operation in a test for determining whether or not correct data has been read after reading predetermined data into the serial access memory 301 will be described.
図7は,シリアルアクセスメモリ301のテストライト動作を示すタイミングチャートである。以下,図中の時刻ごとにテストライト動作を説明する。 FIG. 7 is a timing chart showing the test write operation of the serial access memory 301. Hereinafter, the test write operation will be described for each time in the figure.
<時刻t1>テストライト動作を開始するにあたり,メモリ制御部112に対してテストモード信号TMが入力される。そして,テストライト動作は,メモリ制御部112に対して,ライトXアドレスWXADがシリアルに入力されることによって開始される。なお,ライトXアドレスWXADをメモリ制御部112に取り込むため,予めメモリ制御部112に対して,Hレベルのライトアドレスイネーブル信号WADEが入力される。まず,時刻t1において,ライトXアドレスWXADの最上位ビット(MSB)のデータAmがメモリ制御部112に取り込まれる。以後,クロック信号CLKに同期して,順次ライトXアドレスWXADの各ビットデータがメモリ制御部112に取り込まれる。
<Time t1> When the test write operation is started, the test mode signal TM is input to the
<時刻t2>ライトXアドレスWXADの最下位ビット(LSB)のデータA1がメモリ制御部112に取り込まれ,ライトXアドレスWXADの取り込みが完了する。ここで,メモリ制御部112に対して入力されるライトアドレスイネーブル信号WADEがLレベルとされる。なお,このテストライト動作では,ライトXアドレスWXADによって,最初にワード線WL1が選択される。
<Time t2> The data A1 of the least significant bit (LSB) of the write X address WXAD is captured by the
<時刻t3>図12に示した従来のシリアルアクセスメモリ1のライト動作の中ではライトマスク動作が行われる。しかし,テストライト動作が行われるシリアルアクセスメモリ101の各メモリセルMC11〜MCmnは,データが格納されていない初期状態であるため,ライトマスク動作の実施は必須ではない。したがって,ここではライトマスク動作は省略される。
<Time t3> In the write operation of the conventional
<時刻t4>クロック信号CLKの立ち上がりのタイミングで,メモリ制御部112は,Hレベルのライトイネーブル信号WEを検出する。これによって,実質的なテストライト動作が開始される。ライトYアドレス手段14は,ライトYアドレス信号YW1〜YWmの中からライトYアドレス信号YW1を選択しHレベルとする。このとき,入力端子DINから入力された入力データDI1は,入出力手段122を介して,ライトデータバスWD,/WDに伝達されている。HレベルのライトYアドレス信号YW1によってライト側第2転送手段18−1がオン状態となるため,入力データDI1がライトレジスタWreg−1に格納される。
<Time t4> At the rising timing of the clock signal CLK, the
<時刻t4〜t5>時刻t4以降,時刻t5までに,ライトYアドレス手段14は,クロック信号CLKに同期してライトYアドレス信号YW1〜YWmの中から順次ライトYアドレス信号YW2〜YWmを選択しHレベルとする。一方,入力端子DINに入力データDI2〜DImが順次入力されており,各入力データDI2〜DImは,ライトレジスタWreg−2〜Wreg−mに格納される。 <Time t4 to t5> From time t4 to time t5, the write Y address means 14 sequentially selects the write Y address signals YW2 to YWm from the write Y address signals YW1 to YWm in synchronization with the clock signal CLK. Set to H level. On the other hand, input data DI2 to DIm are sequentially input to the input terminal DIN, and each input data DI2 to DIm is stored in the write registers Wreg-2 to Wreg-m.
<時刻t6>メモリ制御部112に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
<Time t6> The H level write reset signal WR is input to the
<時刻t7>時刻t1〜t2において選択されたワード線WL1がXアドレス手段13によってHレベルとされ,さらに制御信号WTがメモリ制御部112によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ライト側第1転送手段16−1〜16−mを経由して,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して一斉に転送される。
<Time t7> The word line WL1 selected at time t1 to t2 is set to H level by the X address means 13, and the control signal WT is set to H level by the
<時刻t8>再び,メモリ制御部112に対して,Hレベルのライトリセット信号WRが入力され,ライトレジスタグループ17に格納されている入力データDI1〜DImの,メモリセルアレイ11への転送が開始される。
<Time t8> Again, the H level write reset signal WR is input to the
<時刻t9>時刻t1〜t2において選択されたワード線WL1の次のアドレスのワード線WL2がXアドレス手段13によってHレベルとされ,さらに制御信号WT2がメモリ制御部112によってHレベルとされる。この結果,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ライト側第3転送手段311−1〜311−mを経由して,ワード線WL2に接続されているメモリセルMC12〜MCm2に対して一斉に転送される。このときメモリセルMC12〜MCm2には,メモリセルMC11〜MCm1に格納されているデータに対して論理レベルが反転したデータが格納される。
<Time t9> The word line WL2 of the next address of the word line WL1 selected at times t1 to t2 is set to H level by the X address means 13, and the control signal WT2 is set to H level by the
<時刻t10〜t13>時刻t10から時刻t13まで,時刻t6から時刻t9までの動作と略同一の動作をXアドレスを1つずつインクリメントしながら繰り返す。ただし,奇数番のワード線WL1,WL3,・・・に接続されているメモリセルMC11〜MCm1,MC13〜MCm3,・・・にデータを転送するときは,制御信号WTがHレベルとされ,偶数番のワード線WL2,WL4,・・・に接続されているメモリセルMC12〜MCm2,MC14〜MCm4,・・・にデータを転送するときは,制御信号WT2がHレベルとされる。そして,時刻t13において,ライトレジスタグループ17に格納されている入力データDI1〜DImが,ワード線WLnに接続されているメモリセルMC1n〜MCmnに一斉に転送されたところで,ライトレジスタグループ17からメモリセルアレイ11への入力データDI1〜DImの転送が完了する。この転送動作によって,奇数番のワード線WL1,WL3,・・・に接続されているメモリセルMC11〜MCm1,MC13〜MCm3,・・・には入力データDI1〜DImが格納され,偶数番のワード線WL2,WL4,・・・に接続されているメモリセルMC12〜MCm2,MC14〜MCm4,・・・には入力データDI1〜DImの論理レベル反転データ/DI1〜/DImが格納されることになる。
<Time t10 to t13> From time t10 to time t13, the substantially same operation as that from time t6 to time t9 is repeated while incrementing the X address one by one. However, when data is transferred to the memory cells MC11 to MCm1, MC13 to MCm3,... Connected to the odd-numbered word lines WL1, WL3,. When data is transferred to the memory cells MC12 to MCm2, MC14 to MCm4,... Connected to the numbered word lines WL2, WL4,..., The control signal WT2 is set to the H level. At time t13, when the input data DI1 to DIm stored in the
本実施の形態にかかるシリアルアクセスメモリ301は,テストライト動作に引き続いて,第2の実施の形態にかかるシリアルアクセスメモリ201と略同一のテストリード動作を行う。 The serial access memory 301 according to the present embodiment performs a test read operation substantially the same as the serial access memory 201 according to the second embodiment, following the test write operation.
以上,図7に示したシリアルアクセスメモリ301の構成およびそのテストライト動作によれば,第2の実施の形態にかかるシリアルアクセスメモリ201のテストライト動作と同様に,一のワード線に接続された各メモリセルには,隣接するワード線に接続された各メモリセルに格納されているデータの論理レベルを反転させたデータが格納されることになる。しかも,本実施の形態にかかるシリアルアクセスメモリ301の構成およびそのテストライト/リード動作によれば,ライトレジスタグループ17に対する入力データDI1〜DImの格納動作を1回だけ実施すれば,隣接するワード線毎に論理レベルが反転したデータ列を格納し,そのデータ列を読み出して比較することが可能となる。したがって,第2の実施の形態にかかるシリアルアクセスメモリ201のテストライト/リード動作よりも短時間にうちに,各メモリセルへのデータ格納が正常に行われているか否かの判断,および,ワード線の選択が正常に行われているか否かの判断が可能となる。
As described above, according to the configuration of the serial access memory 301 shown in FIG. 7 and its test write operation, it is connected to one word line as in the test write operation of the serial access memory 201 according to the second embodiment. Each memory cell stores data obtained by inverting the logic level of the data stored in each memory cell connected to the adjacent word line. Moreover, according to the configuration of the serial access memory 301 and the test write / read operation according to the present embodiment, if the storage operation of the input data DI1 to DIm for the
[第4の実施の形態]本発明の第4の実施の形態にかかるシリアルアクセスメモリ401の構成を図8に示す。 [Fourth Embodiment] FIG. 8 shows the configuration of a serial access memory 401 according to a fourth embodiment of the present invention.
本実施の形態にかかるシリアルアクセスメモリ401は,第2の実施の形態にかかるシリアルアクセスメモリ201に対して,テスト用ライトYアドレス手段411,インバータ413−1〜413−m(m個),NORゲート415−1〜415−m(m個)が追加された構成を有する。 The serial access memory 401 according to the present embodiment is different from the serial access memory 201 according to the second embodiment in the test write Y address means 411, inverters 413-1 to 413-m (m number), NOR. Gates 415-1 to 415-m (m) are added.
各ライト側第2転送手段18−1〜18−mを構成する2個のトランジスタのゲートは,インバータ413−1〜413−mの出力端子に接続されている。 The gates of the two transistors constituting each write side second transfer means 18-1 to 18-m are connected to the output terminals of the inverters 413-1 to 413-m.
各NORゲート415−1〜415−mの出力端子は,インバータ413−1〜413−mの入力端子に接続されている。また,各NORゲート415−1〜415−mの第1入力端子は,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmの伝送ラインに接続されている。 The output terminals of the NOR gates 415-1 to 415-m are connected to the input terminals of the inverters 413-1 to 413-m. The first input terminals of the NOR gates 415-1 to 415-m are connected to the transmission lines for the write Y address signals YW1 to YWm output from the write Y address means 14.
NORゲート415−1〜415−mは,4個ずつグループ化されている。第1グループに属するNORゲート415−1〜415−4の各第2入力端子は共通化され,テスト用ライトYアドレス手段411から出力されるテストライトYアドレス信号TYW1の伝送ラインに接続されている。同様に,第2グループから第kグループ(k=m/4)まで各グループに属するNORゲート415−5〜415−mは,グループごとに第2入力端子が共通化され,それぞれテスト用ライトYアドレス手段411から出力されるテストライトYアドレス信号TYW2〜TYWkの伝送ラインに接続されている。 The NOR gates 415-1 to 415-m are grouped by four. The second input terminals of the NOR gates 415-1 to 415-4 belonging to the first group are shared and connected to the transmission line of the test write Y address signal TYW1 output from the test write Y address means 411. . Similarly, the NOR gates 415-5 to 415-m belonging to each group from the second group to the k-th group (k = m / 4) have a common second input terminal for each group, and each of the test write Y The test write Y address signals TYW2 to TYWk output from the address means 411 are connected to the transmission line.
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ401の動作について説明する。シリアルアクセスメモリ401は,第2の実施の形態にかかるシリアルアクセスメモリ201に対して,テストライト動作の所要時間をさらに短縮させることを目的として構成されている。したがって,ここではシリアルアクセスメモリ401のテストライト動作を中心に説明する。 The operation of the serial access memory 401 according to this embodiment configured as described above will be described. The serial access memory 401 is configured for the purpose of further reducing the time required for the test write operation compared to the serial access memory 201 according to the second embodiment. Therefore, here, the test write operation of the serial access memory 401 will be mainly described.
シリアルアクセスメモリ401において,テストライト動作を行う場合,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmは全てLレベルに固定される。そして,テスト用ライトYアドレス手段411が,クロック信号CLKに同期してテストライトYアドレス信号TYW1〜YWkを順次選択しHレベルとする。このとき入力端子DINには入力データDI1〜DIkが順次入力されており,各入力データDI1〜DIkは,ライトレジスタWreg−1〜Wreg−mに格納される。この格納動作によって,ライトレジスタWreg−1〜Wreg−mは,4個ずつ同じ入力データが格納されることになる。例えば,ライトレジスタWreg−1〜Wreg−4には,入力データDI1が入力され,ライトレジスタWreg−m−3〜Wreg−mには入力データDIkが入力される。 When the test write operation is performed in the serial access memory 401, the write Y address signals YW1 to YWm output from the write Y address means 14 are all fixed at the L level. Then, the test write Y address means 411 sequentially selects the test write Y address signals TYW1 to YWk in synchronization with the clock signal CLK and sets them to the H level. At this time, input data DI1 to DIk are sequentially input to the input terminal DIN, and each input data DI1 to DIk is stored in the write registers Wreg-1 to Wreg-m. With this storing operation, the same input data is stored in each of the write registers Wreg-1 to Wreg-m. For example, the input data DI1 is input to the write registers Wreg-1 to Wreg-4, and the input data DIk is input to the write registers Wreg-m-3 to Wreg-m.
ライトレジスタWreg−1〜Wreg−mに入力データDI1〜DIkが転送された後,本実施の形態にかかるシリアルアクセスメモリ401は,第2の実施の形態にかかるシリアルアクセスメモリ201と略同一のテストライト動作を実行する。すなわち,制御信号WTがメモリ制御部112によってHレベルとされ,ワード線WL1〜WLnがXアドレス手段13によって順次Hレベルとされる。そして,ライトレジスタグループ17に格納されている入力データDI1〜DIkが,ライト側第1転送手段16−1〜16−mを経由して,ワード線WL1〜WLnに接続されているメモリセルMC11〜MCm1,・・・,MC1n〜MCmnに対してワード線ごとに転送される。
After the input data DI1 to DIk are transferred to the write registers Wreg-1 to Wreg-m, the serial access memory 401 according to this embodiment is substantially the same test as the serial access memory 201 according to the second embodiment. Perform a write operation. That is, the control signal WT is set to H level by the
以上,本実施の形態にかかるシリアルアクセスメモリ401によれば,入力される入力データDI1〜DIkのデータ長が第2の実施の形態にかかるシリアルアクセスメモリ201に入力される入力データDI1〜DImのデータ長の1/4となる。そして,入力データDI1〜DIkをライトレジスタWreg−1〜Wreg−mに格納するために必要な時間も1/4となり,結果的にテスト動作の所要時間が短縮する。なお,本実施の形態にかかるシリアルアクセスメモリ401において,NORゲート415−1〜415−mは,4個ずつにグループ化されいるが,グループ化する個数はテスト内容に応じて増減させることが好ましい。 As described above, according to the serial access memory 401 according to the present embodiment, the data length of the input data DI1 to DIk input is the same as that of the input data DI1 to DIm input to the serial access memory 201 according to the second embodiment. 1/4 of the data length. Further, the time required for storing the input data DI1 to DIk in the write registers Wreg-1 to Wreg-m is also reduced to ¼, and as a result, the time required for the test operation is shortened. In the serial access memory 401 according to the present embodiment, the NOR gates 415-1 to 415-m are grouped into four groups, but the number of groups is preferably increased or decreased according to the test contents. .
[第5の実施の形態]本発明の第5の実施の形態にかかるシリアルアクセスメモリ501の構成を図9に示す。 [Fifth Embodiment] FIG. 9 shows the configuration of a serial access memory 501 according to a fifth embodiment of the present invention.
本実施の形態にかかるシリアルアクセスメモリ501は,第2の実施の形態にかかるシリアルアクセスメモリ201に対して,ライト側第4転送手段グループ511,ライトデータバス切離手段513−1〜513−m,インバータ515−1〜515−m(m個),およびNORゲート517−1〜517−m(m個)が追加されたものである。
The serial access memory 501 according to the present embodiment is different from the serial access memory 201 according to the second embodiment in the write side fourth transfer means
ライト側第4転送手段グループ511は,各ライトレジスタWreg−1〜Wreg−mに対応するライト側第4転送手段511−1〜511−mから構成されている。各ライト側第4転送手段511−1〜511−mは,2つのトランジスタおよびインバータから構成されている。例えば,ライト側第4転送手段511−1を構成する一方のトランジスタは,そのドレイン・ソースを介して,ライトYアドレス手段14から出力されるライトYアドレス信号YW1をライト側第2転送手段18−1に伝送する。ライト側第4転送手段511−1を構成するインバータは,ライトYアドレス手段14から出力されるライトYアドレス信号YW1の論理レベルを反転させて,反転ライトYアドレス信号/YW1を生成する。ライト側第4転送手段511−1を構成する他方のトランジスタは,そのドレイン・ソースを介して,反転ライトYアドレス信号/YW1をライト側第2転送手段18−1に伝送する。そして,ライト側第4転送手段511−1〜511−mを構成する2・m個のトランジスタは,制御信号TWAによってオン/オフ制御される。
The write-side fourth transfer means
各ライト側第2転送手段18−1〜18−mを構成する2つのトランジスタのゲートは,インバータ515−1〜515−mの出力端子に接続されている。各インバータ515−1〜515−mの入力端子は,NORゲート517−1〜517−mの出力端子に接続されている。 The gates of the two transistors constituting each write side second transfer means 18-1 to 18-m are connected to the output terminals of the inverters 515-1 to 515-m. The input terminals of the inverters 515-1 to 515-m are connected to the output terminals of the NOR gates 517-1 to 517-m.
各NORゲート517−1〜517−mの第1入力端子は共通化され,制御信号TWAの伝送ラインに接続されている。各NORゲート517−1〜517−mの第2入力端子は,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmの伝送ラインに接続されている。 The first input terminals of the NOR gates 517-1 to 517-m are shared and connected to the transmission line of the control signal TWA. The second input terminals of the NOR gates 517-1 to 517-m are connected to the transmission lines of the write Y address signals YW1 to YWm output from the write Y address means 14.
ライトデータバス切離手段513−1〜513−mはそれぞれ,2つのトランスファゲートとインバータから構成されている。2つのトランスファゲートの各第1制御端子には制御信号WDCが共通入力され,各第2制御端子にはインバータを介して制御信号WDCの論理レベル反転信号が共通入力される。ライトデータバス切離手段513−1〜513−mに対してHレベルの制御信号WDCが入力されると,ライトデータバスWD,/WDは入出力手段122から切離される。 Each of the write data bus disconnecting means 513-1 to 513 -m is composed of two transfer gates and an inverter. A control signal WDC is commonly input to each first control terminal of the two transfer gates, and a logic level inversion signal of the control signal WDC is commonly input to each second control terminal via an inverter. When an H level control signal WDC is input to the write data bus disconnecting means 513-1 to 513 -m, the write data buses WD and / WD are disconnected from the input / output means 122.
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ501のテストライト動作を説明する。 The test write operation of the serial access memory 501 according to this embodiment configured as described above will be described.
図10は,シリアルアクセスメモリ501のテストライト動作を示すタイミングチャートである。以下,図中の時刻ごとにテストライト動作を説明する。 FIG. 10 is a timing chart showing the test write operation of the serial access memory 501. Hereinafter, the test write operation will be described for each time in the figure.
<時刻t1>テストライト動作を開始するにあたり,ライトデータバス切離手段513に対してHレベルの制御信号WDCが入力され,ライトデータバスWD,/WDが入出力手段122から切離される。クロック信号CLKの立ち上がりのタイミングで,メモリ制御部112に対して,Hレベルのライトアドレスイネーブル信号WADEが入力される。メモリ制御部112は,ライトYアドレス手段14に対して,HレベルのライトYアドレス信号YW1およびLレベルのライトYアドレス信号YW2〜YWmを出力するように指示する。
<Time t1> When the test write operation is started, the H level control signal WDC is input to the write data bus disconnecting means 513, and the write data buses WD and / WD are disconnected from the input / output means 122. At the rising timing of the clock signal CLK, an H level write address enable signal WADE is input to the
続いて,クロック信号CLKから生成された制御信号TWAがHレベルとなる。このHレベルの制御信号TWAによって,ライト側第4転送手段511−1〜511−mを構成する2・m個のトランジスタは全てオン状態となる。また,各NORゲート517−1〜517−mの第2入力端子がHレベルとなるため,ライト側第2転送手段18−1〜18−mを構成する2・m個のトランジスタも全てオン状態となる。したがって,各ライトレジスタWreg−1〜Wreg−mには,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmがデータとして格納される。上述のように,ライトYアドレス信号YW1のみがHレベルであり,その他のライトYアドレス信号YW2〜YWmがLレベルであるため,ライトレジスタWreg−1にはデータ"1"が格納され,ライトレジスタWreg−2〜Wreg−mにはすべてデータ"0"が格納される。 Subsequently, the control signal TWA generated from the clock signal CLK becomes H level. By this H level control signal TWA, 2 · m transistors constituting the write side fourth transfer means 511-1 to 511-m are all turned on. In addition, since the second input terminals of the NOR gates 517-1 to 517-m are at the H level, all the 2 · m transistors constituting the write side second transfer means 18-1 to 18-m are also in the ON state. It becomes. Therefore, the write registers Wreg-1 to Wreg-m store the write Y address signals YW1 to YWm output from the write Y address means 14 as data. As described above, since only the write Y address signal YW1 is at the H level and the other write Y address signals YW2 to YWm are at the L level, the data "1" is stored in the write register Wreg-1, and the write register Data “0” is stored in all of Wreg-2 to Wreg-m.
<時刻t2>ワード線WL1がXアドレス手段13によってHレベルとされる。これによって,ライトレジスタグループ17に格納されているデータが,ワード線WL1に接続されているメモリセルMC11〜MCm1に対して一斉に転送される。
<Time t2> The word line WL1 is set to the H level by the X address means 13. As a result, the data stored in the
<時刻t3>メモリ制御部112の指示に従い,ライトYアドレス手段14は,HレベルのライトYアドレス信号YW2およびLレベルのライトYアドレス信号YW1,YW3〜YWmを出力する。そして,制御信号TWAがHレベルとなるため,ライトレジスタWreg−2にはデータ"1"が格納され,ライトレジスタWreg−1,Wreg−2〜Wreg−mにはすべてデータ"0"が格納される。
<Time t3> In accordance with an instruction from the
<時刻t4>ワード線WL2がXアドレス手段13によってHレベルとされる。これによって,ライトレジスタグループ17に格納されているデータが,ワード線WL2に接続されているメモリセルMC12〜MCm2に対して一斉に転送される。
<Time t4> The word line WL2 is set to the H level by the X address means 13. As a result, the data stored in the
<時刻t4〜t6>時刻t1から時刻t4までの動作と同様に,ライトYアドレス手段14から出力されるライトYアドレス信号YW3〜YWmが,一つずつ順番にHレベルとされる。そして,ライトレジスタWreg−1〜Wreg−mには,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmがデータとして格納される。さらに,ライトレジスタグループ17に格納されているデータは,ワード線WL3〜WLnに接続されているメモリセルMC13〜MCm3,・・・,MC1n〜MCmnに対して一斉に転送される。時刻t6において,ライトレジスタグループ17に格納されているデータが,ワード線WLnに接続されているメモリセルMC1n〜MCmnに一斉に転送されたところで,一連のテストライト動作が終了する。
<Time t4 to t6> Similar to the operation from time t1 to time t4, the write Y address signals YW3 to YWm output from the write Y address means 14 are sequentially set to the H level. The write registers Wreg-1 to Wreg-m store the write Y address signals YW1 to YWm output from the write Y address means 14 as data. Further, the data stored in the
以上のように,本実施の形態にかかるシリアルアクセスメモリ501の構成およびテストライト動作によれば,各ワード線に接続されているm個のメモリセルにおいて,一のメモリセルにのみデータ"1"が格納され,その他のすべてのメモリセルにデータ"0"が格納される。そして,メモリセルアレイ11を構成するメモリセルMC11〜MCmnをマトリクスとしてみた場合,データ"1"は,このマトリクスに対してダイアゴナル(diagonal:対角線)に格納される。
As described above, according to the configuration of the serial access memory 501 and the test write operation according to the present embodiment, in the m memory cells connected to each word line, only data “1” is stored in one memory cell. Is stored, and data “0” is stored in all other memory cells. When the memory cells MC11 to MCmn constituting the
シリアルアクセスメモリにおいて,ライトレジスタからメモリセルアレイに対してデータを一括転送するとき,あるいは,メモリセルアレイからリードレジスタにデータを一括転送するとき,電源とグランドとの電位差が狭まる現象がみられる場合がある。一般的に,一つのビットだけその他のビットと論理レベルが異なるパターンのデータが転送されるときに,この現象が顕著となる。本実施の形態にかかるシリアルアクセスメモリ501のテストライト動作によれば,一つのビットだけその他のビットと論理レベルが異なるパターンのデータがメモリセルアレイ11に格納されることになるため,データ転送時の電位変化を測定して,いわゆるデータ転送マージンを確認することが可能となる。なお,本実施の形態にかかるシリアルアクセスメモリ501では,メモリセルアレイ11に対して,データ"1"がダイアゴナルに格納されているが,データ"0"をダイアゴナルに格納するようにしてもよい。
When serially transferring data from a write register to a memory cell array or transferring data from a memory cell array to a read register in a serial access memory, the potential difference between the power supply and ground may be reduced. . In general, this phenomenon becomes significant when data of a pattern having a logic level different from that of other bits is transferred by one bit. According to the test write operation of the serial access memory 501 according to the present embodiment, data of a pattern having a logic level different from that of the other bits by one bit is stored in the
また,本実施の形態にかかるシリアルアクセスメモリ501によれば,各ライトレジスタWreg−1〜Wreg−mに対して,ライトYアドレス手段14から出力されるライトYアドレス信号YW1〜YWmがデータとして格納されるため,テストライト動作中に外部から入力データを入力する必要がなくなり,第1〜4の実施の形態にかかるシリアルアクセスメモリ101〜401よりもさらにテスト時間を短縮させることが可能となる。 Further, according to the serial access memory 501 of the present embodiment, the write Y address signals YW1 to YWm output from the write Y address means 14 are stored as data for each of the write registers Wreg-1 to Wreg-m. Therefore, it is not necessary to input input data from the outside during the test write operation, and the test time can be further reduced as compared with the serial access memories 101 to 401 according to the first to fourth embodiments.
添付図面を参照しながら本発明の好適な実施の形態について説明したが,本発明はかかる実施の形態に限定されない。当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。 The preferred embodiments of the present invention have been described with reference to the accompanying drawings, but the present invention is not limited to such embodiments. It will be obvious to those skilled in the art that various changes or modifications can be conceived within the scope of the technical idea described in the claims, and these are naturally within the technical scope of the present invention. It is understood that it belongs.
11:メモリセルアレイ
13:Xアドレス手段
14:ライトYアドレス手段
15:リードYアドレス手段
16:ライト側第1転送手段グループ
16−1〜16−m:ライト側第1転送手段
17:ライトレジスタグループ
18:ライト側第2転送手段グループ
18−1〜18−m:ライト側第2転送手段
19:リード側第1転送手段グループ
19−1〜19−m:リード側第1転送手段
20:リードレジスタグループ
21:リード側第2転送手段グループ
21−1〜21−m:リード側第2転送手段
101,201,301,401:シリアルアクセスメモリ
112:メモリ制御部
122:入出力手段
123:出力手段
211,212:インバータ
311:ライト側第3転送手段グループ
311−1〜311−m:ライト側第3転送手段
411:テスト用ライトYアドレス手段
413−1〜413−m:インバータ
415−1〜415−m:NORゲート
511:ライト側第4転送手段グループ
511−1〜511−m:ライト側第4転送手段
513:ライトデータバス切離手段
515−1〜515−m:インバータ
517−1〜517−m:NORゲート
BL1,/BL1〜BLm,/BLm:ビット線対
CLK:クロック信号
DI1〜DIm:入力データ
DO1〜DOm:出力データ
MC11〜MCmn:メモリセル
RADE:リードアドレスイネーブル信号
RD,/RD:リードデータバス
RE:リードイネーブル信号
Rreg−1〜Rreg−m:リードレジスタ
RT:制御信号
RXAD:リードXアドレス
TM:テストモード信号
TWA:制御信号
TYW1〜TYWk:テストライトYアドレス信号
WADE:ライトアドレスイネーブル信号
WDC:制御信号
WD,/WD:ライトデータバス
WE:ライトイネーブル信号
WL1〜WLn:ワード線
WR:ライトリセット信号
Wreg−1〜Wreg−m:ライトレジスタ
WT:制御信号
WT2:制御信号
WXAD:ライトXアドレス
YR1〜YRm:リードYアドレス信号
YW1〜YWm:ライトYアドレス信号
11: Memory cell array 13: X address means 14: Write Y address means 15: Read Y address means 16: Write side first transfer means group 16-1 to 16-m: Write side first transfer means 17: Write register group 18 : Write side second transfer means group 18-1 to 18-m: Write side second transfer means 19: Read side first transfer means group 19-1 to 19-m: Read side first transfer means 20: Read register group 21: Read side second transfer means group 21-1 to 21-m: Read side second transfer means 101, 201, 301, 401: Serial access memory 112: Memory control unit 122: Input / output means 123: Output means 211, 212: Inverter 311: Write side third transfer means group 311-1 to 311-m: Write side third transfer means 411 Test write Y address means 413-1 to 413-m: inverters 415-1 to 415-m: NOR gate 511: write-side fourth transfer means group 511-1 to 511-m: write-side fourth transfer means 513: Write data bus disconnecting means 515-1 to 515-m: inverters 517-1 to 517-m: NOR gates BL1, / BL1 to BLm, / BLm: bit line pairs CLK: clock signals DI1 to DIm: input data DO1 DOm: Output data MC11 to MCmn: Memory cell RADE: Read address enable signal RD, / RD: Read data bus RE: Read enable signal Rreg-1 to Rreg-m: Read register RT: Control signal RXAD: Read X address TM: Test mode signal TWA: Control signals TYW1 to TYWk: Te Write Y address signal WADE: Write address enable signal WDC: Control signals WD, / WD: Write data bus WE: Write enable signals WL1 to WLn: Word line WR: Write reset signals Wreg-1 to Wreg-m: Write register WT: Control signal WT2: Control signal WXAD: Write X address YR1-YRm: Read Y address signal YW1-YWm: Write Y address signal
Claims (5)
前記各ワード線に接続されている複数のメモリセルが記憶するデータを格納する第1レジスタと、
前記各ワード線に接続されている複数のメモリセルが記憶するデータを格納する第2レジスタと、
入力データが入力されるデータ入力端子と、
前記データ入力端子及び第1のデータバスに接続される入出力手段と、
前記第1のデータバス及び前記第1のレジスタに接続され、第1の転送制御信号に応じて前記第1のデータバス上のデータを該第1のレジスタに転送あるいは該第1のレジスタ中のデータを該第1のデータバスへ転送する第1の転送ゲートと、
出力データを出力するデータ出力端子と、
前記データ出力端子及び第2のデータバスに接続される出力手段と、
前記第2のデータバス及び前記第2のレジスタに接続され、第2の転送制御信号に応じて該第2のレジスタ中のデータを該第2のデータバスへ転送する第2の転送ゲートと、
前記入出力手段と前記出力手段とに接続され、前記入出力手段が受け取ったデータを前記出力手段に転送する、前記ビット線とは別に設けられた第3のデータバスと、
を有し、前記出力手段は前記第2レジスタから受け取ったデータと前記入出力手段から受け取ったデータとを比較することを特徴とする,シリアルアクセスメモリ。
A memory cell array having a plurality of word lines, a plurality of bit lines , and a plurality of memory cells arranged at intersections of the word lines and the bit lines ;
A first register for storing data stored in a plurality of memory cells connected to each word line;
A second register for storing data stored in a plurality of memory cells connected to each word line;
A data input terminal to which input data is input;
Input / output means connected to the data input terminal and the first data bus;
Connected to the first data bus and the first register, and transfers data on the first data bus to the first register or in the first register in response to a first transfer control signal A first transfer gate for transferring data to the first data bus;
A data output terminal for outputting output data;
Output means connected to the data output terminal and a second data bus;
A second transfer gate connected to the second data bus and the second register and transferring data in the second register to the second data bus in response to a second transfer control signal;
A third data bus provided separately from the bit line , connected to the input / output means and the output means and transferring data received by the input / output means to the output means;
And the output means compares the data received from the second register with the data received from the input / output means.
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