JP4230869B2 - High voltage semiconductor device - Google Patents

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Description

本発明は、高耐圧半導体装置及びその製造方法に係わり、特に電力制御用の静電誘導トランジスタやバイポーラトランジスタ等の高耐圧半導体装置に関する。   The present invention relates to a high voltage semiconductor device and a method for manufacturing the same, and more particularly to a high voltage semiconductor device such as an electrostatic induction transistor or a bipolar transistor for power control.

次世代のパワー半導体デバイス材料として炭化珪素（ＳｉＣ）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有し、この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。   Silicon carbide (SiC) is expected as a next-generation power semiconductor device material. Compared to Si, SiC has excellent physical properties such as a band gap of 3 times, a breakdown electric field strength of about 10 times, and a thermal conductivity of about 3 times. By utilizing these characteristics, ultra-low loss and high temperature operation are possible. Possible power semiconductor devices can be realized.

かかるＳｉＣの特性を利用した高耐圧半導体装置は種々存在するが、例えば静電誘導トランジスタ（以下ＳＩＴと略す。）が知られている。ＳＩＴは特性の優れた素子であるが、特にトレンチゲート型のものがスイッチングの特性に優れている。ＳｉＣを利用したトレンチゲート型ＳＩＴとしては、特許文献１に記載されたものがある。
特開平９−１７２１８７号公報（図１等） There are various high voltage semiconductor devices using such SiC characteristics. For example, an electrostatic induction transistor (hereinafter abbreviated as SIT) is known. SIT is an element having excellent characteristics, but the trench gate type is particularly excellent in switching characteristics. As a trench gate type SIT using SiC, there is one described in Patent Document 1.
JP-A-9-172187 (FIG. 1 etc.)

特許文献１に記載されたトレンチゲート型ＳＩＴでは、以下のような問題点がある。すなわち、トレンチゲート電極とトレンチ底部に設けられたｐ型ＳｉＣ（ゲート領域）との間に大きなバンド不連続が生じ、結果としてゲート電極界面に例えば１０-2Ω・ｃｍ2以上の接触抵抗が発生してしまう。このような大きな接触抵抗はゲート領域の充放電時定数ＲＣを増加させてしまうため、ＳＩＴのスイッチングの高速化を妨げてしまう。 The trench gate type SIT described in Patent Document 1 has the following problems. That is, a large band discontinuity occurs between the trench gate electrode and the p-type SiC (gate region) provided at the bottom of the trench, resulting in a contact resistance of, for example, 10 −2 Ω · cm 2 or more at the gate electrode interface. Resulting in. Such a large contact resistance increases the charge / discharge time constant RC of the gate region, which hinders the speeding up of SIT switching.

ここで、パワー半導体デバイスの代表的な応用装置であるインバータ回路を考えた場合、一般にその電力損失の約半分はトランジスタのスイッチング損失によって占められる。すなわち、トランジスタの高速なスイッチング動作を実現できなければ、インバータ回路等ではＳｉＣの物性を活かした低損失化を十分に図ることができないのである。   Here, when an inverter circuit, which is a typical application device of a power semiconductor device, is considered, generally about half of the power loss is occupied by the switching loss of the transistor. That is, unless a high-speed switching operation of the transistor can be realized, an inverter circuit or the like cannot sufficiently achieve a low loss utilizing the physical properties of SiC.

なお、上記した接触抵抗は、他の素子、例えばトレンチベース型のバイポーラトランジスタやジャンクションバリアショットキーダイオード（ＪＢＳ）等においても同様に存在し、高速なスイッチング動作を実現する上で問題である。   The contact resistance described above is also present in other elements such as trench-based bipolar transistors and junction barrier Schottky diodes (JBS), and is a problem in realizing a high-speed switching operation.

本発明は、上述した課題に鑑みてなされたものであり、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げることが可能な高耐圧半導体装置及びその製造方法を提供することを目的とする。   The present invention has been made in view of the above-described problems, and provides a high voltage semiconductor device capable of obtaining excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC and greatly reducing switching loss. It aims at providing the manufacturing method.

（構成）
上記課題を解決するために、本発明は以下の構成を採用している。 (Constitution)
In order to solve the above problems, the present invention adopts the following configuration.

本発明の第１の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素領域と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の他方の面に
設けられ前記高抵抗炭化珪素層よりも低抵抗の第２の炭化珪素層と、前記第１の炭化珪素層上に設けられたＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層を有するソース電極と、前記第１の炭化珪素領域上に設けられたＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層を有するゲート電極と、前記第２の炭化珪素層に設けられたドレイン電極とを具備し、前記Ｎｉ 2 Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ 2 ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする。
A first high breakdown voltage semiconductor device according to the present invention includes a high conductivity silicon carbide layer of a first conductivity type and a portion that is partially provided on one surface of the high resistance silicon carbide layer and is lower than the high resistance silicon carbide layer. A first silicon carbide layer of resistance first conductivity type, a trench provided in the high resistance silicon carbide layer across the first silicon carbide layer, and a second conductivity type provided in the bottom surface of the trench The first silicon carbide region, the insulating layer pattern provided on the side surface of the trench, and the second carbonization provided on the other surface of the high resistance silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer. and silicon layer, the first source electrode having a layer mainly composed of Ni 2 Si and NiSi provided on the silicon carbide layer, the first Ni 2 Si and NiSi provided silicon carbide region And a gate electrode having a layer mainly composed of ; And a drain electrode provided on the layer, the ratio of the NiSi for Ni 2 Si and NiSi sum in each layer mainly containing Ni 2 Si and NiSi is characterized in that 3 to 10% by weight.

本発明の第２の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素領域と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の前記一方の面に前記第１の炭化珪素層と離間して設けられ前記高抵抗炭化珪素層よりも低抵抗の第２の炭化珪素層と、前記第１の炭化珪素層上に設けられたＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層を有するソース電極と、前記第１の炭化珪素領域上に設けられたＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層を有するゲート電極と、前記第２の炭化珪素層に設けられたドレイン電極とを具備し、前記Ｎｉ 2 Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ 2 ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする。
A second high breakdown voltage semiconductor device of the present invention includes a first conductivity type high resistance silicon carbide layer and a portion provided on one surface of the high resistance silicon carbide layer and lower than the high resistance silicon carbide layer. A first silicon carbide layer of resistance first conductivity type, a trench provided in the high resistance silicon carbide layer across the first silicon carbide layer, and a second conductivity type provided in the bottom surface of the trench The first silicon carbide region, the insulating layer pattern provided on the side surface of the trench, and the one side of the high resistance silicon carbide layer provided apart from the first silicon carbide layer and the high resistance. A source electrode having a second silicon carbide layer having a lower resistance than the silicon carbide layer, a layer mainly composed of Ni 2 Si and NiSi provided on the first silicon carbide layer, and the first carbonization have a layer mainly containing Ni 2 Si and NiSi provided on the silicon region That a gate electrode, the second; and a drain electrode provided on the silicon carbide layer, the Ni 2 Si and NiSi. 3 to the ratio of the NiSi for Ni 2 Si and NiSi sum in each layer consisting mainly of It is characterized by being 10% by weight .

かかる本発明の第１、第２の高耐圧半導体装置において、以下の構成を備えることが好ましい。   The first and second high voltage semiconductor devices of the present invention preferably have the following configuration.

（１）前記第２の炭化珪素層は第１導電型であり、前記高耐圧半導体装置は静電誘導トランジスタであること。   (1) The second silicon carbide layer is of a first conductivity type, and the high voltage semiconductor device is an electrostatic induction transistor.

（２）前記第２の炭化珪素層は第２導電型であり、前記高耐圧半導体装置は静電誘導サイリスタであること。
（３）前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記低抵抗の第１導電型の第１の炭化珪素層は５ｘ１０ 19 ｃｍ -3 以上のＮ型不純物濃度を有すること。
(2) The second silicon carbide layer is of a second conductivity type, and the high breakdown voltage semiconductor device is an electrostatic induction thyristor.
(3) The first conductivity type is an N type, the second conductivity type is a P type, and the low resistance first conductivity type first silicon carbide layer has an N type impurity concentration of 5 × 10 19 cm −3 or more. Having

本発明の第３の高耐圧半導体装置は、第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に設けられた第２導電型の第１の炭化珪素層と、前記第１の炭化珪素層上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層と、前記第２の炭化珪素層を挟みかつ前記第１の炭化珪素層に達して設けられたトレンチと、前記トレンチの側面に設けられた絶縁層パターンと、前記トレンチの底面に設けられ前記第１の炭化珪素層よりも低抵抗の第２導電型の第１の炭化珪素領域と、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第３の炭化珪素層と、前記第２の炭化珪素層上に設けられたＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層を有するエミッタ電極と、前記第１の炭化珪素領域上に設けられたＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層を有するベース電極と、前記第３の炭化珪素層に設けられたコレクタ電極とを具備し、前記Ｎｉ 2 Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ 2 ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする。
かかる本発明の第３の高耐圧半導体装置において、以下の構成を備えることが好ましい。
前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記低抵抗の第１導電型の第２の炭化珪素層は５ｘ１０ 19 ｃｍ -3 以上のＮ型不純物濃度を有すること。
A third high breakdown voltage semiconductor device of the present invention includes a first conductivity type high resistance silicon carbide layer and a second conductivity type first silicon carbide layer provided on one surface of the high resistance silicon carbide layer. Sandwiching the second silicon carbide layer between the first conductivity type second silicon carbide layer partially provided on the first silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer; A trench provided to reach the first silicon carbide layer; an insulating layer pattern provided on a side surface of the trench; and a second resistance lower than that of the first silicon carbide layer provided on a bottom surface of the trench. A first conductivity type silicon carbide region; a third conductivity type first silicon carbide layer provided on the other surface of the high resistance silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer; emitter having a layer mainly composed of Ni 2 Si and NiSi provided on the second silicon carbide layer Comprising the electrode, a base electrode having a layer mainly composed of Ni 2 Si and NiSi provided on the first silicon carbide region, and a collector electrode provided on the third silicon carbide layer, wherein the ratio of NiSi to the sum of Ni 2 Si and NiSi is 3-10% by weight in each layer mainly containing Ni 2 Si and NiSi.
Such a third high voltage semiconductor device of the present invention preferably comprises the following configuration.
The first conductivity type is N-type, the second conductivity type is P-type, and the low-resistance first conductivity-type second silicon carbide layer has an N-type impurity concentration of 5 × 10 19 cm −3 or more. .

本発明の第４の高耐圧半導体装置は、高抵抗炭化珪素層と、この高抵抗炭化珪素層の第１の表面領域に設けられた炭化珪素からなる第１導電型ソース領域及び第１導電型ドレイン領域と、前記第１導電型ソース領域と第１導電型ドレイン領域の間に設けられた炭化珪素からなる第１のチャネル領域と、この第１のチャネル領域上に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１導電型ソース領域及び第１導電型ドレイン領域の上にそれぞれ設けられたＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層をそれぞれ有する第１のソース電極及びドレイン電極と、を備えた第１のトランジスタと、前記高抵抗炭化珪素層の第２の表面領域に設けられた炭化珪素からなる第２導電型ソース領域及び第２導電型ドレイン領域と、前記第２導電型ソース領域と第２導電型ドレイン領域の間に設けられた炭化珪素からなる第２のチャネル領域と、この第２のチャネル領域上に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、前記第２導電型ソース領域及び第２導電型ドレイン領域の上にそれぞれ設けられたＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層をそれぞれ有する第２のソース電極及びドレイン電極と、を備えた第２のトランジスタと、を具備し、前記Ｎｉ 2 Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ 2 ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする。
かかる本発明の第４の高耐圧半導体装置において、以下の構成を備えることが好ましい。
前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記第１導電型ソース領域及び第１導電型ドレイン領域は５ｘ１０ 19 ｃｍ -3 以上のＮ型不純物濃度を有すること。
A fourth high voltage semiconductor device of the present invention includes a high resistance silicon carbide layer, a first conductivity type source region and a first conductivity type made of silicon carbide provided in a first surface region of the high resistance silicon carbide layer. A drain region; a first channel region made of silicon carbide provided between the first conductivity type source region and the first conductivity type drain region; and a first gate insulating film on the first channel region. A first gate electrode provided between the first conductive type source region and a first conductive type drain region, respectively, and a layer mainly composed of Ni 2 Si and NiSi provided on the first conductive type source region and the first conductive type drain region, respectively. A first transistor having a source electrode and a drain electrode; a second conductivity type source region and a second conductivity type drain region made of silicon carbide provided in a second surface region of the high resistance silicon carbide layer; The first A second channel region made of silicon carbide provided between the conductivity type source region and the second conductivity type drain region, and a second channel region provided on the second channel region via a second gate insulating film A second source electrode and a drain electrode each having a layer mainly composed of Ni 2 Si and NiSi provided on the second conductivity type source region and the second conductivity type drain region, respectively, anda second transistor having a ratio of NiSi for Ni 2 Si and NiSi sum in each layer mainly containing Ni 2 Si and NiSi is characterized in that 3 to 10 wt% .
The fourth high voltage semiconductor device of the present invention preferably has the following configuration.
The first conductivity type is N-type, the second conductivity type is P-type, and the first conductivity-type source region and the first conductivity-type drain region have an N-type impurity concentration of 5 × 10 19 cm −3 or more.

（１）前記Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であること。 (1) the proportion of NiSi for Ni 2 Si and NiSi sum in each layer mainly containing Ni 2 Si and NiSi is 3-10 wt%.

（１） 前記高抵抗炭化珪素層の主面が[０００１]面であり、前記トレンチの側壁面が[１１−２０]面、又は[１−１００]のいずれかであること。
 (1) The main surface of the high-resistance silicon carbide layer is a [0001] plane, and the side wall surface of the trench is any one of [11-20] plane and [1-100].

（２）前記トレンチはストライプ形状を有し、その長手方向は<１−１００>方向軸、又は<１１−２０>方向軸のいずれかであること。
 (2) The trench has a stripe shape, and the longitudinal direction thereof is either the <1-100> direction axis or the <11-20> direction axis.

（作用）
本発明によれば、Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする電極が、トレンチ型静電誘導トランジスタやトレンチ型静電誘導サイリスタ等においてはソース電極及びゲート電極として、またトレンチ型バイポーラトランジスタにおいてはエミッタ電極及びベース電極として各々用いられている。そのため各電極の接触抵抗をＰ、Ｎ型電極のいずれにおいても十分に低減することができ、トレンチゲート等を用いた充放電を円滑且つ高速に行うことができる。従って、上記した各素子において、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることが可能となる。 (Function)
According to the present invention, electrodes mainly composed of Ni 2 Si and NiSi are used as a source electrode and a gate electrode in a trench static induction transistor, a trench static induction thyristor, and the like, and in a trench bipolar transistor, an emitter. It is used as an electrode and a base electrode, respectively. Therefore, the contact resistance of each electrode can be sufficiently reduced in both the P and N type electrodes, and charging / discharging using a trench gate or the like can be performed smoothly and at high speed. Therefore, in each of the above-described elements, it is possible to obtain excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC, greatly reduce the switching loss, and improve the switching characteristics.

また、トレンチの側面に絶縁層パターンが形成されており、Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする電極がトレンチの底面の一導電型の炭化珪素領域に選択的に（自己整合的に）形成されているので、当該炭化珪素領域に対して選択的にゲート電位を印加することができる。一方、トレンチの側面に対しては絶縁膜パターンが存在するため直接ゲート電位が印加されない。このため、トレンチの底面の角部に隣接して位置する炭化珪素領域部分に対してゲート電圧を優先的に印加することができ、当該部分に隣接する高抵抗炭化珪素層内の空乏層の延びを支配的なものとすることができるので、スイッチング特性を向上させることが可能である。 In addition, an insulating layer pattern is formed on the side surface of the trench, and an electrode mainly composed of Ni 2 Si and NiSi is selectively (self-aligned) formed on one conductivity type silicon carbide region of the bottom surface of the trench. Therefore, a gate potential can be selectively applied to the silicon carbide region. On the other hand, the gate potential is not directly applied to the side surface of the trench because the insulating film pattern exists. For this reason, the gate voltage can be preferentially applied to the silicon carbide region portion located adjacent to the corner portion of the bottom surface of the trench, and the depletion layer in the high resistance silicon carbide layer adjacent to the portion extends. Therefore, switching characteristics can be improved.

また、相補型ＭＯＳＦＥＴにおいても、各電極の接触抵抗をＰ、Ｎ型電極のいずれにお
いても十分に低減することができ、各電極を通じた充放電を円滑且つ高速に行うことができるので、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることが可能となる。 Also in the complementary MOSFET, the contact resistance of each electrode can be sufficiently reduced in both the P and N type electrodes, and charging and discharging through each electrode can be performed smoothly and at high speed. It is possible to obtain excellent performance of ultra-low on-resistance by utilizing physical properties, and to greatly reduce switching loss and improve switching characteristics.

本発明によれば、ＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることが可能となる。   According to the present invention, it is possible to obtain excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC, greatly reduce switching loss, and improve switching characteristics.

以下、本発明の実施形態について図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（第１の実施形態）
図１は、本発明の第１の実施形態に係わるトレンチゲート型の静電誘導トランジスタ（以下ＳＩＴと略す。）の構成を示す断面図である。図２乃至図４は、図１に示す素子の製造方法を示す工程断面図である。本実施形態においては、第１導電型としてＮ型を、また第２導電型としてＰ型を用いた。 (First embodiment)
FIG. 1 is a cross-sectional view showing the configuration of a trench gate type static induction transistor (hereinafter abbreviated as SIT) according to the first embodiment of the present invention. 2 to 4 are process cross-sectional views illustrating a method of manufacturing the element shown in FIG. In the present embodiment, the N type is used as the first conductivity type, and the P type is used as the second conductivity type.

図１に示すように、本実施形態のトレンチゲート型ＳＩＴは、Ｎ型高抵抗ＳｉＣ層１０２と、Ｎ型高抵抗ＳｉＣ層１０２の一面に設けられた低抵抗のＮ型のソース領域１０５ａ、１０５ｂ、１０５ｃと、トレンチ１０４ａ、１０４ｂと、トレンチ１０４ａ、１０４ｂの底面に設けられたＰ型拡散領域１０６ａ、１０６ｂと、トレンチ１０４ａ、１０４ｂの側面に設けられたシリコン酸化膜１１５と、Ｎ型高抵抗ＳｉＣ層１０２の他面に設けられた低抵抗のＮ型のドレイン領域１０１とを備えている。さらに、Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする層１１６ｂとこの上に設けられたＡｌ層はソース電極１０９ａ、１０９ｂ、１０９ｃを構成し、Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする層１１６ａとこの上に設けられたポリシリコン層１１７はゲート電極１０７ａ、１０７ｂを構成し、ドレイン領域１０１にはドレイン電極１０８が設けられている。 As shown in FIG. 1, the trench gate type SIT according to the present embodiment includes an N-type high-resistance SiC layer 102 and low-resistance N-type source regions 105a and 105b provided on one surface of the N-type high-resistance SiC layer 102. 105c, trenches 104a and 104b, P-type diffusion regions 106a and 106b provided on the bottom surfaces of the trenches 104a and 104b, a silicon oxide film 115 provided on the side surfaces of the trenches 104a and 104b, and an N-type high-resistance SiC And a low-resistance N-type drain region 101 provided on the other surface of the layer 102. Further, the layer 116b mainly composed of Ni 2 Si and NiSi and the Al layer provided thereon constitute source electrodes 109a, 109b and 109c, and the layer 116a mainly composed of Ni 2 Si and NiSi The polysilicon layer 117 provided in the gate electrode constitutes gate electrodes 107 a and 107 b, and the drain electrode 108 is provided in the drain region 101.

次に、図１に示すトレンチゲート型ＳＩＴの製造方法について説明する。   Next, a manufacturing method of the trench gate type SIT shown in FIG. 1 will be described.

最初に、図２（ａ）に示すように不純物濃度１×１０19ｃｍ-3、厚さ３００μｍのＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）１０１（後のドレイン領域）上に、エピタキシャル成長法により不純物濃度５×１０15ｃｍ-3、厚さ８μｍのＮ型高抵抗ＳｉＣ層１０２と、不純物濃度５×１０18ｃｍ-3〜１×１０20ｃｍ-3、厚さ０．３〜１μｍのＮ型低抵抗ＳｉＣ層１０３を順次形成する。但し、ここではＮ型不純物としては窒素を用いたが、別の不純物、例えば燐等を用いてもよい。また、両不純物を同時に用いてもよい。また、Ｎ型低抵抗層を形成するかわりに、Ｎ型高抵抗層１０２の表面に燐や窒素を、基板温度５００℃程度の下で加速エネルギー１０〜２００ｋｅＶ、総ドーズ５×１０15ｃｍ-2の条件で選択的に多段イオン注入し、その後、１６００℃程度の活性化熱処理により表面から深さ約０．３μｍの領域に不純物濃度１×１０20ｃｍ-3のＮ型低抵抗領域を形成してもよい。 First, as shown in FIG. 2A, on an N-type low resistance hexagonal silicon carbide (SiC) substrate (or layer) 101 (later drain region) having an impurity concentration of 1 × 10 19 cm −3 and a thickness of 300 μm. In addition, an N-type high resistance SiC layer 102 having an impurity concentration of 5 × 10 15 cm −3 and a thickness of 8 μm, an impurity concentration of 5 × 10 18 cm −3 to 1 × 10 20 cm −3 , and a thickness of 0. An N-type low resistance SiC layer 103 having a thickness of 3 to 1 μm is sequentially formed. However, although nitrogen is used as the N-type impurity here, another impurity such as phosphorus may be used. Moreover, you may use both impurities simultaneously. Further, instead of forming the N-type low resistance layer, phosphorus or nitrogen is applied to the surface of the N-type high resistance layer 102 at an acceleration energy of 10 to 200 keV and a total dose of 5 × 10 15 cm −2 at a substrate temperature of about 500 ° C. Then, the multi-stage ion implantation is selectively performed under the conditions described above, and then an N-type low resistance region having an impurity concentration of 1 × 10 20 cm −3 is formed in a region about 0.3 μm deep from the surface by activation heat treatment at about 1600 ° C. May be.

次に、Ｎ型低抵抗層１０３の表面にシリコン酸化膜１１１を形成する。その後、酸化膜１１１の表面にレジスト１１２をスピン塗布し、フォトリソグラフィ技術により、図２(ａ)に示すように、レジスト１１２をパターニングする。パターニングされたレジスト１１２をエッチングマスクとして用い、図２(ｂ)に示すように、ＲＩＥ等の異方性エッチング及びこれに続くＣＤＥ等によるトレンチ内の平滑化処理によりＮ型低抵抗層１０３を貫通し、底部がＮ型高抵抗層１０２に達するトレンチ１０４ａ、１０４ｂを形成する。図面ではトレンチは２個しか記載されていないが、より多数のトレンチが存在する。トレンチ１０４ａ、１０４ｂの形成により、Ｎ型低抵抗層１０３はストライプ状のソース領域１０
５ａ、１０５ｂ、１０５ｃにパターニングされる。ここで例えば、トレンチ間のメサの幅は２μｍであり、またトレンチの幅は０．６μｍとした。 Next, a silicon oxide film 111 is formed on the surface of the N-type low resistance layer 103. Thereafter, a resist 112 is spin-coated on the surface of the oxide film 111, and the resist 112 is patterned by a photolithography technique as shown in FIG. Using the patterned resist 112 as an etching mask, as shown in FIG. 2B, the N-type low resistance layer 103 is penetrated by anisotropic etching such as RIE and subsequent smoothing treatment in the trench by CDE or the like. Then, trenches 104a and 104b whose bottoms reach the N-type high resistance layer 102 are formed. Although only two trenches are shown in the drawing, there are more trenches. Due to the formation of the trenches 104a and 104b, the N-type low resistance layer 103 is formed into a striped source region 10.
Patterned to 5a, 105b, 105c. Here, for example, the width of the mesa between the trenches is 2 μm, and the width of the trench is 0.6 μm.

そして、レジスト１１２を除去した後、図２(ｃ)に示すように、トレンチ１０４ａ、１０４ｂの内部にシリコン酸化膜１１３を形成する。この後、ＲＩＥ等の異方性エッチングにより、トレンチ１０４ａ、１０４ｂの底部の酸化膜１１３を除去する。この時同時にトレンチ間のメサの上の酸化膜１１３も除去されてしまうが、その下の酸化膜１１１及びトレンチ側壁の酸化膜が残る。これにより、以下に続く工程のイオン注入マスク１１３Ａが形成される。   Then, after removing the resist 112, a silicon oxide film 113 is formed inside the trenches 104a and 104b, as shown in FIG. Thereafter, the oxide film 113 at the bottom of the trenches 104a and 104b is removed by anisotropic etching such as RIE. At the same time, the oxide film 113 on the mesa between the trenches is also removed, but the underlying oxide film 111 and the oxide film on the side walls of the trench remain. Thereby, the ion implantation mask 113A in the following process is formed.

次に、イオン注入マスク１１３Ａを介して、図３(ａ)に示すように、底部に露出したＮ型高抵抗層１０２に対して27Ａｌ+の選択イオン注入を行う。27Ａｌ+は、基板温度Ｔsub＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥacc＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０13ｃｍ-2の条件で多段注入する。この結果、表面から深さ０．３μｍの領域に、不純物濃度１×１０18ｃｍ-3の27Ａｌ+注入層１１４が形成される。 Next, as shown in FIG. 3A, selective ion implantation of 27 Al + is performed on the N-type high resistance layer 102 exposed at the bottom through the ion implantation mask 113A. 27 Al + is implanted in multiple stages under the conditions of substrate temperature Tsub = room temperature to 700 ° C., here about 500 ° C., acceleration energy Eacc = 10 to 150 keV, and total dose Φ = 2 × 10 13 cm −2 . As a result, a 27 Al + implantation layer 114 having an impurity concentration of 1 × 10 18 cm −3 is formed in a region having a depth of 0.3 μm from the surface.

その後、酸化膜１１３Ａを除去し、基板温度Ｔsub＝１６００℃程度の活性化熱処理により、図３(ｂ)に示すように選択的にＰ型拡散領域１０６ａ、１０６ｂを形成する。このｐ型ＳｉＣ拡散領域１０６ａ、１０６ｂは、トレンチゲート型ＳＩＴのゲート領域である。   Thereafter, the oxide film 113A is removed, and P-type diffusion regions 106a and 106b are selectively formed by an activation heat treatment at a substrate temperature Tsub = 1600 ° C. as shown in FIG. The p-type SiC diffusion regions 106a and 106b are gate regions of a trench gate type SIT.

次に、基板表面及びトレンチ１０４ａ、１０４ｂの内部にシリコン酸化膜１１５を形成する。その後、基板表面全体をレジスト（図示せず。）でカバーして、低抵抗ＳｉＣ基板１０１の裏面に存在する薄い酸化膜（自然酸化膜等）を、希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチング除去する。さらに、ｎ型低抵抗ＳｉＣ基板１０１の裏面に、Ｎｉ膜を約１μｍの厚さで蒸着し、ドレイン電極１０８を形成する（図４（ａ））。   Next, a silicon oxide film 115 is formed on the substrate surface and in the trenches 104a and 104b. Thereafter, the entire substrate surface is covered with a resist (not shown), and a thin oxide film (natural oxide film or the like) existing on the back surface of the low-resistance SiC substrate 101 is diluted with hydrofluoric acid (HF) or buffered HF or the like. Etch away. Further, a Ni film is deposited on the back surface of the n-type low-resistance SiC substrate 101 to a thickness of about 1 μm to form the drain electrode 108 (FIG. 4A).

次に、基板表面のレジストを除去した後、基板温度Ｔsub＝８００〜１１００℃、例えば９５０℃で５分程度シンター処理し、ドレイン電極１０８のオーミック接触を良好なものにする。その後、ＲＩＥ等の異方性エッチングにより、ソース領域１０５ａ、１０５ｂ、１０５ｃの上部のシリコン酸化膜１１５及びトレンチ１０４ａ、１０４ｂの底部のシリコン酸化膜１１５を同時に除去する。これにより、トレンチ１０４ａ、１０４ｂの側面に選択的にシリコン酸化膜１１５が残置される。   Next, after removing the resist on the substrate surface, a sinter treatment is performed at a substrate temperature Tsub = 800 to 1100 ° C., for example, 950 ° C. for about 5 minutes, so that the ohmic contact of the drain electrode 108 is improved. Thereafter, the silicon oxide film 115 above the source regions 105a, 105b, and 105c and the silicon oxide film 115 at the bottom of the trenches 104a and 104b are simultaneously removed by anisotropic etching such as RIE. As a result, the silicon oxide film 115 is selectively left on the side surfaces of the trenches 104a and 104b.

次に、基板表面全体にスパッタ法等によりＮｉ膜を５〜８０ｎｍ、望ましくは１０〜５０ｎｍ程度の厚さで形成する。その後、基板温度Ｔsub＝８５０〜９５０℃、望ましくは９００℃程度の熱処理により、上記Ｎｉ膜とソース領域１０５ａ、１０５ｂ、１０５ｃとを、また上記Ｎｉ膜とＰ型拡散領域１０６ａ、１０６ｂとをそれぞれ熱反応させる。次に、基板を硫酸と過酸化水素水の混合液を用いて洗浄することにより、酸化膜１１５上にある未反応なＮi膜のみが除去される。上述のごとくいわゆるＮｉサリサイドプロセスの結果、Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする層１１６ａ（ゲート電極の一部）、１１６ｂ（ソース電極の一部）が各々選択的に形成される。 Next, a Ni film is formed to a thickness of about 5 to 80 nm, preferably about 10 to 50 nm on the entire surface of the substrate by sputtering or the like. Thereafter, the Ni film and the source regions 105a, 105b, and 105c, and the Ni film and the P-type diffusion regions 106a and 106b are heated by heat treatment at a substrate temperature Tsub = 850 to 950 ° C., preferably about 900 ° C. React. Next, by washing the substrate with a mixed solution of sulfuric acid and hydrogen peroxide solution, only the unreacted Ni film on the oxide film 115 is removed. As described above, as a result of the so-called Ni salicide process, the layers 116a (part of the gate electrode) and 116b (part of the source electrode) mainly composed of Ni 2 Si and NiSi are selectively formed.

本実施形態では、Ｎ型及びＰ型ともに実用的な低い接触抵抗を得るために、Ｎ型オーミック界面（本実施形態ではソース領域１０５ａ、１０５ｂ、１０５ｃと層１１６ｂ間の界面に対応。）及びＰ型オーミック界面（本実施形態ではＰ型拡散領域１０６ａ、１０６ｂと層１１６ａ間の界面に対応。）においてＮｉ2Ｓｉ及びＮｉＳｉを電極の主成分としている。特に、８５０〜９５０℃の熱処理によりＮｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が電極界面近傍で３〜１０重量％となるように調節することが望ましい。ここで、熱処理温度が８５０℃から９５０℃へと高くなるにともない、Ｎｉ2ＳｉとＮｉＳｉの
和に対するＮｉＳｉの割合は１０重量％から３重量％へと減少していく。 In this embodiment, in order to obtain a practical low contact resistance for both N-type and P-type, an N-type ohmic interface (corresponding to the interface between the source regions 105a, 105b, 105c and the layer 116b in this embodiment) and P are used. Ni 2 Si and NiSi are the main components of the electrode at the type ohmic interface (corresponding to the interface between the P-type diffusion regions 106a and 106b and the layer 116a in this embodiment). In particular, it is desirable to adjust the ratio of NiSi to the sum of Ni 2 Si and NiSi to be 3 to 10% by weight near the electrode interface by heat treatment at 850 to 950 ° C. Here, as the heat treatment temperature increases from 850 ° C. to 950 ° C., the ratio of NiSi to the sum of Ni 2 Si and NiSi decreases from 10 wt% to 3 wt%.

ここで、Ｎｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合と、Ｐ型及びＮ型オーミックの接触抵抗と、Ｎ型コンタクト層の不純物濃度と、の関係を示す特性図を、図１０乃至図１２に示す。図１０乃至図１２において、横軸はＮｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合を、縦軸はＰ型及びＮ型オーミックの接触抵抗を示し、図１０はＮ型コンタクト層（ソース領域１０５ａ、１０５ｂ、１０５ｃ）の不純物濃度が５ｘ１０19ｃｍ-3の場合の図を、図１１はＮ型コンタクト層の不純物濃度が１ｘ１０20ｃｍ-3の場合の図を、図１２はＮ型コンタクト層の不純物濃度が４ｘ１０19ｃｍ-3の場合の図を、それぞれ示す。 Here, characteristic diagrams showing the relationship between the ratio of NiSi to the sum of Ni 2 Si and NiSi, the contact resistance of P-type and N-type ohmic, and the impurity concentration of the N-type contact layer are shown in FIGS. Show. 10 to 12, the horizontal axis indicates the ratio of NiSi to the sum of Ni 2 Si and NiSi, the vertical axis indicates the contact resistance of P-type and N-type ohmic, and FIG. 10 shows the N-type contact layer (source region 105a, 105b, 105c) when the impurity concentration is 5 × 10 19 cm −3 , FIG. 11 is a diagram when the impurity concentration of the N-type contact layer is 1 × 10 20 cm −3 , and FIG. 12 is the impurity concentration of the N-type contact layer. Each figure shows a case where the concentration is 4 × 10 19 cm −3 .

電極を上記構成にすることにより、Ｎ型オーミック界面のショットキー障壁は０．５ｅＶ程度と少し高めになるものの、Ｎ型では不純物準位が４０〜６０ｍｅＶ程度と浅く高キャリア濃度なコンタクト層を得ることができるため、キャリアのトンネリングにより接触抵抗を１ｘ１０-5Ωｃｍ2以下と低く抑えることができる。ここで、ショットキー障壁に対してキャリアのトンネリングを十分に起こさせるためには、Ｎ型コンタクト層（ソース領域１０５ａ、１０５ｂ、１０５ｃ）の不純物濃度を５ｘ１０19ｃｍ-3以上に設定することが重要である。一方、Ｐ型オーミック界面では、Ｎ型とは逆にショットキー障壁を低めに設定できる。すなわち、Ｎｉ2Ｓｉが支配的となる（ＮｉＳｉの割合が３重量％未満。）場合と比べて相対的にショットキー障壁を０．1ｅＶ程度低めに設定できるため、接触抵抗を１ｘ１０-4Ωｃｍ2以下に低減することができる。 Although the Schottky barrier at the N-type ohmic interface is slightly increased to about 0.5 eV by configuring the electrode as described above, the N-type impurity layer has a shallow and high carrier concentration contact layer of about 40 to 60 meV. Therefore, the contact resistance can be kept as low as 1 × 10 −5 Ωcm 2 or less by carrier tunneling. Here, in order to sufficiently cause carrier tunneling to the Schottky barrier, it is important to set the impurity concentration of the N-type contact layer (source regions 105a, 105b, 105c) to 5 × 10 19 cm −3 or more. It is. On the other hand, at the P-type ohmic interface, the Schottky barrier can be set low, contrary to the N-type. That is, since the Schottky barrier can be set relatively low by about 0.1 eV compared to the case where Ni 2 Si is dominant (NiSi ratio is less than 3% by weight), the contact resistance is 1 × 10 −4 Ωcm 2. The following can be reduced.

Ｎｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が電極界面近傍で３〜１０重量％の範囲を外れた場合には、Ｎ型及びＰ型電極の接触抵抗をともに低くすることは困難である。その理由は以下の通りである。すなわち、熱処理時の基板温度を９５０℃よりも高くした場合には、Ｎｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３重量％未満と低く電極の主成分が主にＮｉ2Ｓｉとなり、この場合には、Ｎ型オーミック界面のショットキー障壁は０．４ｅＶ程度と低くなるが、同じ電極成分（Ｎｉ2Ｓｉ）からなるＰ型オーミックの界面ではショットキー障壁がＮ型の場合とは逆に相対的に高くなってしまう。その結果、Ｎ型オーミックの接触抵抗は５ｘ１０-6Ωｃｍ2以下に下がるものの、Ｐ型オーミックについては１ｘ１０-2Ωｃｍ2以上と著しく高くなってしまう。特にＳｉＣではＰ型の不純物準位が２００〜３００ｍｅＶ程度と深く、高い活性化率を得られないので、低抵抗な（高キャリア濃度の）コンタクト層を得ることは不可能である。すなわち、Ｐ型オーミック界面に生じるショットキー障壁の幅を高キャリア濃度のコンタクト層を活用して狭くし、キャリアのトンネリングを起きやすくすることそれ自体が難しいため、上記のショットキー障壁の高さ増大による影響は甚大である。ここで、Ｐ型オーミックの接触抵抗を低減するためにＰ型不純物の過度なドーピングを行うことは、ＳｉＣの結晶格子欠陥を誘発するので、避ける必要がある。結果として、Ｎ型オーミック電極と同じ電極成分（Ｎｉ2Ｓｉ）からなるＰ型オーミック電極では実用的な低い接触抵抗を得ることは難しいのである。 When the ratio of NiSi to the sum of Ni 2 Si and NiSi is outside the range of 3 to 10% by weight in the vicinity of the electrode interface, it is difficult to reduce the contact resistance of both the N-type and P-type electrodes. The reason is as follows. That is, when the substrate temperature during heat treatment is higher than 950 ° C., the ratio of NiSi to the sum of Ni 2 Si and NiSi is less than 3% by weight, and the main component of the electrode is mainly Ni 2 Si. In contrast, the Schottky barrier at the N-type ohmic interface is as low as about 0.4 eV, but at the P-type ohmic interface made of the same electrode component (Ni 2 Si), the Schottky barrier is relatively opposite to the N-type ohmic interface. It becomes expensive. As a result, the contact resistance of the N-type ohmic is reduced to 5 × 10 −6 Ωcm 2 or less, but the P-type ohmic is remarkably increased to 1 × 10 −2 Ωcm 2 or more. In particular, in SiC, the P-type impurity level is as deep as about 200 to 300 meV, and a high activation rate cannot be obtained. Therefore, it is impossible to obtain a contact layer having a low resistance (high carrier concentration). That is, the width of the Schottky barrier generated at the P-type ohmic interface is narrowed by utilizing a contact layer having a high carrier concentration, and it is difficult to easily cause carrier tunneling. The impact of is enormous. Here, in order to reduce the contact resistance of the P-type ohmic, excessive doping of the P-type impurity induces SiC crystal lattice defects and should be avoided. As a result, it is difficult to obtain a practical low contact resistance with a P-type ohmic electrode made of the same electrode component (Ni 2 Si) as the N-type ohmic electrode.

一方、８５０℃よりも低い温度での熱処理では、Ｎｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が１０重量％より大きくなり、この場合には、Ｐ型オーミック界面のショットキー障壁は０．４ｅＶとなるものの、Ｎ型オーミック界面のショットキー障壁は０．５ｅＶよりも高くなる。その結果、相対的にＰ型の接触抵抗は１ｘ１０-4Ωｃｍ2程度になるものの、Ｎ型オーミックの接触抵抗が１ｘ１０-4Ωｃｍ2より大きくなってしまう。Ｎ型オーミック界面のショットキー障壁が０．５ｅＶ以上と高くなった場合には、もはやＮ型コンタクト層の不純物濃度を高くすることによりショットキー障壁に対するキャリアのトンネリングを十分に起こさせることが難しくなり、Ｎ型オーミックの接触抵抗を実用的なレベルまで低くすることは困難となってしまう。ここでも、Ｎ型オーミックの接触抵抗
を低減するためにＮ型不純物の過度なドーピングを行うことは、ＳｉＣの結晶格子欠陥を誘発するので、避ける必要がある。 On the other hand, in the heat treatment at a temperature lower than 850 ° C., the ratio of NiSi to the sum of Ni 2 Si and NiSi is greater than 10% by weight, and in this case, the Schottky barrier at the P-type ohmic interface is 0.4 eV. However, the Schottky barrier at the N-type ohmic interface is higher than 0.5 eV. As a result, the P-type contact resistance is relatively about 1 × 10 −4 Ωcm 2 , but the N-type ohmic contact resistance is larger than 1 × 10 −4 Ωcm 2 . When the Schottky barrier at the N-type ohmic interface is as high as 0.5 eV or more, it becomes difficult to sufficiently cause carrier tunneling to the Schottky barrier by increasing the impurity concentration of the N-type contact layer. It is difficult to reduce the contact resistance of the N-type ohmic to a practical level. Again, excessive doping of N-type impurities to reduce N-type ohmic contact resistance induces SiC crystal lattice defects and must be avoided.

次に、図４（ａ）に示すように、全面にポリシリコン膜を堆積して、この膜をエッチバックすることにより、トレンチ１０４ａ、１０４ｂ内部にポリシリコン層１１７を残置する。トレンチ１０４ａ、１０４ｂ内部の層１１６ａ及びポリシリコン層１１７はゲート電極１０７ａ、１０７ｂを構成する。さらに、図４（ｂ）に示すように、Ａｌ膜を成膜しこれをパターニングすることにより、層１１６ｂ上にＡｌ層を形成する。このＡｌ層及び層１１６ｂはソース電極１０９ａ、１０９ｂ、１０９ｃを構成する。なお、ＭＯＣＶＤ法を用いることにより、例えば０．５〜１μｍ程度の厚さのＡｌ層を層１１６ａ及び層１１６ｂ上にそれぞれ選択的に堆積して、層１１６ａ及びこの上のＡｌ層をゲート電極、層１１６ｂ及びこの上のＡｌ層をソース電極としても良い。上記したポリシリコン層やＡｌ層の代わりに、Ｗ、Ｃｕ等の金属、Ｗシリサイド等の金属シリサイド、あるいはこれらを組み合わせて形成しても良い。以上によりトレンチゲート型ＳＩＴの概略工程は終了する。   Next, as shown in FIG. 4A, a polysilicon film is deposited on the entire surface, and this film is etched back to leave the polysilicon layer 117 inside the trenches 104a and 104b. The layers 116a and the polysilicon layer 117 inside the trenches 104a and 104b constitute gate electrodes 107a and 107b. Further, as shown in FIG. 4B, an Al film is formed and patterned to form an Al layer on the layer 116b. The Al layer and the layer 116b constitute source electrodes 109a, 109b, and 109c. Note that by using the MOCVD method, for example, an Al layer having a thickness of about 0.5 to 1 μm is selectively deposited on the layer 116a and the layer 116b, respectively, and the layer 116a and the Al layer thereon are formed as a gate electrode, The layer 116b and the Al layer thereon may be used as the source electrode. Instead of the above-described polysilicon layer or Al layer, a metal such as W or Cu, a metal silicide such as W silicide, or a combination thereof may be formed. Thus, the outline process of the trench gate type SIT is completed.

本実施形態においては、上述したように、ゲート電極１０７ａ、１０７ｂの一部としてＮｉ2Ｓｉ及びＮｉＳｉを主成分とするシリサイド層を用いることにより、特にそのシリサイド層中でＮｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合を３〜１０重量％とすることにより、Ｎｉ2Ｓｉが支配的となる場合と比較して下地のｐ型ＳｉＣ（Ｐ型拡散領域１０６ａ、１０６ｂ）に対しバリアハイトが０．１ｅＶ程度低くなることを我々は見出した。その結果、ゲート電極１０７ａ、１０７ｂとＰ型拡散領域１０６ａ、１０６ｂ間の界面の接触抵抗を大幅に削減して、Ｎ型オーミック界面（ソース電極界面）及びＰ型オーミック界面（ゲート電極界面）のいずれにおいても接触抵抗を低くすることが可能である。これにより、Ｐ型拡散領域１０６ａ、１０６ｂに対して効果的にゲート電位を印加することができるので、スイッチング特性を顕著に向上させることが可能である。 In the present embodiment, as described above, by using a silicide layer mainly composed of Ni 2 Si and NiSi as a part of the gate electrodes 107a and 107b, the sum of Ni 2 Si and NiSi in the silicide layer in particular. By setting the ratio of NiSi to 3 to 10% by weight, the barrier height is about 0.1 eV with respect to the underlying p-type SiC (P-type diffusion regions 106a and 106b) as compared with the case where Ni 2 Si is dominant. We found it to be lower. As a result, the contact resistance at the interface between the gate electrodes 107a and 107b and the P-type diffusion regions 106a and 106b is greatly reduced, and either the N-type ohmic interface (source electrode interface) or the P-type ohmic interface (gate electrode interface). It is possible to reduce the contact resistance. As a result, the gate potential can be effectively applied to the P-type diffusion regions 106a and 106b, so that the switching characteristics can be remarkably improved.

また、上記の埋め込みゲート電極１０７ａ、１０７ｂの作製工程において、Ｎｉサリサイドプロセス、及びそれに続くＡｌ膜等のＭＯＣＶＤ法を用いることにより、上記の幅０．６μｍという微細なトレンチの底部にゲート電極を所定の膜厚でより正確にかつ均一に形成することが可能である。   Further, in the manufacturing process of the buried gate electrodes 107a and 107b, a Ni salicide process and a subsequent MOCVD method such as an Al film are used to form a gate electrode at the bottom of the fine trench having a width of 0.6 μm. It is possible to form the film more accurately and uniformly with the film thickness.

また、六方晶炭化珪素（ＳｉＣ）基板の主面、トレンチゲート側壁面、ゲートの長手方向の設定にも、Ａｌ膜の選択形成の観点から望ましくは配慮が必要である。例えば、基板主面に[０００１]面を設定した場合には、トレンチゲート側壁面として[１１−２０]面、又は[１−１００]面のいずれかを、ゲートの長手方向としては側壁面に対応して<１−１００>方向軸（[１１−２０]面の場合。）、又は<１１−２０>方向軸（[１−１００]面の場合。）のいずれかを選択することが望ましい。   Further, it is desirable to consider the setting of the main surface of the hexagonal silicon carbide (SiC) substrate, the trench gate side wall surface, and the longitudinal direction of the gate from the viewpoint of selective formation of the Al film. For example, when the [0001] plane is set as the main surface of the substrate, either the [11-20] plane or the [1-100] plane is used as the trench gate side wall, and the side wall is used as the gate longitudinal direction. Correspondingly, it is desirable to select either the <1-100> direction axis (in the case of [11-20] plane) or the <11-20> direction axis (in the case of [1-100] plane). .

その理由は、ＲＩＥ及びそれに続くＣＤＥプロセスで形成されたトレンチゲート側壁の平坦性は、面方位に強く依存するからである。｛１１−２０｝面または[１−１００]面であれば、最適化されたＣＤＥ条件のもとで、表面粗さの二乗平均Ｒｍｓは０．３ｎｍ程度となり、この面上に形成される絶縁膜の表面粗さの二乗平均Ｒｍｓも下地の平坦性を反映して０．５ｎｍ前後と非常に平坦性が高い。トレンチ側壁にこのような平坦性の高い絶縁膜を形成した場合には、ＭＯＣＶＤ法によるＡｌ膜の形成において側壁絶縁膜上にはＡｌの核形成の発生確率を低く抑えることができる。その結果、トレンチ底部にのみＡｌ膜を選択性よく形成することができるのである。ここで例としてあげた面、方向軸に関しては、等価な面、等価な方向軸も含むことは言うまでもない。   The reason is that the flatness of the trench gate sidewall formed by RIE and subsequent CDE process strongly depends on the plane orientation. In the case of the {11-20} plane or [1-100] plane, the root mean square Rms of the surface roughness is about 0.3 nm under the optimized CDE condition, and the insulation formed on this plane The root mean square Rms of the surface roughness of the film is also very high at around 0.5 nm reflecting the flatness of the base. When such a highly flat insulating film is formed on the trench side wall, the probability of the formation of Al nuclei on the side wall insulating film can be kept low in the formation of the Al film by the MOCVD method. As a result, an Al film can be formed with good selectivity only on the bottom of the trench. Needless to say, the planes and direction axes mentioned here include equivalent planes and equivalent direction axes.

以上のように製造したトレンチゲート型ＳＩＴの電気的特性を評価した結果は以下の通りである。耐圧８００Ｖのトレンチゲート型ＳＩＴで、ゲート電圧−４０Ｖ及びドレイン
電圧６００Ｖ印加時のリーク電流は１×１０-6Ａ／ｃｍ2、またオン抵抗は３ｍΩｃｍ2となった。また、電源電圧３００Ｖ、主電流密度１５０Ａ／ｃｍ2の条件においてターンオフ時間は１０ナノ秒となり非常に高速なスイッチング動作を得ることができた。その結果、インバータ回路において電力損失の約半分を占めるスイッチング損失を大幅に削減し、スイッチング特性を顕著に向上させることができる。 The results of evaluating the electrical characteristics of the trench gate type SIT manufactured as described above are as follows. In a trench gate type SIT with a withstand voltage of 800 V, the leakage current when applying a gate voltage of −40 V and a drain voltage of 600 V was 1 × 10 −6 A / cm 2 , and the on-resistance was 3 mΩcm 2 . Further, the turn-off time was 10 nanoseconds under the conditions of a power supply voltage of 300 V and a main current density of 150 A / cm 2 , and a very high speed switching operation could be obtained. As a result, the switching loss that occupies about half of the power loss in the inverter circuit can be significantly reduced, and the switching characteristics can be remarkably improved.

一方、比較例として、ゲート電極及びソース電極各々のシリサイド層として（Ｎｉ2Ｓｉ）を用いその他は本実施形態と同様の構成を有するＳＩＴでは、同じ耐圧８００Ｖで比較すると、オン抵抗は３ｍΩｃｍ2前後と同等であった。しかし、同条件におけるターンオフ時間は、ゲート電極界面に寄生する大きな接触抵抗の影響を受けて約３００ｎｓｅｃと非常に遅い。その結果、これを用いたインバータ回路では、電力損失の約半分を占めるトランジスタスイッチング損失を低減することが難しいため、結局炭化珪素の優れた物性を十分に活用することができない。 On the other hand, as a comparative example, in the SIT having the same configuration as that of this embodiment except that (Ni 2 Si) is used as the silicide layer of each of the gate electrode and the source electrode, the on-resistance is about 3 mΩcm 2 when compared with the same breakdown voltage of 800V. It was equivalent. However, the turn-off time under the same condition is very slow, about 300 nsec, due to the influence of a large contact resistance parasitic on the gate electrode interface. As a result, in an inverter circuit using this, it is difficult to reduce the transistor switching loss that accounts for about half of the power loss, so that the excellent physical properties of silicon carbide cannot be fully utilized after all.

ここで、本実施形態によりターンオフ時間を１０ｎｓｅｃと大幅に短縮できた理由は、Ｐ型拡散領域１０６ａ、１０６ｂと埋め込みゲート電極１０７ａ、１０７ｂとの接触抵抗を大幅に低減し、トレンチゲートを用いた充放電を円滑且つ高速に行うことを実現したからである。従って、上記のような構成をとることにより、トレンチゲート型ＳＩＴにおいてＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることができるのである。   Here, the reason why the turn-off time can be greatly shortened to 10 nsec according to the present embodiment is that the contact resistance between the P-type diffusion regions 106a and 106b and the buried gate electrodes 107a and 107b is greatly reduced, and the charging using the trench gate is performed. This is because the discharge can be performed smoothly and at high speed. Therefore, by adopting the configuration as described above, it is possible to obtain excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC in the trench gate type SIT, and to greatly reduce switching loss and improve switching characteristics. It can be done.

また、本実施形態の素子構造における他の特徴は、トレンチ１０４ａ、１０４ｂの側面に絶縁層として酸化膜１１５が形成されており、トレンチ１０４ａ、１０４ｂの底面には選択的にＰ型拡散領域（ゲート領域）１０６ａ、１０６ｂが露呈し、このゲート領域１０６ａ、１０６ｂに選択的にＮｉ2Ｓｉ及びＮｉＳｉを主成分とするゲート電極層１１６ａが形成されている点である。かかる構造では、ゲート電極層１１６ａ／Ａｌ層１１７からなる埋め込みゲート電極１０７ａ、１０７ｂは、トレンチ１０４ａ、１０４ｂの側面には直接接することは無く、トレンチ１０４ａ、１０４ｂの底面のゲート領域１０６ａ、１０６ｂに直接コンタクトしている。即ち、埋め込みゲート電極１０７ａ、１０７ｂは酸化膜１１５に対して自己整合的に形成されているので、トレンチ１０４ａ、１０４ｂの底面の中心領域に正確に位置する。従って、トレンチ１０４ａ、１０４ｂの底面のゲート領域１０６ａ、１０６ｂに対して選択的にゲート電位を印加することができ、トレンチ１０４ａ、１０４ｂの側面に対しては直接ゲート電位が印加されない。このため、トレンチ１０４ａ、１０４ｂの底面の角部に隣接して位置するゲート領域１０６ａ、１０６ｂの部分に対してゲート電圧を優先的に印加することができ、当該部分に隣接するＮ型高抵抗層１０２内の空乏層の延びを支配的なものとすることができるので、スイッチング特性を向上させることが可能である。 Another feature of the element structure of this embodiment is that an oxide film 115 is formed as an insulating layer on the side surfaces of the trenches 104a and 104b, and a P-type diffusion region (gate) is selectively formed on the bottom surfaces of the trenches 104a and 104b. (Regions) 106a and 106b are exposed, and gate electrode layers 116a mainly composed of Ni 2 Si and NiSi are selectively formed in the gate regions 106a and 106b. In such a structure, the buried gate electrodes 107a and 107b formed of the gate electrode layer 116a / Al layer 117 do not directly contact the side surfaces of the trenches 104a and 104b, but directly to the gate regions 106a and 106b on the bottom surfaces of the trenches 104a and 104b. I'm in contact. That is, since the buried gate electrodes 107a and 107b are formed in a self-aligned manner with respect to the oxide film 115, the buried gate electrodes 107a and 107b are accurately positioned in the center region of the bottom surfaces of the trenches 104a and 104b. Therefore, the gate potential can be selectively applied to the gate regions 106a and 106b on the bottom surfaces of the trenches 104a and 104b, and the gate potential is not directly applied to the side surfaces of the trenches 104a and 104b. For this reason, the gate voltage can be preferentially applied to the portions of the gate regions 106a and 106b located adjacent to the corners of the bottom surfaces of the trenches 104a and 104b, and the N-type high resistance layer adjacent to the portions. Since the extension of the depletion layer in 102 can be made dominant, the switching characteristics can be improved.

なお、本発明は静電誘導サイリスタにも適用できる。静電誘導サイリスタの場合、図１においてＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板１０１の導電型をＰ型にすればよく、上記実施形態と同様の効果を得ることが可能である。   The present invention can also be applied to electrostatic induction thyristors. In the case of an electrostatic induction thyristor, the conductivity type of the N-type low-resistance hexagonal silicon carbide (SiC) substrate 101 in FIG. 1 may be changed to P-type, and the same effect as in the above embodiment can be obtained.

（第２の実施形態）
図５は、本発明の第２の実施形態に係わるトレンチベース型のバイポーラトランジスタ（以下ＢＪＴと略す。）の構成を示す断面図である。本実施形態において、第１導電型としてＮ型を、また第２導電型としてＰ型を用いた。 (Second Embodiment)
FIG. 5 is a cross-sectional view showing the configuration of a trench-based bipolar transistor (hereinafter abbreviated as BJT) according to the second embodiment of the present invention. In the present embodiment, the N type is used as the first conductivity type, and the P type is used as the second conductivity type.

図５に示すように、本実施形態のトレンチベース型ＢＪＴは、Ｎ型高抵抗ＳｉＣ層２０２と、Ｎ型高抵抗ＳｉＣ層２０２の一面に設けられたＰ型ＳｉＣ層２０３と、Ｐ型ＳｉＣ層２０３上に部分的に設けられた低抵抗のＮ型のエミッタ領域２０６ａ、２０６ｂ、２０
６ｃと、トレンチ２０５ａ、２０５ｂと、トレンチ２０５ａ、２０５ｂの側面に設けられたシリコン酸化膜２１５と、トレンチ２０５ａ、２０５ｂの底面に設けられた低抵抗のＰ型拡散領域２０７ａ、２０７ｂと、Ｎ型高抵抗ＳｉＣ層２０２の他面に設けられた低抵抗のＮ型のコレクタ領域２０１とを備えている。さらに、Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする層２１６ｂとこの上に設けられたＡｌ層はエミッタ電極２１０ａ、２１０ｂ、２１０ｃを構成し、Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする層２１６ａとこの上に設けられたポリシリコン層２１７はベース電極２０８ａ、２０８ｂを構成し、コレクタ領域２０１にはコレクタ電極２０９が設けられている。 As shown in FIG. 5, the trench base type BJT of this embodiment includes an N-type high-resistance SiC layer 202, a P-type SiC layer 203 provided on one surface of the N-type high-resistance SiC layer 202, and a P-type SiC layer. Low-resistance N-type emitter regions 206a, 206b, 20 partially provided on 203
6c, trenches 205a and 205b, silicon oxide film 215 provided on the side surfaces of trenches 205a and 205b, low-resistance P-type diffusion regions 207a and 207b provided on the bottom surfaces of trenches 205a and 205b, N-type high And a low-resistance N-type collector region 201 provided on the other surface of the resistive SiC layer 202. Further, the layer 216b mainly composed of Ni 2 Si and NiSi and the Al layer provided thereon constitute emitter electrodes 210a, 210b and 210c, and the layer 216a mainly composed of Ni 2 Si and NiSi The polysilicon layer 217 provided on the substrate constitutes base electrodes 208a and 208b, and a collector electrode 209 is provided in the collector region 201.

次に、図５に示すトレンチベース型ＢＪＴの製造方法について説明する。   Next, a manufacturing method of the trench base type BJT shown in FIG. 5 will be described.

最初に、不純物濃度１×１０19ｃｍ-3、厚さ３００μｍのＮ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）２０１（後のコレクタ領域）上にエピタキシャル成長法により不純物濃度５×１０15ｃｍ-3、厚さ１０μｍのＮ型高抵抗ＳｉＣ層２０２、不純物濃度３×１０17ｃｍ-3、厚さ１μｍのＰ型ＳｉＣ層２０３、及び不純物濃度１×１０19ｃｍ-3、厚さ１μｍのＮ型低抵抗ＳｉＣ層２０４を順次形成する。但し、ここではＮ型不純物としては窒素を用いたが、別の不純物、例えば燐等を用いてもよい。また、Ｐ型不純物としてはボロンを用いたが、別の不純物、例えばアルミニウム等を用いてもよい。また、両不純物を同時に用いてもよい。また、Ｎ型低抵抗ＳｉＣ層２０４を形成するかわりにＮ型高抵抗ＳｉＣ層２０３の表面に燐や窒素を、基板温度５００℃程度の下で加速エネルギー１０〜４００ｋｅＶ、総ドーズ２×１０15ｃｍ-2の条件で選択的に多段イオン注入し、その後、１６００℃程度の活性化熱処理により表面から深さ約０．７μｍの領域に不純物濃度１×１０19ｃｍ-3のＮ型低抵抗領域を形成してもよい。また、Ｐ型ＳｉＣ層２０３についても同様にアルミ、又はボロン等を用いてイオン注入により形成してもよい。 First, an impurity concentration of 5 × 10 5 is formed by epitaxial growth on an N-type low resistance hexagonal silicon carbide (SiC) substrate (or layer) 201 (later collector region) having an impurity concentration of 1 × 10 19 cm −3 and a thickness of 300 μm. 15 cm −3 , 10 μm thick N-type high-resistance SiC layer 202, impurity concentration 3 × 10 17 cm −3 , 1 μm thick P-type SiC layer 203, and impurity concentration 1 × 10 19 cm −3 , thickness A 1 μm N-type low resistance SiC layer 204 is sequentially formed. However, although nitrogen is used as the N-type impurity here, another impurity such as phosphorus may be used. Further, although boron is used as the P-type impurity, another impurity such as aluminum may be used. Moreover, you may use both impurities simultaneously. Further, instead of forming the N-type low resistance SiC layer 204, phosphorus or nitrogen is applied to the surface of the N-type high resistance SiC layer 203, the acceleration energy is 10 to 400 keV at a substrate temperature of about 500 ° C., and the total dose is 2 × 10 15 cm. -2 ion implantation is selectively performed under the condition of -2 , and then an N type low resistance region having an impurity concentration of 1 × 10 19 cm -3 is formed in a region about 0.7 μm deep from the surface by activation heat treatment at about 1600 ° C. It may be formed. Similarly, the P-type SiC layer 203 may be formed by ion implantation using aluminum, boron, or the like.

次に、Ｎ型低抵抗層２０４の表面に第１の実施形態と同様にシリコン酸化膜（図示せず。）を形成する。その後、この酸化膜の表面にレジスト（図示せず。）をスピン塗布し、フォトリソグラフィ技術により、このレジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、ＲＩＥ等の異方性エッチング及びこれに続くＣＤＥ等によるトレンチ内の平滑化処理により、Ｎ型低抵抗層２０４を貫通し、底部がＰ型層２０３に達するトレンチ２０５ａ、２０５ｂを形成する。図面ではトレンチは２個しか記載されていないが、より多数のトレンチが存在する。トレンチ２０５ａ、２０５ｂの形成により、Ｎ型低抵抗層２０４はストライプ状のエミッタ領域２０６ａ、２０６ｂ、２０６ｃにパターニングされる。   Next, a silicon oxide film (not shown) is formed on the surface of the N-type low resistance layer 204 as in the first embodiment. Thereafter, a resist (not shown) is spin-coated on the surface of the oxide film, and the resist is patterned by a photolithography technique. Then, using the patterned resist as an etching mask, the N-type low-resistance layer 204 is penetrated by anisotropic etching such as RIE and subsequent smoothing treatment in the trench by CDE or the like, and the bottom is the P-type layer 203. Trenches 205a and 205b are formed. Although only two trenches are shown in the drawing, there are more trenches. By forming the trenches 205a and 205b, the N-type low resistance layer 204 is patterned into the stripe-shaped emitter regions 206a, 206b and 206c.

次に、レジストを除去した後、第１の実施形態と同様にトレンチ２０５ａ、２０５ｂの内部に酸化膜（図示せず。）を形成する。ＲＩＥ等の異方性エッチングによりトレンチ２０５ａ、２０５ｂの底部の酸化膜を除去する。これにより以下に続く工程のイオン注入マスクが形成される。   Next, after removing the resist, an oxide film (not shown) is formed in the trenches 205a and 205b as in the first embodiment. The oxide film at the bottom of the trenches 205a and 205b is removed by anisotropic etching such as RIE. Thereby, an ion implantation mask for the following process is formed.

そして、このイオン注入マスクを介して、第１の実施形態と同様にトレンチ２０５ａ、２０５ｂの底部に露出したＰ型層２０３に対して27Ａｌ+の選択イオン注入を行う。27Ａｌ+は、基板温度Ｔsub＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥacc＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０15ｃｍ-2の条件で多段注入する。この結果、表面から深さ０．３μｍの領域に、不純物濃度１×１０20ｃｍ-3の27Ａｌ+注入層が形成される。 Then, selective ion implantation of 27 Al + is performed on the P-type layer 203 exposed at the bottoms of the trenches 205a and 205b through this ion implantation mask, as in the first embodiment. 27 Al + is implanted in multiple stages under the conditions of a substrate temperature Tsub = room temperature to 700 ° C., here about 500 ° C., acceleration energy Eacc = 10 to 150 keV, and total dose Φ = 2 × 10 15 cm −2 . As a result, a 27 Al + implantation layer having an impurity concentration of 1 × 10 20 cm −3 is formed in a region having a depth of 0.3 μm from the surface.

その後、第１の実施形態と同様に基板上の酸化膜をすべて除去し、基板温度Ｔsub＝１６００℃程度の活性化熱処理により、選択的にＰ型拡散領域２０７ａ、２０７ｂを形成する。このＰ型拡散領域２０７ａ、２０７ｂはトレンチベース型ＢＪＴのベースコンタクト
領域である。 Thereafter, as in the first embodiment, all the oxide films on the substrate are removed, and P-type diffusion regions 207a and 207b are selectively formed by activation heat treatment at a substrate temperature Tsub = 1600 ° C. The P type diffusion regions 207a and 207b are base contact regions of a trench base type BJT.

次に、基板表面及びトレンチ２０５ａ、２０５ｂの内部に第１の実施形態と同様に酸化膜を形成する。その後、基板表面全体をレジストでカバーして、低抵抗ＳｉＣ基板２０１の裏面に存在する薄い酸化膜（自然酸化膜等）を、希釈した弗酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。ｎ型低抵抗ＳｉＣ基板２０１の裏面には、Ｎｉ膜を約１μｍの厚さで蒸着し、コレクタ電極２０９を形成する（図４（ｂ））。   Next, an oxide film is formed in the same manner as in the first embodiment on the substrate surface and in the trenches 205a and 205b. Thereafter, the entire substrate surface is covered with a resist, and a thin oxide film (natural oxide film or the like) existing on the back surface of the low-resistance SiC substrate 201 is etched with diluted hydrofluoric acid (HF) or buffered HF. On the back surface of the n-type low-resistance SiC substrate 201, a Ni film is deposited to a thickness of about 1 μm to form a collector electrode 209 (FIG. 4B).

次に基板表面のレジストを除去した後、基板温度Ｔsub＝８００〜１１００℃、例えば９５０℃で５分程度シンター処理し、コレクタ電極２０９のオーミック接触を良好なものにする。その後、ＲＩＥ等の異方性エッチングにより、エミッタ領域２０６ａ、２０６ｂ、２０６ｃの上部の上記酸化膜及びトレンチ２０５ａ、２０５ｂの底部の上記酸化膜を同時に除去する。これにより、トレンチ２０５ａ、２０５ｂの側面に選択的にシリコン酸化膜２１５が残置される。   Next, after removing the resist on the substrate surface, a sinter treatment is performed at a substrate temperature Tsub = 800 to 1100 ° C., for example, 950 ° C. for about 5 minutes to improve the ohmic contact of the collector electrode 209. Thereafter, the oxide film above the emitter regions 206a, 206b, and 206c and the oxide film at the bottom of the trenches 205a and 205b are simultaneously removed by anisotropic etching such as RIE. As a result, the silicon oxide film 215 is selectively left on the side surfaces of the trenches 205a and 205b.

次に、基板表面全体にスパッタ法等によりＮｉ膜を５〜８０ｎｍ、望ましくは１０〜５０ｎｍ程度の厚さで形成する。その後、基板温度Ｔsub＝８５０〜９５０℃、望ましくは９００℃程度の熱処理により、上記Ｎｉ膜とエミッタ領域２０６ａ、２０６ｂ、２０６ｃとを、また上記Ｎｉ膜とＰ型拡散領域２０６ａ、２０６ｂとをそれぞれ熱反応させる。次に、基板を硫酸と過酸化水素水の混合液を用いて洗浄することにより、酸化膜２１５上にある未反応なＮi膜のみが除去される。上述のごとくいわゆるＮｉサリサイドプロセスの結果、Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする層２１６ａ（ベース電極の一部）、２１６ｂ（エミッタ電極の一部）が各々選択的に形成される。 Next, a Ni film is formed to a thickness of about 5 to 80 nm, preferably about 10 to 50 nm on the entire surface of the substrate by sputtering or the like. Thereafter, the Ni film and the emitter regions 206a, 206b, and 206c, and the Ni film and the P-type diffusion regions 206a and 206b are heated by heat treatment at a substrate temperature Tsub = 850 to 950 ° C., preferably about 900 ° C. React. Next, by washing the substrate with a mixed solution of sulfuric acid and hydrogen peroxide solution, only the unreacted Ni film on the oxide film 215 is removed. As described above, as a result of the so-called Ni salicide process, layers 216a (part of the base electrode) and 216b (part of the emitter electrode) mainly composed of Ni 2 Si and NiSi are selectively formed.

次に、全面にポリシリコン膜を堆積して、この膜をエッチバックすることにより、トレンチ２０５ａ、２０５ｂ内部にポリシリコン層２１７を残置する。トレンチ２０５ａ、２０５ｂ内部の層２１６ａ及びポリシリコン層２１７はベース電極２０８ａ、２０８ｂを構成する。さらに、Ａｌ膜を成膜しこれをパターニングすることにより、層２１６ｂ上にＡｌ層を形成する。このＡｌ層及び層２１６ｂはエミッタ電極２１０ａ、２１０ｂ、２１０ｃを構成する。なお、ＭＯＣＶＤ法を用いることにより、例えば０．５〜１μｍ程度の厚さのＡｌ層を層２１６ａ及び層２１６ｂ上にそれぞれ選択的に堆積して、層２１６ａ及びこの上のＡｌ層をベース電極、層２１６ｂ及びこの上のＡｌ層をエミッタ電極としても良い。上記したポリシリコン層やＡｌ層の代わりに、Ｗ、Ｃｕ等の金属、Ｗシリサイド等の金属シリサイド、あるいはこれらを組み合わせて形成しても良い。以上によりトレンチベース型ＢＪＴの概略工程は終了する。   Next, a polysilicon film is deposited on the entire surface, and this film is etched back to leave the polysilicon layer 217 inside the trenches 205a and 205b. The layers 216a and the polysilicon layer 217 inside the trenches 205a and 205b constitute base electrodes 208a and 208b. Furthermore, an Al layer is formed on the layer 216b by forming an Al film and patterning it. The Al layer and layer 216b constitute emitter electrodes 210a, 210b, and 210c. Note that, by using the MOCVD method, for example, an Al layer having a thickness of about 0.5 to 1 μm is selectively deposited on the layer 216a and the layer 216b, respectively, and the layer 216a and the Al layer thereon are formed as a base electrode, The layer 216b and the Al layer thereon may be used as the emitter electrode. Instead of the above-described polysilicon layer or Al layer, a metal such as W or Cu, a metal silicide such as W silicide, or a combination thereof may be formed. Thus, the outline process of the trench base type BJT is completed.

本実施形態においても、第１の実施形態と同様に、ベース電極２０８ａ、２０８ｂの一部としてＮｉ2Ｓｉ及びＮｉＳｉを主成分とするシリサイド層を用いることにより、特にそのシリサイド層中でＮｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合を３〜１０重量％とすることにより、Ｎｉ2Ｓｉが支配的となる場合と比較して下地のｐ型ＳｉＣ（Ｐ型拡散領域２０７ａ、２０７ｂ）に対しバリアハイトが０．１ｅＶ程度低くなる。その結果、ベース電極２０８ａ、２０８ｂとＰ型拡散領域２０７ａ、２０７ｂ間の界面の接触抵抗を大幅に削減して、Ｎ型オーミック界面（エミッタ電極界面）及びＰ型オーミック界面（ベース電極界面）のいずれにおいても接触抵抗を低くすることが可能である。これにより、Ｐ型拡散領域２０７ａ、２０７ｂに対して効果的にベース電位を印加することができるので、スイッチング特性を顕著に向上させることが可能である。 In this embodiment, as in the first embodiment, the base electrode 208a, by using a silicide layer mainly composed of Ni 2 Si and NiSi as part of 208b, Ni 2 Si, especially in the silicide layer When the ratio of NiSi to the sum of NiSi is 3 to 10% by weight, the barrier height is lower than the underlying p-type SiC (P-type diffusion regions 207a and 207b) compared to the case where Ni 2 Si is dominant. It is about 0.1 eV lower. As a result, the contact resistance at the interface between the base electrodes 208a and 208b and the P-type diffusion regions 207a and 207b is greatly reduced, and either the N-type ohmic interface (emitter electrode interface) or the P-type ohmic interface (base electrode interface). It is possible to reduce the contact resistance. Thereby, the base potential can be effectively applied to the P-type diffusion regions 207a and 207b, so that the switching characteristics can be remarkably improved.

また、上記の埋め込みベース電極２０８ａ、２０８ｂの作製工程において、Ｎｉサリサイドプロセス、及びそれに続くＡｌ膜等のＭＯＣＶＤ法を用いることにより、上記の幅０．６μｍという微細なトレンチの底部にベース電極を所定の膜厚でより正確にかつ均一に
形成することが可能である。 In addition, in the manufacturing process of the embedded base electrodes 208a and 208b, a base electrode is formed at the bottom of the fine trench having a width of 0.6 μm by using a Ni salicide process and a subsequent MOCVD method such as an Al film. It is possible to form the film more accurately and uniformly with the film thickness.

また、六方晶炭化珪素（ＳｉＣ）基板の主面、トレンチベース側壁面、ベースの長手方向の設定にも、Ａｌ膜の選択形成の観点から望ましくは十分な配慮が必要である。これに関しては第１の実施形態の場合と同様であるため、ここでは説明は省略する。   In addition, it is desirable to sufficiently consider the setting of the main surface of the hexagonal silicon carbide (SiC) substrate, the trench base side wall surface, and the longitudinal direction of the base from the viewpoint of selective formation of the Al film. Since this is the same as in the case of the first embodiment, a description thereof is omitted here.

以上のように製造したトレンチベース型ＢＪＴの電気的特性を評価した結果は以下の通りである。耐圧１６００Ｖのトレンチゲート型ＢＪＴで、ベース電流１００ｍＡ及びコレクタ電圧１２００Ｖ印加時のリーク電流は１×１０-6Ａ／ｃｍ2、またオン抵抗は７ｍΩｃｍ2となった。また、電源電圧５００Ｖ、主電流密度１５０Ａ／ｃｍ2の条件においてターンオフ時間は３０ナノ秒と非常に高速なスイッチング動作を得ることができた。その結果、インバータ回路において電力損失の約半分を占めるスイッチング損失を大幅に削減し、スイッチング特性を向上させることができる。 The results of evaluating the electrical characteristics of the trench-based BJT manufactured as described above are as follows. With a trench gate type BJT having a withstand voltage of 1600 V, the leakage current when applying a base current of 100 mA and a collector voltage of 1200 V was 1 × 10 −6 A / cm 2 , and the on-resistance was 7 mΩcm 2 . In addition, under the conditions of a power supply voltage of 500 V and a main current density of 150 A / cm 2, a very fast switching operation with a turn-off time of 30 nanoseconds could be obtained. As a result, the switching loss that accounts for about half of the power loss in the inverter circuit can be greatly reduced, and the switching characteristics can be improved.

一方、比較例として、ベース電極及びエミッタ電極各々のシリサイド層として（Ｎｉ2Ｓｉ）を用いその他は本実施形態と同様の構成を有するＢＪＴでは、同じ耐圧１６００Ｖで比較すると、オン抵抗は８ｍΩｃｍ2前後と同等であった。しかし、同条件におけるターンオフ時間は、ベース電極界面に寄生する大きな接触抵抗の影響を受けてベース電流の排出が円滑且つ高速に行われないため約３００ｎｓｅｃと非常に遅い。その結果、これを用いたインバータ回路では、電力損失の約半分に相当するトランジスタスイッチング損失を低減することが難しいため、結局炭化珪素の優れた物性を十分に活用することができない。 On the other hand, as a comparative example, in the BJT having the same configuration as that of the present embodiment except that (Ni 2 Si) is used as the silicide layer of each of the base electrode and the emitter electrode, the on-resistance is about 8 mΩcm 2 when compared at the same breakdown voltage of 1600V. It was equivalent. However, the turn-off time under the same condition is very slow as about 300 nsec because the base current is not discharged smoothly and at high speed due to the influence of a large contact resistance parasitic on the base electrode interface. As a result, in an inverter circuit using this, it is difficult to reduce the transistor switching loss corresponding to about half of the power loss, so that the excellent physical properties of silicon carbide cannot be fully utilized.

ここで、本発明によりターンオフ時間を３０ｎｓｅｃと大幅に短縮できた理由は、Ｐ型拡散領域２０７ａ、２０７ｂと埋め込みベース電極２０８ａ、２０８ｂとの接触抵抗を大幅に低減し、ベース電流の注入及び排出を円滑且つ高速に行うことを実現したからである。従って、上記のような構成をとることにより、トレンチベース型ＢＪＴにおいてＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることができるのである。   Here, the reason why the turn-off time can be greatly shortened to 30 nsec by the present invention is that the contact resistance between the P-type diffusion regions 207a and 207b and the buried base electrodes 208a and 208b is greatly reduced, and the injection and discharge of the base current are reduced. This is because it has been achieved smoothly and at high speed. Therefore, by adopting the configuration as described above, it is possible to obtain excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC in the trench base type BJT, and greatly reduce switching loss and improve switching characteristics. It can be done.

（第３の実施形態）
図６は、本発明の第３の実施形態に係わるトレンチゲート型横型静電誘導トランジスタ（以下横型ＳＩＴと略す。）の構成を示す断面図である。本実施形態の横型ＳＩＴと第１の実施形態のＳＩＴとの異なる点は、ドレイン電極を基板裏面にではなくエピタキシャル成長等により形成されたＮ型高抵抗層の表面に形成している点である。本実施形態において、第１導電型としてＮ型を、また第２導電型としてＰ型を用いた。 (Third embodiment)
FIG. 6 is a cross-sectional view showing the configuration of a trench gate type lateral static induction transistor (hereinafter abbreviated as lateral SIT) according to the third embodiment of the present invention. The difference between the lateral SIT of this embodiment and the SIT of the first embodiment is that the drain electrode is formed not on the back surface of the substrate but on the surface of the N-type high resistance layer formed by epitaxial growth or the like. In the present embodiment, the N type is used as the first conductivity type, and the P type is used as the second conductivity type.

即ち、本実施形態では、Ｎ型高抵抗層１０２上にエピタキシャル法等によりＮ型低抵抗層１０３を形成する第１の実施形態とは異なり、Ｎ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（又は層）３０１上のＮ型高抵抗ＳｉＣ層３０２表面の所定の領域に対して燐あるいは窒素又はその両方を選択的にイオン注入することによりＮ型領域を形成し、このＮ型領域からストライプ状のＮ型ソース領域３０５ａ、３０５ｂ、３０５ｃを形成する。このＮ型ソース領域３０５ａ、３０５ｂ、３０５ｃを形成する方法として、第１の実施形態に示した方法を適用することができ、Ｐ型ＳｉＣ拡散領域（ゲート領域）３０６ａ、３０６ｂと、シリコン酸化膜３１５と、Ａｌ膜３１６ａ／多結晶シリコン３１７からなるゲート電極３０９ａ、３０９ｂと、Ａｌ膜３１６ｂ／Ａｌ層からなるソース電極３１０ａ、３１０ｂ、３１０ｃも、第１の実施形態と同様の方法により形成する。   That is, in this embodiment, unlike the first embodiment in which the N-type low resistance layer 103 is formed on the N-type high resistance layer 102 by an epitaxial method or the like, an N-type low resistance hexagonal silicon carbide (SiC) substrate ( Alternatively, phosphorus or nitrogen or both are selectively ion-implanted into a predetermined region on the surface of the N-type high-resistance SiC layer 302 on the layer 301 to form an N-type region, and stripes are formed from the N-type region. N-type source regions 305a, 305b, and 305c are formed. As a method of forming the N-type source regions 305a, 305b, and 305c, the method described in the first embodiment can be applied. P-type SiC diffusion regions (gate regions) 306a and 306b and a silicon oxide film 315 The gate electrodes 309a and 309b made of the Al film 316a / polycrystalline silicon 317 and the source electrodes 310a, 310b, and 310c made of the Al film 316b / Al layer are also formed by the same method as in the first embodiment.

また、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃが形成された側と同じ側のＮ型高抵抗ＳｉＣ層３０２の表面には、ゲート領域３０６ａ、３０６ｂから一定距離はなれた位
置に、Ｎ型ドレイン領域３０８を形成する。また、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃとＮ型ドレイン領域３０８との間には、１個又はそれ以上のＰ型電界緩和領域３０７ａ、３０７ｂをゲート領域３０６ａ、３０６ｂに並行して設けている。このＰ型電界緩和領域３０７ａ、３０７ｂは、ゲート領域３０６ａ、３０６ｂ端部の電界集中を緩和するものである。 Further, the N-type drain region 308 is located on the surface of the N-type high-resistance SiC layer 302 on the same side as the side where the N-type source regions 305a, 305b, and 305c are formed, at a position spaced apart from the gate regions 306a and 306b. Form. Between the N-type source regions 305a, 305b, and 305c and the N-type drain region 308, one or more P-type electric field relaxation regions 307a and 307b are provided in parallel with the gate regions 306a and 306b. . The P-type electric field relaxation regions 307a and 307b alleviate the electric field concentration at the ends of the gate regions 306a and 306b.

本実施形態では、トレンチ形成後にトレンチ内面を含む全面に酸化膜３１５を形成し、この上にレジストマスクを形成し、ソースコンタクトホール及びドレインコンタクトホールを開口する。ソースコンタクトホールはゲート領域３０６ａ、３０６ｂを含むように開口され、ＲＩＥ等の異方性エッチングにより、ソース領域３０５ａ、３０５ｂ、３０５ｃ、及びドレイン領域３０８の上部のシリコン酸化膜１１５及びトレンチ底部のシリコン酸化膜３１５を同時に除去する。この除去工程でトレンチの側面にシリコン酸化膜３１５が選択的に残置される。この後、第１の実施形態と同様のサリサイド工程を用いて、Ｎ型ソース領域３０５ａ、３０５ｂ、３０５ｃ上にＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層３１６ｂを、Ｎ型ドレイン領域３０８上にＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層３１６ｃを、Ｐ型ＳｉＣ拡散領域（ゲート領域）３０６ａ、３０６ｂ上にＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層３１６ａを、それぞれ形成する。層３１６ａ、３１６ｂ、３１６ｃの組成は互いに同じである。さらに、通常の電極形成工程により、ソース電極３１０ａ、３１０ｂ、３１０ｃ、ドレイン電極３１１、ゲート電極３０９ａ、３０９ｂを形成する。ここで、ドレイン電極３１１はゲート電極３０９ａ、３０９ｂから所定の距離を隔てて、ゲート電極３０９ａ、３０９ｂに並行して形成することが望ましい。上記した以外の構成及び工程は、図１に示す第１の実施形態のＳＩＴと基本的に同じである。以上で横型ＳＩＴを完成する。 In this embodiment, after forming the trench, an oxide film 315 is formed on the entire surface including the inner surface of the trench, a resist mask is formed thereon, and a source contact hole and a drain contact hole are opened. The source contact holes are opened so as to include the gate regions 306a and 306b, and the silicon oxide film 115 above the source regions 305a, 305b and 305c and the drain region 308 and the silicon oxide at the bottom of the trench are formed by anisotropic etching such as RIE. The film 315 is removed at the same time. In this removal step, the silicon oxide film 315 is selectively left on the side surface of the trench. Thereafter, using a salicide process similar to that of the first embodiment, a layer 316b mainly composed of Ni 2 Si and NiSi is formed on the N-type source regions 305a, 305b, and 305c, and an Ni-type drain region 308 is formed on the Ni-type drain region 308. the layer 316c composed mainly of 2 Si and NiSi, P-type SiC diffusion region (gate region) 306a, a layer 316a composed mainly of Ni 2 Si and NiSi on 306 b, is formed. The compositions of the layers 316a, 316b, 316c are the same. Further, the source electrodes 310a, 310b, 310c, the drain electrode 311, and the gate electrodes 309a, 309b are formed by a normal electrode forming process. Here, the drain electrode 311 is preferably formed in parallel to the gate electrodes 309a and 309b at a predetermined distance from the gate electrodes 309a and 309b. Configurations and processes other than those described above are basically the same as the SIT of the first embodiment shown in FIG. This completes the horizontal SIT.

横型ＳＩＴでは、ソース電極とドレイン電極とが同じ面に設けられているため、モノシリックＩＣとして同一半導体チップ上に集積化するのが容易である。また、ハイブリッドＩＣ等に組み込んで用いる場合にも配線作業が簡単となる。また、ドレイン電極が個々の半導体装置に設けられているため、表面配線や接続の自由度が増すことになり、設計が容易となる。かかる横型ＳＩＴにおいても、第１の実施形態と同様にＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることができる。   In the lateral SIT, since the source electrode and the drain electrode are provided on the same surface, the monolithic IC can be easily integrated on the same semiconductor chip. In addition, wiring work is also simplified when incorporated in a hybrid IC or the like. Further, since the drain electrode is provided in each semiconductor device, the degree of freedom of surface wiring and connection is increased, and the design is facilitated. In such a lateral SIT as well, it is possible to obtain excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC as in the first embodiment, and to greatly reduce switching loss and improve switching characteristics.

なお、本発明は静電誘導サイリスタにも適用できる。静電誘導サイリスタの場合、図６においてＮ型ドレイン領域３０８の導電型をＰ型にすればよく、上記実施形態と同様の効果を得ることが可能である。   The present invention can also be applied to electrostatic induction thyristors. In the case of an electrostatic induction thyristor, the conductivity type of the N-type drain region 308 in FIG. 6 may be changed to P-type, and the same effect as in the above embodiment can be obtained.

（第４の実施形態）
図７は、本発明の第４の実施形態に係わる相補型ＭＯＳＦＥＴ（以下ＣＭＯＳと略す。）の構成を示す断面図である。図８及び図９は、図７に示す素子の製造方法を示す工程断面図である。本実施形態において、第１導電型としてＮ型を、また第２導電型としてＰ型を用いた。 (Fourth embodiment)
FIG. 7 is a sectional view showing the configuration of a complementary MOSFET (hereinafter abbreviated as CMOS) according to the fourth embodiment of the present invention. 8 and 9 are process sectional views showing a method of manufacturing the element shown in FIG. In the present embodiment, the N type is used as the first conductivity type, and the P type is used as the second conductivity type.

まず、図８（ａ）に示すように、イオン注入法を用いたウェル形成法により高抵抗炭化珪素基板４０１の表面にＮウェル４０２、Ｐウェル４０３をそれぞれ形成する。ここで、Ｎ型不純物としては窒素を用いたが、別の不純物、例えば燐等を用いてもよい。また、Ｐ型不純物としてはボロンを用いたが、別の不純物、例えばアルミニウム等を用いてもよい。また、両不純物を同時に用いてもよい。具体的には、窒素に関しては基板温度を室温程度の下で加速エネルギー１０〜４００ｋｅＶ、総ドーズ量１ｘ１０12ｃｍ-2の条件で選択的に多段イオン注入する。一方、ボロンに関しても同様に基板温度を室温程度で、加速エネルギー１０〜４００ｋｅＶ、総ドーズ量２ｘ１０12の条件で選択的に多段注入する。イ
オン注入後の不純物の電気的活性化は、１６００℃程度の熱処理にて行う。 First, as shown in FIG. 8A, an N well 402 and a P well 403 are respectively formed on the surface of a high resistance silicon carbide substrate 401 by a well formation method using an ion implantation method. Here, nitrogen is used as the N-type impurity, but another impurity such as phosphorus may be used. Further, although boron is used as the P-type impurity, another impurity such as aluminum may be used. Moreover, you may use both impurities simultaneously. Specifically, with respect to nitrogen, multistage ion implantation is selectively performed under conditions of an acceleration energy of 10 to 400 keV and a total dose of 1 × 10 12 cm −2 at a substrate temperature of about room temperature. On the other hand, boron is also selectively implanted in multiple stages under the conditions that the substrate temperature is about room temperature, the acceleration energy is 10 to 400 keV, and the total dose is 2 × 10 12 . The electrical activation of impurities after ion implantation is performed by heat treatment at about 1600 ° C.

次に、図８（ｂ）に示すように、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタそれぞれの領域においてソース・ドレイン領域４０５ａ、４０５ｂ、４０４ａ、４０４ｂを形成するための不純物のイオン注入を行う。ｎＭＯＳトランジスタ領域（Ｐウェル４０３）には燐を、ｐＭＯＳトランジスタ領域（Ｎウェル４０２）にはアルミニウムをそれぞれイオン注入する。具体的には、燐に関しては基板温度５００℃程度の下で加速エネルギー１０〜２００ｋｅＶ、総ドーズ量５×１０15ｃｍ-2の条件で選択的に多段イオン注入する。一方、アルミニウムに関しても同様に基板温度５００℃程度で、加速エネルギー１０〜１５０ｋｅＶ、総ドーズ量２×１０15ｃｍ-2の条件で選択的に多段注入する。イオン注入後の不純物の電気的活性化は、１６００℃程度の熱処理にて行う。なお、Ｎ型不純物としては燐を用いたが、別の不純物、例えば窒素等を用いてもよい。また、Ｐ型不純物としてはアルミニウムを用いたが、別の不純物、例えばボロン等を用いてもよい。また、両不純物を同時に用いてもよい。 Next, as shown in FIG. 8B, impurity ions are implanted to form source / drain regions 405a, 405b, 404a, and 404b in the respective regions of the nMOS transistor and the pMOS transistor. Phosphorus is implanted into the nMOS transistor region (P well 403) and aluminum is implanted into the pMOS transistor region (N well 402). Specifically, with respect to phosphorus, multistage ion implantation is selectively performed under conditions of an acceleration energy of 10 to 200 keV and a total dose of 5 × 10 15 cm −2 at a substrate temperature of about 500 ° C. On the other hand, aluminum is also selectively subjected to multistage implantation under the conditions of a substrate temperature of about 500 ° C., acceleration energy of 10 to 150 keV, and total dose of 2 × 10 15 cm −2 . The electrical activation of impurities after ion implantation is performed by heat treatment at about 1600 ° C. Although phosphorus is used as the N-type impurity, other impurities such as nitrogen may be used. Further, although aluminum is used as the P-type impurity, another impurity such as boron may be used. Moreover, you may use both impurities simultaneously.

次に、図８（ｃ）に示すように、公知の素子分離法（例えばショートトレンチ分離）により上記炭化珪素基板４０１の表面に素子分離絶縁膜４０６を形成した後、ゲート絶縁膜（例えばシリコン酸化膜）４０７を形成する。次に、図８（ｄ）に示すように、ＣＶＤ法により厚さ４０ｎｍ程度のアンドープの多結晶シリコン膜４０８を全面に形成する。次に、多結晶シリコン膜４０８のｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの各ゲート電極となる予定領域に、ｎＭＯＳトランジスタ領域にはＡｓを、ｐＭＯＳトランジスタ領域にはボロンを選択的にイオン注入する。これらのイオン注入は、ゲート電極の低抵抗化を図るためのものである。イオン注入の条件は、Ａｓに関しては、３０ｋｅＶ、４×１０15ｃｍ-2、ボロンに関しては３ｋｅＶ、４×１０15ｃｍ-2とする。イオン注入後の不純物の電気的活性化は、９５０℃、１０秒のＲＴＡ（Rapid Thermal Annealing）で行う。 Next, as shown in FIG. 8C, an element isolation insulating film 406 is formed on the surface of the silicon carbide substrate 401 by a known element isolation method (for example, short trench isolation), and then a gate insulating film (for example, silicon oxide). Film) 407 is formed. Next, as shown in FIG. 8D, an undoped polycrystalline silicon film 408 having a thickness of about 40 nm is formed on the entire surface by CVD. Next, As is selectively implanted into the nMOS transistor region and boron is selectively ion-implanted into the pMOS transistor region in the regions of the polycrystalline silicon film 408 that will be the gate electrodes of the nMOS transistor and the pMOS transistor. These ion implantations are for reducing the resistance of the gate electrode. Ion implantation conditions are, for As, 30keV, 4 × 10 15 cm -2, with respect to boron and 3keV, 4 × 10 15 cm -2 . The electrical activation of the impurities after ion implantation is performed by RTA (Rapid Thermal Annealing) at 950 ° C. for 10 seconds.

次に、図９（ａ）に示すように、多結晶シリコン膜４０８及びゲート絶縁膜４０７をゲート電極の形状に加工した後、ゲート電極４０８ａ、４０８ｂの側壁にそれぞれ側壁絶縁膜４０９ａ、４０９ｂを形成する。側壁絶縁膜４０９ａ、４０９ｂは、例えば厚さ５ｎｍのシリコン酸化膜、厚さ４０ｎｍのシリコン窒化膜を順次全面に堆積した後、これらの絶縁膜に異方性エッチングを施すことにより形成する。ここでは、側壁絶縁膜に積層絶縁膜を用いたが、単層絶縁膜を用いても良い。   Next, as shown in FIG. 9A, after the polycrystalline silicon film 408 and the gate insulating film 407 are processed into the shape of the gate electrode, side wall insulating films 409a and 409b are formed on the side walls of the gate electrodes 408a and 408b, respectively. To do. The sidewall insulating films 409a and 409b are formed, for example, by depositing a silicon oxide film having a thickness of 5 nm and a silicon nitride film having a thickness of 40 nm sequentially on the entire surface, and then subjecting these insulating films to anisotropic etching. Here, a laminated insulating film is used as the sidewall insulating film, but a single-layer insulating film may be used.

次に、図９（ｂ）に示すように、基板表面全体にスパッタ法によりＮｉ膜４１０を５〜８０ｎｍ、望ましくは１０〜５０ｎｍ程度の厚さで形成する。その後、基板温度８５０〜９５０℃、望ましくは９００℃程度の熱処理により、Ｎｉ膜４１０とＮ型ソース・ドレイン領域４０５ａ、４０５ｂの表面、Ｐ型ソース・ドレイン領域４０４ａ、４０４ｂの表面、及び多結晶シリコンからなるゲート電極４０８ａ、４０８ｂの表面とをそれぞれ熱反応させる。次に、基板を硫酸と過酸化水素水の混合液を用いて洗浄することにより、絶縁膜（側壁絶縁膜４０９ａ、４０９ｂ及び素子分離絶縁膜４０６）上にある未反応なＮi膜のみが除去される。上記のようにいわゆるＮｉサリサイドプロセスの結果、それぞれＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層４１１ａ、４１１ｂ、４１１ｄ、４１１ｅ、４１１ｃ、４１１ｆが選択的に形成される。層４１１ａ、４１１ｂはｐＭＯＳトランジスタのソース・ドレイン電極の一部に、層４１１ｃはｐＭＯＳトランジスタのゲート電極の一部に、層４１１ｄ、４１１ｅはｎＭＯＳトランジスタのソース・ドレイン電極の一部に、４１１ｆはｎＭＯＳトランジスタのゲート電極の一部になる。その後、公知の方法に従い、層間絶縁膜や金属配線（図示せず。）を形成してＣＭＯＳを完成する。 Next, as shown in FIG. 9B, a Ni film 410 is formed to a thickness of about 5 to 80 nm, preferably about 10 to 50 nm on the entire surface of the substrate by sputtering. Thereafter, by heat treatment at a substrate temperature of 850 to 950 ° C., preferably about 900 ° C., the surface of the Ni film 410 and the N-type source / drain regions 405a and 405b, the surfaces of the P-type source / drain regions 404a and 404b, and polycrystalline silicon The surface of each of the gate electrodes 408a and 408b made of is subjected to thermal reaction. Next, by washing the substrate with a mixed solution of sulfuric acid and hydrogen peroxide solution, only the unreacted Ni film on the insulating films (sidewall insulating films 409a and 409b and element isolation insulating film 406) is removed. The As described above, as a result of the so-called Ni salicide process, the layers 411a, 411b, 411d, 411e, 411c, and 411f mainly containing Ni 2 Si and NiSi are selectively formed. Layers 411a and 411b are part of the source / drain electrodes of the pMOS transistor, layer 411c is part of the gate electrode of the pMOS transistor, layers 411d and 411e are part of the source / drain electrode of the nMOS transistor, and 411f is the nMOS It becomes part of the gate electrode of the transistor. Thereafter, an interlayer insulating film and metal wiring (not shown) are formed according to a known method to complete the CMOS.

本実施形態においても、第１の実施形態と同様に、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタ各々のソース・ドレイン電極及びゲート電極の少なくとも一部としてＮｉ2
Ｓｉ及びＮｉＳｉを主成分とするシリサイド層を用いることにより、特にそのシリサイド層中でＮｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合を３〜１０重量％とすることにより、Ｎｉ2Ｓｉが支配的となる場合と比較して下地のｐ型ＳｉＣ（Ｐ型ソース・ドレイン領域４０４ａ、４０４ｂ）に対しバリアハイトが０．１ｅＶ程度低くなる。その結果、Ｐ型ソース・ドレイン領域４０４ａ、４０４ｂと電極層４１１ａ、４１１ｂ間の界面それぞれにおいても接触抵抗を大幅に削減することができ、Ｎ型オーミック界面（ｎＭＯＳトランジスタのソース・ドレイン及びゲート。）及びＰ型オーミック界面（ｐＭＯＳトランジスタのソース・ドレイン及びゲート。）のいずれにおいても接触抵抗を低くすることが可能である。これにより、Ｎ型ソース・ドレイン領域４０５ａ、４０５ｂのみならずＰ型ソース・ドレイン領域４０４ａ、４０４ｂに対しても効果的に電位を印加することができるので、超低オン抵抗で消費電力を低減するとともにスイッチング特性を顕著に向上させることが可能である。また、Ｎｉサリサイドプロセスを採用しているため製造工程の簡略化を実現することができる。 Also in this embodiment, as in the first embodiment, Ni 2 is used as at least part of the source / drain electrodes and the gate electrode of each of the nMOS transistor and the pMOS transistor.
By using a silicide layer mainly composed of Si and NiSi, Ni 2 Si is dominant by making the ratio of NiSi to the sum of Ni 2 Si and NiSi in the silicide layer 3 to 10% by weight. Compared to the case, the barrier height is about 0.1 eV lower than the underlying p-type SiC (P-type source / drain regions 404a and 404b). As a result, the contact resistance can be greatly reduced at each of the interfaces between the P-type source / drain regions 404a and 404b and the electrode layers 411a and 411b, and an N-type ohmic interface (source / drain and gate of an nMOS transistor). In addition, it is possible to reduce the contact resistance at both the P-type ohmic interface (source / drain and gate of the pMOS transistor). As a result, a potential can be effectively applied not only to the N-type source / drain regions 405a and 405b but also to the P-type source / drain regions 404a and 404b, thereby reducing power consumption with an ultra-low on-resistance. At the same time, the switching characteristics can be remarkably improved. Further, since the Ni salicide process is adopted, the manufacturing process can be simplified.

従って、上記のような構成をとることにより、ＣＭＯＳにおいても、第１の実施形態と同様にＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることができる。   Therefore, by adopting the configuration as described above, in the CMOS as well as in the first embodiment, the physical properties of SiC are utilized to obtain excellent performance of ultra-low on-resistance, and the switching loss is greatly reduced. Switching characteristics can be improved.

（その他の実施形態）
上述したように、第１から第４の実施形態により本発明を開示したが、本発明はこれらの実施形態に限定されることはない。 (Other embodiments)
As described above, the present invention has been disclosed by the first to fourth embodiments, but the present invention is not limited to these embodiments.

例えば、既に述べた第１から第４の実施形態の説明においては、トレンチあるいは表面に形成する絶縁膜としてシリコン酸化膜を用いたが、これ以外に酸化タンタル（Ｔａ2Ｏ5）、窒化珪素（Ｓｉ3Ｎ4）、窒化アルミニウム（ＡｌＮ）といった他の絶縁膜を用いてもよい。
また、第１導電型をＮ型、第２導電型をＰ型としたが、両者を入れ替えても良い。 For example, in the description of the first to fourth embodiments already described, the silicon oxide film is used as the insulating film formed on the trench or the surface, but in addition to this, tantalum oxide (Ta 2 O 5 ), silicon nitride ( Other insulating films such as Si 3 N 4 ) and aluminum nitride (AlN) may be used.
Further, although the first conductivity type is N-type and the second conductivity type is P-type, both may be interchanged.

また、トレンチゲート型の静電誘導トランジスタや静電誘導サイリスタ、トレンチベース型のバイポーラトランジスタ、相補型ＭＯＳＦＥＴに限定されることはなく、それ以外のＰ型オーミック界面とＮ型オーミック界面をともに有する炭化珪素から構成される半導体素子に対しても本発明は適用可能である。例えば、高耐圧ＭＯＳＦＥＴのＮ型ソース領域及び該ソース領域の表面に又は隣接して設けられたＰ型コンタクト領域に対して、両領域にまたがるように同時にコンタクトして設けられる電極層に対しても本発明を適用することができる。例えば、図７のＮ型ソース領域（４０５ａ又は４０５ｂ）の表面に或いは該Ｎ型ソース領域に隣接してＰ型コンタクト領域を設け、これらのソース領域及びＰ型コンタクト領域にまたがるように同時にコンタクトする電極層を、上述したＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層とすることも可能である。かかる高耐圧ＭＯＳＦＥＴは横型でも良いし縦型でも良い。この場合も、第１の実施形態と同様にＳｉＣの物性を活用して超低オン抵抗の優れた性能を得るとともに、スイッチング損失を大幅に引き下げ、スイッチング特性を向上させることが可能となる。 Further, the present invention is not limited to a trench gate type electrostatic induction transistor, an electrostatic induction thyristor, a trench base type bipolar transistor, or a complementary MOSFET, and other carbonizations having both a P type ohmic interface and an N type ohmic interface. The present invention can also be applied to a semiconductor element made of silicon. For example, for an N-type source region of a high voltage MOSFET and a P-type contact region provided on or adjacent to the surface of the source region, an electrode layer provided in contact with both regions simultaneously. The present invention can be applied. For example, a P-type contact region is provided on the surface of the N-type source region (405a or 405b) in FIG. 7 or adjacent to the N-type source region, and contacts are made simultaneously so as to straddle the source region and the P-type contact region. The electrode layer may be a layer mainly composed of Ni 2 Si and NiSi described above. Such a high breakdown voltage MOSFET may be a horizontal type or a vertical type. In this case as well, it is possible to obtain excellent performance of ultra-low on-resistance by utilizing the physical properties of SiC as in the first embodiment, and to greatly reduce the switching loss and improve the switching characteristics.

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。   Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.

本発明の第１の実施形態に係るトレンチゲート型の静電誘導トランジスタの構成を示す断面図。1 is a cross-sectional view showing a configuration of a trench gate type static induction transistor according to a first embodiment of the present invention. 図１に示す静電誘導トランジスタの製造方法を示す工程断面図。Process sectional drawing which shows the manufacturing method of the electrostatic induction transistor shown in FIG. 図２に続く工程断面図。Process sectional drawing following FIG. 図３に続く工程断面図。Process sectional drawing following FIG. 本発明の第２の実施形態に係るトレンチベース型のバイポーラトランジスタの構成を示す断面図。Sectional drawing which shows the structure of the trench base type bipolar transistor which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係るトレンチゲート型の横型静電誘導トランジスタの構成を示す断面図。Sectional drawing which shows the structure of the horizontal static induction transistor of a trench gate type | mold which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係るＣＭＯＳトランジスタの構成を示す断面図。Sectional drawing which shows the structure of the CMOS transistor which concerns on the 4th Embodiment of this invention. 図７に示すＣＭＯＳトランジスタの製造方法を示す工程断面図。FIG. 8 is a process cross-sectional view illustrating a method for manufacturing the CMOS transistor illustrated in FIG. 7. 図８に続く工程断面図。Process sectional drawing following FIG. Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする層におけるＮｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合とＰ型オーミック及びＮ型オーミックの接触抵抗との関係を示す特性図。Characteristic diagram showing the relationship between the contact resistance of NiSi ratio and P-type ohmic and N-type ohmic to the sum of the Ni 2 Si and NiSi in the layer mainly composed of Ni 2 Si and NiSi. Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする層におけるＮｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合とＰ型オーミック及びＮ型オーミックの接触抵抗との関係を示す特性図。Characteristic diagram showing the relationship between the contact resistance of NiSi ratio and P-type ohmic and N-type ohmic to the sum of the Ni 2 Si and NiSi in the layer mainly composed of Ni 2 Si and NiSi. Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする層におけるＮｉ2ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合とＰ型オーミック及びＮ型オーミックの接触抵抗との関係を示す特性図。Characteristic diagram showing the relationship between the contact resistance of NiSi ratio and P-type ohmic and N-type ohmic to the sum of the Ni 2 Si and NiSi in the layer mainly composed of Ni 2 Si and NiSi.

符号の説明Explanation of symbols

１０１ Ｎ型低抵抗六方晶炭化珪素（ＳｉＣ）基板（ドレイン領域）
１０２ Ｎ型高抵抗ＳｉＣ層
１０３ Ｎ型低抵抗ＳｉＣ層
１０４ａ、１０４ｂ トレンチ
１０５ａ、１０５ｂ、１０５ｃ ソース領域
１０６ａ、１０６ｂ ｐ型ＳｉＣ拡散領域（ゲート領域）
１０７ａ、１０７ｂ ゲート電極
１０８ ドレイン電極
１０９ａ、１０９ｂ、１０９ｃ ソース電極
１１１、１１３ シリコン酸化膜
１１２ レジスト
１１３Ａ イオン注入マスク
１１４ 27Ａｌ+注入層
１１５ シリコン酸化膜
１１６ａ、１１６ｂ Ｎｉ2Ｓｉ及びＮｉＳｉを主成分とする層
１１７ ポリシリコン層 101 N-type low resistance hexagonal silicon carbide (SiC) substrate (drain region)
102 N-type high resistance SiC layer 103 N-type low resistance SiC layer 104a, 104b Trench 105a, 105b, 105c Source region 106a, 106b p-type SiC diffusion region (gate region)
107a, 107b Gate electrode 108 Drain electrode 109a, 109b, 109c Source electrode 111, 113 Silicon oxide film 112 Resist 113A Ion implantation mask 114 27 Al + implantation layer 115 Silicon oxide film 116a, 116b Ni 2 Si and NiSi are the main components. Layer 117 polysilicon layer

Claims (9)

第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素領域と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第２の炭化珪素層と、前記第１の炭化珪素層上に設けられたＮｉ2Ｓｉ及びＮｉＳｉを主成分とする層を有するソース電極と、前記第１の炭化珪素領域上に設けられたＮｉ２Ｓｉ及びＮｉＳｉを主成分とする層を有するゲート電極と、前記第２の炭化珪素層に設けられたドレイン電極とを具備し、前記Ｎｉ２Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ２ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする高耐圧半導体装置。 A first conductivity type high-resistance silicon carbide layer and a first conductivity-type first silicon carbide partially provided on one surface of the high-resistance silicon carbide layer and having a lower resistance than the high-resistance silicon carbide layer A layer, a trench provided in the high resistance silicon carbide layer with the first silicon carbide layer interposed therebetween, a first conductivity type first silicon carbide region provided on a bottom surface of the trench, and the trench An insulating layer pattern provided on a side surface, a second silicon carbide layer having a lower resistance than the high resistance silicon carbide layer provided on the other surface of the high resistance silicon carbide layer, and the first silicon carbide layer A source electrode having a layer mainly composed of Ni 2 Si and NiSi provided on the gate electrode, and a gate electrode having a layer mainly composed of Ni 2 Si and NiSi provided on the first silicon carbide region; A drain electrode provided on the second silicon carbide layer; Bei, and high breakdown voltage semiconductor device percentage of NiSi for Ni 2 Si and NiSi sum in each layer mainly containing Ni 2 Si and NiSi is characterized in that 3 to 10% by weight. 第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層を挟んで前記高抵抗炭化珪素層に設けられたトレンチと、前記トレンチの底面に設けられた第２導電型の第１の炭化珪素領域と、前記トレンチの側面に設けられた絶縁層パターンと、前記高抵抗炭化珪素層の前記一方の面に前記第１の炭化珪素層と離間して設けられ前記高抵抗炭化珪素層よりも低抵抗の第２の炭化珪素層と、前記第１の炭化珪素層上に設けられたＮｉ２Ｓｉ及びＮｉＳｉを主成分とする層を有するソース電極と、前記第１の炭化珪素領域上に設けられたＮｉ２Ｓｉ及びＮｉＳｉを主成分とする層を有するゲート電極と、前記第２の炭化珪素層に設けられたドレイン電極とを具備し、前記Ｎｉ２Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ２ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする高耐圧半導体装置。 A first conductivity type high-resistance silicon carbide layer and a first conductivity-type first silicon carbide partially provided on one surface of the high-resistance silicon carbide layer and having a lower resistance than the high-resistance silicon carbide layer A layer, a trench provided in the high resistance silicon carbide layer with the first silicon carbide layer interposed therebetween, a first conductivity type first silicon carbide region provided on a bottom surface of the trench, and the trench An insulating layer pattern provided on a side surface and a second carbonized carbon which is provided on the one surface of the high resistance silicon carbide layer and spaced apart from the first silicon carbide layer and has a lower resistance than the high resistance silicon carbide layer. and silicon layer, the first source electrode having a layer mainly composed of Ni 2 Si and NiSi provided on the silicon carbide layer, the first Ni 2 Si and NiSi provided silicon carbide region A gate electrode having a layer mainly composed of ; And a drain electrode provided on the silicon layer, the ratio of the NiSi for Ni 2 Si and NiSi sum in each layer mainly containing Ni 2 Si and NiSi is characterized in that 3 to 10 wt% High voltage semiconductor device. 前記第２の炭化珪素層は第１導電型であり、前記高耐圧半導体装置は静電誘導トランジスタであることを特徴とする請求項１又は２に記載の高耐圧半導体装置。 3. The high breakdown voltage semiconductor device according to claim 1, wherein the second silicon carbide layer is of a first conductivity type, and the high breakdown voltage semiconductor device is an electrostatic induction transistor. 前記第２の炭化珪素層は第２導電型であり、前記高耐圧半導体装置は静電誘導サイリスタであることを特徴とする請求項１又は２に記載の高耐圧半導体装置。 3. The high breakdown voltage semiconductor device according to claim 1, wherein the second silicon carbide layer is of a second conductivity type, and the high breakdown voltage semiconductor device is an electrostatic induction thyristor. 第１導電型の高抵抗炭化珪素層と、前記高抵抗炭化珪素層の一方の面上に設けられた第２導電型の第１の炭化珪素層と、前記第１の炭化珪素層上に部分的に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第２の炭化珪素層と、前記第２の炭化珪素層を挟みかつ前記第１の炭化珪素層に達して設けられたトレンチと、前記トレンチの側面に設けられた絶縁層パターンと、前記トレンチの底面に設けられ前記第１の炭化珪素層よりも低抵抗の第２導電型の第１の炭化珪素領域と、前記高抵抗炭化珪素層の他方の面に設けられ前記高抵抗炭化珪素層よりも低抵抗の第１導電型の第３の炭化珪素層と、前記第２の炭化珪素層上に設けられたＮｉ２Ｓｉ及びＮｉＳｉを主成分とする層を有するエミッタ電極と、前記第１の炭化珪素領域上に設けられたＮｉ２Ｓｉ及びＮｉＳｉを主成分とする層を有するベース電極と、前記第３の炭化珪素層に設けられたコレクタ電極とを具備し、前記Ｎｉ２Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ２ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする高耐圧半導体装置。 A first conductivity type high resistance silicon carbide layer, a second conductivity type first silicon carbide layer provided on one surface of the high resistance silicon carbide layer, and a portion on the first silicon carbide layer The first conductivity type second silicon carbide layer having a lower resistance than the high resistance silicon carbide layer and the second silicon carbide layer sandwiched between and reaching the first silicon carbide layer. A trench, an insulating layer pattern provided on a side surface of the trench, a first silicon carbide region of a second conductivity type provided on a bottom surface of the trench and having a lower resistance than the first silicon carbide layer, A third silicon carbide layer of the first conductivity type provided on the other surface of the high resistance silicon carbide layer and having a lower resistance than the high resistance silicon carbide layer, and Ni 2 provided on the second silicon carbide layer. An emitter electrode having a layer mainly composed of Si and NiSi, and the first silicon carbide region; Each layer a base electrode having a layer mainly composed of Ni 2 Si and NiSi provided, comprising a collector electrode provided on the third silicon carbide layer, composed mainly of the Ni 2 Si and NiSi A high breakdown voltage semiconductor device, wherein the ratio of NiSi to the sum of Ni 2 Si and NiSi is 3 to 10% by weight. 高抵抗炭化珪素層と、この高抵抗炭化珪素層の第１の表面領域に設けられた炭化珪素からなる第１導電型ソース領域及び第１導電型ドレイン領域と、前記第１導電型ソース領域と第１導電型ドレイン領域の間に設けられた炭化珪素からなる第１のチャネル領域と、この第１のチャネル領域上に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１導電型ソース領域及び第１導電型ドレイン領域の上にそれぞれ設けられたＮｉ２Ｓｉ及びＮｉＳｉを主成分とする層をそれぞれ有する第１のソース電極及びドレイン電極と、を備えた第１のトランジスタと、前記高抵抗炭化珪素層の第２の表面領域に設けられた炭化珪素からなる第２導電型ソース領域及び第２導電型ドレイン領域と、前記第２導電型ソース領域と第２導電型ドレイン領域の間に設けられた炭化珪素からなる第２のチャネル領域と、この第２のチャネル領域上に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、前記第２導電型ソース領域及び第２導電型ドレイン領域の上にそれぞれ設けられたＮｉ２Ｓｉ及びＮｉＳｉを主成分とする層をそれぞれ有する第２のソース電極及びドレイン電極と、を備えた第２のトランジスタと、を具備し、前記Ｎｉ２Ｓｉ及びＮｉＳｉを主成分とする各層においてＮｉ２ＳｉとＮｉＳｉの和に対するＮｉＳｉの割合が３〜１０重量％であることを特徴とする高耐圧半導体装置。 A high resistance silicon carbide layer, a first conductivity type source region and a first conductivity type drain region made of silicon carbide provided in a first surface region of the high resistance silicon carbide layer, and the first conductivity type source region; A first channel region made of silicon carbide provided between the first conductivity type drain regions, and a first gate electrode provided on the first channel region via a first gate insulating film; A first source electrode and a drain electrode each having a layer mainly composed of Ni 2 Si and NiSi provided on the first conductivity type source region and the first conductivity type drain region, respectively. A second conductivity type source region and a second conductivity type drain region made of silicon carbide provided in a second surface region of the high resistance silicon carbide layer, the second conductivity type source region and the second conductivity Type A second channel region made of silicon carbide provided between the in regions, a second gate electrode provided on the second channel region via a second gate insulating film, and the second conductivity A second transistor comprising: a second source electrode and a drain electrode each having a layer mainly composed of Ni 2 Si and NiSi provided on the type source region and the second conductivity type drain region; comprising a high breakdown voltage semiconductor device percentage of NiSi for Ni 2 Si and NiSi sum in each layer mainly containing Ni 2 Si and NiSi is characterized in that 3 to 10% by weight. 前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記低抵抗の第１導電型の第１の炭化珪素層は５×１０１９ｃｍ−３以上のＮ型不純物濃度を有することを特徴とする請求項１乃至４のいずれかに記載の高耐圧半導体装置。 The first conductivity type is N-type, the second conductivity type is P-type, and the low-resistance first conductivity-type first silicon carbide layer has an N-type impurity concentration of 5 × 10 19 cm −3 or more. The high withstand voltage semiconductor device according to claim 1, wherein the high withstand voltage semiconductor device is provided. 前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記低抵抗の第１導電型の第２の炭化珪素層は５×１０１９ｃｍ−３以上のＮ型不純物濃度を有することを特徴とする請求項５に記載の高耐圧半導体装置。 The first conductivity type is N-type, the second conductivity type is P-type, and the low-resistance first conductivity-type second silicon carbide layer has an N-type impurity concentration of 5 × 10 19 cm −3 or more. The high breakdown voltage semiconductor device according to claim 5, wherein the high breakdown voltage semiconductor device is provided. 前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記第１導電型ソース領域及び第１導電型ドレイン領域は５×１０１９ｃｍ−３以上のＮ型不純物濃度を有することを特徴とする請求項６に記載の高耐圧半導体装置。 The first conductivity type is N type, the second conductivity type is P type, and the first conductivity type source region and the first conductivity type drain region have an N type impurity concentration of 5 × 10 19 cm −3 or more. The high breakdown voltage semiconductor device according to claim 6.
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