JP4227963B2

JP4227963B2 - Solid-state image sensor

Info

Publication number: JP4227963B2
Application number: JP2005011901A
Authority: JP
Inventors: 信彦武藤
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-01-19
Filing date: 2005-01-19
Publication date: 2009-02-18
Anticipated expiration: 2022-03-13
Also published as: JP2005167273A

Description

本発明は、固体撮像素子に関する。特に、光電変換部で発生した信号電荷を電圧に変換して出力する出力アンプに関する。 The present invention relates to a solid-state imaging device. In particular, the present invention relates to an output amplifier that converts a signal charge generated in a photoelectric conversion unit into a voltage and outputs the voltage.

固体撮像素子は、電荷転送素子（ＣＣＤ）型固体撮像素子を例にとると、光電変換部、電荷転送部、及び信号電荷を電圧信号に変換し増幅して出力する出力アンプを備えている。出力アンプとしては、信号電荷を電圧に変換する電荷検出容量として機能する浮遊拡散層と、これに接続されたソースフォロア型アンプとで構成されている浮遊拡散アンプが広く用いられている。固体撮像素子の高出力、高Ｓ／Ｎ比を実現するため、出力アンプにおいては一層のゲイン向上が求められている。 Taking a charge transfer element (CCD) type solid-state image sensor as an example, the solid-state image sensor includes a photoelectric conversion unit, a charge transfer unit, and an output amplifier that converts a signal charge into a voltage signal, amplifies it, and outputs it. As an output amplifier, a floating diffusion amplifier composed of a floating diffusion layer functioning as a charge detection capacitor for converting signal charges into a voltage and a source follower amplifier connected thereto is widely used. In order to realize a high output and a high S / N ratio of the solid-state imaging device, further gain improvement is required in the output amplifier.

従来の技術として、特許文献１において、出力アンプのゲインを向上するための技術が開示されている。図４は、特許文献１に開示されている従来の固体撮像素子の回路図である。 As a conventional technique, Patent Document 1 discloses a technique for improving the gain of an output amplifier. FIG. 4 is a circuit diagram of a conventional solid-state imaging device disclosed in Patent Document 1. In FIG.

図４において、１は入力端子を、２は出力端子を、それぞれ示している。また、出力アンプは３〜５に示すように３段ソースフォロア型アンプであり、ドライバトランジスタ（表面型）Ｑ１１〜Ｑ１３のドレインは電源電圧ＶＤＤに接続され、ドライバトランジスタＱ１１〜Ｑ１３のソースは、それぞれが対応しているロードトランジスタ（埋込み型）Ｑ２１〜Ｑ２３のドレインに接続されている。ドライバトランジスタＱ１２及びＱ１３は、ソースがそれぞれのバックゲートに接続されている。バックゲートとドライバトランジスタのソースを接続することによって、バックゲート効果を抑制することができることから、ソースフォロア型アンプの電圧ゲインＧを高めることを意図したものである。 In FIG. 4, 1 indicates an input terminal and 2 indicates an output terminal. The output amplifier is a three-stage source follower type amplifier as shown in 3 to 5, the drains of the driver transistors (surface type) Q11 to Q13 are connected to the power supply voltage VDD, and the sources of the driver transistors Q11 to Q13 are respectively Are connected to the drains of corresponding load transistors (buried type) Q21 to Q23. Driver transistors Q12 and Q13 have their sources connected to their respective back gates. Since the back gate effect can be suppressed by connecting the back gate and the source of the driver transistor, the voltage gain G of the source follower amplifier is intended to be increased.

図５は、図４における第３段ソースフォロア型アンプ５の断面構造図を示している。図５に示すように、第１導電型半導体基板１０上に位置する第２導電型拡散領域１１内に第１導電型ウエル１２が形成され、第１導電型ウエル１２内に第２導電型ウエル１３が形成され、第２導電型ウエル１３上にドライバトランジスタＱ１３が形成されている。ロードトランジスタＱ２３のバックゲートである第２導電型拡散領域１１は接地されており、第１導電型ウエル１２は電源電圧ＶＤＤに接続されている。
特開２００１−２３０４０６号公報 FIG. 5 shows a cross-sectional structure diagram of the third-stage source follower type amplifier 5 in FIG. As shown in FIG. 5, the first conductivity type well 12 is formed in the second conductivity type diffusion region 11 located on the first conductivity type semiconductor substrate 10, and the second conductivity type well is formed in the first conductivity type well 12. 13 is formed, and a driver transistor Q13 is formed on the second conductivity type well 13. The second conductivity type diffusion region 11 which is the back gate of the load transistor Q23 is grounded, and the first conductivity type well 12 is connected to the power supply voltage VDD.
JP 2001-230406 A

一般に、ソースフォロア型アンプの電源電圧ＶＤＤは１２ないし１５Ｖ程度であり、ドライバトランジスタＱ１２及びＱ１３のソース電位は電源電圧ＶＤＤの中間電圧である５ないし１０Ｖ程度に設定される。したがって、例えば３段目ソースフォロア型アンプ５において、第２導電型ウエル１３の電位は、ドライバトランジスタＱ１３のソース電位と接続されていることから自動的に５ないし１０Ｖ程度となり、電源電圧ＶＤＤと接続されている第１導電型ウエル１２の電位は自動的に１２ないし１５Ｖ程度の電圧となる。 In general, the power supply voltage VDD of the source follower type amplifier is about 12 to 15V, and the source potentials of the driver transistors Q12 and Q13 are set to about 5 to 10V which is an intermediate voltage of the power supply voltage VDD. Therefore, for example, in the third-stage source follower amplifier 5, the potential of the second conductivity type well 13 is automatically about 5 to 10 V because it is connected to the source potential of the driver transistor Q13, and is connected to the power supply voltage VDD. The potential of the first conductivity type well 12 is automatically about 12 to 15V.

一方、固体撮像素子は、光電変換部に過剰な光信号が入射したときのブルーミングと呼ばれる偽信号を抑制するために、縦型オーバーフロードレイン（ＶＯＤ）と呼ばれる構造を適用しているものが多い。ＶＯＤ構造を適用した固体撮像素子では、半導体基板１０に５ないし１０Ｖ程度の基板電圧ＶＳＬが印加される。 On the other hand, many solid-state imaging devices employ a structure called a vertical overflow drain (VOD) in order to suppress a false signal called blooming when an excessive optical signal enters the photoelectric conversion unit. In the solid-state imaging device to which the VOD structure is applied, a substrate voltage VSL of about 5 to 10 V is applied to the semiconductor substrate 10.

また、ＶＯＤ構造を適用した固体撮像素子では、半導体基板１０にさらに高い２０ないし２５Ｖ程度の電圧ＶＳＨを印加することにより光電変換部に蓄積した信号電荷を基板に排出する、いわゆる基板シャッターを構成することが多い。 In addition, the solid-state imaging device to which the VOD structure is applied constitutes a so-called substrate shutter that discharges signal charges accumulated in the photoelectric conversion unit to the substrate by applying a higher voltage VSH of about 20 to 25 V to the semiconductor substrate 10. There are many cases.

このとき、ドライバトランジスタＱ１３の直下の領域において、接地されている第２導電型拡散領域１１と第２導電型ウエル１３との電位差が５ないし１０Ｖに達すると、両者の間にパンチスルーによる異常電流が流れ、ゲインの低下や素子破壊等の不良が発生するという問題点があった。 At this time, if the potential difference between the grounded second conductive type diffusion region 11 and the second conductive type well 13 reaches 5 to 10 V in the region immediately below the driver transistor Q13, an abnormal current due to punch-through occurs between the two. There is a problem that defects such as a decrease in gain and element destruction occur.

また、同様にドライバトランジスタＱ１３の直下の領域において、特に基板シャッターのための電圧ＶＳＨが基板に印加されたとき、第１導電型ウエル１２と半導体基板１０との電位差が５ないし１０Ｖに達した場合についても、両者の間にパンチスルーによる異常電流が流れ、ゲインの低下や素子破壊等の不良が発生してしまうという問題点があった。 Similarly, in the region immediately below the driver transistor Q13, particularly when the voltage VSH for the substrate shutter is applied to the substrate, the potential difference between the first conductivity type well 12 and the semiconductor substrate 10 reaches 5 to 10V. Also, there is a problem in that an abnormal current due to punch-through flows between the two, and a defect such as a decrease in gain or element destruction occurs.

また、図４に示すような多段ソースフォロア型アンプにおいて、ドライバトランジスタの第１導電型ウエル１２とバックゲートとして機能する第２導電型ウエル１３との間に有する寄生容量は、そのドライバトランジスタ自身が属する段の負荷容量となる。 In the multistage source follower type amplifier as shown in FIG. 4, the parasitic capacitance between the first conductivity type well 12 of the driver transistor and the second conductivity type well 13 functioning as a back gate is determined by the driver transistor itself. This is the load capacity of the stage to which it belongs.

しかし、一般に、多段のソースフォロア型アンプにおいては、後段ほど駆動能力が高く設計されることになるため、ゲイン向上を目的として、バックゲートをドライバトランジスタのソースに接続した場合は、バックゲートの寄生容量が駆動能力の低い前段ソースフォロア型アンプの負荷容量ともなり、帯域を制限する要因となってしまう。 However, in general, multistage source follower amplifiers are designed to have higher driving capability in the later stages, so when the back gate is connected to the source of the driver transistor for the purpose of gain improvement, The capacity also becomes the load capacity of the preceding source follower type amplifier with low driving capability, which becomes a factor limiting the band.

本発明は、上記問題点を解決するために、多段のソースフォロア型アンプを有する固体撮像素子において、高いゲイン及び広帯域を有する固体撮像素子を提供することを目的とする。 In order to solve the above problems, an object of the present invention is to provide a solid-state imaging device having a high gain and a wide band in a solid-state imaging device having a multistage source follower type amplifier.

上記目的を達成するために本発明にかかる固体撮像素子は、光電変換部で発生した信号電荷を電圧に変換して出力する多段のソースフォロア型アンプを有する固体撮像素子であって、第１導電型基板内に形成された光電変換部と、前記第１導電型基板内に形成された第２導電型を有する第１ウエル領域と、前記第１ウエル領域内に形成された第１導電型を有する第２ウエル領域と、前記第２ウエル領域内に形成された第２導電型を有する第３ウエル領域とを備え、前記第２ウエル領域は前記第１ウエル領域と前記第３ウエル領域とを電気的に分離し、最終段以外の少なくともいずれか１段のソースフォロア型アンプのドライバトランジスタが前記第３ウエル領域内に形成され、当該ドライバトランジスタのバックゲートとなる前記第３ウエル領域が、次段以降のいずれかのソースフォロア型アンプの出力端子と接続されていることを特徴とする。 In order to achieve the above object, a solid-state imaging device according to the present invention is a solid-state imaging device having a multistage source follower type amplifier that converts a signal charge generated in a photoelectric conversion unit into a voltage and outputs the voltage. a photoelectric conversion portion formed on the mold substrate, a first well region having a second conductivity type formed in said first conductivity type in the substrate, a first conductivity type formed in said first well region And a second well region formed in the second well region and having a second conductivity type. The second well region includes the first well region and the third well region. electrically separated, the driver transistor of the source follower amplifier of at least any one stage other than the final stage is formed in the third well region, said third well serving as a back gate of the driver transistor Frequency, characterized in that it is connected to the output terminal of one of the source follower amplifier of the following stages.

かかる構成により、ドライバトランジスタのバックゲート効果を抑制することができ、高いゲインを得ると同時に帯域を拡大することが可能となる。 With this configuration, the back gate effect of the driver transistor can be suppressed, and a high gain can be obtained and the band can be expanded at the same time.

最終段のソースフォロア型アンプのドライバトランジスタが前記第3ウエル領域内に形成され、前記3ウエル領域は、最終段のソースフォロア型アンプの出力端子と接続されていることが好ましい。 The driver transistor of the last source follower amplifier is preferably formed in the third well region, and the three well region is preferably connected to the output terminal of the last source follower amplifier.

本発明によれば、多段ソースフォロア型アンプを有する固体撮像素子においても、バックゲート効果を抑制し、ゲイン向上を図ることができるとともに、ＶＯＤ構造によるブルーミング抑制や基板シャッターを適用することが可能となる。 According to the present invention, even in a solid-state imaging device having a multistage source follower type amplifier, it is possible to suppress the back gate effect and improve the gain, and to apply blooming suppression and a substrate shutter by the VOD structure. Become.

（実施の形態１）
以下、本発明の実施の形態１にかかる固体撮像素子について、図面を参照しながら説明する。図１は、本発明の実施の形態１にかかる固体撮像素子の構造を示す断面図である。図１に示すように、本実施の形態１にかかる固体撮像素子は、第１導電型（Ｎ型）半導体基板１０１内に形成された第２導電型（Ｐ型）を有する第１ウエル領域１０２と、第１ウエル領域１０２内に形成された第１導電型（Ｎ型）の第２ウエル領域１０３と、第２ウエル領域１０３内に形成された第２導電型（Ｐ型）を有する第３ウエル領域１０４と、第３ウエル領域内に形成されたドライバトランジスタ１１０とを備えている。 (Embodiment 1)
Hereinafter, a solid-state imaging device according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing the structure of the solid-state imaging device according to the first embodiment of the present invention. As shown in FIG. 1, the solid-state imaging device according to the first embodiment includes a first well region 102 having a second conductivity type (P type) formed in a first conductivity type (N type) semiconductor substrate 101. A first conductivity type (N type) second well region 103 formed in the first well region 102 and a second conductivity type (P type) formed in the second well region 103. A well region 104 and a driver transistor 110 formed in the third well region are provided.

ドライバトランジスタ１１０のゲート１１１は、信号電荷を電圧に変換する電荷検出容量として機能する第１導電型（Ｎ型）の浮遊拡散層１３１に接続されている。本実施の形態１にかかる固体撮像素子は、浮遊拡散層１３１が形成されている第２導電型（Ｐ型）ウエル領域内に光電変換部と電荷転送部（図示せず）を備えており、光電変換部で発生した信号電荷（電子）は電荷転送部を経由して浮遊拡散層１３１に転送される。 The gate 111 of the driver transistor 110 is connected to a first conductivity type (N type) floating diffusion layer 131 that functions as a charge detection capacitor that converts signal charges into voltage. The solid-state imaging device according to the first embodiment includes a photoelectric conversion unit and a charge transfer unit (not shown) in the second conductivity type (P type) well region where the floating diffusion layer 131 is formed. Signal charges (electrons) generated in the photoelectric conversion unit are transferred to the floating diffusion layer 131 via the charge transfer unit.

ドライバトランジスタのソース１１２は、ロードトランジスタ１２０のドレイン１２３及び第３ウエル領域１０４に接続されるとともに、出力端子２にも接続されている。ロードトランジスタ１２０のソース１２２及びロードトランジスタ１２０が形成されている第２導電型（Ｐ型）ウエル領域は接地されており、ゲート１２１には定電圧が印加されることになる。また、ロードトランジスタ１２０は定電流源となっており、ドライバトランジスタ１１０と共にソースフォロア型アンプを構成している。 The source 112 of the driver transistor is connected to the drain 123 and the third well region 104 of the load transistor 120 and also to the output terminal 2. The second conductivity type (P type) well region where the source 122 of the load transistor 120 and the load transistor 120 are formed is grounded, and a constant voltage is applied to the gate 121. The load transistor 120 is a constant current source, and constitutes a source follower type amplifier together with the driver transistor 110.

次に、ドライバトランジスタのドレイン１１３は、電源電圧ＶＤＤに接続されている。また、第２ウエル領域１０３も、表面に形成された第１導電型のガードリング１０５上のコンタクトから保護抵抗１４０を介して電源電圧ＶＤＤに接続されている。 Next, the drain 113 of the driver transistor is connected to the power supply voltage VDD. The second well region 103 is also connected to the power supply voltage VDD via a protective resistor 140 from a contact on the first conductivity type guard ring 105 formed on the surface.

本実施の形態１において、第２導電型（Ｐ型）第１ウエル領域１０２は、浮遊拡散層１３１が形成されている第２導電型（Ｐ型）ウエル領域１０２ａと、ロードトランジスタ１２０が形成されている第２導電型（Ｐ型）ウエル領域１０２ｂと一体となっており、第２導電型（Ｐ型）ウエル領域１０２ａ及び１０２ｂが接地される構造を有している。このため第１導電型（Ｎ型）第２ウエル領域１０３は、第２導電型（Ｐ型）第１ウエル領域１０２と、浮遊拡散層１３１が形成されている第２導電型（Ｐ型）ウエル領域１０２ａと、ロードトランジスタ１２０が形成されている第２導電型（Ｐ型）ウエル領域１０２ｂとに囲まれることによって、半導体基板１０１とは電気的に分離されていることになる。 In the first embodiment, the second conductivity type (P type) first well region 102 includes the second conductivity type (P type) well region 102a in which the floating diffusion layer 131 is formed, and the load transistor 120. The second conductivity type (P type) well region 102b is integrated with the second conductivity type (P type) well region 102b, and the second conductivity type (P type) well regions 102a and 102b are grounded. Therefore, the first conductivity type (N type) second well region 103 is a second conductivity type (P type) well in which the second conductivity type (P type) first well region 102 and the floating diffusion layer 131 are formed. By being surrounded by the region 102a and the second conductivity type (P-type) well region 102b in which the load transistor 120 is formed, the semiconductor substrate 101 is electrically isolated.

また、第２導電型（Ｐ型）第３ウエル領域１０４についても、第１導電型（Ｎ型）第２ウエル領域１０３により、第２導電型（Ｐ型）第１ウエル領域１０２、浮遊拡散層１３１が形成されている第２導電型（Ｐ型）ウエル領域１０２ａ、及びロードトランジスタ１２０が形成されている第２導電型（Ｐ型）ウエル領域１０２ｂとは電気的に分離されている。 In addition, the second conductivity type (P type) third well region 104 also includes the second conductivity type (P type) first well region 102 and the floating diffusion layer by the first conductivity type (N type) second well region 103. The second conductivity type (P type) well region 102a in which 131 is formed and the second conductivity type (P type) well region 102b in which the load transistor 120 is formed are electrically isolated.

本実施の形態１においては、第１導電型（Ｎ型）半導体基板１０１の不純物濃度は１×１０¹⁴ないし１×１０¹⁵ｃｍ^-3程度である。また、第２導電型（Ｐ型）第１ウエル領域１０２の深さは３ないし５μｍ程度であり、不純物濃度は１×１０¹⁵ないし１×１０¹⁶ｃｍ^-3程度である。さらに、第１導電型（Ｎ型）第２ウエル領域１０３の深さは２ないし３μｍ程度であり、不純物濃度は１×１０¹⁴ないし１×１０¹⁵ｃｍ^-3程度である。また、第２導電型（Ｐ型）第３ウエル領域１０４の深さは１ないし２μｍ程度であり、不純物濃度は１×１０¹⁵ないし１×１０¹⁶ｃｍ^-3程度である。 In the first embodiment, the impurity concentration of the first conductivity type (N-type) semiconductor substrate 101 is about 1 × 10 ¹⁴ to 1 × 10 ¹⁵ cm ⁻³ . The depth of the second conductivity type (P type) first well region 102 is about 3 to 5 μm, and the impurity concentration is about 1 × 10 ¹⁵ to 1 × 10 ¹⁶ cm ⁻³ . Furthermore, the depth of the first conductivity type (N-type) second well region 103 is about 2 to 3 μm, and the impurity concentration is about 1 × 10 ¹⁴ to 1 × 10 ¹⁵ cm ⁻³ . The depth of the second conductivity type (P type) third well region 104 is about 1 to 2 μm, and the impurity concentration is about 1 × 10 ¹⁵ to 1 × 10 ¹⁶ cm ⁻³ .

さらに、第２ウエル領域１０３の不純物濃度は、第１ウエル領域の不純物濃度より低くなるように設定されている。このような濃度設定は、第１ウエル領域の形成方法として高エネルギーイオン注入技術を用い、飛程が第２ウエル領域の深さより深くなるイオン注入を行うことにより可能となる。 Further, the impurity concentration of the second well region 103 is set to be lower than the impurity concentration of the first well region. Such concentration can be set by using a high energy ion implantation technique as a method for forming the first well region and performing ion implantation in which the range is deeper than the depth of the second well region.

本実施の形態１にかかる固体撮像素子の動作状態における電圧は、電源電圧ＶＤＤが１２Ｖ、浮遊拡散層１３１及び浮遊拡散層１３１に接続されているドライバトランジスタのゲート１１１の電位が１１Ｖ程度に設定されている。したがって、ドライバトランジスタ１１０のソース１１２の電位、すなわちソースフォロア型アンプにおける出力電圧は、ドライバトランジスタ１１０のゲート１１１の電位から、閾値電圧ＶＴ＋０．５Ｖ程度低下した１０Ｖ程度となり、ソースと接続されている第２導電型（Ｐ型）第３ウエル領域１０４の電位も１０Ｖ程度となる。 In the operation state of the solid-state imaging device according to the first embodiment, the power supply voltage VDD is set to 12V, and the potential of the gate 111 of the driver transistor connected to the floating diffusion layer 131 and the floating diffusion layer 131 is set to about 11V. ing. Therefore, the potential of the source 112 of the driver transistor 110, that is, the output voltage of the source follower type amplifier is about 10V, which is about the threshold voltage VT + 0.5V lower than the potential of the gate 111 of the driver transistor 110, and is connected to the source. The potential of the second conductivity type (P type) third well region 104 is also about 10V.

ソースフォロア型アンプにおいては、ドライバトランジスタ１１０に対する相互コンダクタンスをｇｍ、サブストレートのコンダクタンスをｇｍｂ、出力コンダクタンスをｇｄｓ１とし、ロードトランジスタに対する出力コンダクタンスをｇｄｓ２とすると、ゲインＧが（数１）のように表現することができる。 In the source follower type amplifier, when the mutual conductance with respect to the driver transistor 110 is gm, the conductance of the substrate is gmb, the output conductance is gds1, and the output conductance with respect to the load transistor is gds2, the gain G is expressed as (Equation 1). can do.

（数１）
Ｇ＝ｇｍ／（ｇｍ＋ｇｍｂ＋ｇｄｓ１＋ｇｄｓ２）
したがって、ドライバトランジスタ１１０のバックゲートである第２導電型（Ｐ型）第３ウエル１０４とソースとを接続することにより、（数１）におけるｇｍｂが等価的に‘０’となることから、ゲインＧを向上することが可能となる。 (Equation 1)
G = gm / (gm + gmb + gds1 + gds2)
Therefore, by connecting the second conductivity type (P type) third well 104, which is the back gate of the driver transistor 110, and the source, gmb in (Equation 1) is equivalently set to “0”. G can be improved.

また、本実施の形態１にかかる固体撮像素子においては、光電変換部に基板シャッターを構成することができるＶＯＤ構造を適用しており、信号電荷を光電変換部に蓄積する期間においては半導体基板１０１に５ないし１０Ｖの電圧が印加され、基板シャッター期間においては２０ないし２５Ｖのパルス電圧が印加されることになる。ここで、出力アンプから出力信号を読み出す期間は、当該信号電荷を光電変換部に蓄積する期間に含まれていることから、出力アンプから出力信号を読み出す期間においても、半導体基板１０１に５ないし１０Ｖの電圧が印加されることになる。 Further, in the solid-state imaging device according to the first embodiment, a VOD structure capable of forming a substrate shutter is applied to the photoelectric conversion unit, and the semiconductor substrate 101 is used in a period in which signal charges are accumulated in the photoelectric conversion unit. A voltage of 5 to 10 V is applied, and a pulse voltage of 20 to 25 V is applied during the substrate shutter period. Here, the period in which the output signal is read from the output amplifier is included in the period in which the signal charge is accumulated in the photoelectric conversion unit. Therefore, even when the output signal is read from the output amplifier, 5 to 10 V is applied to the semiconductor substrate 101. Is applied.

ドライバトランジスタが形成されている領域直下の各ウエルの電位関係は、信号電荷を光電変換部に蓄積する期間においては、半導体基板１０１が１０Ｖ、第１ウエル領域１０２が０Ｖ、第２ウエル領域１０３が１２Ｖ、第３ウエル領域１０４が１０Ｖ程度となる。これらのウエル領域間の接合は、すべて逆バイアス条件となっている。 The potential relationship of each well immediately below the region where the driver transistor is formed is as follows. In the period in which signal charges are accumulated in the photoelectric conversion portion, the semiconductor substrate 101 is 10 V, the first well region 102 is 0 V, and the second well region 103 is 12V and the third well region 104 are about 10V. All junctions between these well regions are in a reverse bias condition.

また、第３ウエル領域１０３直下の第１ウエル領域１０２は、半導体基板１０１及び第２ウエル領域１０３との接合から延びる空乏層がつながっており、完全に空乏化している。このため、第１ウエル領域１０２と第３ウエル領域１０４の電位差が１０Ｖ程度あるにもかかわらず、両者間でパンチスルーによる異常電流が流れることを防止することが可能となっている。 Further, the first well region 102 immediately below the third well region 103 is connected to a depletion layer extending from the junction between the semiconductor substrate 101 and the second well region 103, and is completely depleted. For this reason, although the potential difference between the first well region 102 and the third well region 104 is about 10 V, it is possible to prevent an abnormal current from flowing between them due to punch-through.

一方、基板シャッター期間においては、これらのウエル領域間の接合はすべて逆バイアスになっているが、半導体基板１０１と第２ウエル領域１０３との電位差が１０ないし２０Ｖに達し、両者間でパンチスルーによる異常電流が流れようとする。 On the other hand, during the substrate shutter period, all the junctions between these well regions are reverse-biased, but the potential difference between the semiconductor substrate 101 and the second well region 103 reaches 10 to 20 V, and punch-through occurs between the two. An abnormal current is about to flow.

しかしながら、当該異常電流は、高抵抗値を有する保護抵抗１４０を介して流れるために、素子の破壊や信頼性を損なうことがない。また、異常電流が流れる期間に、出力アンプから出力信号を読み出す期間は含まれていないことから、素子の特性に悪影響を及ぼすこともない。保護抵抗１４０の抵抗値は、当該目的を達成するのに十分な値に設定されており、本実施の形態１においては１００ｋΩ程度に設定されている。 However, since the abnormal current flows through the protective resistor 140 having a high resistance value, the element is not damaged and the reliability is not impaired. In addition, since the period in which the abnormal current flows does not include the period in which the output signal is read from the output amplifier, the element characteristics are not adversely affected. The resistance value of the protective resistor 140 is set to a value sufficient to achieve the object. In the first embodiment, the resistance value is set to about 100 kΩ.

また、本実施の形態１では、第２導電型（Ｐ型）第１ウエル領域１０２について、イオン注入／拡散を１度行うことのみで形成するのではなく、図１及び図２に示すように、浮遊拡散層１３１周辺及びロードトランジスタ１２０周辺の第２導電型第１ウェル領域（１０２ａ、１０２ｂ）の形成とは異なる工程で、高エネルギーイオン注入技術を用いて、両者を連結するように基板深くに第２導電型（Ｐ型）第１ウェル領域（１０２ｃ）を形成している。このように形成することによって、第２導電型（Ｐ型）第１ウエル領域１０２上に形成される第１導電型（Ｎ型）第２ウエル領域１０３の不純物濃度を、第２導電型（Ｐ型）第１ウエル領域１０２の不純物濃度より低く、例えば半導体基板１０１の不純物濃度と等しく設定することが可能となる。 In the first embodiment, the second conductivity type (P-type) first well region 102 is not formed by performing ion implantation / diffusion only once, but as shown in FIGS. In a step different from the formation of the second conductivity type first well regions (102a, 102b) around the floating diffusion layer 131 and the load transistor 120, the substrate is deeply connected to each other by using a high energy ion implantation technique. A second conductivity type (P type) first well region (102c) is formed in the first and second well regions. By forming in this way, the impurity concentration of the first conductivity type (N type) second well region 103 formed on the second conductivity type (P type) first well region 102 is changed to the second conductivity type (P type). It is possible to set the impurity concentration lower than the impurity concentration of the first well region 102, for example, equal to the impurity concentration of the semiconductor substrate 101.

したがって、上述した信号電荷を光電変換部に蓄積する期間において、第２導電型（Ｐ型）第３ウエル領域１０４直下にある第１導電型（Ｎ型）第２ウエル領域１０３についても完全に空乏化させることができ、半導体基板１０１と第１導電型（Ｎ型）第２ウエル領域１０３間の異常電流の発生を防止することができる。なお、上述した製造方法は、図５に示した従来の固体撮像装置にも適用可能である。 Therefore, the first conductivity type (N type) second well region 103 immediately below the second conductivity type (P type) third well region 104 is also completely depleted during the period in which the signal charges are accumulated in the photoelectric conversion unit. The generation of abnormal current between the semiconductor substrate 101 and the first conductivity type (N-type) second well region 103 can be prevented. Note that the manufacturing method described above can also be applied to the conventional solid-state imaging device shown in FIG.

以上のように本実施の形態１によれば、高いゲインを得ることができると同時に、基板シャッター適用時にパンチスルー電流が発生した場合であっても、保護抵抗を介することによって素子の破壊等を防止することができ、また出力信号の読み出し期間にはパンチスルー電流が流れる可能性が無いことから、素子の特性に悪影響を及ぼすことがない。 As described above, according to the first embodiment, a high gain can be obtained, and at the same time, even when a punch-through current is generated when the substrate shutter is applied, the element is destroyed by the protection resistor. In addition, since there is no possibility of a punch-through current flowing during the output signal readout period, the device characteristics are not adversely affected.

（実施の形態２）
以下、本発明の実施の形態２にかかる固体撮像素子について、図面を参照しながら説明する。図２は、本発明の実施の形態２にかかる固体撮像素子の構造を示す断面図である。本実施の形態２にかかる固体撮像素子における実施の形態１との相違点は、第１導電型（Ｎ型）第２ウエル領域１０３が電源電圧ＶＤＤには接続されず、電気的にフロートとなっている点にある。 (Embodiment 2)
Hereinafter, a solid-state imaging device according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a cross-sectional view showing the structure of the solid-state imaging device according to the second embodiment of the present invention. The difference between the solid-state imaging device according to the second embodiment and the first embodiment is that the first conductivity type (N-type) second well region 103 is not connected to the power supply voltage VDD and is electrically floated. There is in point.

本実施の形態２においては、ドライバトランジスタ１１０が形成されている領域直下の各ウエルの電位関係は、信号電荷を光電変換部に蓄積する期間においては、半導体基板１０１が１０Ｖ、第１ウエル領域１０２が０Ｖ、第３ウエル領域１０４が１０Ｖ程度であり、フロートである第２ウエル領域１０３の電位は、第３ウエル領域１０４の電位の１０Ｖ程度から、ビルトイン電圧だけ上昇した１０．７Ｖ程度となる。 In the second embodiment, the potential relationship of each well immediately below the region where the driver transistor 110 is formed is that the semiconductor substrate 101 is 10 V during the period in which signal charges are accumulated in the photoelectric conversion unit, and the first well region 102 is. Is 0V, the third well region 104 is about 10V, and the potential of the second well region 103 which is a float is about 10.7V which is increased by about a built-in voltage from about 10V of the potential of the third well region 104.

本実施の形態２においても、第２ウエル領域１０３直下の第１ウエル領域１０２は、半導体基板１０１及び第２ウエル領域１０３との接合から延びる空乏層とつながっており、完全に空乏化していることになる。したがって、第１ウエル領域１０２と第３ウエル領域１０４との電位差が１０Ｖ程度あるにもかかわらず、両者間でパンチスルーによる異常電流が流れることを防止することが可能となっている。 Also in the second embodiment, the first well region 102 immediately below the second well region 103 is connected to the depletion layer extending from the junction between the semiconductor substrate 101 and the second well region 103, and is completely depleted. become. Therefore, even though the potential difference between the first well region 102 and the third well region 104 is about 10 V, it is possible to prevent an abnormal current from flowing between them due to punch-through.

一方、基板シャッター期間においては、半導体基板１０１と第２ウエル領域１０３との電位差が１０ないし２０Ｖに達するが、第２ウエル領域１０３が電気的にフロートであることから、両者間でパンチスルーによる異常電流が流れることはない。 On the other hand, in the substrate shutter period, the potential difference between the semiconductor substrate 101 and the second well region 103 reaches 10 to 20 V. However, since the second well region 103 is electrically floating, an abnormality due to punch-through between the two is performed. No current flows.

以上のように本実施の形態２によれば、高いゲインを得ることができると同時に、基板シャッター適用時も含めて、第１ウェル領域１０２あるいは基板シャッター適用時には第２ウェル領域１０３が、それぞれ電気的に完全にフロートな状態になることから、パンチスルー電流の発生自体を未然に防止することが可能となる。 As described above, according to the second embodiment, a high gain can be obtained, and at the same time, the first well region 102 or the second well region 103 is electrically connected to each other, including when the substrate shutter is applied. Therefore, it is possible to prevent the punch-through current itself from occurring.

（実施の形態３）
以下、本発明の実施の形態３にかかる固体撮像素子について、図面を参照しながら説明する。図３は、本発明の実施の形態３にかかる固体撮像素子の構造を示す回路図である。３段のソースフォロア型アンプにより構成されている。各段のソースフォロア型アンプ２１０、２２０、２３０は、それぞれｎチャネル型のドライバトランジスタＤ２１、Ｄ２２、Ｄ２３とｎチャネル型のロードトランジスタＬ２１、Ｌ２２、Ｌ２３とで構成されている。 (Embodiment 3)
Hereinafter, a solid-state imaging device according to a third embodiment of the present invention will be described with reference to the drawings. FIG. 3 is a circuit diagram showing the structure of the solid-state imaging device according to the third embodiment of the present invention. It is composed of a three-stage source follower type amplifier. The source follower type amplifiers 210, 220, and 230 of each stage are configured by n-channel type driver transistors D21, D22, and D23 and n-channel type load transistors L21, L22, and L23, respectively.

また、ドライバトランジスタＤ２１〜Ｄ２３のドレインは、全て１２Ｖ程度の電源電圧ＶＤＤに接続されている。ロードトランジスタＬ２１〜Ｌ２３のソース及びバックゲートは全て接地されており、ロードトランジスタＬ２１〜Ｌ２３のゲートには定電圧が印加されている。さらに、ドライバトランジスタＤ２１〜Ｄ２３のソースは、それぞれ対応するロードトランジスタＬ２１〜Ｌ２３のドレインに接続されている。 The drains of the driver transistors D21 to D23 are all connected to the power supply voltage VDD of about 12V. The sources and back gates of the load transistors L21 to L23 are all grounded, and a constant voltage is applied to the gates of the load transistors L21 to L23. Furthermore, the sources of the driver transistors D21 to D23 are connected to the drains of the corresponding load transistors L21 to L23, respectively.

また、図示はしていないが、ドライバトランジスタＤ２１のゲートは、浮遊拡散層に接続されており、ドライバトランジスタＤ２３のソースは外部への出力端子に接続されている。 Although not shown, the gate of the driver transistor D21 is connected to the floating diffusion layer, and the source of the driver transistor D23 is connected to the output terminal to the outside.

ドライバトランジスタＤ２１〜Ｄ２３のウエル構造は、それぞれが図１又は図２に示す構造を有しており、ドライバトランジスタＤ２１〜Ｄ２３のそれぞれのバックゲートは、それぞれに個別の電圧が印加できるようになっている。 Each of the well structures of the driver transistors D21 to D23 has the structure shown in FIG. 1 or FIG. 2, and each back gate of the driver transistors D21 to D23 can be applied with an individual voltage. Yes.

しかしながら本実施の形態３においては、ドライバトランジスタＤ２１〜Ｄ２３におけるそれぞれのバックゲートが、すべてドライバトランジスタＤ２３のソースに接続されている点に特徴を有する。すなわち、ドライバトランジスタＤ２２に着目すると、バックゲートに相当する第３ウエル領域は第２ウエル領域との間に寄生容量を持ち、図５に示すような従来の構造では、当該寄生容量は２段目ソースフォロア型アンプの負荷容量となっていたが、本実施の形態３に示す構造によれば、この寄生容量は３段目ソースフォロア型アンプの負荷容量となっている。 However, the third embodiment is characterized in that all the back gates of the driver transistors D21 to D23 are all connected to the source of the driver transistor D23. That is, paying attention to the driver transistor D22, the third well region corresponding to the back gate has a parasitic capacitance with the second well region. In the conventional structure as shown in FIG. Although the load capacity of the source follower type amplifier is used, according to the structure shown in the third embodiment, this parasitic capacity is the load capacity of the third stage source follower type amplifier.

一般に、多段のソースフォロア型アンプにおいては、後段ほど駆動能力が高く設計されることになるが、同一の容量を、後段に位置する駆動能力の高いソースフォロア型アンプの負荷とすることによって、出力アンプの帯域を拡大することが可能となる。 In general, multistage source follower type amplifiers are designed to have higher drive capacity in the latter stage, but by using the same capacity as the load of the source follower type amplifier with higher drive capacity located in the subsequent stage, output It becomes possible to expand the bandwidth of the amplifier.

同様に、ドライバトランジスタＤ２１においても、ゲイン向上のため、バックゲートをドライバトランジスタＤ２１のソースに接続した場合は、バックゲートの寄生容量が初段ソースフォロア型アンプの負荷容量となり、帯域を制限する要因となってしまう。しかしながら、当該バックゲートの寄生容量を３段目ソースフォロア型アンプの負荷容量とすることによって、上述した効果によって出力アンプの帯域を拡大することが可能となる。 Similarly, in the driver transistor D21, when the back gate is connected to the source of the driver transistor D21 in order to improve the gain, the parasitic capacitance of the back gate becomes the load capacitance of the first-stage source follower type amplifier, and the factor that limits the band turn into. However, by using the parasitic capacitance of the back gate as the load capacitance of the third-stage source follower amplifier, the band of the output amplifier can be expanded due to the above-described effect.

以上のように本実施の形態３によればドライバトランジスタのバックゲート効果を抑制することができ、高いゲインを得、かつ帯域を拡大することが可能となる。 As described above, according to the third embodiment, the back gate effect of the driver transistor can be suppressed, a high gain can be obtained, and the band can be expanded.

本発明の固体撮像素子は、多段ソースフォロア型アンプを有する場合においても、バックゲート効果を抑制し、ゲイン向上を図ることができるとともに、ＶＯＤ構造によるブルーミング抑制や基板シャッターを適用することが可能である。 The solid-state imaging device of the present invention can suppress the back gate effect and improve the gain even when it has a multi-stage source follower type amplifier, and can apply blooming suppression and a substrate shutter by the VOD structure. is there.

本発明の実施の形態１にかかる固体撮像素子の構造を示す断面図Sectional drawing which shows the structure of the solid-state image sensor concerning Embodiment 1 of this invention. 本発明の実施の形態２にかかる固体撮像素子の構造を示す断面図Sectional drawing which shows the structure of the solid-state image sensor concerning Embodiment 2 of this invention. 本発明の実施の形態３にかかる固体撮像素子の構造を示す回路図FIG. 5 is a circuit diagram showing a structure of a solid-state imaging device according to a third embodiment of the present invention. 従来の固体撮像素子の回路図Circuit diagram of conventional solid-state image sensor 従来の固体撮像素子の構造図Structure of conventional solid-state image sensor

符号の説明Explanation of symbols

１入力端子
２出力端子
３初段ソースフォロア型アンプ
４第２段ソースフォロア型アンプ
５第３段ソースフォロア型アンプ
１０、１０１第１導電型半導体基板（Ｎ型）
１１第２導電型領域（Ｐ型）
１２第１導電型ウェル（Ｎ型）
１３第２導電型ウェル（Ｐ型）
１０２第２導電型（Ｐ型）第１ウエル領域
１０３第１導電型（Ｎ型）第２ウエル領域
１０４第２導電型（Ｐ型）第３ウエル領域
１１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｄ２１、Ｄ２２、Ｄ２３ドライバトランジスタ
１２０、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４、Ｌ２１、Ｌ２２、Ｌ２３ロードトランジスタ
１３１浮遊拡散層
１４０保護抵抗
ＶＤＤ電源電圧 DESCRIPTION OF SYMBOLS 1 Input terminal 2 Output terminal 3 First stage source follower type amplifier 4 Second stage source follower type amplifier 5 Third stage source follower type amplifier 10, 101 First conductivity type semiconductor substrate (N type)
11 Second conductivity type region (P type)
12 First conductivity type well (N type)
13 Second conductivity type well (P type)
102 Second conductivity type (P type) first well region 103 First conductivity type (N type) second well region 104 Second conductivity type (P type) third well region 110, Q11, Q12, Q13, Q14, D21 , D22, D23 Driver transistor 120, Q21, Q22, Q23, Q24, L21, L22, L23 Load transistor 131 Floating diffusion layer 140 Protection resistance VDD Power supply voltage

Claims

光電変換部で発生した信号電荷を電圧に変換して出力する多段のソースフォロア型アンプを有する固体撮像素子であって、
第１導電型基板内に形成された光電変換部と、
前記第１導電型基板内に形成された第２導電型を有する第１ウエル領域と、
前記第１ウエル領域内に形成された第１導電型を有する第２ウエル領域と、
前記第２ウエル領域内に形成された第２導電型を有する第３ウエル領域とを備え、
前記第２ウエル領域は前記第１ウエル領域と前記第３ウエル領域とを電気的に分離し、
最終段以外の少なくともいずれか１段のソースフォロア型アンプのドライバトランジスタが前記第３ウエル領域内に形成され、
当該ドライバトランジスタのバックゲートとなる前記第３ウエル領域が、次段以降のいずれかのソースフォロア型アンプの出力端子と接続されていることを特徴とする固体撮像素子。 A solid-state imaging device having a multistage source follower type amplifier that converts a signal charge generated in a photoelectric conversion unit into a voltage and outputs the voltage ,
A photoelectric conversion unit formed in the first conductivity type substrate;
A first well region having a second conductivity type formed in the first conductivity type substrate;
A second well region having a first conductivity type formed in the first well region;
A third well region having a second conductivity type formed in the second well region,
The second well region electrically separates the first well region and the third well region;
A driver transistor of at least one of the source follower type amplifiers other than the final stage is formed in the third well region,
A solid-state imaging device, wherein the third well region serving as a back gate of the driver transistor is connected to an output terminal of any one of the subsequent source-follower amplifiers.

最終段のソースフォロア型アンプのドライバトランジスタが前記第３ウエル領域内に形成され、
前記３ウエル領域は、最終段のソースフォロア型アンプの出力端子と接続されていることを特徴とする請求項１に記載の固体撮像素子。 A driver transistor of the last source follower type amplifier is formed in the third well region,
The solid-state imaging device according to claim 1, wherein the three-well region is connected to an output terminal of a source follower type amplifier at a final stage.