JP4227963B2 - Solid-state image sensor - Google Patents
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Description
本発明は、固体撮像素子に関する。特に、光電変換部で発生した信号電荷を電圧に変換して出力する出力アンプに関する。 The present invention relates to a solid-state imaging device. In particular, the present invention relates to an output amplifier that converts a signal charge generated in a photoelectric conversion unit into a voltage and outputs the voltage.
固体撮像素子は、電荷転送素子(CCD)型固体撮像素子を例にとると、光電変換部、電荷転送部、及び信号電荷を電圧信号に変換し増幅して出力する出力アンプを備えている。出力アンプとしては、信号電荷を電圧に変換する電荷検出容量として機能する浮遊拡散層と、これに接続されたソースフォロア型アンプとで構成されている浮遊拡散アンプが広く用いられている。固体撮像素子の高出力、高S/N比を実現するため、出力アンプにおいては一層のゲイン向上が求められている。 Taking a charge transfer element (CCD) type solid-state image sensor as an example, the solid-state image sensor includes a photoelectric conversion unit, a charge transfer unit, and an output amplifier that converts a signal charge into a voltage signal, amplifies it, and outputs it. As an output amplifier, a floating diffusion amplifier composed of a floating diffusion layer functioning as a charge detection capacitor for converting signal charges into a voltage and a source follower amplifier connected thereto is widely used. In order to realize a high output and a high S / N ratio of the solid-state imaging device, further gain improvement is required in the output amplifier.
従来の技術として、特許文献1において、出力アンプのゲインを向上するための技術が開示されている。図4は、特許文献1に開示されている従来の固体撮像素子の回路図である。
As a conventional technique,
図4において、1は入力端子を、2は出力端子を、それぞれ示している。また、出力アンプは3〜5に示すように3段ソースフォロア型アンプであり、ドライバトランジスタ(表面型)Q11〜Q13のドレインは電源電圧VDDに接続され、ドライバトランジスタQ11〜Q13のソースは、それぞれが対応しているロードトランジスタ(埋込み型)Q21〜Q23のドレインに接続されている。ドライバトランジスタQ12及びQ13は、ソースがそれぞれのバックゲートに接続されている。バックゲートとドライバトランジスタのソースを接続することによって、バックゲート効果を抑制することができることから、ソースフォロア型アンプの電圧ゲインGを高めることを意図したものである。 In FIG. 4, 1 indicates an input terminal and 2 indicates an output terminal. The output amplifier is a three-stage source follower type amplifier as shown in 3 to 5, the drains of the driver transistors (surface type) Q11 to Q13 are connected to the power supply voltage VDD, and the sources of the driver transistors Q11 to Q13 are respectively Are connected to the drains of corresponding load transistors (buried type) Q21 to Q23. Driver transistors Q12 and Q13 have their sources connected to their respective back gates. Since the back gate effect can be suppressed by connecting the back gate and the source of the driver transistor, the voltage gain G of the source follower amplifier is intended to be increased.
図5は、図4における第3段ソースフォロア型アンプ5の断面構造図を示している。図5に示すように、第1導電型半導体基板10上に位置する第2導電型拡散領域11内に第1導電型ウエル12が形成され、第1導電型ウエル12内に第2導電型ウエル13が形成され、第2導電型ウエル13上にドライバトランジスタQ13が形成されている。ロードトランジスタQ23のバックゲートである第2導電型拡散領域11は接地されており、第1導電型ウエル12は電源電圧VDDに接続されている。
一般に、ソースフォロア型アンプの電源電圧VDDは12ないし15V程度であり、ドライバトランジスタQ12及びQ13のソース電位は電源電圧VDDの中間電圧である5ないし10V程度に設定される。したがって、例えば3段目ソースフォロア型アンプ5において、第2導電型ウエル13の電位は、ドライバトランジスタQ13のソース電位と接続されていることから自動的に5ないし10V程度となり、電源電圧VDDと接続されている第1導電型ウエル12の電位は自動的に12ないし15V程度の電圧となる。
In general, the power supply voltage VDD of the source follower type amplifier is about 12 to 15V, and the source potentials of the driver transistors Q12 and Q13 are set to about 5 to 10V which is an intermediate voltage of the power supply voltage VDD. Therefore, for example, in the third-stage source follower amplifier 5, the potential of the second
一方、固体撮像素子は、光電変換部に過剰な光信号が入射したときのブルーミングと呼ばれる偽信号を抑制するために、縦型オーバーフロードレイン(VOD)と呼ばれる構造を適用しているものが多い。VOD構造を適用した固体撮像素子では、半導体基板10に5ないし10V程度の基板電圧VSLが印加される。
On the other hand, many solid-state imaging devices employ a structure called a vertical overflow drain (VOD) in order to suppress a false signal called blooming when an excessive optical signal enters the photoelectric conversion unit. In the solid-state imaging device to which the VOD structure is applied, a substrate voltage VSL of about 5 to 10 V is applied to the
また、VOD構造を適用した固体撮像素子では、半導体基板10にさらに高い20ないし25V程度の電圧VSHを印加することにより光電変換部に蓄積した信号電荷を基板に排出する、いわゆる基板シャッターを構成することが多い。
In addition, the solid-state imaging device to which the VOD structure is applied constitutes a so-called substrate shutter that discharges signal charges accumulated in the photoelectric conversion unit to the substrate by applying a higher voltage VSH of about 20 to 25 V to the
このとき、ドライバトランジスタQ13の直下の領域において、接地されている第2導電型拡散領域11と第2導電型ウエル13との電位差が5ないし10Vに達すると、両者の間にパンチスルーによる異常電流が流れ、ゲインの低下や素子破壊等の不良が発生するという問題点があった。
At this time, if the potential difference between the grounded second conductive
また、同様にドライバトランジスタQ13の直下の領域において、特に基板シャッターのための電圧VSHが基板に印加されたとき、第1導電型ウエル12と半導体基板10との電位差が5ないし10Vに達した場合についても、両者の間にパンチスルーによる異常電流が流れ、ゲインの低下や素子破壊等の不良が発生してしまうという問題点があった。
Similarly, in the region immediately below the driver transistor Q13, particularly when the voltage VSH for the substrate shutter is applied to the substrate, the potential difference between the first conductivity type well 12 and the
また、図4に示すような多段ソースフォロア型アンプにおいて、ドライバトランジスタの第1導電型ウエル12とバックゲートとして機能する第2導電型ウエル13との間に有する寄生容量は、そのドライバトランジスタ自身が属する段の負荷容量となる。
In the multistage source follower type amplifier as shown in FIG. 4, the parasitic capacitance between the first
しかし、一般に、多段のソースフォロア型アンプにおいては、後段ほど駆動能力が高く設計されることになるため、ゲイン向上を目的として、バックゲートをドライバトランジスタのソースに接続した場合は、バックゲートの寄生容量が駆動能力の低い前段ソースフォロア型アンプの負荷容量ともなり、帯域を制限する要因となってしまう。 However, in general, multistage source follower amplifiers are designed to have higher driving capability in the later stages, so when the back gate is connected to the source of the driver transistor for the purpose of gain improvement, The capacity also becomes the load capacity of the preceding source follower type amplifier with low driving capability, which becomes a factor limiting the band.
本発明は、上記問題点を解決するために、多段のソースフォロア型アンプを有する固体撮像素子において、高いゲイン及び広帯域を有する固体撮像素子を提供することを目的とする。 In order to solve the above problems, an object of the present invention is to provide a solid-state imaging device having a high gain and a wide band in a solid-state imaging device having a multistage source follower type amplifier.
上記目的を達成するために本発明にかかる固体撮像素子は、光電変換部で発生した信号電荷を電圧に変換して出力する多段のソースフォロア型アンプを有する固体撮像素子であって、第1導電型基板内に形成された光電変換部と、前記第1導電型基板内に形成された第2導電型を有する第1ウエル領域と、前記第1ウエル領域内に形成された第1導電型を有する第2ウエル領域と、前記第2ウエル領域内に形成された第2導電型を有する第3ウエル領域とを備え、前記第2ウエル領域は前記第1ウエル領域と前記第3ウエル領域とを電気的に分離し、最終段以外の少なくともいずれか1段のソースフォロア型アンプのドライバトランジスタが前記第3ウエル領域内に形成され、当該ドライバトランジスタのバックゲートとなる前記第3ウエル領域が、次段以降のいずれかのソースフォロア型アンプの出力端子と接続されていることを特徴とする。 In order to achieve the above object, a solid-state imaging device according to the present invention is a solid-state imaging device having a multistage source follower type amplifier that converts a signal charge generated in a photoelectric conversion unit into a voltage and outputs the voltage. a photoelectric conversion portion formed on the mold substrate, a first well region having a second conductivity type formed in said first conductivity type in the substrate, a first conductivity type formed in said first well region And a second well region formed in the second well region and having a second conductivity type. The second well region includes the first well region and the third well region. electrically separated, the driver transistor of the source follower amplifier of at least any one stage other than the final stage is formed in the third well region, said third well serving as a back gate of the driver transistor Frequency, characterized in that it is connected to the output terminal of one of the source follower amplifier of the following stages.
かかる構成により、ドライバトランジスタのバックゲート効果を抑制することができ、高いゲインを得ると同時に帯域を拡大することが可能となる。 With this configuration, the back gate effect of the driver transistor can be suppressed, and a high gain can be obtained and the band can be expanded at the same time.
最終段のソースフォロア型アンプのドライバトランジスタが前記第3ウエル領域内に形成され、前記3ウエル領域は、最終段のソースフォロア型アンプの出力端子と接続されていることが好ましい。 The driver transistor of the last source follower amplifier is preferably formed in the third well region, and the three well region is preferably connected to the output terminal of the last source follower amplifier.
本発明によれば、多段ソースフォロア型アンプを有する固体撮像素子においても、バックゲート効果を抑制し、ゲイン向上を図ることができるとともに、VOD構造によるブルーミング抑制や基板シャッターを適用することが可能となる。 According to the present invention, even in a solid-state imaging device having a multistage source follower type amplifier, it is possible to suppress the back gate effect and improve the gain, and to apply blooming suppression and a substrate shutter by the VOD structure. Become.
(実施の形態1)
以下、本発明の実施の形態1にかかる固体撮像素子について、図面を参照しながら説明する。図1は、本発明の実施の形態1にかかる固体撮像素子の構造を示す断面図である。図1に示すように、本実施の形態1にかかる固体撮像素子は、第1導電型(N型)半導体基板101内に形成された第2導電型(P型)を有する第1ウエル領域102と、第1ウエル領域102内に形成された第1導電型(N型)の第2ウエル領域103と、第2ウエル領域103内に形成された第2導電型(P型)を有する第3ウエル領域104と、第3ウエル領域内に形成されたドライバトランジスタ110とを備えている。
(Embodiment 1)
Hereinafter, a solid-state imaging device according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing the structure of the solid-state imaging device according to the first embodiment of the present invention. As shown in FIG. 1, the solid-state imaging device according to the first embodiment includes a
ドライバトランジスタ110のゲート111は、信号電荷を電圧に変換する電荷検出容量として機能する第1導電型(N型)の浮遊拡散層131に接続されている。本実施の形態1にかかる固体撮像素子は、浮遊拡散層131が形成されている第2導電型(P型)ウエル領域内に光電変換部と電荷転送部(図示せず)を備えており、光電変換部で発生した信号電荷(電子)は電荷転送部を経由して浮遊拡散層131に転送される。
The
ドライバトランジスタのソース112は、ロードトランジスタ120のドレイン123及び第3ウエル領域104に接続されるとともに、出力端子2にも接続されている。ロードトランジスタ120のソース122及びロードトランジスタ120が形成されている第2導電型(P型)ウエル領域は接地されており、ゲート121には定電圧が印加されることになる。また、ロードトランジスタ120は定電流源となっており、ドライバトランジスタ110と共にソースフォロア型アンプを構成している。
The
次に、ドライバトランジスタのドレイン113は、電源電圧VDDに接続されている。また、第2ウエル領域103も、表面に形成された第1導電型のガードリング105上のコンタクトから保護抵抗140を介して電源電圧VDDに接続されている。
Next, the
本実施の形態1において、第2導電型(P型)第1ウエル領域102は、浮遊拡散層131が形成されている第2導電型(P型)ウエル領域102aと、ロードトランジスタ120が形成されている第2導電型(P型)ウエル領域102bと一体となっており、第2導電型(P型)ウエル領域102a及び102bが接地される構造を有している。このため第1導電型(N型)第2ウエル領域103は、第2導電型(P型)第1ウエル領域102と、浮遊拡散層131が形成されている第2導電型(P型)ウエル領域102aと、ロードトランジスタ120が形成されている第2導電型(P型)ウエル領域102bとに囲まれることによって、半導体基板101とは電気的に分離されていることになる。
In the first embodiment, the second conductivity type (P type)
また、第2導電型(P型)第3ウエル領域104についても、第1導電型(N型)第2ウエル領域103により、第2導電型(P型)第1ウエル領域102、浮遊拡散層131が形成されている第2導電型(P型)ウエル領域102a、及びロードトランジスタ120が形成されている第2導電型(P型)ウエル領域102bとは電気的に分離されている。
In addition, the second conductivity type (P type)
本実施の形態1においては、第1導電型(N型)半導体基板101の不純物濃度は1×1014ないし1×1015cm-3程度である。また、第2導電型(P型)第1ウエル領域102の深さは3ないし5μm程度であり、不純物濃度は1×1015ないし1×1016cm-3程度である。さらに、第1導電型(N型)第2ウエル領域103の深さは2ないし3μm程度であり、不純物濃度は1×1014ないし1×1015cm-3程度である。また、第2導電型(P型)第3ウエル領域104の深さは1ないし2μm程度であり、不純物濃度は1×1015ないし1×1016cm-3程度である。
In the first embodiment, the impurity concentration of the first conductivity type (N-type)
さらに、第2ウエル領域103の不純物濃度は、第1ウエル領域の不純物濃度より低くなるように設定されている。このような濃度設定は、第1ウエル領域の形成方法として高エネルギーイオン注入技術を用い、飛程が第2ウエル領域の深さより深くなるイオン注入を行うことにより可能となる。
Further, the impurity concentration of the
本実施の形態1にかかる固体撮像素子の動作状態における電圧は、電源電圧VDDが12V、浮遊拡散層131及び浮遊拡散層131に接続されているドライバトランジスタのゲート111の電位が11V程度に設定されている。したがって、ドライバトランジスタ110のソース112の電位、すなわちソースフォロア型アンプにおける出力電圧は、ドライバトランジスタ110のゲート111の電位から、閾値電圧VT+0.5V程度低下した10V程度となり、ソースと接続されている第2導電型(P型)第3ウエル領域104の電位も10V程度となる。
In the operation state of the solid-state imaging device according to the first embodiment, the power supply voltage VDD is set to 12V, and the potential of the
ソースフォロア型アンプにおいては、ドライバトランジスタ110に対する相互コンダクタンスをgm、サブストレートのコンダクタンスをgmb、出力コンダクタンスをgds1とし、ロードトランジスタに対する出力コンダクタンスをgds2とすると、ゲインGが(数1)のように表現することができる。
In the source follower type amplifier, when the mutual conductance with respect to the
(数1)
G=gm/(gm+gmb+gds1+gds2)
したがって、ドライバトランジスタ110のバックゲートである第2導電型(P型)第3ウエル104とソースとを接続することにより、(数1)におけるgmbが等価的に‘0’となることから、ゲインGを向上することが可能となる。
(Equation 1)
G = gm / (gm + gmb + gds1 + gds2)
Therefore, by connecting the second conductivity type (P type)
また、本実施の形態1にかかる固体撮像素子においては、光電変換部に基板シャッターを構成することができるVOD構造を適用しており、信号電荷を光電変換部に蓄積する期間においては半導体基板101に5ないし10Vの電圧が印加され、基板シャッター期間においては20ないし25Vのパルス電圧が印加されることになる。ここで、出力アンプから出力信号を読み出す期間は、当該信号電荷を光電変換部に蓄積する期間に含まれていることから、出力アンプから出力信号を読み出す期間においても、半導体基板101に5ないし10Vの電圧が印加されることになる。
Further, in the solid-state imaging device according to the first embodiment, a VOD structure capable of forming a substrate shutter is applied to the photoelectric conversion unit, and the
ドライバトランジスタが形成されている領域直下の各ウエルの電位関係は、信号電荷を光電変換部に蓄積する期間においては、半導体基板101が10V、第1ウエル領域102が0V、第2ウエル領域103が12V、第3ウエル領域104が10V程度となる。これらのウエル領域間の接合は、すべて逆バイアス条件となっている。
The potential relationship of each well immediately below the region where the driver transistor is formed is as follows. In the period in which signal charges are accumulated in the photoelectric conversion portion, the
また、第3ウエル領域103直下の第1ウエル領域102は、半導体基板101及び第2ウエル領域103との接合から延びる空乏層がつながっており、完全に空乏化している。このため、第1ウエル領域102と第3ウエル領域104の電位差が10V程度あるにもかかわらず、両者間でパンチスルーによる異常電流が流れることを防止することが可能となっている。
Further, the
一方、基板シャッター期間においては、これらのウエル領域間の接合はすべて逆バイアスになっているが、半導体基板101と第2ウエル領域103との電位差が10ないし20Vに達し、両者間でパンチスルーによる異常電流が流れようとする。
On the other hand, during the substrate shutter period, all the junctions between these well regions are reverse-biased, but the potential difference between the
しかしながら、当該異常電流は、高抵抗値を有する保護抵抗140を介して流れるために、素子の破壊や信頼性を損なうことがない。また、異常電流が流れる期間に、出力アンプから出力信号を読み出す期間は含まれていないことから、素子の特性に悪影響を及ぼすこともない。保護抵抗140の抵抗値は、当該目的を達成するのに十分な値に設定されており、本実施の形態1においては100kΩ程度に設定されている。
However, since the abnormal current flows through the
また、本実施の形態1では、第2導電型(P型)第1ウエル領域102について、イオン注入/拡散を1度行うことのみで形成するのではなく、図1及び図2に示すように、浮遊拡散層131周辺及びロードトランジスタ120周辺の第2導電型第1ウェル領域(102a、102b)の形成とは異なる工程で、高エネルギーイオン注入技術を用いて、両者を連結するように基板深くに第2導電型(P型)第1ウェル領域(102c)を形成している。このように形成することによって、第2導電型(P型)第1ウエル領域102上に形成される第1導電型(N型)第2ウエル領域103の不純物濃度を、第2導電型(P型)第1ウエル領域102の不純物濃度より低く、例えば半導体基板101の不純物濃度と等しく設定することが可能となる。
In the first embodiment, the second conductivity type (P-type)
したがって、上述した信号電荷を光電変換部に蓄積する期間において、第2導電型(P型)第3ウエル領域104直下にある第1導電型(N型)第2ウエル領域103についても完全に空乏化させることができ、半導体基板101と第1導電型(N型)第2ウエル領域103間の異常電流の発生を防止することができる。なお、上述した製造方法は、図5に示した従来の固体撮像装置にも適用可能である。
Therefore, the first conductivity type (N type)
以上のように本実施の形態1によれば、高いゲインを得ることができると同時に、基板シャッター適用時にパンチスルー電流が発生した場合であっても、保護抵抗を介することによって素子の破壊等を防止することができ、また出力信号の読み出し期間にはパンチスルー電流が流れる可能性が無いことから、素子の特性に悪影響を及ぼすことがない。 As described above, according to the first embodiment, a high gain can be obtained, and at the same time, even when a punch-through current is generated when the substrate shutter is applied, the element is destroyed by the protection resistor. In addition, since there is no possibility of a punch-through current flowing during the output signal readout period, the device characteristics are not adversely affected.
(実施の形態2)
以下、本発明の実施の形態2にかかる固体撮像素子について、図面を参照しながら説明する。図2は、本発明の実施の形態2にかかる固体撮像素子の構造を示す断面図である。本実施の形態2にかかる固体撮像素子における実施の形態1との相違点は、第1導電型(N型)第2ウエル領域103が電源電圧VDDには接続されず、電気的にフロートとなっている点にある。
(Embodiment 2)
Hereinafter, a solid-state imaging device according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a cross-sectional view showing the structure of the solid-state imaging device according to the second embodiment of the present invention. The difference between the solid-state imaging device according to the second embodiment and the first embodiment is that the first conductivity type (N-type)
本実施の形態2においては、ドライバトランジスタ110が形成されている領域直下の各ウエルの電位関係は、信号電荷を光電変換部に蓄積する期間においては、半導体基板101が10V、第1ウエル領域102が0V、第3ウエル領域104が10V程度であり、フロートである第2ウエル領域103の電位は、第3ウエル領域104の電位の10V程度から、ビルトイン電圧だけ上昇した10.7V程度となる。
In the second embodiment, the potential relationship of each well immediately below the region where the
本実施の形態2においても、第2ウエル領域103直下の第1ウエル領域102は、半導体基板101及び第2ウエル領域103との接合から延びる空乏層とつながっており、完全に空乏化していることになる。したがって、第1ウエル領域102と第3ウエル領域104との電位差が10V程度あるにもかかわらず、両者間でパンチスルーによる異常電流が流れることを防止することが可能となっている。
Also in the second embodiment, the
一方、基板シャッター期間においては、半導体基板101と第2ウエル領域103との電位差が10ないし20Vに達するが、第2ウエル領域103が電気的にフロートであることから、両者間でパンチスルーによる異常電流が流れることはない。
On the other hand, in the substrate shutter period, the potential difference between the
以上のように本実施の形態2によれば、高いゲインを得ることができると同時に、基板シャッター適用時も含めて、第1ウェル領域102あるいは基板シャッター適用時には第2ウェル領域103が、それぞれ電気的に完全にフロートな状態になることから、パンチスルー電流の発生自体を未然に防止することが可能となる。
As described above, according to the second embodiment, a high gain can be obtained, and at the same time, the
(実施の形態3)
以下、本発明の実施の形態3にかかる固体撮像素子について、図面を参照しながら説明する。図3は、本発明の実施の形態3にかかる固体撮像素子の構造を示す回路図である。3段のソースフォロア型アンプにより構成されている。各段のソースフォロア型アンプ210、220、230は、それぞれnチャネル型のドライバトランジスタD21、D22、D23とnチャネル型のロードトランジスタL21、L22、L23とで構成されている。
(Embodiment 3)
Hereinafter, a solid-state imaging device according to a third embodiment of the present invention will be described with reference to the drawings. FIG. 3 is a circuit diagram showing the structure of the solid-state imaging device according to the third embodiment of the present invention. It is composed of a three-stage source follower type amplifier. The source
また、ドライバトランジスタD21〜D23のドレインは、全て12V程度の電源電圧VDDに接続されている。ロードトランジスタL21〜L23のソース及びバックゲートは全て接地されており、ロードトランジスタL21〜L23のゲートには定電圧が印加されている。さらに、ドライバトランジスタD21〜D23のソースは、それぞれ対応するロードトランジスタL21〜L23のドレインに接続されている。 The drains of the driver transistors D21 to D23 are all connected to the power supply voltage VDD of about 12V. The sources and back gates of the load transistors L21 to L23 are all grounded, and a constant voltage is applied to the gates of the load transistors L21 to L23. Furthermore, the sources of the driver transistors D21 to D23 are connected to the drains of the corresponding load transistors L21 to L23, respectively.
また、図示はしていないが、ドライバトランジスタD21のゲートは、浮遊拡散層に接続されており、ドライバトランジスタD23のソースは外部への出力端子に接続されている。 Although not shown, the gate of the driver transistor D21 is connected to the floating diffusion layer, and the source of the driver transistor D23 is connected to the output terminal to the outside.
ドライバトランジスタD21〜D23のウエル構造は、それぞれが図1又は図2に示す構造を有しており、ドライバトランジスタD21〜D23のそれぞれのバックゲートは、それぞれに個別の電圧が印加できるようになっている。 Each of the well structures of the driver transistors D21 to D23 has the structure shown in FIG. 1 or FIG. 2, and each back gate of the driver transistors D21 to D23 can be applied with an individual voltage. Yes.
しかしながら本実施の形態3においては、ドライバトランジスタD21〜D23におけるそれぞれのバックゲートが、すべてドライバトランジスタD23のソースに接続されている点に特徴を有する。すなわち、ドライバトランジスタD22に着目すると、バックゲートに相当する第3ウエル領域は第2ウエル領域との間に寄生容量を持ち、図5に示すような従来の構造では、当該寄生容量は2段目ソースフォロア型アンプの負荷容量となっていたが、本実施の形態3に示す構造によれば、この寄生容量は3段目ソースフォロア型アンプの負荷容量となっている。 However, the third embodiment is characterized in that all the back gates of the driver transistors D21 to D23 are all connected to the source of the driver transistor D23. That is, paying attention to the driver transistor D22, the third well region corresponding to the back gate has a parasitic capacitance with the second well region. In the conventional structure as shown in FIG. Although the load capacity of the source follower type amplifier is used, according to the structure shown in the third embodiment, this parasitic capacity is the load capacity of the third stage source follower type amplifier.
一般に、多段のソースフォロア型アンプにおいては、後段ほど駆動能力が高く設計されることになるが、同一の容量を、後段に位置する駆動能力の高いソースフォロア型アンプの負荷とすることによって、出力アンプの帯域を拡大することが可能となる。 In general, multistage source follower type amplifiers are designed to have higher drive capacity in the latter stage, but by using the same capacity as the load of the source follower type amplifier with higher drive capacity located in the subsequent stage, output It becomes possible to expand the bandwidth of the amplifier.
同様に、ドライバトランジスタD21においても、ゲイン向上のため、バックゲートをドライバトランジスタD21のソースに接続した場合は、バックゲートの寄生容量が初段ソースフォロア型アンプの負荷容量となり、帯域を制限する要因となってしまう。しかしながら、当該バックゲートの寄生容量を3段目ソースフォロア型アンプの負荷容量とすることによって、上述した効果によって出力アンプの帯域を拡大することが可能となる。 Similarly, in the driver transistor D21, when the back gate is connected to the source of the driver transistor D21 in order to improve the gain, the parasitic capacitance of the back gate becomes the load capacitance of the first-stage source follower type amplifier, and the factor that limits the band turn into. However, by using the parasitic capacitance of the back gate as the load capacitance of the third-stage source follower amplifier, the band of the output amplifier can be expanded due to the above-described effect.
以上のように本実施の形態3によればドライバトランジスタのバックゲート効果を抑制することができ、高いゲインを得、かつ帯域を拡大することが可能となる。 As described above, according to the third embodiment, the back gate effect of the driver transistor can be suppressed, a high gain can be obtained, and the band can be expanded.
本発明の固体撮像素子は、多段ソースフォロア型アンプを有する場合においても、バックゲート効果を抑制し、ゲイン向上を図ることができるとともに、VOD構造によるブルーミング抑制や基板シャッターを適用することが可能である。 The solid-state imaging device of the present invention can suppress the back gate effect and improve the gain even when it has a multi-stage source follower type amplifier, and can apply blooming suppression and a substrate shutter by the VOD structure. is there.
1 入力端子
2 出力端子
3 初段ソースフォロア型アンプ
4 第2段ソースフォロア型アンプ
5 第3段ソースフォロア型アンプ
10、101 第1導電型半導体基板(N型)
11 第2導電型領域(P型)
12 第1導電型ウェル(N型)
13 第2導電型ウェル(P型)
102 第2導電型(P型)第1ウエル領域
103 第1導電型(N型)第2ウエル領域
104 第2導電型(P型)第3ウエル領域
110、Q11、Q12、Q13、Q14、D21、D22、D23 ドライバトランジスタ
120、Q21、Q22、Q23、Q24、L21、L22、L23 ロードトランジスタ
131 浮遊拡散層
140 保護抵抗
VDD 電源電圧
DESCRIPTION OF
11 Second conductivity type region (P type)
12 First conductivity type well (N type)
13 Second conductivity type well (P type)
102 Second conductivity type (P type)
Claims (2)
第1導電型基板内に形成された光電変換部と、
前記第1導電型基板内に形成された第2導電型を有する第1ウエル領域と、
前記第1ウエル領域内に形成された第1導電型を有する第2ウエル領域と、
前記第2ウエル領域内に形成された第2導電型を有する第3ウエル領域とを備え、
前記第2ウエル領域は前記第1ウエル領域と前記第3ウエル領域とを電気的に分離し、
最終段以外の少なくともいずれか1段のソースフォロア型アンプのドライバトランジスタが前記第3ウエル領域内に形成され、
当該ドライバトランジスタのバックゲートとなる前記第3ウエル領域が、次段以降のいずれかのソースフォロア型アンプの出力端子と接続されていることを特徴とする固体撮像素子。 A solid-state imaging device having a multistage source follower type amplifier that converts a signal charge generated in a photoelectric conversion unit into a voltage and outputs the voltage ,
A photoelectric conversion unit formed in the first conductivity type substrate;
A first well region having a second conductivity type formed in the first conductivity type substrate;
A second well region having a first conductivity type formed in the first well region;
A third well region having a second conductivity type formed in the second well region,
The second well region electrically separates the first well region and the third well region;
A driver transistor of at least one of the source follower type amplifiers other than the final stage is formed in the third well region,
A solid-state imaging device, wherein the third well region serving as a back gate of the driver transistor is connected to an output terminal of any one of the subsequent source-follower amplifiers.
前記3ウエル領域は、最終段のソースフォロア型アンプの出力端子と接続されていることを特徴とする請求項1に記載の固体撮像素子。 A driver transistor of the last source follower type amplifier is formed in the third well region,
The solid-state imaging device according to claim 1, wherein the three-well region is connected to an output terminal of a source follower type amplifier at a final stage.
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