JP4224663B2

JP4224663B2 - マルチ・タイミング・コントローラーを有する液晶表示装置（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙＤｅｖｉｃｅｗｉｔｈＭｕｌｔｉ−ｔｉｍｉｎｇＣｏｎｔｒｏｌｌｅｒ）

Info

Publication number: JP4224663B2
Application number: JP2000274231A
Authority: JP
Inventors: 宗尚白
Original assignee: エルジーディスプレイカンパニーリミテッド
Priority date: 2000-06-28
Filing date: 2000-09-08
Publication date: 2009-02-18
Anticipated expiration: 2020-09-08
Also published as: KR100333969B1; US7123252B1; JP2002023713A; KR20020001471A

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に関し、特に多様な表示規格による制御信号からそれぞれの表示規格によるタイミング信号を作成して駆動するマルチ・タイミング・コントローラーを具備する液晶表示装置に関することである。
【０００２】
【従来の技術】
一般的に液晶表示装置は集積される画素数に対応する固有の解像度を有しており、液晶表示装置の大きさが大きくなるほどその解像度も高くなる。また、高品質の画像をディスプレーするために、液晶表示装置のメーカは同一サイズの液晶表示装置であっても液晶パネルの画素集積率を高めて解像度を高めるようにしている。
液晶表示装置を含めてパーソナルコンピュータの環境下で映像信号及び制御信号の標準は解像度と共に１９８９年２月にＶＥＳＡ（Video Electronics Standard Association）で設定した。
【０００３】
現在ディスプレー産業で商業用に主として使用されるディスプレーの標準規格はの代表的なものとしては、ＤｏｓＭｏｄｅ（６４０×３５０、６４０×４００、７２０×４００）、ＶＧＡ（６４０×４８０）、ＳＶＧＡ（８００×６００）、ＸＧＡ（１０２４×７６８）、ＳＸＧＡ（１２８０×１０２４）、ＵＸＧＡ（１６００×１２００）を挙げることができる。
液晶表示装置は配列されたピクセル数によってその解像度が固定されていて、システムから液晶パネルの解像度に一致する映像信号及びその制御信号を要求した。従って、システムでは多様な表示規格に対応する映像信号及び制御信号をスケイラ−チップを使用して液晶表示装置の解像度及び表示規格に合わせる映像信号及び制御信号で変換して液晶表示装置で供給した。
【０００４】
図１は一般的な液晶表示装置のブロック構成図である。
図１を参照すると、インターフェース（１０）はパーソナル・コンピュータのような駆動システムから入力されるデータ（ＲＧＢＤａｔａ）及び制御信号（例えば、入力クロック、水平同期信号、垂直同期信号、データイネーブル信号）の入力を受けてタイミング・コントローラー（１２）に供給する。主に、駆動システムからデータ及び制御信号伝送のためにＬＶＤＳ（Low Voltage Differential Signal）インターフェースＴＴＬ（Transistor Transistor Logic）インターフェースが使用されている。また、このようなインターフェース機能を集めてタイミング・コントローラー（１２）と共に単一のチップ（Chip）に集積させて使用してある。
【０００５】
タイミング・コントローラー（１２）はインターフェース（１０）を通して入力される制御信号を利用して図示されない複数個のドライブ集積回路で構成されたデータドライバ（１８）と、図示されない複数個のゲートドライブ集積回路で構成されたゲートドライバ（２０）を駆動するための制御信号を作成する。また、インターフェース（１０）を通して入力されるデータをデータドライブ（１８）に伝送する。
【０００６】
基準電圧発生部（１６）はデータドライブ（１８）で使用されるＤＡＣ（Digital to Analog Converter）の基準電圧を発生するものであるが、この基準電圧は、パネルの透過率−電圧の特性を基準に生産者によって設定される。
データドライブ（１８）はタイミング・コントローラー（１２）から入力される制御信号に対応して入力データにつれて基準電圧を選択してアナログ映像信号に変換して液晶パネル（２２）に供給する。
【０００７】
ゲートドライブ（２０）はタイミング・コントローラー（１２）から入力される制御信号に対応して液晶パネル（２２）上に配列された薄膜トランジスタ（Thin Film Transister：“ＴＦＴ”）のゲート端子を１ラインずつオン/オフ（on/off）制御して、前記データドライブ（１８）から入力されるアナログ映像信号が各薄膜トランジスタに接続されたピクセルに印加されるようにする。
電源電圧作成部（１４）は各構成部の動作電源を供給して液晶パネル（２２）の共通電極の電圧を発生させて供給する。
【０００８】
上述した構成でタイミング・コントローラー（１２）は入力される制御信号に対応して液晶表示装置の駆動のために所定の制御信号を作成する。この時、一般的にタイミング・コントローラー（１２）は水平同期信号（Hsync）またはデータイネーブル（Data Enable：以下“ＤＥ”という）のエッジ（Ｅｄｇｅ）を基準にクロックをカウントして制御信号を作成する。このようなタイミング・コントローラー（１２）の出力信号はデータドライブＩＣ及びゲートドライブＩＣの種類によって互いに差を見せることができる。ここでは特集に必要とする信号を除いて共通的に使用される制御信号の種類とタイミングに対して説明する。
【０００９】
先に、データドライブ（１８）のために必要な制御信号はソース・サンプリング・クロック（Source Sampling Clock：以下“ＳＳＣ”という）、ソース出力イネーブル（Source Output Enable：以下“ＳＯＥ”という）、ソース・スタート・パルス（Source Start Pulse：以下“ＳＳＰ”という）、液晶極性反転（Polarity reverse：以下“ＰＯＬ”という）、データ極性選択（Data reverse：以下“ＲＥＶ”という）、奇数/偶数の画素データ（Odd/even Data）信号がある。ＳＳＣはデータドライブ（１８）でデータをラッチするためのサンプリング・クロックに使用されて、データドライブ集積回路の駆動周波数を決定する。ＳＯＥはＳＳＣによってラッチされたデータを液晶パネルに伝達する。ＳＳＰは１水平同期期間の中にデータのラッチまたはサンプリング・スタートを知らせる信号である。ＰＯＬは液晶のインバージョン（Inversion）駆動のために液晶を正、負極性に駆動するための極性を知らせる信号である。ＲＥＶは伝送されるデータの極性を選択する信号である。奇数/偶数の画素データは奇数番目の画素の奇数データ、偶数番目、画素の偶数データを表す信号である。
【００１０】
上述した制御信号を入力として受けるデータドライブの動作を、図２に示す。図２に示すように、先にデータドライブはＳＳＣの上昇または下降エッジでＳＳＰの“High”入力を認識するとＳＳＣに対応して入力されるデータをラッチする。以後、ラッチされたデータをＳＯＥに対応してアナログ出力電圧にデコ−ティングして液晶パネルへ供給する。この時、ＰＯＬが“High”状態であるとき、共通の電極電圧より高いポジティブデコーダー（Positive Decoder）の出力電圧を選択して、“Low”状態であるとき、共通の電極電圧より低いネガティブデコーダー（Negative Decoder）の出力電圧を選択して液晶パネルを正/負極性でインバージョン駆動する。
【００１１】
ゲートドライブ（２０）のために必要な制御信号はゲート・シフト・クロック（Gate Shift Clock：以下“ＧＳＣ”という）、ゲート出力イネーブル（Gate Output Enable：以下“ＧＯＥ”という）、ゲート・スタート・パルス（Gate Start Pulse：以下“ＧＳＰ”という）がある。ＧＳＣは薄膜トランジスタ（ＴＦＴ）のゲートがオン/オフ（ＯＮ/ＯＦＦ）される時間を決定する信号である。ＧＯＥはゲートドライブの出力を制御する信号である。ＧＳＰは一つの垂直同期信号の中で画面の一番目の駆動ラインを知らせる信号である。
【００１２】
上述した制御信号の入力を受けるゲートドライブの動作を、図３に示す。
図３に示すように、まず、ゲートドライブの出力はＧＳＣの上昇または下降エッジでＧＳＰの“High”状態を認識して、ＧＳＣの１周期程度の“High”状態を維持するゲート信号を出力する。この時、ＧＯＥとゲート出力を組み合わせてＧＯＥの“High”幅の分だけ出力がディスエーブルされる。
【００１３】
このような液晶表示装置は上述したように固有の解像度に対応して入力される映像信号及び制御信号からデータドライブ及びゲートドライブを制御するための制御信号を作成するそれぞれのコントローラーが必要であった。
しかし、液晶表示装置としてはＶＧＡからＵＸＧＡにいたる多様なディスプレーフォーマットが使用されるために、各解像度によるタイミング・コントローラーに対する要求も多様であるために、タイミング・コントローラー開発の費用上昇という問題点を抱えていた。また、一つのタイミング・コントローラーを開発したが、異なる表示規格による液晶表示装置に対しては使用できない等の問題点が有った。
【００１４】
【発明が解決しようとする課題】
本発明の目的は多様な表示規格による制御信号からそれぞれの表示規格によるタイミング信号を作成して駆動するタイミング・コントローラーを具備するマルチ・タイミング・コントローラーを具備する液晶表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明によるマルチ・タイミング・コントローラー液晶表示装置は、配列された画素に対応する表示規格を有する液晶パネルと；外部から入力されるデータと前記表示規格に対応する制御信号の入力を受けるインターフェースと；インターフェースから入力されるデータをラッチ出力して、制御信号から液晶パネルを駆動するためのタイミング信号を作成して出力するタイミング・コントローラーと；タイミング・コントローラーからタイミング信号の入力を受けて前記データに対応して液晶パネルに画像を表示する駆動回路と；前記タイミング・コントローラーが、複数個の表示規格に対応して一つの表示規格を設定してこれに対応する設定信号を作成する表示規格の設定部と、複数個の表示規格によるそれぞれのタイミング作成情報とを具備して前記設定信号に対応するタイミング情報を出力する選択部と、タイミング情報の入力を受けて前記制御信号からタイミング信号を作成出力するタイミング作成部とを具備する。
【００１６】
【作用】
本発明は外部からタイミング設定データをデコーダー部で入力として受けてこれに該当する所定の上昇タイミング・カウント値をタイミング作成部に出力する。タイミング作成部は外部から水平同期信号（Hsync）と基準クロックの入力を受けて２水平周期の間に基準クロックをカウントして基準タイミング値（Tref）を作成して、作成された前記基準タイミング値（Tref）をデコーダー部から入力された前記タイミング・カウント値に減算して出力する。次に、タイミング作成部は外部で入力される水平周期を基準クロックにカウントして現在の水平周期カウント値（Htotal）を出力した後、出力された現在の水平周期カウント値（Htotal）とタイミング・カウント値に減算された基準タイミング値（Tref）と比較して互いに同一の値を有する場合に上昇信号を該当ラインに出力する。また、タイミング作成部は現在の水平周期カウント値（Htotal）とタイミング・カウント値に減算された基準タイミング値（Tref）と比較されて出力された値を初期化信号で入力として受けて、１水平周期の間に基準クロックをカウントしてそのカウント値（Rgoe）を出力する。以後、タイミング作成部はデコーダー部から入力受ける所定の下降タイミング・カウント値と前記カウント値（Rgoe）を比較して互いに同一の値を有する下降信号を該当ラインに出力する。
【００１７】
【発明の実施態様】
以下、図４乃至図６を参照して本発明の好ましい実施例に対して説明する。図４は本発明の第１実施例によるタイミング・コントローラーのブロック図である。
図４を参照すると、先にタイミング・コントローラー（２３）は大きく液晶表示装置の規格に対応して希望するタイミング値を選択するためのデコーダー部（２４）とタイミング作成部（２６）で区分することができる。
先に、デコーダー部を図４及び表１を結びつけて説明することと共に図４では一例でＳＯＥ、ＧＳＣ及びＧＯＥの選択を説明している。
【表１】

【表２】

【表３】

ここで、[２：０]及び[１：０]はバスのライン数を表す。表に示されたデータの単位はｎｓである。
【００１８】
先に、ＧＯＥスタート信号（ＧＯＥ＿Ｓｔａｒｔ）はＧＯＥ信号のスタート点を決定してＧＯＥ上昇時点（ＧＯＥ＿Ｒ）を決定する値を出力する。ＧＯＥ終了信号（ＧＯＥ＿ＥＮＤ）はＧＯＥ信号の終了点を決定してＧＯＥ下降時点（ＧＯＥ＿Ｆ）を決定する値を出力する。ＧＳＣスタート信号（ＧＳＣ＿Ｓｔａｒｔ）はＧＳＣ信号のスタート点を決定してＧＳＣ上昇時点（ＧＳＣ＿Ｒ）を決定する値を出力する。ＧＳＣ終了信号（ＧＳＣ＿ＥＮＤ）はＧＳＣ信号の終了点を決定してＧＳＣ下降時点（ＧＳＣ＿Ｆ）を決定する値を出力する。ＳＯＥスタート信号（ＳＯＥ＿Ｓｔａｒｔ）はＳＯＥ信号のスタート点を決定してＳＯＥ上昇時点（ＳＯＥ＿Ｒ）を決定する値を出力する。ＳＯＥ終了信号（ＳＯＥ＿ＥＮＤ）はＳＯＥ信号の終了点を決定してＳＯＥ下降時点（ＳＯＥ＿Ｆ）を決定する値を出力する。入力パルス（Inputclock）はタイミング・コントローラーの同期をとるための基準クロックである。
【００１９】
このようにデコーダー（２４）は外部からタイミング設定データを入力されて、これに該当するタイミング・カウント値を出力する。この時、タイミング設定データは一般的なディップ・スイッチを使用して設定することができる。前記デコーダー（２４）は表示規格によって制御信号を作成するための多数のカウント値を保存していて、入力されるタイミング設定データに対応して該当タイミング・カウント値を出力する。このような構造は、当業者であれば、例えばメモリとマルチプレクサを利用して容易に実現できるので詳細な構造は省略する。
【００２０】
一例を挙げて、デコーダー部の駆動特性を説明すると、デコーダー部（２４）は３ビットのＧＯＥスタートパルスが入力される場合、全部で８つのＧＯＥ上昇時点を選択して、もし２ビットのＧＯＥスタートパルスが入力される場合、全部で４つのＧＯＥ上昇時点を選択することができる。残りのデコーダー部（２４）に入力される信号も上述の方法で選択することができ、選択する値は任意に設定が可能である。換言すれば、３ビットデータ構造のＧＯＥスタート信号が設定を″ＬＨＬ″で設定されてデコーダー部（２４）に印加されると、デコーダー部（２４）はＧＯＥ上昇時点を決定する値として″８０″（Decimal）を選択し、タイミング作成部（２６）に入力される基準タイミング値を″８０″（Decimal）だけ減算してＧＯＥ上昇時点を決定する。この時、使用者がメモリに保存されたデータの中のＵＸＧＡを選択する場合、減算される″８０″（Decimal）は１１５５ｎｓのタイミングが必要である。即ち、使用者がＵＸＧＡで１１５５ｎｓを選択しようとすると３ビットデータ構造のＧＯＥスタート信号の設定を″ＬＨＬ″を設定すると良い。
【００２１】
タイミング作成部（２６）はデコーダー部（２４）で選択されたタイミング信号を受けて必要なタイミングを作成するための第１制御部（２６ａ）と、極性反転信号とゲート駆動スタート信号を作成するための第２制御部（２６ｂ）と、ソース・スタート信号とＳＳＣを作成する第３制御部（２６ｃ）と、第１制御部（２６ａ）で作成されたＧＯＥを変形させるための第４制御部（２６ｄ）と、水平/垂直同期信号の極性をいつも同一に維持するための第５制御部（２６ｅ）とを具備する。第１制御部（２６ａ）は一つの水平同期信号の期間内の入力クロックをカウントして記憶した後、デコーダー部（２４）で設定された値と比較してＳＯＥ及びＧＳＣを作成して出力し、ＧＯＥを作成して第４制御部（２６ｄ）へ伝達する。
【００２２】
第１制御部を詳細にすると、図５のようである。
図５に示すように、第１制御部は第１乃至第３カウンター（２８、３０、３２）と、減算機（３４）と、第１乃至第６比較機（３６、３８、４０、４２、４６）とを具備する。第１カウンター（２８）は水平同期信号（Hsync）と基準クロックの入力を受けて、２水平周期の間、基準クロックをカウントして基準タイミング値（Ttef）を出力する。以後、減算機（３４）は前記基準タイミング値（Ttef）からＧＯＥ上昇時点（ＧＯＥ＿Ｒ）値を減算してその減算結果（Sgoe）を第１比較機（３６）に出力する。第２カウンター（３０）は毎水平周期毎に基準クロックにカウントして現在の水平周期カウント値（Htotal）を出力する。
【００２３】
第１比較機（３６）は前記減算結果（Sgoe）と水平周期カウント値（Htotal）を比較して二つの入力値が同一である時ＧＯＥを上昇（rising）させる。
第３カウンター（３２）は前記第１比較機（３６）の出力値を初期化信号で入力として受けて、１水平周期の間、基準クロックをカウントしてそのカウント値（Rgoe）を出力する。以後、第２比較機（３８）は第３カウンター（３２）のカウント値（Rgoe）とＧＯＥ下降時点（ＧＯＥ＿Ｆ）値を比較して二つの入力値が同一であるときＧＯＥを下降（falling）させる。
第３比較機（４０）は第３カウンター（３２）のカウント値（Rgoe）とＧＳＣ下降時点（ＧＳＣ＿Ｆ）の値を比較して二つの値が同一であるときＧＳＣを上昇（rising）させる。
第４比較機（４２）は第２カウンター（３０）のカウント値（Htotal）とＧＳＣ下降（ＧＳＣ＿Ｆ）値を比較して二つの入力値が同一であるときＧＳＣを下降（falling）させる。
第５比較機（４４）は第２カウンター（３０）のカウント値（Htotal）とＳＯＥ上昇始点（ＳＯＥ＿Ｆ）の値を比較して二つの値が同一であるときＳＯＥを上昇（rising）させる。
第６比較機（４６）は第２カウンター（３０）のカウント値（Htotal）とＳＯＥ下降時点（ＳＯＥ＿Ｆ）の値を比較して二つの値が同一であるときＳＯＥを下降（falling）させる。
【００２４】
図６は図５に図示された第１制御部の出力波形を図示したタイミング図である。
図６を参照すると、先にタイミング作成部は入力される水平同期信号を基準に基準クロックをＧＯＥ上昇時点（ＧＯＥ＿Ｒ）の値（４８）だけカウントしてＧＯＥの上昇時点（rising edge）を決定する。以後、ＧＯＥの上昇時点（rising edge）から基準クロックをＧＯＥ下降時点（ＧＯＥ＿Ｒ）の値（５０）だけカウントしてＧＯＥ下降時点（falling edge）を決定する。
ＧＯＥの上昇時点（rising edge）から基準クロックをＧＳＣ上昇時点（ＧＳＣ＿Ｒ）の値（５２）だけカウントしてＧＳＣ上昇時点（rising edge）を決定する。そして、水平同期信号（Hsync）を基準に基準クロックをＧＳＣ下降時点（ＧＳＣ＿Ｆ）の値（５４）だけカウントしてＧＳＣ下降時点（falling edge）を決定する。
水平同期信号（Hsync）を基準に基準クロックをＳＯＥ上昇時点（ＳＯＥ＿Ｒ）の値（５６）だけカウントしてＳＯＥの上昇時点（rising edge）を決定する。そして、水平同期信号（Hsync）を基準に基準クロックをＳＯＥ下降時点（ＳＯＥ＿Ｆ）値（５８）ほどカウントしてＳＯＥ下降時点（falling edge）を決定する。
【００２５】
【発明の効果】
上述のように、本発明によるマルチ・タイミング・コントローラーを有する液晶表示装置は外部で入力される１水平同期時間内にすべてのクロックの数をカウントしてこれを基準に加算機、減算機、比較機を使用して解像度が異なってもこれに対応する制御信号を作成することができる。従って、モデル毎の固有のタイミングコントローラを具備しなくても一つのコントローラによって複数の表示規格に対応することが可能である。
【００２６】
以上説明した内容を通して当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正の可能であることが理解される。本発明の技術的な範囲は明細書の詳細な説明に記載された具体例に限定されず特許請求の範囲によって定めなければならない。
【００２７】
【図面の簡単な説明】
【図１】図１は一般的な液晶表示装置を表すブロック構成図である。
【図２】図２は図１に図示されたデータドライブＩＣの出力波形を図示した波形図である。
【図３】図３は図１に図示されたゲートドライブＩＣの出力波形を図示した波形図である。
【図４】図４は本発明の実施例によるタイミング・コントローラーを図示したブロック構成図である。。
【図５】図５は図４に図示された第１制御部を詳細に図示したブロック構成図である。
【図６】図６は図４に図示された第１制御部の出力波形を図示した波形図である。
【符号の説明】
１０：インターフェース
１２、２３：タイミング・コントローラー
１４：電源電圧作成部
１６：基準電圧発生部
１８：データドライブ
２０：ゲートドライブ
２２：液晶パネル
２４：デコーダー部
２６：作成部
２６ａ乃至２６ｅ：第１制御部乃至第５制御部
２８：第１カウンター
３０：第２カウンター
３２：第３カウンター
３４：減算機
３６、３８、４０、４２、４４、４６：比較機

Claims

配列された画素に対応する表示規格を有する液晶パネルと；外部から入力されるデータと前記表示規格に対応する制御信号の入力を受けるインターフェースと；前記インターフェースから入力されるデータをラッチ出力して、前記制御信号から液晶パネルを駆動するためのタイミング信号を作成して出力するタイミング・コントローラーと；前記タイミング・コントローラーから前記タイミング信号の入力を受けて前記データに対応して液晶パネルに画像を表示する駆動回路とを有する液晶表示装置において、
前記タイミング・コントローラーが、複数の表示規格に対応して一つの表示規格を設定してこれに対応する設定信号を作成する表示規格の設定部と、
複数個の表示規格によるそれぞれのタイミング作成情報とを具備して前記設定信号に対応するタイミング情報を出力する選択部と、
前記タイミング情報の入力を受けて前記制御信号からタイミング信号を作成して出力するタイミング作成部とを具備し、
前記タイミング作成部は前記選択部で選択された前記タイミング情報に対応する前記タイミング信号を作成するための第１制御部を具備し、
第１制御部は前記駆動回路において上昇又は下降エッジでデータをラッチするためのソース・サンプリング・クロックによってラッチされたデータを前記液晶パネルに伝達するソース出力イネーブル信号と前記液晶パネル上に配列された薄膜トランジスタのゲートがオン／オフされる時間を決定するゲート・シフト・クロックとを作成して出力し、前記駆動回路の出力を制御する信号であるゲート出力イネーブル信号を作成し、
前記タイミング情報は、前記ソース出力イネーブル信号と前記ゲート・シフト・クロックと前記ゲート出力イネーブル信号との上昇時点値及び下降時点値を有し、
前記タイミング信号は、ゲート出力イネーブル信号上昇、ゲート出力イネーブル信号下降、ゲート・シフト・クロック上昇、ゲート・シフト・クロック下降、ソース出力イネーブル信号上昇、及びソース出力イネーブル信号下降のタイミング信号を有し、
さらに、前記第１制御部は、
水平同期信号と基準クロックとの入力を受けて、２水平周期の間、該基準クロックをカウントして、基準タイミング値である第１カウント値を出力するための第１カウンターと；
前記第１カウント値から前記ゲート出力イネーブル信号上昇時点値を減算してその減算結果を基準タイミング信号として出力するための減算器と；
前記水平同期信号の周期毎に前記基準クロックをカウントして現在の水平周期に対するカウント値である第２カウント値を出力するための第２カウンターと；
前記第２カウント値と前記基準タイミング信号を比較して前記ゲート出力イネーブル信号上昇のタイミング信号を出力するための第１比較器と；
前記ゲート出力イネーブル信号上昇のタイミング信号を初期化信号として入力されて、１水平周期の間に前記基準クロックをカウントして第３カウント値を出力するための第３カウンターと；
前記第３カウント値の入力を受けて、前記ゲート出力イネーブル信号下降時点値と比較して二つの入力値が同一であるときに、前記ゲート出力イネーブル信号下降のタイミング信号を出力するための第２比較器と；
前記第３カウント値の入力を受けて、前記ゲート・シフト・クロック上昇時点値と比較して二つの入力値が同一であるときに、前記ゲート・シフト・クロック上昇のタイミング信号を出力するための第３比較器と；
前記第２カウント値と前記ゲート・シフト・クロック下降時点値と比較して二つの入力値が同一であるときに、ゲート・シフト・クロック下降のタイミング信号を出力するための第４比較器と；
前記第２カウント値と前記ソース出力イネーブル信号上昇時点値と比較して二つの入力値が同一であるときに、前記ソース出力イネーブル信号上昇のタイミング信号を出力するための第５比較器と；
前記第２カウント値と前記ソース出力イネーブル信号下降時点値と比較して二つの入力値が同一であるときに、前記ソース出力イネーブル信号下降のタイミング信号を出力するための第６比較器とを具備することを特徴とする液晶表示装置。
前記表示規格の設定部はＳＶＧＡ、ＸＧＡ、ＳＸＧＡ、ＵＸＧＡ、ＶＧＡの表示規格の中のいずれか一つをディップスイッチによって設定することを特徴とする請求項１記載の液晶表示装置。
前記選択部は所定の前記タイミング情報を保存するためのメモリか前記メモリに保存された前記タイミング情報の中のいずれか一つのタイミング情報を選択するための信号のマルチプレクサで構成されることを特徴とする請求項１記載の液晶表示装置。
前記タイミング作成部は前記液晶パネル上に設けられた液晶の駆動電圧極性を指示するための液晶極性の反転信号と、一つの垂直同期信号の中で画面の一番目の駆動ラインを前記駆動回路に知らせるためのゲート駆動スタート信号を作成するための第２制御部と；
一つの水平同期時間の中でデータのサンプリングのスタートを前記駆動回路に知らせる信号と、前記ソース・サンプリング・クロックを作成するための第３制御部と；
前記第１制御部で作成された前記ゲート出力イネーブル信号を変形するための第４制御部と；
前記入力される水平同期信号を前記第１制御部の第１カウンターに供給する第５制御部とを更に具備することを特徴とする請求項１記載の液晶表示装置。