JP4223258B2 - Ordering method for semiconductor display devices - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体表示装置の設計方法、作製方法、該作製方法を用いて作製された半導体表示装置及び該設計方法を用いた半導体表示装置の受注システムに関する。
【0002】
【従来の技術】
近年、ガラス基板上にTFTを形成する技術が大幅に進歩し、アクティブマトリクス型の半導体表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたTFT(ポリシリコンTFT)は、従来のアモルファスシリコン膜を用いたTFTよりも電界効果移動度が高く、高速動作が可能である。そのため、ポリシリコンTFTを用いることで、駆動回路やコントローラを画素部と同じガラス基板上に集積するシステムオングラスの実現が可能である。
【0003】
従来、半導体表示装置の駆動回路はシリコン基板上に形成され、FPC等を介して表示装置の画素部と接続されていた。しかしICと、画素部が形成されたガラス基板とを、FPC等を介して接続すると、接続している部分において物理的な衝撃に弱いという問題があった。特にFPCの配線の数が多ければ多いほどこの傾向は強い。そこでガラス基板上に駆動回路を画素部と共に一体形成することで、FPCの配線数を抑え、上述した問題をある程度回避することができ、なおかつ、表示装置自体の大きさを抑えることができる。
【0004】
例えば半導体表示装置の1つであるアクティブマトリクス型の液晶表示装置の場合、画素部に設けられた複数の画素のうちの1つまたは幾つかを順に選択する走査線駆動回路と、選択された画素に画像情報を有する信号(ビデオ信号)を入力する信号線駆動回路とを一般的に有している。該駆動回路を画素部と同じガラス基板上に形成することで、液晶表示装置の物理的衝撃に対する耐性を高めることができ、液晶表示装置自体の大きさを抑えることができる。
【0005】
そしてさらに近年では、今までシリコン基板上に形成されてきたコントローラも、駆動回路に加えて、ガラス基板上に一体形成することが試みられている。コントローラと駆動回路を、共に画素部と同じガラス基板上に一体形成することが可能になれば、半導体表示装置の大きさを飛躍的に抑えることができ、物理的衝撃に対する耐性もより高めることが可能になる。
【0006】
【発明が解決しようとする課題】
しかし、コントローラは、駆動回路や画素部の動作のタイミングを決定する信号を生成したり、外部のビデオソースから与えらる一定の規格のビデオ信号を、その駆動回路や画素部の仕様に合わせて処理したりする機能を有している。そのため、半導体表示装置の規格及び仕様、または駆動方法に合わせて、その都度コントローラ自体の設計を変える必要がある。
【0007】
例えばコントローラの設計を変えて種々の試作品を作製する必要が生じたり、顧客毎にコントローラの設計を変えなくてはならなかったりすると、コントローラを駆動回路及び画素部と共に、ガラス基板上に一体形成している場合、そのたび毎に画素部及び駆動回路を含めた全てのマスクを変えなくてはならず、半導体表示装置の製造コストを抑えることが難しくなる。
【0008】
特に近年、半導体表示装置は様々な電子機器の表示部に用いられているため、多品種少量生産の傾向が強くなってきている。そのため、コントローラをガラス基板上に一体形成すると、上述したコントローラの設計変更に伴うコストの増加が重要な問題となることが予想される。
【0009】
本発明は上述した問題に鑑み、コントローラの設計変更に伴うコストを抑えることができる特定用途向けの半導体集積回路を備えた半導体表示装置の設計方法の考案と、該設計方法を用いた半導体表示装置の受注システムの考案とを課題とする。
【0010】
【課題を解決するための手段】
本発明者は、ASIC(Application Specific Integrated Circuit)の様に、TFTを用いたコントローラを設計することができないか考え、本発明の設計方法を考案した。本発明では、コントローラの仕様に関わらず、コントローラ用に複数のTFTを基板上に予め用意する。そして、コントローラの設計に合わせ、該複数のTFTがそれぞれ有するソース、ドレイン及びゲートの3つの端子を、該複数のTFTが形成されている層とは異なる層に形成された配線で適宜接続し、所望する仕様のコントローラを形成する。このとき、基板上に配列された全てのTFTを用いる必要はなく、コントローラの仕様によっては用いないTFTが存在していても良い。
【0011】
そして複数のTFTの数は、そのサイズ及び極性ごとに、コントローラの設計が可能な程度に揃えておく必要がある。そのサイズ及び極性ごとにTFTを増やせば増やすほど、設計の幅が広がり、様々な仕様の半導体表示装置に対応するコントローラを作製することが可能になる。逆にTFTの数を増やしすぎると、コントローラに用いないTFTの数が増え、半導体表示装置の大きさを抑えることが難しくなる。よって、コントローラ用に基板上に形成しておくTFTの数、サイズ及び極性等はこれらの兼ね合いを考慮し、設計者が適宜設定すれば良い。
【0012】
また上記TFTのうちの幾つかの活性層及びゲートを予め接続しておき、それを1つの単位(基本セル)として複数形成しておいても良い。そして、該基本セルの有する各TFTのソース、ドレインまたはゲートを互いに配線で接続することで、該基本セルから様々な論理素子を形成し、該論理素子の組み合わせでコントローラを設計するようにしても良い。
【0013】
また上記構成の他に、幾つかのTFTの活性層及びゲートを接続して形成される種々の論理素子を予め基板上に用意しておき、各論理素子の端子を、論理素子が有するTFTが形成されている層とは異なる層に形成された配線で適宜接続し、所望する仕様のコントローラを形成しても良い。
【0014】
上記構成により、コントローラの仕様を変更するときに、予め用意されているTFTまたは論理素子を接続する配線の設計のみ変更すれば良いので、配線のパターニング用のマスクと、配線のコンタクトホール用のマスクの少なくとも2枚変更すれば良い。よって、コントローラの設計変更に伴うコストを抑えることができ、なおかつ様々な仕様のコントローラを作製することができる。
【0015】
また、半導体表示装置の画素部や駆動回路の仕様は決まっているが、画素部及び駆動回路の仕様に合ったコントローラの仕様がまだ未決定の場合、配線以外のTFTまたは回路素子の部分を先に作製してしまうことができる。その後、顧客から受注したコントローラの仕様に合わせて、各TFTまたは回路素子を接続する配線を設計し、作製することにより、所望の仕様のコントローラを作製することができる。よってコントローラの仕様が未決定の段階で、半導体表示装置の作製を開始することができるので、顧客からの発注を受けて製品を顧客に渡すまでの時間(TAT:Turn Around Time)を短くすることができ、顧客サービスを向上させることになる。
【0016】
なお、本発明はコントローラの設計方法に限定されず、信号線駆動回路や走査線駆動回路を含む駆動回路の設計にも用いることが可能である。
【0017】
【発明の実施の形態】
次に、本発明の半導体表示装置の設計方法について説明する。
【0018】
図1(A)に、幾つかのTFTの活性層及びゲートを接続して形成されている基本セルの一例を示す。図1(A)に示す基本セルは、3つのpチャネル型TFT11、12、13と、3つのnチャネル型TFT14、15、16とを有している。
【0019】
3つのpチャネル型TFT11、12、13は直列に接続されている。すなわち、pチャネル型TFT12のソースとドレインが、一方はpチャネル型TFT11のソースまたはドレインのいずれか一方に、他方はpチャネル型TFT13のソースとドレインのいずれか一方に接続されている。
【0020】
なお、本明細書において接続とは、特に記載のない限り電気的な接続を意味する。
【0021】
また、3つのnチャネル型TFT14、15、16は直列に接続されている。すなわち、nチャネル型TFT15のソースとドレインが、一方はnチャネル型TFT14のソースまたはドレインのいずれか一方に、他方はnチャネル型TFT16のソースとドレインのいずれか一方に接続されている。
【0022】
そして、pチャネル型TFT12とnチャネル型TFT15は、ゲートが互いに接続されている。またpチャネル型TFT13とnチャネル型TFT16は、ゲートが互いに接続されている。
【0023】
なお、以下、説明を簡単にするために、図1(A)においてpチャネル型TFT11と12が接続しているノードと、pチャネル型TFT12と13が接続しているノードにそれぞれ20、21と番号を付す。また、nチャネル型TFT14と15が接続しているノードと、nチャネル型TFT15と16が接続しているノードにそれぞれ22、23と番号を付す。
【0024】
また、pチャネル型TFT11のソースとドレインのうち、ノード20に接続されていない方の端子に25と番号を付す。pチャネル型TFT13のソースとドレインのうち、ノード21に接続されていない方の端子に26と番号を付す。nチャネル型TFT14のソースとドレインのうち、ノード22に接続されていない方の端子に27と番号を付す。nチャネル型TFT16のソースとドレインのうち、ノード23に接続されていない方の端子に28と番号を付す。
【0025】
図2(A)に、図1(A)に示した基本セルの上面図を示す。pチャネル型TFT11、12、13は活性層30を共有している。nチャネル型TFT14、15、16は活性層31を共有している。配線32、34、35は、活性層30に接しているゲート絶縁膜(図示せず)を間に挟んで、活性層30と重なっている。また、配線33、34、35は、活性層31に接しているゲート絶縁膜(図示せず)を間に挟んで、活性層31と重なっている。なお、配線32〜35は、活性層30、31と重なっている部分においてゲートとして機能する。なお、以下その一部がTFTのゲートとして機能する配線32〜35を、以下に説明する論理素子を形成するための配線と区別するために、ゲート配線と呼ぶ。
【0026】
ゲート配線32の活性層30と重なっている部分は、pチャネル型TFT11のゲートとして機能する。ゲート配線34の活性層30と重なっている部分は、pチャネル型TFT12のゲートとして機能する。ゲート配線35の活性層30と重なっている部分は、pチャネル型TFT13のゲートとして機能する。
【0027】
ゲート配線33の活性層31と重なっている部分は、nチャネル型TFT14のゲートとして機能する。ゲート配線34の活性層31と重なっている部分は、nチャネル型TFT15のゲートとして機能する。ゲート配線35の活性層31と重なっている部分は、nチャネル型TFT16のゲートとして機能する。
【0028】
次に、上述した基本セルを用いて、Dフリップフロップ回路を形成する例について説明する。図1(A)及び図2(A)に示した基本セルの端子及びノードを、活性層及びゲートとは異なる層に形成された配線で適宜接続し、Dフリップフロップを形成する。
【0029】
図1(B)に、図1(A)の基本セルをもとに形成されるDフリップフロップの回路図を示す。図1(B)では、図1(A)の基本セルにおける端子25と27を接続した。またノード20及び22を、pチャネル型TFT13及びnチャネル型TFT16のゲートと接続した。端子26及び28を、pチャネル型TFT12及びnチャネル型TFT15のゲートと接続した。またノード21に電圧Vddを印加し、ノード23に電圧Vssを印加している。なおVdd>Vssである。
【0030】
図1(C)は、図1(B)と等価の回路図であり、トランスミッションゲート40とフリップフロップ回路41とを有しているのがわかる。
【0031】
図2(B)に、図1(B)に示したDフリップフロップの上面図を示す。活性層30、31、ゲート配線32〜35及びゲート絶縁膜(図示せず)を覆うように層間絶縁膜(図示せず)が形成される。そして、該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して、活性層30、31及びゲート配線32〜35に接する配線42〜49が形成される。
【0032】
具体的に配線42はゲート配線32と接している。また、配線43はゲート配線33と接している。
【0033】
配線44は、活性層30のうち、活性層30とゲート配線34とが重なっている部分と、活性層30とゲート配線35と重なっている部分とに挟まれている領域と、接している。また配線46は、活性層31のうち、活性層31とゲート配線34とが重なっている部分と、活性層31とゲート配線35と重なっている部分とに挟まれている領域と、接している。
【0034】
配線49は、活性層30において、活性層30とゲート配線32が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線49は、活性層31において、活性層31とゲート配線33が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。
【0035】
配線47は、活性層30において、活性層30とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線47は、活性層31において、活性層31とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線47は、ゲート配線34と接している。
【0036】
配線48は、ゲート配線35と接している。また配線48は、活性層30のうち、活性層30とゲート配線32とが重なっている部分と、活性層30とゲート配線34と重なっている部分とに挟まれている領域と、接している。また配線48は、活性層31のうち、活性層31とゲート配線33とが重なっている部分と、活性層31とゲート配線34と重なっている部分とに挟まれている領域と、接している。
【0037】
また配線45は、活性層31において、活性層31とゲート配線33が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。
【0038】
このように図2(B)に示す設計で配線42〜49を作製することで、図2(B)に示したDフリップフロップ回路を作製することができる。
【0039】
なお本実施の形態では、図1(A)及び図2(A)に示した基本セルから、Dフリップフロップ回路を作成する例について説明したが、本発明はこの構成に限定されない。基本セルは図1(A)及び図2(A)に示した構成に限定されず、基本セルの構成は設計者が適宜設計することができる。さらに、基本セルをもとに形成される回路または論理素子はDフリップフロップ回路に限定されず、他の回路または論理素子も作製することが可能である。このとき、基本セルが有する全てのTFTを用いて回路または論理素子を設計する必要はなく、基本セルが有するTFTの一部のみを用いて回路または論理素子を形成しても良い。さらに、図1(A)及び図2(A)に示した構成の基本セルと、他の構成を有する種々の基本セルとを基板上に予め形成しておき、種々の構成の基本セルを用いて論理素子または回路を形成するようにしてもよい。
【0040】
本発明は上記構成により、コントローラの仕様を変更するときに、予め用意されているTFTまたは論理素子を接続する配線の設計及びコンタクトホールの設計のみ変更すれば良いので、マスクを2枚変更するだけで良い。よって、コントローラの設計変更に伴うコストを抑えることができ、なおかつ様々な仕様のコントローラを作製することができる。また、本発明はコントローラの設計方法に限定されず、信号線駆動回路や走査線駆動回路を含む駆動回路の設計にも用いることが可能である。
【0041】
次に、上述した設計方法を用いた、本発明の半導体表示装置の受注システムについて、図3に示したフローチャートに従って説明する。
【0042】
まず、全ての基板において共通のマスクAを用いた工程Aを行う。全基板共通工程Aには、TFTを覆う層間絶縁膜を形成する工程まで全て含まれる。代表的には、活性層の形成、活性層の結晶化、ゲート絶縁膜の形成、活性層への不純物の添加、ゲートの形成、層間絶縁膜の形成等が含まれる。
【0043】
上述した全基板共通工程Aまで終了させておき、顧客による注文を待つ。顧客からの注文によりコントローラの仕様が決定すると、次にコントローラの設計に合わせて層間絶縁膜及びゲート絶縁膜にコンタクトホールを形成し、各TFTのソース、ドレインまたはゲートに接する配線を形成する。
【0044】
上記配線は、各基板のコントローラの設計に合わせて形成された異なるマスク(B−1、B−2、B−3、B−4、B−5)に従って作製される。
【0045】
次に、再び全基板共通の工程Cが行われる。全基板共通の工程Cでは、各基板毎に異なるマスクで配線を形成した後の全ての工程が行われる。工程Cには、例えば液晶表示装置ならば層間絶縁膜の形成、画素電極の形成、対向基板との貼り合わせ及び液晶注入の工程等が含まれる。OLED(Organic Light Emitting Device)を用いた発光装置ならば、層間絶縁膜の形成、画素電極の形成、有機発光層の形成、陰極の形成、保護膜の形成、基板の封止の工程等が含まれる。
【0046】
OLEDは、電場を加えることで発生するルミネッセンス(Electroluminescence)が得られる有機化合物(有機発光材料)を含む層(以下、有機発光層と記す)と、陽極層と、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【0047】
なお、本明細書では、OLEDの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にOLEDは、陽極/発光層/陰極が順に積層された構造を有しており、この構造に加えて、陽極/正孔注入層/発光層/陰極や、陽極/正孔注入層/発光層/電子輸送層/陰極等の順に積層した構造を有していることもある。
【0048】
全基板共通の工程Cが終了すると、半導体表示装置が製品として完成し、顧客へ納入される。
【0049】
上記受注システムにより、半導体表示装置の画素部や駆動回路の仕様は決まっているが、画素部及び駆動回路の仕様に合わせたコントローラの仕様がまだ未決定の場合、配線以外のTFTまたは回路素子の部分を先に作製してしまうことができる。よって、顧客によるコントローラの仕様の注文を受けてから、半導体表示装置が完成するまでの期間の中に、配線を作製する前の工程にかかる期間は省かれるため、顧客からの発注を受けて製品を顧客に渡すまでの時間(TAT:Turn Around Time)を短くすることができ、顧客サービスを向上させることができる。
【0050】
【実施例】
以下、本発明の実施例について説明する。
【0051】
(実施例1)
本実施例では、図1(A)及び図2(A)に示した基本セルの端子及びノードを、活性層及びゲートとは異なる層に形成された配線で適宜接続し、NANDを形成する例について説明する。
【0052】
図4(A)に、図1(A)の基本セルをもとに形成されるNANDの回路図を示す。図4(A)では、図1(A)の基本セルにおけるノード21と22を接続した。また、ノード20及び端子26に電圧Vddを印加し、端子28に電圧Vssを印加している。なおVdd>Vssである。
【0053】
図4(B)は、図4(A)と等価の回路図である。
【0054】
図5に、図4(A)に示したNANDの上面図を示す。活性層30、31、ゲート配線32〜35及びゲート絶縁膜(図示せず)を覆うように層間絶縁膜(図示せず)が形成される。そして、該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して、活性層30、31及びゲート配線32〜35のいずれかに接する配線60〜65が形成される。
【0055】
具体的に配線60は、活性層30において、活性層30とゲート配線34が重なっている部分を間に挟んで2分される領域のうち、ゲート配線35と重なっていない領域と接している。
【0056】
配線61は、ゲート配線35と接している。
【0057】
配線62は、活性層30において、活性層30とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、ゲート配線34と重なっていない領域と接している。
【0058】
配線63は、活性層30のうち、活性層30とゲート配線34とが重なっている部分と、活性層30とゲート配線35と重なっている部分とに挟まれている領域と、接している。さらに配線63は、活性層31において、活性層31とゲート配線34が重なっている部分を間に挟んで2分される領域のうち、ゲート配線35と重なっていない領域と接している。
【0059】
配線64は、活性層31において、活性層31とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、ゲート配線34と重なっていない領域と接している。
【0060】
配線65は、ゲート配線34と接している。
【0061】
このように図5に示す設計で配線60〜65を作製することで、図5に示したNAND回路を作製することができる。
【0062】
なお本実施の形態では、図1(A)及び図2(A)に示した基本セルから、NAND回路を作成する例について説明したが、本発明はこの構成に限定されない。基本セルは図1(A)及び図2(A)に示した構成に限定されず、基本セルの構成は設計者が適宜設計することができる。さらに、基本セルをもとに形成される回路または論理素子はNAND回路に限定されず、他の回路または論理素子も作製することが可能である。このとき、基本セルが有する全てのTFTを用いて回路または論理素子を設計する必要はなく、基本セルが有するTFTの一部のみを用いて回路または論理素子を形成しても良い。例えば、本実施例ではpチャネル型TFT11と、nチャネル型TFT14とを使用していない。さらに、図1(A)及び図2(A)に示した構成の基本セルと、他の構成を有する種々の基本セルとを基板上に予め形成しておき、種々の構成の基本セルを用いて論理素子または回路を形成するようにしてもよい。
【0063】
(実施例2)
本実施例では、図1(A)及び図2(A)に示した基本セルの端子及びノードを、活性層及びゲートとは異なる層に形成された配線で適宜接続し、NORを形成する例について説明する。
【0064】
図6(A)に、図1(A)の基本セルをもとに形成されるNORの回路図を示す。図6(A)では、図1(A)の基本セルにおけるノード23と端子26を接続した。また、ノード20に電圧Vddを印加し、ノード22及び端子28に電圧Vssを印加している。なおVdd>Vssである。
【0065】
図6(B)は、図6(A)と等価の回路図である。
【0066】
図7に、図6(A)に示したNORの上面図を示す。活性層30、31、ゲート配線32〜35及びゲート絶縁膜(図示せず)を覆うように層間絶縁膜(図示せず)が形成される。そして、該層間絶縁膜上に、該層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して、活性層30、31及びゲート配線32〜35のいずれかに接する配線70〜75が形成される。
【0067】
具体的に配線70は、活性層30において、活性層30とゲート配線34が重なっている部分を間に挟んで2分される領域のうち、ゲート配線35と重なっていない領域と接している。
【0068】
配線71は、ゲート配線35と接している。
【0069】
配線72は、活性層30において、活性層30とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、ゲート配線34と重なっていない領域と接している。さらに配線72は、活性層31のうち、活性層31とゲート配線34とが重なっている部分と、活性層31とゲート配線35と重なっている部分とに挟まれている領域と、接している。
【0070】
配線73は、活性層31において、活性層31とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、ゲート配線34と重なっていない領域と接している。
【0071】
配線74は、ゲート配線34と接している。
【0072】
配線75は、活性層31において、活性層31とゲート配線34が重なっている部分を間に挟んで2分される領域のうち、ゲート配線35と重なっていない領域と接している。
【0073】
このように図7に示す設計で配線70〜75を作製することで、図7に示したNOR回路を作製することができる。
【0074】
なお本実施の形態では、図1(A)及び図2(A)に示した基本セルから、NOR回路を作成する例について説明したが、本発明はこの構成に限定されない。基本セルは図1(A)及び図2(A)に示した構成に限定されず、基本セルの構成は設計者が適宜設計することができる。さらに、基本セルをもとに形成される回路または論理素子はNOR回路に限定されず、他の回路または論理素子も作製することが可能である。このとき、基本セルが有する全てのTFTを用いて回路または論理素子を設計する必要はなく、基本セルが有するTFTの一部のみを用いて回路または論理素子を形成しても良い。例えば、本実施例ではpチャネル型TFT11と、nチャネル型TFT14とを使用していない。さらに、図1(A)及び図2(A)に示した構成の基本セルと、他の構成を有する種々の基本セルとを基板上に予め形成しておき、種々の構成の基本セルを用いて論理素子または回路を形成するようにしてもよい。
【0075】
本実施例は、実施例1と組み合わせて実施することが可能である。
【0076】
(実施例3)
本実施例では、本発明の設計方法を用いて作製された半導体表示装置の構成について、発光装置を例に挙げて説明する。
【0077】
図8に本実施例の発光装置のブロック図を示す。図8に示す発光装置は、基板100上に、複数の画素102が備えられた画素部101と、信号線駆動回路103と、走査線駆動回路104と、コントローラ105とを有している。
【0078】
なお本実施例では画素102を1つのみ示したが、実際には画素102が複数設けられている。画素102はOLED106と、信号線107と、走査線108と、電源線109と、TFT110、111とを有している。
【0079】
コントローラ105は、走査線駆動回路104及び信号線駆動回路103の動作のタイミングを決める信号を、各駆動回路に入力している。
【0080】
例えば走査線駆動回路104には、クロック信号(CLK)、スタートパルス信号(SP)が入力されている。走査線駆動回路104では、入力されたCLKやSPから、画素の選択のタイミングを決める選択信号を生成する。そして走査線駆動回路104から走査線108に入力される選択信号によって、画素102が選択される。
【0081】
また信号線駆動回路103には、クロック信号(CLK)、スタートパルス信号(SP)、ビデオ信号が入力されている。信号線駆動回路103では、入力されたCLK、SPから、ビデオ信号のサンプリングのタイミングを決めるサンプリング信号を生成する。信号線駆動回路103は、信号線駆動回路103において生成されるサンプリング信号に同期して、ビデオ信号をサンプリングして信号線107に入力する。そして選択された画素102にビデオ信号が入力される。
【0082】
図9を用いて、本実施例の信号線駆動回路103及び走査線駆動回路104のより詳しい構成を示す。なお、図9では、ビデオ信号がデジタルの場合について説明する。図9(A)は信号線駆動回路103であり、シフトレジスタ120、ラッチ(A)121、ラッチ(B)122を有している。
【0083】
信号線駆動回路103において、シフトレジスタ120にクロック信号(CLK)及びスタートパルス(SP)が入力される。シフトレジスタ120は、これらのクロック信号(CLK)及びスタートパルス(SP)に基づきサンプリング信号を順に発生させ、バッファ等(図示せず)を通して後段の回路へサンプリング信号を順次入力する。
【0084】
シフトレジスタ120からのサンプリング信号は、バッファ等によって緩衝増幅される。サンプリング信号が入力される配線には、多くの回路あるいは素子が接続されているために負荷容量(寄生容量)が大きい。この負荷容量が大きいために生ずるサンプリング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
【0085】
バッファによって緩衝増幅されたサンプリング信号は、ラッチ(A)121に入力される。ラッチ(A)121は、nビットデジタルビデオ信号を処理する複数のステージのラッチを有している。ラッチ(A)121は、前記サンプリング信号が入力されると、信号線駆動回路103の外部から入力されるnビットのデジタルビデオ信号を順次取り込み、保持する。
【0086】
なお、ラッチ(A)121にデジタルビデオ信号を取り込む際に、ラッチ(A)121が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ(A)121が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば4つのステージごとにラッチをグループに分けた場合、4分割で分割駆動すると言う。
【0087】
ラッチ(A)121の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【0088】
1ライン期間が終了すると、ラッチ(B)122にラッチシグナル(Latch Signal)が入力される。この瞬間、ラッチ(A)121に書き込まれ保持されているデジタルビデオ信号は、ラッチ(B)122に一斉に送出され、ラッチ(B)122の全ステージのラッチに書き込まれ、保持される。
【0089】
デジタルビデオ信号をラッチ(B)122に送出し終えたラッチ(A)121には、シフトレジスタ120からのサンプリング信号に基づき、デジタルビデオ信号の書き込みが順次行われる。
【0090】
この2順目の1ライン期間中には、ラッチ(B)122に書き込まれ、保持されているデジタルビデオ信号が信号線に入力される。
【0091】
なお、シフトレジスタの代わりにデコーダ回路等の別の回路を用いて、ラッチ回路に順にデジタルビデオ信号を書きこむようにしても良い。
【0092】
図9(B)は走査線駆動回路の構成を示すブロック図である。
【0093】
走査線駆動回路104は、それぞれシフトレジスタ123、バッファ124を有している。また場合によってはレベルシフトを有していても良い。
【0094】
走査線駆動回路104において、シフトレジスタ123からの選択信号がバッファ124に入力され、対応する走査線に入力される。走査線には、1ライン分の画素のTFTのゲートが接続されている。そして、1ライン分の画素のスイッチング用TFTを一斉にONにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【0095】
なお、シフトレジスタの代わりにデコーダ回路等の別の回路を用いて、ゲート信号を選択し、選択信号を供給するようにしても良い。
【0096】
次にコントローラ105の詳しい構成について説明する。図10に本実施例のコントローラの構成を示す。コントローラ105は、インターフェース(I/F)150と、パネルリンクレシーバー(Panel Link Receiver)151と、位相ロックドループ(PLL:Phase Locked Loop)152と、信号変換部(FPGA:Field Programmable Logic Device)153と、SDRAM(Synchronous Dynamic Random Access Memory)154、155と、ROM(Read Only Memory)157と、電圧調整回路158と、電源159とを有している。なお本実施例ではSDRAMを用いているが、SDRAMの代わりに、高速のデータの書き込みや読み出しが可能であるならば、DRAM(Dynamic Random Access Memory)や、SRAM(Static Random Access Memory)も用いることが可能である。
【0097】
インターフェース150を介して半導体表示装置に入力されたデジタルビデオ信号は、パネルリンクレシーバー151においてパラレル−シリアル変換されてR、G、Bの各色に対応するデジタルビデオ信号として信号変換部153に入力される。
【0098】
またインターフェース150を介して半導体表示装置に入力された各種信号をもとに、パネルリンクレシーバー151においてHsync信号、Vsync信号、クロック信号CLK、交流電圧(AC Cont)が生成され、信号変換部153に入力される
【0099】
位相ロックドループ152では、半導体表示装置に入力される各種信号の周波数と、信号変換部153の動作周波数の位相とを合わせる機能を有している。信号変換部153の動作周波数は半導体表示装置に入力される各種信号の周波数と必ずしも同じではないが、互いに同期するように信号変換部153の動作周波数を位相ロックドループ152において調整する。
【0100】
ROM157は、信号変換部153の動作を制御するプログラムが記憶されており、信号変換部153はこのプログラムに従って動作する。
【0101】
信号変換部153に入力されたデジタルビデオ信号は、一旦SDRAM154、155に書き込まれ、保持される。信号変換部153では、SDRAM154に保持されている全ビットのデジタルビデオ信号のうち、全画素に対応するデジタルビデオ信号を1ビット分づつ読み出し、信号線駆動回路に入力する。
【0102】
また信号変換部153では、各ビットに対応する、OLEDの発光期間の長さに関する情報を走査線駆動回路に入力する。
【0103】
また電圧調整回路158は各画素のOLEDの陽極と陰極の間の電圧を、信号変換部153から入力される信号に同期して調整する。電源159は一定の高さの電圧を、電圧調整回路158、信号線駆動回路103、走査線駆動回路104及び画素部101に供給している。
【0104】
コントローラが有する種々の回路のうち、TFTを用いて作製することができる回路ならば、本発明の設計方法を用いて作製することが可能である。
【0105】
本発明において用いられる駆動回路及びコントローラは、本実施例で示した構成に限定されない。本実施例は、実施例1または実施例2と自由に組み合わせて実施することが可能である。
【0106】
(実施例4)
本実施例では、図2(A)に示した基本セルを用いてDフリップフロップを作製する際に、基本セルの端子及びノードを活性層と基板との間に形成された配線を用いて適宜接続し、Dフリップフロップを形成する例について説明する。
【0107】
図11(A)に基本セルを形成する前に基板上に形成された配線82〜89のレイアウトを示す。図21(A)に、図11(A)の破線C−C’における断面図を示す。配線82〜89を形成したあと、絶縁膜である下地膜95を形成する。なお、配線82〜89によって下地膜の表面に形成される凹凸を取り除いて平坦化させるために、CMP(Chemical Mechanical Polishing:化学的機械研磨)を用いても良い。
【0108】
下地膜を形成したあと、下地膜の一部をエッチングにより除去し、配線82〜89のいずれかにおいて、その一部を露出させる。
【0109】
なお本実施例の設計方法では、配線82〜89のレイアウト及び、下地膜のエッチングにより露出される配線82〜89の位置によって形成される論理素子または回路が決定する。よって、コントローラの設計が決定してから、配線82〜89のレイアウト及び、下地膜のエッチングにより露出される配線82〜89の位置を決める。
【0110】
そして活性層30、31が形成される。活性層30、31は、配線82〜89のエッチングにより露出されている部分と接する。そして、活性層30、31に接するゲート絶縁膜90を形成し、ゲート絶縁膜及び下地膜の一部をエッチングすることで、配線82〜89のいずれかにおいて、その一部を露出させる。次にゲート絶縁膜に接するゲート配線32〜35を形成する。ゲート配線32〜35のいずれかは、配線82〜89のエッチングにより露出されている部分と接する。
【0111】
図21(B)に、図11(B)の破線C−C’における断面図を示す。
【0112】
具体的に配線82はゲート配線32と接している。また、配線83はゲート配線33と接している。
【0113】
配線84は、活性層30のうち、活性層30とゲート配線34とが重なっている部分94と、活性層30とゲート配線35と重なっている部分93とに挟まれている領域91と、接している。また配線86は、活性層31のうち、活性層31とゲート配線34とが重なっている部分と、活性層31とゲート配線35と重なっている部分とに挟まれている領域と、接している。
【0114】
配線89は、活性層30において、活性層30とゲート配線32が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線89は、活性層31において、活性層31とゲート配線33が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。
【0115】
配線87は、活性層30において、活性層30とゲート配線35が重なっている部分93を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域90と接している。さらに配線87は、活性層31において、活性層31とゲート配線35が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。さらに配線87は、ゲート配線34と接している。
【0116】
配線88は、ゲート配線35と接している。また配線88は、活性層30のうち、活性層30とゲート配線32とが重なっている部分と、活性層30とゲート配線34と重なっている部分94とに挟まれている領域92と、接している。また配線88は、活性層31のうち、活性層31とゲート配線33とが重なっている部分と、活性層31とゲート配線34と重なっている部分とに挟まれている領域と、接している。
【0117】
また配線85は、活性層31において、活性層31とゲート配線33が重なっている部分を間に挟んで2分される領域のうち、他のゲート配線と重なっていない領域と接している。
【0118】
このように図2(B)に示す設計で配線82〜89を作製することで、図2(B)に示したDフリップフロップ回路を作製することができる。
【0119】
次に、上述した設計方法を用いた、本発明の半導体表示装置の受注システムについて、図12に示したフローチャートに従って説明する。
【0120】
まず本実施例では、顧客からの注文によりコントローラの仕様が決定すると、コントローラの設計に合わせて配線を形成する。上記配線は、各基板のコントローラの設計に合わせて形成された異なるマスク(A−1、A−2、A−3、A−4、A−5)に従って作製される。そして、該配線に接する下地膜を形成し、次にコントローラの設計に合わせて下地膜をエッチングし、該配線の一部を露出させる。
【0121】
次に、全ての基板において共通のマスクBを用いた工程Bを行う。全基板共通工程Bには、TFTを覆う層間絶縁膜を形成する工程まで全て含まれる。代表的には、活性層の形成、活性層の結晶化、ゲート絶縁膜の形成、活性層への不純物の添加、ゲートの形成、層間絶縁膜の形成等が含まれる。また、例えば液晶表示装置ならば層間絶縁膜の形成、画素電極の形成、対向基板との貼り合わせ及び液晶注入の工程等が含まれる。OLEDを用いた発光装置ならば、層間絶縁膜の形成、画素電極の形成、有機発光層の形成、陰極の形成、保護膜の形成、基板の封止の工程等が含まれる。
【0122】
全基板共通の工程Bが終了すると、半導体表示装置が製品として完成し、顧客へ納入される。
【0123】
上記構成により、コントローラの仕様を変更するときに、予め用意されているTFTまたは論理素子を接続する配線の設計のみ変更すれば良いので、配線のパターニング用のマスクと、配線のコンタクトホール用のマスクの少なくとも2枚変更すれば良い。よって、コントローラの設計変更に伴うコストを抑えることができ、なおかつ様々な仕様のコントローラを作製することができる。
【0124】
本発明において用いられる駆動回路は、本実施例で示した構成に限定されない。本実施例は、実施例1〜3と自由に組み合わせて実施することが可能である。
【0125】
(実施例5)
本実施例においては、同一基板上に、画素部及びコントローラのTFT(nチャネル型TFT及びpチャネル型TFT)を同時に作製する方法について詳細に説明する。
【0126】
まず、図13(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10〜200nm(好ましくは50〜100nm)形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜5002bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。
【0127】
島状半導体層5003〜5006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層5003〜5006の厚さは25〜80nm(好ましくは30〜60nm)の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。
【0128】
レーザー結晶化法で結晶質半導体膜を作製する場合は、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数300[Hz]とし、レーザーエネルギー密度を100〜400[mJ/cm2](代表的には200〜300[mJ/cm2])とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数30〜300[kHz]とし、レーザーエネルギー密度を300〜600[mJ/cm2](代表的には350〜500[mJ/cm2])とすると良い。そして幅100〜1000[μm]、例えば400[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を50〜90[%]として行う。
【0129】
なおレーザーは、連続発振またはパルス発振の気体レーザもしくは固体レーザを用いることができる。気体レーザーとして、エキシマレーザ、Arレーザ、Krレーザなどがあり、固体レーザとして、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti:サファイアレーザなどが挙げられる。固体レーザーとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされたYAG、YVO4、YLF、YAlO3などの結晶を使ったレーザー等も使用可能である。当該レーザーの基本波はドーピングする材料によって異なり、1μm前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【0130】
またさらに、固体レーザーから発せられらた赤外レーザー光を非線形光学素子でグリーンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用いることもできる。
【0131】
非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい。代表的には、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用するのが望ましい。具体的には、出力10Wの連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、10〜2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【0132】
次いで、島状半導体層5003〜5006を覆うゲート絶縁膜5007を形成する。ゲート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)、電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【0133】
そして、ゲート絶縁膜5007上にゲートを形成するための第1の導電膜5008と第2の導電膜5009とを形成する。本実施例では、第1の導電膜5008をTaで50〜100nmの厚さに形成し、第2の導電膜5009をWで100〜300nmの厚さに形成する。
【0134】
Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のTa膜の抵抗率は20μΩcm程度でありゲートに使用することができるが、β相のTa膜の抵抗率は180μΩcm程度でありゲートとするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることができる。
【0135】
W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲートとして使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.99または99.9999%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができる。
【0136】
なお、本実施例では、第1の導電膜5008をTa、第2の導電膜5009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第1の導電膜を窒化タンタル(TaN)で形成し、第2の導電膜をWとする組み合わせ、第1の導電膜を窒化タンタル(TaN)で形成し、第2の導電膜をAlとする組み合わせ、第1の導電膜を窒化タンタル(TaN)で形成し、第2の導電膜をCuとする組み合わせで形成することが好ましい。また、第1の導電膜及び第2の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、、AgPdCu合金を用いてもよい。
【0137】
また、2層構造に限定されず、例えば、タングステン膜、アルミニウムとシリコンの合金(Al−Si)膜、窒化チタン膜を順次積層した3層構造としてもよい。また、3層構造とする場合、タングステンに代えて窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、窒化チタン膜に代えてチタン膜を用いてもよい。
【0138】
なお、導電膜の材料によって、適宜最適なエッチングの方法や、エッチャントの種類を選択することが重要である。
【0139】
次に、レジストによるマスク5010を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。
【0140】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15〜45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5011〜5016(第1の導電層5011a〜5016aと第2の導電層5011b〜5016b)を形成する。このとき、ゲート絶縁膜5007においては、第1の形状の導電層5011〜5016で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。(図13(A))
【0141】
そして、第1のドーピング処理を行いn型を付与する不純物元素を添加する。(図13(B))ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014atoms/cm2とし、加速電圧を60〜100keVとして行う。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層5011〜5015がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5017〜5025が形成される。第1の不純物領域5017〜5025には1×1020〜1×1021atoms/cm3の濃度範囲でn型を付与する不純物元素を添加する。
【0142】
次に、図13(C)に示すように第2のエッチング処理を行う。同様にICPエッチング法を用い、エッチングガスにCF4とCl2とO2を混合して、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を供給し、プラズマを生成して行う。基板側(試料ステージ)には50WのRF(13.56MHz)電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりW膜を異方性エッチングし、かつ、それより遅いエッチング速度で第1の導電層であるTaを異方性エッチングして第2の形状の導電層5026〜5031(第1の導電層5026a〜5031aと第2の導電層5026b〜5031b)を形成する。このとき、ゲート絶縁膜5007においては、第2の形状の導電層5026〜5031で覆われない領域はさらに20〜50nm程度エッチングされ薄くなった領域が形成される。
【0143】
W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。
【0144】
そして、図14(A)に示すように第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70〜120keVとし、1×1013atoms/cm2のドーズ量で行い、図13(B)で島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第2の形状の導電層5026〜5030を不純物元素に対するマスクとして用い、第2の導電層5026a〜5030aの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第2の導電層5026a〜5030aと重なる第3の不純物領域5032〜5041と、第1の不純物領域と第3の不純物領域との間の第2の不純物領域5042〜5051とを形成する。n型を付与する不純物元素は、第2の不純物領域で1×1017〜1×1019atoms/cm3の濃度となるようにし、第3の不純物領域で1×1016〜1×1018atoms/cm3の濃度となるようにする。
【0145】
そして、図14(B)に示すように、pチャネル型TFTを形成する島状半導体層5004〜5006に第1の導電型とは逆の導電型の第4の不純物領域5052〜5074を形成する。第2の導電層5027b〜5030bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTを形成する島状半導体層5003及び配線部5031はレジストマスク5200で全面を被覆しておく。不純物領域5052〜5074にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B2H6)を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を2×1020〜2×1021atoms/cm3となるようにする。
【0146】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第2の導電層5026〜5030がゲートとして機能する。また、5031は島状の信号線として機能する。
【0147】
こうして導電型の制御を目的として図14(C)に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では500℃で4時間の熱処理を行う。ただし、5026〜5031に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。
【0148】
レーザーアニール法を用いる場合、結晶化の際に用いたレーザーを使用することが可能である。活性化の場合は、移動速度は結晶化と同じにし、0.01〜100MW/cm2程度(好ましくは0.01〜10MW/cm2)のエネルギー密度が必要となる。
【0149】
さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0150】
次いで、図15(A)に示すように、第1の層間絶縁膜5075を酸化窒化シリコン膜から100〜200nmの厚さで形成し、その上に有機絶縁物材料から成る第2の層間絶縁膜5076を形成する。第2の層間絶縁膜5076としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等を使用することが出来る。特に、第2の層間絶縁膜5076は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは1〜5μm(さらに好ましくは2〜4μm)とすれば良い。
【0151】
本実施例では、コントローラの仕様が決定していなくとも上述の工程まで終了させておくことができる。上記工程は全基板において共通のマスクを用いて行う。そしてコントローラの仕様が決定した後、コントローラの仕様に合わせて、コントローラのTFTが有する不純物領域(ソース、ドレイン)、ゲートに接する配線のレイアウトと、コンタクトホールの位置を基板毎に決定する。
【0152】
そして、第1の層間絶縁膜5075、第2の層間絶縁膜5076、及びゲート絶縁膜5007に対してコンタクトホールを形成し、コントローラの配線5077〜5079と、その他のTFT及び配線に接続されている配線5080〜5083とを同時に形成する。
【0153】
コンタクトホールの形成は、ドライエッチングまたはウェットエッチングを用い、n型の不純物領域5017、5018またはp型の不純物領域5052〜5074に達するコンタクトホール、配線5031に達するコンタクトホール、電源線に達するコンタクトホール(図示せず)、及びゲートに達するコンタクトホール(図示せず)をそれぞれ形成する。
【0154】
また、配線5077〜5083として、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【0155】
配線の形成が終了した後の工程は、全基板において共通のマスクを用いて行う。
【0156】
接続配線5082に接する画素電極5084をパターニング形成する。本実施例では、画素電極5084としてITO膜を110nmの厚さに形成し、パターニングを行った。画素電極5084を接続配線5082と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透明導電膜を用いても良い。この画素電極5084がOLEDの陽極となる。(図15(A))
【0157】
次に、図15(B)に示すように、珪素を含む絶縁膜(本実施例では酸化珪素膜)を500nmの厚さに形成し、画素電極5084に対応する位置に開口部を形成して第3の層間絶縁膜5085を形成する。開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまう。
【0158】
次に、有機発光層5086及び陰極(MgAg電極)5087を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機発光層5086の膜厚は80〜200nm(典型的には100〜120nm)、陰極5087の厚さは180〜300nm(典型的には200〜250nm)とすれば良い。
【0159】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機発光層および陰極を形成する。但し、有機発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機発光層を形成するのが好ましい。
【0160】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機発光層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機発光層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機発光層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【0161】
ここではRGBに対応した3種類のOLEDを形成する方式を用いたが、白色発光のOLEDとカラーフィルタを組み合わせた方式、青色または青緑発光のOLEDと蛍光体(蛍光性の色変換層:CCM)とを組み合わせた方式、陰極(対向電極)に透明電極を利用してRGBに対応したOLEDを重ねる方式などを用いても良い。
【0162】
なお、有機発光層5086としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層でなる4層構造を有機発光層とすれば良い。また、本実施例ではOLEDの陰極としてMgAg電極を用いた例を示すが、公知の他の材料であっても良い。
【0163】
次に陰極5087を形成する。なお本実施例では陰極5087としてMgAgを用いたが、本発明はこれに限定されない。陰極5087として他の公知の材料を用いても良い。
【0164】
なお図示しないが、陰極を薄膜化することによって、光を上方に取り出すことも可能である。
【0165】
次いで、有機発光層及び陰極を覆って保護電極5088を形成する。この保護電極5088としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極5088は有機発光層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、有機発光層及び陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【0166】
最後に、窒化珪素膜でなるパッシベーション膜5089を300nmの厚さに形成する。実際には保護電極5088が有機発光層を水分等から保護する役割を果たすが、さらにパッシベーション膜5089を形成しておくことで、OLEDの信頼性をさらに高めることが出来る。
【0167】
こうして図15(B)に示すような構造のアクティブマトリクス型発光装置が完成する。なお、本実施例におけるアクティブマトリクス型発光装置の作成工程においては、回路の構成及び工程の関係上、ゲートを形成している材料であるTa、Wによって信号線を形成し、ソース、ドレイン電極を形成している配線材料であるAlによって走査線を形成しているが、異なる材料を用いても良い。
【0168】
ところで、本実施例のアクティブマトリクス基板は、画素部やコントローラだけでなく駆動回路部にも最適な構造のTFTを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてNi等の金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を10MHz以上にすることが可能である。
【0169】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するTFTを、駆動回路部を形成するCMOS回路のnチャネル型TFTとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【0170】
本実施例の場合、nチャネル型TFTの活性層は、ソース領域、ドレイン領域、GOLD領域、LDD領域及びチャネル形成領域を含み、GOLD領域はゲート絶縁膜を介してゲートと重なっている。
【0171】
また、CMOS回路のpチャネル型TFTは、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。勿論、nチャネル型TFTと同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。
【0172】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなCMOS回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でLDD領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、LDD領域の一部がゲート絶縁膜を介してゲートと重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【0173】
なお、実際には図15(B)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとOLEDの信頼性が向上する。
【0174】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット:FPC)を取り付けて製品として完成する。
【0175】
本実施例は、実施例1〜4と自由に組み合わせて実施することが可能である。
【0176】
(実施例6)
OLEDに用いられる有機発光材料は低分子系と高分子系に大別される。本発明の発光装置は、低分子系の有機発光材料でも高分子系の有機発光材料でも用いることができる。
【0177】
低分子系の有機発光材料は、蒸着法により成膜される。したがって積層構造をとりやすく、ホール輸送層、電子輸送層などの機能が異なる膜を積層することで高効率化しやすい。もっとホール輸送層、電子輸送層等が必ずしも明確に存在せず、例えば特願2001−020817号等に記載されているように、混合状態になった層が単数乃至複数層存在し、OLEDの高寿命化、高発光効率化が図られていても良い。
【0178】
低分子系の有機発光材料としては、キノリノールを配位子としたアルミニウム錯体Alq3、トリフェニルアミン誘導体(TPD)等が挙げられる。
【0179】
一方、高分子系の有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。
【0180】
高分子系の有機発光材料を用いた発光素子の構造は、低分子系の有機発光材料を用いたときと基本的には同じであり、陰極/有機発光層/陽極となる。しかし、高分子系の有機発光材料を用いた有機発光層を形成する際には、低分子系の有機発光材料を用いたときのような積層構造を形成させることは難しく、知られている中では2層の積層構造が有名である。具体的には、陰極/発光層/正孔輸送層/陽極という構造である。なお、高分子系の有機発光材料を用いた発光素子の場合には、陰極材料としてCaを用いることも可能である。
【0181】
なお、素子の発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の有機発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
【0182】
ポリパラフェニレンビニレン系には、ポリ(パラフェニレンビニレン) [PPV] の誘導体、ポリ(2,5−ジアルコキシ−1,4−フェニレンビニレン) [RO−PPV]、ポリ(2−(2'−エチル−ヘキソキシ)−5−メトキシ−1,4−フェニレンビニレン)[MEH−PPV]、ポリ(2−(ジアルコキシフェニル)−1,4−フェニレンビニレン)[ROPh−PPV]等が挙げられる。
【0183】
ポリパラフェニレン系には、ポリパラフェニレン[PPP]の誘導体、ポリ(2,5−ジアルコキシ−1,4−フェニレン)[RO−PPP]、ポリ(2,5−ジヘキソキシ−1,4−フェニレン)等が挙げられる。
【0184】
ポリチオフェン系には、ポリチオフェン[PT]の誘導体、ポリ(3−アルキルチオフェン)[PAT]、ポリ(3−ヘキシルチオフェン)[PHT]、ポリ(3−シクロヘキシルチオフェン)[PCHT]、ポリ(3−シクロヘキシル−4−メチルチオフェン)[PCHMT]、ポリ(3,4−ジシクロヘキシルチオフェン)[PDCHT]、ポリ[3−(4−オクチルフェニル)−チオフェン][POPT]、ポリ[3−(4−オクチルフェニル)−2,2ビチオフェン][PTOPT]等が挙げられる。
【0185】
ポリフルオレン系には、ポリフルオレン[PF]の誘導体、ポリ(9,9−ジアルキルフルオレン)[PDAF]、ポリ(9,9−ジオクチルフルオレン)[PDOF]等が挙げられる。
【0186】
なお、正孔輸送性の高分子系の有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。
【0187】
正孔輸送性の高分子系の有機発光材料としては、PEDOTとアクセプター材料としてのショウノウスルホン酸(CSA)の混合物、ポリアニリン[PANI]とアクセプター材料としてのポリスチレンスルホン酸[PSS]の混合物等が挙げられる。
【0188】
また、上述した低分子系または高分子系の有機発光材料の他に、分子数が20以下、又は連鎖する分子の長さが10μm以下で、なおかつ昇華性を有さない、所謂中分子系の有機発光材料も用いることが可能である。
【0189】
なお、本実施例の構成は、実施例1〜実施例5のいずれの構成とも自由に組み合わせて実施することが可能である。
【0190】
(実施例7)
本実施例では、本発明のコントローラに用いられるTFTの構成について説明する。図16に本実施例のnチャネル型TFT751とpチャネル型TFT752の断面図を示す。
【0191】
nチャネル型TFT751は、半導体膜760と、第1の電極762と、第1の絶縁膜770と、第2の絶縁膜751と、第2の電極761とを有している。そして、半導体膜760は、第1濃度の一導電型不純物領域763と、第2濃度の一導電型不純物領域765と、チャネル形成領域764を有している。
【0192】
なお本実施例では、第1の絶縁膜770は2つの絶縁膜770a、770bを積層した構造を有しているが、第1の絶縁膜770は単層の絶縁膜であっても良いし、3層以上の絶縁膜を積層した構造を有していても良い。
【0193】
第1の電極762とチャネル形成領域764は、それぞれ第1の絶縁膜770を間に挟んで重なっている。また、第2の電極761と、チャネル形成領域764とは、それぞれ第2の絶縁膜751を間に挟んで重なっている。
【0194】
pチャネル型TFT752は、半導体膜780と、第1の電極782と、第1の絶縁膜770と、第2の絶縁膜751と、第2の電極781とを有している。そして、半導体膜780は、第3濃度の一導電型不純物領域783と、チャネル形成領域784を有している。
【0195】
第1の電極782とチャネル形成領域784とは、それぞれ第1の絶縁膜770を間に挟んで重なっている。第2の電極781とチャネル形成領域784とは、それぞれ第2の絶縁膜751を間に挟んで重なっている。
【0196】
そして本実施例では、図示してはいないが第1の電極762と、第2の電極761とは電気的に接続されている。また、第1の電極782と第2の電極781とは電気的に接続されている。なお、本発明はこの構成に限定されず、第1の電極762と、第2の電極761とが電気的に切り離されており、第1の電極762に一定の電圧が印加されていても良い。また第1の電極782と第2の電極781とが電気的に切り離され、第1の電極782に一定に電圧が印加されていても良い。
【0197】
第1の電極に一定の電圧を印加することで、電極が1つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。また、第1の電極と第2の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が1つの場合に比べてオン電流を大きくすることができる。よって、この構造のTFTを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、TFTのサイズ(特にチャネル幅)を小さくすることができる。そのため集積密度を向上させることができる。
【0198】
nチャネル型TFT751、pチャネル型TFT752は、共に第1層間絶縁膜771及び第2層間絶縁膜772に覆われている。本発明では、これらnチャネル型TFT751、pチャネル型TFT752、TFTを覆う第1層間絶縁膜771及び第2層間絶縁膜772を、コントローラの仕様が決定する前に作製することができる。
【0199】
コントローラの仕様が決定すると、該コントローラの仕様に従って第1層間絶縁膜771、第2層間絶縁膜772及び第2の絶縁膜にコンタクトホールを形成し、配線741〜745を形成する。配線741〜745はTFTの半導体膜に設けられた不純物領域またはゲートに接続される。配線の本数及びレイアウトはコントローラの仕様によって異なる。本実施例では、配線741は第1濃度の一導電型不純物領域763に、配線742はもう一方の第1濃度の一導電型不純物領域763に接触している。また配線743は第3濃度の一導電型不純物領域783に、配線745はもう一方の第3濃度の一導電型不純物領域783に接触している。配線744はゲート781に接触している。
【0200】
なお、本実施例は実施例1〜実施例6のいずれか一と組み合わせて実施することが可能である。
【0201】
(実施例8)
本実施例では、本発明のコントローラに用いられるTFTの構成について説明する。図17(A)に本実施例のnチャネル型TFT931とpチャネル型TFT932の上面図を示す。また図17(B)は、図17(A)の破線A−A’における断面図であり、図17(C)は、図17(A)の破線B−B’における断面図である。
【0202】
図17において、nチャネル型TFT931は、下地となる絶縁膜(以下、下地膜という)922上に、ゲート901と、ゲート901に接するゲート絶縁膜920と、ゲート絶縁膜920に接する活性層とを有している。そして活性層はチャネル形成領域906と、チャネル形成領域906を挟んでいる不純物領域902、903と、チャネル形成領域906と不純物領域902、903との間に形成されているLDD領域904、905とを含んでいる。907はチャネル形成領域906を保護するための保護膜である。
【0203】
pチャネル型TFT932は、下地膜922上に、ゲート911と、ゲート911に接するゲート絶縁膜920と、ゲート絶縁膜920に接する活性層とを有している。そして活性層はチャネル形成領域916と、チャネル形成領域916を挟んでいる不純物領域912、913とを含んでいる。917はチャネル形成領域916を保護するための保護膜である。
【0204】
nチャネル型TFT931、pチャネル型TFT932は、共に第1層間絶縁膜921に覆われている。本発明では、これらnチャネル型TFT931、pチャネル型TFT932、TFTを覆う第1層間絶縁膜921を、コントローラの仕様が決定する前に作製することができる。
【0205】
コントローラの仕様が決定すると、該コントローラの仕様に従って第1層間絶縁膜921及びゲート絶縁膜920にコンタクトホールを形成し、配線908、909、910、919を形成する。配線908、909、910、919はTFTの半導体膜に設けられた不純物領域またはゲートに接続される。配線の本数及びレイアウトはコントローラの仕様によって異なる。本実施例では、配線908は不純物領域902に、配線909は不純物領域903、912に接触している。また配線919は不純物領域913に、配線910はゲート901に電気的に接続されている。
【0206】
なお、ゲート絶縁膜920又は第1層間絶縁膜921は基板上の全TFTに共通であっても良いし、回路又は素子に応じて異ならせても良い。
【0207】
なお本実施例の構成は、実施例1〜6と自由に組み合わせて実施することが可能である。
【0208】
(実施例9)
本実施例では、陰極を画素電極として用いた画素の構成について説明する。
【0209】
本実施例の画素の断面図を図18に示す。図18において、基板3501上に設けられたnチャネル型TFT3502は公知の方法を用いて作製される。本実施例ではダブルゲート構造としている。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲートを持つマルチゲート構造でも構わない。また本実施例では説明を簡便にするために、画素が有するnチャネル型TFTと、画素電極に供給する電流を制御しているpチャネル型TFTのみ図示したが、他のTFTFも図18に示した構成を参照して作製することが可能である。
【0210】
また、pチャネル型TFT3503はnチャネル型TFTであり、公知の方法を用いて作製される。また、538で示される配線は、nチャネル型TFT3502のゲート539aと539bを電気的に接続する走査線である。
【0211】
本実施例ではpチャネル型TFT3503をシングルゲート構造で図示しているが、複数のTFTを直列につなげたマルチゲート構造としても良い。さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【0212】
nチャネル型TFT3502及びpチャネル型TFT3503の上には第1層間絶縁膜541が設けられ、その上に樹脂絶縁膜でなる第2層間絶縁膜542が形成される。第2層間絶縁膜542を用いてTFTによる段差を平坦化することは非常に重要である。後に形成される有機発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、有機発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【0213】
また、543は反射性の高い導電膜でなる画素電極(発光素子の陰極)であり、pチャネル型TFT3503のドレイン領域に電気的に接続される。画素電極543としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【0214】
また、絶縁膜(好ましくは樹脂)で形成されたバンク544a、544bにより形成された溝(画素に相当する)の中に発光層545が形成される。なお、ここでは一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。発光層とする有機有機発光材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。
【0215】
なお、PPV系有機発光材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に記載されたような材料を用いれば良い。
【0216】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30〜150nm(好ましくは40〜100nm)とすれば良い。
【0217】
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて有機発光層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。
【0218】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
【0219】
本実施例では発光層545の上にPEDOT(ポリチオフェン)またはPAni(ポリアニリン)でなる正孔注入層546を設けた積層構造の有機発光層としている。そして、正孔注入層546の上には透明導電膜でなる陽極547が設けられる。本実施例の場合、発光層545で生成された光は上面側に向かって(TFTの上方に向かって)放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【0220】
陽極547まで形成された時点で発光素子3505が完成する。なお、ここでいう発光素子3505は、画素電極(陰極)543、発光層545、正孔注入層546及び陽極547で形成されている。画素電極543は画素の面積にほぼ一致するため、画素全体が発光素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【0221】
ところで、本実施例では、陽極547の上にさらに第2パッシベーション膜548を設けている。第2パッシベーション膜548としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部と発光素子とを遮断することであり、有機発光材料の酸化による劣化を防ぐ意味と、有機発光材料からの脱ガスを抑える意味との両方を併せ持つ。これにより発光装置の信頼性が高められる。
【0222】
以上のように本発明の発光装置は図18のような構造の画素からなる画素部を有し、オフ電流値の十分に低いTFT3502と、ホットキャリア注入に強いTFT3503とを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な発光装置が得られる。
【0223】
なお、本実施例の構成は、実施例1〜6と自由に組み合わせて実施することが可能である。
【0224】
(実施例10)
本実施例では、本発明を用いて発光装置を作製した例について、図19を用いて説明する。図19(A)は発光装置の上面図であり、図19(B)は、図19(A)のA−A’における断面図、図19(C)は図19(A)のB−B’における断面図である。
【0225】
基板4001上に設けられた画素部4002と、信号線駆動回路4003と、第1及び第2の走査線駆動回路4004a、bと、コントローラ4401を囲むようにして、シール材4009が設けられている。また画素部4002と、信号線駆動回路4003と、第1及び第2の走査線駆動回路4004a、bと、コントローラ4401との上にシーリング材4008が設けられている。よって画素部4002と、信号線駆動回路4003と、第1及び第2の走査線駆動回路4004a、bと、コントローラ4401とは、基板4001とシール材4009とシーリング材4008とによって、充填材4210で密封されている。
【0226】
また基板4001上に設けられた画素部4002と、信号線駆動回路4003と、第1及び第2の走査線駆動回路4004a、bと、コントローラ4401とは、複数のTFTを有している。図19(B)では代表的に、下地膜4010上に形成された、信号線駆動回路4003に含まれる駆動TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを図示する)4201及び画素部4002に含まれる電流制御用TFT(OLEDへの電流を制御するTFT)4202を図示した。
【0227】
本実施例では、駆動TFT4201には公知の方法で作製されたpチャネル型TFTまたはnチャネル型TFTが用いられ、電流制御用TFT4202には公知の方法で作製されたpチャネル型TFTが用いられる。また、画素部4002には電流制御用TFT4202のゲートに接続された保持容量(図示せず)が設けられる。
【0228】
駆動TFT4201及び電流制御用TFT4202上には層間絶縁膜(平坦化膜)4301が形成され、その上に電流制御用TFT4202のドレインと電気的に接続する画素電極(陽極)4203が形成される。画素電極4203としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【0229】
そして、画素電極4203の上には絶縁膜4302が形成され、絶縁膜4302は画素電極4203の上に開口部が形成されている。この開口部において、画素電極4203の上には有機発光層4204が形成される。有機発光層4204は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。
【0230】
有機発光層4204の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【0231】
有機発光層4204の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極4205が形成される。また、陰極4205と有機発光層4204の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層4204を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極4205を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。そして陰極4205は所定の電圧が与えられている。
【0232】
以上のようにして、画素電極(陽極)4203、有機発光層4204及び陰極4205からなるOLED4303が形成される。そしてOLED4303を覆うように、絶縁膜4302上に保護膜4303が形成されている。保護膜4303は、OLED4303に酸素や水分等が入り込むのを防ぐのに効果的である。
【0233】
4005aは電源供給線に接続された引き回し配線であり、電流制御用TFT4202のソース領域に電気的に接続されている。引き回し配線4005aはシール材4009と基板4001との間を通り、異方導電性フィルム4300を介してFPC4006が有するFPC用配線4301に電気的に接続される。
【0234】
シーリング材4008としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラスチック材としては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【0235】
但し、OLEDからの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【0236】
また、充填材4103としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素を用いた。
【0237】
また充填材4103を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質にさらしておくために、シーリング材4008の基板4001側の面に凹部4007を設けて吸湿性物質または酸素を吸着しうる物質4207を配置する。そして、吸湿性物質または酸素を吸着しうる物質4207が飛び散らないように、凹部カバー材4208によって吸湿性物質または酸素を吸着しうる物質4207は凹部4007に保持されている。なお凹部カバー材4208は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質4207は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質4207を設けることで、OLED4303の劣化を抑制できる。
【0238】
図19(C)に示すように、画素電極4203が形成されると同時に、引き回し配線4005a上に接するように導電性膜4203aが形成される。
【0239】
また、異方導電性フィルム4300は導電性フィラー4300aを有している。基板4001とFPC4006とを熱圧着することで、基板4001上の導電性膜4203aとFPC4006上のFPC用配線4301とが、導電性フィラー4300aによって電気的に接続される。
【0240】
なお、本実施例は実施例1〜実施例9のいずれか一と組み合わせて実施することが可能である。
【0241】
(実施例11)
本発明の半導体表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子機器の具体例を図20に示す。
【0242】
図20(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明の半導体表示装置は表示部2003に用いることができる。半導体表示装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【0243】
図20(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明の半導体表示装置を表示部2102に用いることで、本発明のデジタルスチルカメラが完成する。
【0244】
図20(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明の半導体表示装置を表示部2203に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【0245】
図20(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明の半導体表示装置を表示部2302に用いることで、本発明のモバイルコンピュータが完成する。
【0246】
図20(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体表示装置を表示部A、B2403、2404に用いることで、本発明の画像再生装置が完成する。
【0247】
図20(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。本発明の半導体表示装置を表示部2502に用いることで、本発明のゴーグル型ディスプレイが完成する。
【0248】
図20(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。本発明の半導体表示装置を表示部2602に用いることで、本発明のビデオカメラが完成する。
【0249】
ここで図20(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。なお、表示部2703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の半導体表示装置を表示部2703に用いることで、本発明の携帯電話が完成する。
【0250】
なお、将来的に有機発光材料の発光輝度が高くなれば、発光装置から出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【0251】
また本発明のコントローラを信号制御回路等に用いることで、本発明の電子機器を完成させるようにしても良い。
【0252】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1〜10に示したいずれの構成の発光装置を用いても良い。
【発明の効果】
本発明はASICの様にTFTを用いたコントローラを設計することで、コントローラの仕様を変更するときに、予め用意されているTFTまたは論理素子を接続する配線の設計のみ変更すれば良いので、配線のパターニング用のマスクと、配線のコンタクトホール用のマスクの少なくとも2枚変更すれば良い。よって、コントローラの設計変更に伴うコストを抑えることができ、なおかつ様々な仕様のコントローラを作製することができる。
【図面の簡単な説明】
【図1】 本発明の基本セル及びDフリップフロップの回路図。
【図2】 本発明の基本セル及びDフリップフロップの上面図。
【図3】 本発明の受注システムの流れを示すフローチャート。
【図4】 図1の基本セルをもちいて形成されたNANDの回路図。
【図5】 図1の基本セルをもちいて形成されたNANDの上面図。
【図6】 図1の基本セルをもちいて形成されたNORの回路図。
【図7】 図1の基本セルをもちいて形成されたNORの上面図。
【図8】 本発明の発光装置のブロック図。
【図9】 本発明の発光装置の駆動回路ブロック図。
【図10】 本発明の発光装置の駆動回路ブロック図。
【図11】 図1の基本セルを用いて形成されたDフリップフロップの上面図。
【図12】 本発明の受注システムの流れを示すフローチャート。
【図13】 本発明の発光装置の作製方法を示す図。
【図14】 本発明の発光装置の作製方法を示す図。
【図15】 本発明の発光装置の作製方法を示す図。
【図16】 本発明のコントローラに用いられるTFTの断面図。
【図17】 本発明のコントローラに用いられるTFTの上面図及び断面図。
【図18】 本発明の発光装置の断面図。
【図19】 本発明の発光装置の外観図及び断面図。
【図20】 本発明の半導体表示装置を用いた電子機器の図。
【図21】 本発明のコントローラに用いられるTFTの断面図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor display device design method, a manufacturing method, a semiconductor display device manufactured using the manufacturing method, and a semiconductor display device order receiving system using the design method.
[0002]
[Prior art]
In recent years, a technology for forming TFTs on a glass substrate has greatly advanced, and application development to an active matrix semiconductor display device has been advanced. In particular, a TFT using a polysilicon film (polysilicon TFT) has a higher field-effect mobility than a conventional TFT using an amorphous silicon film, and can operate at high speed. Therefore, by using a polysilicon TFT, it is possible to realize a system-on-glass in which a drive circuit and a controller are integrated on the same glass substrate as the pixel portion.
[0003]
Conventionally, a driving circuit of a semiconductor display device is formed on a silicon substrate and connected to a pixel portion of the display device through an FPC or the like. However, when the IC and the glass substrate on which the pixel portion is formed are connected via an FPC or the like, there is a problem that the connected portion is vulnerable to physical shock. This tendency is stronger as the number of FPC wirings is larger. Therefore, by integrally forming the driving circuit together with the pixel portion on the glass substrate, the number of FPC wirings can be suppressed, the above-described problems can be avoided to some extent, and the size of the display device itself can be suppressed.
[0004]
For example, in the case of an active matrix liquid crystal display device which is one of semiconductor display devices, a scanning line driving circuit that sequentially selects one or several of a plurality of pixels provided in a pixel portion, and the selected pixel And a signal line driver circuit for inputting a signal (video signal) having image information. By forming the driver circuit over the same glass substrate as that of the pixel portion, it is possible to increase the resistance of the liquid crystal display device to physical impact and to suppress the size of the liquid crystal display device itself.
[0005]
In recent years, an attempt has been made to integrally form a controller formed on a silicon substrate on a glass substrate in addition to a drive circuit. If the controller and the drive circuit can be integrally formed on the same glass substrate as the pixel portion, the size of the semiconductor display device can be drastically reduced, and resistance to physical shock can be further increased. It becomes possible.
[0006]
[Problems to be solved by the invention]
However, the controller generates a signal that determines the operation timing of the drive circuit and the pixel unit, or a video signal of a certain standard given from an external video source is matched to the specifications of the drive circuit and the pixel unit. It has a function to process. Therefore, it is necessary to change the design of the controller itself in accordance with the standard and specification of the semiconductor display device or the driving method.
[0007]
For example, if it is necessary to make various prototypes by changing the controller design, or if it is necessary to change the controller design for each customer, the controller is integrated on the glass substrate with the drive circuit and pixel unit. In this case, it is necessary to change all masks including the pixel portion and the drive circuit each time, and it becomes difficult to reduce the manufacturing cost of the semiconductor display device.
[0008]
Particularly in recent years, since semiconductor display devices are used in display units of various electronic devices, the tendency for high-mix low-volume production has become stronger. Therefore, when the controller is integrally formed on the glass substrate, it is expected that an increase in cost due to the above-described controller design change will be an important problem.
[0009]
In view of the above-described problems, the present invention devised a design method for a semiconductor display device including a semiconductor integrated circuit for a specific application that can reduce the cost associated with a design change of the controller, and a semiconductor display device using the design method The idea is to devise an order receiving system.
[0010]
[Means for Solving the Problems]
The inventor devised a design method of the present invention, considering whether it is possible to design a controller using TFT like an application specific integrated circuit (ASIC). In the present invention, a plurality of TFTs are prepared on the substrate in advance for the controller regardless of the specifications of the controller. And according to the design of the controller, the three terminals of the source, drain and gate of each of the plurality of TFTs are appropriately connected by wiring formed in a layer different from the layer in which the plurality of TFTs are formed, A controller having a desired specification is formed. At this time, it is not necessary to use all TFTs arranged on the substrate, and there may be TFTs that are not used depending on the specifications of the controller.
[0011]
The number of TFTs needs to be aligned to the extent that the controller can be designed for each size and polarity. The more TFTs are added for each size and polarity, the wider the design range, and it becomes possible to produce controllers corresponding to various specifications of semiconductor display devices. Conversely, if the number of TFTs is increased too much, the number of TFTs not used in the controller increases, making it difficult to reduce the size of the semiconductor display device. Therefore, the number, size, polarity, etc. of TFTs formed on the substrate for the controller may be set appropriately by the designer in consideration of these balances.
[0012]
Further, several active layers and gates of the TFTs may be connected in advance, and a plurality of them may be formed as one unit (basic cell). Then, by connecting the sources, drains or gates of the TFTs of the basic cell to each other by wiring, various logic elements can be formed from the basic cell, and a controller can be designed by combining the logic elements. good.
[0013]
In addition to the above configuration, various logic elements formed by connecting the active layers and gates of several TFTs are prepared in advance on the substrate, and the terminals of the logic elements are connected to the TFTs of the logic elements. A controller having a desired specification may be formed by appropriately connecting with a wiring formed in a layer different from the formed layer.
[0014]
With the above configuration, when changing the controller specifications, only the wiring design for connecting TFTs or logic elements prepared in advance needs to be changed. Therefore, a wiring pattern mask and a wiring contact hole mask are used. It is sufficient to change at least two of these. Therefore, it is possible to reduce the cost associated with the controller design change, and it is possible to produce controllers with various specifications.
[0015]
In addition, the specifications of the pixel portion and the drive circuit of the semiconductor display device have been determined, but if the controller specifications that match the specifications of the pixel portion and the drive circuit are still undecided, the TFT or circuit element portion other than the wiring must be first Can be produced. Thereafter, a controller having a desired specification can be manufactured by designing and manufacturing a wiring for connecting each TFT or circuit element in accordance with the specification of the controller received from the customer. Therefore, the production of the semiconductor display device can be started when the controller specifications have not yet been decided, so the time until the product is delivered to the customer after receiving an order from the customer (TAT: Turn Around Time) should be shortened. Can improve customer service.
[0016]
Note that the present invention is not limited to the controller designing method, and can be used for designing a driver circuit including a signal line driver circuit and a scanning line driver circuit.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Next, a method for designing a semiconductor display device of the present invention will be described.
[0018]
FIG. 1A shows an example of a basic cell formed by connecting active layers and gates of several TFTs. The basic cell shown in FIG. 1A has three p-
[0019]
The three p-
[0020]
In the present specification, the connection means an electrical connection unless otherwise specified.
[0021]
The three n-
[0022]
The gates of the p-
[0023]
Hereinafter, for the sake of simplicity, 20, 21 and 20 are respectively connected to the node to which the p-
[0024]
Further, of the source and drain of the p-
[0025]
FIG. 2A shows a top view of the basic cell shown in FIG. The p-
[0026]
The portion of the
[0027]
A portion of the
[0028]
Next, an example in which a D flip-flop circuit is formed using the above-described basic cell will be described. The terminals and nodes of the basic cells shown in FIGS. 1A and 2A are appropriately connected by wirings formed in a layer different from the active layer and the gate to form a D flip-flop.
[0029]
FIG. 1B shows a circuit diagram of a D flip-flop formed based on the basic cell of FIG. In FIG. 1B, the
[0030]
FIG. 1C is a circuit diagram equivalent to FIG. 1B, and it can be seen that a transmission gate 40 and a flip-flop circuit 41 are provided.
[0031]
FIG. 2B shows a top view of the D flip-flop shown in FIG. An interlayer insulating film (not shown) is formed so as to cover the
[0032]
Specifically, the
[0033]
The wiring 44 is in contact with a region of the
[0034]
In the
[0035]
The
[0036]
The
[0037]
In addition, the
[0038]
In this manner, by forming the
[0039]
Note that although an example in which a D flip-flop circuit is formed from the basic cells illustrated in FIGS. 1A and 2A has been described in this embodiment, the present invention is not limited to this structure. The basic cell is not limited to the configuration shown in FIGS. 1A and 2A, and the configuration of the basic cell can be appropriately designed by a designer. Furthermore, the circuit or logic element formed based on the basic cell is not limited to the D flip-flop circuit, and other circuits or logic elements can be manufactured. At this time, it is not necessary to design a circuit or a logic element using all TFTs included in the basic cell, and the circuit or logic element may be formed using only a part of the TFT included in the basic cell. Further, basic cells having the configurations shown in FIGS. 1A and 2A and various basic cells having other configurations are formed in advance on a substrate, and the basic cells having various configurations are used. Thus, a logic element or a circuit may be formed.
[0040]
According to the present invention, when the controller specifications are changed by the above configuration, it is only necessary to change the design of the wiring and the contact hole that are prepared in advance for connecting TFTs or logic elements, so only two masks are changed. Good. Therefore, it is possible to reduce the cost associated with the controller design change, and it is possible to produce controllers with various specifications. Further, the present invention is not limited to the controller designing method, and can be used for designing a driver circuit including a signal line driver circuit and a scanning line driver circuit.
[0041]
Next, the order receiving system for the semiconductor display device of the present invention using the design method described above will be described with reference to the flowchart shown in FIG.
[0042]
First, the process A using the common mask A is performed on all the substrates. The process A common to all the substrates includes all processes up to forming an interlayer insulating film covering the TFT. Typically, formation of an active layer, crystallization of an active layer, formation of a gate insulating film, addition of impurities to the active layer, formation of a gate, formation of an interlayer insulating film, and the like are included.
[0043]
The process is completed up to the above-described common process A for all substrates, and an order from the customer is awaited. When the controller specifications are determined by an order from the customer, contact holes are formed in the interlayer insulating film and the gate insulating film in accordance with the controller design, and wirings in contact with the source, drain or gate of each TFT are formed.
[0044]
The wiring is produced according to different masks (B-1, B-2, B-3, B-4, B-5) formed in accordance with the controller design of each substrate.
[0045]
Next, the process C common to all the substrates is performed again. In the process C common to all the substrates, all processes after the wiring is formed with a different mask for each substrate are performed. For example, in the case of a liquid crystal display device, the process C includes an interlayer insulating film formation, a pixel electrode formation, a bonding with a counter substrate, a liquid crystal injection process, and the like. If it is a light emitting device using OLED (Organic Light Emitting Device), it includes formation of interlayer insulation film, formation of pixel electrode, formation of organic light emitting layer, formation of cathode, formation of protective film, sealing process of substrate, etc. It is.
[0046]
The OLED has a layer (hereinafter, referred to as an organic light emitting layer) containing an organic compound (organic light emitting material) capable of obtaining luminescence generated by applying an electric field, an anode layer, and a cathode layer. . Luminescence in organic compounds includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. Any one of the above-described light emission may be used, or both light emission may be used.
[0047]
In this specification, all layers provided between the anode and the cathode of the OLED are defined as organic light emitting layers. Specifically, the organic light emitting layer includes a light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer, an electron transport layer, and the like. Basically, the OLED has a structure in which an anode / light emitting layer / cathode is laminated in this order. In addition to this structure, the anode / hole injection layer / light emitting layer / cathode and the anode / hole injection layer / The light emitting layer / electron transport layer / cathode may be stacked in this order.
[0048]
When the process C common to all the substrates is completed, the semiconductor display device is completed as a product and delivered to the customer.
[0049]
Although the specifications of the pixel unit and the drive circuit of the semiconductor display device are determined by the order receiving system, but the controller specifications that match the specifications of the pixel unit and the drive circuit are still undecided, the TFT or circuit element other than the wiring The part can be made first. Therefore, the period from the time the customer orders the controller specification to the completion of the semiconductor display device is omitted, so the period before the wiring is manufactured is omitted. Can be shortened (TAT: Turn Around Time), and customer service can be improved.
[0050]
【Example】
Examples of the present invention will be described below.
[0051]
(Example 1)
In this embodiment, a NAND is formed by appropriately connecting the terminals and nodes of the basic cells shown in FIGS. 1A and 2A with wirings formed in layers different from the active layer and the gate. Will be described.
[0052]
FIG. 4A shows a circuit diagram of a NAND formed based on the basic cell of FIG. In FIG. 4A,
[0053]
FIG. 4B is a circuit diagram equivalent to FIG.
[0054]
FIG. 5 shows a top view of the NAND shown in FIG. An interlayer insulating film (not shown) is formed so as to cover the
[0055]
Specifically, the
[0056]
The
[0057]
The
[0058]
The
[0059]
The
[0060]
The
[0061]
Thus, the NAND circuit shown in FIG. 5 can be manufactured by manufacturing the
[0062]
Note that although an example in which a NAND circuit is formed from the basic cells illustrated in FIGS. 1A and 2A has been described in this embodiment, the present invention is not limited to this structure. The basic cell is not limited to the configuration shown in FIGS. 1A and 2A, and the configuration of the basic cell can be appropriately designed by a designer. Further, a circuit or a logic element formed based on a basic cell is not limited to a NAND circuit, and other circuits or logic elements can be manufactured. At this time, it is not necessary to design a circuit or a logic element using all TFTs included in the basic cell, and the circuit or logic element may be formed using only a part of the TFT included in the basic cell. For example, in this embodiment, the p-
[0063]
(Example 2)
In this embodiment, an example in which a NOR is formed by appropriately connecting the terminals and nodes of the basic cell shown in FIGS. 1A and 2A with a wiring formed in a layer different from the active layer and the gate. Will be described.
[0064]
FIG. 6A shows a circuit diagram of a NOR formed based on the basic cell of FIG. In FIG. 6A, the
[0065]
FIG. 6B is a circuit diagram equivalent to FIG.
[0066]
FIG. 7 shows a top view of the NOR shown in FIG. An interlayer insulating film (not shown) is formed so as to cover the
[0067]
Specifically, the
[0068]
The
[0069]
The
[0070]
The
[0071]
The
[0072]
The
[0073]
Thus, the NOR circuit shown in FIG. 7 can be manufactured by manufacturing the
[0074]
Note that although an example in which a NOR circuit is formed from the basic cells illustrated in FIGS. 1A and 2A has been described in this embodiment, the present invention is not limited to this structure. The basic cell is not limited to the configuration shown in FIGS. 1A and 2A, and the configuration of the basic cell can be appropriately designed by a designer. Furthermore, the circuit or logic element formed based on the basic cell is not limited to the NOR circuit, and other circuits or logic elements can be manufactured. At this time, it is not necessary to design a circuit or a logic element using all TFTs included in the basic cell, and the circuit or logic element may be formed using only a part of the TFT included in the basic cell. For example, in this embodiment, the p-
[0075]
This embodiment can be implemented in combination with the first embodiment.
[0076]
(Example 3)
In this example, a structure of a semiconductor display device manufactured using the design method of the present invention will be described using a light emitting device as an example.
[0077]
FIG. 8 shows a block diagram of the light emitting device of this embodiment. The light-emitting device illustrated in FIG. 8 includes a pixel portion 101 including a plurality of
[0078]
Although only one
[0079]
The controller 105 inputs a signal for determining the operation timing of the scanning
[0080]
For example, a clock signal (CLK) and a start pulse signal (SP) are input to the scan
[0081]
In addition, a clock signal (CLK), a start pulse signal (SP), and a video signal are input to the signal line driver circuit 103. The signal line driver circuit 103 generates a sampling signal that determines the sampling timing of the video signal from the input CLK and SP. The signal line driver circuit 103 samples the video signal in synchronization with the sampling signal generated in the signal line driver circuit 103 and inputs the sampled video signal to the
[0082]
A more detailed configuration of the signal line driver circuit 103 and the scanning
[0083]
In the signal line driver circuit 103, a clock signal (CLK) and a start pulse (SP) are input to the shift register 120. The shift register 120 sequentially generates a sampling signal based on the clock signal (CLK) and the start pulse (SP), and sequentially inputs the sampling signal to a subsequent circuit through a buffer or the like (not shown).
[0084]
The sampling signal from the shift register 120 is buffered and amplified by a buffer or the like. Since many circuits or elements are connected to the wiring to which the sampling signal is input, the load capacitance (parasitic capacitance) is large. This buffer is provided in order to prevent “blunting” of the rising edge or falling edge of the sampling signal caused by the large load capacity. Note that the buffer is not necessarily provided.
[0085]
The sampling signal buffered and amplified by the buffer is input to the latch (A) 121. The latch (A) 121 has a plurality of stages of latches for processing an n-bit digital video signal. When the sampling signal is input, the latch (A) 121 sequentially captures and holds n-bit digital video signals input from the outside of the signal line driver circuit 103.
[0086]
Note that when the digital video signal is taken into the latch (A) 121, the digital video signal may be sequentially input to the latches of a plurality of stages included in the latch (A) 121. However, the present invention is not limited to this configuration. A plurality of stages of latches included in the latch (A) 121 may be divided into several groups, and so-called division driving may be performed in which digital video signals are input simultaneously in parallel for each group. Note that the number of groups at this time is called the number of divisions. For example, when the latches are divided into groups for every four stages, it is said that the driving is divided into four.
[0087]
The time until the writing of digital video signals to all the latches of the latch (A) 121 is completed is called a line period. Actually, the line period may include a period in which a horizontal blanking period is added to the line period.
[0088]
When one line period ends, a latch signal (Latch Signal) is input to the latch (B) 122. At this moment, the digital video signals written and held in the latch (A) 121 are sent all at once to the latch (B) 122 and written and held in the latches of all the stages of the latch (B) 122.
[0089]
The digital video signal is sequentially written into the latch (A) 121 that has finished sending the digital video signal to the latch (B) 122 based on the sampling signal from the shift register 120.
[0090]
During the second line period, the digital video signal written and held in the latch (B) 122 is input to the signal line.
[0091]
Note that another circuit such as a decoder circuit may be used instead of the shift register, and the digital video signal may be sequentially written into the latch circuit.
[0092]
FIG. 9B is a block diagram illustrating a structure of the scan line driver circuit.
[0093]
The scanning
[0094]
In the scanning
[0095]
Note that another circuit such as a decoder circuit may be used instead of the shift register to select the gate signal and supply the selection signal.
[0096]
Next, a detailed configuration of the controller 105 will be described. FIG. 10 shows the configuration of the controller of this embodiment. The controller 105 includes an interface (I / F) 150, a
[0097]
The digital video signal input to the semiconductor display device via the
[0098]
The
[0099]
The phase locked
[0100]
The ROM 157 stores a program for controlling the operation of the
[0101]
The digital video signal input to the
[0102]
Further, the
[0103]
The
[0104]
Of the various circuits included in the controller, any circuit that can be manufactured using TFTs can be manufactured using the design method of the present invention.
[0105]
The drive circuit and controller used in the present invention are not limited to the configuration shown in this embodiment. This embodiment can be implemented by being freely combined with Embodiment 1 or Embodiment 2.
[0106]
(Example 4)
In this embodiment, when a D flip-flop is manufactured using the basic cell shown in FIG. 2A, terminals and nodes of the basic cell are appropriately used by using wiring formed between the active layer and the substrate. An example of connecting and forming a D flip-flop will be described.
[0107]
FIG. 11A shows a layout of
[0108]
After forming the base film, a part of the base film is removed by etching, and part of the
[0109]
In the design method of this embodiment, the logic elements or circuits formed are determined by the layout of the
[0110]
Then,
[0111]
FIG. 21B is a cross-sectional view taken along broken line CC ′ in FIG.
[0112]
Specifically, the
[0113]
The
[0114]
The
[0115]
The
[0116]
The
[0117]
Further, the
[0118]
In this manner, by forming the
[0119]
Next, an order receiving system for a semiconductor display device of the present invention using the design method described above will be described with reference to the flowchart shown in FIG.
[0120]
First, in this embodiment, when the controller specifications are determined by an order from a customer, wiring is formed in accordance with the controller design. The wiring is produced according to different masks (A-1, A-2, A-3, A-4, A-5) formed according to the controller design of each substrate. Then, a base film in contact with the wiring is formed, and then the base film is etched in accordance with the design of the controller to expose a part of the wiring.
[0121]
Next, the process B using the common mask B is performed on all the substrates. The process B common to all substrates includes all processes up to forming an interlayer insulating film covering the TFT. Typically, formation of an active layer, crystallization of an active layer, formation of a gate insulating film, addition of impurities to the active layer, formation of a gate, formation of an interlayer insulating film, and the like are included. In the case of a liquid crystal display device, for example, an interlayer insulating film formation, a pixel electrode formation, a bonding with a counter substrate, a liquid crystal injection process, and the like are included. In the case of a light emitting device using an OLED, steps of forming an interlayer insulating film, forming a pixel electrode, forming an organic light emitting layer, forming a cathode, forming a protective film, sealing a substrate, and the like are included.
[0122]
When the process B common to all the substrates is completed, the semiconductor display device is completed as a product and delivered to the customer.
[0123]
With the above configuration, when changing the controller specifications, only the wiring design for connecting TFTs or logic elements prepared in advance needs to be changed. Therefore, a wiring pattern mask and a wiring contact hole mask are used. It is sufficient to change at least two of these. Therefore, it is possible to reduce the cost associated with the controller design change, and it is possible to produce controllers with various specifications.
[0124]
The drive circuit used in the present invention is not limited to the configuration shown in this embodiment. This embodiment can be implemented by freely combining with the first to third embodiments.
[0125]
(Example 5)
In this embodiment, a method for simultaneously manufacturing a pixel portion and a controller TFT (n-channel TFT and p-channel TFT) on the same substrate will be described in detail.
[0126]
First, as shown in FIG. 13A, a silicon oxide film is formed on a
[0127]
The island-shaped
[0128]
When a crystalline semiconductor film is formed by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four Use a laser. In the case of using these lasers, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 300 [Hz] and the laser energy density is 100 to 400 [mJ / cm. 2 ] (Typically 200-300 [mJ / cm 2 ]). When using a YAG laser, the second harmonic is used and the pulse oscillation frequency is set to 30 to 300 [kHz], and the laser energy density is set to 300 to 600 [mJ / cm. 2 ] (Typically 350-500 [mJ / cm 2 ]) Then, a laser beam focused in a linear shape with a width of 100 to 1000 [μm], for example, 400 [μm] is irradiated over the entire surface of the substrate, and the overlay rate of the linear laser beam at this time is 50. Perform as ~ 90 [%].
[0129]
As the laser, a continuous wave or pulsed gas laser or solid-state laser can be used. There are excimer laser, Ar laser, Kr laser, etc. as gas laser, and YAG laser, YVO as solid laser. Four Laser, YLF laser, YAlO Three A laser, a glass laser, a ruby laser, an alexandride laser, a Ti: sapphire laser, and the like can be given. Solid lasers include YAG, YVO doped with Cr, Nd, Er, Ho, Ce, Co, Ti or Tm. Four , YLF, YAlO Three Lasers using crystals such as can also be used. The fundamental wave of the laser differs depending on the material to be doped, and a laser beam having a fundamental wave of about 1 μm can be obtained. The harmonic with respect to the fundamental wave can be obtained by using a nonlinear optical element.
[0130]
Furthermore, after converting infrared laser light emitted from a solid-state laser into green laser light using a nonlinear optical element, ultraviolet laser light obtained by another nonlinear optical element can also be used.
[0131]
In crystallization of the amorphous semiconductor film, in order to obtain a crystal with a large grain size, it is preferable to apply a second to fourth harmonic of the fundamental wave using a solid-state laser capable of continuous oscillation. Typically, Nd: YVO Four It is desirable to apply the second harmonic (532 nm) or the third harmonic (355 nm) of the laser (fundamental wave 1064 nm). Specifically, continuous output YVO with an output of 10 W Four Laser light emitted from the laser is converted into a harmonic by a non-linear optical element. Also, YVO in the resonator Four There is also a method of emitting harmonics by inserting a crystal and a nonlinear optical element. Then, it is preferably formed into a rectangular or elliptical laser beam on the irradiation surface by an optical system, and irradiated to the object to be processed. The energy density at this time is 0.01 to 100 MW / cm. 2 Degree (preferably 0.1-10 MW / cm 2 )is required. Then, irradiation is performed by moving the semiconductor film relative to the laser light at a speed of about 10 to 2000 cm / s.
[0132]
Next, a
[0133]
Then, a first
[0134]
The Ta film is formed by sputtering, and a Ta target is sputtered with Ar. In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 μΩcm and can be used for the gate, but the resistivity of the β-phase Ta film is about 180 μΩcm and is not suitable for the gate. In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to Ta's α-phase is formed on a Ta base with a thickness of about 10 to 50 nm, so that an α-phase Ta film can be easily obtained. be able to.
[0135]
When forming a W film, it is formed by sputtering using W as a target. In addition, tungsten hexafluoride (WF 6 It can also be formed by a thermal CVD method using In any case, in order to use as a gate, it is necessary to reduce the resistance, and it is desirable that the resistivity of the W film be 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is hindered and the resistance is increased. Therefore, when sputtering is used, a W target having a purity of 99.99 or 99.9999% is used, and a W film is formed with sufficient consideration so that impurities are not mixed in the gas phase during film formation. Thus, a resistivity of 9 to 20 μΩcm can be realized.
[0136]
Note that in this example, the first
[0137]
The structure is not limited to the two-layer structure, and for example, a three-layer structure in which a tungsten film, an aluminum-silicon alloy (Al-Si) film, and a titanium nitride film are sequentially stacked may be employed. In the case of a three-layer structure, tungsten nitride may be used instead of tungsten, or an aluminum / titanium alloy film (Al—Ti) is used instead of an aluminum / silicon alloy film (Al—Si) film. Alternatively, a titanium film may be used instead of the titanium nitride film.
[0138]
Note that it is important to select an optimum etching method and etchant type depending on the material of the conductive film.
[0139]
Next, a resist
[0140]
Under the above etching conditions, by making the shape of the resist mask suitable, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by the overetching process. Thus, the first shape
[0141]
Then, an impurity element imparting n-type is added by performing a first doping process. (FIG. 13B) The doping method may be ion doping or ion implantation. The condition of the ion doping method is a dose of 1 × 10 13 ~ 5x10 14 atoms / cm 2 The acceleration voltage is set to 60 to 100 keV. As an impurity element imparting n-type, an element belonging to
[0142]
Next, a second etching process is performed as shown in FIG. Similarly, using the ICP etching method, the etching gas is CF. Four And Cl 2 And O 2 And 500 W of RF (13.56 MHz) power is supplied to the coil-type electrode at a pressure of 1 Pa to generate plasma. 50 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. Under such conditions, the W film is anisotropically etched, and Ta, which is the first conductive layer, is anisotropically etched at a slower etching rate to form the second shape
[0143]
CF of W film and Ta film Four And Cl 2 The etching reaction by the mixed gas can be estimated from the generated radicals or ion species and the vapor pressure of the reaction product. Comparing the vapor pressure of fluoride and chloride of W and Ta, WF, which is fluoride of W 6 Is extremely high, other WCl Five , TaF Five , TaCl Five Are comparable. Therefore, CF Four And Cl 2 With this mixed gas, both the W film and the Ta film are etched. However, an appropriate amount of O is added to this mixed gas. 2 When CF is added Four And O 2 Reacts to CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, the increase in etching rate of Ta is relatively small even when F increases. Further, since Ta is more easily oxidized than W, O 2 When Ta is added, the surface of Ta is oxidized. Since the Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the Ta film, and the etching rate of the W film can be made larger than that of the Ta film.
[0144]
Then, a second doping process is performed as shown in FIG. In this case, an impurity element imparting n-type conductivity is doped as a condition of a high acceleration voltage by lowering the dose than in the first doping process. For example, the acceleration voltage is 70 to 120 keV and 1 × 10 13 atoms / cm 2 A new impurity region is formed inside the first impurity region formed in the island-shaped semiconductor layer in FIG. 13B. Doping is performed using the second shape
[0145]
Then, as shown in FIG. 14B,
[0146]
Through the above steps, impurity regions are formed in each island-like semiconductor layer. The second
[0147]
Thus, for the purpose of controlling the conductivity type, as shown in FIG. 14C, a step of activating the impurity element added to each island-like semiconductor layer is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less in a nitrogen atmosphere at 400 to 700 ° C., typically 500 to 600 ° C. In this example, the temperature is 500 ° C. for 4 hours. Heat treatment is performed. However, when the wiring material used for 5026 to 5031 is weak against heat, activation is preferably performed after an interlayer insulating film (mainly composed of silicon) is formed in order to protect the wiring and the like.
[0148]
When the laser annealing method is used, it is possible to use a laser used for crystallization. In the case of activation, the moving speed is the same as that of crystallization, and 0.01-100 MW / cm. 2 Degree (preferably 0.01 to 10 MW / cm 2 ) Energy density is required.
[0149]
Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0150]
Next, as shown in FIG. 15A, a first
[0151]
In this embodiment, even if the specification of the controller is not determined, the above steps can be completed. The above process is performed using a common mask for all substrates. After the specification of the controller is determined, the layout of the impurity regions (source and drain) and the wiring in contact with the gate of the TFT of the controller and the position of the contact hole are determined for each substrate in accordance with the specification of the controller.
[0152]
Then, contact holes are formed in the first
[0153]
The contact holes are formed by dry etching or wet etching. The contact holes reach n-
[0154]
In addition, as the
[0155]
The process after the formation of the wiring is completed using a common mask in all the substrates.
[0156]
A
[0157]
Next, as shown in FIG. 15B, an insulating film containing silicon (silicon oxide film in this embodiment) is formed to a thickness of 500 nm, and an opening is formed at a position corresponding to the
[0158]
Next, the organic
[0159]
In this step, an organic light emitting layer and a cathode are sequentially formed for a pixel corresponding to red, a pixel corresponding to green, and a pixel corresponding to blue. However, since the organic light emitting layer has poor resistance to a solution, it must be formed for each color individually without using a photolithography technique. Therefore, it is preferable to use a metal mask to hide other than the desired pixels and to selectively form the organic light emitting layer only at necessary portions.
[0160]
That is, first, a mask that hides all pixels other than those corresponding to red is set, and an organic light emitting layer that emits red light is selectively formed using the mask. Next, a mask that hides all but the pixels corresponding to green is set, and an organic light emitting layer that emits green light is selectively formed using the mask. Next, similarly, a mask for hiding all but the pixels corresponding to blue is set, and a blue light emitting organic light emitting layer is selectively formed using the mask. Note that although all the different masks are described here, the same mask may be used.
[0161]
Here, a method of forming three types of OLEDs corresponding to RGB is used, but a method of combining a white light emitting OLED and a color filter, a blue or blue green light emitting OLED and a phosphor (fluorescent color conversion layer: CCM). ), A method of superimposing OLEDs corresponding to RGB using a transparent electrode as a cathode (counter electrode), or the like may be used.
[0162]
A known material can be used for the organic
[0163]
Next, a
[0164]
Although not shown, it is possible to extract light upward by making the cathode thin.
[0165]
Next, a
[0166]
Finally, a
[0167]
Thus, an active matrix light emitting device having a structure as shown in FIG. 15B is completed. Note that in the manufacturing process of the active matrix light-emitting device in this embodiment, signal lines are formed by Ta and W, which are materials forming the gate, in terms of circuit configuration and process, and source and drain electrodes are formed. Although the scanning line is formed by Al which is the wiring material being formed, a different material may be used.
[0168]
By the way, the active matrix substrate of this embodiment can exhibit very high reliability and improve the operating characteristics by arranging TFTs having an optimum structure not only in the pixel portion and the controller but also in the drive circuit portion. In addition, it is possible to increase the crystallinity by adding a metal catalyst such as Ni in the crystallization step. Accordingly, the driving frequency of the signal line driver circuit can be 10 MHz or more.
[0169]
First, a TFT having a structure that reduces hot carrier injection so as not to reduce the operating speed as much as possible is used as an n-channel TFT of a CMOS circuit that forms a drive circuit portion. Note that the driving circuit here includes a shift register, a buffer, a level shifter, a latch in line sequential driving, a transmission gate in dot sequential driving, and the like.
[0170]
In this embodiment, the active layer of the n-channel TFT includes a source region, a drain region, a GOLD region, an LDD region, and a channel formation region, and the GOLD region overlaps with the gate through a gate insulating film.
[0171]
In addition, since the p-channel TFT of the CMOS circuit is hardly concerned with deterioration due to hot carrier injection, it is not particularly necessary to provide an LDD region. Needless to say, it is possible to provide an LDD region as in the case of the n-channel TFT and take measures against hot carriers.
[0172]
In addition, when the driving circuit uses a CMOS circuit in which a current flows bidirectionally in the channel formation region, that is, a CMOS circuit in which the roles of the source region and the drain region are switched, an n-channel TFT that forms the CMOS circuit In this case, it is preferable to form the LDD region in such a manner that the channel formation region is sandwiched between both sides of the channel formation region. An example of this is a transmission gate used for dot sequential driving. In the case where a CMOS circuit that needs to keep the off-state current value as low as possible is used in the driver circuit, the n-channel TFT forming the CMOS circuit has a configuration in which a part of the LDD region overlaps with the gate through a gate insulating film. It is preferable to have. As such an example, there is a transmission gate used for dot sequential driving.
[0173]
In addition, when the state shown in FIG. 15B is actually completed, a protective film (laminate film, ultraviolet curable resin film, etc.) or a light-transmitting material having high hermeticity and less degassing so as not to be exposed to the outside air. It is preferable to package (enclose) with a sealing material. At that time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the OLED is improved.
[0174]
In addition, when the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting the terminal drawn from the element or circuit formed on the substrate and the external signal terminal is attached. Completed as a product.
[0175]
This embodiment can be implemented by freely combining with the first to fourth embodiments.
[0176]
(Example 6)
Organic light-emitting materials used for OLEDs are roughly classified into low molecular weight systems and high molecular weight systems. The light emitting device of the present invention can be used with either a low molecular weight organic light emitting material or a high molecular weight organic light emitting material.
[0177]
The low molecular weight organic light emitting material is formed by a vapor deposition method. Therefore, it is easy to take a laminated structure, and it is easy to increase the efficiency by laminating films having different functions such as a hole transport layer and an electron transport layer. More hole transport layers, electron transport layers, etc. do not necessarily exist clearly. For example, as described in Japanese Patent Application No. 2001-020817, there are one or more layers in a mixed state. Life extension and high luminous efficiency may be achieved.
[0178]
Low molecular weight organic light-emitting materials include aluminum complex Alq with quinolinol as a ligand. Three , Triphenylamine derivatives (TPD) and the like.
[0179]
On the other hand, a high molecular organic light emitting material has higher physical strength and higher device durability than a low molecular material. In addition, since the film can be formed by coating, the device can be manufactured relatively easily.
[0180]
The structure of a light emitting element using a high molecular weight organic light emitting material is basically the same as that when a low molecular weight organic light emitting material is used, and is a cathode / organic light emitting layer / anode. However, when forming an organic light emitting layer using a high molecular weight organic light emitting material, it is difficult to form a laminated structure as in the case of using a low molecular weight organic light emitting material. The two-layer structure is famous. Specifically, the structure is cathode / light-emitting layer / hole transport layer / anode. In the case of a light emitting element using a polymer organic light emitting material, Ca can also be used as a cathode material.
[0181]
Note that since the color of light emitted from the element is determined by the material for forming the light-emitting layer, a light-emitting element exhibiting desired light emission can be formed by selecting them. Examples of the polymer organic light emitting material that can be used for forming the light emitting layer include polyparaphenylene vinylene, polyparaphenylene, polythiophene, and polyfluorene.
[0182]
The polyparaphenylene vinylene system includes derivatives of poly (paraphenylene vinylene) [PPV], poly (2,5-dialkoxy-1,4-phenylene vinylene) [RO-PPV], poly (2- (2′- Ethyl-hexoxy) -5-methoxy-1,4-phenylenevinylene) [MEH-PPV], poly (2- (dialkoxyphenyl) -1,4-phenylenevinylene) [ROPh-PPV] and the like.
[0183]
The polyparaphenylene series includes derivatives of polyparaphenylene [PPP], poly (2,5-dialkoxy-1,4-phenylene) [RO-PPP], poly (2,5-dihexoxy-1,4-phenylene). ) And the like.
[0184]
The polythiophene series includes polythiophene [PT] derivatives, poly (3-alkylthiophene) [PAT], poly (3-hexylthiophene) [PHT], poly (3-cyclohexylthiophene) [PCHT], poly (3-cyclohexyl). -4-methylthiophene) [PCHMT], poly (3,4-dicyclohexylthiophene) [PDCHT], poly [3- (4-octylphenyl) -thiophene] [POPT], poly [3- (4-octylphenyl) -2,2 bithiophene] [PTOPT] and the like.
[0185]
Examples of the polyfluorene series include polyfluorene [PF] derivatives, poly (9,9-dialkylfluorene) [PDAF], poly (9,9-dioctylfluorene) [PDOF], and the like.
[0186]
Note that when a hole-transporting polymer-based organic light-emitting material is sandwiched between an anode and a light-emitting polymer-based organic light-emitting material, hole injection properties from the anode can be improved. In general, an acceptor material dissolved in water is applied by spin coating or the like. In addition, since it is insoluble in an organic solvent, it can be stacked with the above-described light-emitting organic light-emitting material.
[0187]
Examples of the hole-transporting polymer organic light emitting material include a mixture of PEDOT and camphor sulfonic acid (CSA) as an acceptor material, a mixture of polyaniline [PANI] and polystyrene sulfonic acid [PSS] as an acceptor material, and the like. It is done.
[0188]
In addition to the low-molecular or high-molecular organic light-emitting materials described above, a so-called medium molecular-weight material having a number of molecules of 20 or less, or a chain molecule length of 10 μm or less and having no sublimation property. Organic light emitting materials can also be used.
[0189]
In addition, the structure of a present Example can be implemented in combination with any structure of Example 1- Example 5 freely.
[0190]
(Example 7)
In this embodiment, a structure of a TFT used in the controller of the present invention will be described. FIG. 16 shows a cross-sectional view of an n-channel TFT 751 and a p-channel TFT 752 in this embodiment.
[0191]
The n-channel TFT 751 includes a
[0192]
In this embodiment, the first insulating film 770 has a structure in which two insulating
[0193]
The
[0194]
The p-channel TFT 752 includes a
[0195]
The
[0196]
In this embodiment, although not shown, the
[0197]
By applying a constant voltage to the first electrode, variation in threshold value can be suppressed as compared with the case where there is one electrode, and off-state current can be suppressed. In addition, by applying the same voltage to the first electrode and the second electrode, the depletion layer spreads quickly in the same way as the thickness of the semiconductor film is substantially reduced, so the subthreshold coefficient is reduced. And field effect mobility can be further improved. Therefore, the on-current can be increased as compared with the case of one electrode. Therefore, the driving voltage can be lowered by using the TFT having this structure in the driving circuit. In addition, since the on-current can be increased, the TFT size (especially the channel width) can be reduced. Therefore, the integration density can be improved.
[0198]
Both the n-channel TFT 751 and the p-channel TFT 752 are covered with the first
[0199]
When the controller specifications are determined, contact holes are formed in the first
[0200]
In addition, a present Example can be implemented in combination with any one of Example 1- Example 6.
[0201]
(Example 8)
In this embodiment, a structure of a TFT used in the controller of the present invention will be described. FIG. 17A shows a top view of an n-channel TFT 931 and a p-channel TFT 932 of this embodiment. 17B is a cross-sectional view taken along a broken line AA ′ in FIG. 17A, and FIG. 17C is a cross-sectional view taken along a broken line BB ′ in FIG.
[0202]
In FIG. 17, an n-channel TFT 931 includes a
[0203]
The p-channel TFT 932 includes a
[0204]
Both the n-channel TFT 931 and the p-channel TFT 932 are covered with the first
[0205]
When the controller specifications are determined, contact holes are formed in the first
[0206]
Note that the
[0207]
In addition, the structure of a present Example can be implemented combining freely with Examples 1-6.
[0208]
Example 9
In this embodiment, a configuration of a pixel using a cathode as a pixel electrode will be described.
[0209]
A cross-sectional view of the pixel of this example is shown in FIG. In FIG. 18, an n-
[0210]
The p-
[0211]
In this embodiment, the p-
[0212]
A first
[0213]
[0214]
A
[0215]
There are various types of PPV organic light-emitting materials. For example, “H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kreuder, and H. Spreitzer,“ Polymers for Light Emitting ”. Materials such as those described in “Diodes”, Euro Display, Proceedings, 1999, p. 33-37 ”and Japanese Patent Laid-Open No. 10-92576 may be used.
[0216]
As specific light-emitting layers, cyanopolyphenylene vinylene may be used for a light-emitting layer that emits red light, polyphenylene vinylene may be used for a light-emitting layer that emits green light, and polyphenylene vinylene or polyalkylphenylene may be used for a light-emitting layer that emits blue light. The film thickness may be 30 to 150 nm (preferably 40 to 100 nm).
[0217]
However, the above example is an example of an organic light emitting material that can be used as a light emitting layer, and it is not absolutely necessary to limit to this. An organic light emitting layer (a layer for emitting light and moving carriers therefor) may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer.
[0218]
For example, in this embodiment, an example in which a polymer material is used as the light emitting layer is shown, but a low molecular weight organic light emitting material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer. Known materials can be used for these organic light emitting materials and inorganic materials.
[0219]
In this embodiment, an organic light emitting layer having a laminated structure in which a
[0220]
When the
[0221]
Incidentally, in this embodiment, a
[0222]
As described above, the light-emitting device of the present invention includes a pixel portion including pixels having a structure as shown in FIG. 18, and includes a
[0223]
In addition, the structure of a present Example can be implemented combining freely with Examples 1-6.
[0224]
(Example 10)
In this example, an example in which a light-emitting device is manufactured using the present invention will be described with reference to FIGS. 19A is a top view of the light-emitting device, FIG. 19B is a cross-sectional view taken along line AA ′ in FIG. 19A, and FIG. 19C is a cross-sectional view taken along line BB in FIG. FIG.
[0225]
A
[0226]
In addition, the
[0227]
In this embodiment, a p-channel TFT or an n-channel TFT manufactured by a known method is used for the driving
[0228]
An interlayer insulating film (planarization film) 4301 is formed on the driving
[0229]
An insulating
[0230]
As a method for forming the organic light emitting layer 4204, a known vapor deposition technique or coating technique may be used. The structure of the organic light emitting layer may be a laminated structure or a single layer structure by freely combining a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, or an electron injection layer.
[0231]
On the organic light emitting layer 4204, a
[0232]
As described above, the
[0233]
Reference numeral 4005 a denotes a lead wiring connected to the power supply line, and is electrically connected to the source region of the
[0234]
As the sealing
[0235]
However, when the emission direction of light from the OLED is directed toward the cover material, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.
[0236]
Further, as the filler 4103, in addition to an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used. PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB (Polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.
[0237]
Further, in order to expose the filler 4103 to a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen, a
[0238]
As shown in FIG. 19C, the
[0239]
The anisotropic
[0240]
In addition, a present Example can be implemented in combination with any one of Example 1- Example 9.
[0241]
(Example 11)
As an electronic device using the semiconductor display device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, an audio playback device (car audio, audio component, etc.), a notebook type personal computer, a game device , A portable information terminal (mobile computer, cellular phone, portable game machine, electronic book, etc.), an image playback device equipped with a recording medium (specifically, a playback medium such as a digital versatile disc (DVD), etc.) For example, a device provided with a display capable of displaying Specific examples of these electronic devices are shown in FIGS.
[0242]
FIG. 20A illustrates a display device, which includes a
[0243]
FIG. 20B shows a digital still camera, which includes a
[0244]
FIG. 20C illustrates a laptop personal computer, which includes a
[0245]
FIG. 20D illustrates a mobile computer, which includes a
[0246]
FIG. 20E illustrates a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a
[0247]
FIG. 20F illustrates a goggle type display (head mounted display), which includes a
[0248]
FIG. 20G illustrates a video camera, which includes a main body 2601, a display portion 2602, a
[0249]
Here, FIG. 20H shows a mobile phone, which includes a
[0250]
If the light emission luminance of the organic light emitting material is increased in the future, the light including image information output from the light emitting device can be enlarged and projected by a lens or the like and used for a front type or rear type projector.
[0251]
Further, the electronic device of the present invention may be completed by using the controller of the present invention for a signal control circuit or the like.
[0252]
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any configuration shown in Embodiments 1 to 10.
【The invention's effect】
In the present invention, by designing a controller using TFT like ASIC, when changing the controller specification, it is only necessary to change the design of wiring for connecting TFTs or logic elements prepared in advance. It is sufficient to change at least two of the patterning mask and the wiring contact hole mask. Therefore, it is possible to reduce the cost associated with the controller design change, and it is possible to produce controllers with various specifications.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a basic cell and a D flip-flop according to the present invention.
FIG. 2 is a top view of the basic cell and D flip-flop of the present invention.
FIG. 3 is a flowchart showing a flow of an order receiving system according to the present invention.
4 is a circuit diagram of a NAND formed using the basic cell of FIG. 1. FIG.
5 is a top view of a NAND formed using the basic cell of FIG. 1. FIG.
6 is a circuit diagram of a NOR formed using the basic cell of FIG. 1. FIG.
7 is a top view of a NOR formed using the basic cell of FIG. 1. FIG.
FIG. 8 is a block diagram of a light emitting device of the present invention.
FIG. 9 is a drive circuit block diagram of a light-emitting device of the present invention.
FIG. 10 is a drive circuit block diagram of a light-emitting device of the present invention.
11 is a top view of a D flip-flop formed using the basic cell of FIG.
FIG. 12 is a flowchart showing the flow of the order receiving system of the present invention.
13A to 13C illustrate a method for manufacturing a light-emitting device of the present invention.
14A to 14C illustrate a method for manufacturing a light-emitting device of the present invention.
FIGS. 15A to 15C illustrate a method for manufacturing a light-emitting device of the present invention. FIGS.
FIG. 16 is a cross-sectional view of a TFT used in the controller of the present invention.
17A and 17B are a top view and a cross-sectional view of a TFT used in the controller of the present invention.
FIG. 18 is a cross-sectional view of a light-emitting device of the present invention.
FIGS. 19A and 19B are an external view and a cross-sectional view of a light-emitting device of the present invention.
FIG. 20 is a diagram of an electronic device using the semiconductor display device of the invention.
FIG. 21 is a cross-sectional view of a TFT used in the controller of the present invention.
Claims (6)
前記ガラス基板上に複数の前記薄膜トランジスタを形成し、前記薄膜トランジスタを覆う層間絶縁膜を形成する段階と、
前記薄膜トランジスタ及び前記層間絶縁膜を形成する段階を終了させた後に、前記顧客からの注文により、前記コントローラの仕様が決定する段階と、
前記コントローラの仕様に合わせて、幾つかの前記複数の薄膜トランジスタのソース、ドレイン、またはゲートを接続するための複数のコンタクトホールを、前記層間絶縁膜に設ける段階と、
前記複数のコンタクトホールを配線で接続して複数の論理素子を形成し、当該複数の論理素子を用いて前記コントローラを作製する段階と、
を有し、
前記半導体表示装置を完成させ、前記顧客に納入し、
前記顧客からの注文は、前記薄膜トランジスタ及び前記層間絶縁膜を形成する段階を終了させた後に受けることを特徴とする半導体表示装置の受注方法。In a semiconductor display device having a pixel portion formed using a thin film transistor on a glass substrate, a drive circuit, and a controller, the specification of the controller is changed by an order from a customer, and the semiconductor display device is completed as a product, An order method for a semiconductor display device for delivery to a customer,
Forming a plurality of thin film transistors on the glass substrate, and forming an interlayer insulating film covering the thin film transistors;
After the step of forming the thin film transistor and the interlayer insulating film is completed, the order of the controller is determined by an order from the customer;
In accordance with the specifications of the controller, providing a plurality of contact holes in the interlayer insulating film for connecting sources, drains, or gates of some of the plurality of thin film transistors,
Forming a plurality of logic elements by connecting the plurality of contact holes with wiring, and producing the controller using the plurality of logic elements;
Have
Complete the semiconductor display device, deliver to the customer ,
A method for receiving an order for a semiconductor display device , wherein the order from the customer is received after completing the step of forming the thin film transistor and the interlayer insulating film .
前記ガラス基板上に複数の前記薄膜トランジスタを形成し、前記薄膜トランジスタのうち幾つかの薄膜トランジスタのソース、ドレイン及びゲートのいずれかが互いに接続された基本セルを複数形成し、前記基本セルを覆う層間絶縁膜を形成する段階と、
前記薄膜トランジスタ、前記基本セル及び前記層間絶縁膜を形成する段階を終了させた後に、前記顧客からの注文により、前記コントローラの仕様が決定する段階と、
前記コントローラの仕様に合わせて、幾つかの前記基本セルを構成する薄膜トランジスタのソース、ドレイン、またはゲートを接続するための複数のコンタクトホールを、前記層間絶縁膜に設ける段階と、
前記複数のコンタクトホールを配線で接続し、複数の論理素子を形成し、当該複数の論理素子を用いて前記コントローラを作製する段階と、
を有し、
前記半導体表示装置を完成させ、前記顧客に納入し、
前記顧客からの注文は、前記薄膜トランジスタ、前記基本セル及び前記層間絶縁膜を形成する段階を終了させた後に受けることを特徴とする半導体表示装置の受注方法。In a semiconductor display device having a pixel portion formed using a thin film transistor on a glass substrate, a drive circuit, and a controller, the specification of the controller is changed by an order from a customer, and the semiconductor display device is completed as a product, An order method for a semiconductor display device for delivery to a customer,
A plurality of thin film transistors are formed on the glass substrate, a plurality of basic cells in which any of the thin film transistors among the thin film transistors are connected to each other, and a plurality of basic cells are formed, and an interlayer insulating film covering the basic cells Forming a stage;
After completing the step of forming the thin film transistor, the basic cell and the interlayer insulating film, the order of the controller determines the specifications of the controller,
In accordance with the specifications of the controller, providing a plurality of contact holes in the interlayer insulating film for connecting sources, drains, or gates of thin film transistors constituting some of the basic cells;
Connecting the plurality of contact holes with wiring, forming a plurality of logic elements, and producing the controller using the plurality of logic elements;
Have
Complete the semiconductor display device, deliver to the customer ,
An ordering method for a semiconductor display device , wherein the order from the customer is received after completing the step of forming the thin film transistor, the basic cell, and the interlayer insulating film .
前記ガラス基板上に複数の前記薄膜トランジスタを形成し、前記薄膜トランジスタのうち幾つかの薄膜トランジスタのソース、ドレイン及びゲートのいずれかが互いに接続された論理素子を複数形成し、前記論理素子を覆う層間絶縁膜を形成する段階と、
前記薄膜トランジスタ、前記論理素子及び前記層間絶縁膜を形成する段階を終了させた後に、前記顧客からの注文により、前記コントローラの仕様が決定する段階と、
前記コントローラの仕様に合わせて、幾つかの前記論理素子を構成する薄膜トランジスタのソース、ドレイン、またはゲートを接続するための複数のコンタクトホールを、前記層間絶縁膜に設ける段階と、
前記複数のコンタクトホールを配線で接続して、前記コントローラを作製する段階と、
を有し、
前記半導体表示装置を完成させ、前記顧客に納入し、
前記顧客からの注文は、前記薄膜トランジスタ、前記論理素子及び前記層間絶縁膜を形成する段階を終了させた後に受けることを特徴とする半導体表示装置の受注方法。In a semiconductor display device having a pixel portion formed using a thin film transistor on a glass substrate, a drive circuit, and a controller, the specification of the controller is changed by an order from a customer, and the semiconductor display device is completed as a product, An order method for a semiconductor display device for delivery to a customer,
Forming a plurality of thin film transistors on the glass substrate, forming a plurality of logic elements in which any one of the thin film transistors among the thin film transistors is connected to each other, and covering the logic elements Forming a stage;
After the step of forming the thin film transistor, the logic element, and the interlayer insulating film is completed, the order of the controller is determined by an order from the customer;
In accordance with the specifications of the controller, providing a plurality of contact holes in the interlayer insulating film for connecting sources, drains, or gates of thin film transistors constituting some of the logic elements;
Connecting the plurality of contact holes by wiring to produce the controller;
Have
Complete the semiconductor display device, deliver to the customer ,
An ordering method for a semiconductor display device , wherein the order from the customer is received after completing the step of forming the thin film transistor, the logic element, and the interlayer insulating film .
前記複数のコンタクトホールは、第1のマスクを用いて、前記層間絶縁膜をエッチングして設けられ、前記配線は、第2のマスクを用いて設けられることを特徴とする半導体表示装置の受注方法。In any one of Claims 1 thru | or 3,
The plurality of contact holes are provided by etching the interlayer insulating film using a first mask, and the wiring is provided using a second mask. .
前記半導体表示装置は、液晶表示装置またはOLEDを用いた発光装置であることを特徴とする半導体表示装置の受注方法。In any one of Claims 1 thru | or 4,
The semiconductor display device is a light-emitting device using a liquid crystal display device or an OLED.
前記薄膜トランジスタを有する前記基本セルを用いて論理素子を形成する際、前記基本セルが有する前記薄膜トランジスタの一部のみを用いて前記論理素子を形成することを特徴とする半導体表示装置の受注方法。In any one of Claims 1 thru | or 5,
An order receiving method for a semiconductor display device, wherein when forming a logic element using the basic cell including the thin film transistor, the logic element is formed using only a part of the thin film transistor included in the basic cell.
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