JP4221130B2 - Variable gain amplifier circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、いわゆるTVチューナやBSチューナ等における高周波帯の信号を増幅するための可変利得増幅回路に係り、特に、電源電圧変動時における歪み特性の改善を図ったものに関する。
【0002】
【従来の技術】
従来、この種の増幅回路としては、例えば、図34に示されたような構成を有してなる可変利得増幅回路が知られている。
すなわち、同図を参照しつつこの可変利得増幅回路の構成、動作について説明すれば、まず、この可変利得増幅回路は、2つの差動増幅回路111,112と、入力段を形成する平衡増幅回路113とに大別されて構成されたものとなっているものである。
第1の差動増幅回路111は、npn形の第1及び第2のトランジスタ61,62を有してなるもので、相互にエミッタが接続される一方、第1のトランジスタ61のコレクタは、第1のコレクタ抵抗器71を介して直流電源80に接続されると共に第1の出力端子87に接続され、また、第2のトランジスタ62のコレクタは、直流電源80に直接接続されたものとなっている。
第2の差動増幅回路112は、npn形の第3及び第4のトランジスタ63,64を有してなるもので、相互にエミッタが接続される一方、第4のトランジスタ64のコレクタは、第2のコレクタ抵抗器72を介して直流電源80に接続されると共に第2の出力端子88に接続され、また、第3のトランジスタ63のコレクタは、直流電源80に直接接続されたものとなっている。
【0003】
上述した第1及び第4のトランジスタ61,64のベースは、所定電圧の第1のバイアス電源81に接続される一方、第2及び第3のトランジスタ62,63は、入力信号の変化に応じてその出力電圧が変化するよう構成されてなる可変バイアス電源83に接続されている。
一方、平衡増幅回路113は、npn形の第5及び第6のトランジスタ65,66によるベース接地回路となっており、各々のベースは、相互に接続されると共に、所定電圧の第2のバイアス電源82に接続されたものとなっている。そして、第5のトランジスタ65のコレクタは、先の第1及び第2のトランジスタ61,62のエミッタに、第6のトランジスタ66のコレクタは、先の第3及び第4のトランジスタ63,64のエミッタに、それぞれ接続されている。
【0004】
また、第5及び第6のトランジスタ65,66のエミッタ側には、npn形の第7及び第8のトランジスタ67,68による定電流回路が構成されたものとなっている。すなわち、第7及び第8のトランジスタ67,68は、ベースが相互に接続される一方、第7のトランジスタ67のコレクタは、先の第5のトランジスタ65のエミッタと共に第1の入力端子85に、第8のトランジスタ68のコレクタは、先の第6のトランジスタ66のエミッタと共に第2の入力端子86に、それぞれ接続されている。
さらに、第7のトランジスタ67のエミッタは、第1のエミッタ抵抗器73を介して、第8のトランジスタ68のエミッタは、第2のエミッタ抵抗器74を介して、それぞれ共にアースに接続されたものとなっている。
【0005】
またさらに、先の第1のトランジスタ61のコレクタには、npn形の第9のトランジスタ69のベースが、第4のトランジスタ64のコレクタには、npn形の第10のトランジスタ70のベースが、それぞれ接続されている。
これら第9及び第10のトランジスタ69,70のコレクタは、共に直流電源80に接続される一方、第9のトランジスタ69のエミッタは、第3及び第4のエミッタ抵抗器75,76を介してアースに接続されると共に、第3及び第4のエミッタ抵抗器75,76の相互の接続点が先の第7及び第8のトランジスタ67,68のベースに接続されたものとなっている。
また、第10のトランジスタ70のエミッタは、第5の抵抗器77を介して第7及び第8のトランジスタ67,68のベースに接続されている。
【0006】
かかる構成の可変利得増幅回路においては、可変バイアス電源83の出力電圧は、第1及び第2の入力端子85,86に印加される入力信号に応じて変化されるようになっており、入力信号が小さい場合には、可変バイアス電源83の電圧は、第1のバイアス電源81の電圧より小さくなるように制御されるようになっている。そして、この場合、第1及び第4のトランジスタ61,64のコレクタ電流が流れ、コレクタ電圧は第1及び第2のコレクタ抵抗器71,72における電圧降下分だけ直流電源80の出力電圧よりも小さな値となる。
そして、第9のトランジスタ69のベースには、第1のトランジスタ61のコレクタ電圧が、第10のトランジスタ70のベースには、第4のトランジスタ64のコレクタ電圧が、それぞれ印加され、第9及び第10のトランジスタ69,70のエミッタ電圧は、そのベース電圧よりベース・エミッタ間電圧VBEだけ低いものとなる。
【0007】
第7及び第8のトランジスタ67,68のベースには、第9及び第10のトランジスタ69,70の各エミッタから、抵抗器75,76,77により分圧されたバイアス電圧が印加され、第7及び第8のトランジスタ67,68にコレクタ電流が流れることとなる。
一方、入力信号が大きくなると、可変バイアス電源83の電圧は、第1のバイアス電源81の電圧より大きくなり、先とは逆に、第1及び第4のトランジスタ61,64のコレクタ電流は小さくなり、それぞれのコレクタ電圧が上昇する。そのため、第7及び第8のトランジスタ67,68のベースに印加される電圧が大きくなり、第7及び第8のトランジスタ67,68のコレクタ電流は増大することとなる。すなわち、入力信号が大きい場合には、第7及び第8のトランジスタ67,68の電流も大きくなり、可変利得増幅回路の歪み特性の改善が図られるものとなっていた。
【0008】
【発明が解決しようとする課題】
しかしながら、上述した構成においては、直流電源80の電圧、すなわち電源電圧が何らかの原因で低下したような場合、第7及び第8のトランジスタ67,68のベース電圧が低下し、当然ながら第7及び第8のトランジスタ67,68のコレクタ電流も減少するため、可変利得増幅回路の電流も減少し、歪み特性が大きく劣化してしまうという問題があった。
本発明は、上記実状に鑑みてなされたもので、電源電圧が変動しても歪み特性が大きく劣化することがなく回路動作の安定した可変利得増幅回路を提供するものである。
【0009】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る可変利得増幅回路は、
第1及び第2のトランジスタを有し、各々のエミッタが相互に接続されてなる第1の差動増幅回路と、
第3及び第4のトランジスタを有し、各々のエミッタが相互に接続されてなる第2の差動増幅回路とが設けられ、
前記第1及び第2のトランジスタのエミッタと、前記第3及び第4のトランジスタのエミッタとの間に入力信号が印加され、
前記第1及び第4のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して直流電源電圧が印加され、
前記第1及び第4のトランジスタのベースには、所定の第1のバイアス電圧が、また、前記第2及び第3のトランジスタのベースには、前記入力信号の大きさに応じたバイアス電圧が、それぞれ印加されて、前記第1及び第4のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第2及び第3のトランジスタの極性と異なる極性の2つのトランジスタを用いてなり、前記第2及び第3のトランジスタのコレクタが入力段に接続されてなる第1のカレントミラー回路と、
前記第1のカレントミラー回路の出力段が入力段に接続される一方、2つの出力段の内、一方の出力段が前記第1及び第2のトランジスタのエミッタに、他方の出力段が前記第3及び第4のトランジスタのエミッタにそれぞれ接続されてなる第2のカレントミラー回路と、
前記第2のカレントミラー回路の前記入力段に接続された第1の定電流源とを具備してなるものである。
【0010】
かかる構成においては、第1及び第2の差動増幅回路の動作に応じて、換言すれば、入力信号の大小に応じて第1のカレントミラー回路の電流が増減され、それによって第2のカレントミラー回路の電流も増減されると共に、定電流源からの電流が第2のカレントミラー回路に供給されるよう構成されて、第2のカレントミラー回路により第1及び第2の差動増幅回路のエミッタ電流の供給がなされるので、電源電圧が低下しても、従来と異なり、電流の減少が少なくて済み、歪み特性の劣化が小さくなるものである。
【0011】
かかる構成においては、第2のカレントミラー回路は、例えば、第7乃至第9の3つのトランジスタを有してなり、
この第7乃至第9第のトランジスタは、相互にベースが接続され、
第7のトランジスタのベースとコレクタとが相互に接続されると共に、第1のカレントミラー回路の2つのトランジスタの内、他方のトランジスタのコレクタに接続され、
第8のトランジスタのコレクタは、第1の差動増幅回路を構成する第1及び第2のトランジスタのエミッタに、第9のトランジスタのコレクタは、第2の差動増幅回路を構成する第3及び第4のトランジスタのエミッタに、それぞれ接続される一方、
第7乃至第9のトランジスタのエミッタが共にアースに接続されるよう構成されてなるものが好適である。
【0012】
また、第2のカレントミラー回路は、例えば、第7乃至第10の4つのトランジスタを有してなり、
第7乃至第9のトランジスタは、相互にベースが接続されると共に、第10のトランジスタのエミッタに接続され、
第7のトランジスタのコレクタは、第10のトランジスタのベースと第1のカレントミラー回路の2つのトランジスタの内、他方のトランジスタのコレクタとにそれぞれ接続され、
第8のトランジスタのコレクタは、第1の差動増幅回路を構成する第1及び第2のトランジスタのエミッタに、第9のトランジスタのコレクタは、第2の差動増幅回路を構成する第3及び第4のトランジスタのエミッタに、それぞれ接続される一方、
第7乃至第9のトランジスタのエミッタが共にアースに接続され、
第10のトランジスタのコレクタには、直流電源電圧が印加されるよう構成されてなるものも好適である。
【0013】
また、第2のカレントミラー回路は、例えば、第7乃至11の5つのトランジスタを有してなり、
第7乃至第9のトランジスタ及び第11のトランジスタは、相互にベースが接続されると共に、第11のトランジスタのベースとコレクタとが相互に接続されて第10のトランジスタのエミッタに接続され、
第7のトランジスタのコレクタは、第10のトランジスタのベースと第1のカレントミラー回路の2つのトランジスタの内、他方のトランジスタのコレクタとにそれぞれ接続され、
第8のトランジスタのコレクタは、第1の差動増幅回路を構成する第1及び第2のトランジスタのエミッタに、第9のトランジスタのコレクタは、第2の差動増幅回路を構成する第3及び第4のトランジスタのエミッタに、それぞれ接続される一方、
第7乃至第9のトランジスタ及び第11のトランジスタのエミッタが共にアースに接続され、
第10のトランジスタのコレクタには、直流電源電圧が印加されるよう構成されてなるものも好適である。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態について、図1乃至図32を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、図1乃至図4を参照しつつ第1の発明に係る可変利得増幅回路について説明する。
まず、図1を参照しつつ第1の発明に係る可変利得増幅回路の基本回路構成について説明する。
この第1の発明に係る可変利得増幅回路S1は、第1の差動増幅回路101と、第2の差動増幅回路102と、第1のカレントミラー回路104と、第2のカレントミラー回路105とを主たる構成要素としてなるものである(図1参照)。
第1の差動増幅回路101はnpn形の第1及び第2のトランジスタ1,2を有しなり、第2の差動増幅回路102は、npn形の第3及び第4のトランジスタ3,4を有してなるものとなっている。
【0015】
第1の差動増幅回路101において、第1及び第2のトランジスタ1,2は、相互にエミッタが接続される一方、第1のトランジスタ1のコレクタは、第1のインピーダンス素子21を介して直流電源34に接続されると共に第1の出力端子53に接続され、また、第2のトランジスタ2のコレクタは、第2の差動増幅回路102の第3のトランジスタ3のコレクタと共に、第1のカレントミラー回路104を構成するpnp形の第5及び第6のトランジスタ5,6のベースに接続されている。
この第5及び第6のトランジスタ5,6のコレクタは、共に直流電源34に直接接続される一方、第5のトランジスタ5は、ベースとコレクタとが相互に接続されたものとなっている。
第2の差動増幅回路102において、第3及び第4のトランジスタ3,4は、相互にエミッタが接続される一方、第4のトランジスタ4のコレクタは、第2のインピーダンス素子22を介して直流電源34に接続されると共に第2の出力端子54に接続されている。
【0016】
そして、先の第1及び第4のトランジスタ1,4のベースは、相互に接続されると共に、所定の第1のバイアス電圧を出力する第1のバイアス電源31に接続される一方、第2及び第3のトランジスタ2,3のベースが相互に接続され、可変バイアス電源33に接続されたものとなっている。この可変バイアス電源33は、後述する第1及び第2の入力端子51,52に印加される入力信号の大きさに応じて、その出力電圧が変化するよう構成されたものとなっている。
【0017】
一方、第1のカレントミラー回路104を構成する第6のトランジスタ6のコレクタと直流電源34との間には、第1の定電流源41が接続されると共に、第6のトランジスタ6のコレクタは、第2のカレントミラー回路105に接続されるようになっている。
また、先の第1及び第2のトランジスタ1,2のエミッタと、第3及び第4のトランジスタ3,4のエミッタも、それぞれ第2のカレントミラー回路105に接続されると共に、第1及び第2のトランジスタ1,2のエミッタには、第1の入力端子51が、第3及び第4のトランジスタ3,4のエミッタには、第2の入力端子52が、それぞれ接続されたものとなっている。
【0018】
かかる構成における動作について説明すれば、まず、第1及び第2の入力端子51,52に印加される入力信号(交流信号)が比較的小さい場合、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧に比して小さいものとなる。その結果、第1及び第4のトランジスタ1,4に多くのコレクタ電流が流れ、それぞれのコレクタ電圧は、直流電源34による電源電圧から、それぞれのインピーダンス素子21,22における電圧降下分だけ減じた大きさとなる。
一方、第2及び第3のトランジスタ2,3には、コレクタ電流が殆ど流れないため、第1のカレントミラー回路104において、第5のトランジスタ5のコレクタ電流も流れず、したがって、第5のトランジスタ5といわゆるカレントペアである第6のトランジスタ6のコレクタ電流も流れない状態となる。
このため、第2のカレントミラー回路105には、第1及び第2の入力端子51,52への入力信号が小さい場合には、いわば初期電流として第1の定電流源41からの電流が供給されることとなる。
その結果、第1及び第2のトランジスタ1,2のエミッタと第2のカレントミラー回路105とを接続する線路と(換言すれば第2のカレントミラー回路105の一方の出力段)、第3及び第4のトランジスタ3,4のエミッタと第2のカレントミラー回路105とを接続する線路(換言すれば第2のカレントミラー回路105の他方の出力段)には、第1の定電流源41の電流がいわゆるカレントミラー比によって配分された大きさの電流が流れることとなる。
【0019】
一方、第1及び第2の入力端子51,52への入力信号が大きい場合には、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧より大となり、これが第2及び第3のトランジスタ2,3のベースに印加されることとなる。
その結果、第2及び第3のトランジスタ2,3のコレクタ電流が増加し、それに伴い第5のトランジスタ5のコレクタ電流も増加し、したがって、第5のトランジスタ5といわゆるカレントペアである第6のトランジスタ6のコレクタ電流も増加することとなる。
そして、第2のカレントミラー回路105には、先の場合と異なり、第1の定電流源41からの電流に加えて、第6のトランジスタ6のコレクタ電流も流れ込むこととなる。
したがって、入力信号の増大に対応して、第1及び第2のトランジスタ1,2のエミッタと第2のカレントミラー回路105とを接続する線路と、第3及び第4のトランジスタ3,4のエミッタと第2のカレントミラー回路105とを接続する線路には、第1の定電流源41からの電流と第6のトランジスタ6のコレクタ電流の和の電流がいわゆるカレントミラー比で配分されて流れるため、入力信号の増大による歪みの改善が図られることとなる。
【0020】
また、電源電圧が低下したとしても、第1及び第2のトランジスタ1,2のエミッタと第2のカレントミラー回路105とを接続する線路と、第3及び第4のトランジスタ3,4のエミッタと第2のカレントミラー回路105とを接続する線路のそれぞれに流れる電流は、第2のカレントミラー回路105により供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【0021】
次に、第1の発明に係る可変利得増幅回路S1のより具体的な第1の構成例について図2を参照しつつ説明する。なお、図1に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、この図2に示された可変利得増幅回路S1aは、次述するように第2のカレントミラー回路105Aの具体的な構成が示されたものである点と、先の図1において示された第1のインピーダンス素子21として第1の抵抗器21a、第2のインピーダンス素子として第2の抵抗器22aが用いられてなる点を除けば、他の回路構成は、基本的に先の図1に示されたものと同一のものである。
【0022】
第2のカレントミラー回路105Aは、npn形の第7乃至第9のトランジスタ7〜9を有して構成されたものとなっており、まず、第7のトランジスタ7は、ベースとコレクタとが接続されると共に、第6のトランジスタ6のコレクタに接続される一方、エミッタは、アースに接続されたものとなっている。
また、この第7のトランジスタ7のベースは、第8及び第9のトランジスタ8,9のベースとも相互に接続されたものとなっている。
そして、第8のトランジスタ8のコレクタは、第1及び第2のトランジスタ1,2のエミッタに接続されると共に、第1の入力端子51に接続される一方、第8のトランジスタ8のエミッタは、アースに接続されている。
さらに、第9のトランジスタ9のコレクタは、第3及び第4のトランジスタ3,4のエミッタに接続されると共に、第2の入力端子52に接続される一方、エミッタは、アースに接続されている。
【0023】
次に、かかる構成における動作について説明する。
まず、第1及び第2の入力端子51,52に印加される入力信号(交流信号)が比較的小さい場合、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧に比して小さいものとなり、第1及び第4のトランジスタ1,4に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源34による電源電圧から、それぞれの抵抗器21a,22aにおける電圧降下分だけ減じた大きさとなるのは先の図1に示された回路構成の場合と同一である。
またこのとき、第2及び第3のトランジスタ2,3には、コレクタ電流が殆ど流れないため、第5及び第6のトランジスタ5,6のコレクタ電流も流れない状態となるのも先の図1に示された回路構成の場合と同一である。
【0024】
そのため、第2のカレントミラー回路105Aの第7のトランジスタ7のコレクタには、第1及び第2の入力端子51,52への入力信号が小さい場合には、いわば初期電流として第1の定電流源41からの電流がコレクタ電流として流れることとなると共に、カレントミラー比に応じて第8及び第9のトランジスタ8,9にもコレクタ電流が流れることとなる。
【0025】
一方、第1及び第2の入力端子51,52への入力信号が大きい場合には、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧より大となり、これが第2及び第3のトランジスタ2,3のベースに印加されることとなる。
その結果、第2及び第3のトランジスタ2,3のコレクタ電流が増加し、それに伴い第5のトランジスタ5のコレクタ電流も増加し、したがって、第5のトランジスタ5といわゆるカレントペアである第6のトランジスタ6のコレクタ電流も増加することとなる。
そして、第2のカレントミラー回路105Aの第7のトランジスタ7には、先の場合と異なり、第1の定電流源41からの電流に加えて、第6のトランジスタ6のコレクタ電流も流れ込むこととなる。
【0026】
したがって、第8及び第9のトランジスタ8,9のコレクタにも、第1の定電流源41の電流と第6のトランジスタ6のコレクタ電流の和の電流がカレントミラー比によって配分されて流れるため、入力信号の増大による歪みの改善が図られることとなる。
また、電源電圧が低下したとしても、第8及び第9のトランジスタ8,9のコレクタ電流は、上述したように第7のトランジスタ7によるカレントミラー動作による電流供給によるものであるため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【0027】
次に、第1の発明に係る可変利得増幅回路S1のより具体的な第2の構成例について図3を参照しつつ説明する。なお、図1又は図2に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図3に示された可変利得増幅回路S1bは、図2に示された回路構成を基本として、図2に示された第2のカレントミラー回路105Aにベース電流補償のための構成が付加されて第2のカレントミラー回路105Bとして構成されたものである。
すなわち、ベース電流補償用トランジスタとしてnpn形の第10のトランジスタ10が、そのコレクタが直流電源34に接続される一方、そのベースが第6及び第7のトランジスタ6,7のコレクタに、また、エミッタが第7乃至第9のトランジスタ7〜9のベースに、それぞれ接続されて設けられたものとなっている。
【0028】
かかる構成においては、まず、ベース電流補償用トランジスタとしての第10のトランジスタ10により、第7乃至第9のトランジスタ7〜9のベース電流が十分に補償されるため、図2に示された構成におけるように第7のトランジスタ7のコレクタ電流の一部で第7乃至第9のトランジスタ7〜9のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
なお、この可変利得増幅回路S1bの全体的な回路動作は、上述した点を除けば、図2の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0029】
次に、第1の発明に係る可変利得増幅回路S1のより具体的な第3の構成例について図4を参照しつつ説明する。なお、図1、図2又は図3に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図4に示された可変利得増幅回路S1cは、図2に示された回路構成を基本として、第2のカレントミラー回路105Aに代えて、次述するように構成されてなる第2のカレントミラー回路105Cが設けられてなるものである。
第2のカレントミラー回105Cは、ベース電流の補償とトランジスタのコレクタ・エミッタ間電圧に応じてコレクタ電流がまちまちとなるいわゆるアーリ効果対策を講じた回路構成となっているものである。
【0030】
すなわち、第7乃至第9のトランジスタ7〜9といわゆるカレントぺアとなるnpn形の第11のトランジスタ11と、ベース電流補償用トランジスタとしてnpn形の第10のトランジスタ10が次述するように設けられている。
まず、第10のトランジスタ10のベースは、第6及び第7のトランジスタ6,7のコレクタに接続される一方、第11のトランジスタ11は、そのベースとコレクタとが相互に接続されると共に、第7乃至第9のトランジスタ7〜9のベースに接続されたものとなっている。
そして、第10のトランジスタ10のコレクタは、直流電源34に接続される一方、エミッタは、第11のトランジスタ11のコレクタと接続されており、第11のトランジスタ11のエミッタは、アースに接続されたものとなっている。
【0031】
かかる構成においては、第10のトランジスタ10により第7乃至第9のトランジスタ7〜9及び第11のトランジスタ11のベース電流が補償されて、第7のトランジスタ7には、第6のトランジスタ6からの電流がほぼ全て流れ込みコレクタ電流となると共に、第7及び第11のトランジスタ7,11のコレクタ・エミッタ間電圧がベース・エミッタ間電圧に保持されるため、いわゆるアーリ効果によるコレクタ電流のばらつきが低減されることとなる。
なお、この可変利得増幅回路S1cの全体的な回路動作は、上述した点を除けば、図2の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0032】
次に、第2の発明に係る可変利得増幅回路S2の基本回路構成について、図5を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図5に示された可変利得増幅回路S2は、先に図1に示された回路構成を基本とし、図1に示された回路構成における第1の定電流源41に代えて、第2及び第3の定電流源42,43が次述するようにして設けられたものである。
【0033】
すなわち、この可変利得増幅回路S2は、第1の差動増幅回路101と、第2の差動増幅回路102と、第1のカレントミラー回路104と、第2のカレントミラー回路105とを主たる構成要素としてなるものである点は、先の図1に示されたものと同一である。
そして、この可変利得増幅回路S2においては、図1における第1の定電流源41に代えて、第1及び第2のトランジスタ1,2のエミッタとアースとの間に第2の定電流源42が、また、第3及び第4のトランジスタ3,4のエミッタとアースとの間に、第3の定電流源43が、それぞれ設けられたものとなっている。
【0034】
かかる構成における動作について説明すれば、まず、第1及び第2の入力端子51,52に印加される入力信号(交流信号)が比較的小さい場合、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧に比して小さいものとなり、第1及び第4のトランジスタ1,4に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源34による電源電圧から、それぞれのインピーダンス素子21,22における電圧降下分だけ減じた大きさとなるのは先の図1に示された回路構成の場合と同一である。
またこのとき、第2及び第3のトランジスタ2,3には、コレクタ電流が殆ど流れないため、第5及び第6のトランジスタ5,6のコレクタ電流も流れない状態となるのも先の図1に示された回路構成の場合と同一である。したがって、この場合、第2のカレントミラー回路105には、第6のトランジスタ6からの電流供給はなされず、このため、第2のカレントミラー回路105による第1及び第2のトランジスタ1,2のエミッタ電流及び第3及び第4のトランジスタ3,4のエミッタ電流の発生はなくなるが、第1及び第2のトランジスタ1,2のエミッタ電流は、第2の定電流源42により、第3及び第4のトランジスタ3,4のエミッタ電流は、第3の定電流源43により、それぞれ確保されることとなる。
【0035】
一方、第1及び第2の入力端子51,52への入力信号が大きい場合には、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧より大となり、これが第2及び第3のトランジスタ2,3のベースに印加されることとなる。
その結果、第2及び第3のトランジスタ2,3のコレクタ電流が増加し、それに伴い第5のトランジスタ5のコレクタ電流も増加する。したがって、第5のトランジスタ5といわゆるカレントペアである第6のトランジスタ6のコレクタ電流も増加することとなる。この第6のトランジスタ6のコレクタ電流は、第2のカレントミラー回路105にも流れることとなる。
したがって、第1及び第2のトランジスタ1,2のエミッタ電流は、先の第2の定電流源42の電流と第2のカレントミラー回路105の電流との和となり、また、第3及び第4のトランジスタ3,4のエミッタ電流は、先の第3の定電流源43の電流と、第2のカレントミラー回路105の電流との和となり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【0036】
また、電源電圧が低下したとしても、第1及び第2のトランジスタ1,2のエミッタ電流及び第3及び第4のトランジスタ3,4のエミッタ電流は、上述のように、第2及び第3の定電流源42,43並びに第2のカレントミラー回路105により供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【0037】
次に、可変利得増幅回路S2のより具体的な第1の構成例について図6を参照しつつ説明する。なお、図2及び図5に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、この図6に示された可変利得増幅回路S2aは、次述するように第2のカレントミラー回路105Aの具体的な構成が示されたものである点と、先の図5において示された第1のインピーダンス素子21として第1の抵抗器21a、第2のインピーダンス素子として第2の抵抗器22aが用いられてなる点を除けば、他の回路構成は、基本的に先の図5に示されたものと同一のものである。
そして、第2のカレントミラー回路105Aの具体的構成は、先の図2に示された構成と同一のものであり、その詳細についての再度の説明は省略することとする。
【0038】
次に、かかる構成における動作について説明する。
まず、第1及び第2の入力端子51,52に印加される入力信号(交流信号)が比較的小さい場合、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧に比して小さいものとなり、第1及び第4のトランジスタ1,4に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源34による電源電圧から、それぞれの抵抗器21a,22aにおける電圧降下分だけ減じた大きさとなるのは先の図5に示された回路構成の場合と同一である。
またこのとき、第2及び第3のトランジスタ2,3には、コレクタ電流が殆ど流れないため、第5及び第6のトランジスタ5,6のコレクタ電流も流れない状態となるのも先の図5に示された回路構成の場合と同一である。
【0039】
そのため、第2のカレントミラー回路105Aの第7のトランジスタ7のコレクタには、第6のトランジスタ6からの電流は流れず、したがって、第8及び第9のトランジスタ8,9にも第7のトランジスタ7による電流は生じない。
しかしながら、この場合、第1及び第2のトランジスタ1,2のエミッタ電流は、第2の定電流源42により、第3及び第4のトランジスタ3,4のエミッタ電流は、第3の定電流源43により、それぞれ供給されることとなる。
【0040】
一方、第1及び第2の入力端子51,52への入力信号が大きい場合には、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧より大となり、これが第2及び第3のトランジスタ2,3のベースに印加されることとなる。
その結果、第2及び第3のトランジスタ2,3のコレクタ電流が増加し、それに伴い第5のトランジスタ5のコレクタ電流も増加する。したがって、第5のトランジスタ5といわゆるカレントペアである第6のトランジスタ6のコレクタ電流も増加することとなる。そして、第8及び第9のトランジスタ8,9にもカレントミラー比に応じたコレクタ電流が流れることとなる。
したがって、第1及び第2のトランジスタ1,2のエミッタ電流は、先の第2の定電流源42の電流と第8のトランジスタ8のコレクタ電流との和の電流が、カレントミラー比により配分された大きさとなり、また、第3及び第4のトランジスタ3,4のエミッタ電流は、先の第3の定電流源43の電流と、第9のトランジスタ9のコレクタ電流との和の電流がカレントミラー比により配分された大きさとなり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【0041】
また、電源電圧が低下したとしても、第1及び第2のトランジスタ1,2のエミッタ電流及び第3及び第4のトランジスタ3,4のエミッタ電流は、上述のように、第2及び第3の定電流源42,43並びに第2のカレントミラー回路105Aにより供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【0042】
次に、可変利得増幅回路S2のより具体的な第2の構成例について図7を参照しつつ説明する。なお、図3又は図6に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図7に示された可変利得増幅回路S2bは、先の図6に示された回路構成例を基本として、図6に示された第2のカレントミラー回路105Aにベース電流補償のための構成が付加されて第2のカレントミラー回路105Bとして構成されたものである。
すなわち、ベース電流補償用トランジスタとして第10のトランジスタ10は、そのコレクタが直流電源34に接続される一方、そのベースが第6及び第7のトランジスタ6,7のコレクタに、また、エミッタが第7乃至第9のトランジスタ7〜9のベースに、それぞれ接続されて設けられたものとなっている。そして、第2のカレントミラー回路105Bは、先の図3に示された第2のカレントミラー回路105Bと同一構成のものである。
【0043】
かかる構成においては、まず、ベース電流補償用トランジスタとしての第10のトランジスタ10により、第7乃至第9のトランジスタ7〜9のベース電流が十分に補償されるため、図6に示された回路構成例の場合に比して、第8及び第9のトランジスタ8,9のコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
なお、この可変利得増幅回路S2bの全体的な回路動作は、上述した点を除けば、図6の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0044】
次に、可変利得増幅回路S2のより具体的な第3の構成例について図8を参照しつつ説明する。なお、図4又は図6に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図8に示された可変利得増幅回路S2cは、先の図7に示された回路構成例を基本として、第2のカレントミラー回路105Bに代えて、先に図4において示された構成を有してなる第2のカレントミラー回路105Cが設けられてなるものである。
【0045】
すなわち、npn形の第10及び第11のトランジスタ10,11は、先に図4に示された回路構成例で述べたと同様に接続されて、第2のカレントミラー回路105Cが構成されており、その接続の詳細についての再度の説明は省略することとする。
【0046】
かかる構成においては、先に図4に示された回路構成例において説明したと同様に、第2のカレントミラー回路105Cにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路S2cの全体的な回路動作は、図6の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0047】
次に、第3の発明に係る可変利得増幅回路S3の基本回路構成について、図9を参照しつつ説明する。なお、図1又は図3に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図9に示された可変利得増幅回路S3は、先に図1に示された回路構成を基本とし、これに次述するような平衡増幅回路106が付加されて構成されたものとなっている。
すなわち、平衡増幅回路106は、npn形の第12及び第13のトランジスタ12,13を有して構成されたもので、第12及び第13のトランジスタ12,13は、相互にベースが接続されると共に、第2のバイアス電源32による所定の第2のバイアス電圧が印加されるようになっている一方、第12のトランジスタ12のコレクタは、第1の差動増幅回路101の第1及び第2のトランジスタ1,2のエミッタに、また、第13のトランジスタ13のコレクタは、第2の差動増幅回路102の第3及び第4のトランジスタ3,4のエミッタに、それぞれ接続されたものとなっている。
さらに、第12のトランジスタ12のエミッタは、第2のカレントミラー回路105の一方の出力段と共に第1の入力端子51に接続されており、また、第13のトランジスタ13のエミッタは、第2のカレントミラー回路105の他方の出力段と共に第2の入力端子52に接続されたものとなっている。
【0048】
かかる構成においては、平衡増幅回路106は、ベース接地回路の構成を採るものであるため、その入力側と出力側との容量的な結合が小さいことから、第1及び第2の入力端子51,52に接続される図示されない前段の回路からの電気的な影響が第1及び第2の差動増幅回路101,102に及ぶことを抑圧でき、安定した回路動作が確保されることとなる。
なお、この可変利得増幅回路S3の全体的な回路動作は、上述した点を除けば、図1の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0049】
次に、第3の発明に係る可変利得増幅回路S3のより具体的な第1の構成例について図10を参照しつつ説明する。なお、図2又は図9に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図10に示された可変利得増幅回路S3aは、第2のカレントミラー回路105Aの具体的な構成が示されたものである点と、先の図9において示された第1のインピーダンス素子21として第1の抵抗器21a、第2のインピーダンス素子として第2の抵抗器22aが用いられてなる点を除けば、他の回路構成は、基本的に先の図9に示されたものと同一のものである。
そして、第2のカレントミラー回路105Aの回路構成は、先に図2に示された回路構成例と同一のものとなっている。
【0050】
次に、かかる構成における動作について説明すれば、まず、平衡増幅回路106は、ベース接地回路の構成を採るものであるため、その入力側と出力側との容量的な結合が小さいことから、第1及び第2の入力端子51,52に接続される図示されない前段の回路からの電気的な影響が第1及び第2の差動増幅回路101,102に及ぶことを抑圧でき、安定した回路動作が確保されることとなる。
そして、かかる平衡増幅回路106による作用を除けば、この可変利得増幅回路S3a全体の回路動作は、図2の構成例で説明したと基本的に同様のものである。
すなわち、再度ここで説明をすれば、まず、第1及び第2の入力端子51,52に印加される入力信号(交流信号)が比較的小さい場合、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧に比して小さいものとなり、第1及び第4のトランジスタ1,4に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源34による電源電圧から、それぞれの抵抗器21a,22aにおける電圧降下分だけ減じた大きさとなる。
またこのとき、第2及び第3のトランジスタ2,3には、コレクタ電流が殆ど流れないため、第5及び第6のトランジスタ5,6のコレクタ電流も流れない状態となる。
【0051】
そのため、第2のカレントミラー回路105Aの第7のトランジスタ7のコレクタには、第1及び第2の入力端子51,52への入力信号が小さい場合には、いわば初期電流として第1の定電流源41からの電流がコレクタ電流として流れることとなると共に、カレントミラー比に応じた電流が第8及び第9のトランジスタ8,9のコレクタ電流として流れることとなる。
【0052】
一方、第1及び第2の入力端子51,52への入力信号が大きい場合には、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧より大となり、これが第2及び第3のトランジスタ2,3のベースに印加されることとなる。
その結果、第2及び第3のトランジスタ2,3のコレクタ電流が増加し、それに伴い第5のトランジスタ5のコレクタ電流も増加し、したがって、第5のトランジスタ5といわゆるカレントペアである第6のトランジスタ6のコレクタ電流も増加することとなる。
そして、第2のカレントミラー回路105Aの第7のトランジスタ7には、先の場合と異なり、第1の定電流源41からの電流に加えて、第6のトランジスタ6のコレクタ電流も流れ込むこととなる。
【0053】
したがって、第8及び第9のトランジスタ8,9のコレクタには、第1の定電流源41の電流と第6のトランジスタ6のコレクタ電流の和が、カレントミラー比に応じて配分された電流が流れるため、入力信号の増大による歪みの改善が図られることとなる。
また、電源電圧が低下したとしても、第8及び第9のトランジスタ8,9のコレクタ電流は、上述したように第7のトランジスタ7によるカレントミラー動作による電流供給によるものであるため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【0054】
次に、第3の発明に係る可変利得増幅回路S3のより具体的な第2の構成例について図11を参照しつつ説明する。なお、図3又は図10に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図11に示された可変利得増幅回路S3bは、図10に示された構成を基本として、図10に示された第2のカレントミラー回路105Aにベース電流補償のための構成が付加されて第2のカレントミラー回路105Bとして構成されたものである。そして、第2のカレントミラー回路105Bは、先に図3に示されたものと同一のものであり、ここでの再度の詳細な説明は省略することとする。
【0055】
かかる構成において、まず、ベース電流補償用トランジスタとしての第10のトランジスタ10により、第7乃至第9のトランジスタ7〜9のベース電流が十分に補償されるため、図10に示された構成におけるように第7のトランジスタ7のコレクタ電流の一部で第7乃至第9のトランジスタ7〜9のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路S3bの全体的な回路動作は、上述した点を除けば、図10の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0056】
次に、第3の発明に係る可変利得増幅回路S3のより具体的な第3の構成例について図12を参照しつつ説明する。なお、図4又は図10に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図12に示された可変利得増幅回路S3cは、図10に示された回路構成例を基本として、第2のカレントミラー回路105Aに代えて、第2のカレントミラー回路105Cが設けられてなるもので、この第2のカレントミラー回路105Cは、先に図4に示されたものと同一のものであり、その詳細な説明は省略することとする。
【0057】
かかる構成においては、先に図4に示された回路構成例において説明したと同様に、第2のカレントミラー回路105Cにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路S3cの全体的な回路動作は、図10の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0058】
次に、第4の発明に係る可変利得増幅回路S4の基本回路構成について、図13を参照しつつ説明する。なお、図5又は図9に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図13に示された可変利得増幅回路S4は、先に図9に示された回路構成を基本とし、これに、図5に示された回路構成例における第2及び第3の定電流源42,43を付加して構成されたものとなっている。
すなわち、第2の定電流源42が、第12のトランジスタ12のエミッタ、第1の出力端子53及び第2のカレントミラー回路105の一方の出力段と、アースとの間に設けられ、また、第3の定電流源43が第13のトランジスタ13のエミッタ、第2の出力端子54及び第2のカレントミラー回路105の他方の出力段と、アースとの間に設けられて構成されたものとなっている。
【0059】
かかる構成における動作は、平衡増幅回路106がある点を除けば、先に図5に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0060】
次に、第4の発明に係る可変利得増幅回路S4のより具体的な第1の構成例について図14を参照しつつ説明する。なお、図2、図6又は図13に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図14に示された可変利得増幅回路S4aは、第2のカレントミラー回路105Aの具体的な構成が示されたものである点と、先の図13において示された第1のインピーダンス素子21として第1の抵抗器21a、第2のインピーダンス素子として第2の抵抗器22aが用いられてなる点を除けば、他の回路構成は、基本的に先の図13に示されたものと同一のものである。
【0061】
そして、第2のカレントミラー回路105Aは、先に図2に示された回路構成例の場合と同一のものである。
すなわち、npn形の第7乃至第9のトランジスタ7〜9によって、第2のカレントミラー回路 が構成されており、第8のトランジスタ8のコレクタ、第12のトランジスタ12のエミッタ及び第1の入力端子51と、アースとの間に第2の定電流源42が、また、第9のトランジスタ9のコレクタ、第13のトランジスタ13のエミッタ及び第2の入力端子52と、アースとの間に第3の定電流源43が、それぞれ設けられた構成となっているものである。
【0062】
かかる構成における動作は、平衡増幅回路106が設けられて、それにより先に図9に示された回路構成例において説明したように、第1及び第2の入力端子51,52に接続される図示されない前段の回路が、第1及び第2の差動増幅回路101,102へ及ぼす影響が極めて小さいという点を除けば、先に図6に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0063】
次に、第4の発明に係る可変利得増幅回路S4のより具体的な第2の構成例について図15を参照しつつ説明する。なお、図3又は14図に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図15に示された可変利得増幅回路S4bは、図14に示された回路構成例を基本として、図15に示された第2のカレントミラー回路105Aにベース電流補償のための構成が付加されて第2のカレントミラー回路105Bとして構成されたものである。
すなわち、第10のトランジスタ10は、先に図3で示された回路構成例の場合と同様な回路接続で設けられたもので、その回路接続についてここでの再度の詳細な説明は省略することとする。
【0064】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第10のトランジスタ10により、第7乃至第9のトランジスタ7〜9のベース電流が十分に補償されるため、図14に示された構成におけるように第7のトランジスタ7のコレクタ電流の一部で第7乃至第9のトランジスタ7〜9のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路S4bの全体的な回路動作は、上述した点を除けば、図14に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【0065】
次に、第4の発明に係る可変利得増幅回路S4のより具体的な第3の構成例について図16を参照しつつ説明する。なお、図4又は図14に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図16に示された可変利得増幅回路S4cは、先に図14に示された回路構成例を基本として、第2のカレントミラー回路105Aに代えて、先に図4において示された構成を有してなる第2のカレントミラー回路105Cが設けられてなるものである。
【0066】
すなわち、npn形の第10及び第11のトランジスタ10,11は、先に図4に示された回路構成例で述べたと同様に接続されて、第2のカレントミラー回路105Cが構成されており、その接続の詳細についての再度の説明は省略することとする。
【0067】
かかる構成においては、先に図4に示された回路構成例において説明したと同様に、第2のカレントミラー回路105Cにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路S4cの全体的な回路動作は、図14の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0068】
次に、第5の発明に係る可変利得増幅回路S5の基本回路構成について、図17を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図17に示された可変利得増幅回路S5は、先に図1に示された回路構成を基本とし、これに、第3の差動増幅回路103が次述するように付加されて構成されたものとなっている。
【0069】
すなわち、第3の差動増幅回路103は、npn形の第14及び第15のトランジスタ14,15、第1及び第2のバイアス抵抗器24,25、第3のインピーダンス素子23及び第2のバイアス電源32を主たる構成要素としてなるものである。
まず、第14のトランジスタ14は、そのコレクタが第1及び第2のトランジスタ1,2のエミッタに、また、第15のトランジスタ15のコレクタは、第3及び第4のトランジスタ3,4のエミッタに、それぞれ接続されている一方、第14及び第15のトランジスタ14,15のエミッタは、それぞれ第2のカレントミラー回路105の出力段に接続されたものとなっていると共に、第3のインピーダンス素子23を介して相互に接続されたものとなっている。
【0070】
また、第14のトランジスタ14のベースは、第1の入力端子51に接続されると共に、第1のバイアス抵抗器24を介して、所定の第2のバイアス電圧を出力する第2のバイアス電源32に接続される一方、第15のトランジスタ15のベースは、第2の入力端子52に接続されると共に、第2のバイアス抵抗器25を介して、第2のバイアス電源32に接続されたものとなっている。
【0071】
かかる構成における動作は、第1及び第2の入力端子51,52に印加された入力信号が、第3の差動増幅回路103により増幅されて第1及び第2の差動増幅回路101,102へ入力されることとなる点を除けば、先に図1に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略すなお、第3の差動増幅回路103は、後述する図25における第3の差動増幅回路103Aの回路と異なり、第14及び第15のトランジスタ14,15のエミッタが第3のインピーダンス素子23を介して接続されているため、良く知られているようにエミッタ同士が直接接続された構成の第3の差動増幅回路103Aに比して、入力信号のいわゆるダイナミック・レンジが大きく、比較的大きな信号入力にも十分対応できるものとなっている。
【0072】
次に、第5の発明に係る可変利得増幅回路S5のより具体的な第1の構成例について図18を参照しつつ説明する。なお、図2又は図17に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図18に示された可変利得増幅回路S5aは、第2のカレントミラー回路105Aの具体的な構成が示されたものである点と、先の図17において示された第1のインピーダンス素子21として第1の抵抗器21a、第2のインピーダンス素子として第2の抵抗器22a、第3のインピーダンス素子23として第3の抵抗器23aが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図17に示されたものと同一のものである。
そして、第2のカレントミラー回路105Aの回路構成は、先に図2に示された回路構成例の場合と同一のものとなっており、第8のトランジスタ8のコレクタは、第14のトランジスタ14のエミッタ及び第3の抵抗器23aの一方の端子に、また、第9のトランジスタ9のコレクタは、第15のトランジスタ15のエミッタ及び第3の抵抗器23aの他方の端子に、それぞれ接続されたものとなっている。
【0073】
かかる構成における動作は、第1及び第2の入力端子51,52に印加された入力信号が、第3の差動増幅回路103により増幅されて第1及び第2の差動増幅回路101,102へ入力されることとなる点を除けば、先に図2に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0074】
次に、第5の発明に係る可変利得増幅回路S5のより具体的な第2の構成例について図19を参照しつつ説明する。なお、図3又は図18に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図19に示された可変利得増幅回路S5bは、図18に示された回路構成例を基本とし、図18に示された第2のカレントミラー回路105Aにベース電流補償のための構成が付加されて第2のカレントミラー回路105Bとして構成されたものである。
そして、第2のカレントミラー回路105Bは、先に図3で示されたものと同一構成を有してなるもので、ここでの再度の詳細な説明は省略することとする。
【0075】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第10のトランジスタ10により、第7乃至第9のトランジスタ7〜9のベース電流が十分に補償されるため、図18に示された構成におけるように第7のトランジスタ7のコレクタ電流の一部で第7乃至第9のトランジスタ7〜9のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路S5bの全体的な回路動作は、上述した点を除けば、図18に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【0076】
次に、第5の発明に係る可変利得増幅回路S5のより具体的な第3の構成例について図20を参照しつつ説明する。なお、図4又は図18に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図20に示された可変利得増幅回路S5cは、先に図18に示された回路構成例を基本として、第2のカレントミラー回路105Bに代えて、先に図4において示された構成を有してなる第2のカレントミラー回路105Cが設けられてなるものである。
【0077】
すなわち、npn形の第10及び第11のトランジスタ10,11は、先に図4に示された回路構成例で述べたと同様に接続されて、第2のカレントミラー回路105Cが構成されており、その接続の詳細についての再度の説明は省略することとする。
【0078】
かかる構成においては、先に図4に示された回路構成例において説明したと同様に、第2のカレントミラー回路105Cにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路S5cの全体的な回路動作は、図18の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0079】
次に、第6の発明に係る可変利得増幅回路S6の基本回路構成について、図21を参照しつつ説明する。なお、図5又は図17に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図21に示された可変利得増幅回路S6は、先に図17に示された回路構成を基本とし、これに、図17に示された回路構成例における第1の定電流源41に代えて、第2及び第3の定電流源42,43が次述するように付加されて構成されたものとなっている。
【0080】
すなわち、可変利得増幅回路S6においては、図17における第1の定電流源41に代えて、第14のトランジスタ14のエミッタとアースとの間に第2の定電流源42が、第15のトランジスタ15のエミッタとアースとの間に、第3の定電流源43が、それぞれ設けられたものとなっている。
【0081】
かかる構成における動作は、まず、第1及び第2の入力端子51,52に印加された入力信号が、第3の差動増幅回路103により増幅されて第1及び第2の差動増幅回路101,102へ入力されることとなる点を除けば、基本的には、先に図5に示された回路構成例で説明したと同様である。
すなわち、第1及び第2の入力端子51,52に印加される入力信号(交流信号)が比較的小さい場合、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧に比して小さいものとなり、第1及び第4のトランジスタ1,4に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源34による電源電圧から、それぞれのインピーダンス素子21,22における電圧降下分だけ減じた大きさとなる。
【0082】
またこのとき、第2及び第3のトランジスタ2,3には、コレクタ電流が殆ど流れないため、第5及び第6のトランジスタ5,6のコレクタ電流も流れない状態となる。
したがって、この場合、第2のカレントミラー回路105には、第6のトランジスタ6からの電流供給はなされず、このため、第2のカレントミラー回路105による第14及び第15のトランジスタ14,15のエミッタ電流の供給はなくなるが、第2及び第3の定電流源42,43により確保されることとなる。
【0083】
一方、第1及び第2の入力端子51,52への入力信号が大きい場合には、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧より大となり、これが第2及び第3のトランジスタ2,3のベースに印加されることとなる。
その結果、第2及び第3のトランジスタ2,3のコレクタ電流が増加し、それに伴い第5のトランジスタ5のコレクタ電流も増加し、したがって、第5のトランジスタ5といわゆるカレントペアである第6のトランジスタ6のコレクタ電流も増加することとなる。この第6のトランジスタ6のコレクタ電流は、第2のカレントミラー回路105にも流れることとなる。
したがって、第14のトランジスタ14のエミッタ電流は、先の第2の定電流源42の電流と第2のカレントミラー回路105による電流との和となり、また、第15のトランジスタ15のエミッタ電流は、先の第3の定電流源43の電流と、第2のカレントミラー回路105による電流との和となり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【0084】
次に、第6の発明に係る可変利得増幅回路S6のより具体的な第1の構成例について図22を参照しつつ説明する。なお図2又は図21に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図22に示された可変利得増幅回路S6aは、第2のカレントミラー回路105Aの具体的な構成が示されたものである点と、先の図21において示された第1のインピーダンス素子21として第1の抵抗器21a、第2のインピーダンス素子として第2の抵抗器22a、第3のインピーダンス素子23として第3の抵抗器23aが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図21に示されたものと同一のものである。
【0085】
そして、第2のカレントミラー回路105Aの回路構成は、先に図2に示された回路構成例の場合と同一のものとなっている。
すなわち、npn形の第7乃至第9のトランジスタ7〜9によって、第2のカレントミラー回路105Aが構成されており、第8のトランジスタ8のコレクタと第14のトランジスタ14のエミッタとが相互に接続され、この接続点とアースとの間に第2の定電流源42が、また、第9のトランジスタ9のコレクタと第15のトランジスタ15のエミッタとが相互に接続され、この接続点とアースとの間に第3の定電流源43が、それぞれ設けられた構成となっているものである。
【0086】
かかる構成における動作は、第1及び第2の入力端子51,52に印加された入力信号が、第3の差動増幅回路103により増幅されて第1及び第2の差動増幅回路101,102へ入力されることとなる点を除けば、先に図6に示された回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【0087】
次に、第6の発明に係る可変利得増幅回路S6のより具体的な第2の構成例について図23を参照しつつ説明する。なお図3又は図22に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図23に示された可変利得増幅回路S6bは、図22に示された回路構成例を基本として、図22に示された第2のカレントミラー回路105Aにベース電流補償のための構成が付加されて第2のカレントミラー回路105Bとして構成されたものである。
すなわち、第10のトランジスタ10は、先に図3で示された回路構成例の場合と同様な回路接続で設けられたもので、その回路接続についてここでの再度の詳細な説明は省略することとする。
【0088】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第10のトランジスタ10により、第7乃至第9のトランジスタ7〜9のベース電流が十分に補償されるため、図22に示された構成におけるように第7のトランジスタ7のコレクタ電流の一部で第7乃至第9のトランジスタ7〜9のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路S6bの全体的な回路動作は、上述した点を除けば、図22に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【0089】
次に、第6の発明に係る可変利得増幅回路S6のより具体的な第3の構成例について図24を参照しつつ説明する。なお、図4又は図22に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図24に示された可変利得増幅回路S6cは、先に図22に示された回路構成例を基本として、第2のカレントミラー回路105Aに代えて、先に図4において示された構成を有してなる第2のカレントミラー回路105Cが設けられてなるものである。
【0090】
すなわち、npn形の第10及び第11のトランジスタ10,11は、先に図4に示された回路構成例で述べたと同様に接続されて、第2のカレントミラー回路105Cが構成されており、その接続の詳細についての再度の説明は省略することとする。
【0091】
かかる構成においては、先に図4に示された回路構成例において説明したと同様に、第2のカレントミラー回路105Cにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路S6cの全体的な回路動作は、図22の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【0092】
次に、第7の発明に係る可変利得増幅回路S7の基本回路構成について、図25を参照しつつ説明する。なお、図17に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図25に示された可変利得増幅回路S7は、先に図17に示された回路構成を基本として、図17に示された第3のインピーダンス素子23を用いることなく次述するように第3の差動増幅回路103Aが構成されたものとなっている。さらに、第2のカレントミラー回路105Dの出力段が一つとなっているものである。
【0093】
すなわち、第3の差動増幅回路103Aは、npn形の第14及び第15のトランジスタ14,15、第1及び第2のバイアス抵抗器24,25及び第2のバイアス電源32を主たる構成要素としてなるものである。
まず、第14のトランジスタ14は、そのコレクタが第1及び第2のトランジスタ1,2のエミッタに、また、第15のトランジスタ15のコレクタは、第3及び第4のトランジスタ3,4のエミッタに、それぞれ接続されている一方、第14及び第15のトランジスタ14,15のエミッタは相互に接続されて第2のカレントミラー回路105Dの出力段に接続されたものとなっている。
また、第14のトランジスタ14のベースは、第1の入力端子51に接続されると共に、第1のバイアス抵抗器24を介して、所定の第2のバイアス電圧を出力する第2のバイアス電源32に接続される一方、第15のトランジスタ15のベースは、第2の入力端子52に接続されると共に、第2のバイアス抵抗器25を介して、第2のバイアス電源32に接続されたものとなっている。
【0094】
かかる構成において、第3の差動増幅回路103Aは、第14及び第15のトランジスタ14,15のエミッタが直接接続された構成となっており、この点において先の図18に示された第3の差動増幅回路103においては、第3の抵抗器23aを介して第14及び第15のトランジスタ14,15のエミッタが相互に接続された構成と異なるものとなっている。
この第3の差動増幅回路103Aのように第14及び第15のトランジスタ14,15のエミッタが直接接続された構成においては、入力信号のいわゆるダイナミック・レンジが大きい場合には飽和状態となってしまうため、比較的小信号入力に適するものである。
そして、入力信号のダイナミック・レンジを拡大するべく構成されたものが先の第3の差動増幅回路103であり、第3の差動増幅回路103は、第3の抵抗器23aを介して第14及び第15のトランジスタ14,15のエミッタを相互に接続して、いわゆるコンダクタンスを低下させて入力信号のダイナミック・レンジの拡大が図られたものとなっている。
【0095】
この可変利得増幅回路S7の動作は、上述したように第3の差動増幅回路103Aが小信号入力に適するものである点を除けば、基本的な動作は、先に図17に示された回路構成例の場合と同様であるので、ここでの詳細な説明は省略する。
【0096】
次に、第7の発明に係る可変利得増幅回路S7のより具体的な第1の構成例について図26を参照しつつ説明する。なお、図25に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図26に示された可変利得増幅回路S7aは、第2のカレントミラー回路105Eの具体的な構成が示されたものである点と、先の図25において示された第1のインピーダンス素子21として第1の抵抗器21a、第2のインピーダンス素子として第2の抵抗器22aが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図25に示されたものと同一のものである。
【0097】
すなわち、第2のカレントミラー回路105Eは、npn形の第7及び第8のトランジスタ7,8を用いてなり、まず、第7のトランジスタ7は、ベースとコレクタとが接続されると共に、第6のトランジスタ6のコレクタに接続される一方、エミッタは、アースに接続されたものとなっている。
また、この第7のトランジスタ7のベースは、第8のトランジスタ8のベースとも相互に接続されたものとなっている。
そして、第8のトランジスタ8のコレクタは、第14及び第15のトランジスタ14,15のエミッタに接続される一方、第8のトランジスタ8のエミッタは、アースに接続されたものとなっている。
【0098】
かかる構成における動作は、第1及び第2の入力端子51,52に印加された入力信号が、第3の差動増幅回路103Aにより増幅されて第1及び第2の差動増幅回路101,102へ入力されることとなる点を除けば、先に図18に示された回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【0099】
次に、第7の発明に係る可変利得増幅回路S7のより具体的な第2の構成例について図27を参照しつつ説明する。なお、図3又は図26に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図27に示された可変利得増幅回路S7bは、図26に示された回路構成例を基本として、図26に示された第2のカレントミラー回路105Eに代えてベース電流補償がなされた第2のカレントミラー回路105Fが設けられたものである。
すなわち、第10のトランジスタ10は、先に図3で示された回路構成例の場合と同様な回路接続で設けられたもので、その回路接続についてここでの再度の詳細な説明は省略することとする。
【0100】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第10のトランジスタ10により、第7乃び第8のトランジスタ7,8のベース電流が十分に補償されるため、図26に示された構成におけるように第7のトランジスタ7のコレクタ電流の一部で第7乃び第8のトランジスタ7,8のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路S7bの全体的な回路動作は、上述した点を除けば、図26に示された回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【0101】
次に、第7の発明に係る可変利得増幅回路S7のより具体的な第3の構成例について図28を参照しつつ説明する。なお、図4又は図26に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図28に示された可変利得増幅回路S7cは、先に図26に示された回路構成例を基本として、第2のカレントミラー回路105Eに代えて、ベース電流補償及びアーリ効果対策がなされた第2のカレントミラー回路105Gが設けられたものである。
【0102】
すなわち、npn形の第10及び第11のトランジスタ10,11は、先に図4に示された回路構成例で述べたと同様に接続されて、第2のカレントミラー回路105Gが構成されており、その接続の詳細についての再度の説明は省略することとする。
【0103】
かかる構成においては、先に図4に示された回路構成例において説明したと同様に、第2のカレントミラー回路105Gにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路S7cの全体的な回路動作は、図26の回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【0104】
次に、第8の発明に係る可変利得増幅回路S8の基本回路構成について、図29を参照しつつ説明する。なお、図15示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図29に示された可変利得増幅回路S8は、先に図25に示された回路構成を基本とし、図25における第1の定電流源41に代えて、第2の定電流源42が、第14及び第15のトランジスタ14,15とアースとの間に設けられた構成となっているものである。
【0105】
かかる構成においては、まず、第1及び第2の入力端子51,52に印加される入力信号(交流信号)が比較的小さく、そのため、第2及び第3のトランジスタ2,3にコレクタ電流が殆ど流れず、同時に第5及び第6のトランジスタ5,6のコレクタ電流も流れない状態においては、第2のカレントミラー回路105Dには、第6のトランジスタ6からの電流供給はなされない。このため、第2のカレントミラー回路105Dによる第3の差動増幅回路103Aの第14及び第15のトランジスタ14,15のエミッタ電流の供給はなされないが、第2の定電流源42によって電流供給がなされることとなる。
【0106】
一方、第1及び第2の入力端子51,52への入力信号が大きい場合には、第2及び第3のトランジスタ2,3のコレクタ電流の増加により、第5及び第6のトランジスタ5,6のコレクタ電流も増加することとなるため、第6のトランジスタ6のコレクタ電流が第2のカレントミラー回路105Dに流れ込むこととなりる。
したがって、第14及び第15のトランジスタ14,15のエミッタ電流は、第2のカレントミラー回路105Dによる電流供給を受けると共に、第2の定電流源42による電流供給も受けることとなり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【0107】
次に、第8の発明に係る可変利得増幅回路S8のより具体的な第1の構成例について図30を参照しつつ説明する。なお図26又は図29に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図30に示された可変利得増幅回路S8aは、第2のカレントミラー回路105Eの具体的な構成が示されたものである点と、先の図29において示された第1のインピーダンス素子21として第1の抵抗器21a、第2のインピーダンス素子として第2の抵抗器22aが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図29に示されたものと同一のものである。
そして、第2のカレントミラー回路105Eの回路構成は、先に図26に示された回路構成例の場合と同一のものであり、その詳細についての再度の説明は省略することとする。
【0108】
かかる構成における動作について説明すれば、まず、第1及び第2の入力端子51,52に印加される入力信号(交流信号)が比較的小さい場合、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧に比して小さいものとなるため、第1及び第4のトランジスタ1,4に多くのコレクタ電流が流れる一方、第2及び第3のトランジスタ2,3には、コレクタ電流が殆ど流れないため、第5及び第6のトランジスタ5,6のコレクタ電流も流れない状態となる。
【0109】
そのため、第2のカレントミラー回路105Eの第7のトランジスタ7のコレクタには、第6のトランジスタ6からの電流は流れず、したがって、第8のトランジスタ8にも第7のトランジスタ7による電流は生じない。
しかしながら、この場合、第3の差動増幅回路103Aの第14及び第15のトランジスタ14,15のエミッタ電流は、第2の定電流源42により供給されることとなる。
【0110】
一方、第1及び第2の入力端子51,52への入力信号が大きくなると、可変バイアス電源33の出力電圧は、第1のバイアス電源31の電圧より大となり、これが第2及び第3のトランジスタ2,3のベースに印加されることとなる。
その結果、第2及び第3のトランジスタ2,3のコレクタ電流が増加し、それに伴い第5のトランジスタ5のコレクタ電流も増加し、したがって、第5のトランジスタ5といわゆるカレントペアである第6のトランジスタ6のコレクタ電流も増加することとなる。そして、第7及び第8のトランジスタ7,8にもコレクタ電流が流れることとなる。
したがって、第14及び第15のトランジスタ14,15のエミッタ電流は、先の第2の定電流源42の電流と第8のトランジスタ8のコレクタ電流との和となり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【0111】
また、電源電圧が低下したとしても、第14及び第15のトランジスタ14,15のエミッタ電流は、上述のように第2の定電流源42並びに第2のカレントミラー回路105Eにより供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【0112】
次に、第8の発明に係る可変利得増幅回路S8のより具体的な第2の構成例について図31を参照しつつ説明する。なお、図27又は図30に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図31に示された可変利得増幅回路S8bは、図30に示された回路構成例を基本として、図30に示された第2のカレントミラー回路105Eに代えてベース電流補償がなされた第2のカレントミラー回路105Fが設けられたものである。
すなわち、第2のカレントミラー回路105Fは、図27に示されたものと同一のものであり、ここでの再度の詳細な説明は省略することとする。
【0113】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第10のトランジスタ10により、第7乃び第8のトランジスタ7,8のベース電流が十分に補償されるため、図30に示された構成におけるように第7のトランジスタ7のコレクタ電流の一部で第7乃び第8のトランジスタ7,8のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路S8bの全体的な回路動作は、上述した点を除けば、図30に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【0114】
次に、第8の発明に係る可変利得増幅回路S8のより具体的な第3の構成例について図32を参照しつつ説明する。なお、図28又は図30に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図32に示された可変利得増幅回路S8cは、先に図30に示された回路構成例を基本として、第2のカレントミラー回路105Eに代えて、ベース電流補償及びアーリ効果対策がなされた第2のカレントミラー回路105Gが設けられたものである。
【0115】
すなわち、npn形の第10及び第11のトランジスタ10,11は、先に図4に示された回路構成例で述べたと同様に接続されて、第2のカレントミラー回路105Gが構成されており、その接続の詳細についての再度の説明は省略することとする。
【0116】
かかる構成においては、先に図4に示された回路構成例において説明したと同様に、第2のカレントミラー回路105においては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路S8cの全体的な回路動作は、図30の回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【0117】
次に、本発明に係る可変利得増幅回路の代表的な歪み特性について、従来回路との比較において図33及び図35を参照しつつ説明すれば、まず、図33及び図35において、横軸の利得制御電圧は、本発明に係る可変利得増幅回路においては第2及び第3のトランジスタ2,3のベースに、従来回路(図34参照)においては、第2及び第3のトランジスタ62,63のベースに、それぞれ印加される電圧であって、入力信号の大きさに応じて変化するものであり、縦軸は出力端子において得られる信号のレベルである。
本発明に係る可変利得増幅回路においては、利得制御電圧が極小さい場合(0〜1v付近)、換言すれば、入力信号が小さな場合、歪み信号のレベルは約−120dBm弱であるのに対し、従来例においては、−110dBm強となっており、本発明に係る可変利得増幅回路の歪み特性が従来に比して明らかに改善されていることが確認できる。また、利得制御電圧が大きな領域においても、本発明に係る可変利得増幅回路の歪み特性は、従来例に比して数dBm程度改善されたものとなっている。
【0118】
なお、上述した回路構成例において用いた各々のバイポーラ形のトランジスタの極性をそれぞれ逆のものとし、それに応じたバイアス電圧が供給されるように回路を構成しても良いことは勿論であり、また、バイポーラ形以外の他の種類のトランジスタを用いて同様に構成してもよいことは勿論である。
【0119】
【発明の効果】
以上、述べたように、本発明によれば、可変利得増幅回路の利得制御がカレントミラー回路と定電流源により行われるよう構成することにより、従来と異なり、電源電圧の減少の際に増幅回路における電流の減少が少なくなり、電源電圧の変動による歪み特性の劣化を抑圧することができ、安定した動作の可変利得増幅回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図1】第1の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図2】図1に示された可変利得増幅回路のより具体的な第1の回路構成例を示す回路図である。
【図3】図1に示された可変利得増幅回路のより具体的な第2の回路構成例を示す回路図である。
【図4】図1に示された可変利得増幅回路のより具体的な第3の回路構成例を示す回路図である。
【図5】第2の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図6】図5に示された可変利得増幅回路のより具体的な第1の回路構成例を示す回路図である。
【図7】図5に示された可変利得増幅回路のより具体的な第2の回路構成例を示す回路図である。
【図8】図5に示された可変利得増幅回路のより具体的な第3の回路構成例を示す回路図である。
【図9】第3の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図10】図9に示された可変利得増幅回路のより具体的な第1の回路構成例を示す回路図である。
【図11】図9に示された可変利得増幅回路のより具体的な第2の回路構成例を示す回路図である。
【図12】図9に示された可変利得増幅回路のより具体的な第3の回路構成例を示す回路図である。
【図13】第4の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図14】図13に示された可変利得増幅回路のより具体的な第1の回路構成例を示す回路図である。
【図15】図13に示された可変利得増幅回路のより具体的な第2の回路構成例を示す回路図である。
【図16】図13に示された可変利得増幅回路のより具体的な第3の回路構成例を示す回路図である。
【図17】第5の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図18】図17に示された可変利得増幅回路のより具体的な第1の回路構成例を示す回路図である。
【図19】図17に示された可変利得増幅回路のより具体的な第2の回路構成例を示す回路図である。
【図20】図17に示された可変利得増幅回路のより具体的な第3の回路構成例を示す回路図である。
【図21】第6の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図22】図21に示された可変利得増幅回路のより具体的な第1の回路構成例を示す回路図である。
【図23】図21に示された可変利得増幅回路のより具体的な第2の回路構成例を示す回路図である。
【図24】図21に示された可変利得増幅回路のより具体的な第3の回路構成例を示す回路図である。
【図25】第7の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図26】図25に示された可変利得増幅回路のより具体的な第1の回路構成例を示す回路図である。
【図27】図25に示された可変利得増幅回路のより具体的な第2の回路構成例を示す回路図である。
【図28】図25に示された可変利得増幅回路のより具体的な第3の回路構成例を示す回路図である。
【図29】第8の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図30】図29に示された可変利得増幅回路のより具体的な第1の回路構成例を示す回路図である。
【図31】図29に示された可変利得増幅回路のより具体的な第2の回路構成例を示す回路図である。
【図32】図29に示された可変利得増幅回路のより具体的な第3の回路構成例を示す回路図である。
【図33】本発明に係る可変利得増幅回路の代表的な歪み特性を示す特性線図である。
【図34】従来の可変利得増幅回路の一構成例を示す回路図である。
【図35】従来回路の歪み特性の例を示す特性線図である。
【符号の説明】
31…第1のバイアス電源
32…第2のバイアス電源
33…可変バイアス電源
34…直流電源
41…第1の定電流源
42…第2の定電流源
43…第3の定電流源
51…第1の入力端子
52…第2の入力端子
53…第1の出力端子
54…第2の出力端子
101…第1の差動増幅回路
102…第2の差動増幅回路
103…第3の差動増幅回路
104…第1のカレントミラー回路
105…第2のカレントミラー回路
106…平衡増幅回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a variable gain amplifier circuit for amplifying a signal in a high frequency band in a so-called TV tuner, BS tuner, etc., and more particularly to a circuit that improves distortion characteristics when a power supply voltage fluctuates.
[0002]
[Prior art]
Conventionally, as this type of amplifier circuit, for example, a variable gain amplifier circuit having a configuration as shown in FIG. 34 is known.
That is, the configuration and operation of the variable gain amplifier circuit will be described with reference to FIG. 1. First, the variable gain amplifier circuit includes two
The first
The second
[0003]
The bases of the first and
On the other hand, the
[0004]
Further, constant current circuits including npn-type seventh and
Further, the emitter of the
[0005]
Further, the collector of the
The collectors of the ninth and
The emitter of the
[0006]
In the variable gain amplifier circuit having such a configuration, the output voltage of the variable
The collector voltage of the
[0007]
Bias voltages divided by
On the other hand, when the input signal becomes large, the voltage of the variable
[0008]
[Problems to be solved by the invention]
However, in the above-described configuration, when the voltage of the DC power supply 80, that is, the power supply voltage is lowered for some reason, the base voltages of the seventh and
The present invention has been made in view of the above circumstances, and provides a variable gain amplifier circuit in which a distortion characteristic is not greatly deteriorated even when a power supply voltage fluctuates and a circuit operation is stable.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a variable gain amplifier circuit according to the present invention includes:
A first differential amplifier circuit having first and second transistors, each emitter being connected to each other;
A second differential amplifier circuit having third and fourth transistors, each emitter being connected to each other;
An input signal is applied between the emitters of the first and second transistors and the emitters of the third and fourth transistors;
A DC power supply voltage is applied to each collector of the first and fourth transistors via an impedance element, respectively.
A predetermined first bias voltage is applied to the bases of the first and fourth transistors, and a bias voltage corresponding to the magnitude of the input signal is applied to the bases of the second and third transistors. A variable gain amplifier circuit configured to be applied to each other and to obtain an output signal between collectors of the first and fourth transistors,
A first current mirror circuit comprising two transistors having polarities different from the polarities of the second and third transistors, wherein collectors of the second and third transistors are connected to an input stage;
The output stage of the first current mirror circuit is connected to the input stage, one of the two output stages is connected to the emitter of the first and second transistors, and the other output stage is connected to the first stage. A second current mirror circuit respectively connected to the emitters of the third and fourth transistors;
And a first constant current source connected to the input stage of the second current mirror circuit.
[0010]
In such a configuration, the current of the first current mirror circuit is increased or decreased according to the operation of the first and second differential amplifier circuits, in other words, according to the magnitude of the input signal, thereby the second current. The current of the mirror circuit is also increased and decreased, and the current from the constant current source is supplied to the second current mirror circuit. The second current mirror circuit causes the first and second differential amplifier circuits to Since the emitter current is supplied, even if the power supply voltage is lowered, unlike the conventional case, the current can be reduced less and the deterioration of the distortion characteristics is reduced.
[0011]
In such a configuration, the second current mirror circuit includes, for example, seven to ninth transistors,
The seventh to ninth transistors have bases connected to each other,
The base and collector of the seventh transistor are connected to each other, and are connected to the collector of the other transistor of the two transistors of the first current mirror circuit,
The collector of the eighth transistor is the emitter of the first and second transistors constituting the first differential amplifier circuit, and the collector of the ninth transistor is the third and the third transistor constituting the second differential amplifier circuit. While connected to the emitter of the fourth transistor, respectively,
It is preferable that the emitters of the seventh to ninth transistors are both connected to the ground.
[0012]
Further, the second current mirror circuit includes, for example, four transistors from seventh to tenth,
The seventh to ninth transistors have bases connected to each other and are connected to the emitter of the tenth transistor,
The collector of the seventh transistor is connected to the base of the tenth transistor and the collector of the other transistor of the two transistors of the first current mirror circuit,
The collector of the eighth transistor is the emitter of the first and second transistors constituting the first differential amplifier circuit, and the collector of the ninth transistor is the third and the third transistor constituting the second differential amplifier circuit. While connected to the emitter of the fourth transistor, respectively,
The emitters of the seventh to ninth transistors are both connected to ground;
It is also preferable that the collector of the tenth transistor is configured to be applied with a DC power supply voltage.
[0013]
The second current mirror circuit has, for example, five transistors from seventh to eleventh,
The bases of the seventh to ninth transistors and the eleventh transistor are connected to each other, and the base and collector of the eleventh transistor are connected to each other and connected to the emitter of the tenth transistor,
The collector of the seventh transistor is connected to the base of the tenth transistor and the collector of the other transistor of the two transistors of the first current mirror circuit,
The collector of the eighth transistor is the emitter of the first and second transistors constituting the first differential amplifier circuit, and the collector of the ninth transistor is the third and the third transistor constituting the second differential amplifier circuit. While connected to the emitter of the fourth transistor, respectively,
The emitters of the seventh to ninth transistors and the eleventh transistor are both connected to ground,
It is also preferable that the collector of the tenth transistor is configured to be applied with a DC power supply voltage.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, the variable gain amplifier circuit according to the first invention will be described with reference to FIGS.
First, the basic circuit configuration of the variable gain amplifier circuit according to the first invention will be described with reference to FIG.
The variable gain amplifier circuit S1 according to the first invention includes a first
The first
[0015]
In the first
The collectors of the fifth and
In the second
[0016]
The bases of the first and
[0017]
On the other hand, the first constant
The emitters of the first and
[0018]
The operation in such a configuration will be described. First, when the input signals (AC signals) applied to the first and
On the other hand, since almost no collector current flows through the second and
Therefore, when the input signals to the first and
As a result, a line connecting the emitters of the first and
[0019]
On the other hand, when the input signals to the first and
As a result, the collector currents of the second and
Then, unlike the previous case, the collector current of the
Accordingly, in response to an increase in input signal, a line connecting the emitters of the first and
[0020]
Even if the power supply voltage decreases, the line connecting the emitters of the first and
[0021]
Next, a more specific first configuration example of the variable gain amplifier circuit S1 according to the first invention will be described with reference to FIG. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
First, the variable gain amplifier circuit S1a shown in FIG. 2 shows a specific configuration of the second
[0022]
The second
The base of the
The collector of the
Further, the collector of the
[0023]
Next, the operation in this configuration will be described.
First, when the input signals (AC signals) applied to the first and
At this time, since the collector current hardly flows through the second and
[0024]
Therefore, when the input signals to the first and
[0025]
On the other hand, when the input signals to the first and
As a result, the collector currents of the second and
Then, unlike the previous case, in addition to the current from the first constant
[0026]
Therefore, the current of the sum of the current of the first constant
Even if the power supply voltage is lowered, the collector currents of the eighth and
[0027]
Next, a more specific second configuration example of the variable gain amplifier circuit S1 according to the first invention will be described with reference to FIG. The same constituent elements as those shown in FIG. 1 or FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S1b shown in FIG. 3 is based on the circuit configuration shown in FIG. 2, and a configuration for compensating the base current is added to the second
That is, the npn-
[0028]
In such a configuration, first, the base current of the seventh to
The overall circuit operation of the variable gain amplifier circuit S1b is basically the same as that described in the configuration example of FIG. 2 except for the points described above, and thus detailed description thereof is omitted here.
[0029]
Next, a more specific third configuration example of the variable gain amplifier circuit S1 according to the first invention will be described with reference to FIG. The same components as those shown in FIG. 1, FIG. 2, or FIG. 3 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below. .
The variable gain amplifying circuit S1c shown in FIG. 4 is based on the circuit configuration shown in FIG. 2 and uses a second current mirror configured as described below instead of the second
The second
[0030]
That is, the seventh to
First, the base of the
The collector of the
[0031]
In such a configuration, the base current of the seventh to
The overall circuit operation of the variable gain amplifying circuit S1c is basically the same as that described in the configuration example of FIG. 2 except for the points described above, and thus detailed description thereof is omitted here.
[0032]
Next, the basic circuit configuration of the variable gain amplifier circuit S2 according to the second invention will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S2 shown in FIG. 5 is based on the circuit configuration previously shown in FIG. 1, and is replaced with a second constant
[0033]
That is, the variable gain amplifier circuit S2 mainly includes a first
In the variable gain amplifier circuit S2, a second constant
[0034]
The operation in such a configuration will be described. First, when the input signals (AC signals) applied to the first and
At this time, since the collector current hardly flows through the second and
[0035]
On the other hand, when the input signals to the first and
As a result, the collector currents of the second and
Therefore, the emitter currents of the first and
[0036]
Even if the power supply voltage is lowered, the emitter currents of the first and
[0037]
Next, a more specific first configuration example of the variable gain amplifier circuit S2 will be described with reference to FIG. Note that the same components as those shown in FIGS. 2 and 5 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
First, the variable gain amplifier circuit S2a shown in FIG. 6 shows the specific configuration of the second
The specific configuration of the second
[0038]
Next, the operation in this configuration will be described.
First, when the input signals (AC signals) applied to the first and
At this time, since the collector current hardly flows through the second and
[0039]
Therefore, the current from the
However, in this case, the emitter currents of the first and
[0040]
On the other hand, when the input signals to the first and
As a result, the collector currents of the second and
Accordingly, the emitter current of the first and
[0041]
Even if the power supply voltage is lowered, the emitter currents of the first and
[0042]
Next, a more specific second configuration example of the variable gain amplifier circuit S2 will be described with reference to FIG. Note that the same components as those shown in FIG. 3 or FIG. 6 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifying circuit S2b shown in FIG. 7 is based on the circuit configuration example shown in FIG. 6 and is configured to compensate the base current in the second
That is, the
[0043]
In this configuration, first, the base current of the seventh to
The overall circuit operation of the variable gain amplifying circuit S2b is basically the same as that described in the configuration example of FIG. 6 except for the points described above, and thus detailed description thereof is omitted here.
[0044]
Next, a more specific third configuration example of the variable gain amplifier circuit S2 will be described with reference to FIG. The same components as those shown in FIG. 4 or FIG. 6 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S2c shown in FIG. 8 has the configuration shown in FIG. 4 in place of the second
[0045]
That is, the npn-type tenth and
[0046]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S2c is basically the same as that described in the circuit configuration example of FIG. 6, and detailed description thereof is omitted here. .
[0047]
Next, the basic circuit configuration of the variable gain amplifier circuit S3 according to the third invention will be described with reference to FIG. In addition, about the same component as the structural example shown by FIG. 1 or FIG. 3, the same code | symbol is attached | subjected, the detailed description is abbreviate | omitted, and hereafter, it shall mainly explain a different point.
The variable gain amplifier circuit S3 shown in FIG. 9 is based on the circuit configuration previously shown in FIG. 1, and is configured by adding a
In other words, the
Further, the emitter of the
[0048]
In such a configuration, the
The overall circuit operation of the variable gain amplifying circuit S3 is basically the same as that described in the configuration example of FIG. 1 except for the points described above, and thus detailed description thereof is omitted here.
[0049]
Next, a more specific first configuration example of the variable gain amplifier circuit S3 according to the third invention will be described with reference to FIG. The same components as those shown in FIG. 2 or FIG. 9 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S3a shown in FIG. 10 shows the specific configuration of the second
The circuit configuration of the second
[0050]
Next, the operation in such a configuration will be described. First, since the
Except for the action of the
In other words, again, when the input signal (AC signal) applied to the first and
At this time, since the collector current hardly flows through the second and
[0051]
Therefore, when the input signals to the first and
[0052]
On the other hand, when the input signals to the first and
As a result, the collector currents of the second and
Then, unlike the previous case, in addition to the current from the first constant
[0053]
Therefore, the collector of the eighth and
Even if the power supply voltage is lowered, the collector currents of the eighth and
[0054]
Next, a more specific second configuration example of the variable gain amplifier circuit S3 according to the third invention will be described with reference to FIG. Note that the same components as those shown in FIG. 3 or FIG. 10 are denoted by the same reference numerals and detailed description thereof will be omitted, and hereinafter, different points will be mainly described.
The variable gain amplifier circuit S3b shown in FIG. 11 is based on the configuration shown in FIG. 10, and a configuration for compensating the base current is added to the second
[0055]
In such a configuration, first, the base current of the seventh to
Since the overall circuit operation of the variable gain amplifier circuit S3b is basically the same as that described in the configuration example of FIG. 10 except for the points described above, detailed description thereof is omitted here.
[0056]
Next, a more specific third configuration example of the variable gain amplifier circuit S3 according to the third invention will be described with reference to FIG. Note that the same components as those shown in FIG. 4 or FIG. 10 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
The variable gain amplifier circuit S3c shown in FIG. 12 is based on the circuit configuration example shown in FIG. 10, and includes a second
[0057]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S3c is basically the same as that described in the circuit configuration example of FIG. 10, and thus detailed description thereof is omitted here. .
[0058]
Next, the basic circuit configuration of the variable gain amplifier circuit S4 according to the fourth invention will be described with reference to FIG. In addition, about the same component as the structural example shown by FIG. 5 or FIG. 9, the same code | symbol is attached | subjected, the detailed description is abbreviate | omitted, and hereafter, it will mainly explain a different point.
The variable gain amplifying circuit S4 shown in FIG. 13 is based on the circuit configuration shown in FIG. 9, and includes the second and third constant current sources in the circuit configuration example shown in FIG. 42 and 43 are added.
That is, the second constant
[0059]
Since the operation in this configuration is basically the same as that described in the circuit configuration example shown in FIG. 5 except that the
[0060]
Next, a more specific first configuration example of the variable gain amplifier circuit S4 according to the fourth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 2, FIG. 6, or FIG. 13 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below. .
The variable gain amplifier circuit S4a shown in FIG. 14 shows a specific configuration of the second
[0061]
The second
That is, the npn-type seventh to
[0062]
The operation in such a configuration is illustrated in that a
[0063]
Next, a more specific second configuration example of the variable gain amplifier circuit S4 according to the fourth invention will be described with reference to FIG. The same components as those shown in FIG. 3 or FIG. 14 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S4b shown in FIG. 15 is based on the circuit configuration example shown in FIG. 14, and a configuration for compensating the base current is added to the second
That is, the
[0064]
In the operation in such a configuration, first, the base current of the seventh to
The overall circuit operation of the variable gain amplifier circuit S4b is basically the same as that of the circuit configuration example shown in FIG. 14 except for the points described above. Omitted.
[0065]
Next, a more specific third configuration example of the variable gain amplifier circuit S4 according to the fourth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 4 or FIG. 14 are denoted by the same reference numerals and detailed description thereof will be omitted, and hereinafter, different points will be mainly described.
The variable gain amplifier circuit S4c shown in FIG. 16 has the same configuration as that shown in FIG. 4 instead of the second
[0066]
That is, the npn-type tenth and
[0067]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S4c is basically the same as that described in the circuit configuration example of FIG. 14, and thus detailed description thereof is omitted here. .
[0068]
Next, the basic circuit configuration of the variable gain amplifier circuit S5 according to the fifth invention will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S5 shown in FIG. 17 is based on the circuit configuration shown in FIG. 1 previously, and a third
[0069]
That is, the third
First, the collector of the
[0070]
The base of the
[0071]
In the operation in such a configuration, the input signals applied to the first and
[0072]
Next, a more specific first configuration example of the variable gain amplifier circuit S5 according to the fifth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 2 or FIG. 17 are denoted by the same reference numerals and detailed description thereof will be omitted, and hereinafter, different points will be mainly described.
The variable gain amplifier circuit S5a shown in FIG. 18 shows the specific configuration of the second
The circuit configuration of the second
[0073]
In the operation in such a configuration, the input signals applied to the first and
[0074]
Next, a more specific second configuration example of the variable gain amplifier circuit S5 according to the fifth invention will be described with reference to FIG. The same components as those shown in FIG. 3 or FIG. 18 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S5b shown in FIG. 19 is based on the circuit configuration example shown in FIG. 18, and a configuration for base current compensation is added to the second
The second
[0075]
In the operation in such a configuration, first, the base current of the seventh to
The overall circuit operation of the variable gain amplifying circuit S5b is basically the same as that of the circuit configuration example shown in FIG. 18 except for the points described above. Omitted.
[0076]
Next, a more specific third configuration example of the variable gain amplifier circuit S5 according to the fifth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 4 or FIG. 18 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S5c shown in FIG. 20 has the configuration shown in FIG. 4 in place of the second
[0077]
That is, the npn-type tenth and
[0078]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S5c is basically the same as that described in the circuit configuration example of FIG. 18, and thus detailed description thereof is omitted here. .
[0079]
Next, the basic circuit configuration of the variable gain amplifier circuit S6 according to the sixth invention will be described with reference to FIG. In addition, about the same component as the structural example shown by FIG. 5 or FIG. 17, the same code | symbol is attached | subjected, the detailed description is abbreviate | omitted, and suppose that it demonstrates focusing on a different point hereafter.
The variable gain amplifier circuit S6 shown in FIG. 21 is based on the circuit configuration previously shown in FIG. 17, and is replaced with the first constant
[0080]
That is, in the variable gain amplifier circuit S6, instead of the first constant
[0081]
In the operation in this configuration, first, the input signals applied to the first and
That is, when the input signals (AC signals) applied to the first and
[0082]
At this time, since the collector current hardly flows through the second and
Therefore, in this case, the current from the
[0083]
On the other hand, when the input signals to the first and
As a result, the collector currents of the second and
Therefore, the emitter current of the
[0084]
Next, a more specific first configuration example of the variable gain amplifier circuit S6 according to the sixth invention will be described with reference to FIG. The same components as those shown in FIG. 2 or FIG. 21 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S6a shown in FIG. 22 shows a specific configuration of the second
[0085]
The circuit configuration of the second
That is, the npn-type seventh to
[0086]
In the operation in such a configuration, the input signals applied to the first and
[0087]
Next, a more specific second configuration example of the variable gain amplifier circuit S6 according to the sixth invention will be described with reference to FIG. The same components as those shown in FIG. 3 or FIG. 22 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S6b shown in FIG. 23 is based on the circuit configuration example shown in FIG. 22, and a configuration for compensating the base current is added to the second
That is, the
[0088]
In the operation in such a configuration, first, the base current of the seventh to
The overall circuit operation of the variable gain amplifier circuit S6b is basically the same as that of the circuit configuration example shown in FIG. 22 except for the points described above. Omitted.
[0089]
Next, a more specific third configuration example of the variable gain amplifier circuit S6 according to the sixth invention will be described with reference to FIG. The same components as those shown in FIG. 4 or FIG. 22 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifying circuit S6c shown in FIG. 24 has the same configuration as that shown in FIG. 4 instead of the second
[0090]
That is, the npn-type tenth and
[0091]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S6c is basically the same as that described in the circuit configuration example of FIG. 22, and thus detailed description thereof is omitted here. .
[0092]
Next, the basic circuit configuration of the variable gain amplifier circuit S7 according to the seventh invention will be described with reference to FIG. Note that the same components as those in the configuration example shown in FIG. 17 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifying circuit S7 shown in FIG. 25 is based on the circuit configuration shown in FIG. 17 and is described below without using the
[0093]
That is, the third
First, the collector of the
The base of the
[0094]
In such a configuration, the third
In the configuration in which the emitters of the fourteenth and
The third
[0095]
The operation of the variable gain amplifier circuit S7 is the same as that shown in FIG. 17 except that the third
[0096]
Next, a more specific first configuration example of the variable gain amplifier circuit S7 according to the seventh invention will be described with reference to FIG. Note that the same components as those shown in FIG. 25 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S7a shown in FIG. 26 shows a specific configuration of the second
[0097]
That is, the second
The base of the
The collector of the
[0098]
In the operation in such a configuration, the input signals applied to the first and
[0099]
Next, a more specific second configuration example of the variable gain amplifier circuit S7 according to the seventh invention will be described with reference to FIG. The same components as those shown in FIG. 3 or FIG. 26 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifying circuit S7b shown in FIG. 27 is based on the circuit configuration example shown in FIG. 26, and is based on the second
That is, the
[0100]
The operation in this configuration is shown in FIG. 26 because the base currents of the seventh and
The overall circuit operation of the variable gain amplifier circuit S7b is basically the same as that of the circuit configuration example shown in FIG. 26 except for the points described above, and thus detailed description thereof is omitted here. .
[0101]
Next, a more specific third configuration example of the variable gain amplifier circuit S7 according to the seventh invention will be described with reference to FIG. The same components as those shown in FIG. 4 or FIG. 26 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
The variable gain amplifying circuit S7c shown in FIG. 28 is based on the circuit configuration example shown in FIG. 26, and is provided with base current compensation and Early effect countermeasures instead of the second
[0102]
That is, the npn-type tenth and
[0103]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second
Except for the above points, the overall circuit operation of the variable gain amplifying circuit S7c is basically the same as that of the circuit configuration example of FIG. 26, and thus detailed description thereof is omitted here.
[0104]
Next, the basic circuit configuration of the variable gain amplifier circuit S8 according to the eighth invention will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 15 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S8 shown in FIG. 29 is based on the circuit configuration shown in FIG. 25, and a second constant
[0105]
In such a configuration, first, input signals (alternating current signals) applied to the first and
[0106]
On the other hand, when the input signals to the first and
Therefore, the emitter currents of the fourteenth and
[0107]
Next, a more specific first configuration example of the variable gain amplifier circuit S8 according to the eighth invention will be described with reference to FIG. The same components as those shown in FIG. 26 or FIG. 29 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S8a shown in FIG. 30 shows a specific configuration of the second
The circuit configuration of the second
[0108]
The operation in such a configuration will be described. First, when the input signals (AC signals) applied to the first and
[0109]
For this reason, the current from the
However, in this case, the emitter currents of the fourteenth and
[0110]
On the other hand, when the input signals to the first and
As a result, the collector currents of the second and
Accordingly, the emitter currents of the fourteenth and
[0111]
Even when the power supply voltage is lowered, the emitter currents of the fourteenth and
[0112]
Next, a more specific second configuration example of the variable gain amplifier circuit S8 according to the eighth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 27 or FIG. 30 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
The variable gain amplifying circuit S8b shown in FIG. 31 is based on the circuit configuration example shown in FIG. 30, and the second
That is, the second
[0113]
The operation in this configuration is shown in FIG. 30 because the base currents of the seventh and
The overall circuit operation of the variable gain amplifier circuit S8b is basically the same as that of the circuit configuration example shown in FIG. 30 except for the points described above. Omitted.
[0114]
Next, a more specific third configuration example of the variable gain amplifier circuit S8 according to the eighth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 28 or FIG. 30 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
The variable gain amplifying circuit S8c shown in FIG. 32 is based on the circuit configuration example shown in FIG. 30 in advance, and is provided with base current compensation and early effect countermeasures in place of the second
[0115]
That is, the npn-type tenth and
[0116]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S8c is basically the same as that of the circuit configuration example of FIG. 30, and a detailed description thereof will be omitted here.
[0117]
Next, typical distortion characteristics of the variable gain amplifier circuit according to the present invention will be described with reference to FIGS. 33 and 35 in comparison with the conventional circuit. First, in FIG. 33 and FIG. The gain control voltage is applied to the bases of the second and
In the variable gain amplifier circuit according to the present invention, when the gain control voltage is extremely small (near 0-1 v), in other words, when the input signal is small, the level of the distortion signal is about −120 dBm, In the conventional example, it is a little over -110 dBm, and it can be confirmed that the distortion characteristics of the variable gain amplifier circuit according to the present invention are clearly improved as compared with the conventional example. Even in a region where the gain control voltage is large, the distortion characteristics of the variable gain amplifier circuit according to the present invention are improved by about several dBm compared to the conventional example.
[0118]
Of course, the polarity of each bipolar transistor used in the circuit configuration example described above may be reversed, and the circuit may be configured to be supplied with a bias voltage corresponding thereto. Of course, other types of transistors other than the bipolar type may be used in the same manner.
[0119]
【The invention's effect】
As described above, according to the present invention, the gain control of the variable gain amplifier circuit is performed by the current mirror circuit and the constant current source. This reduces the decrease in the current, suppresses the deterioration of the distortion characteristics due to the fluctuation of the power supply voltage, and provides the effect of providing a variable gain amplifier circuit with stable operation.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a first invention.
2 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 1; FIG.
3 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 1; FIG.
4 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 1; FIG.
FIG. 5 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a second invention.
6 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 5. FIG.
7 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 5. FIG.
FIG. 8 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 5;
FIG. 9 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a third invention.
10 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 9;
11 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 9;
12 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 9;
FIG. 13 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a fourth invention.
14 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 13;
15 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 13;
16 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 13;
FIG. 17 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a fifth invention.
18 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 17;
FIG. 19 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 17;
20 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 17;
FIG. 21 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a sixth invention.
22 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 21;
23 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 21;
24 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 21;
FIG. 25 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a seventh invention.
26 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 25;
27 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 25;
28 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 25;
FIG. 29 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to an eighth invention.
30 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 29;
31 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 29;
32 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 29;
FIG. 33 is a characteristic diagram showing typical distortion characteristics of the variable gain amplifier circuit according to the present invention.
FIG. 34 is a circuit diagram showing a configuration example of a conventional variable gain amplifier circuit.
FIG. 35 is a characteristic diagram showing an example of distortion characteristics of a conventional circuit.
[Explanation of symbols]
31: First bias power source
32. Second bias power source
33 ... Variable bias power supply
34 ... DC power supply
41. First constant current source
42 ... Second constant current source
43 ... Third constant current source
51. First input terminal
52 ... Second input terminal
53. First output terminal
54: Second output terminal
101. First differential amplifier circuit
102: Second differential amplifier circuit
103: Third differential amplifier circuit
104: First current mirror circuit
105 ... Second current mirror circuit
106: Balanced amplifier circuit
Claims (14)
第3及び第4のトランジスタを有し、各々のエミッタが相互に接続されてなる第2の差動増幅回路とが設けられ、
前記第1及び第2のトランジスタのエミッタと、前記第3及び第4のトランジスタのエミッタとの間に入力信号が印加され、
前記第1及び第4のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して直流電源電圧が印加され、
前記第1及び第4のトランジスタのベースには、所定の第1のバイアス電圧が、また、前記第2及び第3のトランジスタのベースには、前記入力信号の大きさに応じたバイアス電圧が、それぞれ印加されて、前記第1及び第4のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第2及び第3のトランジスタの極性と異なる極性の2つのトランジスタを用いてなり、前記第2及び第3のトランジスタのコレクタが入力段に接続されてなる第1のカレントミラー回路と、
前記第1のカレントミラー回路の出力段が入力段に接続される一方、2つの出力段の内、一方の出力段が前記第1及び第2のトランジスタのエミッタに、他方の出力段が前記第3及び第4のトランジスタのエミッタにそれぞれ接続されてなる第2のカレントミラー回路と、
前記第2のカレントミラー回路の前記入力段に接続された第1の定電流源とを具備してなることを特徴とする可変利得増幅回路。A first differential amplifier circuit having first and second transistors, each emitter being connected to each other;
A second differential amplifier circuit having third and fourth transistors, each emitter being connected to each other;
An input signal is applied between the emitters of the first and second transistors and the emitters of the third and fourth transistors;
A DC power supply voltage is applied to each collector of the first and fourth transistors via an impedance element, respectively.
A predetermined first bias voltage is applied to the bases of the first and fourth transistors, and a bias voltage corresponding to the magnitude of the input signal is applied to the bases of the second and third transistors. A variable gain amplifier circuit configured to be applied to each other and to obtain an output signal between collectors of the first and fourth transistors,
A first current mirror circuit comprising two transistors having polarities different from the polarities of the second and third transistors, wherein collectors of the second and third transistors are connected to an input stage;
The output stage of the first current mirror circuit is connected to the input stage, one of the two output stages is connected to the emitter of the first and second transistors, and the other output stage is connected to the first stage. A second current mirror circuit respectively connected to the emitters of the third and fourth transistors;
A variable gain amplifier circuit comprising: a first constant current source connected to the input stage of the second current mirror circuit.
第3及び第4のトランジスタを有し、各々のエミッタが相互に接続されてなる第2の差動増幅回路とが設けられ、
前記第1及び第2のトランジスタのエミッタと、前記第3及び第4のトランジスタのエミッタとの間に入力信号が印加され、
前記第1及び第4のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して直流電源電圧が印加され、
前記第1及び第4のトランジスタのベースには、所定の第1のバイアス電圧が、また、前記第2及び第3のトランジスタのベースには、前記入力信号の大きさに応じたバイアス電圧が、それぞれ印加されて、前記第1及び第4のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第2及び第3のトランジスタの極性と異なる極性の2つのトランジスタを有し、前記2つのトランジスタは、ベースが相互に接続されると共に、各々のエミッタに前記直流電源電圧が印加される一方、前記2つのトランジスタの内、一方のトランジスタは、ベースとコレクタが前記第2及び第3のトランジスタのコレクタに接続されてなる第1のカレントミラー回路と、
前記第1のカレントミラー回路の前記2つのトランジスタの内、他方のトランジスタのコレクタが入力段に接続される一方、2つの出力段の内、一方の出力段が前記第1及び第2のトランジスタのエミッタに、他方の出力段が前記第3及び第4のトランジスタのエミッタにそれぞれ接続されてなる第2のカレントミラー回路と、
前記第2のカレントミラー回路の入力段に接続された第1の定電流源とを具備してなることを特徴とする可変利得増幅回路。A first differential amplifier circuit having first and second transistors, each emitter being connected to each other;
A second differential amplifier circuit having third and fourth transistors, each emitter being connected to each other;
An input signal is applied between the emitters of the first and second transistors and the emitters of the third and fourth transistors;
A DC power supply voltage is applied to each collector of the first and fourth transistors via an impedance element, respectively.
A predetermined first bias voltage is applied to the bases of the first and fourth transistors, and a bias voltage corresponding to the magnitude of the input signal is applied to the bases of the second and third transistors. A variable gain amplifier circuit configured to be applied to each other and to obtain an output signal between collectors of the first and fourth transistors,
The two transistors have different polarities from the polarities of the second and third transistors, and the two transistors have bases connected to each other and the DC power supply voltage is applied to each emitter , One of the two transistors includes a first current mirror circuit in which a base and a collector are connected to collectors of the second and third transistors;
Of the two transistors of the first current mirror circuit, the collector of the other transistor is connected to the input stage, while one of the two output stages is connected to the first and second transistors. A second current mirror circuit in which the other output stage is connected to the emitter of each of the emitters of the third and fourth transistors;
A variable gain amplifier circuit comprising: a first constant current source connected to an input stage of the second current mirror circuit.
第1の定電流源に代えて、第1及び第2のトランジスタのエミッタとアースとの間に第2の定電流源が設けられ、
第3及び第4のトランジスタのエミッタとアースとの間に第3の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 1, wherein
Instead of the first constant current source, a second constant current source is provided between the emitters of the first and second transistors and the ground,
3. A variable gain amplifier circuit comprising a third constant current source provided between the emitters of the third and fourth transistors and ground.
第1の定電流源に代えて、第1及び第2のトランジスタのエミッタとアースとの間に第2の定電流源が設けられ、
第3及び第4のトランジスタのエミッタとアースとの間に第3の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 2,
Instead of the first constant current source, a second constant current source is provided between the emitters of the first and second transistors and the ground,
3. A variable gain amplifier circuit comprising a third constant current source provided between the emitters of the third and fourth transistors and ground.
前記2つのトランジスタのベースには、所定の第2のバイアス電圧が印加される一方、
前記一方のトランジスタのエミッタが第2のカレントミラー回路の一方の出力段に、前記他方のトランジスタのエミッタが第2のカレントミラー回路の他方の出力段に、それぞれ接続されると共に、前記一方のトランジスタのエミッタと他方のトランジスタのエミッタとの間に入力信号が印加されるよう構成されてなることを特徴とする請求項5記載の可変利得増幅回路。The balanced amplifier circuit uses two transistors, and the collector of one of the two transistors is the emitter of the first and second transistors, and the collector of the other of the two transistors. Are respectively connected to the emitters of the third and fourth transistors,
While a predetermined second bias voltage is applied to the bases of the two transistors,
The emitter of the one transistor is connected to one output stage of the second current mirror circuit, the emitter of the other transistor is connected to the other output stage of the second current mirror circuit, and the one transistor 6. The variable gain amplifier circuit according to claim 5, wherein an input signal is applied between the emitter of the first transistor and the emitter of the other transistor.
第1の定電流源に代えて、平衡増幅回路を構成する2つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第2の定電流源が設けられ、
前記2つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第3の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 5, wherein
Instead of the first constant current source, a second constant current source is provided between the emitter of one of the two transistors constituting the balanced amplifier circuit and the ground,
A variable gain amplifier circuit, wherein a third constant current source is provided between the emitter of the other transistor and the ground of the other transistor.
第1の定電流源に代えて、平衡増幅回路を構成する2つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第2の定電流源が設けられ、
前記2つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第3の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 6, wherein
Instead of the first constant current source, a second constant current source is provided between the emitter of one of the two transistors constituting the balanced amplifier circuit and the ground,
A variable gain amplifier circuit, wherein a third constant current source is provided between the emitter of the other transistor and the ground of the other transistor.
前記一方のトランジスタのコレクタは、第1及び第2のトランジスタのエミッタに、前記他方のトランジスタのコレクタは、前記第3及び第4のトランジスタのエミッタに、それぞれ接続され、
前記一方のトランジスタのベースは、第1のバイアス抵抗器を介して、また、前記他方のトランジスタのベースは、第2のバイアス抵抗器を介して、それぞれ所定の第2のバイアス電圧が印加されると共に、
前記一方のトランジスタのベースと前記他方のトランジスタのベースとの間に入力信号が印加されるよう構成されてなることを特徴とする請求項9記載の可変利得増幅回路。The third differential amplifier circuit includes two transistors, and the emitters of the two transistors are connected to each other via an impedance element, and the emitter of one of the two transistors is The emitter of the other transistor of the two transistors is connected to one output stage of the second current mirror circuit, respectively, to the other output stage of the second current mirror circuit,
The collector of the one transistor is connected to the emitters of the first and second transistors, and the collector of the other transistor is connected to the emitters of the third and fourth transistors, respectively.
A predetermined second bias voltage is applied to the base of the one transistor via a first bias resistor, and to the base of the other transistor via a second bias resistor. With
10. The variable gain amplifier circuit according to claim 9, wherein an input signal is applied between a base of the one transistor and a base of the other transistor.
第1の定電流源に代えて、第3の差動増幅回路を構成する2つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第2の定電流源が設けられ、
前記2つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第3の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 9, wherein
Instead of the first constant current source, a second constant current source is provided between the emitter of one of the two transistors constituting the third differential amplifier circuit and the ground,
A variable gain amplifier circuit, wherein a third constant current source is provided between the emitter of the other transistor and the ground of the other transistor.
第1の定電流源に代えて、第3の差動増幅回路を構成する2つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第2の定電流源が設けられ、
前記2つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第3の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 10, wherein
Instead of the first constant current source, a second constant current source is provided between the emitter of one of the two transistors constituting the third differential amplifier circuit and the ground,
A variable gain amplifier circuit, wherein a third constant current source is provided between the emitter of the other transistor and the ground of the other transistor.
前記2つのトランジスタの内、一方のトランジスタのコレクタは、第1及び第2のトランジスタのエミッタに、前記2つのトランジスタの内、他方のトランジスタのコレクタは、前記第3及び第4のトランジスタのエミッタに、それぞれ接続され、
前記一方のトランジスタのベースは、第1のバイアス抵抗器を介して、また、前記他方のトランジスタのベースは、第2のバイアス抵抗器を介して、それぞれ所定の第2のバイアス電圧が印加されると共に、
前記一方のトランジスタのベースと前記他方のトランジスタのベースとの間に入力信号が印加されるよう構成されてなることを特徴とする請求項9記載の可変利得増幅回路。The third differential amplifier circuit has two transistors, and the emitters of the two transistors are connected to each other and connected to the output stage of the second current mirror circuit.
Of the two transistors, the collector of one transistor is the emitter of the first and second transistors, and the collector of the other transistor of the two transistors is the emitter of the third and fourth transistors. Each connected,
A predetermined second bias voltage is applied to the base of the one transistor via a first bias resistor, and to the base of the other transistor via a second bias resistor. With
10. The variable gain amplifier circuit according to claim 9, wherein an input signal is applied between a base of the one transistor and a base of the other transistor.
第1の定電流源に代えて、第3の差動増幅回路を構成する2つのトランジスタのエミッタとアースとの間に、第4の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 13,
A variable gain characterized in that, instead of the first constant current source, a fourth constant current source is provided between the emitter of the two transistors constituting the third differential amplifier circuit and the ground. Amplification circuit.
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