JP4221130B2

JP4221130B2 - Variable gain amplifier circuit

Info

Publication number: JP4221130B2
Application number: JP36693699A
Authority: JP
Inventors: 大司堀越; 進牛田
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1999-12-24
Filing date: 1999-12-24
Publication date: 2009-02-12
Anticipated expiration: 2019-12-24
Also published as: JP2001185970A

Description

【０００１】
【発明の属する技術分野】
本発明は、いわゆるＴＶチューナやＢＳチューナ等における高周波帯の信号を増幅するための可変利得増幅回路に係り、特に、電源電圧変動時における歪み特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の増幅回路としては、例えば、図３４に示されたような構成を有してなる可変利得増幅回路が知られている。
すなわち、同図を参照しつつこの可変利得増幅回路の構成、動作について説明すれば、まず、この可変利得増幅回路は、２つの差動増幅回路１１１，１１２と、入力段を形成する平衡増幅回路１１３とに大別されて構成されたものとなっているものである。
第１の差動増幅回路１１１は、ｎｐｎ形の第１及び第２のトランジスタ６１，６２を有してなるもので、相互にエミッタが接続される一方、第１のトランジスタ６１のコレクタは、第１のコレクタ抵抗器７１を介して直流電源８０に接続されると共に第１の出力端子８７に接続され、また、第２のトランジスタ６２のコレクタは、直流電源８０に直接接続されたものとなっている。
第２の差動増幅回路１１２は、ｎｐｎ形の第３及び第４のトランジスタ６３，６４を有してなるもので、相互にエミッタが接続される一方、第４のトランジスタ６４のコレクタは、第２のコレクタ抵抗器７２を介して直流電源８０に接続されると共に第２の出力端子８８に接続され、また、第３のトランジスタ６３のコレクタは、直流電源８０に直接接続されたものとなっている。
【０００３】
上述した第１及び第４のトランジスタ６１，６４のベースは、所定電圧の第１のバイアス電源８１に接続される一方、第２及び第３のトランジスタ６２，６３は、入力信号の変化に応じてその出力電圧が変化するよう構成されてなる可変バイアス電源８３に接続されている。
一方、平衡増幅回路１１３は、ｎｐｎ形の第５及び第６のトランジスタ６５，６６によるベース接地回路となっており、各々のベースは、相互に接続されると共に、所定電圧の第２のバイアス電源８２に接続されたものとなっている。そして、第５のトランジスタ６５のコレクタは、先の第１及び第２のトランジスタ６１，６２のエミッタに、第６のトランジスタ６６のコレクタは、先の第３及び第４のトランジスタ６３，６４のエミッタに、それぞれ接続されている。
【０００４】
また、第５及び第６のトランジスタ６５，６６のエミッタ側には、ｎｐｎ形の第７及び第８のトランジスタ６７，６８による定電流回路が構成されたものとなっている。すなわち、第７及び第８のトランジスタ６７，６８は、ベースが相互に接続される一方、第７のトランジスタ６７のコレクタは、先の第５のトランジスタ６５のエミッタと共に第１の入力端子８５に、第８のトランジスタ６８のコレクタは、先の第６のトランジスタ６６のエミッタと共に第２の入力端子８６に、それぞれ接続されている。
さらに、第７のトランジスタ６７のエミッタは、第１のエミッタ抵抗器７３を介して、第８のトランジスタ６８のエミッタは、第２のエミッタ抵抗器７４を介して、それぞれ共にアースに接続されたものとなっている。
【０００５】
またさらに、先の第１のトランジスタ６１のコレクタには、ｎｐｎ形の第９のトランジスタ６９のベースが、第４のトランジスタ６４のコレクタには、ｎｐｎ形の第１０のトランジスタ７０のベースが、それぞれ接続されている。
これら第９及び第１０のトランジスタ６９，７０のコレクタは、共に直流電源８０に接続される一方、第９のトランジスタ６９のエミッタは、第３及び第４のエミッタ抵抗器７５，７６を介してアースに接続されると共に、第３及び第４のエミッタ抵抗器７５，７６の相互の接続点が先の第７及び第８のトランジスタ６７，６８のベースに接続されたものとなっている。
また、第１０のトランジスタ７０のエミッタは、第５の抵抗器７７を介して第７及び第８のトランジスタ６７，６８のベースに接続されている。
【０００６】
かかる構成の可変利得増幅回路においては、可変バイアス電源８３の出力電圧は、第１及び第２の入力端子８５，８６に印加される入力信号に応じて変化されるようになっており、入力信号が小さい場合には、可変バイアス電源８３の電圧は、第１のバイアス電源８１の電圧より小さくなるように制御されるようになっている。そして、この場合、第１及び第４のトランジスタ６１，６４のコレクタ電流が流れ、コレクタ電圧は第１及び第２のコレクタ抵抗器７１，７２における電圧降下分だけ直流電源８０の出力電圧よりも小さな値となる。
そして、第９のトランジスタ６９のベースには、第１のトランジスタ６１のコレクタ電圧が、第１０のトランジスタ７０のベースには、第４のトランジスタ６４のコレクタ電圧が、それぞれ印加され、第９及び第１０のトランジスタ６９，７０のエミッタ電圧は、そのベース電圧よりベース・エミッタ間電圧ＶBEだけ低いものとなる。
【０００７】
第７及び第８のトランジスタ６７，６８のベースには、第９及び第１０のトランジスタ６９，７０の各エミッタから、抵抗器７５，７６，７７により分圧されたバイアス電圧が印加され、第７及び第８のトランジスタ６７，６８にコレクタ電流が流れることとなる。
一方、入力信号が大きくなると、可変バイアス電源８３の電圧は、第１のバイアス電源８１の電圧より大きくなり、先とは逆に、第１及び第４のトランジスタ６１，６４のコレクタ電流は小さくなり、それぞれのコレクタ電圧が上昇する。そのため、第７及び第８のトランジスタ６７，６８のベースに印加される電圧が大きくなり、第７及び第８のトランジスタ６７，６８のコレクタ電流は増大することとなる。すなわち、入力信号が大きい場合には、第７及び第８のトランジスタ６７，６８の電流も大きくなり、可変利得増幅回路の歪み特性の改善が図られるものとなっていた。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した構成においては、直流電源８０の電圧、すなわち電源電圧が何らかの原因で低下したような場合、第７及び第８のトランジスタ６７，６８のベース電圧が低下し、当然ながら第７及び第８のトランジスタ６７，６８のコレクタ電流も減少するため、可変利得増幅回路の電流も減少し、歪み特性が大きく劣化してしまうという問題があった。
本発明は、上記実状に鑑みてなされたもので、電源電圧が変動しても歪み特性が大きく劣化することがなく回路動作の安定した可変利得増幅回路を提供するものである。
【０００９】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る可変利得増幅回路は、
第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、所定の第１のバイアス電圧が、また、前記第２及び第３のトランジスタのベースには、前記入力信号の大きさに応じたバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第２及び第３のトランジスタの極性と異なる極性の２つのトランジスタを用いてなり、前記第２及び第３のトランジスタのコレクタが入力段に接続されてなる第１のカレントミラー回路と、
前記第１のカレントミラー回路の出力段が入力段に接続される一方、２つの出力段の内、一方の出力段が前記第１及び第２のトランジスタのエミッタに、他方の出力段が前記第３及び第４のトランジスタのエミッタにそれぞれ接続されてなる第２のカレントミラー回路と、
前記第２のカレントミラー回路の前記入力段に接続された第１の定電流源とを具備してなるものである。
【００１０】
かかる構成においては、第１及び第２の差動増幅回路の動作に応じて、換言すれば、入力信号の大小に応じて第１のカレントミラー回路の電流が増減され、それによって第２のカレントミラー回路の電流も増減されると共に、定電流源からの電流が第２のカレントミラー回路に供給されるよう構成されて、第２のカレントミラー回路により第１及び第２の差動増幅回路のエミッタ電流の供給がなされるので、電源電圧が低下しても、従来と異なり、電流の減少が少なくて済み、歪み特性の劣化が小さくなるものである。
【００１１】
かかる構成においては、第２のカレントミラー回路は、例えば、第７乃至第９の３つのトランジスタを有してなり、
この第７乃至第９第のトランジスタは、相互にベースが接続され、
第７のトランジスタのベースとコレクタとが相互に接続されると共に、第１のカレントミラー回路の２つのトランジスタの内、他方のトランジスタのコレクタに接続され、
第８のトランジスタのコレクタは、第１の差動増幅回路を構成する第１及び第２のトランジスタのエミッタに、第９のトランジスタのコレクタは、第２の差動増幅回路を構成する第３及び第４のトランジスタのエミッタに、それぞれ接続される一方、
第７乃至第９のトランジスタのエミッタが共にアースに接続されるよう構成されてなるものが好適である。
【００１２】
また、第２のカレントミラー回路は、例えば、第７乃至第１０の４つのトランジスタを有してなり、
第７乃至第９のトランジスタは、相互にベースが接続されると共に、第１０のトランジスタのエミッタに接続され、
第７のトランジスタのコレクタは、第１０のトランジスタのベースと第１のカレントミラー回路の２つのトランジスタの内、他方のトランジスタのコレクタとにそれぞれ接続され、
第８のトランジスタのコレクタは、第１の差動増幅回路を構成する第１及び第２のトランジスタのエミッタに、第９のトランジスタのコレクタは、第２の差動増幅回路を構成する第３及び第４のトランジスタのエミッタに、それぞれ接続される一方、
第７乃至第９のトランジスタのエミッタが共にアースに接続され、
第１０のトランジスタのコレクタには、直流電源電圧が印加されるよう構成されてなるものも好適である。
【００１３】
また、第２のカレントミラー回路は、例えば、第７乃至１１の５つのトランジスタを有してなり、
第７乃至第９のトランジスタ及び第１１のトランジスタは、相互にベースが接続されると共に、第１１のトランジスタのベースとコレクタとが相互に接続されて第１０のトランジスタのエミッタに接続され、
第７のトランジスタのコレクタは、第１０のトランジスタのベースと第１のカレントミラー回路の２つのトランジスタの内、他方のトランジスタのコレクタとにそれぞれ接続され、
第８のトランジスタのコレクタは、第１の差動増幅回路を構成する第１及び第２のトランジスタのエミッタに、第９のトランジスタのコレクタは、第２の差動増幅回路を構成する第３及び第４のトランジスタのエミッタに、それぞれ接続される一方、
第７乃至第９のトランジスタ及び第１１のトランジスタのエミッタが共にアースに接続され、
第１０のトランジスタのコレクタには、直流電源電圧が印加されるよう構成されてなるものも好適である。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、図１乃至図４を参照しつつ第１の発明に係る可変利得増幅回路について説明する。
まず、図１を参照しつつ第１の発明に係る可変利得増幅回路の基本回路構成について説明する。
この第１の発明に係る可変利得増幅回路Ｓ１は、第１の差動増幅回路１０１と、第２の差動増幅回路１０２と、第１のカレントミラー回路１０４と、第２のカレントミラー回路１０５とを主たる構成要素としてなるものである（図１参照）。
第１の差動増幅回路１０１はｎｐｎ形の第１及び第２のトランジスタ１，２を有しなり、第２の差動増幅回路１０２は、ｎｐｎ形の第３及び第４のトランジスタ３，４を有してなるものとなっている。
【００１５】
第１の差動増幅回路１０１において、第１及び第２のトランジスタ１，２は、相互にエミッタが接続される一方、第１のトランジスタ１のコレクタは、第１のインピーダンス素子２１を介して直流電源３４に接続されると共に第１の出力端子５３に接続され、また、第２のトランジスタ２のコレクタは、第２の差動増幅回路１０２の第３のトランジスタ３のコレクタと共に、第１のカレントミラー回路１０４を構成するｐｎｐ形の第５及び第６のトランジスタ５，６のベースに接続されている。
この第５及び第６のトランジスタ５，６のコレクタは、共に直流電源３４に直接接続される一方、第５のトランジスタ５は、ベースとコレクタとが相互に接続されたものとなっている。
第２の差動増幅回路１０２において、第３及び第４のトランジスタ３，４は、相互にエミッタが接続される一方、第４のトランジスタ４のコレクタは、第２のインピーダンス素子２２を介して直流電源３４に接続されると共に第２の出力端子５４に接続されている。
【００１６】
そして、先の第１及び第４のトランジスタ１，４のベースは、相互に接続されると共に、所定の第１のバイアス電圧を出力する第１のバイアス電源３１に接続される一方、第２及び第３のトランジスタ２，３のベースが相互に接続され、可変バイアス電源３３に接続されたものとなっている。この可変バイアス電源３３は、後述する第１及び第２の入力端子５１，５２に印加される入力信号の大きさに応じて、その出力電圧が変化するよう構成されたものとなっている。
【００１７】
一方、第１のカレントミラー回路１０４を構成する第６のトランジスタ６のコレクタと直流電源３４との間には、第１の定電流源４１が接続されると共に、第６のトランジスタ６のコレクタは、第２のカレントミラー回路１０５に接続されるようになっている。
また、先の第１及び第２のトランジスタ１，２のエミッタと、第３及び第４のトランジスタ３，４のエミッタも、それぞれ第２のカレントミラー回路１０５に接続されると共に、第１及び第２のトランジスタ１，２のエミッタには、第１の入力端子５１が、第３及び第４のトランジスタ３，４のエミッタには、第２の入力端子５２が、それぞれ接続されたものとなっている。
【００１８】
かかる構成における動作について説明すれば、まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなる。その結果、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れ、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれのインピーダンス素子２１，２２における電圧降下分だけ減じた大きさとなる。
一方、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第１のカレントミラー回路１０４において、第５のトランジスタ５のコレクタ電流も流れず、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も流れない状態となる。
このため、第２のカレントミラー回路１０５には、第１及び第２の入力端子５１，５２への入力信号が小さい場合には、いわば初期電流として第１の定電流源４１からの電流が供給されることとなる。
その結果、第１及び第２のトランジスタ１，２のエミッタと第２のカレントミラー回路１０５とを接続する線路と（換言すれば第２のカレントミラー回路１０５の一方の出力段）、第３及び第４のトランジスタ３，４のエミッタと第２のカレントミラー回路１０５とを接続する線路（換言すれば第２のカレントミラー回路１０５の他方の出力段）には、第１の定電流源４１の電流がいわゆるカレントミラー比によって配分された大きさの電流が流れることとなる。
【００１９】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加し、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。
そして、第２のカレントミラー回路１０５には、先の場合と異なり、第１の定電流源４１からの電流に加えて、第６のトランジスタ６のコレクタ電流も流れ込むこととなる。
したがって、入力信号の増大に対応して、第１及び第２のトランジスタ１，２のエミッタと第２のカレントミラー回路１０５とを接続する線路と、第３及び第４のトランジスタ３，４のエミッタと第２のカレントミラー回路１０５とを接続する線路には、第１の定電流源４１からの電流と第６のトランジスタ６のコレクタ電流の和の電流がいわゆるカレントミラー比で配分されて流れるため、入力信号の増大による歪みの改善が図られることとなる。
【００２０】
また、電源電圧が低下したとしても、第１及び第２のトランジスタ１，２のエミッタと第２のカレントミラー回路１０５とを接続する線路と、第３及び第４のトランジスタ３，４のエミッタと第２のカレントミラー回路１０５とを接続する線路のそれぞれに流れる電流は、第２のカレントミラー回路１０５により供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【００２１】
次に、第１の発明に係る可変利得増幅回路Ｓ１のより具体的な第１の構成例について図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、この図２に示された可変利得増幅回路Ｓ１ａは、次述するように第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図１において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが用いられてなる点を除けば、他の回路構成は、基本的に先の図１に示されたものと同一のものである。
【００２２】
第２のカレントミラー回路１０５Ａは、ｎｐｎ形の第７乃至第９のトランジスタ７〜９を有して構成されたものとなっており、まず、第７のトランジスタ７は、ベースとコレクタとが接続されると共に、第６のトランジスタ６のコレクタに接続される一方、エミッタは、アースに接続されたものとなっている。
また、この第７のトランジスタ７のベースは、第８及び第９のトランジスタ８，９のベースとも相互に接続されたものとなっている。
そして、第８のトランジスタ８のコレクタは、第１及び第２のトランジスタ１，２のエミッタに接続されると共に、第１の入力端子５１に接続される一方、第８のトランジスタ８のエミッタは、アースに接続されている。
さらに、第９のトランジスタ９のコレクタは、第３及び第４のトランジスタ３，４のエミッタに接続されると共に、第２の入力端子５２に接続される一方、エミッタは、アースに接続されている。
【００２３】
次に、かかる構成における動作について説明する。
まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなり、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれの抵抗器２１ａ，２２ａにおける電圧降下分だけ減じた大きさとなるのは先の図１に示された回路構成の場合と同一である。
またこのとき、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となるのも先の図１に示された回路構成の場合と同一である。
【００２４】
そのため、第２のカレントミラー回路１０５Ａの第７のトランジスタ７のコレクタには、第１及び第２の入力端子５１，５２への入力信号が小さい場合には、いわば初期電流として第１の定電流源４１からの電流がコレクタ電流として流れることとなると共に、カレントミラー比に応じて第８及び第９のトランジスタ８，９にもコレクタ電流が流れることとなる。
【００２５】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加し、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。
そして、第２のカレントミラー回路１０５Ａの第７のトランジスタ７には、先の場合と異なり、第１の定電流源４１からの電流に加えて、第６のトランジスタ６のコレクタ電流も流れ込むこととなる。
【００２６】
したがって、第８及び第９のトランジスタ８，９のコレクタにも、第１の定電流源４１の電流と第６のトランジスタ６のコレクタ電流の和の電流がカレントミラー比によって配分されて流れるため、入力信号の増大による歪みの改善が図られることとなる。
また、電源電圧が低下したとしても、第８及び第９のトランジスタ８，９のコレクタ電流は、上述したように第７のトランジスタ７によるカレントミラー動作による電流供給によるものであるため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【００２７】
次に、第１の発明に係る可変利得増幅回路Ｓ１のより具体的な第２の構成例について図３を参照しつつ説明する。なお、図１又は図２に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図３に示された可変利得増幅回路Ｓ１ｂは、図２に示された回路構成を基本として、図２に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。
すなわち、ベース電流補償用トランジスタとしてｎｐｎ形の第１０のトランジスタ１０が、そのコレクタが直流電源３４に接続される一方、そのベースが第６及び第７のトランジスタ６，７のコレクタに、また、エミッタが第７乃至第９のトランジスタ７〜９のベースに、それぞれ接続されて設けられたものとなっている。
【００２８】
かかる構成においては、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図２に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃至第９のトランジスタ７〜９のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
なお、この可変利得増幅回路Ｓ１ｂの全体的な回路動作は、上述した点を除けば、図２の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００２９】
次に、第１の発明に係る可変利得増幅回路Ｓ１のより具体的な第３の構成例について図４を参照しつつ説明する。なお、図１、図２又は図３に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図４に示された可変利得増幅回路Ｓ１ｃは、図２に示された回路構成を基本として、第２のカレントミラー回路１０５Ａに代えて、次述するように構成されてなる第２のカレントミラー回路１０５Ｃが設けられてなるものである。
第２のカレントミラー回１０５Ｃは、ベース電流の補償とトランジスタのコレクタ・エミッタ間電圧に応じてコレクタ電流がまちまちとなるいわゆるアーリ効果対策を講じた回路構成となっているものである。
【００３０】
すなわち、第７乃至第９のトランジスタ７〜９といわゆるカレントぺアとなるｎｐｎ形の第１１のトランジスタ１１と、ベース電流補償用トランジスタとしてｎｐｎ形の第１０のトランジスタ１０が次述するように設けられている。
まず、第１０のトランジスタ１０のベースは、第６及び第７のトランジスタ６，７のコレクタに接続される一方、第１１のトランジスタ１１は、そのベースとコレクタとが相互に接続されると共に、第７乃至第９のトランジスタ７〜９のベースに接続されたものとなっている。
そして、第１０のトランジスタ１０のコレクタは、直流電源３４に接続される一方、エミッタは、第１１のトランジスタ１１のコレクタと接続されており、第１１のトランジスタ１１のエミッタは、アースに接続されたものとなっている。
【００３１】
かかる構成においては、第１０のトランジスタ１０により第７乃至第９のトランジスタ７〜９及び第１１のトランジスタ１１のベース電流が補償されて、第７のトランジスタ７には、第６のトランジスタ６からの電流がほぼ全て流れ込みコレクタ電流となると共に、第７及び第１１のトランジスタ７，１１のコレクタ・エミッタ間電圧がベース・エミッタ間電圧に保持されるため、いわゆるアーリ効果によるコレクタ電流のばらつきが低減されることとなる。
なお、この可変利得増幅回路Ｓ１ｃの全体的な回路動作は、上述した点を除けば、図２の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００３２】
次に、第２の発明に係る可変利得増幅回路Ｓ２の基本回路構成について、図５を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図５に示された可変利得増幅回路Ｓ２は、先に図１に示された回路構成を基本とし、図１に示された回路構成における第１の定電流源４１に代えて、第２及び第３の定電流源４２，４３が次述するようにして設けられたものである。
【００３３】
すなわち、この可変利得増幅回路Ｓ２は、第１の差動増幅回路１０１と、第２の差動増幅回路１０２と、第１のカレントミラー回路１０４と、第２のカレントミラー回路１０５とを主たる構成要素としてなるものである点は、先の図１に示されたものと同一である。
そして、この可変利得増幅回路Ｓ２においては、図１における第１の定電流源４１に代えて、第１及び第２のトランジスタ１，２のエミッタとアースとの間に第２の定電流源４２が、また、第３及び第４のトランジスタ３，４のエミッタとアースとの間に、第３の定電流源４３が、それぞれ設けられたものとなっている。
【００３４】
かかる構成における動作について説明すれば、まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなり、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれのインピーダンス素子２１，２２における電圧降下分だけ減じた大きさとなるのは先の図１に示された回路構成の場合と同一である。
またこのとき、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となるのも先の図１に示された回路構成の場合と同一である。したがって、この場合、第２のカレントミラー回路１０５には、第６のトランジスタ６からの電流供給はなされず、このため、第２のカレントミラー回路１０５による第１及び第２のトランジスタ１，２のエミッタ電流及び第３及び第４のトランジスタ３，４のエミッタ電流の発生はなくなるが、第１及び第２のトランジスタ１，２のエミッタ電流は、第２の定電流源４２により、第３及び第４のトランジスタ３，４のエミッタ電流は、第３の定電流源４３により、それぞれ確保されることとなる。
【００３５】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加する。したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。この第６のトランジスタ６のコレクタ電流は、第２のカレントミラー回路１０５にも流れることとなる。
したがって、第１及び第２のトランジスタ１，２のエミッタ電流は、先の第２の定電流源４２の電流と第２のカレントミラー回路１０５の電流との和となり、また、第３及び第４のトランジスタ３，４のエミッタ電流は、先の第３の定電流源４３の電流と、第２のカレントミラー回路１０５の電流との和となり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【００３６】
また、電源電圧が低下したとしても、第１及び第２のトランジスタ１，２のエミッタ電流及び第３及び第４のトランジスタ３，４のエミッタ電流は、上述のように、第２及び第３の定電流源４２，４３並びに第２のカレントミラー回路１０５により供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【００３７】
次に、可変利得増幅回路Ｓ２のより具体的な第１の構成例について図６を参照しつつ説明する。なお、図２及び図５に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、この図６に示された可変利得増幅回路Ｓ２ａは、次述するように第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図５において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが用いられてなる点を除けば、他の回路構成は、基本的に先の図５に示されたものと同一のものである。
そして、第２のカレントミラー回路１０５Ａの具体的構成は、先の図２に示された構成と同一のものであり、その詳細についての再度の説明は省略することとする。
【００３８】
次に、かかる構成における動作について説明する。
まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなり、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれの抵抗器２１ａ，２２ａにおける電圧降下分だけ減じた大きさとなるのは先の図５に示された回路構成の場合と同一である。
またこのとき、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となるのも先の図５に示された回路構成の場合と同一である。
【００３９】
そのため、第２のカレントミラー回路１０５Ａの第７のトランジスタ７のコレクタには、第６のトランジスタ６からの電流は流れず、したがって、第８及び第９のトランジスタ８，９にも第７のトランジスタ７による電流は生じない。
しかしながら、この場合、第１及び第２のトランジスタ１，２のエミッタ電流は、第２の定電流源４２により、第３及び第４のトランジスタ３，４のエミッタ電流は、第３の定電流源４３により、それぞれ供給されることとなる。
【００４０】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加する。したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。そして、第８及び第９のトランジスタ８，９にもカレントミラー比に応じたコレクタ電流が流れることとなる。
したがって、第１及び第２のトランジスタ１，２のエミッタ電流は、先の第２の定電流源４２の電流と第８のトランジスタ８のコレクタ電流との和の電流が、カレントミラー比により配分された大きさとなり、また、第３及び第４のトランジスタ３，４のエミッタ電流は、先の第３の定電流源４３の電流と、第９のトランジスタ９のコレクタ電流との和の電流がカレントミラー比により配分された大きさとなり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【００４１】
また、電源電圧が低下したとしても、第１及び第２のトランジスタ１，２のエミッタ電流及び第３及び第４のトランジスタ３，４のエミッタ電流は、上述のように、第２及び第３の定電流源４２，４３並びに第２のカレントミラー回路１０５Ａにより供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【００４２】
次に、可変利得増幅回路Ｓ２のより具体的な第２の構成例について図７を参照しつつ説明する。なお、図３又は図６に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図７に示された可変利得増幅回路Ｓ２ｂは、先の図６に示された回路構成例を基本として、図６に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。
すなわち、ベース電流補償用トランジスタとして第１０のトランジスタ１０は、そのコレクタが直流電源３４に接続される一方、そのベースが第６及び第７のトランジスタ６，７のコレクタに、また、エミッタが第７乃至第９のトランジスタ７〜９のベースに、それぞれ接続されて設けられたものとなっている。そして、第２のカレントミラー回路１０５Ｂは、先の図３に示された第２のカレントミラー回路１０５Ｂと同一構成のものである。
【００４３】
かかる構成においては、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図６に示された回路構成例の場合に比して、第８及び第９のトランジスタ８，９のコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
なお、この可変利得増幅回路Ｓ２ｂの全体的な回路動作は、上述した点を除けば、図６の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００４４】
次に、可変利得増幅回路Ｓ２のより具体的な第３の構成例について図８を参照しつつ説明する。なお、図４又は図６に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図８に示された可変利得増幅回路Ｓ２ｃは、先の図７に示された回路構成例を基本として、第２のカレントミラー回路１０５Ｂに代えて、先に図４において示された構成を有してなる第２のカレントミラー回路１０５Ｃが設けられてなるものである。
【００４５】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｃが構成されており、その接続の詳細についての再度の説明は省略することとする。
【００４６】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｃにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ２ｃの全体的な回路動作は、図６の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００４７】
次に、第３の発明に係る可変利得増幅回路Ｓ３の基本回路構成について、図９を参照しつつ説明する。なお、図１又は図３に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図９に示された可変利得増幅回路Ｓ３は、先に図１に示された回路構成を基本とし、これに次述するような平衡増幅回路１０６が付加されて構成されたものとなっている。
すなわち、平衡増幅回路１０６は、ｎｐｎ形の第１２及び第１３のトランジスタ１２，１３を有して構成されたもので、第１２及び第１３のトランジスタ１２，１３は、相互にベースが接続されると共に、第２のバイアス電源３２による所定の第２のバイアス電圧が印加されるようになっている一方、第１２のトランジスタ１２のコレクタは、第１の差動増幅回路１０１の第１及び第２のトランジスタ１，２のエミッタに、また、第１３のトランジスタ１３のコレクタは、第２の差動増幅回路１０２の第３及び第４のトランジスタ３，４のエミッタに、それぞれ接続されたものとなっている。
さらに、第１２のトランジスタ１２のエミッタは、第２のカレントミラー回路１０５の一方の出力段と共に第１の入力端子５１に接続されており、また、第１３のトランジスタ１３のエミッタは、第２のカレントミラー回路１０５の他方の出力段と共に第２の入力端子５２に接続されたものとなっている。
【００４８】
かかる構成においては、平衡増幅回路１０６は、ベース接地回路の構成を採るものであるため、その入力側と出力側との容量的な結合が小さいことから、第１及び第２の入力端子５１，５２に接続される図示されない前段の回路からの電気的な影響が第１及び第２の差動増幅回路１０１，１０２に及ぶことを抑圧でき、安定した回路動作が確保されることとなる。
なお、この可変利得増幅回路Ｓ３の全体的な回路動作は、上述した点を除けば、図１の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００４９】
次に、第３の発明に係る可変利得増幅回路Ｓ３のより具体的な第１の構成例について図１０を参照しつつ説明する。なお、図２又は図９に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１０に示された可変利得増幅回路Ｓ３ａは、第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図９において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが用いられてなる点を除けば、他の回路構成は、基本的に先の図９に示されたものと同一のものである。
そして、第２のカレントミラー回路１０５Ａの回路構成は、先に図２に示された回路構成例と同一のものとなっている。
【００５０】
次に、かかる構成における動作について説明すれば、まず、平衡増幅回路１０６は、ベース接地回路の構成を採るものであるため、その入力側と出力側との容量的な結合が小さいことから、第１及び第２の入力端子５１，５２に接続される図示されない前段の回路からの電気的な影響が第１及び第２の差動増幅回路１０１，１０２に及ぶことを抑圧でき、安定した回路動作が確保されることとなる。
そして、かかる平衡増幅回路１０６による作用を除けば、この可変利得増幅回路Ｓ３ａ全体の回路動作は、図２の構成例で説明したと基本的に同様のものである。
すなわち、再度ここで説明をすれば、まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなり、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれの抵抗器２１ａ，２２ａにおける電圧降下分だけ減じた大きさとなる。
またこのとき、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となる。
【００５１】
そのため、第２のカレントミラー回路１０５Ａの第７のトランジスタ７のコレクタには、第１及び第２の入力端子５１，５２への入力信号が小さい場合には、いわば初期電流として第１の定電流源４１からの電流がコレクタ電流として流れることとなると共に、カレントミラー比に応じた電流が第８及び第９のトランジスタ８，９のコレクタ電流として流れることとなる。
【００５２】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加し、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。
そして、第２のカレントミラー回路１０５Ａの第７のトランジスタ７には、先の場合と異なり、第１の定電流源４１からの電流に加えて、第６のトランジスタ６のコレクタ電流も流れ込むこととなる。
【００５３】
したがって、第８及び第９のトランジスタ８，９のコレクタには、第１の定電流源４１の電流と第６のトランジスタ６のコレクタ電流の和が、カレントミラー比に応じて配分された電流が流れるため、入力信号の増大による歪みの改善が図られることとなる。
また、電源電圧が低下したとしても、第８及び第９のトランジスタ８，９のコレクタ電流は、上述したように第７のトランジスタ７によるカレントミラー動作による電流供給によるものであるため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【００５４】
次に、第３の発明に係る可変利得増幅回路Ｓ３のより具体的な第２の構成例について図１１を参照しつつ説明する。なお、図３又は図１０に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１１に示された可変利得増幅回路Ｓ３ｂは、図１０に示された構成を基本として、図１０に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。そして、第２のカレントミラー回路１０５Ｂは、先に図３に示されたものと同一のものであり、ここでの再度の詳細な説明は省略することとする。
【００５５】
かかる構成において、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図１０に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃至第９のトランジスタ７〜９のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ３ｂの全体的な回路動作は、上述した点を除けば、図１０の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００５６】
次に、第３の発明に係る可変利得増幅回路Ｓ３のより具体的な第３の構成例について図１２を参照しつつ説明する。なお、図４又は図１０に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１２に示された可変利得増幅回路Ｓ３ｃは、図１０に示された回路構成例を基本として、第２のカレントミラー回路１０５Ａに代えて、第２のカレントミラー回路１０５Ｃが設けられてなるもので、この第２のカレントミラー回路１０５Ｃは、先に図４に示されたものと同一のものであり、その詳細な説明は省略することとする。
【００５７】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｃにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ３ｃの全体的な回路動作は、図１０の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００５８】
次に、第４の発明に係る可変利得増幅回路Ｓ４の基本回路構成について、図１３を参照しつつ説明する。なお、図５又は図９に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１３に示された可変利得増幅回路Ｓ４は、先に図９に示された回路構成を基本とし、これに、図５に示された回路構成例における第２及び第３の定電流源４２，４３を付加して構成されたものとなっている。
すなわち、第２の定電流源４２が、第１２のトランジスタ１２のエミッタ、第１の出力端子５３及び第２のカレントミラー回路１０５の一方の出力段と、アースとの間に設けられ、また、第３の定電流源４３が第１３のトランジスタ１３のエミッタ、第２の出力端子５４及び第２のカレントミラー回路１０５の他方の出力段と、アースとの間に設けられて構成されたものとなっている。
【００５９】
かかる構成における動作は、平衡増幅回路１０６がある点を除けば、先に図５に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００６０】
次に、第４の発明に係る可変利得増幅回路Ｓ４のより具体的な第１の構成例について図１４を参照しつつ説明する。なお、図２、図６又は図１３に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１４に示された可変利得増幅回路Ｓ４ａは、第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図１３において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが用いられてなる点を除けば、他の回路構成は、基本的に先の図１３に示されたものと同一のものである。
【００６１】
そして、第２のカレントミラー回路１０５Ａは、先に図２に示された回路構成例の場合と同一のものである。
すなわち、ｎｐｎ形の第７乃至第９のトランジスタ７〜９によって、第２のカレントミラー回路が構成されており、第８のトランジスタ８のコレクタ、第１２のトランジスタ１２のエミッタ及び第１の入力端子５１と、アースとの間に第２の定電流源４２が、また、第９のトランジスタ９のコレクタ、第１３のトランジスタ１３のエミッタ及び第２の入力端子５２と、アースとの間に第３の定電流源４３が、それぞれ設けられた構成となっているものである。
【００６２】
かかる構成における動作は、平衡増幅回路１０６が設けられて、それにより先に図９に示された回路構成例において説明したように、第１及び第２の入力端子５１，５２に接続される図示されない前段の回路が、第１及び第２の差動増幅回路１０１，１０２へ及ぼす影響が極めて小さいという点を除けば、先に図６に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００６３】
次に、第４の発明に係る可変利得増幅回路Ｓ４のより具体的な第２の構成例について図１５を参照しつつ説明する。なお、図３又は１４図に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１５に示された可変利得増幅回路Ｓ４ｂは、図１４に示された回路構成例を基本として、図１５に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。
すなわち、第１０のトランジスタ１０は、先に図３で示された回路構成例の場合と同様な回路接続で設けられたもので、その回路接続についてここでの再度の詳細な説明は省略することとする。
【００６４】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図１４に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃至第９のトランジスタ７〜９のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ４ｂの全体的な回路動作は、上述した点を除けば、図１４に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【００６５】
次に、第４の発明に係る可変利得増幅回路Ｓ４のより具体的な第３の構成例について図１６を参照しつつ説明する。なお、図４又は図１４に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１６に示された可変利得増幅回路Ｓ４ｃは、先に図１４に示された回路構成例を基本として、第２のカレントミラー回路１０５Ａに代えて、先に図４において示された構成を有してなる第２のカレントミラー回路１０５Ｃが設けられてなるものである。
【００６６】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｃが構成されており、その接続の詳細についての再度の説明は省略することとする。
【００６７】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｃにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ４ｃの全体的な回路動作は、図１４の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００６８】
次に、第５の発明に係る可変利得増幅回路Ｓ５の基本回路構成について、図１７を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１７に示された可変利得増幅回路Ｓ５は、先に図１に示された回路構成を基本とし、これに、第３の差動増幅回路１０３が次述するように付加されて構成されたものとなっている。
【００６９】
すなわち、第３の差動増幅回路１０３は、ｎｐｎ形の第１４及び第１５のトランジスタ１４，１５、第１及び第２のバイアス抵抗器２４，２５、第３のインピーダンス素子２３及び第２のバイアス電源３２を主たる構成要素としてなるものである。
まず、第１４のトランジスタ１４は、そのコレクタが第１及び第２のトランジスタ１，２のエミッタに、また、第１５のトランジスタ１５のコレクタは、第３及び第４のトランジスタ３，４のエミッタに、それぞれ接続されている一方、第１４及び第１５のトランジスタ１４，１５のエミッタは、それぞれ第２のカレントミラー回路１０５の出力段に接続されたものとなっていると共に、第３のインピーダンス素子２３を介して相互に接続されたものとなっている。
【００７０】
また、第１４のトランジスタ１４のベースは、第１の入力端子５１に接続されると共に、第１のバイアス抵抗器２４を介して、所定の第２のバイアス電圧を出力する第２のバイアス電源３２に接続される一方、第１５のトランジスタ１５のベースは、第２の入力端子５２に接続されると共に、第２のバイアス抵抗器２５を介して、第２のバイアス電源３２に接続されたものとなっている。
【００７１】
かかる構成における動作は、第１及び第２の入力端子５１，５２に印加された入力信号が、第３の差動増幅回路１０３により増幅されて第１及び第２の差動増幅回路１０１，１０２へ入力されることとなる点を除けば、先に図１に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略すなお、第３の差動増幅回路１０３は、後述する図２５における第３の差動増幅回路１０３Ａの回路と異なり、第１４及び第１５のトランジスタ１４，１５のエミッタが第３のインピーダンス素子２３を介して接続されているため、良く知られているようにエミッタ同士が直接接続された構成の第３の差動増幅回路１０３Ａに比して、入力信号のいわゆるダイナミック・レンジが大きく、比較的大きな信号入力にも十分対応できるものとなっている。
【００７２】
次に、第５の発明に係る可変利得増幅回路Ｓ５のより具体的な第１の構成例について図１８を参照しつつ説明する。なお、図２又は図１７に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１８に示された可変利得増幅回路Ｓ５ａは、第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図１７において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａ、第３のインピーダンス素子２３として第３の抵抗器２３ａが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図１７に示されたものと同一のものである。
そして、第２のカレントミラー回路１０５Ａの回路構成は、先に図２に示された回路構成例の場合と同一のものとなっており、第８のトランジスタ８のコレクタは、第１４のトランジスタ１４のエミッタ及び第３の抵抗器２３ａの一方の端子に、また、第９のトランジスタ９のコレクタは、第１５のトランジスタ１５のエミッタ及び第３の抵抗器２３ａの他方の端子に、それぞれ接続されたものとなっている。
【００７３】
かかる構成における動作は、第１及び第２の入力端子５１，５２に印加された入力信号が、第３の差動増幅回路１０３により増幅されて第１及び第２の差動増幅回路１０１，１０２へ入力されることとなる点を除けば、先に図２に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００７４】
次に、第５の発明に係る可変利得増幅回路Ｓ５のより具体的な第２の構成例について図１９を参照しつつ説明する。なお、図３又は図１８に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１９に示された可変利得増幅回路Ｓ５ｂは、図１８に示された回路構成例を基本とし、図１８に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。
そして、第２のカレントミラー回路１０５Ｂは、先に図３で示されたものと同一構成を有してなるもので、ここでの再度の詳細な説明は省略することとする。
【００７５】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図１８に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃至第９のトランジスタ７〜９のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ５ｂの全体的な回路動作は、上述した点を除けば、図１８に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【００７６】
次に、第５の発明に係る可変利得増幅回路Ｓ５のより具体的な第３の構成例について図２０を参照しつつ説明する。なお、図４又は図１８に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２０に示された可変利得増幅回路Ｓ５ｃは、先に図１８に示された回路構成例を基本として、第２のカレントミラー回路１０５Ｂに代えて、先に図４において示された構成を有してなる第２のカレントミラー回路１０５Ｃが設けられてなるものである。
【００７７】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｃが構成されており、その接続の詳細についての再度の説明は省略することとする。
【００７８】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｃにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ５ｃの全体的な回路動作は、図１８の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００７９】
次に、第６の発明に係る可変利得増幅回路Ｓ６の基本回路構成について、図２１を参照しつつ説明する。なお、図５又は図１７に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２１に示された可変利得増幅回路Ｓ６は、先に図１７に示された回路構成を基本とし、これに、図１７に示された回路構成例における第１の定電流源４１に代えて、第２及び第３の定電流源４２，４３が次述するように付加されて構成されたものとなっている。
【００８０】
すなわち、可変利得増幅回路Ｓ６においては、図１７における第１の定電流源４１に代えて、第１４のトランジスタ１４のエミッタとアースとの間に第２の定電流源４２が、第１５のトランジスタ１５のエミッタとアースとの間に、第３の定電流源４３が、それぞれ設けられたものとなっている。
【００８１】
かかる構成における動作は、まず、第１及び第２の入力端子５１，５２に印加された入力信号が、第３の差動増幅回路１０３により増幅されて第１及び第２の差動増幅回路１０１，１０２へ入力されることとなる点を除けば、基本的には、先に図５に示された回路構成例で説明したと同様である。
すなわち、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなり、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれのインピーダンス素子２１，２２における電圧降下分だけ減じた大きさとなる。
【００８２】
またこのとき、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となる。
したがって、この場合、第２のカレントミラー回路１０５には、第６のトランジスタ６からの電流供給はなされず、このため、第２のカレントミラー回路１０５による第１４及び第１５のトランジスタ１４，１５のエミッタ電流の供給はなくなるが、第２及び第３の定電流源４２，４３により確保されることとなる。
【００８３】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加し、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。この第６のトランジスタ６のコレクタ電流は、第２のカレントミラー回路１０５にも流れることとなる。
したがって、第１４のトランジスタ１４のエミッタ電流は、先の第２の定電流源４２の電流と第２のカレントミラー回路１０５による電流との和となり、また、第１５のトランジスタ１５のエミッタ電流は、先の第３の定電流源４３の電流と、第２のカレントミラー回路１０５による電流との和となり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【００８４】
次に、第６の発明に係る可変利得増幅回路Ｓ６のより具体的な第１の構成例について図２２を参照しつつ説明する。なお図２又は図２１に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２２に示された可変利得増幅回路Ｓ６ａは、第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図２１において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａ、第３のインピーダンス素子２３として第３の抵抗器２３ａが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図２１に示されたものと同一のものである。
【００８５】
そして、第２のカレントミラー回路１０５Ａの回路構成は、先に図２に示された回路構成例の場合と同一のものとなっている。
すなわち、ｎｐｎ形の第７乃至第９のトランジスタ７〜９によって、第２のカレントミラー回路１０５Ａが構成されており、第８のトランジスタ８のコレクタと第１４のトランジスタ１４のエミッタとが相互に接続され、この接続点とアースとの間に第２の定電流源４２が、また、第９のトランジスタ９のコレクタと第１５のトランジスタ１５のエミッタとが相互に接続され、この接続点とアースとの間に第３の定電流源４３が、それぞれ設けられた構成となっているものである。
【００８６】
かかる構成における動作は、第１及び第２の入力端子５１，５２に印加された入力信号が、第３の差動増幅回路１０３により増幅されて第１及び第２の差動増幅回路１０１，１０２へ入力されることとなる点を除けば、先に図６に示された回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【００８７】
次に、第６の発明に係る可変利得増幅回路Ｓ６のより具体的な第２の構成例について図２３を参照しつつ説明する。なお図３又は図２２に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２３に示された可変利得増幅回路Ｓ６ｂは、図２２に示された回路構成例を基本として、図２２に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。
すなわち、第１０のトランジスタ１０は、先に図３で示された回路構成例の場合と同様な回路接続で設けられたもので、その回路接続についてここでの再度の詳細な説明は省略することとする。
【００８８】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図２２に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃至第９のトランジスタ７〜９のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ６ｂの全体的な回路動作は、上述した点を除けば、図２２に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【００８９】
次に、第６の発明に係る可変利得増幅回路Ｓ６のより具体的な第３の構成例について図２４を参照しつつ説明する。なお、図４又は図２２に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２４に示された可変利得増幅回路Ｓ６ｃは、先に図２２に示された回路構成例を基本として、第２のカレントミラー回路１０５Ａに代えて、先に図４において示された構成を有してなる第２のカレントミラー回路１０５Ｃが設けられてなるものである。
【００９０】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｃが構成されており、その接続の詳細についての再度の説明は省略することとする。
【００９１】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｃにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ６ｃの全体的な回路動作は、図２２の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００９２】
次に、第７の発明に係る可変利得増幅回路Ｓ７の基本回路構成について、図２５を参照しつつ説明する。なお、図１７に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２５に示された可変利得増幅回路Ｓ７は、先に図１７に示された回路構成を基本として、図１７に示された第３のインピーダンス素子２３を用いることなく次述するように第３の差動増幅回路１０３Ａが構成されたものとなっている。さらに、第２のカレントミラー回路１０５Ｄの出力段が一つとなっているものである。
【００９３】
すなわち、第３の差動増幅回路１０３Ａは、ｎｐｎ形の第１４及び第１５のトランジスタ１４，１５、第１及び第２のバイアス抵抗器２４，２５及び第２のバイアス電源３２を主たる構成要素としてなるものである。
まず、第１４のトランジスタ１４は、そのコレクタが第１及び第２のトランジスタ１，２のエミッタに、また、第１５のトランジスタ１５のコレクタは、第３及び第４のトランジスタ３，４のエミッタに、それぞれ接続されている一方、第１４及び第１５のトランジスタ１４，１５のエミッタは相互に接続されて第２のカレントミラー回路１０５Ｄの出力段に接続されたものとなっている。
また、第１４のトランジスタ１４のベースは、第１の入力端子５１に接続されると共に、第１のバイアス抵抗器２４を介して、所定の第２のバイアス電圧を出力する第２のバイアス電源３２に接続される一方、第１５のトランジスタ１５のベースは、第２の入力端子５２に接続されると共に、第２のバイアス抵抗器２５を介して、第２のバイアス電源３２に接続されたものとなっている。
【００９４】
かかる構成において、第３の差動増幅回路１０３Ａは、第１４及び第１５のトランジスタ１４，１５のエミッタが直接接続された構成となっており、この点において先の図１８に示された第３の差動増幅回路１０３においては、第３の抵抗器２３ａを介して第１４及び第１５のトランジスタ１４，１５のエミッタが相互に接続された構成と異なるものとなっている。
この第３の差動増幅回路１０３Ａのように第１４及び第１５のトランジスタ１４，１５のエミッタが直接接続された構成においては、入力信号のいわゆるダイナミック・レンジが大きい場合には飽和状態となってしまうため、比較的小信号入力に適するものである。
そして、入力信号のダイナミック・レンジを拡大するべく構成されたものが先の第３の差動増幅回路１０３であり、第３の差動増幅回路１０３は、第３の抵抗器２３ａを介して第１４及び第１５のトランジスタ１４，１５のエミッタを相互に接続して、いわゆるコンダクタンスを低下させて入力信号のダイナミック・レンジの拡大が図られたものとなっている。
【００９５】
この可変利得増幅回路Ｓ７の動作は、上述したように第３の差動増幅回路１０３Ａが小信号入力に適するものである点を除けば、基本的な動作は、先に図１７に示された回路構成例の場合と同様であるので、ここでの詳細な説明は省略する。
【００９６】
次に、第７の発明に係る可変利得増幅回路Ｓ７のより具体的な第１の構成例について図２６を参照しつつ説明する。なお、図２５に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２６に示された可変利得増幅回路Ｓ７ａは、第２のカレントミラー回路１０５Ｅの具体的な構成が示されたものである点と、先の図２５において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図２５に示されたものと同一のものである。
【００９７】
すなわち、第２のカレントミラー回路１０５Ｅは、ｎｐｎ形の第７及び第８のトランジスタ７，８を用いてなり、まず、第７のトランジスタ７は、ベースとコレクタとが接続されると共に、第６のトランジスタ６のコレクタに接続される一方、エミッタは、アースに接続されたものとなっている。
また、この第７のトランジスタ７のベースは、第８のトランジスタ８のベースとも相互に接続されたものとなっている。
そして、第８のトランジスタ８のコレクタは、第１４及び第１５のトランジスタ１４，１５のエミッタに接続される一方、第８のトランジスタ８のエミッタは、アースに接続されたものとなっている。
【００９８】
かかる構成における動作は、第１及び第２の入力端子５１，５２に印加された入力信号が、第３の差動増幅回路１０３Ａにより増幅されて第１及び第２の差動増幅回路１０１，１０２へ入力されることとなる点を除けば、先に図１８に示された回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【００９９】
次に、第７の発明に係る可変利得増幅回路Ｓ７のより具体的な第２の構成例について図２７を参照しつつ説明する。なお、図３又は図２６に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２７に示された可変利得増幅回路Ｓ７ｂは、図２６に示された回路構成例を基本として、図２６に示された第２のカレントミラー回路１０５Ｅに代えてベース電流補償がなされた第２のカレントミラー回路１０５Ｆが設けられたものである。
すなわち、第１０のトランジスタ１０は、先に図３で示された回路構成例の場合と同様な回路接続で設けられたもので、その回路接続についてここでの再度の詳細な説明は省略することとする。
【０１００】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃び第８のトランジスタ７，８のベース電流が十分に補償されるため、図２６に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃び第８のトランジスタ７，８のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ７ｂの全体的な回路動作は、上述した点を除けば、図２６に示された回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【０１０１】
次に、第７の発明に係る可変利得増幅回路Ｓ７のより具体的な第３の構成例について図２８を参照しつつ説明する。なお、図４又は図２６に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２８に示された可変利得増幅回路Ｓ７ｃは、先に図２６に示された回路構成例を基本として、第２のカレントミラー回路１０５Ｅに代えて、ベース電流補償及びアーリ効果対策がなされた第２のカレントミラー回路１０５Ｇが設けられたものである。
【０１０２】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｇが構成されており、その接続の詳細についての再度の説明は省略することとする。
【０１０３】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｇにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ７ｃの全体的な回路動作は、図２６の回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【０１０４】
次に、第８の発明に係る可変利得増幅回路Ｓ８の基本回路構成について、図２９を参照しつつ説明する。なお、図１５示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２９に示された可変利得増幅回路Ｓ８は、先に図２５に示された回路構成を基本とし、図２５における第１の定電流源４１に代えて、第２の定電流源４２が、第１４及び第１５のトランジスタ１４，１５とアースとの間に設けられた構成となっているものである。
【０１０５】
かかる構成においては、まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さく、そのため、第２及び第３のトランジスタ２，３にコレクタ電流が殆ど流れず、同時に第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態においては、第２のカレントミラー回路１０５Ｄには、第６のトランジスタ６からの電流供給はなされない。このため、第２のカレントミラー回路１０５Ｄによる第３の差動増幅回路１０３Ａの第１４及び第１５のトランジスタ１４，１５のエミッタ電流の供給はなされないが、第２の定電流源４２によって電流供給がなされることとなる。
【０１０６】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、第２及び第３のトランジスタ２，３のコレクタ電流の増加により、第５及び第６のトランジスタ５，６のコレクタ電流も増加することとなるため、第６のトランジスタ６のコレクタ電流が第２のカレントミラー回路１０５Ｄに流れ込むこととなりる。
したがって、第１４及び第１５のトランジスタ１４，１５のエミッタ電流は、第２のカレントミラー回路１０５Ｄによる電流供給を受けると共に、第２の定電流源４２による電流供給も受けることとなり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【０１０７】
次に、第８の発明に係る可変利得増幅回路Ｓ８のより具体的な第１の構成例について図３０を参照しつつ説明する。なお図２６又は図２９に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図３０に示された可変利得増幅回路Ｓ８ａは、第２のカレントミラー回路１０５Ｅの具体的な構成が示されたものである点と、先の図２９において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図２９に示されたものと同一のものである。
そして、第２のカレントミラー回路１０５Ｅの回路構成は、先に図２６に示された回路構成例の場合と同一のものであり、その詳細についての再度の説明は省略することとする。
【０１０８】
かかる構成における動作について説明すれば、まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなるため、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる一方、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となる。
【０１０９】
そのため、第２のカレントミラー回路１０５Ｅの第７のトランジスタ７のコレクタには、第６のトランジスタ６からの電流は流れず、したがって、第８のトランジスタ８にも第７のトランジスタ７による電流は生じない。
しかしながら、この場合、第３の差動増幅回路１０３Ａの第１４及び第１５のトランジスタ１４，１５のエミッタ電流は、第２の定電流源４２により供給されることとなる。
【０１１０】
一方、第１及び第２の入力端子５１，５２への入力信号が大きくなると、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加し、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。そして、第７及び第８のトランジスタ７，８にもコレクタ電流が流れることとなる。
したがって、第１４及び第１５のトランジスタ１４，１５のエミッタ電流は、先の第２の定電流源４２の電流と第８のトランジスタ８のコレクタ電流との和となり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【０１１１】
また、電源電圧が低下したとしても、第１４及び第１５のトランジスタ１４，１５のエミッタ電流は、上述のように第２の定電流源４２並びに第２のカレントミラー回路１０５Ｅにより供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【０１１２】
次に、第８の発明に係る可変利得増幅回路Ｓ８のより具体的な第２の構成例について図３１を参照しつつ説明する。なお、図２７又は図３０に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図３１に示された可変利得増幅回路Ｓ８ｂは、図３０に示された回路構成例を基本として、図３０に示された第２のカレントミラー回路１０５Ｅに代えてベース電流補償がなされた第２のカレントミラー回路１０５Ｆが設けられたものである。
すなわち、第２のカレントミラー回路１０５Ｆは、図２７に示されたものと同一のものであり、ここでの再度の詳細な説明は省略することとする。
【０１１３】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃び第８のトランジスタ７，８のベース電流が十分に補償されるため、図３０に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃び第８のトランジスタ７，８のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ８ｂの全体的な回路動作は、上述した点を除けば、図３０に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【０１１４】
次に、第８の発明に係る可変利得増幅回路Ｓ８のより具体的な第３の構成例について図３２を参照しつつ説明する。なお、図２８又は図３０に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図３２に示された可変利得増幅回路Ｓ８ｃは、先に図３０に示された回路構成例を基本として、第２のカレントミラー回路１０５Ｅに代えて、ベース電流補償及びアーリ効果対策がなされた第２のカレントミラー回路１０５Ｇが設けられたものである。
【０１１５】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｇが構成されており、その接続の詳細についての再度の説明は省略することとする。
【０１１６】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５においては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ８ｃの全体的な回路動作は、図３０の回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【０１１７】
次に、本発明に係る可変利得増幅回路の代表的な歪み特性について、従来回路との比較において図３３及び図３５を参照しつつ説明すれば、まず、図３３及び図３５において、横軸の利得制御電圧は、本発明に係る可変利得増幅回路においては第２及び第３のトランジスタ２，３のベースに、従来回路（図３４参照）においては、第２及び第３のトランジスタ６２，６３のベースに、それぞれ印加される電圧であって、入力信号の大きさに応じて変化するものであり、縦軸は出力端子において得られる信号のレベルである。
本発明に係る可変利得増幅回路においては、利得制御電圧が極小さい場合（０〜１ｖ付近）、換言すれば、入力信号が小さな場合、歪み信号のレベルは約−１２０ｄＢｍ弱であるのに対し、従来例においては、−１１０ｄＢｍ強となっており、本発明に係る可変利得増幅回路の歪み特性が従来に比して明らかに改善されていることが確認できる。また、利得制御電圧が大きな領域においても、本発明に係る可変利得増幅回路の歪み特性は、従来例に比して数ｄＢｍ程度改善されたものとなっている。
【０１１８】
なお、上述した回路構成例において用いた各々のバイポーラ形のトランジスタの極性をそれぞれ逆のものとし、それに応じたバイアス電圧が供給されるように回路を構成しても良いことは勿論であり、また、バイポーラ形以外の他の種類のトランジスタを用いて同様に構成してもよいことは勿論である。
【０１１９】
【発明の効果】
以上、述べたように、本発明によれば、可変利得増幅回路の利得制御がカレントミラー回路と定電流源により行われるよう構成することにより、従来と異なり、電源電圧の減少の際に増幅回路における電流の減少が少なくなり、電源電圧の変動による歪み特性の劣化を抑圧することができ、安定した動作の可変利得増幅回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】第１の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図２】図１に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図３】図１に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図４】図１に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図５】第２の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図６】図５に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図７】図５に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図８】図５に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図９】第３の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図１０】図９に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図１１】図９に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図１２】図９に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図１３】第４の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図１４】図１３に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図１５】図１３に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図１６】図１３に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図１７】第５の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図１８】図１７に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図１９】図１７に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図２０】図１７に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図２１】第６の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図２２】図２１に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図２３】図２１に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図２４】図２１に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図２５】第７の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図２６】図２５に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図２７】図２５に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図２８】図２５に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図２９】第８の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図３０】図２９に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図３１】図２９に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図３２】図２９に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図３３】本発明に係る可変利得増幅回路の代表的な歪み特性を示す特性線図である。
【図３４】従来の可変利得増幅回路の一構成例を示す回路図である。
【図３５】従来回路の歪み特性の例を示す特性線図である。
【符号の説明】
３１…第１のバイアス電源
３２…第２のバイアス電源
３３…可変バイアス電源
３４…直流電源
４１…第１の定電流源
４２…第２の定電流源
４３…第３の定電流源
５１…第１の入力端子
５２…第２の入力端子
５３…第１の出力端子
５４…第２の出力端子
１０１…第１の差動増幅回路
１０２…第２の差動増幅回路
１０３…第３の差動増幅回路
１０４…第１のカレントミラー回路
１０５…第２のカレントミラー回路
１０６…平衡増幅回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a variable gain amplifier circuit for amplifying a signal in a high frequency band in a so-called TV tuner, BS tuner, etc., and more particularly to a circuit that improves distortion characteristics when a power supply voltage fluctuates.
[0002]
[Prior art]
Conventionally, as this type of amplifier circuit, for example, a variable gain amplifier circuit having a configuration as shown in FIG. 34 is known.
That is, the configuration and operation of the variable gain amplifier circuit will be described with reference to FIG. 1. First, the variable gain amplifier circuit includes two differential amplifier circuits 111 and 112 and a balanced amplifier circuit forming an input stage. It is configured to be roughly divided into 113.
The first differential amplifier circuit 111 includes npn-type first and second transistors 61 and 62. The emitters of the first differential amplifier circuit 111 and the first transistor 61 are connected to each other. 1 is connected to the DC power source 80 via the collector resistor 71 and is connected to the first output terminal 87, and the collector of the second transistor 62 is directly connected to the DC power source 80. Yes.
The second differential amplifier circuit 112 includes npn-type third and fourth transistors 63 and 64, and the emitters of the fourth transistor 64 are connected to each other while the emitters are connected to each other. The second transistor 82 is connected to the DC power source 80 through the collector resistor 72 and is connected to the second output terminal 88, and the collector of the third transistor 63 is directly connected to the DC power source 80. Yes.
[0003]
The bases of the first and fourth transistors 61 and 64 described above are connected to the first bias power supply 81 having a predetermined voltage, while the second and third transistors 62 and 63 are adapted to change in the input signal. The output voltage is connected to a variable bias power supply 83 configured to change.
On the other hand, the balanced amplifier circuit 113 is a grounded base circuit composed of npn-type fifth and sixth transistors 65 and 66, and the bases of the balanced amplifier circuit 113 are connected to each other and a second bias power source having a predetermined voltage. 82 is connected. The collector of the fifth transistor 65 is the emitter of the first and second transistors 61 and 62, and the collector of the sixth transistor 66 is the emitter of the third and fourth transistors 63 and 64. Are connected to each other.
[0004]
Further, constant current circuits including npn-type seventh and eighth transistors 67 and 68 are formed on the emitter sides of the fifth and sixth transistors 65 and 66. That is, the bases of the seventh and eighth transistors 67 and 68 are connected to each other, while the collector of the seventh transistor 67 is connected to the first input terminal 85 together with the emitter of the fifth transistor 65. The collector of the eighth transistor 68 is connected to the second input terminal 86 together with the emitter of the sixth transistor 66.
Further, the emitter of the seventh transistor 67 is connected to the ground via the first emitter resistor 73, and the emitter of the eighth transistor 68 is connected to the ground via the second emitter resistor 74. It has become.
[0005]
Further, the collector of the first transistor 61 is the base of the npn-type ninth transistor 69, and the collector of the fourth transistor 64 is the base of the npn-type tenth transistor 70, respectively. It is connected.
The collectors of the ninth and tenth transistors 69 and 70 are both connected to the DC power supply 80, while the emitter of the ninth transistor 69 is grounded via the third and fourth emitter resistors 75 and 76. And the connection point between the third and fourth emitter resistors 75 and 76 is connected to the bases of the previous seventh and eighth transistors 67 and 68.
The emitter of the tenth transistor 70 is connected to the bases of the seventh and eighth transistors 67 and 68 via the fifth resistor 77.
[0006]
In the variable gain amplifier circuit having such a configuration, the output voltage of the variable bias power supply 83 is changed in accordance with the input signals applied to the first and second input terminals 85 and 86. Is small, the voltage of the variable bias power supply 83 is controlled to be smaller than the voltage of the first bias power supply 81. In this case, the collector currents of the first and fourth transistors 61 and 64 flow, and the collector voltage is smaller than the output voltage of the DC power supply 80 by the voltage drop in the first and second collector resistors 71 and 72. Value.
The collector voltage of the first transistor 61 is applied to the base of the ninth transistor 69, and the collector voltage of the fourth transistor 64 is applied to the base of the tenth transistor 70, respectively. The emitter voltages of the ten transistors 69 and 70 are lower than the base voltage by the base-emitter voltage VBE.
[0007]
Bias voltages divided by resistors 75, 76, and 77 are applied to the bases of the seventh and eighth transistors 67 and 68 from the emitters of the ninth and tenth transistors 69 and 70, respectively. In addition, a collector current flows through the eighth transistors 67 and 68.
On the other hand, when the input signal becomes large, the voltage of the variable bias power supply 83 becomes larger than the voltage of the first bias power supply 81, and the collector currents of the first and fourth transistors 61 and 64 become small contrary to the previous case. Each collector voltage rises. Therefore, the voltage applied to the bases of the seventh and eighth transistors 67 and 68 is increased, and the collector currents of the seventh and eighth transistors 67 and 68 are increased. That is, when the input signal is large, the currents of the seventh and eighth transistors 67 and 68 also increase, and the distortion characteristics of the variable gain amplifier circuit are improved.
[0008]
[Problems to be solved by the invention]
However, in the above-described configuration, when the voltage of the DC power supply 80, that is, the power supply voltage is lowered for some reason, the base voltages of the seventh and eighth transistors 67 and 68 are lowered. Since the collector currents of the eighth transistors 67 and 68 are also reduced, the current of the variable gain amplifier circuit is also reduced, and there is a problem that the distortion characteristics are greatly deteriorated.
The present invention has been made in view of the above circumstances, and provides a variable gain amplifier circuit in which a distortion characteristic is not greatly deteriorated even when a power supply voltage fluctuates and a circuit operation is stable.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a variable gain amplifier circuit according to the present invention includes:
A first differential amplifier circuit having first and second transistors, each emitter being connected to each other;
A second differential amplifier circuit having third and fourth transistors, each emitter being connected to each other;
An input signal is applied between the emitters of the first and second transistors and the emitters of the third and fourth transistors;
A DC power supply voltage is applied to each collector of the first and fourth transistors via an impedance element, respectively.
A predetermined first bias voltage is applied to the bases of the first and fourth transistors, and a bias voltage corresponding to the magnitude of the input signal is applied to the bases of the second and third transistors. A variable gain amplifier circuit configured to be applied to each other and to obtain an output signal between collectors of the first and fourth transistors,
A first current mirror circuit comprising two transistors having polarities different from the polarities of the second and third transistors, wherein collectors of the second and third transistors are connected to an input stage;
The output stage of the first current mirror circuit is connected to the input stage, one of the two output stages is connected to the emitter of the first and second transistors, and the other output stage is connected to the first stage. A second current mirror circuit respectively connected to the emitters of the third and fourth transistors;
And a first constant current source connected to the input stage of the second current mirror circuit.
[0010]
In such a configuration, the current of the first current mirror circuit is increased or decreased according to the operation of the first and second differential amplifier circuits, in other words, according to the magnitude of the input signal, thereby the second current. The current of the mirror circuit is also increased and decreased, and the current from the constant current source is supplied to the second current mirror circuit. The second current mirror circuit causes the first and second differential amplifier circuits to Since the emitter current is supplied, even if the power supply voltage is lowered, unlike the conventional case, the current can be reduced less and the deterioration of the distortion characteristics is reduced.
[0011]
In such a configuration, the second current mirror circuit includes, for example, seven to ninth transistors,
The seventh to ninth transistors have bases connected to each other,
The base and collector of the seventh transistor are connected to each other, and are connected to the collector of the other transistor of the two transistors of the first current mirror circuit,
The collector of the eighth transistor is the emitter of the first and second transistors constituting the first differential amplifier circuit, and the collector of the ninth transistor is the third and the third transistor constituting the second differential amplifier circuit. While connected to the emitter of the fourth transistor, respectively,
It is preferable that the emitters of the seventh to ninth transistors are both connected to the ground.
[0012]
Further, the second current mirror circuit includes, for example, four transistors from seventh to tenth,
The seventh to ninth transistors have bases connected to each other and are connected to the emitter of the tenth transistor,
The collector of the seventh transistor is connected to the base of the tenth transistor and the collector of the other transistor of the two transistors of the first current mirror circuit,
The collector of the eighth transistor is the emitter of the first and second transistors constituting the first differential amplifier circuit, and the collector of the ninth transistor is the third and the third transistor constituting the second differential amplifier circuit. While connected to the emitter of the fourth transistor, respectively,
The emitters of the seventh to ninth transistors are both connected to ground;
It is also preferable that the collector of the tenth transistor is configured to be applied with a DC power supply voltage.
[0013]
The second current mirror circuit has, for example, five transistors from seventh to eleventh,
The bases of the seventh to ninth transistors and the eleventh transistor are connected to each other, and the base and collector of the eleventh transistor are connected to each other and connected to the emitter of the tenth transistor,
The collector of the seventh transistor is connected to the base of the tenth transistor and the collector of the other transistor of the two transistors of the first current mirror circuit,
The collector of the eighth transistor is the emitter of the first and second transistors constituting the first differential amplifier circuit, and the collector of the ninth transistor is the third and the third transistor constituting the second differential amplifier circuit. While connected to the emitter of the fourth transistor, respectively,
The emitters of the seventh to ninth transistors and the eleventh transistor are both connected to ground,
It is also preferable that the collector of the tenth transistor is configured to be applied with a DC power supply voltage.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, the variable gain amplifier circuit according to the first invention will be described with reference to FIGS.
First, the basic circuit configuration of the variable gain amplifier circuit according to the first invention will be described with reference to FIG.
The variable gain amplifier circuit S1 according to the first invention includes a first differential amplifier circuit 101, a second differential amplifier circuit 102, a first current mirror circuit 104, and a second current mirror circuit 105. Are the main components (see FIG. 1).
The first differential amplifier circuit 101 includes npn-type first and second transistors 1 and 2, and the second differential amplifier circuit 102 includes npn-type third and fourth transistors 3 and 4. It has become.
[0015]
In the first differential amplifier circuit 101, the emitters of the first and second transistors 1 and 2 are connected to each other, while the collector of the first transistor 1 is connected to the direct current via the first impedance element 21. The collector of the second transistor 2 is connected to the power source 34 and to the first output terminal 53, and the collector of the third transistor 3 of the second differential amplifier circuit 102 is connected to the first current. It is connected to the bases of pnp-type fifth and sixth transistors 5 and 6 constituting the mirror circuit 104.
The collectors of the fifth and sixth transistors 5 and 6 are both directly connected to the DC power supply 34, while the fifth transistor 5 has a base and a collector connected to each other.
In the second differential amplifier circuit 102, the emitters of the third and fourth transistors 3 and 4 are connected to each other, while the collector of the fourth transistor 4 is a direct current via the second impedance element 22. Connected to the power supply 34 and connected to the second output terminal 54.
[0016]
The bases of the first and fourth transistors 1 and 4 are connected to each other and to a first bias power supply 31 that outputs a predetermined first bias voltage, while the second and fourth transistors 1 and 4 are connected to each other. The bases of the third transistors 2 and 3 are connected to each other and connected to the variable bias power source 33. The variable bias power source 33 is configured such that its output voltage changes according to the magnitude of an input signal applied to first and second input terminals 51 and 52 described later.
[0017]
On the other hand, the first constant current source 41 is connected between the collector of the sixth transistor 6 constituting the first current mirror circuit 104 and the DC power supply 34, and the collector of the sixth transistor 6 is The second current mirror circuit 105 is connected.
The emitters of the first and second transistors 1 and 2 and the emitters of the third and fourth transistors 3 and 4 are also connected to the second current mirror circuit 105, respectively. The first input terminal 51 is connected to the emitters of the second transistors 1 and 2, and the second input terminal 52 is connected to the emitters of the third and fourth transistors 3 and 4. Yes.
[0018]
The operation in such a configuration will be described. First, when the input signals (AC signals) applied to the first and second input terminals 51 and 52 are relatively small, the output voltage of the variable bias power source 33 is the first voltage. It becomes smaller than the voltage of the bias power supply 31. As a result, a large amount of collector current flows through the first and fourth transistors 1 and 4, and the respective collector voltages are magnitudes obtained by subtracting the voltage drop in the respective impedance elements 21 and 22 from the power supply voltage by the DC power supply 34. It becomes.
On the other hand, since almost no collector current flows through the second and third transistors 2 and 3, the collector current of the fifth transistor 5 does not flow through the first current mirror circuit 104. 5, the collector current of the sixth transistor 6 which is a so-called current pair also does not flow.
Therefore, when the input signals to the first and second input terminals 51 and 52 are small, the current from the first constant current source 41 is supplied to the second current mirror circuit 105 as an initial current. Will be.
As a result, a line connecting the emitters of the first and second transistors 1 and 2 and the second current mirror circuit 105 (in other words, one output stage of the second current mirror circuit 105), the third and The line connecting the emitters of the fourth transistors 3 and 4 and the second current mirror circuit 105 (in other words, the other output stage of the second current mirror circuit 105) has the first constant current source 41. A current having a magnitude that is distributed by a so-called current mirror ratio flows.
[0019]
On the other hand, when the input signals to the first and second input terminals 51 and 52 are large, the output voltage of the variable bias power supply 33 is larger than the voltage of the first bias power supply 31, and this is the second and third. Is applied to the bases of the transistors 2 and 3.
As a result, the collector currents of the second and third transistors 2 and 3 are increased, and accordingly, the collector current of the fifth transistor 5 is also increased. The collector current of the transistor 6 also increases.
Then, unlike the previous case, the collector current of the sixth transistor 6 flows into the second current mirror circuit 105 in addition to the current from the first constant current source 41.
Accordingly, in response to an increase in input signal, a line connecting the emitters of the first and second transistors 1 and 2 and the second current mirror circuit 105, and the emitters of the third and fourth transistors 3 and 4 Current flowing from the first constant current source 41 and the collector current of the sixth transistor 6 is distributed in a line connecting the second current mirror circuit 105 and the second current mirror circuit 105 in a so-called current mirror ratio. Therefore, distortion can be improved by increasing the input signal.
[0020]
Even if the power supply voltage decreases, the line connecting the emitters of the first and second transistors 1 and 2 and the second current mirror circuit 105, the emitters of the third and fourth transistors 3 and 4, Since the current flowing through each of the lines connecting the second current mirror circuit 105 is supplied by the second current mirror circuit 105, an extreme reduction in current does not occur. Large deterioration will be prevented.
[0021]
Next, a more specific first configuration example of the variable gain amplifier circuit S1 according to the first invention will be described with reference to FIG. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
First, the variable gain amplifier circuit S1a shown in FIG. 2 shows a specific configuration of the second current mirror circuit 105A as described below, and is shown in FIG. Except for the point that the first resistor 21a is used as the first impedance element 21 and the second resistor 22a is used as the second impedance element, other circuit configurations are basically the same as those shown in FIG. It is the same as shown in.
[0022]
The second current mirror circuit 105A includes npn-type seventh to ninth transistors 7 to 9. First, the seventh transistor 7 has a base and a collector connected to each other. In addition, the emitter of the sixth transistor 6 is connected to the ground while the emitter is connected to the ground.
The base of the seventh transistor 7 is also connected to the bases of the eighth and ninth transistors 8 and 9.
The collector of the eighth transistor 8 is connected to the emitters of the first and second transistors 1 and 2 and to the first input terminal 51, while the emitter of the eighth transistor 8 is Connected to ground.
Further, the collector of the ninth transistor 9 is connected to the emitters of the third and fourth transistors 3 and 4 and to the second input terminal 52, while the emitter is connected to the ground. .
[0023]
Next, the operation in this configuration will be described.
First, when the input signals (AC signals) applied to the first and second input terminals 51 and 52 are relatively small, the output voltage of the variable bias power supply 33 is larger than the voltage of the first bias power supply 31. As a result, the collector voltage is reduced, and as a result, a large amount of collector current flows through the first and fourth transistors 1 and 4. The size is the same as in the case of the circuit configuration shown in FIG.
At this time, since the collector current hardly flows through the second and third transistors 2 and 3, the collector current of the fifth and sixth transistors 5 and 6 does not flow either. This is the same as the circuit configuration shown in FIG.
[0024]
Therefore, when the input signals to the first and second input terminals 51 and 52 are small, the first constant current is used as the initial current at the collector of the seventh transistor 7 of the second current mirror circuit 105A. The current from the source 41 flows as a collector current, and the collector current also flows through the eighth and ninth transistors 8 and 9 according to the current mirror ratio.
[0025]
On the other hand, when the input signals to the first and second input terminals 51 and 52 are large, the output voltage of the variable bias power supply 33 is larger than the voltage of the first bias power supply 31, and this is the second and third. Is applied to the bases of the transistors 2 and 3.
As a result, the collector currents of the second and third transistors 2 and 3 are increased, and accordingly, the collector current of the fifth transistor 5 is also increased. The collector current of the transistor 6 also increases.
Then, unlike the previous case, in addition to the current from the first constant current source 41, the collector current of the sixth transistor 6 also flows into the seventh transistor 7 of the second current mirror circuit 105A. Become.
[0026]
Therefore, the current of the sum of the current of the first constant current source 41 and the collector current of the sixth transistor 6 flows through the collectors of the eighth and ninth transistors 8 and 9 as well by the current mirror ratio. The distortion is improved by increasing the input signal.
Even if the power supply voltage is lowered, the collector currents of the eighth and ninth transistors 8 and 9 are due to the current supply by the current mirror operation by the seventh transistor 7 as described above. Therefore, a large deterioration of the distortion characteristic is prevented.
[0027]
Next, a more specific second configuration example of the variable gain amplifier circuit S1 according to the first invention will be described with reference to FIG. The same constituent elements as those shown in FIG. 1 or FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S1b shown in FIG. 3 is based on the circuit configuration shown in FIG. 2, and a configuration for compensating the base current is added to the second current mirror circuit 105A shown in FIG. Thus, the second current mirror circuit 105B is configured.
That is, the npn-type tenth transistor 10 as the base current compensating transistor has its collector connected to the DC power supply 34, while its base is connected to the collectors of the sixth and seventh transistors 6 and 7, and the emitter. Are connected to the bases of the seventh to ninth transistors 7 to 9, respectively.
[0028]
In such a configuration, first, the base current of the seventh to ninth transistors 7 to 9 is sufficiently compensated by the tenth transistor 10 as the base current compensating transistor, so that in the configuration shown in FIG. Thus, since the base current supply of the seventh to ninth transistors 7 to 9 is performed by a part of the collector current of the seventh transistor 7, there is no deviation from the design value of the collector current, and the magnitude of the originally planned magnitude is reduced. The collector current is surely ensured.
The overall circuit operation of the variable gain amplifier circuit S1b is basically the same as that described in the configuration example of FIG. 2 except for the points described above, and thus detailed description thereof is omitted here.
[0029]
Next, a more specific third configuration example of the variable gain amplifier circuit S1 according to the first invention will be described with reference to FIG. The same components as those shown in FIG. 1, FIG. 2, or FIG. 3 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below. .
The variable gain amplifying circuit S1c shown in FIG. 4 is based on the circuit configuration shown in FIG. 2 and uses a second current mirror configured as described below instead of the second current mirror circuit 105A. A mirror circuit 105C is provided.
The second current mirror circuit 105C has a circuit configuration in which a countermeasure for the so-called Early effect in which the collector current varies depending on the compensation of the base current and the collector-emitter voltage of the transistor is employed.
[0030]
That is, the seventh to ninth transistors 7 to 9, the so-called current pair npn-type eleventh transistor 11, and the base current compensation transistor npn-type tenth transistor 10 are provided as described below. It has been.
First, the base of the tenth transistor 10 is connected to the collectors of the sixth and seventh transistors 6 and 7, while the base of the eleventh transistor 11 is connected to the collector of the tenth transistor 11. The transistors 7 to 9 are connected to the bases of the transistors 7 to 9.
The collector of the tenth transistor 10 is connected to the DC power supply 34, while the emitter is connected to the collector of the eleventh transistor 11, and the emitter of the eleventh transistor 11 is connected to the ground. It has become a thing.
[0031]
In such a configuration, the base current of the seventh to ninth transistors 7 to 9 and the eleventh transistor 11 is compensated by the tenth transistor 10, and the seventh transistor 7 has a current from the sixth transistor 6. Almost all of the current flows into a collector current, and the collector-emitter voltage of the seventh and eleventh transistors 7 and 11 is held at the base-emitter voltage, thereby reducing the collector current variation due to the so-called Early effect. The Rukoto.
The overall circuit operation of the variable gain amplifying circuit S1c is basically the same as that described in the configuration example of FIG. 2 except for the points described above, and thus detailed description thereof is omitted here.
[0032]
Next, the basic circuit configuration of the variable gain amplifier circuit S2 according to the second invention will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S2 shown in FIG. 5 is based on the circuit configuration previously shown in FIG. 1, and is replaced with a second constant current source 41 in the circuit configuration shown in FIG. The third constant current sources 42 and 43 are provided as described below.
[0033]
That is, the variable gain amplifier circuit S2 mainly includes a first differential amplifier circuit 101, a second differential amplifier circuit 102, a first current mirror circuit 104, and a second current mirror circuit 105. The point of being an element is the same as that shown in FIG.
In the variable gain amplifier circuit S2, a second constant current source 42 is provided between the emitters of the first and second transistors 1 and 2 and the ground, instead of the first constant current source 41 in FIG. However, a third constant current source 43 is provided between the emitters of the third and fourth transistors 3 and 4 and the ground.
[0034]
The operation in such a configuration will be described. First, when the input signals (AC signals) applied to the first and second input terminals 51 and 52 are relatively small, the output voltage of the variable bias power source 33 is the first voltage. The collector voltage becomes smaller than the voltage of the bias power source 31 and a large amount of collector current flows through the first and fourth transistors 1 and 4. As a result, the respective collector voltages are derived from the power source voltage by the DC power source 34. The size reduced by the voltage drop at 21 and 22 is the same as in the circuit configuration shown in FIG.
At this time, since the collector current hardly flows through the second and third transistors 2 and 3, the collector current of the fifth and sixth transistors 5 and 6 does not flow either. This is the same as the circuit configuration shown in FIG. Therefore, in this case, the current from the sixth transistor 6 is not supplied to the second current mirror circuit 105. For this reason, the first and second transistors 1 and 2 of the second current mirror circuit 105 are not supplied. Although the emitter current and the emitter currents of the third and fourth transistors 3 and 4 are not generated, the emitter currents of the first and second transistors 1 and 2 are generated by the second constant current source 42 by the third and second transistors. The emitter currents of the four transistors 3 and 4 are respectively secured by the third constant current source 43.
[0035]
On the other hand, when the input signals to the first and second input terminals 51 and 52 are large, the output voltage of the variable bias power supply 33 is larger than the voltage of the first bias power supply 31, and this is the second and third. Is applied to the bases of the transistors 2 and 3.
As a result, the collector currents of the second and third transistors 2 and 3 increase, and accordingly, the collector current of the fifth transistor 5 also increases. Therefore, the collector current of the fifth transistor 5 and the sixth transistor 6 which is a so-called current pair also increases. The collector current of the sixth transistor 6 also flows through the second current mirror circuit 105.
Therefore, the emitter currents of the first and second transistors 1 and 2 are the sum of the current of the second constant current source 42 and the current of the second current mirror circuit 105, and the third and fourth currents. The emitter currents of the transistors 3 and 4 are the sum of the current of the third constant current source 43 and the current of the second current mirror circuit 105. Therefore, distortion can be improved by increasing the input signal. It will be.
[0036]
Even if the power supply voltage is lowered, the emitter currents of the first and second transistors 1 and 2 and the emitter currents of the third and fourth transistors 3 and 4 are as described above. Since the current is supplied from the constant current sources 42 and 43 and the second current mirror circuit 105, an extreme reduction in current does not occur, so that a large deterioration in distortion characteristics is prevented.
[0037]
Next, a more specific first configuration example of the variable gain amplifier circuit S2 will be described with reference to FIG. Note that the same components as those shown in FIGS. 2 and 5 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
First, the variable gain amplifier circuit S2a shown in FIG. 6 shows the specific configuration of the second current mirror circuit 105A as described below, and is shown in FIG. Except for the point that the first resistor 21a is used as the first impedance element 21 and the second resistor 22a is used as the second impedance element, other circuit configurations are basically the same as those shown in FIG. It is the same as shown in.
The specific configuration of the second current mirror circuit 105A is the same as the configuration shown in FIG. 2, and a detailed description thereof will not be repeated.
[0038]
Next, the operation in this configuration will be described.
First, when the input signals (AC signals) applied to the first and second input terminals 51 and 52 are relatively small, the output voltage of the variable bias power supply 33 is larger than the voltage of the first bias power supply 31. As a result, the collector voltage is reduced, and as a result, a large amount of collector current flows through the first and fourth transistors 1 and 4, so that the respective collector voltages are subtracted from the power supply voltage by the DC power supply 34 by the voltage drop in the resistors 21a and 22a. The size is the same as in the circuit configuration shown in FIG.
At this time, since the collector current hardly flows through the second and third transistors 2 and 3, the collector current of the fifth and sixth transistors 5 and 6 also does not flow. This is the same as the circuit configuration shown in FIG.
[0039]
Therefore, the current from the sixth transistor 6 does not flow to the collector of the seventh transistor 7 of the second current mirror circuit 105A. Therefore, the eighth transistor and the ninth transistor 8 and 9 also have the seventh transistor. No current due to 7 occurs.
However, in this case, the emitter currents of the first and second transistors 1 and 2 are supplied by the second constant current source 42, and the emitter currents of the third and fourth transistors 3 and 4 are supplied by the third constant current source. 43, respectively.
[0040]
On the other hand, when the input signals to the first and second input terminals 51 and 52 are large, the output voltage of the variable bias power supply 33 is larger than the voltage of the first bias power supply 31, and this is the second and third. Is applied to the bases of the transistors 2 and 3.
As a result, the collector currents of the second and third transistors 2 and 3 increase, and accordingly, the collector current of the fifth transistor 5 also increases. Therefore, the collector current of the fifth transistor 5 and the sixth transistor 6 which is a so-called current pair also increases. A collector current corresponding to the current mirror ratio flows through the eighth and ninth transistors 8 and 9 as well.
Accordingly, the emitter current of the first and second transistors 1 and 2 is the sum of the current of the second constant current source 42 and the collector current of the eighth transistor 8 is distributed by the current mirror ratio. The emitter current of the third and fourth transistors 3 and 4 is the sum of the current of the third constant current source 43 and the collector current of the ninth transistor 9. The size is distributed according to the mirror ratio, so that distortion can be improved by increasing the input signal.
[0041]
Even if the power supply voltage is lowered, the emitter currents of the first and second transistors 1 and 2 and the emitter currents of the third and fourth transistors 3 and 4 are as described above. Since the current is supplied from the constant current sources 42 and 43 and the second current mirror circuit 105A, an extreme reduction in current does not occur, so that a large deterioration in distortion characteristics is prevented.
[0042]
Next, a more specific second configuration example of the variable gain amplifier circuit S2 will be described with reference to FIG. Note that the same components as those shown in FIG. 3 or FIG. 6 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifying circuit S2b shown in FIG. 7 is based on the circuit configuration example shown in FIG. 6 and is configured to compensate the base current in the second current mirror circuit 105A shown in FIG. Is added to form a second current mirror circuit 105B.
That is, the tenth transistor 10 as a base current compensating transistor has its collector connected to the DC power supply 34, its base connected to the collectors of the sixth and seventh transistors 6 and 7, and its emitter connected to the seventh power source. To the bases of the ninth to seventh transistors 7 to 9, respectively. The second current mirror circuit 105B has the same configuration as the second current mirror circuit 105B shown in FIG.
[0043]
In this configuration, first, the base current of the seventh to ninth transistors 7 to 9 is sufficiently compensated by the tenth transistor 10 as the base current compensating transistor, so that the circuit configuration shown in FIG. Compared to the case of the example, the collector current of the eighth and ninth transistors 8 and 9 is not deviated from the design value, and the collector current of the originally planned magnitude is surely ensured. .
The overall circuit operation of the variable gain amplifying circuit S2b is basically the same as that described in the configuration example of FIG. 6 except for the points described above, and thus detailed description thereof is omitted here.
[0044]
Next, a more specific third configuration example of the variable gain amplifier circuit S2 will be described with reference to FIG. The same components as those shown in FIG. 4 or FIG. 6 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S2c shown in FIG. 8 has the configuration shown in FIG. 4 in place of the second current mirror circuit 105B based on the circuit configuration example shown in FIG. The second current mirror circuit 105C is provided.
[0045]
That is, the npn-type tenth and eleventh transistors 10 and 11 are connected in the same manner as described in the circuit configuration example shown in FIG. 4 to form the second current mirror circuit 105C. The description of the details of the connection will be omitted.
[0046]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second current mirror circuit 105C compensates for the base current and reduces the so-called Early effect. .
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S2c is basically the same as that described in the circuit configuration example of FIG. 6, and detailed description thereof is omitted here. .
[0047]
Next, the basic circuit configuration of the variable gain amplifier circuit S3 according to the third invention will be described with reference to FIG. In addition, about the same component as the structural example shown by FIG. 1 or FIG. 3, the same code | symbol is attached | subjected, the detailed description is abbreviate | omitted, and hereafter, it shall mainly explain a different point.
The variable gain amplifier circuit S3 shown in FIG. 9 is based on the circuit configuration previously shown in FIG. 1, and is configured by adding a balanced amplifier circuit 106 as described below. Yes.
In other words, the balanced amplifier circuit 106 includes npn-type twelfth and thirteenth transistors 12 and 13, and the twelfth and thirteenth transistors 12 and 13 have bases connected to each other. At the same time, a predetermined second bias voltage from the second bias power supply 32 is applied, while the collector of the twelfth transistor 12 is the first and second of the first differential amplifier circuit 101. The emitters of the transistors 1 and 2 and the collector of the thirteenth transistor 13 are connected to the emitters of the third and fourth transistors 3 and 4 of the second differential amplifier circuit 102, respectively. ing.
Further, the emitter of the twelfth transistor 12 is connected to the first input terminal 51 together with one output stage of the second current mirror circuit 105, and the emitter of the thirteenth transistor 13 is connected to the second The current mirror circuit 105 is connected to the second input terminal 52 together with the other output stage.
[0048]
In such a configuration, the balanced amplifier circuit 106 has a configuration of a grounded base circuit. Therefore, since the capacitive coupling between the input side and the output side is small, the first and second input terminals 51, It is possible to suppress the electrical influence from the previous circuit (not shown) connected to 52 to the first and second differential amplifier circuits 101 and 102, and a stable circuit operation is ensured.
The overall circuit operation of the variable gain amplifying circuit S3 is basically the same as that described in the configuration example of FIG. 1 except for the points described above, and thus detailed description thereof is omitted here.
[0049]
Next, a more specific first configuration example of the variable gain amplifier circuit S3 according to the third invention will be described with reference to FIG. The same components as those shown in FIG. 2 or FIG. 9 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S3a shown in FIG. 10 shows the specific configuration of the second current mirror circuit 105A, and the first impedance element 21 shown in FIG. The other circuit configuration is basically the same as that shown in FIG. 9 except that the first resistor 21a and the second resistor 22a are used as the second impedance element. belongs to.
The circuit configuration of the second current mirror circuit 105A is the same as the circuit configuration example previously shown in FIG.
[0050]
Next, the operation in such a configuration will be described. First, since the balanced amplifier circuit 106 has a configuration of a grounded base circuit, the capacitive coupling between the input side and the output side is small. Stable circuit operation can be suppressed by preventing the electrical influence from the first-stage circuit (not shown) connected to the first and second input terminals 51 and 52 from reaching the first and second differential amplifier circuits 101 and 102. Will be secured.
Except for the action of the balanced amplifier circuit 106, the overall circuit operation of the variable gain amplifier circuit S3a is basically the same as that described in the configuration example of FIG.
In other words, again, when the input signal (AC signal) applied to the first and second input terminals 51 and 52 is relatively small, the output voltage of the variable bias power source 33 is first. As a result of the large collector current flowing through the first and fourth transistors 1 and 4, the respective collector voltages are changed from the power supply voltage by the DC power supply 34 to the respective resistances. The size is reduced by the voltage drop in the devices 21a and 22a.
At this time, since the collector current hardly flows through the second and third transistors 2 and 3, the collector current of the fifth and sixth transistors 5 and 6 does not flow.
[0051]
Therefore, when the input signals to the first and second input terminals 51 and 52 are small, the first constant current is used as the initial current at the collector of the seventh transistor 7 of the second current mirror circuit 105A. A current from the source 41 flows as a collector current, and a current corresponding to the current mirror ratio flows as a collector current of the eighth and ninth transistors 8 and 9.
[0052]
On the other hand, when the input signals to the first and second input terminals 51 and 52 are large, the output voltage of the variable bias power supply 33 is larger than the voltage of the first bias power supply 31, and this is the second and third. Is applied to the bases of the transistors 2 and 3.
As a result, the collector currents of the second and third transistors 2 and 3 are increased, and accordingly, the collector current of the fifth transistor 5 is also increased. The collector current of the transistor 6 also increases.
Then, unlike the previous case, in addition to the current from the first constant current source 41, the collector current of the sixth transistor 6 also flows into the seventh transistor 7 of the second current mirror circuit 105A. Become.
[0053]
Therefore, the collector of the eighth and ninth transistors 8 and 9 has a current distributed according to the current mirror ratio, which is the sum of the current of the first constant current source 41 and the collector current of the sixth transistor 6. Therefore, the distortion can be improved by increasing the input signal.
Even if the power supply voltage is lowered, the collector currents of the eighth and ninth transistors 8 and 9 are due to the current supply by the current mirror operation by the seventh transistor 7 as described above. Therefore, a large deterioration of the distortion characteristic is prevented.
[0054]
Next, a more specific second configuration example of the variable gain amplifier circuit S3 according to the third invention will be described with reference to FIG. Note that the same components as those shown in FIG. 3 or FIG. 10 are denoted by the same reference numerals and detailed description thereof will be omitted, and hereinafter, different points will be mainly described.
The variable gain amplifier circuit S3b shown in FIG. 11 is based on the configuration shown in FIG. 10, and a configuration for compensating the base current is added to the second current mirror circuit 105A shown in FIG. The second current mirror circuit 105B is configured. The second current mirror circuit 105B is the same as that previously shown in FIG. 3, and detailed description thereof is omitted here.
[0055]
In such a configuration, first, the base current of the seventh to ninth transistors 7 to 9 is sufficiently compensated by the tenth transistor 10 as the base current compensating transistor, so that the configuration shown in FIG. In addition, since the base current supply of the seventh to ninth transistors 7 to 9 is performed by a part of the collector current of the seventh transistor 7, there is no deviation from the design value of the collector current, and the collector having the originally planned magnitude is eliminated. A current is surely ensured.
Since the overall circuit operation of the variable gain amplifier circuit S3b is basically the same as that described in the configuration example of FIG. 10 except for the points described above, detailed description thereof is omitted here.
[0056]
Next, a more specific third configuration example of the variable gain amplifier circuit S3 according to the third invention will be described with reference to FIG. Note that the same components as those shown in FIG. 4 or FIG. 10 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
The variable gain amplifier circuit S3c shown in FIG. 12 is based on the circuit configuration example shown in FIG. 10, and includes a second current mirror circuit 105C instead of the second current mirror circuit 105A. The second current mirror circuit 105C is the same as that shown in FIG. 4 and will not be described in detail.
[0057]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second current mirror circuit 105C compensates for the base current and reduces the so-called Early effect. .
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S3c is basically the same as that described in the circuit configuration example of FIG. 10, and thus detailed description thereof is omitted here. .
[0058]
Next, the basic circuit configuration of the variable gain amplifier circuit S4 according to the fourth invention will be described with reference to FIG. In addition, about the same component as the structural example shown by FIG. 5 or FIG. 9, the same code | symbol is attached | subjected, the detailed description is abbreviate | omitted, and hereafter, it will mainly explain a different point.
The variable gain amplifying circuit S4 shown in FIG. 13 is based on the circuit configuration shown in FIG. 9, and includes the second and third constant current sources in the circuit configuration example shown in FIG. 42 and 43 are added.
That is, the second constant current source 42 is provided between the emitter of the twelfth transistor 12, the first output terminal 53, and one output stage of the second current mirror circuit 105, and the ground. A third constant current source 43 provided between the emitter of the thirteenth transistor 13, the second output terminal 54 and the other output stage of the second current mirror circuit 105, and the ground; It has become.
[0059]
Since the operation in this configuration is basically the same as that described in the circuit configuration example shown in FIG. 5 except that the balanced amplifier circuit 106 is provided, detailed description thereof is omitted here.
[0060]
Next, a more specific first configuration example of the variable gain amplifier circuit S4 according to the fourth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 2, FIG. 6, or FIG. 13 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below. .
The variable gain amplifier circuit S4a shown in FIG. 14 shows a specific configuration of the second current mirror circuit 105A, and the first impedance element 21 shown in FIG. The other circuit configuration is basically the same as that shown in FIG. 13 except that the first resistor 21a and the second resistor 22a are used as the second impedance element. belongs to.
[0061]
The second current mirror circuit 105A is the same as the circuit configuration example shown in FIG.
That is, the npn-type seventh to ninth transistors 7 to 9 constitute a second current mirror circuit, and the collector of the eighth transistor 8, the emitter of the twelfth transistor 12, and the first input terminal. 51 and the second constant current source 42 between the ground and the third transistor 9 between the collector of the ninth transistor 9, the emitter of the thirteenth transistor 13 and the second input terminal 52, and the ground. The constant current sources 43 are respectively provided.
[0062]
The operation in such a configuration is illustrated in that a balanced amplifier circuit 106 is provided, which is connected to the first and second input terminals 51 and 52 as described above in the circuit configuration example shown in FIG. Basically the same as described in the circuit configuration example shown in FIG. 6 above, except that the effect of the previous circuit that is not performed on the first and second differential amplifier circuits 101 and 102 is extremely small. Therefore, detailed description here is omitted.
[0063]
Next, a more specific second configuration example of the variable gain amplifier circuit S4 according to the fourth invention will be described with reference to FIG. The same components as those shown in FIG. 3 or FIG. 14 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S4b shown in FIG. 15 is based on the circuit configuration example shown in FIG. 14, and a configuration for compensating the base current is added to the second current mirror circuit 105A shown in FIG. Thus, the second current mirror circuit 105B is configured.
That is, the tenth transistor 10 is provided with the same circuit connection as in the case of the circuit configuration example shown in FIG. 3, and detailed description of the circuit connection is omitted here. And
[0064]
In the operation in such a configuration, first, the base current of the seventh to ninth transistors 7 to 9 is sufficiently compensated by the tenth transistor 10 as the base current compensating transistor. The collector current of the seventh to ninth transistors 7 to 9 is supplied by a part of the collector current of the seventh transistor 7 as shown in FIG. The collector current is surely ensured.
The overall circuit operation of the variable gain amplifier circuit S4b is basically the same as that of the circuit configuration example shown in FIG. 14 except for the points described above. Omitted.
[0065]
Next, a more specific third configuration example of the variable gain amplifier circuit S4 according to the fourth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 4 or FIG. 14 are denoted by the same reference numerals and detailed description thereof will be omitted, and hereinafter, different points will be mainly described.
The variable gain amplifier circuit S4c shown in FIG. 16 has the same configuration as that shown in FIG. 4 instead of the second current mirror circuit 105A based on the circuit configuration example shown in FIG. The second current mirror circuit 105C is provided.
[0066]
That is, the npn-type tenth and eleventh transistors 10 and 11 are connected in the same manner as described in the circuit configuration example shown in FIG. 4 to form the second current mirror circuit 105C. The description of the details of the connection will be omitted.
[0067]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second current mirror circuit 105C compensates for the base current and reduces the so-called Early effect. .
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S4c is basically the same as that described in the circuit configuration example of FIG. 14, and thus detailed description thereof is omitted here. .
[0068]
Next, the basic circuit configuration of the variable gain amplifier circuit S5 according to the fifth invention will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S5 shown in FIG. 17 is based on the circuit configuration shown in FIG. 1 previously, and a third differential amplifier circuit 103 is added to the circuit configuration shown in FIG. It has become.
[0069]
That is, the third differential amplifier circuit 103 includes npn-type fourteenth and fifteenth transistors 14 and 15, first and second bias resistors 24 and 25, a third impedance element 23, and a second bias. The power source 32 is a main component.
First, the collector of the fourteenth transistor 14 is the emitter of the first and second transistors 1 and 2, and the collector of the fifteenth transistor 15 is the emitter of the third and fourth transistors 3 and 4. The emitters of the fourteenth and fifteenth transistors 14 and 15 are respectively connected to the output stage of the second current mirror circuit 105 and are connected to the third impedance element 23. Are connected to each other.
[0070]
The base of the fourteenth transistor 14 is connected to the first input terminal 51, and the second bias power supply 32 that outputs a predetermined second bias voltage via the first bias resistor 24. And the base of the fifteenth transistor 15 is connected to the second input terminal 52 and to the second bias power source 32 via the second bias resistor 25. It has become.
[0071]
In the operation in such a configuration, the input signals applied to the first and second input terminals 51 and 52 are amplified by the third differential amplifier circuit 103 to be first and second differential amplifier circuits 101 and 102. 1 is basically the same as that described in the example of the circuit configuration shown in FIG. 1, and detailed description thereof is omitted here. The amplifier circuit 103 is different from the circuit of the third differential amplifier circuit 103A in FIG. 25 described later, because the emitters of the fourteenth and fifteenth transistors 14 and 15 are connected via the third impedance element 23. As is well known, the so-called dynamic range of the input signal is large compared to the third differential amplifier circuit 103A in which the emitters are directly connected to each other, and it can sufficiently cope with a relatively large signal input. It has become shall.
[0072]
Next, a more specific first configuration example of the variable gain amplifier circuit S5 according to the fifth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 2 or FIG. 17 are denoted by the same reference numerals and detailed description thereof will be omitted, and hereinafter, different points will be mainly described.
The variable gain amplifier circuit S5a shown in FIG. 18 shows the specific configuration of the second current mirror circuit 105A, and the first impedance element 21 shown in FIG. Except that the first resistor 21a, the second resistor 22a as the second impedance element, and the third resistor 23a as the third impedance element 23 are used, respectively. Is basically the same as that shown in FIG.
The circuit configuration of the second current mirror circuit 105A is the same as that of the circuit configuration example shown in FIG. 2, and the collector of the eighth transistor 8 is the fourteenth transistor 14. And the collector of the ninth transistor 9 are connected to the emitter of the fifteenth transistor 15 and the other terminal of the third resistor 23a, respectively. It has become a thing.
[0073]
In the operation in such a configuration, the input signals applied to the first and second input terminals 51 and 52 are amplified by the third differential amplifier circuit 103 to be first and second differential amplifier circuits 101 and 102. 2 is basically the same as that described in the circuit configuration example shown in FIG. 2, and detailed description thereof will be omitted here.
[0074]
Next, a more specific second configuration example of the variable gain amplifier circuit S5 according to the fifth invention will be described with reference to FIG. The same components as those shown in FIG. 3 or FIG. 18 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S5b shown in FIG. 19 is based on the circuit configuration example shown in FIG. 18, and a configuration for base current compensation is added to the second current mirror circuit 105A shown in FIG. Thus, the second current mirror circuit 105B is configured.
The second current mirror circuit 105B has the same configuration as that previously shown in FIG. 3, and a detailed description thereof will be omitted here.
[0075]
In the operation in such a configuration, first, the base current of the seventh to ninth transistors 7 to 9 is sufficiently compensated by the tenth transistor 10 as the base current compensating transistor, and therefore the configuration shown in FIG. The collector current of the seventh to ninth transistors 7 to 9 is supplied by a part of the collector current of the seventh transistor 7 as shown in FIG. The collector current is surely ensured.
The overall circuit operation of the variable gain amplifying circuit S5b is basically the same as that of the circuit configuration example shown in FIG. 18 except for the points described above. Omitted.
[0076]
Next, a more specific third configuration example of the variable gain amplifier circuit S5 according to the fifth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 4 or FIG. 18 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S5c shown in FIG. 20 has the configuration shown in FIG. 4 in place of the second current mirror circuit 105B based on the circuit configuration example shown in FIG. The second current mirror circuit 105C is provided.
[0077]
That is, the npn-type tenth and eleventh transistors 10 and 11 are connected in the same manner as described in the circuit configuration example shown in FIG. 4 to form the second current mirror circuit 105C. The description of the details of the connection will be omitted.
[0078]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second current mirror circuit 105C compensates for the base current and reduces the so-called Early effect. .
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S5c is basically the same as that described in the circuit configuration example of FIG. 18, and thus detailed description thereof is omitted here. .
[0079]
Next, the basic circuit configuration of the variable gain amplifier circuit S6 according to the sixth invention will be described with reference to FIG. In addition, about the same component as the structural example shown by FIG. 5 or FIG. 17, the same code | symbol is attached | subjected, the detailed description is abbreviate | omitted, and suppose that it demonstrates focusing on a different point hereafter.
The variable gain amplifier circuit S6 shown in FIG. 21 is based on the circuit configuration previously shown in FIG. 17, and is replaced with the first constant current source 41 in the circuit configuration example shown in FIG. Thus, the second and third constant current sources 42 and 43 are added as described below.
[0080]
That is, in the variable gain amplifier circuit S6, instead of the first constant current source 41 in FIG. 17, the second constant current source 42 is connected to the fifteenth transistor between the emitter of the fourteenth transistor 14 and the ground. A third constant current source 43 is provided between each of the 15 emitters and the ground.
[0081]
In the operation in this configuration, first, the input signals applied to the first and second input terminals 51 and 52 are amplified by the third differential amplifier circuit 103 to be first and second differential amplifier circuits 101. , 102 is basically the same as that described in the circuit configuration example shown in FIG.
That is, when the input signals (AC signals) applied to the first and second input terminals 51 and 52 are relatively small, the output voltage of the variable bias power supply 33 is larger than the voltage of the first bias power supply 31. As a result, the collector voltage flows through the first and fourth transistors 1 and 4. As a result, the respective collector voltages are subtracted from the power supply voltage by the DC power supply 34 by the voltage drop in the respective impedance elements 21 and 22. It becomes the size.
[0082]
At this time, since the collector current hardly flows through the second and third transistors 2 and 3, the collector current of the fifth and sixth transistors 5 and 6 does not flow.
Therefore, in this case, the current from the sixth transistor 6 is not supplied to the second current mirror circuit 105. For this reason, the fourteenth and fifteenth transistors 14 and 15 by the second current mirror circuit 105 are not supplied. Although the emitter current is not supplied, it is secured by the second and third constant current sources 42 and 43.
[0083]
On the other hand, when the input signals to the first and second input terminals 51 and 52 are large, the output voltage of the variable bias power supply 33 is larger than the voltage of the first bias power supply 31, and this is the second and third. Is applied to the bases of the transistors 2 and 3.
As a result, the collector currents of the second and third transistors 2 and 3 are increased, and accordingly, the collector current of the fifth transistor 5 is also increased. The collector current of the transistor 6 also increases. The collector current of the sixth transistor 6 also flows through the second current mirror circuit 105.
Therefore, the emitter current of the fourteenth transistor 14 is the sum of the current of the second constant current source 42 and the current of the second current mirror circuit 105, and the emitter current of the fifteenth transistor 15 is This is the sum of the current of the third constant current source 43 and the current of the second current mirror circuit 105. Therefore, the distortion can be improved by increasing the input signal.
[0084]
Next, a more specific first configuration example of the variable gain amplifier circuit S6 according to the sixth invention will be described with reference to FIG. The same components as those shown in FIG. 2 or FIG. 21 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S6a shown in FIG. 22 shows a specific configuration of the second current mirror circuit 105A, and the first impedance element 21 shown in FIG. Except that the first resistor 21a, the second resistor 22a as the second impedance element, and the third resistor 23a as the third impedance element 23 are used, respectively. Is basically the same as that shown in FIG.
[0085]
The circuit configuration of the second current mirror circuit 105A is the same as that of the circuit configuration example shown in FIG.
That is, the npn-type seventh to ninth transistors 7 to 9 constitute the second current mirror circuit 105A, and the collector of the eighth transistor 8 and the emitter of the fourteenth transistor 14 are connected to each other. The second constant current source 42 is connected between this connection point and the ground, and the collector of the ninth transistor 9 and the emitter of the fifteenth transistor 15 are connected to each other. The third constant current source 43 is provided between each of them.
[0086]
In the operation in such a configuration, the input signals applied to the first and second input terminals 51 and 52 are amplified by the third differential amplifier circuit 103 to be first and second differential amplifier circuits 101 and 102. Since the circuit configuration example shown in FIG. 6 is basically the same as that shown in FIG. 6, the detailed description thereof is omitted here.
[0087]
Next, a more specific second configuration example of the variable gain amplifier circuit S6 according to the sixth invention will be described with reference to FIG. The same components as those shown in FIG. 3 or FIG. 22 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S6b shown in FIG. 23 is based on the circuit configuration example shown in FIG. 22, and a configuration for compensating the base current is added to the second current mirror circuit 105A shown in FIG. Thus, the second current mirror circuit 105B is configured.
That is, the tenth transistor 10 is provided with the same circuit connection as in the case of the circuit configuration example shown in FIG. 3, and detailed description of the circuit connection is omitted here. And
[0088]
In the operation in such a configuration, first, the base current of the seventh to ninth transistors 7 to 9 is sufficiently compensated by the tenth transistor 10 as the base current compensating transistor, so the configuration shown in FIG. The collector current of the seventh to ninth transistors 7 to 9 is supplied by a part of the collector current of the seventh transistor 7 as shown in FIG. The collector current is surely ensured.
The overall circuit operation of the variable gain amplifier circuit S6b is basically the same as that of the circuit configuration example shown in FIG. 22 except for the points described above. Omitted.
[0089]
Next, a more specific third configuration example of the variable gain amplifier circuit S6 according to the sixth invention will be described with reference to FIG. The same components as those shown in FIG. 4 or FIG. 22 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifying circuit S6c shown in FIG. 24 has the same configuration as that shown in FIG. 4 instead of the second current mirror circuit 105A based on the circuit configuration example shown in FIG. The second current mirror circuit 105C is provided.
[0090]
That is, the npn-type tenth and eleventh transistors 10 and 11 are connected in the same manner as described in the circuit configuration example shown in FIG. 4 to form the second current mirror circuit 105C. The description of the details of the connection will be omitted.
[0091]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second current mirror circuit 105C compensates for the base current and reduces the so-called Early effect. .
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S6c is basically the same as that described in the circuit configuration example of FIG. 22, and thus detailed description thereof is omitted here. .
[0092]
Next, the basic circuit configuration of the variable gain amplifier circuit S7 according to the seventh invention will be described with reference to FIG. Note that the same components as those in the configuration example shown in FIG. 17 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifying circuit S7 shown in FIG. 25 is based on the circuit configuration shown in FIG. 17 and is described below without using the third impedance element 23 shown in FIG. 3 differential amplifier circuits 103A are configured. Further, the output stage of the second current mirror circuit 105D is one.
[0093]
That is, the third differential amplifier circuit 103A has npn-type fourteenth and fifteenth transistors 14 and 15, first and second bias resistors 24 and 25, and a second bias power source 32 as main components. It will be.
First, the collector of the fourteenth transistor 14 is the emitter of the first and second transistors 1 and 2, and the collector of the fifteenth transistor 15 is the emitter of the third and fourth transistors 3 and 4. The emitters of the fourteenth and fifteenth transistors 14 and 15 are connected to each other and connected to the output stage of the second current mirror circuit 105D.
The base of the fourteenth transistor 14 is connected to the first input terminal 51, and the second bias power supply 32 that outputs a predetermined second bias voltage via the first bias resistor 24. And the base of the fifteenth transistor 15 is connected to the second input terminal 52 and to the second bias power source 32 via the second bias resistor 25. It has become.
[0094]
In such a configuration, the third differential amplifier circuit 103A has a configuration in which the emitters of the fourteenth and fifteenth transistors 14 and 15 are directly connected. In this regard, the third differential amplifier circuit 103A has a third configuration shown in FIG. This differential amplifier circuit 103 is different from the configuration in which the emitters of the fourteenth and fifteenth transistors 14 and 15 are connected to each other via the third resistor 23a.
In the configuration in which the emitters of the fourteenth and fifteenth transistors 14 and 15 are directly connected as in the third differential amplifier circuit 103A, the saturation state occurs when the so-called dynamic range of the input signal is large. Therefore, it is suitable for relatively small signal input.
The third differential amplifier circuit 103 is configured to expand the dynamic range of the input signal, and the third differential amplifier circuit 103 is connected to the second differential amplifier 23a via the third resistor 23a. The emitters of the fourteenth and fifteenth transistors 14 and 15 are connected to each other, so that the so-called conductance is lowered and the dynamic range of the input signal is expanded.
[0095]
The operation of the variable gain amplifier circuit S7 is the same as that shown in FIG. 17 except that the third differential amplifier circuit 103A is suitable for small signal input as described above. Since this is the same as the case of the circuit configuration example, a detailed description thereof is omitted here.
[0096]
Next, a more specific first configuration example of the variable gain amplifier circuit S7 according to the seventh invention will be described with reference to FIG. Note that the same components as those shown in FIG. 25 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S7a shown in FIG. 26 shows a specific configuration of the second current mirror circuit 105E, and the first impedance element 21 shown in FIG. The other circuit configuration is basically that shown in FIG. 25 except that the first resistor 21a and the second resistor 22a are used as the second impedance element, respectively. Is the same.
[0097]
That is, the second current mirror circuit 105E includes npn-type seventh and eighth transistors 7 and 8. First, the seventh transistor 7 has a base and a collector connected to each other, The emitter of the transistor 6 is connected to the ground.
The base of the seventh transistor 7 is also connected to the base of the eighth transistor 8.
The collector of the eighth transistor 8 is connected to the emitters of the fourteenth and fifteenth transistors 14 and 15, while the emitter of the eighth transistor 8 is connected to the ground.
[0098]
In the operation in such a configuration, the input signals applied to the first and second input terminals 51 and 52 are amplified by the third differential amplifier circuit 103A and the first and second differential amplifier circuits 101 and 102 are amplified. Except for the point that is input to the circuit, it is basically the same as the circuit configuration example previously shown in FIG. 18, and thus detailed description thereof will be omitted.
[0099]
Next, a more specific second configuration example of the variable gain amplifier circuit S7 according to the seventh invention will be described with reference to FIG. The same components as those shown in FIG. 3 or FIG. 26 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The variable gain amplifying circuit S7b shown in FIG. 27 is based on the circuit configuration example shown in FIG. 26, and is based on the second current mirror circuit 105E shown in FIG. 2 current mirror circuit 105F is provided.
That is, the tenth transistor 10 is provided with the same circuit connection as in the case of the circuit configuration example shown in FIG. 3, and detailed description of the circuit connection is omitted here. And
[0100]
The operation in this configuration is shown in FIG. 26 because the base currents of the seventh and eighth transistors 7 and 8 are sufficiently compensated by the tenth transistor 10 as the base current compensating transistor. As in the configuration, since the base current supply of the seventh transistor 8 and the eighth transistor 7 and 8 is performed by a part of the collector current of the seventh transistor 7, there is no deviation from the design value of the collector current. A collector current of a magnitude is surely ensured.
The overall circuit operation of the variable gain amplifier circuit S7b is basically the same as that of the circuit configuration example shown in FIG. 26 except for the points described above, and thus detailed description thereof is omitted here. .
[0101]
Next, a more specific third configuration example of the variable gain amplifier circuit S7 according to the seventh invention will be described with reference to FIG. The same components as those shown in FIG. 4 or FIG. 26 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
The variable gain amplifying circuit S7c shown in FIG. 28 is based on the circuit configuration example shown in FIG. 26, and is provided with base current compensation and Early effect countermeasures instead of the second current mirror circuit 105E. A second current mirror circuit 105G is provided.
[0102]
That is, the npn-type tenth and eleventh transistors 10 and 11 are connected in the same manner as described in the circuit configuration example shown in FIG. 4 to form the second current mirror circuit 105G. The description of the details of the connection will be omitted.
[0103]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second current mirror circuit 105G compensates for the base current and reduces the so-called Early effect. .
Except for the above points, the overall circuit operation of the variable gain amplifying circuit S7c is basically the same as that of the circuit configuration example of FIG. 26, and thus detailed description thereof is omitted here.
[0104]
Next, the basic circuit configuration of the variable gain amplifier circuit S8 according to the eighth invention will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 15 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S8 shown in FIG. 29 is based on the circuit configuration shown in FIG. 25, and a second constant current source 42 is used in place of the first constant current source 41 in FIG. The fourteenth and fifteenth transistors 14 and 15 are provided between the ground and the ground.
[0105]
In such a configuration, first, input signals (alternating current signals) applied to the first and second input terminals 51 and 52 are relatively small. Therefore, the collector currents of the second and third transistors 2 and 3 are almost constant. In the state where the collector currents of the fifth and sixth transistors 5 and 6 do not flow at the same time, no current is supplied from the sixth transistor 6 to the second current mirror circuit 105D. Therefore, the emitter currents of the fourteenth and fifteenth transistors 14 and 15 of the third differential amplifier circuit 103A are not supplied by the second current mirror circuit 105D, but the current is supplied by the second constant current source 42. Will be made.
[0106]
On the other hand, when the input signals to the first and second input terminals 51 and 52 are large, the fifth and sixth transistors 5 and 6 are increased due to an increase in the collector current of the second and third transistors 2 and 3. As a result, the collector current of the sixth transistor 6 flows into the second current mirror circuit 105D.
Therefore, the emitter currents of the fourteenth and fifteenth transistors 14 and 15 are not only supplied with current by the second current mirror circuit 105D but also supplied with current by the second constant current source 42. Therefore, the distortion can be improved due to the increase of.
[0107]
Next, a more specific first configuration example of the variable gain amplifier circuit S8 according to the eighth invention will be described with reference to FIG. The same components as those shown in FIG. 26 or FIG. 29 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The variable gain amplifier circuit S8a shown in FIG. 30 shows a specific configuration of the second current mirror circuit 105E, and the first impedance element 21 shown in FIG. Other circuit configurations are basically those shown in FIG. 29 except that the first resistor 21a and the second resistor 22a are used as the second impedance element, respectively. Is the same.
The circuit configuration of the second current mirror circuit 105E is the same as that of the circuit configuration example previously shown in FIG. 26, and a detailed description thereof will be omitted.
[0108]
The operation in such a configuration will be described. First, when the input signals (AC signals) applied to the first and second input terminals 51 and 52 are relatively small, the output voltage of the variable bias power source 33 is the first voltage. Since the voltage is smaller than the voltage of the bias power supply 31, a large amount of collector current flows through the first and fourth transistors 1 and 4, while the second and third transistors 2 and 3 have a collector current. Since the current hardly flows, the collector currents of the fifth and sixth transistors 5 and 6 do not flow.
[0109]
For this reason, the current from the sixth transistor 6 does not flow through the collector of the seventh transistor 7 of the second current mirror circuit 105E. Therefore, the current from the seventh transistor 7 also occurs in the eighth transistor 8. Absent.
However, in this case, the emitter currents of the fourteenth and fifteenth transistors 14 and 15 of the third differential amplifier circuit 103A are supplied by the second constant current source 42.
[0110]
On the other hand, when the input signals to the first and second input terminals 51 and 52 become large, the output voltage of the variable bias power supply 33 becomes larger than the voltage of the first bias power supply 31, which is the second and third transistors. It will be applied to a few bases.
As a result, the collector currents of the second and third transistors 2 and 3 are increased, and accordingly, the collector current of the fifth transistor 5 is also increased. The collector current of the transistor 6 also increases. The collector current also flows through the seventh and eighth transistors 7 and 8.
Accordingly, the emitter currents of the fourteenth and fifteenth transistors 14 and 15 are the sum of the current of the second constant current source 42 and the collector current of the eighth transistor 8, so that distortion due to an increase in the input signal is caused. Will be improved.
[0111]
Even when the power supply voltage is lowered, the emitter currents of the fourteenth and fifteenth transistors 14 and 15 are supplied by the second constant current source 42 and the second current mirror circuit 105E as described above. Therefore, an extreme current decrease does not occur, so that a great deterioration of the distortion characteristic is prevented.
[0112]
Next, a more specific second configuration example of the variable gain amplifier circuit S8 according to the eighth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 27 or FIG. 30 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
The variable gain amplifying circuit S8b shown in FIG. 31 is based on the circuit configuration example shown in FIG. 30, and the second current mirror circuit 105E shown in FIG. 30 is replaced with the base current compensation. 2 current mirror circuit 105F is provided.
That is, the second current mirror circuit 105F is the same as that shown in FIG. 27, and detailed description thereof is omitted here.
[0113]
The operation in this configuration is shown in FIG. 30 because the base currents of the seventh and eighth transistors 7 and 8 are sufficiently compensated by the tenth transistor 10 as the base current compensation transistor. As in the configuration, since the base current supply of the seventh transistor 8 and the eighth transistor 7 and 8 is performed by a part of the collector current of the seventh transistor 7, there is no deviation from the design value of the collector current. A collector current of a magnitude is surely ensured.
The overall circuit operation of the variable gain amplifier circuit S8b is basically the same as that of the circuit configuration example shown in FIG. 30 except for the points described above. Omitted.
[0114]
Next, a more specific third configuration example of the variable gain amplifier circuit S8 according to the eighth invention will be described with reference to FIG. Note that the same components as those shown in FIG. 28 or FIG. 30 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
The variable gain amplifying circuit S8c shown in FIG. 32 is based on the circuit configuration example shown in FIG. 30 in advance, and is provided with base current compensation and early effect countermeasures in place of the second current mirror circuit 105E. A second current mirror circuit 105G is provided.
[0115]
That is, the npn-type tenth and eleventh transistors 10 and 11 are connected in the same manner as described in the circuit configuration example shown in FIG. 4 to form the second current mirror circuit 105G. The description of the details of the connection will be omitted.
[0116]
In such a configuration, as described in the circuit configuration example shown in FIG. 4, the second current mirror circuit 105 compensates for the base current and reduces the so-called Early effect. .
Except for the points described above, the overall circuit operation of the variable gain amplifier circuit S8c is basically the same as that of the circuit configuration example of FIG. 30, and a detailed description thereof will be omitted here.
[0117]
Next, typical distortion characteristics of the variable gain amplifier circuit according to the present invention will be described with reference to FIGS. 33 and 35 in comparison with the conventional circuit. First, in FIG. 33 and FIG. The gain control voltage is applied to the bases of the second and third transistors 2 and 3 in the variable gain amplifier circuit according to the present invention, and to the bases of the second and third transistors 62 and 63 in the conventional circuit (see FIG. 34). Each voltage applied to the base varies depending on the magnitude of the input signal, and the vertical axis represents the signal level obtained at the output terminal.
In the variable gain amplifier circuit according to the present invention, when the gain control voltage is extremely small (near 0-1 v), in other words, when the input signal is small, the level of the distortion signal is about −120 dBm, In the conventional example, it is a little over -110 dBm, and it can be confirmed that the distortion characteristics of the variable gain amplifier circuit according to the present invention are clearly improved as compared with the conventional example. Even in a region where the gain control voltage is large, the distortion characteristics of the variable gain amplifier circuit according to the present invention are improved by about several dBm compared to the conventional example.
[0118]
Of course, the polarity of each bipolar transistor used in the circuit configuration example described above may be reversed, and the circuit may be configured to be supplied with a bias voltage corresponding thereto. Of course, other types of transistors other than the bipolar type may be used in the same manner.
[0119]
【The invention's effect】
As described above, according to the present invention, the gain control of the variable gain amplifier circuit is performed by the current mirror circuit and the constant current source. This reduces the decrease in the current, suppresses the deterioration of the distortion characteristics due to the fluctuation of the power supply voltage, and provides the effect of providing a variable gain amplifier circuit with stable operation.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a first invention.
2 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 1; FIG.
3 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 1; FIG.
4 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 1; FIG.
FIG. 5 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a second invention.
6 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 5. FIG.
7 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 5. FIG.
FIG. 8 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 5;
FIG. 9 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a third invention.
10 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 9;
11 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 9;
12 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 9;
FIG. 13 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a fourth invention.
14 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 13;
15 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 13;
16 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 13;
FIG. 17 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a fifth invention.
18 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 17;
FIG. 19 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 17;
20 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 17;
FIG. 21 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a sixth invention.
22 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 21;
23 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 21;
24 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 21;
FIG. 25 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to a seventh invention.
26 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 25;
27 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 25;
28 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 25;
FIG. 29 is a circuit diagram showing a basic circuit configuration of a variable gain amplifier circuit according to an eighth invention.
30 is a circuit diagram showing a more specific first circuit configuration example of the variable gain amplifier circuit shown in FIG. 29;
31 is a circuit diagram showing a more specific second circuit configuration example of the variable gain amplifier circuit shown in FIG. 29;
32 is a circuit diagram showing a more specific third circuit configuration example of the variable gain amplifier circuit shown in FIG. 29;
FIG. 33 is a characteristic diagram showing typical distortion characteristics of the variable gain amplifier circuit according to the present invention.
FIG. 34 is a circuit diagram showing a configuration example of a conventional variable gain amplifier circuit.
FIG. 35 is a characteristic diagram showing an example of distortion characteristics of a conventional circuit.
[Explanation of symbols]
31: First bias power source
32. Second bias power source
33 ... Variable bias power supply
34 ... DC power supply
41. First constant current source
42 ... Second constant current source
43 ... Third constant current source
51. First input terminal
52 ... Second input terminal
53. First output terminal
54: Second output terminal
101. First differential amplifier circuit
102: Second differential amplifier circuit
103: Third differential amplifier circuit
104: First current mirror circuit
105 ... Second current mirror circuit
106: Balanced amplifier circuit

Claims

第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、所定の第１のバイアス電圧が、また、前記第２及び第３のトランジスタのベースには、前記入力信号の大きさに応じたバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第２及び第３のトランジスタの極性と異なる極性の２つのトランジスタを用いてなり、前記第２及び第３のトランジスタのコレクタが入力段に接続されてなる第１のカレントミラー回路と、
前記第１のカレントミラー回路の出力段が入力段に接続される一方、２つの出力段の内、一方の出力段が前記第１及び第２のトランジスタのエミッタに、他方の出力段が前記第３及び第４のトランジスタのエミッタにそれぞれ接続されてなる第２のカレントミラー回路と、
前記第２のカレントミラー回路の前記入力段に接続された第１の定電流源とを具備してなることを特徴とする可変利得増幅回路。A first differential amplifier circuit having first and second transistors, each emitter being connected to each other;
A second differential amplifier circuit having third and fourth transistors, each emitter being connected to each other;
An input signal is applied between the emitters of the first and second transistors and the emitters of the third and fourth transistors;
A DC power supply voltage is applied to each collector of the first and fourth transistors via an impedance element, respectively.
A predetermined first bias voltage is applied to the bases of the first and fourth transistors, and a bias voltage corresponding to the magnitude of the input signal is applied to the bases of the second and third transistors. A variable gain amplifier circuit configured to be applied to each other and to obtain an output signal between collectors of the first and fourth transistors,
A first current mirror circuit comprising two transistors having polarities different from the polarities of the second and third transistors, wherein collectors of the second and third transistors are connected to an input stage;
The output stage of the first current mirror circuit is connected to the input stage, one of the two output stages is connected to the emitter of the first and second transistors, and the other output stage is connected to the first stage. A second current mirror circuit respectively connected to the emitters of the third and fourth transistors;
A variable gain amplifier circuit comprising: a first constant current source connected to the input stage of the second current mirror circuit.

第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、所定の第１のバイアス電圧が、また、前記第２及び第３のトランジスタのベースには、前記入力信号の大きさに応じたバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第２及び第３のトランジスタの極性と異なる極性の２つのトランジスタを有し、前記２つのトランジスタは、ベースが相互に接続されると共に、各々のエミッタに前記直流電源電圧が印加される一方、前記２つのトランジスタの内、一方のトランジスタは、ベースとコレクタが前記第２及び第３のトランジスタのコレクタに接続されてなる第１のカレントミラー回路と、
前記第１のカレントミラー回路の前記２つのトランジスタの内、他方のトランジスタのコレクタが入力段に接続される一方、２つの出力段の内、一方の出力段が前記第１及び第２のトランジスタのエミッタに、他方の出力段が前記第３及び第４のトランジスタのエミッタにそれぞれ接続されてなる第２のカレントミラー回路と、
前記第２のカレントミラー回路の入力段に接続された第１の定電流源とを具備してなることを特徴とする可変利得増幅回路。A first differential amplifier circuit having first and second transistors, each emitter being connected to each other;
A second differential amplifier circuit having third and fourth transistors, each emitter being connected to each other;
An input signal is applied between the emitters of the first and second transistors and the emitters of the third and fourth transistors;
A DC power supply voltage is applied to each collector of the first and fourth transistors via an impedance element, respectively.
A predetermined first bias voltage is applied to the bases of the first and fourth transistors, and a bias voltage corresponding to the magnitude of the input signal is applied to the bases of the second and third transistors. A variable gain amplifier circuit configured to be applied to each other and to obtain an output signal between collectors of the first and fourth transistors,
The two transistors have different polarities from the polarities of the second and third transistors, and the two transistors have bases connected to each other and the DC power supply voltage is applied to each emitter , One of the two transistors includes a first current mirror circuit in which a base and a collector are connected to collectors of the second and third transistors;
Of the two transistors of the first current mirror circuit, the collector of the other transistor is connected to the input stage, while one of the two output stages is connected to the first and second transistors. A second current mirror circuit in which the other output stage is connected to the emitter of each of the emitters of the third and fourth transistors;
A variable gain amplifier circuit comprising: a first constant current source connected to an input stage of the second current mirror circuit.

請求項１記載の可変利得増幅回路において、
第１の定電流源に代えて、第１及び第２のトランジスタのエミッタとアースとの間に第２の定電流源が設けられ、
第３及び第４のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 1, wherein
Instead of the first constant current source, a second constant current source is provided between the emitters of the first and second transistors and the ground,
3. A variable gain amplifier circuit comprising a third constant current source provided between the emitters of the third and fourth transistors and ground.

請求項２記載の可変利得増幅回路において、
第１の定電流源に代えて、第１及び第２のトランジスタのエミッタとアースとの間に第２の定電流源が設けられ、
第３及び第４のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 2,
Instead of the first constant current source, a second constant current source is provided between the emitters of the first and second transistors and the ground,
3. A variable gain amplifier circuit comprising a third constant current source provided between the emitters of the third and fourth transistors and ground.

第２のカレントミラー回路と第１及び第２の差動増幅回路との間に、２つのトランジスタを有してなる平衡増幅回路が設けられ、当該平衡増幅回路を介して入力信号が印加されるよう構成されてなることを特徴とする請求項１又は請求項２記載の可変利得増幅回路。 A balanced amplifier circuit having two transistors is provided between the second current mirror circuit and the first and second differential amplifier circuits, and an input signal is applied through the balanced amplifier circuit. 3. The variable gain amplifier circuit according to claim 1, wherein the variable gain amplifier circuit is configured as described above.

平衡増幅回路は、２つのトランジスタを用いてなり、前記２つのトランジスタの内、一方のトランジスタのコレクタは、第１及び第２のトランジスタのエミッタに、前記２つのトランジスタの内、他方のトランジスタのコレクタは、第３及び第４のトランジスタのエミッタに、それぞれ接続され、
前記２つのトランジスタのベースには、所定の第２のバイアス電圧が印加される一方、
前記一方のトランジスタのエミッタが第２のカレントミラー回路の一方の出力段に、前記他方のトランジスタのエミッタが第２のカレントミラー回路の他方の出力段に、それぞれ接続されると共に、前記一方のトランジスタのエミッタと他方のトランジスタのエミッタとの間に入力信号が印加されるよう構成されてなることを特徴とする請求項５記載の可変利得増幅回路。The balanced amplifier circuit uses two transistors, and the collector of one of the two transistors is the emitter of the first and second transistors, and the collector of the other of the two transistors. Are respectively connected to the emitters of the third and fourth transistors,
While a predetermined second bias voltage is applied to the bases of the two transistors,
The emitter of the one transistor is connected to one output stage of the second current mirror circuit, the emitter of the other transistor is connected to the other output stage of the second current mirror circuit, and the one transistor 6. The variable gain amplifier circuit according to claim 5, wherein an input signal is applied between the emitter of the first transistor and the emitter of the other transistor.

請求項５記載の可変利得増幅回路において、
第１の定電流源に代えて、平衡増幅回路を構成する２つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第２の定電流源が設けられ、
前記２つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 5, wherein
Instead of the first constant current source, a second constant current source is provided between the emitter of one of the two transistors constituting the balanced amplifier circuit and the ground,
A variable gain amplifier circuit, wherein a third constant current source is provided between the emitter of the other transistor and the ground of the other transistor.

請求項６記載の可変利得増幅回路において、
第１の定電流源に代えて、平衡増幅回路を構成する２つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第２の定電流源が設けられ、
前記２つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 6, wherein
Instead of the first constant current source, a second constant current source is provided between the emitter of one of the two transistors constituting the balanced amplifier circuit and the ground,
A variable gain amplifier circuit, wherein a third constant current source is provided between the emitter of the other transistor and the ground of the other transistor.

第２のカレントミラー回路と第１及び第２の差動増幅回路との間に、２つのトランジスタを有してなる第３の差動増幅回路が設けられ、当該第３の差動増幅回路を介して入力信号が印加されるよう構成されてなることを特徴とする請求項１又は請求項２記載の可変利得増幅回路。 A third differential amplifier circuit having two transistors is provided between the second current mirror circuit and the first and second differential amplifier circuits, and the third differential amplifier circuit is 3. The variable gain amplifier circuit according to claim 1, wherein an input signal is applied through the variable gain amplifier circuit.

第３の差動増幅回路は、２つのトランジスタを有し、前記２つのトランジスタのエミッタは、インピーダンス素子を介して相互に接続されると共に、前記２つのトランジスタの内、一方のトランジスタのエミッタは、第２のカレントミラー回路の一方の出力段に、前記２つのトランジスタの内、他方のトランジスタのエミッタは、第２のカレントミラー回路の他方の出力段にそれぞれ接続され、
前記一方のトランジスタのコレクタは、第１及び第２のトランジスタのエミッタに、前記他方のトランジスタのコレクタは、前記第３及び第４のトランジスタのエミッタに、それぞれ接続され、
前記一方のトランジスタのベースは、第１のバイアス抵抗器を介して、また、前記他方のトランジスタのベースは、第２のバイアス抵抗器を介して、それぞれ所定の第２のバイアス電圧が印加されると共に、
前記一方のトランジスタのベースと前記他方のトランジスタのベースとの間に入力信号が印加されるよう構成されてなることを特徴とする請求項９記載の可変利得増幅回路。The third differential amplifier circuit includes two transistors, and the emitters of the two transistors are connected to each other via an impedance element, and the emitter of one of the two transistors is The emitter of the other transistor of the two transistors is connected to one output stage of the second current mirror circuit, respectively, to the other output stage of the second current mirror circuit,
The collector of the one transistor is connected to the emitters of the first and second transistors, and the collector of the other transistor is connected to the emitters of the third and fourth transistors, respectively.
A predetermined second bias voltage is applied to the base of the one transistor via a first bias resistor, and to the base of the other transistor via a second bias resistor. With
10. The variable gain amplifier circuit according to claim 9, wherein an input signal is applied between a base of the one transistor and a base of the other transistor.

請求項９記載の可変利得増幅回路において、
第１の定電流源に代えて、第３の差動増幅回路を構成する２つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第２の定電流源が設けられ、
前記２つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 9, wherein
Instead of the first constant current source, a second constant current source is provided between the emitter of one of the two transistors constituting the third differential amplifier circuit and the ground,
A variable gain amplifier circuit, wherein a third constant current source is provided between the emitter of the other transistor and the ground of the other transistor.

請求項１０記載の可変利得増幅回路において、
第１の定電流源に代えて、第３の差動増幅回路を構成する２つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第２の定電流源が設けられ、
前記２つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 10, wherein
Instead of the first constant current source, a second constant current source is provided between the emitter of one of the two transistors constituting the third differential amplifier circuit and the ground,
A variable gain amplifier circuit, wherein a third constant current source is provided between the emitter of the other transistor and the ground of the other transistor.

第３の差動増幅回路は、２つのトランジスタを有し、前記２つのトランジスタのエミッタは、相互に接続されて第２のカレントミラー回路の出力段に接続され、
前記２つのトランジスタの内、一方のトランジスタのコレクタは、第１及び第２のトランジスタのエミッタに、前記２つのトランジスタの内、他方のトランジスタのコレクタは、前記第３及び第４のトランジスタのエミッタに、それぞれ接続され、
前記一方のトランジスタのベースは、第１のバイアス抵抗器を介して、また、前記他方のトランジスタのベースは、第２のバイアス抵抗器を介して、それぞれ所定の第２のバイアス電圧が印加されると共に、
前記一方のトランジスタのベースと前記他方のトランジスタのベースとの間に入力信号が印加されるよう構成されてなることを特徴とする請求項９記載の可変利得増幅回路。The third differential amplifier circuit has two transistors, and the emitters of the two transistors are connected to each other and connected to the output stage of the second current mirror circuit.
Of the two transistors, the collector of one transistor is the emitter of the first and second transistors, and the collector of the other transistor of the two transistors is the emitter of the third and fourth transistors. Each connected,
A predetermined second bias voltage is applied to the base of the one transistor via a first bias resistor, and to the base of the other transistor via a second bias resistor. With
10. The variable gain amplifier circuit according to claim 9, wherein an input signal is applied between a base of the one transistor and a base of the other transistor.

請求項１３記載の可変利得増幅回路において、
第１の定電流源に代えて、第３の差動増幅回路を構成する２つのトランジスタのエミッタとアースとの間に、第４の定電流源が設けられてなることを特徴とする可変利得増幅回路。The variable gain amplifier circuit according to claim 13,
A variable gain characterized in that, instead of the first constant current source, a fourth constant current source is provided between the emitter of the two transistors constituting the third differential amplifier circuit and the ground. Amplification circuit.