JP4213696B2 - Signal transmission circuit - Google Patents
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Description
本発明は、インダクタンス素子を備える信号伝送回路に関する。 The present invention relates to a signal transmission circuit comprising an inductance element.
電子機器間でデジタル信号を伝送する方式の一つとして、差動伝送方式がある。差動伝送方式とは、1対の線路に互いに逆方向のデジタル信号を入力する方式で、信号線から発生する放射ノイズや、外来ノイズを差動伝送により相殺することができる。外来ノイズが相殺されることによりノイズが減少するため、信号を小振幅で送信することができ、更に、信号が小振幅となるため、信号の立ち上がり、降下時間が短縮され、信号伝送の高速化が実現されるという利点がある。 One method for transmitting digital signals between electronic devices is a differential transmission method. The differential transmission system is a system in which digital signals in opposite directions are input to a pair of lines, and radiation noise generated from the signal line and external noise can be canceled by differential transmission. Since the noise is reduced by canceling out the external noise, the signal can be transmitted with a small amplitude. Further, since the signal has a small amplitude, the rise and fall times of the signal are shortened, and the signal transmission speed is increased. There is an advantage that is realized.
この差動伝送方式を用いるインターフェイス規格として、USB(Universal Serial Bus)、IEEE1394、LVDS(Low Voltage Differential Signaling)、DVI(Digital Visual Interface)、HDMI(High-Definition Multimedia Interface)等がある。これらの中でもHDMIは、より多くのデジタル信号の伝送を可能とするインターフェイスであり、ソース(Source)機器(例えば、DVDプレーヤーやセットトップボックス等)とシンク(Sink)機器(例えば、デジタルテレビやプロジェクタ等)との間で非圧縮のデジタル信号の伝送を可能とする高速インターフェイスである。HDMIによれば、1本のケーブルで映像信号及び音声信号を高速で伝送することができる。 Examples of interface standards using this differential transmission method include USB (Universal Serial Bus), IEEE 1394, LVDS (Low Voltage Differential Signaling), DVI (Digital Visual Interface), HDMI (High-Definition Multimedia Interface), and the like. Among these, HDMI is an interface that enables transmission of more digital signals, and is a source device (for example, a DVD player or a set-top box) and a sink device (for example, a digital TV or a projector). Etc.) is a high-speed interface that enables transmission of uncompressed digital signals. According to HDMI, a video signal and an audio signal can be transmitted at a high speed with a single cable.
ところで、伝送速度の高速化に伴い、信号線間の差動信号の微小なずれによってもノイズが発生することとなる。この問題を解決するために、ケーブル等のインターフェイスにコモンモードチョークコイルを挿入することによりノイズを軽減させる伝送回路が提案されている(例えば、特許文献1参照)。
HDMI等の高速インターフェイスでは、高速化を実現するために、IC自体の構造がESD(Electrostatic Discharge:静電気放電)に対して脆弱になってきている。このため、高速伝送系ICにおけるESD対策の要求が高まっており、ESD対策部品としてバリスタ、ツェナーダイオード等の容量性素子が用いられている。 In high-speed interfaces such as HDMI, the structure of the IC itself is becoming vulnerable to ESD (Electrostatic Discharge) in order to realize high speed. For this reason, there is an increasing demand for ESD countermeasures in high-speed transmission ICs, and capacitive elements such as varistors and Zener diodes are used as ESD countermeasure components.
しかしながら、ESD対策部品としての容量性素子を伝送線路に挿入すると、当該伝送線路を伝わる信号、特に高周波(200MHz以上)や高速のパルス信号が反射、減衰してしまうという問題が生じることが新たに判明した。これは、容量性素子を伝送線路に挿入した場合、容量性素子が有する容量成分により、伝送線路における容量性素子を挿入した位置での特性インピーダンスが低下して、当該位置にてインピーダンス整合されていないことに起因するものである。伝送線路にインピーダンス整合されていない部分が存在する場合、信号の高周波成分が特性インピーダンスの不整合部分で反射を起こすため、リターンロスが生じる。この結果、信号が大きく減衰してしまうこととなる。また、反射によって不要な輻射が伝送線路内に生じ、ノイズの原因となってしまうこともある。 However, when a capacitive element as an ESD countermeasure component is inserted into a transmission line, a problem arises that a signal transmitted through the transmission line, particularly a high frequency (200 MHz or higher) or a high-speed pulse signal is reflected and attenuated. found. This is because when a capacitive element is inserted into a transmission line, the capacitive component of the capacitive element reduces the characteristic impedance at the position where the capacitive element is inserted in the transmission line, and impedance matching is performed at that position. This is due to the absence. If there is a portion of the transmission line that is not impedance matched, a high frequency component of the signal is reflected at the mismatched portion of the characteristic impedance, resulting in a return loss. As a result, the signal is greatly attenuated. In addition, unnecessary radiation may be generated in the transmission line due to reflection, which may cause noise.
HDMIでは、伝送線路の特性インピーダンスの規定値(TDR規格)が100Ω±15%に規定されている(High-Definition Multimedia Interface Specification Version 1.1)。 In HDMI, the specified value (TDR standard) of the characteristic impedance of the transmission line is defined as 100Ω ± 15% (High-Definition Multimedia Interface Specification Version 1.1).
本発明の目的は、ESD対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能な信号伝送回路を提供することにある。 An object of the present invention is to provide a signal transmission circuit capable of suppressing a decrease in characteristic impedance even when a capacitive element is used as an ESD countermeasure .
本発明による信号伝送回路は、HDMI規格の高速差動伝送路に接続される信号伝送回路であって、互いに磁気結合される第1及び第2のインダクタと、前記第1のインダクタの後段に位置し、当該第1のインダクタに電気的に並列接続される第1の容量性素子と、前記第2のインダクタの後段に位置し、当該第2のインダクタに電気的に並列接続される第2の容量性素子と、前記第1及び第2のインダクタと前記第1及び第2の容量性素子との間に接続されたインダクタンス素子とを備え、前記インダンクタンス素子は、巻芯部と前記巻芯部の両端に設けられた第1及び第2の鍔部とを有するドラム型コアと、前記第1の鍔部に一方向に沿ってこの順に形成された第1及び第2の端子電極と、前記第2の鍔部に前記一方向と同じ方向に沿ってこの順に形成された第3及び第4の端子電極と、前記巻芯部に一端から他端に向かって所定の方向に巻回され、前記一端が前記第1の端子電極に接続され、前記他端が前記第2の端子電極及び前記第4の端子電極の一方に接続された第1のコイルと、前記巻芯部に一端から他端に向かって前記所定の方向とは異なる方向に巻回され、前記一端が前記第3の端子電極に接続され、前記他端が前記第2の端子電極及び前記第4の端子電極の他方に接続された第2のコイルとを備え、前記インダクタンス素子の前記第1及び第2の端子電極がそれぞれ前記第1及び第2のインダクタに接続され、前記インダクタンス素子の前記第3及び第4の端子電極がそれぞれ前記第1及び第2の容量性素子に接続され、前記第1及び第2のコイルのインダクタンス値が1〜2nHであり、特性インピーダンスが100Ω±15%の範囲内にあることを特徴とする。 A signal transmission circuit according to the present invention is a signal transmission circuit connected to an HDMI standard high-speed differential transmission line, and is positioned at a stage subsequent to the first and second inductors that are magnetically coupled to each other. A first capacitive element electrically connected in parallel to the first inductor, and a second capacitive element located downstream of the second inductor and electrically connected in parallel to the second inductor. A capacitive element; and an inductance element connected between the first and second inductors and the first and second capacitive elements, wherein the inductance element includes a core portion and the winding element . A drum core having first and second flanges provided at both ends of the core, and first and second terminal electrodes formed in this order along one direction on the first flange; , Along the same direction as the one direction to the second collar Third and fourth terminal electrodes formed in this order, and wound around the core in one direction from one end to the other end, the one end being connected to the first terminal electrode, and the other A first coil whose end is connected to one of the second terminal electrode and the fourth terminal electrode, and a winding portion wound around the core portion in a direction different from the predetermined direction from one end to the other end is, the one end connected to the third terminal electrodes, the other end and a second coil connected to the other of the second terminal electrode and the fourth terminal electrodes of the inductance element The first and second terminal electrodes are connected to the first and second inductors, respectively, and the third and fourth terminal electrodes of the inductance element are connected to the first and second capacitive elements, respectively. The inductors of the first and second coils Scan value is 1~2NH, characteristic impedance, characterized in that in the range of 100Ω ± 15%.
このように、本発明による信号伝送回路は、互いに磁気結合される第1及び第2のインダクタと、第1のインダクタの後段に位置し、当該第1のインダクタに電気的に並列接続される第1の容量性素子と、第2のインダクタの後段に位置し、当該第2のインダクタに電気的に並列接続される第2の容量性素子と、第1及び第2のインダクタと第1及び第2の容量性素子との間に接続されたインダクタンス素子とを備え、インダクタンス素子は、第1の端子電極を始点とした第1のコイルの巻回方向と、第3の端子電極を始点とした第2のコイルの巻回方向とが逆であることから、第1及び第2の容量性素子による特性インピーダンスの低下を抑制することができる。As described above, the signal transmission circuit according to the present invention is located at the rear stage of the first and second inductors that are magnetically coupled to each other and the first inductor, and is electrically connected in parallel to the first inductor. The first capacitive element, the second capacitive element that is located downstream of the second inductor and is electrically connected in parallel to the second inductor, the first and second inductors, and the first and second An inductance element connected between the two capacitive elements, the inductance element starting from the first terminal winding direction and the third terminal electrode starting from the first terminal electrode. Since the winding direction of the second coil is opposite, it is possible to suppress a decrease in characteristic impedance due to the first and second capacitive elements.
つまり、本発明によるインダクタンス素子は、第1及び第2のコイルが互いに磁気結合しており、且つ、その巻回方向が互いに逆方向とされていることから、このようなインダクダンス素子の第1及び第3の端子電極をそれぞれ第1及び第2のインダクタに接続し、本発明によるインダクダンス素子の第2及び第4の端子電極をそれぞれ第1及び第2の容量性素子に接続すれば、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、第1及び第2の容量性素子による特性インピーダンスの低下をより小型なインダクタンス素子によって抑制することが可能となる。 That is, in the inductance element according to the present invention, the first and second coils are magnetically coupled to each other and the winding directions are opposite to each other. And the third terminal electrode are respectively connected to the first and second inductors, and the second and fourth terminal electrodes of the inductance element according to the present invention are respectively connected to the first and second capacitive elements, A sufficient inductance value can be ensured with a smaller number of turns than in the case where the magnetic coupling is not performed. For this reason, it is possible to suppress a decrease in characteristic impedance due to the first and second capacitive elements with a smaller inductance element.
しかも、第1及び第2のコイルが互いに別部品ではなく、磁気結合した1個の部品であることから、インダクタンス値を精度良くバランスさせることができ、その結果、第1及び第2の端子電極に供給される差動信号の対称性を維持することが可能となる。 In addition, since the first and second coils are not separated from each other but are one component that is magnetically coupled, the inductance value can be accurately balanced, and as a result, the first and second terminal electrodes It is possible to maintain the symmetry of the differential signal supplied to the.
本発明において、第1のコイルは巻芯部の第1の領域に巻回され、第2のコイルは巻芯部の第1の領域とは異なる第2の領域に巻回されていても構わないし、第1のコイルと第2のコイルが互いに沿って平行に巻回されていても構わない。前者の場合、第1のコイルと第2のコイルをそれぞれ巻芯部の異なる領域に巻回していることから、製造時において、第1のコイルと第2のコイルをそれぞれ別個に巻回することができ、巻回作業の自由度を高めることが可能となる。一方、後者の場合、第1のコイルと第2のコイルを並列に巻回していることから、製造時において、第1のコイルと第2のコイルをいわゆるバイファイラ巻きすることができ、巻回作業の効率を高めることも可能となる。また、バイファイラ巻きすることで、巻線の結合度を高め、伝送線路とグランド間のインピーダンスを下げることができ、分割巻きと比べてよりコモンモードノイズをグランドにバイパスさせることができる。 In the present invention, the first coil may be wound around a first region of the core portion, and the second coil may be wound around a second region different from the first region of the core portion. Alternatively, the first coil and the second coil may be wound in parallel along each other. In the former case, since the first coil and the second coil are wound around different regions of the core part, respectively, the first coil and the second coil are separately wound during manufacturing. It is possible to increase the degree of freedom of winding work. On the other hand, in the latter case, since the first coil and the second coil are wound in parallel, the first coil and the second coil can be so-called bifilar wound at the time of manufacture, and the winding work It is also possible to increase the efficiency. Further, by performing bifilar winding, the degree of coupling of the windings can be increased, the impedance between the transmission line and the ground can be lowered, and common mode noise can be bypassed to the ground more than in the split winding.
このように、本発明による信号伝送回路は、ESD対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能となる。しかも、信号伝送回路に挿入するインダクタンス素子に含まれる2つのコイルの巻回方向が互いに逆であることから、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、容量性素子による特性インピーダンスの低下をより小型なインダクタンス素子によって抑制することが可能となる。 Thus, the signal transmission circuit according to the present invention can suppress a decrease in characteristic impedance even when a capacitive element is used as an ESD countermeasure. In addition, since the winding directions of the two coils included in the inductance element inserted into the signal transmission circuit are opposite to each other, a sufficient inductance value can be ensured with a smaller number of turns. For this reason, it is possible to suppress a decrease in characteristic impedance due to the capacitive element by a smaller inductance element.
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted.
(信号伝送回路の第1実施形態) (First embodiment of signal transmission circuit)
まず、図1及び図2に基づいて、第1実施形態に係る信号伝送回路の構成を説明する。図1は、第1実施形態に係る信号伝送回路を示す模式図である。図2は、第1実施形態に係る信号伝送回路を示す回路図である。 First, based on FIG.1 and FIG.2, the structure of the signal transmission circuit which concerns on 1st Embodiment is demonstrated. FIG. 1 is a schematic diagram illustrating a signal transmission circuit according to the first embodiment. FIG. 2 is a circuit diagram showing the signal transmission circuit according to the first embodiment.
図1に示されるように、デジタルテレビ1とDVDプレーヤー2とは、HDMIケーブル3にて接続されている。HDMIケーブル3は、差動伝送方式を用いたケーブルであり、接続端子部5,6(コネクタ)を備えている。HDMIケーブル3の接続端子部5は、DVDプレーヤー2の出力部に接続されている。HDMIケーブル3の接続端子部6は、デジタルテレビ1の入力部に接続されている。DVDプレーヤー2から出力されたデジタル信号は、HDMIケーブル3を通してデジタルテレビ1に高速伝送される。
As shown in FIG. 1, the
デジタルテレビ1は、その入力部に信号伝送回路SC1を備えている。信号伝送回路SC1は、図2に示されるように、互いに磁気結合される第1及び第2のインダクタ11,12を有するコモンモードフィルタ10と、互いに磁気結合される第3及び第4のインダクタ21,22を有するインダクタンス素子20と、第1及び第2のバリスタ31,32と、を備えている。コモンモードフィルタ10は、第1のインダクタ11に接続される入出力端子13,14と、第2のインダクタ12に接続される入出力端子15,16と、を有している。コモンモードフィルタ10の入力端子13,15は、HDMIケーブル3の接続端子部6がデジタルテレビ1の入力部に接続されることにより、接続端子部6の対応する端子に接続されることとなる。
The
ここで、図3(a)及び(b)を参照して、コモンモードフィルタ10の構造及び動作について説明する。図3(a)及び(b)は、コモンモードフィルタの動作を説明する概略図である。
Here, the structure and operation of the
コモンモードフィルタ10は、互いに絶縁された2本の導線(コイル)17,18をフェライトコア19に複数回、同方向に巻きつけた構成となっている。導線17が第1のインダクタ11を構成することとなり、導線18が第2のインダクタ12を構成することとなる。フェライトコア19の形状は、必ずしも図示したリング形状であるとは限らない。
The
本実施形態において、コモンモードフィルタ10は、信号に対して、デイファレンシャルモードで用いられる。デイファレンシャルモードでは、図3(a)に示されるように、信号SIは、導線17,18に互いに逆方向の信号として入力される。そのため、各導線17,18によってフェライトコア19に生じる磁束F1,F2は、互いに逆方向の磁束となり、打ち消し合うように作用することとなる。従って、導線17,18が生み出す磁界MFによって生じるインピーダンス(インダクタンス)がほとんどないので、信号SIは、ほとんど減衰することなく出力される。
In the present embodiment, the
一方、コモンモードノイズCNに対しては、コモンモードフィルタ10は、コモンモードで用いられる。コモンモードでは、図3(b)に示されるように、コモンモードノイズCNは、導線17,18の同方向に生じる。そのため、各導線17,18によってフェライトコア19に生じる磁束F1,F2は、互いに同方向の磁束となり、強め合うように作用することとなる。従って、導線17,18が生み出す磁界MFによって生じるインピーダンス(インダクタンス)が高くなり、コモンモードノイズCNはほとんど出力されない。このようにして、コモンモードフィルタ10は、ノイズを減衰させることができる。
On the other hand, for the common mode noise CN, the
再び、図2を参照する。インダクタンス素子20は、一対の入力端子23,25と一対の出力端子24,26とを有しており、一対の入力端子23,25は、信号線91,92を介して、コモンモードフィルタ10の出力端子14,16にそれぞれ接続されている。インダクタンス素子20は、上述したコモンモードフィルタ10と同様、互いに絶縁された2つのインダクタ21,22をフェライトコアに複数回巻きつけた構成を有しており、これにより、第3及び第4のインダクタ21,22は互いに磁気結合している。しかしながら、インダクタンス素子20は、コモンモードフィルタ10とは異なり、2つのインダクタを構成する2本の導線(コイル)の巻回方向が互いに逆方向とされている。このため、インダクタンス素子20は、信号に対してコモンモードとなり、コモンモードノイズに対してデイファレンシャルモードとなる。インダクタンス素子20のより具体的な構成については後述する。
Reference is again made to FIG. The
インダクタンス素子20に含まれる第3のインダクタ21は、信号線91を介して第1のインダクタ11に電気的に直列に接続されている。第3のインダクタ21は、第1のインダクタ11と実質的に磁気結合していない。第1のバリスタ31は、入出力端子33,34を有している。第1のバリスタ31の入力端子33は、信号線93を介してインダクタンス素子20の出力端子24に接続されている。第1のバリスタ31の出力端子34は、接地電位に接続されている。これにより、第1のバリスタ31は、第1のインダクタ11及び第3のインダクタ21の後段に位置し、当該第1のインダクタ11及び第3のインダクタ21に電気的に並列接続されることとなる。また、第3のインダクタ21は、第1のインダクタ11と第1のバリスタ31との間に位置することとなる。
The
インダクタンス素子20に含まれる第4のインダクタ22は、信号線92を介して第2のインダクタ12に電気的に直列に接続されている。第4のインダクタ22は、第2のインダクタ12と実質的に磁気結合していない。第2のバリスタ32は、入出力端子35,36を有している。第2のバリスタ32の入力端子35は、信号線94を介してインダクタンス素子20の出力端子26に接続されている。第2のバリスタ32の出力端子36は、接地電位に接続されている。これにより、第2のバリスタ32は、第2のインダクタ12及び第4のインダクタ22の後段に位置し、当該第2のインダクタ12及び第4のインダクタ22に電気的に並列接続されることとなる。また、第4のインダクタ22は、第2のインダクタ12と第2のバリスタ32との間に位置することとなる。
The
コモンモードフィルタ10として、例えば、TDK株式会社製のACMシリーズに含まれるコモンモードフィルタを用いることができる。第1及び第2のバリスタ31,32として、例えば、TDK株式会社製のAVRシリーズに含まれる積層チップバリスタを用いることができる。
As the
以上のように、第1実施形態においては、第1及び第2のバリスタ31,32の前段にコモンモードフィルタ10(第1及び第2のインダクタ11,12)を挿入すると共に、コモンモードフィルタ10と第1及び第2のバリスタ31,32との間に、インダクタンス素子20を構成する第3及び第4のインダクタ21,22をそれぞれ挿入しているので、第1及び第2のバリスタ31,32による特性インピーダンスの低下を抑制することができる。
As described above, in the first embodiment, the common mode filter 10 (first and
しかも、第3及び第4のインダクタ21,22は互いに磁気結合しており、且つ、これらインダクタ21,22を構成する2本の導線の巻回方向が互いに逆方向とされていることから、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、第3及び第4のインダクタ21,22を構成するインダクタンス素子20のサイズを小型化することが可能となる。さらに、第3及び第4のインダクタ21,22が互いに別部品ではなく、磁気結合した1個の部品であることから、インダクタンス値を精度良くバランスさせることができ、その結果、差動信号の対称性を維持することが可能となる。
In addition, the third and
また、第1実施形態においては、第1及び第2のバリスタ31,32の前段にコモンモードフィルタ10を挿入しているので、DVDプレーヤー2から出力された信号は、外来ノイズをほとんど伴うことなく、HDMIケーブル3及び信号伝送回路SC1を通してデジタルテレビ1に入力する。
In the first embodiment, since the
次に、インダクタンス素子20の具体的な構成について説明する。
Next, a specific configuration of the
(インダクタンス素子の第1実施形態) (First Embodiment of Inductance Element)
図4は、第1実施形態によるインダクタンス素子20の構造を示す略斜視図である。
FIG. 4 is a schematic perspective view showing the structure of the
図4に示すように、本実施形態によるインダクタンス素子20は、ドラム型コア110と、第1及び第2のコイル121,122とを備えて構成されている。ドラム型コア110は、棒状の巻芯部130とその両端に設けられた第1及び第2の鍔部141,142によって構成されている。第1の鍔部141には、図4に示す方向aに沿って第1及び第2の端子電極151,152がこの順に形成され、第2の鍔部142には、同じく方向aに沿って第3及び第4の端子電極153,154がこの順に形成されている。実際の使用状態においては、第1及び第3の端子電極151,153は、図2に示した一対の入力端子23,25として用いられ、第2及び第4の端子電極152,154は、図2に示した一対の出力端子24,26として用いられる。ドラム型コア110の材料については特に限定されないが、透磁率の高い材料、例えばフェライトなどを用いることが好ましい。
As shown in FIG. 4, the
第1及び第2のコイル121,122は、銅(Cu)などの導体の周囲を絶縁体でコーティングした配線部材であり、いずれもドラム型コア110の巻芯部130に巻回されている。また、第1及び第2のコイル121,122は、それぞれ図2に示した第3及び第4のインダクタ21,22を構成するコイルである。
The first and
より具体的に説明すると、第1のコイル121は、巻芯部130の第1の領域131に巻回されており、その一端121aが第1の端子電極151に接続され、他端121bが第2の端子電極152に接続されている。また、第2のコイル122は、巻芯部130の第2の領域132に巻回されており、その一端122aが第3の端子電極153に接続され、他端122bが第4の端子電極154に接続されている。
More specifically, the
図4に示すように、巻芯部130の第1の領域131は、巻芯部130の軸方向中心部130aからみて第1の鍔部141側(図4では紙面の左側)に位置する領域であり、逆に、巻芯部130の第2の領域132は、上記中心部130aからみて第2の鍔部142側(図4では紙面の右側)に位置する領域である。このように、本実施形態では、第1及び第2のコイル121,122が互いに異なる領域に巻回されている。尚、第1の領域131と第2の領域132との位置関係が上記の位置関係に限定されるものではなく、これと逆であっても構わない。
As shown in FIG. 4, the
本実施形態においては、第1のコイル121の巻数及び第2のコイル122の巻数はいずれも4回である。もちろん、本発明において第1及び第2のコイル121,122の巻数はこれに限定されず、何回であっても構わない。但し、第1及び第2のコイル121,122の対称性を保つためには、第1のコイル121の巻数と第2のコイル122の巻数については同一とする必要がある。尚、信号を過度に減衰させないためには、コモンモードフィルタ10よりも、第1及び第2のコイル121,122の巻数を十分に少なくすることが好ましい。
In the present embodiment, the number of turns of the
さらに、図4に示す矢印Aから見た場合、第1のコイル121は一端121aから他端121bに向かって右回り(時計回り)に巻回されている一方、第2のコイル122は一端122aから他端122bに向かって左回り(反時計回り)に巻回されている。換言すれば、第1の端子電極151を始点とした第1のコイル121の巻回方向と、第3の端子電極153を始点とした第2のコイル152の巻回方向は、互いに逆方向となっている。
Further, when viewed from the arrow A shown in FIG. 4, the
尚、第1及び第2のコイル121,122の巻回方向については、互いに逆方向である限りその方向については特に限定されず、したがって上記とは逆、すなわち、第1のコイルが左回り(反時計回り)であり、第2のコイルが右回り(時計回り)であっても構わない。
The winding directions of the first and
図5は、インダクタンス素子20を実装する基板上の配線パターンを説明するための図である。
FIG. 5 is a diagram for explaining a wiring pattern on a substrate on which the
本実施形態によるインダクタンス素子20は、第1及び第2のコイル121,122の巻回方向が互いに逆方向であるにもかかわらず、一対の入力端子23,25として用いられる2つの端子電極(第1及び第3の端子電極151,153)がそれぞれ異なる鍔部の対向する位置に形成され、且つ、一対の出力端子24,26として用いられる2つの端子電極(第2及び第4の端子電極152,154)がそれぞれ異なる鍔部の対向する位置に形成されていることから、図5に示すように、基板190上において一対の信号線91,92を平行に敷設することができるとともに、一対の信号線93,94を平行に敷設することができる。これにより、基板190上における配線パターンの迂回などが不要となる。このため、基板190上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。
The
また、本実施形態では、第1のコイル121と第2のコイル122をそれぞれ巻芯部130の異なる領域131,132に巻回していることから、製造時において、第1のコイル121と第2のコイル122をそれぞれ別個に巻回することができる。これにより、巻回作業の自由度を高めることも可能となる。さらに、本実施形態によるインダクタンス素子20では、第1及び第2のコイル121,122を複雑に交差させることなく巻回することができることから、コイル同士の接触に起因するショート不良や断線などが生じにくく、製品の信頼性を高めることが可能となる。
In the present embodiment, since the
以上が、第1の実施形態によるインダクタンス素子20の具体的な構成である。
The above is the specific configuration of the
次に、図6〜図8に基づいて、第1実施形態に係る信号伝送回路SC1の変形例の構成を説明する。図6〜図8は、第1実施形態に係る信号伝送回路の変形例を示す図である。 Next, the configuration of a modification of the signal transmission circuit SC1 according to the first embodiment will be described with reference to FIGS. 6 to 8 are diagrams illustrating modifications of the signal transmission circuit according to the first embodiment.
図6に示された変形例においては、HDMIケーブル3が信号伝送回路SC1を備えている。
In the modification shown in FIG. 6, the
図7に示された変形例においては、DVDプレーヤー2が、その出力部に信号伝送回路SC1を備えている。
In the modification shown in FIG. 7, the
図8に示された変形例においては、HDMIケーブル3の接続端子部6(コネクタ)が、信号伝送回路SC1を備えている。なお、HDMIケーブル3の接続端子部6が信号伝送回路SC1を備える代わりに、HDMIケーブル3の接続端子部5(コネクタ)が、信号伝送回路SC1を備えていてもよい。
In the modification shown in FIG. 8, the connection terminal portion 6 (connector) of the
図6〜図8に示されたいずれの変形例においても、第1及び第2のバリスタ31,32による特性インピーダンスの低下を抑制することができる。
In any of the modifications shown in FIGS. 6 to 8, it is possible to suppress a decrease in characteristic impedance due to the first and
(インダクタンス素子の第2実施形態) (Second Embodiment of Inductance Element)
図9は、第2実施形態によるインダクタンス素子60の構造を示す略斜視図である。
FIG. 9 is a schematic perspective view showing the structure of the
本実施形態によるインダクタンス素子60は、第1のコイル121と第2のコイル122の巻回方式において上記実施形態によるインダクタンス素子20と異なっている。その他の点については、上記実施形態によるインダクタンス素子20と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
The
図9に示すように、本実施形態によるインダクタンス素子60では、第1のコイル121と第2のコイル122がそれぞれ異なる領域に巻回されているのではなく、同一領域においていわゆるバイファイラ巻きされている。つまり、第1のコイル121と第2のコイル122は、互いに沿って、平行に巻回されている。
As shown in FIG. 9, in the
また、本実施形態では、第1のコイル121の一端121aは第1の端子電極151に接続され、他端121bは第4の端子電極154に接続されている。また、第2のコイル122の一端122aは第3の端子電極153に接続され、他端122bは第2の端子電極152に接続されている。実際の使用状態においては、第1及び第3の端子電極151,153は、図2に示した一対の入力端子23,25として用いられ、第2及び第4の端子電極152,154は、図2に示した一対の出力端子26,24として用いられる。
In the present embodiment, one
本実施形態においても、図9に示す矢印Aから見た場合、第1のコイル121の巻回方向は、一端121aから他端121bに向かって右回り(時計回り)に巻回されている一方、第2のコイル122は一端122aから他端122bに向かって左回り(反時計回り)に巻回されている。換言すれば、第1の端子電極151を始点とした第1のコイル121の巻回方向と、第3の端子電極153を始点とした第2のコイル152の巻回方向は、互いに逆方向となっている。この点は、上記実施形態によるインダクタンス素子20と同様である。
Also in the present embodiment, when viewed from the arrow A shown in FIG. 9, the winding direction of the
したがって、本実施形態によるインダクタンス素子60は、回路的には上記実施形態によるインダクタンス素子20と同様の機能を有することになる。しかしながら、本実施形態によるインダクタンス素子60は、製造時において第1のコイル121と第2のコイル122を一緒に巻回することができることから、上記実施形態によるインダクタンス素子20に比べ、巻回作業の効率を高めることが可能となる。さらに、本実施形態によるインダクタンス素子60では、第1及び第2のコイル121,122とも、全く交差させずに巻回することができることから、コイル同士の接触に起因するショート不良や断線などが生じることがなく、製品の信頼性をよりいっそう高めることが可能となる。
Therefore, the
また、本実施形態においても、第1のコイル121の巻数及び第2のコイル122の巻数はいずれも4回であり、これにより、第1及び第2のコイル121,122の対称性が保たれている。
Also in this embodiment, the number of turns of the
図10は、インダクタンス素子60を実装する基板上の配線パターンを説明するための図である。
FIG. 10 is a diagram for explaining a wiring pattern on a substrate on which the
図10に示すように、インダクタンス素子60を実装する基板上の配線パターンは、上記実施形態によるインダクタンス素子20を実装する基板上のそれと同様であり、基板190上において一対の信号線91,92を平行に敷設することができるとともに、一対の信号線93,94を平行に敷設することができる。これにより、基板190上における配線パターンの迂回などが不要となるため、インダクタンス素子20を用いた場合と同様の効果を得ることが可能となる。
As shown in FIG. 10, the wiring pattern on the substrate on which the
(信号伝送回路の第2実施形態) (Second Embodiment of Signal Transmission Circuit)
次に、図11に基づいて、第2実施形態に係る信号伝送回路の構成を説明する。図11は、第2実施形態に係る信号伝送回路を示す回路図である。 Next, the configuration of the signal transmission circuit according to the second embodiment will be described with reference to FIG. FIG. 11 is a circuit diagram showing a signal transmission circuit according to the second embodiment.
デジタルテレビ1は、第1実施形態と同じく、その入力部に信号伝送回路SC2を備えている。信号伝送回路SC2は、図11に示されるように、コモンモードフィルタ10と、互いに磁気結合される第3及び第4のインダクタ21,22を有するインダクタンス素子20と、第1及び第2のバリスタ31,32と、第5及び第6のインダクタ41,42と、を備えている。
As in the first embodiment, the
第5のインダクタ41は、入出力端子43,44を有している。第5のインダクタ41の入力端子43は、第3のインダクタ21の出力端子24に接続されており、第1のインダクタ11及び第3のインダクタ21に電気的に直列に接続されている。これにより、第5のインダクタ41は、第1のバリスタ31の後段に位置することとなる。
The
第6のインダクタ42は、入出力端子45,46を有している。第6のインダクタ42の入力端子45は、第4のインダクタ22の出力端子26に接続されており、第2のインダクタ12及び第4のインダクタ22に電気的に直列に接続されている。これにより、第5のインダクタ42は、第2のバリスタ32の後段に位置することとなる。
The
以上のように、第2実施形態においては、第1及び第2のバリスタ31,32の後段に第5及び第6のインダクタ41,42をそれぞれ挿入しているので、第1及び第2のバリスタ31,32による特性インピーダンスの低下をより一層抑制することができる。
As described above, in the second embodiment, since the fifth and
信号伝送回路SC2は、図6〜図8に示されるように、HDMIケーブル3、DVDプレーヤー2あるいは接続端子部5,6(コネクタ)に備えられていてもよい。この場合でも、第1及び第2のバリスタ31,32による特性インピーダンスの低下をより一層抑制することができる。
As shown in FIGS. 6 to 8, the signal transmission circuit SC2 may be provided in the
続いて、信号伝送回路の第1及び第2実施形態によって、第1及び第2のバリスタによる特性インピーダンスの低下を抑制できることを、具体的に示す。ここでは、信号伝送回路の特性インピーダンスをTDR(Time Domain Reflectometry)法を測定する。TDR法とは、伝送線路にステップパルスを送出し、の特性インピーダンスの不連続箇所にて反射されたパルスを測定することにより、伝送線路の特性インピーダンスを計測する測定法である。 Subsequently, it will be specifically shown that the first and second embodiments of the signal transmission circuit can suppress a decrease in characteristic impedance caused by the first and second varistors. Here, the characteristic impedance of the signal transmission circuit is measured by a TDR (Time Domain Reflectometry) method. The TDR method is a measurement method for measuring the characteristic impedance of the transmission line by sending a step pulse to the transmission line and measuring the pulse reflected at the discontinuous portion of the characteristic impedance.
まず、図12に基づいて、TDR法による測定環境を説明する。図12に示される各測定環境では、高速オシロスコープ50とレシーバIC52とが、伝送路54を介して接続されている。伝送路54は、同軸ケーブル56と信号伝送回路58とを有している。高速オシロスコープ50は、TDRモジュール51を有している。高速オシロスコープ50は、TDRモジュール51を通して同軸ケーブル56と接続され、同軸ケーブル56の他端は信号伝送回路58と接続される。信号伝送回路58の他端にはレシーバIC52が接続される。
First, based on FIG. 12, the measurement environment by the TDR method will be described. In each measurement environment shown in FIG. 12, a high-
高速オシロスコープ50としては、アジレント・テクノロジー社(Agilent Technologies, Inc.)製のAgilent86100広帯域オシロスコープを用いる。TDRモジュール51としては、アジレント・テクノロジー社製の54754差動TDRプラグイン・モジュールを用いる。レシーバIC52は、電源がオフのときに無限大の入力インピーダンスを有し、高速オシロスコープ50からの信号を100%反射させる。同軸ケーブル56は、2本の差動信号線からなり、それぞれ50Ωの特性インピーダンスを有する。このため、同軸ケーブル56全体の特性インピーダンスは100Ωとなる。
As the high-
次に、図12及び図13に基づいて、TDR法による測定方法について説明する。まず、高速オシロスコープ50が入射電圧ステップEiを発生させ、この入射電圧ステップEiを伝送路54に出力する。伝送路54上で特性インピーダンスの不連続点が存在しない場合には、入射電圧ステップEiがレシーバIC52でそのまま反射され、高速オシロスコープ50には、図13(a)に示すように、入射電圧ステップEiのみが表示される。一方、伝送路54の特性インピーダンスに不連続箇所が存在する場合には、その不連続箇所で入射電圧ステップの一部が反射される。この場合、高速オシロスコープ50には、図13(b)に示すように、反射波Erが入射電圧ステップEiに代数的に追加されて表示される。この結果より、特性インピーダンスの不連続箇所の位置と特性インピーダンスの値を求めることができる。すなわち、反射波Erが測定されるまでの時間Tにより特性インピーダンスの不連続箇所の位置を求めることができると共に、反射波Erの値により不連続箇所での特性インピーダンスを求めることができる。
Next, based on FIG.12 and FIG.13, the measuring method by TDR method is demonstrated. First, the high-
コモンモードフィルタとしては、ACM2012D−900(TDK株式会社製)を用いた。ACM2012D−900の特性インピーダンスは、100Ωである。ACM2012D−900のカットオフ周波数は、3.5GHzである。第1及び第2のバリスタには、AVR161A1R1(TDK株式会社製)を用いた。AVR161A1R1の静電容量は、1.1pFである。第3〜第6のインダクタには、MLK1005シリーズ(TDK株式会社製)を用いた。 ACM2012D-900 (manufactured by TDK Corporation) was used as the common mode filter. The characteristic impedance of ACM2012D-900 is 100Ω. The cutoff frequency of ACM2012D-900 is 3.5 GHz. As the first and second varistors, AVR161A1R1 (manufactured by TDK Corporation) was used. The capacitance of AVR161A1R1 is 1.1 pF. The MLK1005 series (manufactured by TDK Corporation) was used for the third to sixth inductors.
測定結果を図14〜図16に示す。 The measurement results are shown in FIGS.
図14を参照する。特性I1は、信号伝送回路58が、第1及び第2のバリスタを備え、コモンモードフィルタ及び第3〜第6のインダクタを備えていない場合の測定結果である。特性I1から分かるように、第1及び第2のバリスタの影響を受けて特性インピーダンスが低下し、インピーダンス不整合が生じている。
Refer to FIG. The characteristic I1 is a measurement result when the
特性I2は、信号伝送回路58が、第1及び第2のバリスタとコモンモードフィルタとを備え、第3〜第6のインダクタを備えていない場合の測定結果である。信号伝送回路58を構成するにあたり、コモンモードフィルタの出力端子と第1及び第2のバリスタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第1及び第2のバリスタの入力端子との間の時間的な長さを23psに設定した。
The characteristic I2 is a measurement result when the
特性I2から分かるように、信号伝送回路58の特性インピーダンスが100Ω±15%の範囲内にあるものの、依然として第1及び第2のバリスタの影響を受けて特性インピーダンスが低下している。
As can be seen from the characteristic I2, the characteristic impedance of the
特性I3〜I5は、信号伝送回路58が第1及び第2のバリスタとコモンモードフィルタと第3及び第4のインダクタとを備える場合、すなわち信号伝送回路58が上述した第1実施形態に係る信号伝送回路SC1と同じ構成である場合の測定結果である。特性I3は、第3及び第4のインダクタのインダクタンス値を1.0nHとした場合の測定結果である。特性I4は、第3及び第4のインダクタのインダクタンス値を1.5nHとした場合の測定結果である。特性I5は、第3及び第4のインダクタのインダクタンス値を2.2nHとした場合の測定結果である。信号伝送回路58を構成するにあたり、コモンモードフィルタの出力端子と第3及び第4のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第3及び第4のインダクタの入力端子との間の時間的な長さを20psに設定した。同じく、第3及び第4のインダクタの出力端子と第1及び第2のバリスタの入力端子との伝送線路上での間隔、すなわち第3及び第4のインダクタの出力端子と第1及び第2のバリスタの入力端子との間の時間的な長さを0psに設定した。
Characteristics I3 to I5 indicate that the
特性I3〜I5から分かるように、第1及び第2のバリスタの影響による特性インピーダンスの低下が抑制されている。 As can be seen from the characteristics I3 to I5, a decrease in characteristic impedance due to the influence of the first and second varistors is suppressed.
特性I5から分かるように、第3及び第4のインダクタのインダクタンス値を2.2nHとした場合、第1及び第2のバリスタの位置にて特性インピーダンスが低下しているものの、他の箇所にて特性インピーダンスが高くなってしまう。このように特性インピーダンスが高くなる箇所が生じるのは、第3及び第4のインダクタのインダクタンス値に起因するものと考えられる。したがって、第3及び第4のインダクタのインダクタンス値は1〜2nHであることが好ましい。 As can be seen from the characteristic I5, when the inductance values of the third and fourth inductors are set to 2.2 nH, the characteristic impedance is reduced at the positions of the first and second varistors, but at other places. The characteristic impedance becomes high. The occurrence of the portion where the characteristic impedance becomes high in this way is considered to be caused by the inductance values of the third and fourth inductors. Therefore, the inductance values of the third and fourth inductors are preferably 1 to 2 nH.
次に、図15を参照する。特性I6及び特性I7は、信号伝送回路58が第1及び第2のバリスタとコモンモードフィルタと第3〜第6のインダクタとを備える場合、すなわち信号伝送回路58が上述した第2実施形態に係る信号伝送回路SC2と同じ構成である場合の測定結果である。特性I6は、第3〜第6のインダクタのインダクタンス値を1.0nHとした場合の測定結果である。特性I7は、第3及び第4のインダクタのインダクタンス値を1.0nHとし、第5及び第6のインダクタをバイパスさせた場合の測定結果である。信号伝送回路58を構成するにあたり、コモンモードフィルタの出力端子と第3及び第4のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第3及び第4のインダクタの入力端子との間の時間的な長さを0psに設定した。同じく、第3及び第4のインダクタの出力端子と第1及び第2のバリスタの入力端子との伝送線路上での間隔、すなわち第3及び第4のインダクタの出力端子と第1及び第2のバリスタの入力端子との間の時間的な長さを0psに設定した。同じく、第1及び第2のバリスタの入力端子と第5及び第6のインダクタの入力端子との伝送線路上での間隔、すなわち第1及び第2のバリスタの入力端子と第5及び第6のインダクタの入力端子との間の時間的な長さを0psに設定した。
Reference is now made to FIG. Characteristic I6 and characteristic I7 indicate that the
特性I6から分かるように、第1及び第2のバリスタの影響による特性インピーダンスの低下がより一層抑制されている。 As can be seen from the characteristic I6, a decrease in characteristic impedance due to the influence of the first and second varistors is further suppressed.
次に、図16を参照する。特性I8〜I10は、信号伝送回路58が第1及び第2のバリスタとコモンモードフィルタと第3〜第6のインダクタとを備える場合、すなわち信号伝送回路58が上述した第2実施形態に係る信号伝送回路SC2と同じ構成である場合の測定結果である。特性I8は、第3及び第4のインダクタのインダクタンス値を1.5nHとし、第5及び第6のインダクタのインダクタンス値を1.0nHとした場合の測定結果である。た場合の測定結果である。特性I9は、第3〜第6のインダクタのインダクタンス値を1.5nHとした場合の測定結果である。特性I10は、第3及び第4のインダクタのインダクタンス値を1.5nHとし、第5及び第6のインダクタをバイパスさせた場合の測定結果である。信号伝送回路58を構成するにあたり、コモンモードフィルタの出力端子と第3及び第4のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第3及び第4のインダクタの入力端子との間の時間的な長さを0psに設定した。同じく、第3及び第4のインダクタの出力端子と第1及び第2のバリスタの入力端子との伝送線路上での間隔、すなわち第3及び第4のインダクタの出力端子と第1及び第2のバリスタの入力端子との間の時間的な長さを0psに設定した。同じく、第1及び第2のバリスタの入力端子と第5及び第6のインダクタの入力端子との伝送線路上での間隔、すなわち第1及び第2のバリスタの入力端子と第5及び第6のインダクタの入力端子との間の時間的な長さを0psに設定した。
Reference is now made to FIG. The characteristics I8 to I10 indicate that the
特性I8及びI9から分かるように、第1及び第2のバリスタの影響による特性インピーダンスの低下がより一層抑制されている。 As can be seen from the characteristics I8 and I9, a decrease in characteristic impedance due to the influence of the first and second varistors is further suppressed.
以上のことから、第1及び第2実施形態による信号伝送回路の有用性が確認された。 From the above, the usefulness of the signal transmission circuit according to the first and second embodiments was confirmed.
上述した測定結果から分かるように、第3〜第6のインダクタのインダクタンス値は、10nHより小さいことが好ましく、1〜2nHであることがより好ましい。これは、上述したように、第3〜第6のインダクタのインダクタンス値に起因して特性インピーダンスが高くなる箇所が生じてしまい、インピーダンス整合が不十分となるためである。 As can be seen from the measurement results described above, the inductance values of the third to sixth inductors are preferably smaller than 10 nH, and more preferably 1 to 2 nH. This is because, as described above, a portion where the characteristic impedance increases due to the inductance values of the third to sixth inductors occurs, and impedance matching becomes insufficient.
コモンモードフィルタの出力端子と第3及び第4のインダクタの入力端子との伝送線路上での間隔、第3及び第4のインダクタの出力端子と第1及び第2のバリスタの入力端子との伝送線路上での間隔、及び、第1及び第2のバリスタの入力端子と第5及び第6のインダクタの入力端子との伝送線路上での間隔は、短いほど好ましい。これは、各端子間の伝送線路(例えば、基板の導体パターン)がインダクタンス成分及び容量成分を有することとなり、これらのインダクタンス成分及び容量成分がインピーダンス整合を妨げる要因となるためである。 The distance on the transmission line between the output terminal of the common mode filter and the input terminals of the third and fourth inductors, and the transmission between the output terminals of the third and fourth inductors and the input terminals of the first and second varistors. The distance on the transmission line and the distance on the transmission line between the input terminals of the first and second varistors and the input terminals of the fifth and sixth inductors are preferably as short as possible. This is because the transmission line between the terminals (for example, the conductor pattern of the substrate) has an inductance component and a capacitance component, and these inductance component and capacitance component are factors that impede impedance matching.
なお、コモンモードフィルタをノイズフィルタとして用いる場合、信号線間にコンデンサを接続する場合がある(例えば、特許文献2参照)。しかしながら、信号伝送回路の第1及び第2実施形態において信号線間にコンデンサを接続した場合、不要な容量成分が生じることとなり、インピーダンス整合が図れなくなってしまう。したがって、信号伝送回路の第1及び第2実施形態においては、信号線間を接続するコンデンサを備えていない。 Note that when a common mode filter is used as a noise filter, a capacitor may be connected between signal lines (see, for example, Patent Document 2). However, when a capacitor is connected between the signal lines in the first and second embodiments of the signal transmission circuit, an unnecessary capacitance component is generated, and impedance matching cannot be achieved. Therefore, the first and second embodiments of the signal transmission circuit do not include a capacitor for connecting the signal lines.
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしもこれらの実施形態に限定されるものではない。例えば、信号伝送回路SC1,SC2は、上述した位置に限らず、DVDプレーヤー2からの出力後、デジタルテレビ1の最初の回路の前に入っていればよい。DVDプレーヤー2は、パーソナルコンピュータや、セットトップボックス等の他のソース機器でもよい。HDMIケーブル3は、DVI、USB、IEEE等の規格に対応するケーブルでもよい。デジタルテレビ1は、LCDモニタやプロジェクタ等の他のシンク機器でもよい。
The preferred embodiments of the present invention have been described above, but the present invention is not necessarily limited to these embodiments. For example, the signal transmission circuits SC <b> 1 and SC <b> 2 are not limited to the positions described above, and may be provided before the first circuit of the
信号伝送回路の第1及び第2実施形態においては第1及び第2の容量性素子としてバリスタを用いたが、第1及び第2の容量性素子としてツェナーダイオード等の容量性素子を用いてもよい。 In the first and second embodiments of the signal transmission circuit, varistors are used as the first and second capacitive elements, but capacitive elements such as Zener diodes may be used as the first and second capacitive elements. Good.
コモンモードフィルタ10としては、互いに絶縁された2本の導線をフェライトコアに複数回巻きつけた巻線型コモンモードフィルタの他に、積層型コモンモードフィルタや、薄膜形成技術を用いて導体パターンを形成した積層型コモンモードフィルタ等を用いてもよい。
As the
尚、第1及び第2実施形態として説明したインダクタンス素子20,60の適用範囲は、上述した信号伝送回路SC1,SC2に限定されるものではなく、他の用途にも使用することができる。
The application range of the
1…デジタルテレビ、2…DVDプレーヤー、3…HDMIケーブル、5,6…接続端子部、10…コモンモードフィルタ、11…第1のインダクタ、12…第2のインダクタ、21…第3のインダクタ、22…第4のインダクタ、31…第1のバリスタ、32…第2のバリスタ、41…第5のインダクタ、42…第6のインダクタ、SC1,SC2…信号伝送回路、20,60…インダクタンス素子、91〜94…信号線、110…ドラム型コア、121…第1のコイル、121a…第1のコイルの一端、121b…第1のコイルの他端、122…第2のコイル、122a…第2のコイルの一端、122b…第2のコイルの他端、130…巻芯部、130a…巻芯部の軸方向における中心部、131…巻芯部の第1の領域、132…巻芯部の第2の領域、141…第1の鍔部、142…第2の鍔部、151…第1の端子電極、152…第2の端子電極、153…第3の端子電極、154…第4の端子電極、190…基板
DESCRIPTION OF
Claims (3)
互いに磁気結合される第1及び第2のインダクタと、
前記第1のインダクタの後段に位置し、当該第1のインダクタに電気的に並列接続される第1の容量性素子と、
前記第2のインダクタの後段に位置し、当該第2のインダクタに電気的に並列接続される第2の容量性素子と、
前記第1及び第2のインダクタと前記第1及び第2の容量性素子との間に接続されたインダクタンス素子とを備え、
前記インダンクタンス素子は、
巻芯部と前記巻芯部の両端に設けられた第1及び第2の鍔部とを有するドラム型コアと、
前記第1の鍔部に一方向に沿ってこの順に形成された第1及び第2の端子電極と、
前記第2の鍔部に前記一方向と同じ方向に沿ってこの順に形成された第3及び第4の端子電極と、
前記巻芯部に一端から他端に向かって所定の方向に巻回され、前記一端が前記第1の端子電極に接続され、前記他端が前記第2の端子電極及び前記第4の端子電極の一方に接続された第1のコイルと、
前記巻芯部に一端から他端に向かって前記所定の方向とは異なる方向に巻回され、前記一端が前記第3の端子電極に接続され、前記他端が前記第2の端子電極及び前記第4の端子電極の他方に接続された第2のコイルとを備え、
前記インダクタンス素子の前記第1及び第2の端子電極がそれぞれ前記第1及び第2のインダクタに接続され、前記インダクタンス素子の前記第3及び第4の端子電極がそれぞれ前記第1及び第2の容量性素子に接続され、
前記第1及び第2のコイルのインダクタンス値が1〜2nHであり、
特性インピーダンスが100Ω±15%の範囲内にあることを特徴とする信号伝送回路。 A signal transmission circuit connected to an HDMI standard high-speed differential transmission line,
First and second inductors magnetically coupled to each other;
A first capacitive element located downstream of the first inductor and electrically connected in parallel to the first inductor;
A second capacitive element located downstream of the second inductor and electrically connected in parallel to the second inductor;
An inductance element connected between the first and second inductors and the first and second capacitive elements;
The inductance element is
A drum core having a core part and first and second flanges provided at both ends of the core part;
First and second terminal electrodes formed in this order along one direction on the first collar;
Third and fourth terminal electrodes formed in this order along the same direction as the one direction on the second flange,
The winding core is wound in a predetermined direction from one end to the other end, the one end is connected to the first terminal electrode, and the other end is the second terminal electrode and the fourth terminal electrode. A first coil connected to one of the
The winding core is wound in a direction different from the predetermined direction from one end to the other end, the one end is connected to the third terminal electrode, and the other end is connected to the second terminal electrode and the second terminal electrode. A second coil connected to the other of the fourth terminal electrodes ,
The first and second terminal electrodes of the inductance element are connected to the first and second inductors, respectively, and the third and fourth terminal electrodes of the inductance element are the first and second capacitors, respectively. Connected to the
The inductance values of the first and second coils are 1 to 2 nH;
A signal transmission circuit having a characteristic impedance in a range of 100Ω ± 15%.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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JP2007036160A JP2007036160A (en) | 2007-02-08 |
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Application Number | Title | Priority Date | Filing Date |
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JP2005221609A Active JP4213696B2 (en) | 2005-07-29 | 2005-07-29 | Signal transmission circuit |
Country Status (1)
Country | Link |
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JP (1) | JP4213696B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5425153B2 (en) * | 2011-09-10 | 2014-02-26 | 株式会社 Modaテクノロジー | Common mode choke coil and adjustment method |
JP7194875B2 (en) | 2019-06-24 | 2022-12-23 | 株式会社村田製作所 | Wire-wound coil component and DC current superimposition circuit using it |
-
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Also Published As
Publication number | Publication date |
---|---|
JP2007036160A (en) | 2007-02-08 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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