JP4207917B2 - 多層構造基板の製造方法 - Google Patents

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Description

本発明は、多層構造基板の製造方法に関し、特にインクジェットプロセスによる製造に好適な多層構造基板の製造方法に関する。
印刷法によるアディティブプロセス（Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）を用いて配線基板や回路基板を製造する方法が注目されている。薄膜の塗布プロセスとフォトリソグラフィープロセスとを繰り返すことで配線基板や回路基板を製造する方法に比べて、アディティブプロセスのコストは低いからである。
このようなアディティブプロセスに利用される技術の一つとして、インクジェット法による導電性パターンの形成技術が知られている（例えば特許文献１）。
特開２００４−６５７８号公報
ところで、電子部品を内部に埋め込んだ多層構造基板をインクジェットプロセスで製造するための方法が知られていない。そこで、本発明はこのような課題を鑑みてなされたものであり、その目的の一つは、電子部品を内臓した多層構造基板をインクジェットプロセスで製造することである。
本発明の多層構造基板の製造方法は、電子部品の端子が上側を向くように前記電子部品を表面上に配置する工程と、前記電子部品の厚さに起因する段差を埋めるように第１絶縁パターンを前記表面上に設ける第１インクジェット工程と、を包含している。
本発明のある態様では、上記多層構造基板の製造方法は、前記端子上でビアホールを縁取るように第２絶縁パターンを前記第１絶縁パターン上に設ける第２インクジェット工程と、前記ビアホール内に導電ポストを設ける第３インクジェット工程と、をさらに包含している。
本発明の他の態様では、上記多層構造基板の製造方法は、前記端子上に導電ポストを設ける第２インクジェット工程と、前記導電ポストの側面を囲むように第２絶縁パターンを前記第１絶縁パターン上に設ける第３インクジェット工程と、をさらに包含している。
さらに、本発明の他の態様では、上記多層構造基板の製造方法は、前記導電ポストに接続されるように導電パターンを前記第２絶縁パターン上に設ける第４インクジェット工程と、前記導電パターンの厚さに起因する段差を打消すように第３絶縁パターンを前記第２絶縁パターン上に設ける第５インクジェット工程と、をさらに包含している。
さらに、本発明の他の態様では、上記多層構造基板の製造方法は、前記端子上でビアホールを縁取るように第２絶縁パターンを前記第１絶縁パターン上に設ける第２インクジェット工程と、前記端子上と前記第２絶縁パターン上とに導電パターンを形成する第３インクジェット工程と、をさらに包含している。
さらに、本発明の他の態様では、上記多層構造基板の製造方法は、前記導電パターンの厚さに起因する段差を埋めるように第３絶縁パターンを前記第２絶縁パターン上に設ける第４インクジェット工程をさらに包含している。
本発明の多層構造基板の製造方法は、電子部品のバンプが上側を向くように前記電子部品を表面上に配置する工程と、前記バンプを除いて前記電子部品を覆うように第１絶縁パターンを前記表面上に設ける第１インクジェット工程と、前記バンプの側面を囲むように第２絶縁パターンを前記第１絶縁パターン上に設ける第２インクジェット工程と、前記バンプに接続されるように導電パターンを前記第２絶縁パターン上に設ける第３インクジェット工程と、を包含している。
本発明の多層構造基板の製造方法は、導電パターンの表面に電子部品の端子が接するように前記電子部品を前記導電パターン上に設ける工程と、少なくとも前記電子部品の厚さに起因する段差を埋めるように絶縁パターンを設けるインクジェット工程と、を包含している。
本発明の多層構造基板の製造方法は、表面上に位置する電子部品の端子に導電パターンが接するように前記導電パターンを前記表面上に設ける第１インクジェット工程と、少なくとも前記電子部品の厚さに起因する段差を埋めるように絶縁パターンを前記表面上に設ける第２インクジェット工程と、を包含している。
このように本発明によれば、配置された電子部品の厚さに起因する段差が埋まる。このため、配置された電子部品を覆う層をインクジェット工程でさらに形成できる。したがって、本発明の効果の一つは、電子部品を内蔵した多層構造基板をインクジェットプロセスで製造できることである。
本実施形態では、図４に示す多層構造基板１をインクジェットプロセスで製造する方法を説明する。そこで、以下では、まず多層構造基板１を製造する工程の概要を説明する。そして、その説明の後で、多層構造基板１における３つのセクション１Ａ，１Ｂ，１Ｃのそれぞれに焦点をあてながら、多層構造基板１の製造方法をより詳細に説明する。
まず、図１（ａ）に示すように、マウンタでベース層５の表面上に、２つの電子部品４０，４１を配置する。電子部品４０を配置する際には、電子部品４０の２つの端子４０Ａ，４０Ｂが上側を向くように、電子部品４０を配向させる。同様に、電子部品４１を配置する際には、電子部品４１の２つの端子４１Ａ，４１Ｂが上側を向くように、電子部品４１を配向させる。なお、ベース層５はポリイミドからなるフレキシブル基板であり、その形状はテープ状である。
本実施形態では、２つの電子部品４０，４１の厚さは互いに同じである。電子部品４０は面実装抵抗器である。また、電子部品４１はチップインダクタである。もちろん、他の実施形態では、電子部品４０，４１は、角型チップ抵抗器、角型チップサーミスタ、ダイオード、バリスタ、ＬＳＩベアチップ、またはＬＳＩパッケージなどであってもよい。
電子部品４０，４１を配置した後で、図１（ｂ）に示すように、インクジェットサブ工程により、ベース層５上の部分であって電子部品４０，４１が配置されていない部分に、絶縁サブパターン１０を形成する。
ここで、「インクジェットサブ工程」とは、図１６で後述する液滴吐出装置１００のような装置を用いて、物体表面に、層、膜、またはパターンを設けるプロセスのことである。なお、液滴吐出装置１００とは、物体表面の任意の位置に、絶縁材料１１１Ａの液滴Ｄ１または導電性材料１１１Ｂの液滴Ｄ２を着弾させる装置である。液滴Ｄ１または液滴Ｄ２は、液滴吐出装置１００に与えられた吐出データに応じて、液滴吐出装置１００におけるヘッド１１４のノズル１１８から吐出されることになる。なお、絶縁材料１１１Ａおよび導電性材料１１１Ｂは、どちらも後述する液状材料１１１の一種である。
また、「インクジェットサブ工程」は、絶縁材料１１１Ａまたは導電性材料１１１Ｂに対して物体表面を親液化する工程を包含してもよい。また、「インクジェットサブ工程」は、絶縁材料１１１Ａまたは導電性材料１１１Ｂに対して物体表面を撥液化する工程を含んでもよい。
さらに、「インクジェットサブ工程」は、物体表面に設けられた層、膜、またはパターンを活性化する工程を含むこともある。ここでいう活性化とは、絶縁材料１１１Ａの場合には、絶縁材料１１１Ａに含有される樹脂材料を硬化させる工程と、絶縁材料１１１Ａから溶媒成分を気化させる工程と、の少なくとも一方を含む。また、導電性材料１１１Ｂの場合には、活性化は、導電性材料１１１Ｂに含まれる導電性微粒子を融着または焼結させる工程である。活性化の詳細は、後述する。
そして、本明細書では、１つ以上の「インクジェットサブ工程」をまとめて、「インクジェット工程」または「インクジェットプロセス」とも呼ぶ。
図１（ｂ）に戻って、インクジェットサブ工程により絶縁サブパターン１０を形成する際には、得られる絶縁サブパターン１０の表面がほぼ平坦になるとともに、絶縁サブパターン１０が電子部品４０，４１の側面を囲むように、ベース層５へ吐出する液滴Ｄ１の総数と、液滴Ｄ１を着弾させる位置と、液滴Ｄ１を着弾させる位置の間隔と、を調整する。さらに、本実施形態では、絶縁サブパターン１０の厚さが、電子部品４０，４１の厚さを超えないように、吐出する液滴Ｄ１の総数または液滴Ｄ１を着弾させる位置の間隔を調整する。実施例６において詳述するように、これらの調整は、液滴吐出装置１００に与えられる吐出データを変更することで実現する。
このようにして得られる絶縁サブパターン１０の上部表面はほぼ平坦である。さらに本実施形態では、絶縁サブパターン１０の上部表面は、ベース層５の表面に対してほぼ平行である。ただし、絶縁サブパターン１０の上部表面がほぼ平坦であるならば、絶縁サブパターン１０の上部表面は、ベース層５の表面に対して斜めであってもよい。ここで、「ほぼ平坦な」表面とは、インクジェットサブ工程によりその表面上にパターンを形成できる表面、またはその表面上に電子部品を配置できる表面、を意味する。
次に、図１（ｃ）に示すように、インクジェットサブ工程により絶縁サブパターン１０上の一部分に、導電パターン２０を形成する。本実施形態によれば、導電パターン２０は、電極２０Ａと、電極２０Ａに接続された導電配線２０Ｂと、を有している。電極２０Ａは、後でキャパシタの一部となる。また、得られる導電パターン２０の表面はほぼ平坦である。さらに、本実施形態では、導電パターン２０の上部表面のレベルと、上述の電子部品４０，４１の上部表面のレベルとが、ほぼ一致する。
その後、図１（ｄ）に示すように、インクジェットサブ工程により絶縁サブパターン１０上に、絶縁サブパターン１１を形成する。絶縁サブパターン１１は、電子部品４０，４１のそれぞれの側面と、導電パターン２０の側面と、を囲む形状を有してる。本実施形態では、絶縁サブパターン１１の厚さと、導電パターン２０の厚さとは、ほぼ等しい。
さらに、本実施形態では、絶縁サブパターン１１の厚さと絶縁サブパターン１０の厚さとの和は、２つの電子部品４０，４１のそれぞれの厚さに等しい。したがって、互いに積層された２つの絶縁サブパターン１０，１１は、電子部品４０，４１の厚さに起因する段差を埋める役割を果たす。また、本実施形態では、絶縁サブパターン１１の上部表面と、電子部品４０，４１の上部表面とは、一つのほぼ平坦な表面を構成する。本実施形態では、これら２つの絶縁サブパターン１０，１１をまとめて、「絶縁パターンＰ１」とも表記する。
次に、図２（ａ）に示すように、インクジェットサブ工程により電極２０Ａ上に、誘電体層ＤＩを形成する。さらに、インクジェットサブ工程により誘電体層ＤＩ上に、導電パターンとしての電極２２Ａを形成する。ここで、誘電体層ＤＩと、電極２２Ａと、上述の電極２０Ａとは、キャパシタ４２、すなわち電子部品、を構成する。なお、インクジェットサブ工程で誘電体層ＤＩための液状材料１１１は、基本的に絶縁材料１１１Ａと同じである。
また、図２（ａ）に示すように、インクジェットサブ工程により、端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂ上と、導電配線２０Ｂ上とに、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅをそれぞれ形成する。
そして、図２（ｂ）に示すように、インクジェットサブ工程により絶縁サブパターン１１上に、５つのビアホールＶ１を有する絶縁サブパターン１２を形成する。ここで、５つのビアホールＶ１のそれぞれは、上述の５つの導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅのそれぞれに対応する。つまり、５のビアホールＶ１のそれぞれによって、５つの導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅのそれぞれは絶縁サブパターン１２を貫通する。なお、実施例１および２において述べるように、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅを形成するインクジェットサブ工程と、絶縁サブパターン１２を形成するインクジェットサブ工程とでは、どちらを先に行っても構わない。
次に、図２（ｃ）に示すように、インクジェットサブ工程により絶縁サブパターン１２上に、導電パターン２３Ａ，２３Ｂを形成する。ここで、導電パターン２３Ａ，２３Ｂの厚さは、導電パターン２３Ａ，２３Ｂの上部表面のレベルと、電極２２Ａの上部表面のレベルと、がほぼ一致するように、設定されている。なお、図２（ｃ）では、導電パターン２３Ａは、導電ポスト２１Ａを介して端子４０Ａに接続されている。一方、導電パターン２３Ｂは、導電ポスト２１Ｂ，２１Ｃを介して端子４０Ｂと端子４１Ａとを結んでいる。
また、図２（ｃ）に示すように、インクジェットサブ工程により導電ポスト２１Ｄ，２１Ｅ上に、導電ポスト２３Ｃ，２３Ｄを形成する。ここで、本実施形態では、導電ポスト２３Ｃ，２３Ｄの厚さ（高さ）が、導電パターン２３Ａ，２３Ｂの厚さに等しくなるように、導電ポスト２３Ｃ，２３Ｄを形成する。
その後、図２（ｄ）に示すように、インクジェットサブ工程により絶縁サブパターン１２上に絶縁サブパターン１３を形成する。ここで、絶縁サブパターン１３は、導電パターン２３Ａ，２３Ｂの側面と、導電ポスト２３Ｃの側面と、キャパシタの電極２２Ａの側面と、導電ポスト２３Ｄの側面と、を囲む形状を有している。また、絶縁サブパターン１３の厚さと、絶縁サブパターン１２の厚さと、絶縁サブパターン１１の厚さとの和は、電子部品としてのキャパシタ４２の厚さにほぼ等しい。したがって、これら積層された３つの絶縁サブパターン１１，１２，１３は、キャパシタ４２の厚さに起因する段差を埋める役割を果たしている。なお、本実施形態では、これら３つの絶縁サブパターン１１，１２，１３をまとめて、「絶縁パターンＰ２」とも表記する。
次に、図３（ａ）に示すように、インクジェットサブ工程により導電パターン２３Ａ，２３Ｂ上と、導電ポスト２３Ｃ上と、電極２２Ａ上と、導電ポスト２３Ｄ上とに、それぞれ導電ポスト２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅを形成する。これら、導電ポスト２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅはいずれも、ほぼ同じ高さを有している。
そして、図３（ｂ）に示すように、インクジェットサブ工程により絶縁サブパターン１３上に、絶縁サブパターン１４を形成する。ここで、絶縁サブパターン１４は、導電ポスト２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅのそれぞれの側面を囲む形状を有している。また、本実施形態では、絶縁サブパターン１４の厚さは、導電ポスト２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅの厚さ（または高さ）とほぼ同じである。なお、導電ポスト２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅの上部表面は、絶縁サブパターン１４の表面上で露出しており、後に形成される他の導電パターンまたは導電ポストに接続されることになる。
さて、絶縁サブパターン１４の厚さは、導電ポスト２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅの厚さ（つまり高さ）より小さくてもよい。絶縁サブパターン１４の厚さが導電ポスト２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅの厚さより小さい場合には、絶縁サブパターン１４の表面から導電ポスト２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅの先端が突出する。そしてこの場合には、導電ポスト２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅと、絶縁サブパターン１４上に後で設ける導電パターンとの接続が、より確実になる。
以降では、同様な工程を繰り返して、図４に示す構造の多層構造基板１を製造する。
さて、図４の多層構造基板１において、絶縁サブパターン１４上には、絶縁サブパターン１５，１６，１７，１８，１９およびレジスト層ＲＥがこの順番で積層されている。そして、電子部品としてのＬＳＩベアチップ４３が絶縁サブパターン１７，１８によって多層構造基板１に埋め込まれている。また、電子部品としてのＬＳＩベアチップ４４が絶縁サブパターン１８によって多層構造基板１に埋め込まれている。さらに、レジスト層ＲＥ上に、電子部品としてのＬＳＩベアチップ４５、ＬＳＩパッケージ４６、およびコネクタ４７がそれぞれ位置している。
ここで、絶縁サブパターン１０，１１，１２，１３，１４，１５，１６，１７，１８，１９およびレジスト層ＲＥのそれぞれは、単独で、または積層された他の絶縁サブパターンとの組合せで、導電パターン、導電ポスト、または電子部品によって生じた段差を埋める役割を果たしている。
このように、インクジェットプロセスによれば、多層構造基板１における複数の層を一つずつ形成できる。したがって、たとえ形成されたパターンに不良が生じても、次の層を積層する前に、改めてインクジェットサブ工程により修復することができるので、多層構造基板１の歩留まりが向上する。
以下では、図４の多層構造基板１のうち、３つのセクション１Ａ，１Ｂ，１Ｃの部分にそれぞれ焦点を当てながら、多層構造基板１の製造方法をより詳細に説明する。ここで、セクション１Ａは、電子部品４０，４１を有する部分である。また、セクション１Ｂは、電子部品としてキャパシタ４２を有する部分である。そして、セクション１Ｃは、電子部品としてＬＳＩベアチップ４４を有する部分である。
（１．親液化工程）
まず、図５（ａ）に示すように、ベース層５の表面を一様に親液化する。具体的には、ベース層５に、紫外域の波長の光を所定期間に亘って照射する。本実施例では、ベース層５に１７２ｎｍの波長の光を約６０秒間照射する。そうすると、ベース層５の表面は、後述する絶縁材料１１１Ａに対して、一様に親液性を呈するようになる。なお、ベース層５の表面はほぼ平坦な面である。
その後、図５（ｂ）に示すように、ベース層５上のそれぞれの所定位置に、電子部品４０，４１をそれぞれ配置する。ここで、電子部品４０は端子４０Ａ，４０Ｂを有している。また、電子部品４１は端子４１Ａ，４１Ｂを有している。そこで、本実施例では、電子部品４０，４１をベース層５上に配置する際に、これらの端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂがいずれも上側を向くように、電子部品４０，４１を配向させる。なお、上述のように、電子部品４０，４１は、それぞれ面実装抵抗器およびチップインダクタである。
ベース層５上に電子部品４０，４１が配置されると、ベース層５上に電子部品４０，４１の厚さに起因する段差が生じる。そこで、図５（ｃ）から図６（ａ）に示すように、インクジェット工程によりベース層５上に絶縁パターンＰ１を形成する。絶縁パターンＰ１の形成の際には、絶縁パターンＰ１の厚さが電子部品４０，４１の厚さとほぼ同じになるように、絶縁パターンＰ１の厚さを設定する。さらに、絶縁パターンＰ１が電子部品４０，４１のそれぞれの側面を囲むように、絶縁パターンＰ１の形状を調整する。そうすると、得られる絶縁パターンＰ１は、電子部品４０，４１の厚さに起因する段差を埋める役割を果たす。なお、絶縁パターンＰ１と電子部品４０，４１のそれぞれの側面とを、互いに接しさせることが好ましい。なお、上述のように、電子部品４０，４１の高さは、互いにほぼ同じである。
さて、上述のように、絶縁パターンＰ１は、互いに積層された２つの絶縁サブパターン１０，１１からなる。以下では、絶縁サブパターン１０，１１のそれぞれを形成するそれぞれのインクジェットサブ工程をより詳細に説明する。
（２．絶縁サブパターン１０）
まず、図５（ｃ）から（ｅ）に示すように、インクジェットサブ工程によりベース層５上に、絶縁サブパターン１０を形成する。ここで、絶縁サブパターン１０の厚さは、電子部品４０，４１の高さのほぼ半分である。また、絶縁サブパターン１０の形状は、ベース層５上の部分であって電子部品４０，４１が設けられていない部分を覆う形状である。
より具体的には、図５（ｃ）に示すように、図１６の液滴吐出装置１００を用いて、ベース層５に対するノズル１１８の相対位置を２次元的に変化させる。そして、ベース層５が露出している部分に対応する領域にノズル１１８が位置している場合に、ベース層５へ絶縁材料１１１Ａの液滴Ｄ１を吐出する。ここで、図５（ａ）で示したように、ベース層５は絶縁材料１１１Ａに対して親液化されているので、ベース層５に着弾する液滴Ｄ１は、ベース層５上で濡れ広がり易い。この結果、ベース層５上で液滴Ｄ１が濡れ広がり、絶縁材料１１１Ａの材料パターンが得られる。
次に、図５（ｄ）に示すように、設けられた材料パターンを活性化する。具体的には、材料パターンに３６５ｎｍの波長の光を約６０秒間に亘って照射する。そうすると、材料パターンにおけるモノマーの重合反応が進行して、この結果、図５（ｅ）に示す絶縁サブパターン１０が得られる。
ここで、図５（ｄ）に示した活性化は、光を照射する工程に加えて、熱によってモノマーの重合反応が促進するように、材料パターンに熱量Ｑ１を加えて加熱する工程を包含してもよい。もちろん、絶縁材料１１１Ａによっては、活性化には、光を照射する工程が含まれていなくてもよい。さらに、絶縁材料１１１Ａが、後に絶縁サブパターン１０となるポリマーが溶けた液状物である場合には、活性化は、材料パターンから溶媒成分を気化させる工程を包含すればよい。具体的には、この場合の活性化は、ヒータまたは赤外光を用いて材料パターンを加熱する工程である。
（３．絶縁サブパターン１１）
次に、図６（ａ）に示すように、インクジェットサブ工程により絶縁サブパターン１０上に、絶縁サブパターン１１を形成する。絶縁サブパターン１１を形成するインクジェットサブ工程は、図５（ｃ）から（ｅ）に示した絶縁サブパターン１０の形成工程と基本的に同じなので、その詳細な説明を省略する。
さて、絶縁サブパターン１１の厚さは、絶縁サブパターン１０の厚さと絶縁サブパターン１１の厚さとの和が電子部品４０，４１の厚さにほぼ等しくなるように、設定されている。このため、絶縁サブパターン１０と絶縁サブパターン１１とが、ベース層５の表面と電子部品４０，４１とが形成する段差を打消すことになる。
上述のように、互いに積層された２つの絶縁サブパターン１０，１１が、絶縁パターンＰ１を構成する。なお、電子部品４０（４１）の厚さが比較的に薄い場合には、絶縁パターンＰ１を１層の絶縁サブパターンから構成してもよい。一方、電子部品４０（４１）の厚さが比較的に大きい場合には、絶縁パターンＰ１を３つ以上の絶縁サブパターンから構成してもよい。
絶縁パターンＰ１が形成されることで、絶縁パターンＰ１の表面のレベルと、電子部品４０，４１の表面のレベルとは、ほぼ一致するとともに、一つのほぼ連続な、またはほぼ平坦な、表面Ｓ１を構成する。なお、表面Ｓ１がほぼ平坦であるならば、表面Ｓ１は、ベース層５に対して斜めであってもよい。
（４．ビアホールＶ１）
次に、端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂのそれぞれの上にビアホールＶ１を設ける。ここで、これらビアホールＶ１の外形は、表面Ｓ１上に位置する絶縁サブパターン１２によって縁取られる。以下に説明するように、本実施例では、このような絶縁サブパターン１２を、インクジェットサブ工程により表面Ｓ１上に形成する。
まず、図６（ｂ）に示すように、表面Ｓ１を撥液化する。本実施例では、表面Ｓ１上にフルオロアルキルシラン（以下ＦＡＳ）膜を形成する。具体的には、原料化合物（つまりＦＡＳ）の溶液とベース層５とを同一の密閉容器中に入れておき、室温で２〜３日程度の間放置する。そうすると、表面Ｓ１上に有機分子膜からなる自己組織化膜（つまりＦＡＳ膜）が形成される。
ところで、本実施例では、端子４０Ａ，４０Ｂ上に、それぞれポスト形成領域３７Ａ，３７Ｂがある。同様に、端子４１Ａ，４１Ｂ上に、それぞれポスト形成領域３８Ａ，３８Ｂがある。ポスト形成領域３７Ａ，３７Ｂ，３８Ａ，３８Ｂとは、後に導電ポストが設けられる位置である。以下では、４つのポスト形成領域３７Ａ，３７Ｂ，３８Ａ，３８Ｂのそれぞれを囲むそれぞれの領域を「下地領域３９」とする。
次に、インクジェットサブ工程により４つの下地領域３９上に、縁部１２Ａを形成する。
まず、図６（ｃ）に示すように、下地領域３９へ絶縁材料１１１Ａの液滴Ｄ１を吐出する。そうすると、４つの下地領域３９のそれぞれの上に複数の液滴Ｄ１が着弾して濡れ広がる。そして、着弾した複数の液滴Ｄ１が濡れ広がると、４つの下地領域３９のそれぞれの上に材料パターンが形成される。
ここで、４つの下地領域３９は、撥液化された表面Ｓ１の一部でなので、下地領域３９は絶縁材料１１１Ａに対して撥液性を呈する。つまり、下地領域３９に着弾した絶縁材料１１１Ａの液滴Ｄ１が濡れ広がる度合いが小さい。このため、４つの下地領域３９のいずれも、インクジェットサブ工程によりビアホールＶ１を形取るのに適している。なお、本実施例では、撥液化された表面Ｓ１とは、表面Ｓ１を覆うＦＡＳ膜の表面を指している。
次に、図６（ｄ）に示すように、４つの材料パターンを硬化して、４つの縁部１２Ａを形成する。具体的には、紫外域に属する波長を有する光を約６０秒間、材料パターンに照射して、縁部１２Ａを得る。本実施例では、材料パターンに照射する光の波長は３６５ｎｍである。ここで、４つの縁部１２Ａの内側が、それぞれビアホールＶ１となる。つまり、４つの縁部１２Ａのそれぞれは、それぞれのビアホールＶ１を縁取っている。
次に、インクジェットサブ工程により、４つの縁部１２Ａを囲む内部１２Ｂを形成する。
まず、図６（ｅ）に示すように、４つの縁部１２Ａが設けられた後の表面Ｓ１を親液化する。この場合、紫外域に属する波長の光を約６０秒、表面Ｓ１に均一に照射する。そうすると、表面Ｓ１上のＦＡＳ膜が取り除かれる。そして、ＦＡＳ膜が取り除かれた後の表面Ｓ１にさらに上記光が照射されることで、表面Ｓ１は絶縁材料１１１Ａに対して親液性を呈するようになる。本実施例では、紫外域に属する上記波長は１７２ｎｍである。なお、親液性の程度を表す指標の一つは、「接触角」である。本実施例では、親液化された表面Ｓ１に絶縁材料１１１Ａの液滴Ｄ１が接触した場合、液滴Ｄ１と表面Ｓ１とがなす接触角は、２０度以下である。
その後、表面Ｓ１へ絶縁材料１１１Ａの液滴Ｄ１を吐出して、絶縁材料１１１Ａの材料パターンを形成する。上述したように、表面Ｓ１は、先の親液化工程によって、絶縁材料１１１Ａに対して親液性を呈する。このため、表面Ｓ１上で絶縁材料１１１Ａは広範囲に濡れ広がることができる。
次に、図示はしていないが、材料パターンを硬化して、材料パターンから内部１２Ｂを形成する。具体的には、紫外域に属する波長を有する光を約６０秒間、材料パターンに照射して、内部１２Ｂを得る。本実施例では、材料パターンに照射する光の波長は３６５ｎｍである。
以上の工程によって、図７（ａ）に示すように、４つの縁部１２Ａと１つの内部１２Ｂとからなる絶縁サブパターン１２が得られる。
（５．導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ）
４つのビアホールＶ１を形成した後に、インクジェットサブ工程により４つのビアホールＶ１内に導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄを設ける。
まず、図７（ｂ）に示すように、４つのビアホールＶ１のそれぞれへ導電性材料１１１Ｂの液滴Ｄ２を吐出する。そうすると、液滴Ｄ２は、ビアホールＶ１のそれぞれの底部を構成している端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂの表面に着弾して濡れ広がる。なお、導電性材料１１１Ｂの液滴Ｄ２の吐出は、ビアホールＶ１のそれぞれの内部が導電性材料１１１Ｂで満たされるまで、続けられる。
その後、図７（ｃ）に示すように、導電性材料１１１Ｂに熱量Ｑ２を与えて導電性材料１１１Ｂを活性化する。そうすると、導電性材料１１１Ｂにおける溶媒成分が気化するとともに、導電性材料１１１Ｂにおける導電性微粒子が焼結または融着する。そしてこの結果、図７（ｄ）に示すように、４つのビアホールＶ１のそれぞれの部位に、絶縁サブパターン１２を貫く導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄがそれぞれ得られる。
（６．導電パターン２３Ａ，２３Ｂ）
次に、図８（ａ）に示すように、インクジェットサブ工程により絶縁サブパターン１２上に、導電パターン２３Ａ，２３Ｂを形成する。また、インクジェットサブ工程により導電ポスト２１Ｄ上に導電ポスト２３Ｃを形成する。導電ポスト２３Ｃを形成するインクジェットサブ工程は、実施例２の導電ポストを形成するインクジェットサブ工程と基本的に同じである。
さて、導電パターン２３Ａは、絶縁サブパターン１２上で露出した導電ポスト２１Ａに導電可能に接続されている。ここで、導電ポスト２１Ａと端子４０Ａとは互いに導電可能に接続されているので、導電パターン２３Ａは、導電ポスト２１Ａを介して電子部品４０に導電可能に接続されている。同様に、導電パターン２３Ｂは、絶縁サブパターン１２上で露出した２つの導電ポスト２１Ｂ，２１Ｃに導電可能に接続されている。ここで、導電ポスト２１Ｂと端子４０Ｂとは互いに導電可能に接続されており、導電ポスト２１Ｃと端子４１Ａとは互いに導電可能に接続されている。したがって、導電パターン２３Ｂは、電子部品４０と電子部品４１とを直列に接続する役割を担う。最後に、導電ポスト２３Ｃは、絶縁サブパターン１２上で露出した導電ポスト２１Ｄに導電可能に接続されている。ここで、導電ポスト２１Ｄと端子４１Ｂとは、互いに導電可能に接続されているので、導電ポスト２３Ｃは、導電ポスト２１Ｄを介して電子部品４１に導電可能に接続されている。
（７．絶縁パターン１３）
次に、図８（ｂ）に示すように、インクジェットサブ工程により絶縁サブパターン１２上に、絶縁サブパターン１３を形成する。絶縁サブパターン１３は、導電パターン２３Ａ，２３Ｂの側面と、導電ポスト２３Ｃの側面と、を囲む形状を有している。また、絶縁サブパターン１３の厚さは、導電パターン２３Ａ，２３Ｂの厚さとほぼ同じであり、導電ポスト２３Ｃの高さともほぼ同じである。このため、絶縁サブパターン１３の表面と、導電パターン２３Ａ，２３Ｂの表面と、導電ポスト２３Ｃの表面とは、一つのほぼ平坦な表面を提供する。なお、絶縁サブパターン１３を形成するインクジェットサブ工程は、絶縁サブパターン１０，１１のそれぞれを形成するそれぞれのインクジェットサブ工程と基本的に同じなので、その説明は省略する。
以上のような工程によって、図４に示したセクション１Ａが得られる。本実施例によれば、インクジェットプロセスにより多層構造基板を形成するので、それぞれの層を積層する前にパターンの欠損を発見しやすく、かつ修復も容易である。
本実施例は、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄを形成するインクジェットサブ工程と、絶縁サブパターン１２を形成するインクジェットサブ工程とを除いて、実施例１と基本的に同じである。
まず、実施例１で説明したように、ベース層５上の所定位置に、２つの電子部品４０，４１を配置する。その後、インクジェット工程により絶縁パターンＰ１を形成する。前述のように絶縁パターンＰ１は、互いに積層された絶縁サブパターン１０，１１からなり、ベース層５の厚さに起因する段差を埋める役割を果たす。また、絶縁パターンＰ１の表面と、電子部品４０，４１の表面とが提供する一つの表面は「表面Ｓ１」である。
（１．導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ）
本実施例では、絶縁サブパターン１２を形成する前に、インクジェットサブ工程により導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄのそれぞれを形成する。詳細は以下のとおりである。
まず、端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂのそれぞれの上に、導電性材料１１１Ｂの液滴Ｄ２を吐出して、材料パターンを配置する。そして、配置された材料パターンを仮乾燥させて、端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂのそれぞれの上に、１つのサブポストをそれぞれ形成する。ここで、仮乾燥は、少なくとも材料パターンの表面が乾燥するように行われる。その具体的な方法として、乾燥空気を吹き付けること、または赤外線を照射することなどを行えばよい。
そして、上述の液滴Ｄ２の吐出と仮乾燥とを繰り返して、端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂのそれぞれの上に、４つのサブポストを積層する。
その後、端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂのそれぞれの上に積層された４つのサブポストを活性化する。本実施例では、ベース層５を１５０℃の温度のホットプレートで３０分間加熱する。そうすると、サブポストのそれぞれにおいて残留している溶媒成分が気化するとともに、サブポストのそれぞれにおける導電性微粒子が焼結または融着する。そして、この結果、図９（ａ）に示すように、端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂのそれぞれの部位に、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄがそれぞれ得られる。
（２．絶縁パターン１２）
次に、インクジェットサブ工程により表面Ｓ１上に、絶縁パターン１２を設ける。詳細は以下のとおりである。
まず、図９（ｂ）に示すように、表面Ｓ１を親液化する。本実施例では、表面Ｓ１へ紫外域に属する波長の光を照射する。具体的には、表面Ｓ１に約１７２ｎｍの波長の光を約６０秒間に亘って照射する。
次に、図示はしていないが、絶縁材料１１１Ａの液滴Ｄ１を吐出して、表面Ｓ１上に絶縁材料１１１Ａの材料パターンを配置する。ここで、絶縁材料１１１Ａの材料パターンと、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの側面と、が接しないように、材料パターンを配置することが好ましい。つまり、この時点では、絶縁材料１１１Ａの材料パターンと、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄとの間には、隙間があることが好ましい。
その後、図示はしていないが、絶縁材料１１１Ａの材料パターンと、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄと、の間の隙間で露出している表面Ｓ１を再び親液化する。具体的には、１７２ｎｍの波長の光を表面Ｓ１に照射する。そうすると、絶縁材料１１１Ａに対する表面Ｓ１の親液性が増大する。そして、この結果、既に配置されている絶縁材料１１１Ａの材料パターンが、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの側面に接するまで濡れ広がる。つまり、再び親液化することで、絶縁材料１１１Ａの材料パターンと導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄとの間の隙間を、材料パターンで埋める。
本実施例によれば、２回目の親液化によって、既に配置されている絶縁材料１１１Ａの材料パターンをさらに濡れ広げさせる。そうすることで、絶縁材料１１１Ａの材料パターンと、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの側面との接触が確実になるとともに、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの上端を確実に絶縁材料１１１Ａの材料パターンから露出させることができる。つまり、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄによる絶縁サブパターン１２の貫通がより確実になる。
そして、絶縁材料１１１Ａの材料パターンを活性化する。具体的には、紫外域に属する波長の光を絶縁材料パターンに照射して、絶縁材料パターンを硬化する。そうすると、絶縁材料１１１Ａの材料パターンにおけるモノマーの重合反応が進行して、図９（ｃ）に示すように、絶縁材料１１１Ａの材料パターンから絶縁サブパターン１２が得られる。
（３．導電パターン２３Ａ，２３Ｂ）
次に、実施例１で説明したように、インクジェットサブ工程により絶縁サブパターン１２上に、導電パターン２３Ａ，２３Ｂを形成する。また、インクジェットサブ工程により導電ポスト２１Ｄ上に、導電ポスト２３Ｃを形成する。そして、実施例１で説明したように、インクジェットサブ工程により絶縁サブパターン１２上に、絶縁パターン１３を形成する。
以上のような工程を行っても、図９（ｄ）に示すように、図４のセクション１Ａが得られる。
（実施例１および２の変形例）
（１）実施例１および２では、互いに接する導電ポスト２１Ａと導電パターン２３Ａとを、インクジェットサブ工程によりそれぞれ別々に形成した。しかしながら、ビアホールＶ１の深さが比較的に小さい場合には、導電ポスト２１Ａの形成を省略して、導電パターン２３Ａが直接に端子４０Ａに接続されるようにしてもよい。この場合には、実施例１で説明したように、インクジェットサブ工程により絶縁サブパターン１１上に、端子４０Ａ上でビアホールを縁取る絶縁サブパターン１２を形成する。その後、インクジェットサブ工程により端子４０Ａ上と絶縁サブパターン１２上とに、導電パターン２３Ａを形成すればよい。
（２）実施例１および２では、インクジェットサブ工程により端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂ上に、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄを形成した。ここで、端子４０Ａ，４０Ｂ，４１Ａ，４１Ｂのそれぞれがバンプの形態をしている場合には、導電ポスト２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの形成を省略してもよい。この場合には、まず、電子部品４０，４１のバンプが上側を向くように電子部品４０，４１をベース層５上に配置する。そして、インクジェット工程によりベース層５上に、絶縁パターンＰ１を形成する。ここで形成される絶縁パターンＰ１は、バンプを除いて電子部品４０，４１を覆う形状をしている。そして、インクジェットサブ工程により絶縁パターンＰ１上に、絶縁サブパターン１２を形成する。ここで形成される絶縁サブパターン１２は、バンプの側面を囲む形状を有している。その後、必要に応じて、インクジェットサブ工程により絶縁サブパターン１２上に、バンプに接続された導電パターン２３Ａを形成すればよい。
図１０および図１１を参照しながら、図４のセクション１Ｂの形成工程を説明する。ここでは、実施例１における構成要素と同じ構成要素には、実施例１と同じ参照符号が付されている。そのうえで、重複を避ける目的でそれらの詳細な説明は省略されている。なお、本実施例では、図１０（ａ）に示すように、絶縁サブパターン１０がすでに設けられているとする。
まず、図１０（ｂ）に示すように、インクジェットサブ工程により絶縁サブパターン１０上に、導電パターン２０を形成する。ここで、導電パターン２０は、互いに連続した電極２０Ａと導電配線２０Ｂとを含んでいる。その後、図１０（ｃ）に示すように、インクジェットサブ工程により絶縁サブパターン１０上に、絶縁サブパターン１１を形成する。絶縁サブパターン１１は、導電パターン２０の側面を囲む形状を有している。また、本実施例では、絶縁サブパターン１１の厚さと、先に形成された導電パターン２０の厚さは互いに等しい。
次に、図１０（ｄ）に示すように、インクジェットサブ工程により電極２０Ａ上に、誘電体層ＤＩを形成する。その後、図１０（ｅ）に示すように、インクジェットサブ工程により誘電体層ＤＩ上に、電極２２Ａを形成する。さらに、図１１（ａ）および（ｂ）に示すように、インクジェットサブ工程により絶縁サブパターン１１上と導電パターン２０上とに、絶縁サブパターン１２と絶縁サブパターン１３とを形成する。本実施例では、絶縁サブパターン１２，１３は、電極２２Ａの側面を囲む形状を有している。また、絶縁サブパターン１３の上部表面のレベルが、電極２２Ａの上部表面のレベルにほぼ一致するように、これらの絶縁サブパターン１２，１３を形成する。なお、絶縁サブパターン１２，１３は、１つの層として形成されてもよい。
本実施例では、絶縁サブパターン１１の厚さと、絶縁サブパターン１２の厚さと、絶縁サブパターン１３の厚さとの和は、キャパシタ４２の厚さに等しい。したがって、互いに積層された３つの絶縁サブパターン１１，１２，１３は、キャパシタ４２の厚さに起因する段差を埋める役割を果たす。また、最上部の絶縁サブパターン１３の上部表面と、キャパシタ４２の上部表面とは、一つのほぼ平坦な表面を構成する。本実施例では、これら３つの絶縁サブパターン１１，１２，１３をまとめて、「絶縁パターンＰ２」とも表記する。
さて、図１１（ｃ）に示すように、インクジェットサブ工程により電極２２Ａ上に導電ポスト２４Ｄを形成する。また、インクジェットサブ工程により絶縁サブパターン１３上と電極２２Ａ上とに、絶縁サブパターン１４を形成する。実施例１，２で説明したように、導電ポスト２４Ｄを形成するインクジェットサブ工程と、絶縁サブパターン１４を形成するインクジェットサブ工程とでは、どちらを先に行ってもよい。いずれにせよ、絶縁サブパターン１４は、電極２２Ａ上でビアホールＶ２を縁取っている。そして、導電ポスト２４Ｄは、ビアホールＶ２を介して絶縁サブパターン１４を貫いている。
以上のような工程によって、図４のセクション１Ｂが得られる。
図１２および図１３を参照しながら、図４のセクション１Ｃの形成工程を説明する。ここでは、実施例１における構成要素と同じ構成要素には、実施例１と同じ参照符号が付されている。そのうえで、重複を避ける目的でそれらの詳細な説明は省略されている。なお、本実施例では、図１２（ａ）に示すように、絶縁サブパターン１６までの構造はすでに形成されているとする。
まず、図１２（ｂ）に示すように、インクジェットサブ工程により絶縁サブパターン１６上に、導電パターン２５を形成する。ここで、導電パターン２５は、互いに分離した２つのランド２５Ａ，２５Ｂからなる。本実施例では、これら２つのランド２５Ａ，２５Ｂ上に、１つのＬＳＩベアチップ４４が配置されることになる。
次に、図１２（ｃ）に示すように、インクジェットサブ工程により絶縁サブパターン１６上に、絶縁サブパターン１７を形成する。ここで、絶縁サブパターン１７は、導電パターン２５の側面を囲む形状を有している。また、絶縁サブパターン１７の厚さと、導電パターン２５の厚さとは、ほぼ等しい。そして、絶縁サブパターン１７の表面と導電パターン２５の表面とは、一つの平坦な表面Ｓ４１を提供する。
次に、図１２（ｄ）に示すように、２つのランド２５Ａ，２５Ｂ上に１つのＬＳＩベアチップ４４の２つの端子がそれぞれ接するように、ＬＳＩベアチップをランド２５Ａ，２５Ｂ上に配置する。その後、図１３（ａ）に示すように、インクジェットサブ工程により表面Ｓ４１上に、絶縁サブパターン１８を形成する。ここで、絶縁サブパターン１８は、ＬＳＩベアチップ４４の側面を囲む形状をしている。また、絶縁サブパターン１８の厚さと、ＬＳＩベアチップ４４の厚さとはほぼ等しい。したがって、絶縁サブパターン１８は、ＬＳＩベアチップ４４と絶縁サブパターン１７とが形成する段差を埋める役割を果たす。また、絶縁サブパターン１８の表面とＬＳＩベアチップの表面とは、一つのほぼ平坦な表面を構成する。
実施例１の絶縁サブパターン１０，１１に関連して説明したように、絶縁サブパターン１８を形成するインクジェットサブ工程は、複数の絶縁サブパターンのそれぞれを形成するそれぞれのインクジェットサブ工程を含んでもよい。また、図１３（ｂ）に示すように、ＬＳＩベアチップ４４の厚さが比較的に薄い場合には、絶縁サブパターン１８がＬＳＩベアチップの上部表面を完全に覆うように、絶縁サブパターン１８を形成してもよい。
図１４および図１５を参照しながら、図４のセクション１Ａにおける電子部品４０の埋め込み方法の他の実施例を説明する。
図１４（ａ）および（ｂ）に示すように、ベース層５の所定位置に電子部品４０をマウンタを用いて配置する。ここで、電子部品４０の端子４０Ａ，４０Ｂは、ベース層５の表面に接している。
次に、図１４（ｃ）に示すように、インクジェットサブ工程によりベース層５上に、電子部品４０の端子４０Ｂに接する導電パターン２６を形成する。本実施例の導電パターン２６は、導電配線である。その後、図１４（ｄ）に示すように、インクジェットサブ工程によりベース層５上に、絶縁サブパターン１０を形成する。ここで、絶縁サブパターン１０は、導電パターン２６の側面を囲む形状を有している。また、絶縁サブパターン１０の厚さは、導電パターン２６の厚さにほぼ等しい。したがって、絶縁サブパターン１０は、導電パターン２６の厚さに起因する段差を埋める役割を果たす。
次に、図１５（ａ）に示すように、インクジェットサブ工程により絶縁サブパターン１０上と導電パターン２６上とに、絶縁サブパターン１１を形成する。ここで、絶縁サブパターン１１の厚さは、絶縁部サブパターン１０の厚さと絶縁サブパターン１１の厚さとの和が電子部品４０の厚さにほぼ等しくなるように、設定されている。このため、絶縁サブパターン１０と絶縁サブパターン１１とが、電子部品４０の厚さに起因する段差を打消すことになる。本実施例では、これら２つの絶縁サブパターン１０，１１をまとめて、「絶縁パターンＰ１’」とも表記する。
なお、電子部品４０の厚さが比較的に小さい場合には、絶縁パターンＰ１’を１層の絶縁サブパターンから構成してもよい。また、電子部品４０の厚さが比較的に大きい場合には、絶縁パターンＰ１’を３層以上の絶縁サブパターンから構成してもよい。
その後、図１５（ｂ）に示すように、端子４０Ａに接する導電ポスト２１Ａと、導電ポスト２１Ａの側面を囲む絶縁サブパターン１２と、を形成する。これら導電ポスト２１Ａと絶縁サブパターン１２とは、例えば、実施例１の導電ポスト２１Ａと絶縁サブパターン１２と同様に、インクジェットサブ工程によって形成できる。
次に、インクジェットサブ工程により絶縁サブパターン１１上に、導電パターン２７を形成する。ここで、導電パターン２７は、導電ポスト２１Ａに接続されるように形成される。その後、インクジェットサブ工程により絶縁サブパターン１２上に絶縁サブパターン１３を形成する。ここで、絶縁サブパターン１３は、導電パターン２７の側面を囲む形状を有している。また、絶縁サブパターン１３の厚さは、導電パターン２７の厚さにほぼ等しい。したがって、絶縁サブパターン１３は、導電パターン２７の厚さに起因する段差を打消す役割を果たす。
さらに、インクジェットサブ工程により絶縁サブパターン１３上と導電パターン２７上とに、絶縁サブパターン１４を形成する。以上説明したように、このような工程でも、電子部品４０を多層構造基板１に埋め込むことができる。
（Ａ．液滴吐出装置の全体構成）
実施例１〜５で説明した多層構造基板の製造方法は、複数の液滴吐出装置によって実現する。液滴吐出装置の数は、上述のインクジェットサブ工程の数と等しくてもよいし、後述する液状材料１１１の種類の数と等しくてもよい。ここで、複数の液滴吐出装置の構成は、基本的にどれも同じである。そこで、以下では、図１６に示す１つの液滴吐出装置１００に着目して、その構造と機能とを説明する。
図１６に示す液滴吐出装置１００は、基本的にはインクジェット装置である。より具体的には、液滴吐出装置１００は、液状材料１１１を保持するタンク１０１と、チューブ１１０と、グランドステージＧＳと、吐出ヘッド部１０３と、ステージ１０６と、第１位置制御装置１０４と、第２位置制御装置１０８と、制御部１１２と、光照射装置１４０と、支持部１０４ａと、を備えている。
吐出ヘッド部１０３は、ヘッド１１４（図１７）を保持している。このヘッド１１４は、制御部１１２からの信号に応じて、液状材料１１１の液滴Ｄを吐出する。なお、吐出ヘッド部１０３におけるヘッド１１４は、チューブ１１０によってタンク１０１に連結されており、このため、タンク１０１からヘッド１１４に液状材料１１１が供給される。
ステージ１０６はベース層５を固定するための平面を提供している。さらにステージ１０６は、吸引力を用いてベース層５の位置を固定する機能も有する。上述のように、ベース層５はポリイミドからなるフレキシブル基板であり、その形状はテープ状である。そして、ベース層５の両端は、図示しない一対のリールに固定されている。
第１位置制御装置１０４は、支持部１０４ａによって、グランドステージＧＳから所定の高さの位置に固定されている。この第１位置制御装置１０４は、制御部１１２からの信号に応じて、吐出ヘッド部１０３をＸ軸方向と、Ｘ軸方向に直交するＺ軸方向と、に沿って移動させる機能を有する。さらに、第１位置制御装置１０４は、Ｚ軸に平行な軸の回りで吐出ヘッド部１０３を回転させる機能も有する。ここで、本実施例では、Ｚ軸方向は、鉛直方向（つまり重力加速度の方向）に平行な方向である。
第２位置制御装置１０８は、制御部１１２からの信号に応じて、ステージ１０６をグランドステージＧＳ上でＹ軸方向に移動させる。ここで、Ｙ軸方向は、Ｘ軸方向およびＺ軸方向の双方と直交する方向である。
上記のような機能を有する第１位置制御装置１０４の構成と第２位置制御装置１０８の構成とは、リニアモータやサーボモータを利用した公知のＸＹロボットを用いて実現できる。このため、ここでは、それらの詳細な構成の説明を省略する。なお、本明細書では、第１位置制御装置１０４および第２位置制御装置１０８を、「ロボット」または「走査部」とも表記する。
さて上述のように、第１位置制御装置１０４によって、吐出ヘッド部１０３はＸ軸方向に移動する。そして、第２位置制御装置１０８によって、ベース層５はステージ１０６と共にＹ軸方向に移動する。これらの結果、ベース層５に対するヘッド１１４の相対位置が変わる。より具体的には、これらの動作によって、吐出ヘッド部１０３、ヘッド１１４、またはノズル１１８（図１７）は、ベース層５に対して、Ｚ軸方向に所定の距離を保ちながら、Ｘ軸方向およびＹ軸方向に相対的に移動、すなわち相対的に走査する。「相対移動」または「相対走査」とは、液状材料１１１を吐出する側と、そこからの吐出物が着弾する側（被吐出部）の少なくとも一方を他方に対して相対移動することを意味する。
制御部１１２は、液状材料１１１の液滴Ｄを吐出すべき相対位置を表す吐出データを外部情報処理装置から受け取るように構成されている。制御部１１２は、受け取った吐出データを内部の記憶装置に格納するとともに、格納された吐出データに応じて、第１位置制御装置１０４と、第２位置制御装置１０８と、ヘッド１１４と、を制御する。なお、吐出データとは、ベース層５上に、液状材料１１１を所定パターンで付与するためのデータである。本実施例では、吐出データはビットマップデータの形態を有している。
上記構成を有する液滴吐出装置１００は、吐出データに応じて、ヘッド１１４のノズル１１８（図１７）をベース層５に対して相対移動させるとともに、被吐出部に向けてノズル１１８から液状材料１１１を吐出する。なお、液滴吐出装置１００によるヘッド１１４の相対移動と、ヘッド１１４からの液状材料１１１の吐出と、をまとめて「塗布走査」または「吐出走査」と表記することもある。
本明細書では、液状材料１１１の液滴が着弾する部分を「被吐出部」とも表記する。そして、着弾した液滴が濡れ広がる部分を「被塗布部」とも表記する。「被吐出部」および「被塗布部」のどちらも、液状材料１１１が所望の接触角を呈するように、物体表面に表面改質処理が施されることによって形成された部分でもある。ただし、表面改質処理を行わなくても物体表面が、液状材料１１１に対して所望の撥液性または親液性を呈する（つまり着弾した液状材料１１１が物体表面上で望ましい接触角を呈する）場合には、物体表面そのものが「被吐出部」または「被塗布部」であり得る。
さて、図１６に戻って、光照射装置１４０は、ベース層５に付与された液状材料１１１に紫外光を照射する装置である。光照射装置１４０の紫外光の照射のＯＮ・ＯＦＦは制御部１１２によって制御される。
（Ｂ．ヘッド）
図１７（ａ）および（ｂ）に示すように、液滴吐出装置１００におけるヘッド１１４は、複数のノズル１１８を有するインクジェットヘッドである。具体的には、ヘッド１１４は、振動板１２６と、複数のノズル１１８と、複数のノズル１１８のそれぞれの開口を規定するノズルプレート１２８と、液たまり１２９と、複数の隔壁１２２と、複数のキャビティ１２０と、複数の振動子１２４と、を備えている。
液たまり１２９は、振動板１２６と、ノズルプレート１２８と、の間に位置しており、この液たまり１２９には、図示しない外部タンクから孔１３１を介して供給される液状材料１１１が常に充填される。また、複数の隔壁１２２は、振動板１２６と、ノズルプレート１２８と、の間に位置している。
キャビティ１２０は、振動板１２６と、ノズルプレート１２８と、一対の隔壁１２２と、によって囲まれた部分である。キャビティ１２０はノズル１１８に対応して設けられているため、キャビティ１２０の数とノズル１１８の数とは同じである。キャビティ１２０には、一対の隔壁１２２間に位置する供給口１３０を介して、液たまり１２９から液状材料１１１が供給される。なお、本実施例では、ノズル１１８の直径は、約２７μｍである。
さて、複数の振動子１２４のそれぞれは、それぞれのキャビティ１２０に対応するように振動板１２６上に位置する。複数の振動子１２４のそれぞれは、ピエゾ素子１２４Ｃと、ピエゾ素子１２４Ｃを挟む一対の電極１２４Ａ，１２４Ｂと、を含む。制御部１１２が、この一対の電極１２４Ａ，１２４Ｂの間に駆動電圧を与えることで、対応するノズル１１８から液状材料１１１の液滴Ｄが吐出される。ここで、ノズル１１８から吐出される材料の体積は、０ｐｌ以上４２ｐｌ（ピコリットル）以下の間で可変である。なお、ノズル１１８からＺ軸方向に液状材料１１１の液滴Ｄが吐出されるように、ノズル１１８の形状が調整されている。
本明細書では、１つのノズル１１８と、ノズル１１８に対応するキャビティ１２０と、キャビティ１２０に対応する振動子１２４と、を含んだ部分を「吐出部１２７」とも表記する。この表記によれば、１つのヘッド１１４は、ノズル１１８の数と同じ数の吐出部１２７を有する。吐出部１２７は、ピエゾ素子の代わりに電気熱変換素子を有してもよい。つまり、吐出部１２７は、電気熱変換素子による材料の熱膨張を利用して材料を吐出する構成を有していてもよい。
（Ｃ．制御部）
次に、制御部１１２の構成を説明する。図１８に示すように、制御部１１２は、入力バッファメモリ２００と、記憶装置２０２と、処理部２０４と、光源駆動部２０５と、走査駆動部２０６と、ヘッド駆動部２０８と、を備えている。これら入力バッファメモリ２００と、処理部２０４と、記憶装置２０２と、光源駆動部２０５と、走査駆動部２０６と、ヘッド駆動部２０８とは、図示しないバスによって相互に通信可能に接続されている。
光源駆動部２０５は、光照射装置１４０と通信可能に接続されている。さらに、走査駆動部２０６は、第１位置制御装置１０４および第２位置制御装置１０８と相互に通信可能に接続されている。同様にヘッド駆動部２０８は、ヘッド１１４と相互に通信可能に接続されている。
入力バッファメモリ２００は、液滴吐出装置１００の外部に位置する外部情報処理装置（不図示）から、液状材料１１１の液滴Ｄを吐出するための吐出データを受け取る。入力バッファメモリ２００は、吐出データを処理部２０４に供給し、処理部２０４は吐出データを記憶装置２０２に格納する。図１８では、記憶装置２０２はＲＡＭである。
処理部２０４は、記憶装置２０２内の吐出データに基づいて、被吐出部に対するノズル１１８の相対位置を示すデータを走査駆動部２０６に与える。走査駆動部２０６はこのデータと、所定の吐出周期と、に応じたステージ駆動信号を第１位置制御装置１０４および第２位置制御装置１０８に与える。この結果、被吐出部に対する吐出ヘッド部１０３の相対位置が変わる。一方、処理部２０４は、記憶装置２０２に記憶された吐出データに基づいて、液状材料１１１の吐出に必要な吐出信号をヘッド１１４に与える。この結果、ヘッド１１４における対応するノズル１１８から、液状材料１１１の液滴Ｄが吐出される。
また、処理部２０４は、記憶装置２０２内の吐出データに基づいて、光照射装置１４０をＯＮ状態およびＯＦＦ状態のどちらかの状態にする。具体的には、光源駆動部２０５が光照射装置１４０の状態を設定できるように、処理部２０４は、ＯＮ状態またはＯＦＦ状態を示すそれぞれの信号を光源駆動部２０５へ供給する。
制御部１１２は、ＣＰＵ、ＲＯＭ、ＲＡＭ、バスを含んだコンピュータである。したがって、制御部１１２の上記機能は、ＲＯＭに格納されたソフトウェアプログラムをＣＰＵが実行することで実現される。もちろん、制御部１１２は、専用の回路（ハードウェア）によって実現されてもよい。
（Ｄ．液状材料）
上述の「液状材料１１１」とは、ヘッド１１４のノズル１１８から液滴Ｄとして吐出されうる粘度を有する材料をいう。ここで、液状材料１１１が水性であると油性であるとを問わない。ノズル１１８から吐出可能な流動性（粘度）を備えていれば十分で、固体物質が混入していても全体として流動体であればよい。ここで、液状材料１１１の粘度は１ｍＰａ・ｓ以上５０ｍＰａ・ｓ以下であるのが好ましい。粘度が１ｍＰａ・ｓ以上である場合には、液状材料１１１の液滴Ｄを吐出する際にノズル１１８の周辺部が液状材料１１１で汚染されにくい。一方、粘度が５０ｍＰａ・ｓ以下である場合は、ノズル１１８における目詰まり頻度が小さく、このため円滑な液滴Ｄの吐出を実現できる。
上述の導電性材料１１１Ｂは、液状材料１１１の一種である。本実施例の導電性材料１１１Ｂは、平均粒径が１０ｎｍ程度の銀粒子と、分散媒と、を含む。そして導電性材料１１１Ｂにおいて、銀粒子は分散媒中に安定して分散されている。なお、銀粒子はコーティング剤で被覆されていてもよい。ここで、コーティング剤は、銀原子に配位可能な化合物である。
なお、平均粒径が１ｎｍ程度から数１００ｎｍまでの粒子は、「ナノ粒子」とも表記される。この表記によれば、導電性材料１１１Ｂは銀のナノ粒子を含んでいる。
分散媒（または溶媒）としては、銀粒子などの導電性微粒子を分散できるもので凝集を起こさないものであれば特に限定されない。例えば、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、ｎ−ヘプタン、ｎ−オクタン、デカン、ドデカン、テトラデカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系化合物、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系化合物、さらにプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性化合物を例示できる。これらのうち、導電性微粒子の分散性と分散液の安定性、また液滴吐出法への適用の容易さの点で、水、アルコール類、炭化水素系化合物、エーテル系化合物が好ましく、より好ましい分散媒としては、水、炭化水素系化合物を挙げることができる。
上述の絶縁材料１１１Ａも、液状材料１１１の一種である。本実施例の絶縁材料１１１Ａは感光性の樹脂材料を含んでいる。具体的には、絶縁材料１１１Ａは、光重合開始剤と、アクリル酸のモノマーおよび／またはオリゴマ−と、を含んでいる。
（変形例１）
上記実施例の導電性材料１１１Ｂには、銀のナノ粒子が含まれている。しかしながら、銀のナノ粒子に代えて、他の金属のナノ粒子が用いられてもよい。ここで、他の金属として、例えば、金、白金、銅、パラジウム、ロジウム、オスミウム、ルテニウム、イリジウム、鉄、錫、亜鉛、コバルト、ニッケル、クロム、チタン、タンタル、タングステン、インジウムのいずれか１つが利用されてもよいし、または、いずれか２つ以上が組合せられた合金が利用されてもよい。ただし、銀であれば比較的低温で還元できるため、扱いが容易であり、この点で、液滴吐出装置を利用する場合には、銀のナノ粒子を含む導電性材料１１１Ｂを利用することは好ましい。
また、導電性材料１１１Ｂが、金属のナノ粒子に代えて、有機金属化合物を含んでいてもよい。ここでいう有機金属化合物は、加熱による分解によって金属が析出するような化合物である。このような有機金属化合物には、クロロトリエチルホスフィン金（Ｉ）、クロロトリメチルホスフィン金（Ｉ）、クロロトリフェニルフォスフィン金（Ｉ）、銀（Ｉ）２，４−ペンタンヂオナト錯体、トリメチルホスフィン（ヘキサフルオロアセチルアセトナート）銀（Ｉ）錯体、銅（Ｉ）ヘキサフルオロペンタンジオナトシクロオクタジエン錯体、などがある。
このように、液状の導電性材料１１１Ｂに含まれる金属の形態は、ナノ粒子に代表される粒子の形態でもよいし、有機金属化合物のような化合物の形態でもよい。
さらに、導電性材料１１１Ｂは、金属に代えて、ポリアニリン、ポリチオフェン、ポリフェニレンビニレンなどの高分子系の可溶性材料を含んでいてもよい。
（変形例２）
実施例６において述べたように、導電性材料１１１Ｂにおける銀のナノ粒子は、有機物などのコーティング剤で被覆されてもよい。このようなコーティング剤として、アミン、アルコール、チオールなどが知られている。より具体的には、コーティング剤として、２−メチルアミノエタノール、ジエタノールアミン、ジエチルメチルアミン、２−ジメチルアミノエタノール、メチルジエタノールアミンなどのアミン化合物、アルキルアミン類、エチレンジアミン、アルキルアルコール類、エチレングリコール、プロピレングリコール、アルキルチオール類、エタンジチオールなどがある。コーティング剤で被覆された銀のナノ粒子は、分散媒中でより安定して分散され得る。
（変形例３）
上記実施例によれば、紫外域の波長の光を照射して、ベース層５の表面、および絶縁サブパターン１０，１１などの表面を親液化した。しかしながら、このような親液化に代えて、大気雰囲気中で酸素を処理ガスとするＯ2プラズマ処理を施しても、これらの表面を親液化できる。Ｏ2プラズマ処理は、物体表面に対して、図示しないプラズマ放電電極からプラズマ状態の酸素を照射する処理である。Ｏ2プラズマ処理の条件は、プラズマパワーが５０〜１０００Ｗ、酸素ガス流量が５０〜１００ｍＬ／ｍｉｎ、プラズマ放電電極に対する物体表面の相対移動速度が０．５〜１０ｍｍ／ｓｅｃ、物体表面の温度が７０〜９０℃であればよい。
（変形例４）
上記実施例では、多層構造基板の製造方法が、複数の液滴吐出装置によって実現する。ただし、多層構造基板の製造方法において利用される液滴吐出装置の数は１つだけでもよい。液滴吐出装置の数が１つの場合には、１つの液滴吐出装置において、ヘッド１１４ごとに異なる液状材料１１１を吐出すればよい。
（変形例５）
上記実施例では、絶縁材料１１１Ａは、光重合開始剤と、アクリル酸のモノマーおよび／またはオリゴマ−と、を含んでいる。ただし、アクリル酸のモノマーおよび／またはオリゴマーに代えて、絶縁材料１１１Ａが、光重合開始剤と、ビニル基、エポキシ基等の重合性官能基を有するモノマーおよび／またはオリゴマ−と、を含んでいてもよい。
また、絶縁材料１１１Ａは、光官能基を有するモノマーが溶解している有機溶液であってもよい。ここで、光官能基を有するのモノマーとして、光硬化性イミドモノマーが利用できる。
あるいは、樹脂材料であるモノマー自体がノズル１１８からの吐出に適した流動性を有する場合には、モノマーが溶けた有機溶液を用いる代わりに、モノマーそれ自体（つまりモノマー液）を絶縁材料１１１Ａとしてもよい。このような絶縁材料１１１Ａを用いる場合でも、本発明の絶縁パターンまたは絶縁サブパターンを形成できる。
さらに、絶縁材料１１１Ａは、樹脂であるポリマーが溶解した有機溶液であってもよい。この場合には、絶縁材料１１１Ａにおける溶媒としてトルエンが利用できる。
（ａ）から（ｄ）は、本実施形態の製造方法の概要を説明する図である。 （ａ）から（ｄ）は、本実施形態の製造方法の概要を説明する図である。 （ａ）および（ｂ）は、本実施形態の製造方法の概要を説明する図である。 本実施形態の多層構造基板の断面を示す模式図。 （ａ）から（ｅ）は、実施例１の製造方法を説明する図である。 （ａ）から（ｅ）は、実施例１の製造方法を説明する図である。 （ａ）から（ｄ）は、実施例１の製造方法を説明する図である。 （ａ）および（ｂ）は、実施例１の製造方法を説明する図である。 （ａ）から（ｄ）は、実施例２の製造方法を説明する図である。 （ａ）から（ｅ）は、実施例３の製造方法を説明する図である。 （ａ）から（ｃ）は、実施例３の製造方法を説明する図である。 （ａ）から（ｄ）は、実施例４の製造方法を説明する図である。 （ａ）および（ｂ）は、実施例４の製造方法を説明する図である。 （ａ）から（ｄ）は、実施例５の製造方法を説明する図である。 （ａ）および（ｂ）は、実施例５の製造方法を説明する図である。 多層構造基板の製造に用いる液滴吐出装置の模式図。 （ａ）および（ｂ）は液滴吐出装置におけるヘッドの模式図である。 液滴吐出装置における制御部の機能ブロック図。
符号の説明
Ｄ，Ｄ１，Ｄ２…液滴、Ｖ１，Ｖ２…ビアホール、１…多層構造基板、Ｐ１…絶縁パターン、５…ベース層、１０，１１，１２，１３，１４，１５，１６，１７，１８，１９…絶縁サブパターン、１２Ａ…縁部、１２Ｂ…内部、２０Ａ…電極、２０Ｂ…導電配線、２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ…導電ポスト、２２Ａ…電極、２３Ａ…導電パターン、２３Ｂ…導電パターン、２３Ｃ，２３Ｄ…導電ポスト、２４Ａ…導電ポスト、２４Ｄ…導電ポスト、２５…導電パターン、２５Ａ，２５Ｂ…ランド、２７…導電パターン、３７Ａ，３７Ｂ，３８Ａ，３８Ｂ…ポスト形成領域、３９…下地領域、４０Ａ，４０Ｂ，４１Ａ，４１Ｂ…端子、４０，４１…電子部品、４２…キャパシタ、４３…ＬＳＩベアチップ、４４…ＬＳＩベアチップ、４６…ＬＳＩパッケージ、４７…コネクタ、１００…液滴吐出装置、１１８…ノズル。

Claims (2)

  1. 基板の表面上に、電子部品を該電子部品の端子の少なくとも一部が上側を向くように配置し、前記電子部品の厚さに起因する段差を埋めるインクジェット工程を含む多層構造基板の製造方法であって、
    前記電子部品を除く領域に、第１の絶縁パターンを設ける第１インクジェット工程と、
    前記端子の一部に、導電ポストを形成する第２インクジェット工程と、
    前記導電ポストを除く領域に、第２の絶縁パターンを設ける第３インクジェット工程と、
    前記導電ポストを覆う導電パターンを形成する第４のインクジェット工程と、
    前記導電パターンを除く領域に、前記導電パターンの上部表面レベルに一致するように、第３の絶縁パターンを形成する第５のインクジェット工程とを含み、
    第２の絶縁パターンを形成する絶縁材料の材料パターンを、前記導電ポストと接しないように配置したことを特徴とする多層基板の製造方法。
  2. 請求項１記載の多層構造基板の製造方法であって、
    前記第１のインクジェット工程は、互いに積層された二層以上の絶縁パターンを形成することを特徴とする多層構造基板の製造方法。
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US11/396,255 US20060240664A1 (en) 2005-04-01 2006-03-31 Method of manufacturing multi-layered substrate
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7135405B2 (en) * 2004-08-04 2006-11-14 Hewlett-Packard Development Company, L.P. Method to form an interconnect
JP4211842B2 (ja) 2006-11-16 2009-01-21 セイコーエプソン株式会社 電子基板の製造方法及び多層配線基板の製造方法
JP4888073B2 (ja) * 2006-11-16 2012-02-29 セイコーエプソン株式会社 電子基板の製造方法
JP4888072B2 (ja) * 2006-11-16 2012-02-29 セイコーエプソン株式会社 電子基板の製造方法
TWI495570B (zh) * 2009-07-27 2015-08-11 Memjet Technology Ltd 具背側電連接之噴墨列印頭組件
TWI498058B (zh) * 2010-04-01 2015-08-21 Hon Hai Prec Ind Co Ltd 電路板及其製作方法
JP6304376B2 (ja) * 2014-06-18 2018-04-04 株式会社村田製作所 部品内蔵多層基板
WO2018138755A1 (ja) * 2017-01-24 2018-08-02 株式会社Ｆｕｊｉ 回路形成方法、および回路形成装置
JP6677183B2 (ja) * 2017-01-25 2020-04-08 オムロン株式会社 制御装置
KR20190126305A (ko) * 2017-01-26 2019-11-11 나노-디멘션 테크놀로지스, 엘티디. 칩 임베딩형 인쇄 회로 보드 및 제조 방법
US11840032B2 (en) 2020-07-06 2023-12-12 Pratt & Whitney Canada Corp. Method of repairing a combustor liner of a gas turbine engine

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2685193B2 (ja) * 1987-12-17 1997-12-03 三井石油化学工業株式会社 ポリオレフィン製羽根車
JP2712091B2 (ja) * 1990-03-30 1998-02-10 株式会社東芝 印刷配線板の接続装置
JPH11163499A (ja) 1997-11-28 1999-06-18 Nitto Boseki Co Ltd プリント配線板の製造方法及びこの製造方法によるプリント配線板
JP4741045B2 (ja) * 1998-03-25 2011-08-03 セイコーエプソン株式会社 電気回路、その製造方法および電気回路製造装置
JP2003101245A (ja) * 2001-09-25 2003-04-04 Ind Technol Res Inst 積層回路の形成方法および形成装置
JP4042497B2 (ja) 2002-04-15 2008-02-06 セイコーエプソン株式会社 導電膜パターンの形成方法、配線基板、電子デバイス、電子機器、並びに非接触型カード媒体
JP2003318133A (ja) 2002-04-22 2003-11-07 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、半導体チップの実装構造、半導体装置、発光装置、電気光学装置、電子機器、並びに非接触型カード媒体
JP4190269B2 (ja) * 2002-07-09 2008-12-03 新光電気工業株式会社 素子内蔵基板製造方法およびその装置
JP2004055965A (ja) * 2002-07-23 2004-02-19 Seiko Epson Corp 配線基板及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
GB0225202D0 (en) * 2002-10-30 2002-12-11 Hewlett Packard Co Electronic components
WO2004041699A1 (en) * 2002-11-04 2004-05-21 Kone Corporation Elevator cable tensioning device
JP3801158B2 (ja) * 2002-11-19 2006-07-26 セイコーエプソン株式会社 多層配線基板の製造方法、多層配線基板、電子デバイス及び電子機器
JP4523299B2 (ja) * 2003-10-31 2010-08-11 学校法人早稲田大学 薄膜コンデンサの製造方法
US7459781B2 (en) * 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same
TWI260079B (en) * 2004-09-01 2006-08-11 Phoenix Prec Technology Corp Micro-electronic package structure and method for fabricating the same
US7238602B2 (en) * 2004-10-26 2007-07-03 Advanced Chip Engineering Technology Inc. Chip-size package structure and method of the same

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