JP4206558B2 - 位相変動発生回路、及び位相変動発生方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高速デジタル通信方式に対応する伝送装置や基幹網における伝送品質を測定する際に好適な位相変動発生回路、及び位相変動発生方法に関する。
【0002】
【従来の技術】
近時、情報通信の需要の急増に伴い、伝送速度の高速化と伝送容量の大容量化に対応する通信技術の開発が急務となっている。このような通信技術を評価するための測定技術の確立も要望されており、高速デジタル通信方式に対応する伝送装置や基幹網等の伝送系における伝送品質を評価する測定としては、例えば、その伝送系において発生する位相のゆらぎ成分であるジッタ(高周波数成分)やワンダ(低周波数成分)を検出する位相差測定が行われている。
【0003】
また、高速デジタル通信方式に対応する伝送系に利用される伝送装置や基幹網等の装置のクロック系を評価するために、評価対象となる装置に入力する送信データ信号に位相変動を与える必要があり、従来は、PLL回路を利用して送信データ信号を生成する送信クロック信号に位相変動である上記ジッタやワンダを与えていた。
【0004】
従来のPLL回路を利用して位相変動を与える位相変動発生回路100の回路構成例を図5に示す。図5に示す位相変動発生回路100では、1段目のPLL回路101が、32KHz(キロヘルツ)の入力信号を、その周波数を270倍して8.64MHz(メガヘルツ)の信号を出力し、2段目のPLL回路102が、PLL回路101から入力された8.64MHzの信号の周波数を更に288倍して2488.32MHzの信号を出力するように構成されている。
【0005】
そして、この2488.32MHzの出力信号に対して、位相変動を与える回路構成はPLL回路101内に含まれており、その回路構成を図6に示す。図6に示すPLL回路101は、位相検出器(PD)111と、抵抗R1、R2による加算回路112及び抵抗R3、コンデンサC1を接続した反転増幅器113により構成されたループフィルタ回路114と、電圧制御発振器(VCO)115と、分周器116とにより構成されている。
【0006】
位相検出器(PD)111は、基準クロックとなる入力信号(32KHz)と分周器116から入力された分周信号との位相差を検出して、その位相差に相当するパルス幅の位相差信号をループフィルタ回路114に出力し、ループフィルタ回路114は、抵抗R2に位相変動信号(正弦波による変調信号)が入力されない場合は、抵抗R1を介して入力された位相差信号を反転増幅して電圧制御発振器115に出力し、電圧制御発振器115は、反転増幅器113から入力された反転増幅信号の電圧変動に応じて、その出力信号の周波数を8.64MHzに維持する。
【0007】
すなわち、PLL回路101は、電圧制御発振器115の出力信号を分周器116にも出力し、分周器116により1/270に分周された分周信号を位相検出器111に帰還入力させることにより、その位相変動分を常に補正して出力信号の周波数を一定に維持するように構成されている。
【0008】
また、ループフィルタ回路114において、抵抗R2に位相変動信号(正弦波による変調信号)が入力された場合は、その入力時点における電圧振幅が位相成分として抵抗R1に入力された位相差信号が積分された電圧に加算されて、反転増幅器113から出力されて電圧制御発振器115の出力周波数を変動させるが、電圧制御発振器115の出力は分周器116により1/270に分周されて位相検出器111に帰還入力されることにより、抵抗R1に入力される位相差信号は抵抗R2に入力した電圧を打ち消すようにPLL回路101を動作させる。その結果、位相検出器111に入力される基準クロック信号と帰還クロック信号の位相差は、抵抗R2に入力される電圧に比例した値となるため、電圧制御発振器115からは、抵抗R2に入力される電圧で制御された位相差を含んだ出力信号が出力される。
【0009】
このPLL回路101の構成により、位相変動発生回路100では、その出力信号にワンダを発生させることを可能にしている。
【0010】
【発明が解決しようとする課題】
しかしながら、上記従来のPLL回路により構成された位相変動発生回路100にあっては、ループフィルタ回路114に含まれたアナログ的な加算回路によってワンダを発生させる位相変動を加算する回路構成になっていたため、その位相変動の最大可変量はPLL回路101の位相比較周波数の範囲で決定されるため、入力信号を32KHz程度の低い周波数に設定するPLL回路101が必要となり、その位相変動量を自由に設定することができないという問題があった。
【0011】
このため、例えば、ITU−T(国際電気通信連合)勧告のO.171,2で規定されたSDH(Synchronuos Digital Hierarchy:同期デジタル・ハイアラーキ)の2.5GHzのビットレートに対応させる伝送系においては、57600UI(ユニットインターバル)という非常に大きなワンダを評価対象の装置に与える必要があるが、上記従来のPLL回路により構成された位相変動発生回路100では、位相変動の最大可変量が位相比較器101の位相比較可能な周波数の範囲で制限されるため、ループフィルタ回路114に含まれた加算回路に加算する変調信号の振幅も制限されることになり、非常に大きなワンダを発生させることは困難であった。
【0012】
本発明の課題は、PLL回路のように位相変動の最大可変量が位相比較周波数の範囲で制限されることなく、任意の位相変動を発生させることができる位相変動発生回路、及び位相変動発生方法を提供することである。
【0013】
【課題を解決するための手段】
請求項1記載の発明は、
基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出回路(例えば、位相検出器2)と、
この位相検出回路から出力された位相差信号を所定の電圧信号に変換する変換回路(例えば、ループフィルタ回路3)と、
この変換回路から出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振回路(例えば、電圧制御発振器4)と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生回路(例えば、変調信号発生部6)と、
前記電圧制御発振回路から出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生回路から出力された変調制御信号を多重化することにより帰還クロック信号を前記位相検出回路に出力する分周回路(例えば、マルチプレクサ5)と、
を備えたことを特徴としている。
【0014】
この請求項1記載の発明の位相変動発生回路によれば、
位相検出回路が、基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力し、変換回路が、この位相検出回路から出力された位相差信号を所定の電圧信号に変換し、電圧制御発振回路が、この変換回路から出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力し、変調信号発生回路が、前記帰還クロック信号の位相を変動させる変調制御信号を生成し、分周回路が、前記電圧制御発振回路から出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生回路から出力された変調制御信号を多重化することにより帰還クロック信号を前記位相検出回路に出力する。
【0015】
請求項4記載の発明は、
基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出工程と、
この位相検出工程により出力された位相差信号を所定の電圧信号に変換する変換工程と、
この変換工程により出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振工程と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生工程と、
前記電圧制御発振工程により出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生工程により出力された変調制御信号を多重化することにより帰還クロック信号を出力する分周工程と、
を含むことを特徴としている。
【0016】
この請求項4記載の発明の位相変動発生方法によれば、
位相検出工程により基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力し、変換工程により位相検出工程により出力された位相差信号を所定の電圧信号に変換し、電圧制御発振工程により変換工程により出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力し、変調信号発生工程により前記帰還クロック信号の位相を変動させる変調制御信号を生成し、分周工程により前記電圧制御発振工程により出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生工程により出力された変調制御信号を多重化することにより帰還クロック信号を出力する。
【0017】
したがって、位相検出における比較周波数範囲に制限されることなく、出力するクロック信号の位相を自由に変動させることができる。
【0018】
また、この場合、請求項2に記載する発明のように、請求項1記載の位相変動発生回路において、前記変調信号発生回路は、所定周波数で所定振幅の正弦波信号を発生する信号源(例えば、DDS61、D/Aコンバータ62、乗算器63)と、この信号源から出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するA/D変換回路(例えば、A/Dコンバータ64)と、このA/D変換回路から出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較回路と(例えば、コンパレータ651)、前記比較回路の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト回路(例えば、制御部65)と、を備え、前記分周回路は、前記ビットシフト回路から出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせることが有効である。
【0019】
この請求項2記載の発明の位相変動発生回路によれば、
前記変調信号発生回路では、信号源が、所定周波数で所定振幅の正弦波信号を発生し、A/D変換回路が、この信号源から出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換し、比較回路が、このA/D変換回路から出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較し、ビットシフト回路が、前記比較回路の比較によるアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力し、前記分周回路では、前記ビットシフト回路から出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせる。
【0020】
また、この場合、請求項5に記載する発明のように、請求項4記載の位相変動発生方法において、前記変調信号発生工程は、所定周波数で所定振幅の正弦波信号を発生する信号発生工程と、この信号発生工程により出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するA/D変換工程と、このA/D変換工程により出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較工程と、前記比較工程の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト工程とを含み、前記分周工程は、前記ビットシフト工程により出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせることが有効である。
【0021】
この請求項5記載の発明の位相変動発生方法によれば、
前記変調信号発生工程では、信号発生工程により所定周波数で所定振幅の正弦波信号を発生し、A/D変換工程により信号発生工程により出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換し、比較工程によりA/D変換工程により出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較し、ビットシフト工程により前記比較工程の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力し、前記分周工程では、前記ビットシフト工程により出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相をシフトさせる。
【0022】
したがって、位相比較周波数に関係なく任意な位相変動を出力信号に与えることが可能になり、例えば、非常に大きなワンダを高速ビットレートの伝送系に与えることが可能になる。
【0023】
また、請求項3に記載する発明のように、請求項1あるいは2記載の位相変動発生回路において、前記分周回路は、マルチプレクサにより構成したことにより、位相可変量を位相検出回路に入力される基準クロック信号に基づく位相比較周波数と関係なく設定できるため、帰還クロック信号の分周比を従来のPLL回路よりも小さく設定でき、位相変動発生回路の設計が容易になる。
【0024】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
図1〜図4は、本発明を適用した位相変動発生回路の一実施の形態を示す図である。
【0025】
まず、構成を説明する。
図1は、本実施の形態における位相変動発生回路1の回路構成を示すブロック図である。図1において、位相変動発生回路1は、位相検出器(PD)2、ループフィルタ回路(LF)3、電圧制御発振器(VCO)4、マルチプレクサ(MUX)5、及び変調信号発生部6により構成されたPLL回路である。
【0026】
位相検出器(PD)2は、入力信号(311.04MHzのクロック信号)とマルチプレクサ5から入力された位相変動信号との位相差を検出して、その位相差に相当するパルス幅の位相差信号をループフィルタ回路3に出力する。
【0027】
ループフィルタ回路3は、位相検出器2から入力された位相差信号を積分して、位相差に応じた所定の電圧信号を電圧制御発振器4に出力する。
【0028】
電圧制御発振器4は、ループフィルタ回路3から入力された電圧信号の電圧変動に応じて、その出力信号の周波数を2488.32MHzに維持する。
【0029】
マルチプレクサ5は、電圧制御発振器4から入力される出力信号の周波数を基準クロックとして動作し、変調信号発生部6から入力される8ビットパラレルのビットデータを8ビットのシリアルデータに多重化し、位相変動信号として位相検出器2に出力する。すなわち、本実施の形態では、マルチプレクサ5を1/8の分周カウンタとして動作させる。
【0030】
変調信号発生部6は、図2に示すように、ダイレクトデジタルシンセサイザ(以下、DDSという)61、D/Aコンバータ62、乗算器63、A/Dコンバータ64、及び制御部65により構成されている。
【0031】
DDS61は、例えば、32ビットの分解能を持ち、(232÷106 )Hzのクロックで動作可能なものを使用すると、その動作クロックの1/10であるおよそ400KHzから1μHzまでの正弦波信号を1μHzの設定分解能で乗算器63に出力する。
【0032】
D/Aコンバータ62は、DDS61から出力される正弦波信号に所望の電圧振幅を与えるための電圧信号を生成して乗算器63に出力する。
【0033】
乗算器63は、DDS61から入力された正弦波信号にD/Aコンバータ62から入力された電圧信号を乗算して所定電圧振幅の正弦波信号としてA/Dコンバータ64に出力する。
【0034】
A/Dコンバータ64は、例えば、16ビットの分解能を持ったものを使用すると、乗算器63から入力された所定電圧振幅の正弦波信号をサンプリングして16ビット(65536ステップ)のデジタルデータにA/D変換して制御部65に出力する。
【0035】
したがって、乗算器63からは所望の周波数と振幅の正弦波信号を出力させて、A/Dコンバータ64の仕様により所望の分解能のデジタルデータを制御部65に入力させることができる。
【0036】
制御部65は、図3に示すように、コンパレータ(COMP)651、1/Nカウンタ652、シフトレジスタ(SR)653、及び監視部654により構成されている。
【0037】
コンパレータ651は、A/Dコンバータ64から入力された16ビットのデジタルデータと、自己の出力であるアップ制御信号(U)またはダウン制御信号(D)により、1/Nカウンタ652でアップダウンカウントされた16ビットのカウントデータとを比較し、その比較結果がA/Dコンバータ64から入力された16ビットのデータの方が小さければ、図中のアップ制御信号(U)からハイレベルを1/Nカウンタ652とシフトレジスタ653に出力し、その比較結果がA/Dコンバータ64から入力された16ビットのデータの方が大きければ、図中のダウン制御信号(D)からハイレベルを1/Nカウンタ652とシフトレジスタ653に出力する。
【0038】
1/Nカウンタ652は、1/N(216(65536))アップダウンカウンタであり、コンパレータ651から入力された2本のアップ/ダウン制御信号に応じてアップダウンカウントし、そのカウントデータをコンパレータ651の入力側に出力する。
【0039】
シフトレジスタ653は、8ビットのシフトレジスタであり、コンパレータ651から入力された2本のアップ/ダウン制御信号により巡回制御された8ビットのパラレルデータを出力する。シフトレジスタ653の出力は監視部654により監視され、その8ビットパラレル出力が16進表示で“0f”,“1e”,“3c”,“78”,“f0”,“e1”,“c3”,“87”の何れかでない場合、監視部654から入力されるロード信号により“0F”がシフトレジスタ653にロードされる。その結果、シフトレジスタ653は、その出力の最上位ビットと最下位ビットが連続したリング条の8ビットデータとした場合、連続した4ビットの“1”と、連続した4ビットの“0”が出力される。
【0040】
したがって、コンパレータ561に入力される1/Nカウンタ652の16ビットデータよりA/Dコンバータ64から出力される16ビットのデータの方が小さい場合は、コンパレータ561からはダウン制御信号(D)がシフトレジスタ653に出力され、シフトレジスタ653では、ローテーションした、例えば、“0f”が“1E”に変化して出力される。
【0041】
この制御部65内のシフトレジスタ653から出力される8ビットのパラレルカウント値を位相変調制御信号としてマルチプレクサ5に入力させることにより、通常は1/8分周カウンタと同等に機能して動作するが、上記アップカウントにより1ビットローテイトされた8ビットパラレルデータがシフトレジスタ653からマルチプレクサ5に入力されることになり、1回だけその分周比は1/7となり、マルチプレクサ5の出力は1クロックだけ位相が進んだ帰還クロック信号として位相検出器2に出力される。
【0042】
次に、本実施の形態の動作を説明する。
図1において、位相検出器2は、入力信号(311.04MHzのクロック信号)とマルチプレクサ5から入力された帰還クロック信号との位相差を検出して、その位相差に相当するパルス幅の位相差信号をループフィルタ回路3に出力する。
【0043】
ループフィルタ回路3は、位相検出器2から入力された位相差信号を積分して、位相差に応じた所定の電圧信号を電圧制御発振器4に出力すると、電圧制御発振器4は、ループフィルタ回路3から入力された電圧信号の電圧変動に応じて、その出力信号の周波数を2488.32MHzに維持する。
【0044】
また、マルチプレクサ5は、電圧制御発振器4から入力される出力信号の周波数を基準クロックにより1/8の分周カウンタとして動作し、変調信号発生部6から入力される8ビットパラレルのビットデータを8ビットのシリアルデータに多重化し、帰還クロック信号として位相検出器2に出力する。
【0045】
次いで、図2の変調信号発生部6において、DDS61は、1μHzの設定分解能で正弦波信号を乗算器63に出力し、D/Aコンバータ62は、所定の電圧信号を生成して乗算器63に出力すると、乗算器63は、DDS61から入力された正弦波信号にD/Aコンバータ62から入力された電圧信号を乗算して所定電圧振幅の正弦波信号としてA/Dコンバータ64に出力する。
【0046】
A/Dコンバータ64は、乗算器63から入力された所定電圧振幅の正弦波信号をサンプリングして、16ビットの分解能でサンプリングした正弦波信号をA/D変換してデジタルデータを制御部65に出力する。
【0047】
次いで、図3の制御部65において、コンパレータ651は、A/Dコンバータ64から入力された16ビットのデジタルデータと、自己の出力であるアップ制御信号(U)またはダウン制御信号(D)により、1/Nカウンタ652でアップダウンカウントされた16ビットのカウントデータとを比較し、その比較結果がA/Dコンバータ64から入力された16ビットのデータの方が小さければ、図中のアップ制御信号(U)からハイレベルを1/Nカウンタ652とシフトレジスタ653に出力し、その比較結果がA/Dコンバータ64から入力された16ビットのデータの方が大きければ、図中のダウン制御信号(D)からハイレベルを1/Nカウンタ652とシフトレジスタ653に出力する。
【0048】
シフトレジスタ653は、1/Nカウンタ652とA/Dコンバータ64のそれぞれ16ビットデータの比較によるアップ制御信号あるいはダウン制御信号がコンパレータ651から入力されることにより、その2本の制御信号に応じた8ビットパラレルのリング条にシフトするシフトデータをマルチプレクサ5に出力する。
【0049】
この制御部65内のシフトレジスタ653から出力される8ビットのパラレルカウント値を位相変調制御信号としてマルチプレクサ5に入力させることにより、通常は1/8分周カウンタと同等に機能して動作するが、例えば、上記アップ制御信号あるいはダウン制御信号により1ビットローテイトされた8ビットパラレルデータがシフトレジスタ653からマルチプレクサ5に入力される。
【0050】
例えば、図4に示すように、通常“0F”hの8ビットデータ(0が4ビット、1が4ビット)が出力されていたとすれば、その最上位ビットを最下位ビットにローテーションさせて、一時的に“0”が3ビットの“1E”hになって8ビットのパラレルカウント値が位相変調信号としてマルチプレクサ5に入力されることになり、マルチプレクサ5の出力は1回だけ分周比−1された状態、すなわち、1クロックだけ位相が進んだ位相変動信号として位相検出器2に出力される。
【0051】
位相検出器2に入力される位相変動信号の分周比が“−1”変化したことにより、位相検出器2からは1クロック分進んだ位相差信号がループフィルタ回路3に出力され、ループフィルタ回路3からは1クロック分進んだ電圧信号が電圧制御発振器4に出力されて、電圧制御発振器4からは1クロック分進んだ位相を補正しようとして出力信号周波数を下げ、帰還クロック信号は少しずつ位相が引き戻される。そして、位相検出回路2に入力される基準クロック信号と帰還クロック信号との位相が所定の位相に戻ったときに、電圧制御発振器4の出力は1クロック分遅れたことになる。
【0052】
したがって、変調信号発生部6からマルチプレクサ5に与えられる変調信号である8ビットパラレルデータを連続的にローテーションさせるようにすれば、マルチプレクサ5から位相検出器2に1/8の分周比で出力される帰還クロック信号を連続的にシフトさせることができ、電圧制御発振器4から出力される出力信号のクロックを任意なクロック分位相変動させた状態で出力させることが可能になる。
【0053】
以上のように、本実施の形態における位相変動発生回路1では、位相検出器2に入力させる出力信号の分周信号(位相変動信号)を、位相検出器2における比較周波数範囲に制限されないマルチプレクサ5及び変調信号発生部6により生成する構成としたため、出力信号の位相を自由に変動させることができる。
【0054】
特に、位相変動発生回路1では、位相比較周波数に関係なく1クロック分の位相変動を出力信号に与えることを可能としたことにより、上記ITU−T勧告のO.171,2で規定されたSDHの2.5GHzのビットレートに対応させる伝送系において、57600UI(ユニットインターバル)という非常に大きなワンダを評価対象の装置に与えることが可能になる。
【0055】
その結果、位相検出器2に入力させる分周クロック信号の分周比を従来のPLL回路よりも小さく設定でき、位相変動発生回路の設計が容易になる。
【0056】
なお、上記実施の形態の位相変動発生回路1において設定した入力信号や出力信号の周波数や、位相変動信号のビット数などは、特に限定されるものではなく、位相変動発生回路1が利用される伝送系に対応させて設定変更可能であることは勿論である。
【0057】
【発明の効果】
請求項1記載の発明の位相変動発生回路、及び請求項4記載の発明の位相変動発生方法によれば、位相検出における比較周波数範囲に制限されることなく、出力するクロック信号の位相を自由に変動させることができる。
【0058】
請求項2記載の発明の位相変動発生回路、及び請求項5記載の発明の位相変動発生方法によれば、位相比較周波数に関係なく任意な位相変動を出力信号に与えることが可能になり、例えば、非常に大きなワンダを高速ビットレートの伝送系に与えることが可能になる。
【0059】
請求項3記載の発明の位相変動発生回路によれば、位相可変量を位相検出回路に入力される基準クロック信号に基づく位相比較周波数と関係なく設定できるため、帰還クロック信号の分周比を従来のPLL回路よりも小さく設定でき、位相変動発生回路の設計が容易になる。
【図面の簡単な説明】
【図1】本発明を適用した一実施の形態における位相変動発生回路1の回路構成を示すブロック図である。
【図2】図1の変調信号発生部6内の回路構成を示すブロック図である。
【図3】図2の制御部65内の回路構成を示すブロック図である。
【図4】図1の位相変動発生回路1から出力されたビットデータの一例を示した図である。
【図5】従来の位相変動発生回路100の回路構成を示すブロック図である。
【図6】図5のPLL回路101内の回路構成を示す図である。
【符号の説明】
1 位相変動発生回路
2 位相検出器
3 ループフィルタ回路
4 電圧制御発振器
5 マルチプレクサ
6 変調信号発生器
61 DDS
62 D/Aコンバータ
63 乗算器
64 A/Dコンバータ
65 制御部
651 コンパレータ
652 1/Nカウンタ
653 シフトレジスタ
654 監視部
Claims (5)
- 基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出回路と、
この位相検出回路から出力された位相差信号を所定の電圧信号に変換する変換回路と、
この変換回路から出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振回路と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生回路と、
前記電圧制御発振回路から出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生回路から出力された変調制御信号を多重化することにより帰還クロック信号を前記位相検出回路に出力する分周回路と、
を備えたことを特徴とする位相変動発生回路。 - 前記変調信号発生回路は、
所定周波数で所定振幅の正弦波信号を発生する信号源と、
この信号源から出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するA/D変換回路と、
このA/D変換回路から出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較回路と、
前記比較回路の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト回路と、を備え、
前記分周回路は、前記ビットシフト回路から出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相を変動させることを特徴とする請求項1記載の位相変動発生回路。 - 前記分周回路は、マルチプレクサにより構成したことを特徴とする請求項1あるいは2記載の位相変動発生回路。
- 基準クロック信号と帰還クロック信号との位相差を検出して位相差信号を出力する位相検出工程と、
この位相検出工程により出力された位相差信号を所定の電圧信号に変換する変換工程と、
この変換工程により出力された電圧信号の電圧値に応じて所定の発振周波数のクロック信号を出力する電圧制御発振工程と、
前記帰還クロック信号の位相を変動させる変調制御信号を生成する変調信号発生工程と、
前記電圧制御発振工程により出力されたクロック信号のクロックタイミングで動作し、前記変調信号発生工程により出力された変調制御信号を多重化することにより帰還クロック信号を出力する分周工程と、
を含むことを特徴とする位相変動発生方法。 - 前記変調信号発生工程は、
所定周波数で所定振幅の正弦波信号を発生する信号発生工程と、
この信号発生工程により出力された正弦波信号を所定タイミングでサンプリングして所定のデジタル信号に変換するA/D変換工程と、
このA/D変換工程により出力されたデジタル信号と、カウンタでアップダウンカウントされたデジタル信号のカウントデータと、を比較する比較工程と、
前記比較工程の比較によるアップ制御信号あるいはダウン制御信号が入力され、当該入力されたアップ制御信号あるいはダウン制御信号に応じたパラレルビット構成の変調制御信号を出力するビットシフト工程と、を含み、
前記分周工程は、前記ビットシフト工程により出力されたパラレルビット構成の変調制御信号を多重化してシリアルビット構成の帰還クロック信号に変換するとともに、該変調制御信号におけるビット列のシフト状態に応じて該帰還クロック信号のシリアルビットの位相を変動させることを特徴とする請求項4記載の位相変動発生方法。
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